JP3658349B2

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Publication number: JP3658349B2
Application number: JP2001287683A
Authority: JP
Inventors: 琢己山口
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-09-20
Filing date: 2001-09-20
Publication date: 2005-06-08
Anticipated expiration: 2021-09-20
Also published as: JP2003101406A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶デイスプレイ、ＭＯＳ型撮像装置を駆動するためのシフトレジスタに適用され、低電圧で駆動できる信号伝送回路に関する。
【０００２】
【従来の技術】
図５は、従来の信号伝送回路の一構成例を示す回路図である。なお、図５には、説明の便宜上、多数段構成のうち４段部分のみを示している。この信号伝送回路は、次段への出力トランジスタＴ１２、Ｔ２２、Ｔ３２、Ｔ４２と、ブートストラップ用容量Ｃ１、Ｃ２、Ｃ３、Ｃ４と、ブートストラップ用容量充電トランジスタＴ１１、Ｔ２１、Ｔ３１、Ｔ４１と、放電トランジスタＴ１３、Ｔ１４、Ｔ２３、Ｔ２４、Ｔ３３、Ｔ３４、Ｔ４３、Ｔ４４とで構成され、電源電圧ＶＤＤ、駆動パルスＶ１、Ｖ２、およびスタートパルスＶＳＴが供給される。
【０００３】
次に、このように構成された従来の信号伝送回路の動作について説明する。
【０００４】
スタートパルスＶＳＴが論理「Ｈｉｇｈ」レベルになると、初段のブートストラップ用容量充電トランジスタＴ１１がオンになり、ブートストラップ用容量Ｃ１が電源電圧ＶＤＤへと充電され、ブートストラップ用容量Ｃ１の充電電圧が出力トランジスタＴ１２の閾値電圧レベルを超えると、初段の出力トランジスタＴ１２がオンする。
【０００５】
その後、論理「Ｈｉｇｈ」レベルの駆動パルスＶ１が出力トランジスタＴ１２のドレインに入力すると、出力トランジスタＴ１２のゲートには、駆動パルスＶ１の電圧とブートストラップ用容量Ｃ１両端の電位差とが足されて印加されることとなり、出力トランジスタＴ１２のゲート電位が駆動パルスＶ１の電位よりも上昇すると、駆動パルスＶ１がノードＮ１２から出力パルスＯＵＴ１として利用される。
【０００６】
また同時に、ノードＮ１２の電圧が、２段目のブートストラップ用容量充電トランジスタＴ２１のゲートに印加されて、トランジスタＴ２１がオンになり、ブートストラップ用容量Ｃ２が電源電圧ＶＤＤへと充電され、ブートストラップ用容量Ｃ２の充電電圧が出力トランジスタＴ２２の閾値電圧レベルを超えると、２段目の出力トランジスタＴ２２がオンする。
【０００７】
その後、論理「Ｈｉｇｈ」レベルの駆動パルスＶ２が出力トランジスタＴ２２のドレインに入力すると、出力トランジスタＴ２２のゲートには、駆動パルスＶ２の電位とブートストラップ用容量Ｃ２両端の電位差とが足されて印加されることとなり、出力トランジスタＴ２２のゲート電位が駆動パルスＶ２の電位よりも上昇すると、駆動パルスＶ２がノードＮ２２から出力パルスＯＵＴ２として利用される。
【０００８】
また同時に、ノードＮ２２の電圧が、３段目のブートストラップ用容量充電トランジスタＴ３１のゲートに印加されて、トランジスタＴ３１がオンになり、ブートストラップ用容量Ｃ３が電源電圧ＶＤＤへと充電され、ブートストラップ用容量Ｃ３の充電電圧が出力トランジスタＴ３２の閾値電圧レベルを超えると、３段目の出力トランジスタＴ２２がオンする。
【０００９】
このような動作が繰り返されることで、信号伝送回路は、さらに出力パルスＯＵＴ３、ＯＵＴ４と順次出力することになる。
【００１０】
【発明が解決しようとする課題】
上記従来の信号伝送回路の問題点について、図６を参照して説明する。
【００１１】
図６は、ＮＭＯＳのみを用いた従来の信号伝送回路における各部のパルス電圧を示すタイミングチャートである。この回路は５Ｖ系の回路であり、駆動パルスＶ１、Ｖ２の電圧振幅、および電源電圧ＶＤＤが５Ｖの場合を示す。
【００１２】
図５において、時刻ｔ０において、スタートパルスＶＳＴが５Ｖに立ち上がると、初段のブートストラップ用容量充電トランジスタＴ１１がオンになり、ブートストラップ用容量Ｃ１が電源電圧ＶＤＤである５Ｖに向かって充電されていくが、ここでブートストラップ用容量充電トランジスタＴ１１がエンハンスメント型のＮＭＯＳの場合には、トランジスタＴ１１の閾値電圧Ｖｔの影響で、出力トランジスタＴ１２のゲートが接続されたノードＮ１１の電圧ＶＮ１１は、電源電圧ＶＤＤである５ＶからΔＨ０だけ低い電圧（５Ｖ−ΔＨ０）となり、この状態で出力トランジスタＴ１２がオンする。
【００１３】
次に、時刻ｔ１において、５Ｖの駆動パルスＶ１が出力トランジスタＴ１２のドレインに入力すると、出力トランジスタＴ１２のゲート（ノードＮ１１）には、駆動パルスＶ１の電圧５Ｖとブートストラップ用容量Ｃ１両端の電位差（５Ｖ−ΔＨ０）が加算された電圧ＨＢ１が印加され、ノードＮ１２から振幅Ｈ１のパルスが出力されることとなる。
【００１４】
また同時に、ノードＮ１２の振幅Ｈ１のパルス電圧が、２段目のブートストラップ用容量充電トランジスタＴ２１のゲートに印加されて、トランジスタＴ２１がオンになるが、トランジスタＴ２１の閾値電圧ＶＴの影響により、出力トランジスタＴ２２のゲートが接続されたノード２１の電圧は、電圧Ｈ１からΔＨ１だけ低い電圧（Ｈ１−ΔＨ１）となり、ブートストラップ用容量Ｃ２が電圧（Ｈ１−ΔＨ１）へと充電されることとなる。
【００１５】
同様に、時刻ｔ２、ｔ３、ｔ４の場合も、時刻ｔ１の動作を繰り返すこととなる。
【００１６】
このように、従来の信号伝送回路の場合、ブートストラップ用容量充電トランジスタのゲートには最大でも５Ｖ未満の電圧しか加わらないため、ブートストラップ用容量は、電源電圧ＶＤＤである５Ｖよりも低い電圧にしか充電できないこととなる。したがって、ノードＮ２１、Ｎ３１、Ｎ４１の電圧が次第に降下して、信号伝送回路は、何段か先では出力パルスを生成することができなくなる。
【００１７】
特に、回路の電源系の低電圧化、たとえば３Ｖ系の回路などになると動作がより難しくなる。
【００１８】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路電源を低電圧化しても安定な動作が可能で、低消費電力化に適した信号伝送回路、およびかかる信号伝送回路が適用される固体撮像装置、かかる固体撮像装置を搭載したカメラ、および上記信号伝送回路が適用される液晶表示装置を提供することにある。
【００１９】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る信号伝送回路は、複数段回路で構成され、各段回路から駆動パルスに従ったパルス電圧が順次出力される信号伝送回路であって、前記各段回路は、前記駆動パルスを前記パルス電圧としてソースに出力する出力トランジスタと、前記出力トランジスタのゲートとソースとの間に接続されたブートストラップ用容量と、前記ブートストラップ用容量を充電するために、ドレインが電源または接地線に接続され、ソースが前記出力トランジスタのゲートに接続され、２段目以降にはゲートが前段の出力トランジスタのゲートに接続された充電トランジスタとを備えたことを特徴とする。
【００２０】
この構成によれば、次段のブートストラップ用容量充電トランジスタのゲートには、従来よりも高い電圧が加わることになり、ブートストラップ用容量充電トランジスタのゲート電位を電源電圧ＶＤＤよりも高くすることができる。これにより、次段のブートストラップ用容量を電源電圧ＶＤＤに充電することができ、ブートストラップ用容量への充電電圧の降下を防ぐことができる。したがって、伝送段数が増えることにより、出力パルス電圧が次第に低下したり、何段か先で出力パルスが出なくなることを防止することができる。
【００２１】
本発明に係る信号伝送回路は、前記各段回路の初段に配置された前記充電トランジスタのゲートにスタートパルスが供給されることが好ましい。
【００２２】
本発明に係る信号伝送回路は、ドレインがブートストラップ用容量の一端に接続された第１の放電トランジスタと、ドレインがブートストラップ用容量の他端に接続された第２の放電トランジスタとを備え、第１および第２の放電トランジスタのゲートに共通のパルス電圧が印加されることが好ましい。この場合、共通のパルス電圧は、次段の出力トランジスタのソースから供給されることが好ましい。
【００２３】
この構成によれば、放電トランジスタを２個追加するだけで、ブートストラップ用容量の放電ができ、他の外部入力パルスなどが無い規模の小さい回路構成にも本発明を適用することができる。
【００２４】
また、本発明に係る信号伝送回路は、ドレインが３段目以降の出力トランジスタのゲートに接続された誤動作防止用トランジスタを備えることが好ましい。
【００２５】
この構成によれば、出力トランジスタの閾値電圧が低い場合でも誤動作を防止でき、閾値電圧の範囲を広くとることができる。
【００２６】
また、本発明に係る信号伝送回路は、３段目以降の各段回路において、誤動作防止用トランジスタは、ドレインが出力トランジスタのゲートに接続され、ゲートが前々段の出力トランジスタのソースに接続された誤動作防止用トランジスタを備えることが好ましい。
【００２７】
この構成によれば、誤動作防止用トランジスタのゲートに前々段の出力トランジスタのソースを接続するように構成したことで、他の外部入力パルスなどが無い規模の小さい回路構成にも本発明を適用することができる。
【００２８】
また、充電トランジスタのコンダクタンスが、誤動作防止用トランジスタのコンダクタンスよりも小さいことが好ましい。
【００２９】
この構成によれば、ブートストラップ用容量のプラス端子側をより０Ｖに近づけることができ、誤動作をより確実に防止することができる。
【００３０】
または、本発明に係る信号伝送回路において、ある段の出力トランジスタのソースにパルス電圧が出力されている期間、次段の充電トランジスタを動作可能とし、次次段の充電トランジスタを動作禁止にするような電源電圧パルスが次段の前記充電トランジスタのドレイン及び次次段の前記充電トランジスタのドレインのそれぞれに供給されることが好ましい。例えば、充電トランジスタがＮＭＯＳからなる場合、電源電圧パルスとして、「Ｈｉｇｈ」レベル電圧を次段の充電トランジスタのドレインに供給し、「Ｌｏｗ」レベル電圧を次次段の充電トランジスタのドレインに供給する。また、充電トランジスタがＰＭＯＳからなる場合、電源電圧パルスとして、「Ｌｏｗ」レベル電圧を次段の充電トランジスタのドレインに供給し、「Ｈｉｇｈ」レベル電圧を次次段の充電トランジスタのドレインに供給する。
【００３１】
この構成によれば、誤動作防止用トランジスタを省略することができ、回路規模を縮小することができる。
【００３２】
本発明に係る信号伝送回路において、初段の充電トランジスタのゲートに供給されるスタートパルスの電圧振幅は、駆動パルスの電圧振幅よりも大きいことが好ましい。
【００３３】
この構成によれば、初段の充電トランジスタによる電圧降下を防止し、初段のブートストラップ用容量を電源電圧ＶＤＤに充電することができる。
【００３４】
本発明に係る信号伝送回路において、トランジスタが全てＮＭＯＳトランジスタである場合、第１および第２の放電トランジスタのソースおよび誤動作防止用トランジスタのソースのうち少なくとも一方には、接地電位が供給される。
【００３５】
または、本発明に係る信号伝送回路において、トランジスタが全てＮＭＯＳトランジスタである場合、第１および第２の放電トランジスタのソースおよび誤動作防止用トランジスタのソースには、出力トランジスタの閾値電圧よりも低い電圧が供給される。
【００３６】
本発明に係る信号伝送回路において、トランジスタが全てＰＭＯＳトランジスタである場合、第１および第２の放電トランジスタのソースおよび誤動作防止用トランジスタのソースのうち少なくとも一方には、電源電圧が供給される。
【００３７】
または、本発明に係る信号伝送回路において、トランジスタが全てＰＭＯＳトランジスタである場合、第１および第２の放電トランジスタのソースおよび誤動作防止用トランジスタのソースには、出力トランジスタの閾値電圧よりも高い電圧が供給される。
【００３８】
前記の目的を達成するため、本発明に係る固体撮像装置は、複数段回路で構成され、各段回路から駆動パルスに従った走査パルス電圧が順次出力される信号伝送回路を有する固体撮像装置であって、前記信号伝送回路の各段回路は、前記駆動パルスを前記走査パルス電圧としてソースに出力する出力トランジスタと、前記出力トランジスタのゲートとソースとの間に接続されたブートストラップ用容量と、前記ブートストラップ用容量を充電するために、ドレインが電源または接地線に接続され、ソースが前記出力トランジスタのゲートに接続され、ソースが前記出力トランジスタのゲートに接続され、２段目以降にはゲートが前段の出力トランジスタのゲートに接続された充電トランジスタとを備えたことを特徴とする。
【００３９】
本発明に係る固体撮像装置は、前記各段回路の初段に配置された前記充電トランジスタのゲートにスタートパルスが供給されることが好ましい。
【００４０】
前記の目的を達成するため、本発明に係るカメラは、本発明に係る固体撮像装置を搭載したことを特徴とする。
【００４１】
前記の目的を達成するため、本発明に係る液晶表示装置は、複数段回路で構成され、各段回路から駆動パルスに従った走査パルス電圧が順次出力される信号伝送回路を有する液晶表示装置であって、前記信号伝送回路の各段回路は、前記駆動パルスを前記走査パルス電圧としてソースに出力する出力トランジスタと、前記出力トランジスタのゲートとソースとの間に接続されたブートストラップ用容量と、前記ブートストラップ用容量を充電するために、ドレインが電源または接地線に接続され、ソースが前記出力トランジスタのゲートに接続され、ソースが前記出力トランジスタのゲートに接続され、２段目以降にはゲートが前段の出力トランジスタのゲートに接続された充電トランジスタとを備えたことを特徴とする。
【００４２】
本発明に係る液晶表示装置は、前記各段回路の初段に配置された前記充電トランジスタのゲートにスタートパルスが供給されることが好ましい。
【００４３】
上記の構成によれば、回路電源を低電圧化しても安定な動作を保証することができ、特に低消費電力化を図る必要のある携帯用機器に適用される、固体撮像装置、それを搭載したカメラ、および液晶表示装置において効果を発揮することができる。
【００４４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照して説明する。
【００４５】
図１は、本発明の第１の実施形態に係る信号伝送回路の一構成例を示す回路図である。なお、本実施形態が図５に示す従来例と異なる点は、前段の出力トランジスタのゲートが次段のブートストラップ用容量充電トランジスタのゲートに接続されている点にある。その他の構成については、図５の従来例と同じであり、図１において同一の符号を付す。
【００４６】
図１において、スタートパルスＶＳＴが論理「Ｈｉｇｈ」レベルになると、初段のブートストラップ用容量充電トランジスタＴ１１がオンになり、ブートストラップ用容量Ｃ１が電源電圧ＶＤＤへと充電され、ブートストラップ用容量Ｃ１の充電電圧が出力トランジスタＴ１２の閾値電圧レベルを超えると、初段の出力トランジスタＴ１２がオンする。
【００４７】
その後、論理「Ｈｉｇｈ」レベルの駆動パルスＶ１が出力トランジスタＴ１２のドレインに入力すると、出力トランジスタＴ１２のゲートには、駆動パルスＶ１の電圧とブートストラップ用容量Ｃ１両端の電位差とが足されて印加されることとなり、出力トランジスタＴ１２のゲート電位が駆動パルスＶ１の電位よりも上昇すると、駆動パルスＶ１が初段の出力ノードＮ１２から出力パルスＯＵＴ１として利用される。
【００４８】
ここで、本実施形態による信号伝送回路の利点は、ブートストラップ用容量Ｃ１のプラス側の端子に接続されたノードＮ１１の電圧が、２段目のブートストラップ用容量充電トランジスタＴ２１のゲートに印加されるため、トランジスタＴ２１のゲートに高い電圧を印加することができる点にある。これによって、２段目のブートストラップ用容量充電トランジスタＴ２１が、たとえエンハンスメント型のＮＭＯＳであっても、ブートストラップ用容量Ｃ２１を電源電圧ＶＤＤに確実に充電でき、出力トランジスタＴ２２をオンにすることができる。
【００４９】
その後、論理「Ｈｉｇｈ」レベルの駆動パルスＶ２が出力トランジスタＴ２２のドレインに入力すると、出力トランジスタＴ２２のゲートには、駆動パルスＶ２の電位とブートストラップ用容量Ｃ２両端の電位差とが足されて印加されることとなり、出力トランジスタＴ２２のゲート電位が駆動パルスＶ２の電位よりも上昇すると、駆動パルスＶ２が２段目の出力ノードＮ２２から出力パルスＯＵＴ２として利用される。
【００５０】
また同時に、ブートストラップ用容量Ｃ２のプラス側の端子に接続されたノードＮ２１の高い電圧が、３段目のブートストラップ用容量充電トランジスタＴ３１のゲートに印加され、トランジスタＴ３１がオンになり、ブートストラップ用容量Ｃ３が電源電圧ＶＤＤに確実に充電され、出力トランジスタＴ３２がオンする。
【００５１】
このような動作が繰り返されることで、信号伝送回路は、さらに出力パルスＯＵＴ３、ＯＵＴ４と順次出力することになる。
【００５２】
このようにして、全ての信号伝送段において、ブートストラップ用容量のプラス側の端子電圧が、次段のブートストラップ用容量充電トランジスタのゲートに加わるため、次段のブートストラップ用容量を確実に電源電圧ＶＤＤに充電できることとなり、電圧降下の無い低電圧の出力パルスを生成可能な信号伝送回路を実現できる。
【００５３】
また、ブートストラップ用容量に充電した電圧を放電する手段として、回路のトランジスタや電源を少なくするために、ブートストラップ用容量Ｃ１の場合は、放電トランジスタＴ１３のドレインをブートストラップ用容量Ｃ１のプラス側端子に接続し、放電トランジスタＴ１４のドレインをブートストラップ用容量Ｃ１のマイナス側端子に接続し、放電トランジスタＴ１３およびＴ１４のゲートに、２段目の出力トランジスタＴ２２のソースに接続された出力ノードＮ２２を接続する。これにより、２段目の出力ノードＮ２２に駆動パルスＶ２が出力された時に、ブートストラップ用容量Ｃ１が放電されることになる。
【００５４】
この構成により、放電トランジスタを２個追加するだけで、ブートストラップ用容量の放電ができ、他の外部入力パルスなどが無い規模の小さい回路構成でも、本実施形態の信号伝送回路を実現することができる。
【００５５】
なお、図２に示すように、ブートストラップ用容量のマイナス側の放電は、従来と同様に、駆動パルスＶ１またはＶ２を用いて行ってもよい。
【００５６】
図３は、ＮＭＯＳのみを用いた図１の信号伝送回路における各部のパルス電圧を示すタイミングチャートである。この回路は３Ｖ系の回路であり、駆動パルスＶ１、Ｖ２の電圧振幅、および電源電圧ＶＤＤが３Ｖの場合を示す。ただし、スタートパルスＶＳＴの電圧振幅は５Ｖとする。ここで、スタートパルスＶＳＴの電圧振幅のみ５Ｖとするのは、スタートパルスＶＳＴが入力される初段のブートストラップ用容量充電トランジスタＴ１１の場合のみ、前段からの高い電圧が供給できないため、スタートパルスＶＳＴのみ駆動パルスＶ１、Ｖ２の電圧振幅である３Ｖよりも高い５ＶでトランジスタＴ１１を駆動することにより、トランジスタＴ１１による電圧降下を防止し、ブートストラップ用容量Ｃ１を電源電圧ＶＤＤである３Ｖに充電可能にするためである。
【００５７】
図３において、時刻ｔ０において、スタートパルスＶＳＴの電圧が５Ｖに立ち上がり、エンハンスメント型のＮＭＯＳであるブートストラップ用容量充電トランジスタＴ１１の閾値電圧Ｖｔがあった場合でも、トランジスタＴ１１を介してブートストラップ用容量Ｃ１が電源電圧ＶＤＤである３Ｖに充電され、出力トランジスタＴ１２がオンする。
【００５８】
次に、時刻ｔ１において、駆動パルスＶ１が３Ｖに立ち上がり、出力トランジスタＴ１２のドレインに入力すると、出力トランジスタＴ１２のゲートには、駆動パルスＶ１の電圧３Ｖとブートストラップ用容量Ｃ１両端の電位差３Ｖとが足された高い電圧ＨＢ１電圧が印加されるめ、出力ノードＮ１２から３Ｖ振幅の駆動パルスＶ１が出力パルスＯＵＴ１として確実に出力されることになる。
【００５９】
また同時に、ブートストラップ用容量Ｃ１のプラス側の端子に接続されたノードＮ１１の高電圧ＨＢ１が、２段目のブートストラップ用容量充電トランジスタＴ２１のゲートに入力され、トランジスタＴ２１がオンして、ブートストラップ用容量Ｃ２が確実に電源電圧ＶＤＤである３Ｖに充電されることになる。
【００６０】
同様にして、時刻ｔ２、ｔ３、ｔ４の場合も、時刻ｔ１の動作を繰り返すこととなる。
【００６１】
以上のように、本実施形態によれば、次段のブートストラップ用容量充電トランジスタのゲートには常に、前段のブートストラップ用容量のプラス側の端子電圧が加わるため、次段のブートストラップ用容量を確実に電源電圧３Ｖに充電できることとなり、電圧降下の無い、３Ｖの低電圧の出力パルスを生成可能な信号伝送回路を実現できる。
【００６２】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る信号伝送回路の一構成例を示す回路図である。第２の実施形態が第１の実施形態と異なる点は、ブートストラップ用容量のプラス側端子に誤動作防止用トランジスタ（Ｔ３５、Ｔ４５）を追加した点にある。以下、この相違点についてのみ説明する。
【００６３】
２段目のブートストラップ用容量Ｃ２が３Ｖに充電された時、エンハンスメント型のＮＭＯＳであるブートストラップ用容量充電トランジスタＴ３１の閾値電圧が低い場合には、ブートストラップ用容量Ｃ２のプラス側の端子に接続されたノードＮ２１（３Ｖ）がゲートに接続されているブートストラップ用容量充電トランジスタＴ３１がオンして、３段目のブートストラップ用容量Ｃ３が３Ｖ以下の低い電圧に充電される可能性がある。この状態では、駆動パルスＶ１が論理「Ｈｉｇｈ」レベルである３Ｖの場合、初段の出力ノードＮ１２に駆動パルスＶ１が出力されている時に、同時に３段目の出力ノードＮ３２にも駆動パルスＶ１が出力される可能性がある。
【００６４】
そのため、図４に示すように、ブートストラップ用容量Ｃ３のプラス端子側を接地電位に近づけて、３段目の出力トランジスタＴ３２がオフするように、ブートストラップ用容量Ｃ３のプラス端子側と接地電位との間に、誤動作防止用トランジスタＴ３５を接続した。すなわち、誤動作防止用トランジスタＴ３５のドレインをブートストラップ用容量Ｃ３のプラス側に、ソースを接地電位に、ゲートを初段の出力ノードＮ１２に接続し、初段の出力ノードＮ１２に駆動パルスＶ１が出ている時に誤動作防止用トランジスタをオンして、ノードＮ３１を０Ｖ付近にして、３段目の出力ノードＮ３２に駆動パルスＶ１が出ないようにする。
【００６５】
このとき、ブートストラップ用容量充電トランジスタＴ３１のコンダクタンスを誤動作防止用トランジスタＴ３５のコンダクタンスよりも小さくすることで、ブートストラップ用容量Ｃ３のプラス端子側をより０Ｖに近づけることができ、誤動作をより確実に防止することができる。
【００６６】
同様に、後段のブートストラップ用容量Ｃ４のプラス端子側と接地電位との間にも、それぞれ、誤動作防止用トランジスタＴ４５のドレインとソースを接続し、ゲートには前々段の出力ノードＮ２２を接続することで、全段にわたって誤動作を防止することができる。
【００６７】
以上のように、本実施形態によれば、誤動作防止用トランジスタを設けることで、出力トランジスタの閾値電圧が低い場合でも誤動作を防止でき、閾値電圧の範囲を広くとることができる。
【００６８】
また、誤動作防止用トランジスタのゲートに前々段の出力トランジスタのソースを接続するように構成したことで、他の外部入力パルスなどが無い規模の小さい回路構成の場合でも、本実施形態による信号伝送回路を実現することができる。
【００６９】
なお、第１および第２の実施形態では、放電トランジスタおよび誤動作防止用トランジスタのそれぞれのソースは接地電位（０Ｖ）としているが、各ソース電圧は、出力トランジスタの閾値電圧よりも小さい値であれば、０Ｖでなくても同様の効果が得られる。
【００７０】
また、第１および第２の実施形態では、ブートストラップ用容量充電トランジスタのドレインには、電源電圧ＶＤＤとしてＤＣ電圧が印加されるため、誤動作が起こる可能性が発生し、誤動作防止用トランジスタを組み込む必要があるが、ブートストラップ用容量充電トランジスタのドレインに、電源電圧ＶＤＤとしてパルス電圧を印加することで誤動作を防止することができる。すなわち、出力トランジスタのソースに出力電圧が発生している期間、次段のブートストラップ容量充電トランジスタのドレインを「Ｈｉｇｈ」レベルとし、次次段のブートストラップ容量充電トランジスタのドレインを「Ｌｏｗ」レベルにすることで、誤動作防止用トランジスタを省略することができる。
【００７１】
また、第１および第２の実施形態では、NＭＯＳトランジスタの場合について例示および説明したが、全てPＭＯＳトランジスタである場合についても、同様な効果を得ることができる。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、次段のブートストラップ用容量を電源電圧ＶＤＤに充電することができ、ブートストラップ用容量への充電電圧の降下を防ぐことができる。したがって、伝送段数が増えることにより、出力パルス電圧が次第に低下したり、何段か先で出力パルスが出なくなることを防止することができる。これによって、安定な低電圧駆動が可能な信号伝送回路を実現することができる。
【００７３】
また、かかる信号伝送回路は、液晶デイスプレイ、ＭＯＳ型撮像装置の低電圧駆動実現の要請に沿いながら、信号伝送回路をシフトレジスタに使用して、低電圧化を実現とするものであって、産業上極めて有用である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る信号伝送回路の一構成例を示す回路図
【図２】本発明の第１の実施形態に係る信号伝送回路の他の構成例を示す回路図
【図３】本発明の第１の実施形態に係る信号伝送回路における各部のパルス電圧を示すタイミングチャート
【図４】本発明の第２の実施形態に係る信号伝送回路の一構成例を示す回路図
【図５】従来の信号伝送回路の一構成例を示す回路図
【図６】従来の信号伝送回路における各部のパルス電圧を示すタイミングチャート
【符号の説明】
Ｃ１、Ｃ２、Ｃ３、Ｃ４ブートストラップ用容量
ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４出力パルス（走査パルス）
Ｔ１１、Ｔ２１、Ｔ３１、Ｔ４１ブートストラップ用容量充電トランジスタ（充電トランジスタ）
Ｔ１２、Ｔ２２、Ｔ３２、Ｔ４２出力トランジスタ
Ｔ１３、Ｔ２３、Ｔ３３、Ｔ４３放電トランジスタ（第１の放電トランジスタ）
Ｔ１４、Ｔ２４、Ｔ３４、Ｔ４４放電トランジスタ（第２の放電トランジスタ）
Ｔ３５、Ｔ４５誤動作防止用トランジスタ
Ｖ１、Ｖ２駆動パルス
ＶＤＤ電源電圧
ＶＳＴスタートパルス[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a signal transmission circuit that is applied to a shift register for driving a liquid crystal display and a MOS type imaging device and can be driven at a low voltage.
[0002]
[Prior art]
  FIG. 5 is a circuit diagram showing a configuration example of a conventional signal transmission circuit. For convenience of explanation, FIG. 5 shows only the four-stage portion of the multistage configuration. This signal transmission circuit includes output transistors T12, T22, T32, T42 to the next stage, bootstrap capacitors C1, C2, C3, C4, bootstrap capacitor charging transistors T11, T21, T31, T41, and discharge. The transistors T13, T14, T23, T24, T33, T34, T43, and T44 are supplied with a power supply voltage VDD, drive pulses V1 and V2, and a start pulse VST.
[0003]
  Next, the operation of the conventional signal transmission circuit configured as described above will be described.
[0004]
  When the start pulse VST becomes a logic “High” level, the bootstrap capacitor charging transistor T11 in the first stage is turned on, the bootstrap capacitor C1 is charged to the power supply voltage VDD, and the charge voltage of the bootstrap capacitor C1 is output. When the threshold voltage level of the transistor T12 is exceeded, the first-stage output transistor T12 is turned on.
[0005]
  After that, when the driving pulse V1 having the logic “High” level is input to the drain of the output transistor T12, the voltage of the driving pulse V1 and the potential difference between both ends of the bootstrap capacitor C1 are applied to the gate of the output transistor T12. Thus, when the gate potential of the output transistor T12 rises higher than the potential of the drive pulse V1, the drive pulse V1 is used as the output pulse OUT1 from the node N12.
[0006]
  At the same time, the voltage of the node N12 is applied to the gate of the second-stage bootstrap capacitor charging transistor T21, the transistor T21 is turned on, and the bootstrap capacitor C2 is charged to the power supply voltage VDD. When the charging voltage of the capacitor C2 exceeds the threshold voltage level of the output transistor T22, the second-stage output transistor T22 is turned on.
[0007]
  After that, when the drive pulse V2 having the logic “High” level is input to the drain of the output transistor T22, the potential of the drive pulse V2 and the potential difference between both ends of the bootstrap capacitor C2 are applied to the gate of the output transistor T22. Thus, when the gate potential of the output transistor T22 rises higher than the potential of the drive pulse V2, the drive pulse V2 is used as the output pulse OUT2 from the node N22.
[0008]
  At the same time, the voltage of the node N22 is applied to the gate of the third stage bootstrap capacitor charging transistor T31, the transistor T31 is turned on, and the bootstrap capacitor C3 is charged to the power supply voltage VDD. When the charging voltage of the capacitor C3 exceeds the threshold voltage level of the output transistor T32, the third-stage output transistor T22 is turned on.
[0009]
  By repeating such an operation, the signal transmission circuit further sequentially outputs output pulses OUT3 and OUT4.
[0010]
[Problems to be solved by the invention]
  The problems of the conventional signal transmission circuit will be described with reference to FIG.
[0011]
  FIG. 6 is a timing chart showing pulse voltages at various parts in a conventional signal transmission circuit using only NMOS. This circuit is a 5V circuit, and shows the case where the voltage amplitudes of the drive pulses V1 and V2 and the power supply voltage VDD are 5V.
[0012]
  In FIG. 5, when the start pulse VST rises to 5V at time t0, the first stage bootstrap capacitor charging transistor T11 is turned on, and the bootstrap capacitor C1 is charged toward 5V which is the power supply voltage VDD. However, when the bootstrap capacitive charging transistor T11 is an enhancement type NMOS, the voltage VN11 of the node N11 to which the gate of the output transistor T12 is connected is affected by the threshold voltage Vt of the transistor T11. The voltage is lowered by 5H from Δ5V (5V-ΔH0), and the output transistor T12 is turned on in this state.
[0013]
  Next, when a 5V drive pulse V1 is input to the drain of the output transistor T12 at time t1, the voltage difference between thevoltage 5V of the drive pulse V1 and both ends of the bootstrap capacitor C1 is applied to the gate (node N11) of the output transistor T12. The voltage HB1 added with 5V−ΔH0) is applied, and a pulse with an amplitude H1 is output from the node N12.
[0014]
  At the same time, a pulse voltage having an amplitude H1 at the node N12 is applied to the gate of the second-stage bootstrap capacitive charging transistor T21 to turn on the transistor T21. However, the output is affected by the threshold voltage VT of the transistor T21. The voltage of the node 21 to which the gate of the transistor T22 is connected becomes a voltage (H1−ΔH1) lower than the voltage H1 by ΔH1, and the bootstrap capacitor C2 is charged to the voltage (H1−ΔH1).
[0015]
  Similarly, at times t2, t3, and t4, the operation at time t1 is repeated.
[0016]
  As described above, in the case of the conventional signal transmission circuit, only a voltage less than 5 V is applied to the gate of the bootstrap capacitance charging transistor, so that the bootstrap capacitance is set to a voltage lower than the power supply voltage VDD of 5 V. It can only be charged. Accordingly, the voltages at the nodes N21, N31, and N41 gradually drop, and the signal transmission circuit cannot generate an output pulse several steps ahead.
[0017]
  In particular, the operation becomes more difficult when the voltage of the power supply system of the circuit is lowered, for example, a 3V circuit or the like.
[0018]
  The present invention has been made in view of the above problems, and an object of the present invention is to provide a signal transmission circuit suitable for low power consumption, capable of stable operation even when the circuit power supply is lowered, and such a signal. An object of the present invention is to provide a solid-state imaging device to which a transmission circuit is applied, a camera equipped with the solid-state imaging device, and a liquid crystal display device to which the signal transmission circuit is applied.
[0019]
[Means for Solving the Problems]
  In order to achieve the above object, a signal transmission circuit according to the present invention is a signal transmission circuit configured by a plurality of stage circuits, in which a pulse voltage according to a driving pulse is sequentially output from each stage circuit. The circuit outputs an output transistor that outputs the drive pulse as the pulse voltage to a source, a bootstrap capacitor connected between a gate and a source of the output transistor, and a capacitor for charging the bootstrap capacitor. The drain is connected to the power supply or ground line, and the source is connected to the gate of the output transistor.2After stageInAnd a charging transistor having a gate connected to the gate of the output transistor in the previous stage.
[0020]
  According to this configuration, a higher voltage is applied to the gate of the bootstrap capacitive charging transistor in the next stage, and the gate potential of the bootstrap capacitive charging transistor can be made higher than the power supply voltage VDD. it can. As a result, the bootstrap capacitor at the next stage can be charged to the power supply voltage VDD, and a drop in the charging voltage to the bootstrap capacitor can be prevented. Therefore, the increase in the number of transmission stages can prevent the output pulse voltage from gradually decreasing or the output pulse from not being output several stages earlier.
[0021]
  In the signal transmission circuit according to the present invention, it is preferable that a start pulse is supplied to the gate of the charging transistor arranged in the first stage of each stage circuit.
[0022]
  A signal transmission circuit according to the present invention includes a first discharge transistor having a drain connected to one end of a bootstrap capacitor, and a second discharge transistor having a drain connected to the other end of the bootstrap capacitor, A common pulse voltage is preferably applied to the gates of the first and second discharge transistors. In this case, the common pulse voltage is preferably supplied from the source of the output transistor at the next stage.
[0023]
  According to this configuration, the bootstrap capacitor can be discharged by adding only two discharge transistors, and the present invention can be applied to a small circuit configuration without other external input pulses.
[0024]
  The signal transmission circuit according to the present invention preferably includes a malfunction prevention transistor whose drain is connected to the gate of the output transistor in the third and subsequent stages.
[0025]
  According to this configuration, malfunction can be prevented even when the threshold voltage of the output transistor is low, and the range of the threshold voltage can be widened.
[0026]
  In the signal transmission circuit according to the present invention, in each of the third and subsequent stages, the malfunction prevention transistor has a drain connected to the gate of the output transistor and a gate connected to the source of the output transistor in the preceding stage. It is preferable to provide a malfunction prevention transistor.
[0027]
  According to this configuration, the present invention can be applied to a small circuit configuration without other external input pulses by connecting the source of the output transistor in the previous stage to the gate of the malfunction prevention transistor. can do.
[0028]
  Further, it is preferable that the conductance of the charging transistor is smaller than the conductance of the malfunction preventing transistor.
[0029]
  According to this configuration, the positive terminal side of the bootstrap capacitor can be brought closer to 0 V, and malfunction can be prevented more reliably.
[0030]
  Alternatively, in the signal transmission circuit according to the present invention, during the period in which the pulse voltage is output to the source of the output transistor at a certain stage, the charging transistor at the next stage can be operated and the charging transistor at the next stage is disabled. Power supply voltage pulseTo the drain of the charging transistor in the next stage and the drain of the charging transistor in the next stagePreferably it is supplied. For example, when the charging transistor is composed of NMOS, as the power supply voltage pulse, the “High” level voltage is supplied to the drain of the next stage charging transistor, and the “Low” level voltage is supplied to the drain of the next stage charging transistor. Further, when the charging transistor is composed of PMOS, as the power supply voltage pulse, the “Low” level voltage is supplied to the drain of the next stage charging transistor, and the “High” level voltage is supplied to the drain of the next stage charging transistor.
[0031]
  According to this configuration, the malfunction prevention transistor can be omitted, and the circuit scale can be reduced.
[0032]
  In the signal transmission circuit according to the present invention, it is preferable that the voltage amplitude of the start pulse supplied to the gate of the first-stage charging transistor is larger than the voltage amplitude of the drive pulse.
[0033]
  According to this configuration, it is possible to prevent a voltage drop due to the first-stage charging transistor and to charge the first-stage bootstrap capacitor to the power supply voltage VDD.
[0034]
  In the signal transmission circuit according to the present invention, when all the transistors are NMOS transistors, a ground potential is supplied to at least one of the sources of the first and second discharge transistors and the malfunction prevention transistor.
[0035]
  Alternatively, in the signal transmission circuit according to the present invention, when all the transistors are NMOS transistors, a voltage lower than the threshold voltage of the output transistor is applied to the sources of the first and second discharge transistors and the malfunction prevention transistor. Supplied.
[0036]
  In the signal transmission circuit according to the present invention, when all the transistors are PMOS transistors, a power supply voltage is supplied to at least one of the sources of the first and second discharge transistors and the malfunction prevention transistor.
[0037]
  Alternatively, in the signal transmission circuit according to the present invention, when all the transistors are PMOS transistors, a voltage higher than the threshold voltage of the output transistor is applied to the sources of the first and second discharge transistors and the malfunction prevention transistor. Supplied.
[0038]
  In order to achieve the above object, a solid-state imaging device according to the present invention is a solid-state imaging device having a signal transmission circuit configured by a plurality of stage circuits and sequentially outputting a scanning pulse voltage from each stage circuit according to a driving pulse. Each stage circuit of the signal transmission circuit includes an output transistor that outputs the drive pulse to the source as the scan pulse voltage, a bootstrap capacitor connected between the gate and the source of the output transistor, In order to charge the bootstrap capacitor, the drain is connected to a power supply or a ground line, the source is connected to the gate of the output transistor, and the source is connected to the gate of the output transistor.2After stageInAnd a charging transistor having a gate connected to the gate of the output transistor in the previous stage.
[0039]
  In the solid-state imaging device according to the present invention, it is preferable that a start pulse is supplied to the gate of the charging transistor arranged in the first stage of each stage circuit.
[0040]
  In order to achieve the above object, a camera according to the present invention includes the solid-state imaging device according to the present invention.
[0041]
  In order to achieve the above object, a liquid crystal display device according to the present invention is a liquid crystal display device having a signal transmission circuit that is configured by a plurality of stage circuits and that sequentially outputs a scanning pulse voltage according to a drive pulse from each stage circuit. Each stage circuit of the signal transmission circuit includes an output transistor that outputs the drive pulse to the source as the scan pulse voltage, a bootstrap capacitor connected between the gate and the source of the output transistor, In order to charge the bootstrap capacitor, the drain is connected to a power supply or a ground line, the source is connected to the gate of the output transistor, and the source is connected to the gate of the output transistor.2After stageInAnd a charging transistor having a gate connected to the gate of the output transistor in the previous stage.
[0042]
  In the liquid crystal display device according to the present invention, it is preferable that a start pulse is supplied to the gate of the charging transistor arranged in the first stage of each stage circuit.
[0043]
  According to the above configuration, a stable operation can be ensured even when the voltage of the circuit power supply is lowered, and the solid-state imaging device, which is applied to a portable device that particularly needs to reduce power consumption, is mounted. The effect can be exhibited in the camera and the liquid crystal display device.
[0044]
DETAILED DESCRIPTION OF THE INVENTION
  DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to the drawings.
[0045]
  FIG. 1 is a circuit diagram showing a configuration example of a signal transmission circuit according to the first embodiment of the present invention. The present embodiment is different from the conventional example shown in FIG. 5 in that the gate of the output transistor at the previous stage is connected to the gate of the capacitive charging transistor for bootstrap at the next stage. Other configurations are the same as those of the conventional example of FIG. 5, and the same reference numerals are given in FIG.
[0046]
  In FIG. 1, when the start pulse VST becomes a logic “High” level, the bootstrap capacitor charging transistor T11 in the first stage is turned on, and the bootstrap capacitor C1 is charged to the power supply voltage VDD. When the charging voltage exceeds the threshold voltage level of the output transistor T12, the first-stage output transistor T12 is turned on.
[0047]
  After that, when the driving pulse V1 having the logic “High” level is input to the drain of the output transistor T12, the voltage of the driving pulse V1 and the potential difference between both ends of the bootstrap capacitor C1 are applied to the gate of the output transistor T12. Thus, when the gate potential of the output transistor T12 rises higher than the potential of the drive pulse V1, the drive pulse V1 is used as the output pulse OUT1 from the output node N12 in the first stage.
[0048]
  Here, the advantage of the signal transmission circuit according to the present embodiment is that the voltage of the node N11 connected to the positive terminal of the bootstrap capacitor C1 is applied to the gate of the bootstrap capacitor charging transistor T21 at the second stage. Therefore, a high voltage can be applied to the gate of the transistor T21. As a result, even if the second-stage bootstrap capacitor charging transistor T21 is an enhancement type NMOS, the bootstrap capacitor C21 can be reliably charged to the power supply voltage VDD, and the output transistor T22 can be turned on. it can.
[0049]
  After that, when the drive pulse V2 having the logic “High” level is input to the drain of the output transistor T22, the potential of the drive pulse V2 and the potential difference between both ends of the bootstrap capacitor C2 are applied to the gate of the output transistor T22. Thus, when the gate potential of the output transistor T22 rises above the potential of the drive pulse V2, the drive pulse V2 is used as the output pulse OUT2 from the second-stage output node N22.
[0050]
  At the same time, a high voltage at the node N21 connected to the positive terminal of the bootstrap capacitor C2 is applied to the gate of the third-stage bootstrap capacitor charging transistor T31, turning on the transistor T31. The capacitor C3 is reliably charged to the power supply voltage VDD, and the output transistor T32 is turned on.
[0051]
  By repeating such an operation, the signal transmission circuit further sequentially outputs output pulses OUT3 and OUT4.
[0052]
  In this way, in all signal transmission stages, the positive terminal voltage of the bootstrap capacitor is applied to the gate of the next bootstrap capacitor charging transistor, so that the next bootstrap capacitor can be reliably powered. Since the voltage VDD can be charged, a signal transmission circuit capable of generating a low-voltage output pulse with no voltage drop can be realized.
[0053]
  Further, as a means for discharging the voltage charged in the bootstrap capacitor, in order to reduce circuit transistors and power supplies, in the case of the bootstrap capacitor C1, the drain of the discharge transistor T13 is connected to the positive side of the bootstrap capacitor C1. The drain of the discharge transistor T14 is connected to the negative terminal of the bootstrap capacitor C1, and the output node N22 connected to the source of the second-stage output transistor T22 is connected to the gates of the discharge transistors T13 and T14. Connecting. As a result, when the drive pulse V2 is output to the output node N22 in the second stage, the bootstrap capacitor C1 is discharged.
[0054]
  With this configuration, the bootstrap capacitor can be discharged by adding only two discharge transistors, and the signal transmission circuit of this embodiment can be realized even in a small circuit configuration without other external input pulses. it can.
[0055]
  As shown in FIG. 2, the discharge on the negative side of the bootstrap capacitor may be performed using the drive pulse V1 or V2 as in the conventional case.
[0056]
  FIG. 3 is a timing chart showing pulse voltages at various parts in the signal transmission circuit of FIG. 1 using only NMOS. This circuit is a 3V system circuit, and shows the case where the voltage amplitudes of the drive pulses V1 and V2 and the power supply voltage VDD are 3V. However, the voltage amplitude of the start pulse VST is 5V. Here, only the voltage amplitude of the start pulse VST is set to 5 V. Only in the case of the first-stage bootstrap capacitive charging transistor T11 to which the start pulse VST is input, a high voltage from the previous stage cannot be supplied, so only the start pulse VST is set. By driving the transistor T11 with 5V higher than thevoltage amplitude 3V of the drive pulses V1 and V2, the voltage drop due to the transistor T11 is prevented, and the bootstrap capacitor C1 can be charged to 3V which is the power supply voltage VDD. Because.
[0057]
  In FIG. 3, even when the voltage of the start pulse VST rises to 5 V at time t0 and there is a threshold voltage Vt of the bootstrap capacitive charging transistor T11 that is an enhancement type NMOS, the bootstrap capacitance is passed through the transistor T11. C1 is charged to 3V which is the power supply voltage VDD, and the output transistor T12 is turned on.
[0058]
  Next, at time t1, when the drive pulse V1 rises to 3V and is input to the drain of the output transistor T12, thevoltage 3V of the drive pulse V1 and thepotential difference 3V across the bootstrap capacitor C1 are applied to the gate of the output transistor T12. Since the added high voltage HB1 voltage is applied, the drive pulse V1 having an amplitude of 3 V is reliably output as the output pulse OUT1 from the output node N12.
[0059]
  At the same time, the high voltage HB1 of the node N11 connected to the positive terminal of the bootstrap capacitor C1 is input to the gate of the second-stage bootstrap capacitor charging transistor T21, turning on the transistor T21 and The strap capacitor C2 is reliably charged to 3 V, which is the power supply voltage VDD.
[0060]
  Similarly, at times t2, t3, and t4, the operation at time t1 is repeated.
[0061]
  As described above, according to the present embodiment, the terminal voltage on the positive side of the bootstrap capacitor in the previous stage is always applied to the gate of the bootstrap capacitor charging transistor in the next stage. Can be reliably charged to thepower supply voltage 3V, and a signal transmission circuit capable of generating a 3V low-voltage output pulse without voltage drop can be realized.
[0062]
  (Second Embodiment)
  FIG. 4 is a circuit diagram showing a configuration example of a signal transmission circuit according to the second embodiment of the present invention. The second embodiment is different from the first embodiment in that a malfunction prevention transistor (T35, T45) is added to the positive side terminal of the bootstrap capacitor. Only this difference will be described below.
[0063]
  When the bootstrap capacitor C2 in the second stage is charged to 3V, if the threshold voltage of the bootstrap capacitor charging transistor T31, which is an enhancement type NMOS, is low, the positive side terminal of the bootstrap capacitor C2 is connected to the positive side. There is a possibility that the bootstrap capacitor charging transistor T31 connected to the gate of the connected node N21 (3V) is turned on and the third stage bootstrap capacitor C3 is charged to a low voltage of 3V or less. . In this state, when the driving pulse V1 is 3V which is the logic “High” level, when the driving pulse V1 is output to the first-stage output node N12, the driving pulse V1 is also output to the third-stage output node N32 at the same time. There is a possibility that.
[0064]
  Therefore, as shown in FIG. 4, the positive terminal side of the bootstrap capacitor C3 and the ground potential are set so that the positive terminal side of the bootstrap capacitor C3 is brought close to the ground potential and the third-stage output transistor T32 is turned off. A malfunction prevention transistor T35 is connected between the two. That is, the drain of the malfunction prevention transistor T35 is connected to the plus side of the bootstrap capacitor C3, the source is connected to the ground potential, the gate is connected to the first-stage output node N12, and the drive pulse V1 is output to the first-stage output node N12. Occasionally, the malfunction prevention transistor is turned on so that the node N31 is close to 0V so that the drive pulse V1 is not output to the third-stage output node N32.
[0065]
  At this time, by making the conductance of the bootstrap capacitor charging transistor T31 smaller than the conductance of the malfunction prevention transistor T35, the plus terminal side of the bootstrap capacitor C3 can be brought closer to 0V, and the malfunction is more reliably performed. Can be prevented.
[0066]
  Similarly, the drain and source of the malfunction prevention transistor T45 are connected between the positive terminal side of the bootstrap capacitor C4 at the subsequent stage and the ground potential, respectively, and the output node N22 at the preceding stage is connected to the gate. By doing so, it is possible to prevent malfunctions in all stages.
[0067]
  As described above, according to this embodiment, by providing the malfunction prevention transistor, malfunction can be prevented even when the threshold voltage of the output transistor is low, and the threshold voltage range can be widened.
[0068]
  In addition, since the source of the output transistor in the previous stage is connected to the gate of the malfunction prevention transistor, signal transmission according to this embodiment is possible even in the case of a small circuit configuration without other external input pulses. A circuit can be realized.
[0069]
  In the first and second embodiments, the respective sources of the discharge transistor and the malfunction prevention transistor are set to the ground potential (0 V), but each source voltage is a value smaller than the threshold voltage of the output transistor. Even if it is not 0 V, the same effect can be obtained.
[0070]
  In the first and second embodiments, since a DC voltage is applied as the power supply voltage VDD to the drain of the bootstrap capacitive charging transistor, a malfunction may occur, and a malfunction prevention transistor is incorporated. Although necessary, a malfunction can be prevented by applying a pulse voltage as the power supply voltage VDD to the drain of the bootstrap capacitive charging transistor. That is, during the period when the output voltage is generated at the source of the output transistor, the drain of the bootstrap capacitor charging transistor at the next stage is set to “High” level, and the drain of the bootstrap capacitor charging transistor at the next stage is set to “Low” level. Thus, the malfunction prevention transistor can be omitted.
[0071]
  Further, in the first and second embodiments, the case of the NMOS transistor is illustrated and described, but the same effect can be obtained even in the case of all the PMOS transistors.
[0072]
【The invention's effect】
  As described above, according to the present invention, the bootstrap capacitor at the next stage can be charged to the power supply voltage VDD, and a drop in the charging voltage to the bootstrap capacitor can be prevented. Therefore, the increase in the number of transmission stages can prevent the output pulse voltage from gradually decreasing or the output pulse from not being output several stages earlier. As a result, a signal transmission circuit capable of stable low-voltage driving can be realized.
[0073]
  In addition, such a signal transmission circuit achieves a low voltage by using a signal transmission circuit as a shift register in line with a request for realizing a low voltage drive of a liquid crystal display and a MOS type imaging device. It is extremely useful.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration example of a signal transmission circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing another configuration example of the signal transmission circuit according to the first embodiment of the present invention.
FIG. 3 is a timing chart showing pulse voltages at various parts in the signal transmission circuit according to the first embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration example of a signal transmission circuit according to a second embodiment of the present invention.
FIG. 5 is a circuit diagram showing a configuration example of a conventional signal transmission circuit.
FIG. 6 is a timing chart showing pulse voltages at various parts in a conventional signal transmission circuit.
[Explanation of symbols]
  C1, C2, C3, C4 Bootstrap capacity
  OUT1, OUT2, OUT3, OUT4 Output pulse (scanning pulse)
  T11, T21, T31, T41 Capacitor charge transistor for bootstrap (charge transistor)
  T12, T22, T32, T42 Output transistor
  T13, T23, T33, T43 Discharge transistor (first discharge transistor)
  T14, T24, T34, T44 Discharge transistor (second discharge transistor)
  T35, T45 Malfunction prevention transistor
  V1, V2 drive pulse
  VDD supply voltage
  VST start pulse