JP3546029B2 - Scan line conversion circuit - Google Patents

Description

Translated fromJapanese

【０００１】
【発明の属する技術分野】
本発明は入力された映像信号の走査線数を変換し、異なった走査線数の映像信号として出力する機能を持つ走査線変換回路に関するものである。
【０００２】
【従来の技術】
図３１は第１の従来例に係る走査線変換回路の構成を示すブロック図である。入力端子ＩＮに入力された原映像信号は、Ａ／Ｄ変換器１０１によりデジタル映像信号に変換され、フィールドメモリ１０２にフィールド毎に記憶される。時間軸変換回路１０３はフィールドメモリ１０２から映像信号を走査線毎に入力し、出力側で変換後のサンプリングクロックを用いて入力した走査線を２〜３度重ね読みする。重ね読みされた走査線は変換フィルタ１０４によって平滑化され、垂直方向に滑らかな映像信号となり、Ｄ／Ａ変換器１０５によってアナログ映像信号に変換されて出力端子ＯＵＴから出力される（特開平６−６２２６７号公報参照）。
【０００３】
また、第２の従来例として、ラインメモリのみを用いて所定の変換比に基づいて走査線数の変換を行う走査線変換回路もある（特開平５−１０３３０５号公報参照）。
【０００４】
【発明が解決しようとする課題】
マルチメディア時代の到来により、映像メディアの形式は非常に多様性を増してきている。テレビの分野では従来のＮＴＳＣ形式に加えて、ＥＤＴＶ（Ｅｘｔｅｎｄｅｄ Ｄｅｆｉｎｉｔｉｏｎ ＴｅｌｅＶｉｓｉｏｎ）、ＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ ＴｅｌｅＶｉｓｉｏｎ）という映像形式が誕生し、また欧州ではＰＡＬ、ＳＥＣＡＭという映像形式が存在する。一方、コンピュータの分野では、すでによく知られているＶＧＡ、ＳＶＧＡ、ＸＧＡ以外にも、コンピュータメーカー独自の映像形式が存在する。しかしながら、これら全ての映像形式に対応した受像端末を視聴者側で準備することは到底不可能であり、多岐にわたる映像形式の映像を単一のディスプレイに表示可能にするための技術が、近年非常に重要になってきている。
【０００５】
また、ディスプレイデバイスの分野では、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）やＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）などのフラットパネルディスプレイの進歩が著しい。フラットディスプレイとは、ＣＲＴと異なり、所定のドットサイズを有するドットマトリックスディスプレイであり、ＶＧＡ対応やＳＶＧＡ対応など、用途毎に様々なドットサイズのものが存在する。したがって、１つの映像ソースを視聴者がそれぞれ所持している異なるサイズのディスプレイに統一的に表示可能にする技術も極めて重要である。
【０００６】
以上のような背景から、図３２に示すように、様々な映像ソースを様々なディスプレイパネルに表示可能にする「マルチソース／マルチパネル」対応の走査線変換回路は、マルチメディア時代において非常に重要な役割を担う。すなわち、走査線数を任意の変換比率で変換可能であり、かつ、非常に低コストの走査線変換回路が要求されることになる。
【０００７】
このような「マルチソース／マルチパネル」の観点からみると、第１の従来例に係る走査線変換回路は、フィールドメモリのような大容量の記憶素子を用いているために、コストが高く、また回路規模も大きくなるといる問題がある。
【０００８】
また、第２の従来例に係る走査線変換回路では、走査線の変換比率に応じてフィルタ係数が個別に必要になるので、任意の変換比率に対応可能にするためには膨大な数のフィルタ係数を準備する必要があり、これは現実的にはほとんど不可能である。さらに、３：１、１：２などのように整数倍の変換比率にしか対応しておらず、任意の変換比率に対応させたときには、ラインメモリ内部で書き込みアドレスと読み出しアドレスとの干渉すなわち読み出し動作が書き込み動作を追い越したり書き込み動作に追い越されたりすることによって、走査線数の変換が正常に行われないという問題が生じる。
【０００９】
本発明は、前記のような問題に鑑みなされたものであり、映像信号の走査線数を変換する走査線変換回路として、低コストで、様々な変換比率に柔軟に対応可能にすることを目的とする。
【００１０】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた手段は、映像信号の走査線数を変換する走査線変換回路として、原映像信号から変換後の走査線信号の生成に必要となる走査線信号を記憶する記憶手段を有し、前記記憶手段への入力と出力とにおいて速度およびタイミングが独立に設定可能であり、設定された信号入出力の速度およびタイミングの相対関係にかかわらず前記記憶手段への入出力が干渉せず、走査線信号として適当な信号を順次、選択出力する走査線選択出力手段と、設定された走査線数変換比率に基づいて補間係数を生成する補間係数生成手段を有し、前記走査線選択出力手段から選択出力された走査線信号に前記補間係数生成手段によって生成された補間係数を乗じ、乗じた結果を加算することによって変換後の走査線信号を生成する走査線補間手段とを備え、前記補間係数生成手段は、少なくとも２種類以上の走査線数変換比率に基づき、補間係数を生成可能に構成されているものである。
【００１１】
請求項１の発明によると、走査線補間手段によって、走査線選択出力手段から選択出力された走査線信号に補間係数が乗じられ、その結果が加算されて、変換後の走査線信号が生成される。このとき、乗じられる補間係数は補間係数生成手段によって生成されるが、この補間係数生成手段は少なくとも２種類以上の走査線数変換比率に基づき補間係数を生成可能に構成されているので、前記補間係数生成手段が補間係数を生成可能である走査線数変換比率については、回路の増加や変更を伴うことなく、走査線数の変換を行うことができる。したがって、様々な変換比率の走査線数変換に柔軟に対応することができる。
【００１２】
また、請求項２の発明では、前記請求項１の走査線変換回路における補間係数生成手段は、走査線数変換比率がｘ：ｙに設定されたとき、補間係数として、変換後の走査線信号の生成に必要となる２本の走査線信号のうち、時間的に前の走査線信号に対しては（１−Ｋ／ｙ）を、時間的に後の走査線信号に対してはＫ／ｙをそれぞれ生成するものとする（ただし、Ｋ＝（ＬＮ・ｘ）％ｙ、ＬＮは変換後の走査線信号の番号、％は剰余計算を示す）。
【００１３】
さらに、請求項３の発明では、前記請求項２の走査線変換回路における補間係数生成手段は、変換後の映像信号の水平同期タイミング毎にｘを加算する計数部と、この計数部による計数値をｙで除し、除したときの剰余を求める剰余計算部とを有しており、この剰余計算部によって求めた剰余の値を前記Ｋとして出力する係数制御回路を備えているものとする。
【００１４】
そして、請求項４の発明では、前記請求項１の走査線変換回路における走査線選択出力手段は、原映像信号を走査線毎に記憶する複数のラインメモリを有し、信号入力と信号出力とにおいて速度およびタイミングが独立に設定可能であり、かつ、設定された信号入出力の速度およびタイミングの相対関係にかかわらず、変換後の走査線信号の生成に必要となる走査線信号が前記複数のラインメモリから選択出力可能に構成されているものとする。
【００１５】
さらに、請求項５の発明では、前記請求項１の走査線変換回路は、原映像信号の水平同期信号を、画面水平方向における原映像信号の読み出し開始位置に基づいて設定された所定期間遅延させて出力する第１の遅延手段と、変換後の映像信号の水平同期信号を、画面水平方向における変換後の映像信号の表示開始位置に基づいて設定された所定期間遅延させて出力する第２の遅延手段とを備え、前記走査線選択出力手段は、信号入力の際のサンプリング周波数と信号出力の際のサンプリング周波数とが互いに独立に設定可能であり、設定された入力用サンプリング周波数および前記第１の遅延手段の出力信号のタイミングで原映像信号を走査線毎に順次入力するとともに、設定された出力用サンプリング周波数および前記第２の遅延手段の出力信号のタイミングで変換後の走査線信号の生成に必要となる走査線信号を選択出力するものとする。
【００１６】
請求項５の発明によると、走査線選択出力手段の信号入出力のサンプリング周波数を、走査線数の変換比率および原映像信号の圧縮または伸張比率に基づいて設定することによって、走査線数の変換とともに画像のアスペクト比を変換することができ、しかも、第１の遅延手段における遅延期間を設定することによって、サイドカットモードにおける原映像信号の読み出し開始位置を設定することができるとともに、第２の遅延手段における遅延期間を設定することによって、サイドパネルモードにおける変換後の映像信号の表示開始位置を設定することができる。
【００１７】
【発明の実施の形態】
図１は周辺回路を含めた本発明の全体構成を示す図である。図１において、１は本発明に係る走査線変換回路、２は入力されたアナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路、３は走査線変換回路１によって走査線数が変換されたディジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路である。走査線変換回路１には、走査線数の変換比率がｘ：ｙのときｘ、ｙが設定値として入力され、さらに内部で動作するラインメモリの個数Ｎが設定値として入力される。
【００１８】
また４は同期再生クロック生成回路であり、入力側（入力される原映像信号）のサンプリングクロックおよび水平同期信号ＷＣＫ，ＷＨＤ、出力側（変換後の映像信号）のサンプリングクロックおよび水平同期信号ＲＣＫ，ＲＨＤ、および入力側および出力側共通の垂直同期信号ＶＤを生成する。
【００１９】
入力側のクロックおよび水平同期信号ＷＣＫ，ＷＨＤと出力側のクロックおよび水平同期信号ＲＣＫ，ＲＨＤとは独立に設定可能であるが、走査線数の変換比率がｘ：ｙのとき、入力側の水平同期周波数と出力側の水平同期周波数との比がｘ：ｙになるので、一般に次のような関係が成り立つ。
ｆＷＣＫ ：ｆＲＣＫ ＝ｆＷＨＤ ：ｆＲＨＤ ＝ｘ：ｙ …（１）
ここで、ｆＡ は信号Ａの周波数を示す。
【００２０】
（第１の実施形態）
以下に、本発明の第１の実施形態について、図２〜図１３および表１を参照して説明する。
【００２１】
図２は本発明の第１の実施形態に係る走査線変換回路の構成を示すブロック図である。図２において、１１は原映像信号を入力する入力端子、１２〜１４は入力端子１１と接続されており、入力端子１１に入力された原映像信号の１水平走査線の映像信号を記憶し、かつ、書込みと読出しとが独立非同期に制御できる第１〜第３のラインメモリ、１５は第１〜第３のラインメモリ１２〜１４の書込みを制御する書込制御信号ＷＥ１〜ＷＥ３を生成する書込制御信号生成回路、１６，１７は第１〜第３のラインメモリ１２〜１４の出力信号のうち変換後の走査線信号を生成するために必要な走査線信号をそれぞれ１ライン分ずつ選択する第１および第２の選択回路、１８，１９はそれぞれ第１および第２の選択回路１６，１７の出力信号を入力とし、変換後の走査線の位置に対応した重みづけを行う第１および第２の係数器、２０は第１および第２の係数器１８，１９の出力信号を加算する加算器、２１は加算器２０の出力が変換後の走査線信号として出力される出力端子である。
【００２２】
また３０は制御信号生成回路であり、第１および第２の係数器１８，１９が行う重みづけの重みを制御する係数制御信号Ｋを生成する係数制御回路３１、第１および第２の選択回路１６，１７を制御するライン選択信号ＬＳＥＬを生成するライン選択制御回路３２、および係数制御信号Ｋを第１および第２の係数器１８，１９への係数指示信号ｋに変換する除算回路３３を備えている。除算回路３３は、走査線の変換比率がｘ：ｙのとき、係数制御回路３１により生成された係数制御信号Ｋをｙで除したものを係数指示信号ｋとして出力する。第１および第２の係数器１８，１９は係数指示信号ｋに基づいて、入力信号にそれぞれ補間係数として１−ｋ，ｋ（０≦ｋ≦１）を乗じる。
【００２３】
また、原映像信号のサンプリングクロックＷＣＫおよび水平同期信号ＷＨＤはそれぞれ、ラインメモリ１２〜１４内部の書込みアドレスカウンタの駆動クロックおよびリセット信号として用いられ、同様に変換後の映像信号のサンプリングクロックＲＣＫおよび水平同期信号ＲＨＤはそれぞれ、ラインメモリ１２〜１４内部の読出しアドレスカウンタの駆動クロックおよびリセット信号として用いられる。
【００２４】
第１〜第３のラインメモリ１２〜１４、書込制御信号生成回路１５、第１および第２の選択回路１６，１７およびライン選択制御回路３２によって走査線選択出力手段が構成されており、第１および第２の係数器１８，１９、加算器２０、係数制御回路３１および除算回路３３によって走査線補間手段が構成されている。また、係数制御回路３１および除算回路３３によって補間係数生成手段が構成され、書込制御信号生成回路１５によって書き込み制御手段が構成され、第１および第２の選択回路１６，１７によって選択手段が構成され、ライン選択制御回路３２によって選択制御手段が構成されている。
【００２５】
以上のように構成された第１の実施形態に係る走査線変換回路の動作について説明する。ここではまず第１に、走査線数の変換の例として、ＮＴＳＣ信号をＨＤＴＶ信号に変換する場合すなわち走査線数変換比率が７：１５（＝５２５：１１２５）の場合について、本実施形態に係る走査線変換回路の動作を図３〜図５を参照して説明する。
【００２６】
図３は７：１５の比率で走査線数を変換する場合の走査線配置および補間係数を示す図である。図３に示す走査線の補間方式は、原映像信号のうちの２本の走査線を用いる直線補間である。図３に示すように、例えば、変換後の１番目の走査線は変換前の１番目の走査線に係数として１５／１５を乗じて生成され、変換後の２番目の走査線は変換前の１番目の走査線に係数として８／１５を乗じたものと変換前の２番目の走査線に係数として７／１５を乗じたものとを加算して生成される。なお、図３中の使用ラインとは、各変換後の走査線信号を生成するために用いられる変換前の走査線信号の番号のことである。
【００２７】
図２に示す本実施形態に係る走査線変換回路において、入力端子１１には走査線変換前の原映像信号が入力され、この原映像信号は第１〜第３のラインメモリ１２〜１４に一様に供給される。第１〜第３のラインメモリ１２〜１４には信号の書込みを制御する書込制御信号ＷＥ１，ＷＥ２，ＷＥ３がそれぞれ供給されており、原映像信号は、書込制御信号ＷＥ１，ＷＥ２，ＷＥ３による制御に従って、走査線毎に、第１〜第３のラインメモリ１２〜１４のいずれか１つに順に書き込まれる。
【００２８】
図４（ａ）〜（ｃ）はそれぞれ第１〜第３のラインメモリ（ＬＭ）１２〜１４内部の書込みアドレスおよび読出しアドレスの変化を示す図である。図４において、実線は書込みアドレス、破線は読出しアドレスを示しており、書込みアドレスを示す実線に付された数字は各ラインメモリに書き込まれる走査線信号の番号を示している。またここでは、書込制御信号ＷＥ１，ＷＥ２，ＷＥ３は“Ｈ”のとき第１〜第３のラインメモリ１２〜１４の書き込み動作を許可する一方、“Ｌ”のとき第１〜第３のラインメモリ１２〜１４の書き込み動作を禁止するものとする。
【００２９】
図４（ａ）に示すように、第１のラインメモリ１２には書込制御信号ＷＥ１の制御によって原映像信号の１，４，７，・・・，（３ｎ＋１）番目（ｎは整数）の走査線信号のみが書き込まれる。同様に、図４（ｂ），（ｃ）に示すように、第２のラインメモリ１３には書込制御信号ＷＥ２の制御によって原映像信号の２，５，８，・・・，（３ｎ＋２）番目（ｎは整数）の走査線信号のみが、第３のラインメモリ１４には書込制御信号ＷＥ３の制御によって原映像信号の３，６，９，・・・，３ｎ番目（ｎは整数）の走査線信号のみがそれぞれ書き込まれる。一方、第１〜第３のラインメモリ１２〜１４に記憶された走査線信号の読み出しは、各ラインメモリ１２〜１４から連続にかつ同一タイミングで、書き込み動作の周期に対して７／１５の周期で行われる。
【００３０】
このような動作によって第１〜第３のラインメモリ１２〜１４からそれぞれ読み出される走査線信号の番号は、図５（ａ）〜（ｃ）に示すようになる。図５において、「ＮＧ」と示した箇所は、読み出し動作の途中で読出しアドレスが書込みアドレスを追い越すために、この読み出し動作において同一番号の走査線信号を読み出すことができない場合を示しており、この場合は読み出された信号は走査線信号としては適当でなく、無効なものになる。
【００３１】
第１〜第３のラインメモリ１２〜１４の出力信号は図２に示すように第１および第２の選択回路１６，１７の双方に入力される。図２において、第１〜第３のラインメモリ１２〜１４と第１および第２の選択回路１６，１７とを結ぶ信号線にそれぞれ付されたカッコ書きの数字は、当該信号線が選択されるときのライン選択信号ＬＳＥＬの値を示している。すなわち、第１の選択回路１６はライン選択信号ＬＳＥＬが（０）のときは第１のラインメモリ１２を、（１）のときは第２のラインメモリ１３を、（２）のときは第３のラインメモリ１４を選択する一方、第２の選択回路１７はライン選択信号ＬＳＥＬが（０）のときは第２のラインメモリ１３を、（１）のときは第３のラインメモリ１４を、（２）のときは第１のラインメモリ１２を選択する。
【００３２】
図５（ｄ）は制御信号生成回路３０から生成出力されるライン選択信号ＬＳＥＬの変化を示している。図５（ｄ）に示すライン選択信号ＬＳＥＬに従って、図５（ａ）〜（ｃ）に示す第１〜第３のラインメモリ１２〜１４の出力信号のうちハッチを付したものが、第１および第２の選択回路１６，１７によって選択される。この結果、第１および第２の選択回路１６，１７から出力される走査線信号は図５（ｅ），（ｆ）に示すようになり、これは、図３に示した使用ラインすなわち変換後の走査線信号を生成するために用いられる原映像信号の走査線信号の番号と一致する。
【００３３】
第１および第２の選択回路１６，１７の出力信号は第１および第２の係数器１８，１９にそれぞれ入力される。係数制御信号Ｋ（＝１５×係数指示信号ｋ）は、図３に示すような係数に基づいて第１および第２の係数器１８，１９を動作させるために、図５（ｇ）に示すような値をとる。第１および第２の係数器１８，１９は係数指示信号ｋによって利得がそれぞれ（１−ｋ），ｋ（ｋは図３に示すように走査線毎に変化する）に制御され、第１および第２の係数器１８，１９それぞれの出力信号が加算器２０によって加算されて、変換後の走査線信号として出力端子２１から出力される。
【００３４】
以上説明したように、図２の構成を用いて変換比率７：１５の走査線数変換を実現することができる。
【００３５】
次に、走査線数の他の変換例として、適当なダウンコンバートの場合例えば走査線数変換比率が１９：１６の場合について、図２に示す本実施形態に係る走査線変換回路の動作を図６〜図１０を参照して説明する。
【００３６】
図６は１９：１６の比率で走査線数を変換する場合の走査線配置および補間係数を示す図である。図６に示す走査線の補間方式は、図３に示したものと同様に、原映像信号のうちの２本の走査線信号を用いる直線補間であり、図６における用語や値の意味は図３と同様である。また図７、図８は１９：１６の比率で走査線数を変換する場合の第１〜第３のラインメモリ（ＬＭ）１２〜１４内部の書込みアドレスおよび読出しアドレスの変化を示す図であり、図９、図１０は１９：１６の比率で走査線数を変換する場合の本実施形態に係る走査線変換回路の動作を示すタイミングチャートである。図７と図８、図９と図１０はそれぞれ時間的に連続したものである。図中に示されている値やグラフの意味はすべて前述の変換例の場合と同様である。
【００３７】
図７、図８に示すように、原映像信号が走査線毎に第１〜第３のラインメモリ１２〜１４のいずれか１つに順に書き込まれる点は、前述の変換例と同様である。前述の変換例と異なるのは、走査線数の変換比率が１９：１６であるため、書込み動作の周期に対して１９／１６の周期で信号の読出しが行われる点である。すなわち、読み出しアドレスのインクリメントの速度は書き込みアドレスのインクリメントの速度よりも遅い。したがって、第１〜第３のラインメモリ１２〜１４の出力信号が走査線信号として適当でなく、無効なものになるのは、読み出し動作の途中で読出しアドレスが書込みアドレスに追い越された場合である。
【００３８】
図９、図１０の（ａ）〜（ｃ）に示すような第１〜第３のラインメモリ１２〜１４の出力信号に対して、ライン選択信号ＬＳＥＬを図９、図１０の（ｄ）に示すように制御すれば、第１および第２の選択回路１６，１７から出力される走査線信号は図９、図１０の（ｅ），（ｆ）に示すようになり、これは、図６に示した使用ラインすなわち変換後の走査線を生成するために用いられる原映像信号の走査線の番号と一致する。
【００３９】
第１および第２の選択回路１６，１７の出力信号は第１および第２の係数器１８，１９にそれぞれ入力され、第１および第２の係数器１８，１９は図９、図１０の（ｇ）に示すような係数制御信号Ｋによって利得がそれぞれ（１−ｋ），ｋ（ｋは図６に示すように走査線毎に変化する）に制御され、それぞれの出力信号が加算器２０によって加算されて、変換後の走査線信号として出力端子２１から出力される。
【００４０】
以上説明したように、図２の構成を用いれば、変換比率１９：１６等の適当なダウンコンバートにおいても問題なく走査線数変換を実現することができる。さらに、他の変換比率についても同様に走査線数変換を行うことができる。
【００４１】
本実施形態の特徴の１つは、任意の変換比率の走査線数変換を実現可能にするために、制御信号生成回路３０が、設定された変換比率に基づいた係数制御信号Ｋおよびライン選択信号ＬＳＥＬを生成可能に構成されていることである。
【００４２】
表１は、すでに説明した２つの変換比率について、変換後の走査線番号ＬＮとライン選択信号ＬＳＥＬおよび係数制御信号Ｋとの関係についてまとめた表である。ただし、表１において、便宜上、変換後の走査線番号ＬＮは“０”から始めている。
【００４３】
【表１】

【００４４】
表１に示すような関係から、発明者は、係数制御信号Ｋおよびライン選択信号ＬＳＥＬと、変換比率ｘ：ｙおよびラインメモリの個数Ｎとの間に、次のような関係があることを見いだした。
Ｋ＝（ＬＮ・ｘ）％ｙ …（２）
ＬＳＥＬ＝（ＬＮ・ｘ／ｙ）％Ｎ …（３）
ここで・は乗算を、／は除算を、％は剰余計算を示している。
【００４５】
前記のような関係から、任意に設定された変換比率に基づいて係数制御信号Ｋを生成可能な係数制御回路３１、および任意に設定された変換比率に基づいてライン選択信号ＬＳＥＬを生成可能なライン選択制御回路３２を、簡易に構成することができる。ここでは、メモリやＣＰＵ等を用いることなく、ハードウェアのロジック回路のみを用いて構成した係数制御回路３１およびライン選択制御回路３２の構成例について説明する。
【００４６】
図１１は前記のような関係に基づいて構成した本実施形態に係る係数制御回路３１およびライン選択制御回路３２の構成を示すブロック図である。図１１に示す係数制御回路３１およびライン選択制御回路３２は、走査線数の変換比率がｘ：ｙ（ｘ，ｙは任意の自然数）であり、ラインメモリがＮ個である場合に、ライン選択信号ＬＳＥＬ及び係数制御信号Ｋを生成出力するものである。
【００４７】
図１１において、４１，５２，５３は加算器、４２，４３，４７，４８，５０，５４，５５，５９は選択器、４４，４９，５１はＤフリップフロップ、４５，５７は比較器、４６，５８は減算器である。比較器４５，５７は＋側の入力値が−側の入力値以上のとき“１”を出力し、このとき以外は“０”を出力する。Ｄフリップフロップ４４，４９，５１，５６は変換後の映像信号のサンプリングクロックＲＣＫによって駆動される。加算器４１、選択器４２，４３およびＤフリップフロップ４４によって第１の計数部３４が構成され、比較器４５、減算器４６および選択器４７によって第１の剰余計算部３５が構成され、選択器５０、Ｄフリップフロップ５１および加算器５２によって第２の計数部３６が構成され、加算器５３、選択器５４，５５，５９、Ｄフリップフロップ５６、比較器５７および減算器５８によって第２の剰余計算部３７が構成されている。
【００４８】
図１１では、係数制御回路３１とライン選択制御回路３２とは構成が一部共通している。すなわち、係数制御回路３１およびライン選択制御回路３２は、第１の計数部３４および第１の剰余計算部３５を共有している。第１の計数部３４の計数値すなわちＤフリップフロップ４４の出力信号Ｓ１は第１の剰余計算部３５を経て帰還され（信号Ｓ２）、加算器４１によって“ｘ”が（走査線数変換比率が７：１５の場合は“７”が）加算される。選択器４２は垂直同期信号ＶＤに従い、計数値を“０”にリセットするものであり、選択器４３は変換後の映像信号の水平同期信号ＲＨＤによって計数を歩進する。また、第１の剰余計算部３５において、比較器４５はＤフリップフロップ４４の出力信号Ｓ１とｙ（走査線数変換比率が７：１５の場合は“１５”）とを比較し、減算器４６は信号Ｓ１からｙを減じ、選択器４７は比較器４５の比較結果（信号Ｓ３）に従い信号Ｓ１または減算器４６の出力信号のいずれかを選択する。
【００４９】
係数制御回路３１は第１の計数部３４および第１の剰余計算部３５以外に、出力側の水平同期信号ＲＨＤが数クロック遅延した信号ＲＨＤＤに従って選択動作を行う選択器４８およびＤフリップフロップを備えている。またライン選択制御回路３２は第１の計数部３４および第１の剰余計算部３５以外に、比較器４５の出力信号Ｓ３を計数する第２の計数部３６と、第２の剰余計算部３７を備えている。
【００５０】
図１１に示す係数制御回路３１およびライン選択制御回路３２の動作を、走査線数の変換比率ｘ：ｙ＝７：１５、変換に使用するラインメモリの個数Ｎ＝３として、図１２、図１３のタイミングチャートを用いて説明する。図１２，図１３は時間的に連続しているものである。
【００５１】
図１２、図１３に示すように、第１の計数部３４の計数値（信号Ｓ１）は、垂直同期信号ＶＤが“Ｌ”になると“０”にリセットされ、その後、水平同期信号ＲＨＤが“Ｌ”になるたびに、選択器４３のゲートが開くことによって、ｘすなわち“７”毎にカウントアップされる。カウントアップが進み、ｙすなわち“１５”以上になったとき、比較器４５の出力信号Ｓ３が“Ｈ”になり、選択器４７は計数値Ｓ１から“１５”を減算した値を信号Ｓ２として出力する。この減算は、選択器４７から出力された信号Ｓ２が選択器４３，Ｄフリップフロップ４４を経て伝達されることによって、信号Ｓ１の値が“１５”を下回るまで、再帰的に行われる。したがって、選択器４７の出力信号Ｓ２は第１の計数部３４の計数値Ｓ１を“１５”で除した剰余の値をもつことになる。信号Ｓ２は信号ＲＨＤよりも数クロック遅れた信号ＲＨＤＤのタイミングで、選択器４８によって新たにサンプリングし直される。このサンプリングは、信号Ｓ２は再帰的な減算によって生成されるため、その変化の直後において過渡的な値になる場合があるので、過渡的な値になる時を時間的に避けるために行う。したがって、係数制御回路３１からは安定した係数制御信号Ｋが出力される。
【００５２】
第２の計数部３６は第１の計数部３４の計数値Ｓ１が“１５”に達した回数、すなわち、第１の剰余計算部３５において信号Ｓ１から“１５”を再帰的に減算した回数を計数する。この計数は比較器４５の出力信号Ｓ３が“Ｈ”になった回数を計数することによって行われるが、水平同期信号ＲＨＤによって計数動作にリセットがかかるため、１走査線前の出力信号を加算器５３によって加算する構成になっている。第２の剰余計算部３７では、第１の剰余計算部３５と同様に、信号Ｓ５がＮすなわち“３”以上になったとき“３”を減算することによって剰余計算を行い、ライン選択制御回路３２は第２の剰余計算部３７の剰余計算結果をライン選択信号ＬＳＥＬとして出力する。なお、第２の剰余計算部３７は１水平走査期間において“３”を１回のみ減算する構成となっているが、第１の剰余計算部３５と同様に、再帰的に減算を行う構成にしてもよい。
【００５３】
このような動作の結果、図１２、図１３に示すように、係数制御信号Ｋおよびライン選択信号ＬＳＥＬとして、表１における変換比率７：１５の場合における信号を生成することができる。
【００５４】
以上説明したように、図１１のような構成を用いれば、ＲＡＭやＲＯＭ等の記憶素子を用いなくても、任意の走査線数変換比率ｘ，ｙに応じた係数制御信号Ｋおよびライン選択信号ＬＳＥＬを生成することができる。
【００５５】
（第２の実施形態）
次に、本発明の第２の実施形態について、図１４〜図２１および表２、表３を参照して説明する。本実施形態は、走査線数の変換と共に走査形式の変換を行うものである。ここで、走査形式の変換とは、インターレース走査形式から順次走査形式への変換、および順次走査形式からインターレース走査形式への変換のことをいう。
【００５６】
まず、インターレース走査形式から順次走査形式への変換について説明する。図１４はインターレース走査形式の原映像信号を順次走査形式の映像信号に変換し、かつ、３：４の比率で走査線数を変換する場合の走査線配置および補間係数を示す図である。図１４に示すように、変換後の走査線の重心位置を入力フィールドによらず一定にすることによって、インターレース形式の原映像信号を順次形式の映像信号に変換する。
【００５７】
表２は、図１４に示す変換例について、入力される原映像信号のフィールドが奇フィールドと偶フィールドのそれぞれの場合における、変換後の走査線番号ＬＮとライン選択信号ＬＳＥＬおよび係数制御信号Ｋとの関係についてまとめた表である。ただし、表２において、便宜上、変換後の走査線番号ＬＮは“０”から始めている。
【００５８】
【表２】

【００５９】
表２に示すような関係から、発明者は、係数制御信号Ｋおよびライン選択信号ＬＳＥＬと、変換比率ｘ：ｙおよびラインメモリの個数Ｎとには、次のような関係があることを見いだした。
Ｋ＝（ＬＮ・ｘ＋ｚ）％ｙ …（４）
ＬＳＥＬ＝（（ＬＮ・ｘ＋ｚ）／ｙ）％Ｎ …（５）
ここで・は乗算を、／は除算を、％は剰余計算を示している。またｚは原映像信号のフィールドによって異なる、係数のオフセット値である。
【００６０】
図１４に示す変換例の場合、係数のオフセット設定値ｚは奇フィールド入力時にはｚ＝２とし、偶フィールド入力時にはｚ＝０とすることによって、表２に示すような係数制御信号Ｋおよびライン選択信号を生成することができる。これにより、変換比率３：４の走査線数変換と同時に、入力フィールドによらず重心位置を一定にしてインターレース走査を順次走査に変換することができる。インターレース走査形式を順次走査に変換する場合、奇フィールド入力時の係数オフセット値をｚ０とし、偶フィールド入力時の係数オフセット値をｚ１とすると、一般に、
ｚ０−ｚ１＝ｙ／２ …（６）
なる関係がある。
【００６１】
図１５〜図１７は本実施形態に係る走査線変換回路が図１４に示す変換例を実現する場合の動作を示すタイミングチャートである。図１５は第１の実施形態の説明における図４と同様に、ラインメモリ（ＬＭ）１２〜１４内部の書込みアドレスおよび読出しアドレスの変化を示す図であり、図１６は奇フィールド入力のときの動作を、図１７は偶フィールド入力のときの動作を示す図である。図１６、図１７は第１の実施形態の説明における図５と同様に、各ラインメモリ１２〜１４の出力、ライン選択信号ＬＳＥＬ、選択回路１６，１７の出力および係数制御信号Ｋの時間変化を示している。
【００６２】
一方、順次走査形式からインターレース走査形式への変換も、同様に行うことができる。図１８は順次走査形式の原映像信号をインターレース形式の映像信号に変換し、かつ、２：３の比率で走査線数を変換する場合の走査線配置および補間係数を示す図である。図１８に示すように、変換後の走査線の重心位置を出力フィールドによって変化させ、奇フィールドと偶フィールドとにおいて走査線がインターレース関係になるように変換することによって、順次形式の原映像信号をインターレース形式の映像信号に変換する。
【００６３】
表３は、図１８に示す変換例について、変換後の映像信号のフィールドが奇フィールドと偶フィールドのそれぞれの場合における、変換後の走査線番号ＬＮとライン選択信号ＬＳＥＬおよび係数制御信号Ｋとの関係についてまとめた表である。ただし、表２において、便宜上、変換後の走査線番号ＬＮは“０”から始めている。
【００６４】
【表３】

【００６５】
表３に示すような関係から、発明者は、順次走査形式からインターレース走査形式への変換の場合にも、係数制御信号Ｋおよびライン選択信号ＬＳＥＬと変換比率ｘ：ｙおよびラインメモリの個数Ｎとの関係は、式（４）、（５）で表すことができることを見いだした。
【００６６】
図１８に示す変換例の場合、係数のオフセット設定値ｚは奇フィールド出力時にはｚ＝０とし、偶フィールド出力時にはｚ＝１とすることによって、表３に示すような係数制御信号Ｋおよびライン選択信号を生成することができる。これにより、変換比率２：３の走査線数変換と同時に、順次走査形式からインターレース走査形式への変換を行うことができる。順次走査形式をインターレース走査形式に変換する場合、奇フィールド出力時の係数オフセット値をｚ０とし、偶フィールド出力時の係数オフセット値をｚ１とすると、一般に、
ｚ１−ｚ０＝ｘ／２ …（７）
なる関係がある。
【００６７】
図１９は前記のような関係に基づいて構成した本実施形態に係る係数制御回路３１Ａおよびライン選択制御回路３２Ａの構成を示すブロック図である。図１９に示す係数制御回路３１Ａおよびライン選択制御回路３２Ａは、走査線数の変換比率がｘ：ｙ（ｘ，ｙは任意の自然数）であり、ラインメモリがＮ個である場合に、走査線数変換と同時に走査形式を変換するためのライン選択信号ＬＳＥＬ及び係数制御信号Ｋを生成出力するものである。具体的には、奇フィールド入力（または出力）時のオフセット値ｚ０および偶フィールド入力（または出力）時のオフセット値ｚ１を予め設定しておき、フィールドに応じてｚ０またはｚ１のいずれかを係数のオフセット値ｚとして出力する。
【００６８】
図１９において、６１はフィールドインデックスパルスＦＩに従って、原映像信号または変換後の映像信号が奇フィールドのときは設定値ｚ０を、偶フィールドのときは設定値ｚ１をオフセット設定値ｚとして選択する選択器である。選択器６１以外の構成は図１１に示す係数制御回路３１およびライン選択制御回路３２と同様であり、図１１と共通の符号を付している。係数制御回路３１Ａおよびライン選択制御回路３２Ａは、第１の計数部３４および第１の剰余計算部３５に加えて選択器６１も共有している。なお、第１の計数部３４は選択器６１から出力されたオフセット値ｚを計数のリセット値として入力し、オフセット値ｚに変換後の走査線番号ＬＮのｘ倍を加算する。
【００６９】
選択器６１はフィールドインデックスパルスＦＩに従い、原映像信号または変換後の映像信号が奇フィールドのときはｚ０を、偶フィールドのときはｚ１を、オフセット値ｚとして第１の計数部３４に入力する。第１の計数部３４はオフセット値ｚをリセット値として計数動作を行う。すなわち、原映像信号または変換後の映像信号が奇フィールドのときは、ｚ０をリセット値とする一方、原映像信号または変換後の映像信号が偶フィールドのときは、ｚ１をリセット値として計数動作を行う。
【００７０】
図１９に示す係数制御回路３１Ａおよびライン選択制御回路３２Ａの動作を説明する。図２０、図２１は走査線数変換とともにインターレース走査形式を順次走査形式に変換する場合であって、走査線数の変換比率ｘ：ｙ＝３：４，係数オフセット値ｚ０＝２，ｚ１＝０、変換に使用するラインメモリの個数Ｎ＝３とした場合の、図１９に示す係数制御回路３１Ａおよびライン選択制御回路３２Ａの動作を示すタイミングチャートである。図２０，２１は時間軸が連続しており、原映像信号が奇フィールドのとき、すなわち係数オフセット値ｚ０＝２のときの動作を示している。偶フィールドのときは係数オフセット値ｚ１＝０であるため、第１の実施形態と同様の動作になるので、ここでは説明を省略する。
【００７１】
図２０、図２１に示すように、第１の計数部３４の計数値（信号Ｓ１）は、垂直同期信号ＶＤが“Ｌ”になると“２”にリセットされ、その後、水平同期信号ＲＨＤが“Ｌ”になるたびに、選択器４３のゲートが開くことによって、ｘすなわち“３”毎にカウントアップされる。カウントアップが進み、ｙすなわち“４”以上になったとき、比較器４５の出力信号Ｓ３が“Ｈ”になり、選択器４７は計数値Ｓ１から“４”を減算した値を信号Ｓ２として出力する。この減算は、選択器４７から出力された信号Ｓ２が選択器４３、Ｄフリップフロップ４４を経て伝達されることによって、信号Ｓ１の値が“４”を下回るまで、再帰的に行われる。したがって、選択器４７の出力信号Ｓ２は第１の計数部３４の計数値Ｓ１を“４”で除した剰余の値をもつことになる。信号Ｓ２は信号ＲＨＤよりも数クロック遅れた信号ＲＨＤＤのタイミングで、選択器４８によって新たにサンプリングし直される。このサンプリングは、信号Ｓ２は再帰的な減算によって生成されるため、その変化の直後において過渡的な値になる場合があるので、その部分を除外するために行う。したがって、係数制御回路３１Ａからは安定した係数制御信号Ｋが出力される。
【００７２】
第２の計数部３６は第１の計数部３４の計数値Ｓ１が“４”に達した回数、すなわち、第１の剰余計算部３５において信号Ｓ１から“４”を再帰的に減算した回数を計数する。この計数は比較器４５の出力信号Ｓ３が“Ｈ”になった回数を計数することによって行われるが、水平同期信号ＲＨＤによって計数動作にリセットがかかるため、１走査線前の出力信号を加算器５３によって加算する構成になっている。第２の剰余計算部３７では、第１の剰余計算部３５と同様に、信号Ｓ５がＮすなわち“３”以上になったとき“３”を減算することによって剰余計算を行い、ライン選択制御回路３２Ａは第２の剰余計算部３７の剰余計算結果をライン選択信号ＬＳＥＬとして出力する。なお、第２の剰余計算部３７は１水平走査期間において“３”を１回のみ減算する構成となっているが、第１の剰余計算部３５と同様に、再帰的に減算を行う構成にしてもよい。
【００７３】
このような動作の結果、図２０、図２１に示すように、計数制御信号Ｋおよびライン選択信号ＬＳＥＬとして、表２における奇フィールドのときの信号を生成することができる。
【００７４】
以上説明したように、図１９の構成を用いれば、ＲＡＭやＲＯＭ等の記憶素子を用いずに、任意の変換比率ｘ，ｙに対応した走査線数変換とともに走査形式変換を行うための係数制御信号Ｋおよびライン選択信号ＬＳＥＬを生成することができる。
【００７５】
（第３の実施形態）
以下に、本発明の第３の実施形態について、図２２〜図２７を参照して説明する。本発明の第３の実施形態は、走査線数の変換とともに画像のアスペクト比を変換するものである。
【００７６】
図２２は走査線数変換された映像信号を表示パネルに表示するときの表示モードを示す図である。図２２（ａ）に示すように、表示パネル全体に映像信号をフィットさせて映像を表示するフルモードの場合は、入力側と出力側とのサンプリングクロックおよび水平同期信号の関係は、前述のように、走査線数の変換比率がｘ：ｙのとき、一般に次のようになる。
ｆＷＣＫ ：ｆＲＣＫ ＝ｆＷＨＤ ：ｆＲＨＤ ＝ｘ：ｙ …（１）
ここで、ｆＡ は信号Ａの周波数を示す。
【００７７】
一方、アスペクト比を変換する場合において、図２２（ｂ）に示すような、出力パネルにサイドパネルをつけて表示するノーマルモード（サイドパネルモード）の場合は、フルモードの場合よりも出力側のクロック周波数が高くなり、具体的には、画素数比をｐ：ｑとすると、入力側と出力側とのサンプリングクロックおよび水平同期信号の関係は次のようになる。
ｆＷＣＫ ：ｆＲＣＫ ＝ｆＷＨＤ ・ｐ：ｆＲＨＤ ・ｑ＝ｘ・ｐ：ｙ・ｑ …（８）
【００７８】
また、図２２（ｃ）に示すような、ズームモード（サイドカットモード）の場合は、フルモードの場合よりも出力側のクロック周波数が低くなり、具体的には、画素数比をｐ：ｒとすると、入力側と出力側とのサンプリングクロックおよび水平同期信号の関係は次のようになる。
ｆＷＣＫ ：ｆＲＣＫ ＝ｆＷＨＤ ・ｐ：ｆＲＨＤ ・ｒ＝ｘ・ｐ：ｙ・ｒ …（９）
【００７９】
図２３は本発明の第３の実施形態に係る走査線変換回路の構成を示すブロック図である。図２３において、６３は入力側の水平同期信号ＷＨＤを所定の期間遅延させて信号ＷＨＤＯを生成し、書込制御信号生成回路１５及び第１〜第３のラインメモリ１２〜１４に入力側の水平同期信号ＷＨＤの代わりに供給する第１の遅延手段としての第１の可変シフトレジスタであり、６４は出力側の水平同期信号ＲＨＤを所定の期間遅延させて信号ＲＨＤＯを生成し、制御信号生成回路３０及び第１〜第３のラインメモリ１２〜１４に出力側の水平同期信号ＲＨＤの代わりに供給する第２の遅延手段としての第２の可変シフトレジスタである。第１および第２の可変シフトレジスタ６３，６４以外は、図２に示す第１の実施形態に係る走査線変換回路と同様の構成からなり、図２３において、図２と共通の符号を付している。信号ＷＨＤＯは各ラインメモリ１２〜１４内部の書込みアドレスカウンタのリセット信号として用いられ、信号ＲＨＤＯは各ラインメモリ１２〜１４内部の読出しアドレスカウンタのリセット信号として用いられる。
【００８０】
以上のように構成された第３の実施形態に係る走査線変換回路の動作について説明する。ここでは、走査線数変換と同時に映像信号の圧縮・伸長によりアスペクト比変換を行う場合の動作について説明する。
【００８１】
図２４、図２５は変換比率３：４の走査線数変換を行いながら、映像の中央部分を伸長して横長のアスペクトを持つ映像信号に変換する場合（サイドカットモード）の、本実施形態に係る走査線変換回路の動作を示す図である。具体的には、図２４（ａ）に示すような変換前の映像イメージを図２５（ｅ）に示すような変換後の映像イメージに変換する。図２４と図２５とは時間軸が共通しており、図２４は原映像信号を第１のラインメモリ１２へ書き込むときの動作を示し、図２５は第１のラインメモリ１２から変換後の映像信号を読み出すときの動作を示す。図２４（ｆ）と図２５（ａ）とは同じ図であり、ともに第１のラインメモリ１２内部の書き込みアドレスと読み出しアドレスの変化を示したものである。実線は書き込みアドレスを、破線は読み出しアドレスを示す。
【００８２】
走査線数変換比がｘ：ｙであり、水平方向の引き延ばしの比率がｐ：ｑであるとすると、ラインメモリの書き込みクロックＷＣＫと読み出しクロックＲＣＫの関係は、
ｆＷＣＫ ：ｆＲＣＫ ＝ ｘ・ｑ：ｙ・ｐ
なる関係がある。いま、ｘ：ｙ＝３：４，ｐ：ｑ＝３：４とすると、ｆＷＣＫ ：ｆＲＣＫ ＝１：１となり、書き込みクロックと読み出しクロックとは周波数が同一になるので、図２４（ｆ），図２５（ａ）に示すように、ラインメモリ内部の書き込みアドレスのインクリメントの速度と読み出しアドレスのインクリメントの速度とは同一になる。
【００８３】
図２４（ｂ）に示すような映像信号入力タイミングに対して、入力側の水平同期信号ＷＨＤは図２４（ｃ）に示すようになる。第１のラインメモリ１２には、書き込みアドレスのリセット信号として、図２４（ｄ）に示すような、入力側の水平同期信号ＷＨＤを第１の可変シフトレジスタ６３により遅延させた信号ＷＨＤＯが、信号ＷＨＤの代わりに供給される。書き込みアドレスのインクリメントは、リセットパルスとして信号ＷＨＤＯのパルスが入力されたときに始まり、書き込みアドレスが変換後の映像信号の１走査線あたりの画素数に達したときに終わる。この結果、第１のラインメモリ１２には図２４（ａ）の変換前映像イメージにおける点線で挟まれた部分の映像が書き込まれることになる。
【００８４】
一方、図２５（ｄ）に示すような映像信号出力タイミングに対して、出力側の水平同期信号ＲＨＤは図２５（ｃ）に示すようになる。第１のラインメモリ１２には、読み出しアドレスのリセット信号として、出力側の水平同期信号ＲＨＤを第２の可変シフトレジスタ６４により遅延させた信号ＲＨＤＯが信号ＲＨＤの代わりに供給されるが、ここでは第２の可変シフトレジスタ６４によって信号ＲＨＤを遅延させないものとしており、信号ＲＨＤＯは図２５（ｃ）に示すようになる。読み出しアドレスのインクリメントは、リセットパルスとして信号ＲＨＤＯのパルスが入力されたときすなわち出力側の水平同期信号ＲＨＤのパルスタイミングで始まり、読み出しアドレスのインクリメントに従って読み出された映像信号は、図２５（ｅ）に示すように、水平方向に引き延ばされた映像になる。
【００８５】
図２６、２７は変換比率３：４の走査線数変換を行いながら、映像を水平方向に圧縮して縦長のアスペクトを持つ映像信号に変換する場合（サイドパネルモード）の、本実施形態に係る走査線変換回路の動作を示す図である。具体的には、図２６（ａ）に示すような変換前の映像イメージを図２７（ｅ）に示すような変換後の映像イメージに変換する。図２６と図２７とは時間軸が共通しており、図２６は原映像信号を第１のラインメモリ１２へ書き込むときの動作を示し、図２７は第１のラインメモリ１２から変換後の映像信号を読み出すときの動作を示す。図２６（ｆ）と図２７（ａ）とは同じ図であり、ともに第１のラインメモリ１２内部の書き込みアドレスと読み出しアドレスの変化を示したものである。実線は書き込みアドレスを、破線は読み出しアドレスを示す。
【００８６】
いま、ｘ：ｙ＝３：４，ｐ：ｑ＝４：３とすると、ｆＷＣＫ ：ｆＲＣＫ ＝９：１６となり、ラインメモリ内部の書き込みアドレスのインクリメントの速度および読み出しアドレスのインクリメントの速度は図２６（ｆ），図２７（ａ）に示すようになる。
【００８７】
図２６（ｂ）に示すような映像信号入力タイミングに対して、入力側の水平同期信号ＷＨＤは図２６（ｃ）に示すようになる。第１のラインメモリ１２には、書き込みアドレスのリセット信号として、入力側の水平同期信号ＷＨＤを第１の可変シフトレジスタ６３により遅延させた信号ＷＨＤＯが信号ＷＨＤの代わりに供給される。ここでは第１の可変シフトレジスタ６３によって信号ＷＨＤを遅延させないものとしており、信号ＷＨＤＯは図２６（ｄ）に示すようになる。書き込みアドレスのインクリメントは、リセットパルスとして信号ＷＨＤＯのパルスが入力されたときすなわち入力側の水平同期信号ＷＨＤのパルスタイミングで始まり、信号ＷＨＤＯのパルスが新たに入力されるまで続く。ただし図２６（ｆ）に示すように、書き込みアドレスは、第１のラインメモリ１２のワード数すなわち変換後の映像信号の１走査線あたりの画素数に達する前にリセットされる。すなわち、原映像信号の１走査線分の映像信号が、出力映像信号の１走査線あたりの画素数よりも少ないワード数で第１のラインメモリ１２に格納される。
【００８８】
一方、図２７（ｄ）に示すような映像信号出力タイミングに対して、出力側の水平同期信号ＲＨＤは図２７（ｃ）に示すようになる。第１のラインメモリ１２には、読み出しアドレスのリセット信号として、図２７（ｂ）に示すような、出力側の水平同期信号ＲＨＤを第２の可変シフトレジスタ６４により遅延させた信号ＲＨＤＯが、信号ＲＨＤの代わりに供給される。読み出しアドレスのインクリメントは、リセットパルスとして信号ＲＨＤＯのパルスが入力されたときに始まり、読み出しアドレスのインクリメントに従って読み出された映像信号は、図２７（ｅ）に示すように、水平方向に圧縮された映像になる。
【００８９】
以上説明したように、図２４に示すような本実施形態に係る走査線変換回路によると、走査線数変換と同時に映像信号のアスペクト比変換を実現することができる。また、第１の可変シフトレジスタ６３における遅延期間を設定することによって、サイドカットモードにおける原映像信号の読み出し開始位置を設定することができるとともに、第２の可変シフトレジスタ６４における遅延期間を設定することによって、サイドパネルモードにおける変換後の映像信号の表示開始位置を設定することができる。
【００９０】
（第４の実施形態）
次に、本発明の第４の実施形態について、図２８〜図３０を用いて説明する。
【００９１】
図２８は本発明の第４の実施形態に係る走査線変換回路の構成を示すブロック図である。図２８において、７１は原映像信号を入力する入力端子、７２は入力端子７１と接続されており、入力端子７１に入力された原映像信号を走査線毎に記憶し、かつ、書込みと読出しとが独立非同期に制御可能な第１のラインメモリ、７３は第１のラインメモリ７２に縦続接続され、かつ書き込みの禁止制御が可能な第２のラインメモリ、７４は第２のラインメモリ７３と縦続接続され、映像信号を単に１走査線だけ遅延するラインメモリ、７５は第２のラインメモリ７３の書き込み動作を制御する書き込み制御信号ＷＥａを生成する書込制御信号生成回路である。第２および第３のラインメモリ７３，７４は第１のラインメモリ７２の読み出し動作に同期して信号の書き込みおよび読み出しを行う。
【００９２】
７６，７７は第１〜第３のラインメモリ７２〜７４の出力信号のうち変換後の走査線を生成するために必要な走査線をそれぞれ１ライン分ずつ選択する第１および第２の選択回路、７８，７９はそれぞれ第１および第２の選択回路７６，７７の出力信号を入力とし、変換後の走査線の位置に対応した重みづけを行う第１および第２の係数器、８０は第１および第２の係数器７８，７９の出力信号を加算する加算器、８１は加算器８０の出力が変換後の走査線信号として出力される出力端子である。
【００９３】
また９０は制御信号生成回路であり、第１および第２の係数器７８，７９が行う重みづけの重みを制御する係数制御信号Ｋを生成する係数制御回路９１、第１および第２の選択回路７６，７７を制御するライン選択信号ＬＳＥＬを生成するライン選択制御回路９２、および係数制御信号Ｋを第１および第２の係数器７８，７９への係数指示信号ｋに変換する除算回路９３を備えている。除算回路９３は、走査線の変換比率がｘ：ｙのとき、係数制御回路９１により生成された係数制御信号Ｋをｙで除したものを係数指示信号ｋとして出力する。第１および第２の係数器７８，７９は係数指示信号ｋに基づいて、入力信号にそれぞれ補間係数として１−ｋ，ｋ（０≦ｋ≦１）を乗じる。
【００９４】
また、原映像信号のサンプリングクロックＷＣＫおよび水平同期信号ＷＨＤはそれぞれ、第１のラインメモリ７２内部の書込みアドレスカウンタの駆動クロックおよびリセット信号として用いられ、同様に変換後の映像信号のサンプリングクロックＲＣＫおよび水平同期信号ＲＨＤはそれぞれ、第１のラインメモリ７２内部の読み出しアドレスカウンタの駆動クロックおよびリセット信号として用いられる。
【００９５】
第１〜第３のラインメモリ７２〜７４、書込制御信号生成回路７５、第１および第２の選択回路７６，７７およびライン選択制御回路９２によって走査線選択出力手段が構成されており、第１および第２の係数器７８，７９、加算器８０、係数制御回路９１および除算回路９３によって走査線補間手段が構成されている。また、係数制御回路９１および除算回路９３によって補間係数生成手段が構成され、書込制御信号生成回路７５によって書き込み制御手段が構成され、第１および第２の選択回路７６，７７によって選択手段が構成され、ライン選択制御回路９２によって選択制御手段が構成されている。
【００９６】
以上のように構成された第４の実施形態に係る走査線変換回路の動作について説明する。ここでは、走査線数の変換例として、第１の実施形態と同様に、ＮＴＳＣ信号をＨＤＴＶ信号に変換する場合すなわち走査線数変換比率が７：１５（＝５２５：１１２５）の場合について説明する。この場合の走査線配置と、使用ラインおよび補間係数は図３に示すとおりである。
【００９７】
図２９、図３０はＮＴＳＣ信号をＨＤＴＶ信号に変換する場合すなわち走査線数変換比率が７：１５（＝５２５：１１２５）の場合における、図２８に示す本実施形態に係る走査線変換回路の動作を示すタイミングチャートである。図２９および図３０は時間的に連続するものである。
【００９８】
図２９および図３０において（ａ）は第１のラインメモリ７２内部の書き込みアドレスおよび読み出しアドレスの変化を示しており、実線は書き込みアドレス、破線は読み出しアドレスを示す。図２９および図３０の（ａ）に示すように、第１のラインメモリ７２では書き込みおよび読み出しがともに連続して行われ、入力端子７１に入力された原映像信号が図２９および図３０の（ａ）において実線で示すように走査線毎に第１のラインメモリ７２に書き込まれる一方、図２９および図３０の（ａ）において破線で示すように走査線毎に第１のラインメモリ７２から映像信号が読み出される。書き込みアドレス周期と読み出しアドレス周期との比は１５：７である。
【００９９】
このような動作によって第１のラインメモリ７２の出力信号は図２９および図３０の（ｂ）に示すようになる。図２９および図３０の（ｂ）において、「ＮＧ」と示した箇所は、読出し動作の途中で読み出しアドレスが書込みアドレスを追い越すために、この読み出し動作において同一番号の走査線信号を読み出すことができない場合を示しており、この場合は読み出された信号は走査線信号としては適当でなく、無効なものになる。
【０１００】
第１のラインメモリ７２の出力信号は第２のラインメモリ７３および第１の選択回路７６に供給される。書込制御信号生成回路７５は、第１のラインメモリ７２の出力信号が無効な走査線信号であるとき、第２のラインメモリ７３の書き込み動作を禁止する書込制御信号ＷＥａ（図２９，図３０の（ｃ））を生成する。第２のラインメモリ７３は、書込制御信号ＷＥａが“Ｌ”のとき、内部の書込み側アドレスカウンタを止める等して書き込み動作を中断する。したがって、第２のラインメモリ７３の出力信号は図２９，図３０（ｄ）に示すように、無効な走査線信号を含まないものになる。
【０１０１】
第２のラインメモリ７３の出力信号は第３のラインメモリ７４及び第１および第２の選択回路７６，７７に供給される。第３のラインメモリ７４は、図２９および図３０の（ｅ）に示すように、第２のラインメモリ７３の出力信号を単純に１走査線だけ遅延して出力する。第３のラインメモリ７４の出力信号は第２の選択回路７７に供給される。
【０１０２】
図２８において、第１〜第３のラインメモリ７２〜７４と第１および第２の選択回路７６，７７とを結ぶ信号線にそれぞれ付されたカッコ書きの数字は、当該信号線が選択されるときのライン選択信号ＬＳＥＬの値を示している。すなわち、第１の選択回路７６はライン選択信号ＬＳＥＬが（０）（“Ｌ”）のときは第１のラインメモリ７２を、（１）（“Ｈ”）のときは第２のラインメモリ７３を選択する一方、第２の選択回路７７はライン選択信号ＬＳＥＬが（０）のときは第２のラインメモリ７３を、（１）のときは第３のラインメモリ７４を選択する。
【０１０３】
図２９および図３０の（ｆ）は制御信号生成回路９０から生成出力されるライン選択信号ＬＳＥＬの変化を示している。図２９、図３０の（ｆ）に示すライン選択信号ＬＳＥＬに従って、図２９、図３０の（ｂ），（ｄ），（ｅ）に示す第１〜第３のラインメモリ７２〜７４の出力信号のうちハッチを付したものが、第１および第２の選択回路７６，７７によって選択される。この結果、第１および第２の選択回路７６，７７から出力される走査線信号は図２９、図３０の（ｇ）、（ｈ）に示すようになり、これは、図３に示した使用ラインすなわち変換後の走査線を生成するために用いられる原映像信号の走査線信号の番号と一致する。
【０１０４】
第１および第２の選択回路７６，７７の出力信号は第１および第２の係数器７８，７９にそれぞれ入力される。係数制御信号Ｋ（＝１５×係数指示信号ｋ）は、図３に示すような係数に基づいて第１および第２の係数器７８，７９を動作させるために、図２９、図３０の（ｉ）に示すような値をとる。第１および第２の係数器７８，７９は係数指示信号ｋによって利得がそれぞれ（１−ｋ），ｋ（ｋは図３に示すように走査線毎に変化する）に制御され、第１および第２の係数器７８，７９の出力信号が加算器８０によって加算されて、変換後の走査線信号として出力端子８１から出力される。
【０１０５】
以上説明したように、図２８の構成を用いても変換比率７：１５の走査線数変換を実現することができる。この場合のハードウェアの規模は、図２の構成に比べて小さなものになる。
【０１０６】
なお、第１〜第４の実施形態では３個のラインメモリを用いる構成を示したが、ラインメモリの個数は３個以上のいくつであってもかまわない。第１〜第３の実施形態に係る走査線変換回路の場合は、Ｎ個（Ｎは４以上の整数）のラインメモリを用いるとき、各実施形態に示したものと同様に、原映像信号が走査線毎に各ラインメモリに順に書き込まれる構成にすればよい。このとき、各ラインメモリからみると原映像信号の走査線信号がＮ本につき１本ずつ書き込まれるので、これに応じてライン選択制御信号ＬＳＥＬを生成すればよい。また、第４の実施形態に係る走査線変換回路の場合は、第２のラインメモリ７３に第３のラインメモリとして複数のラインメモリを縦続接続した構成とすればよい。
【０１０７】
また、第１〜第４の実施形態において、２個の係数器を用いる構成を示したが、係数器は１個でもかまわない。例えば第１〜第３の実施形態において、選択回路１６の出力信号をＡとし、選択回路１７の出力信号をＢとすると、出力端子２１から出力される信号Ｃは、
Ｃ＝（１−ｋ）×Ａ＋ｋ×Ｂ＝Ａ＋ｋ×（Ｂ−Ａ）
という関係になるので、（Ｂ−Ａ）を演算する減算器を１つ加えることによって、係数器は１個であっても本発明に係る走査線変換回路を構成することができる。
【０１０８】
【発明の効果】
以上のように本発明によると、設定された変換比率に応じた補間係数を生成可能であるので、回路の増加や変更を伴うことなく、様々な変換比率の走査線数変換を行うことができる。また、信号入出力の速度およびタイミングを任意に設定しても、変換後の走査線信号の生成に必要となる走査線信号を確実に選択出力することができる。したがって、様々な変換比率の走査線数変換に柔軟に対応することができる。
【図面の簡単な説明】
【図１】周辺回路を含めた本発明の全体構成を示す図である。
【図２】本発明の第１の実施形態に係る走査線変換回路の構成を示すブロック図である。
【図３】変換比率７：１５で走査線数を変換する場合の走査線配置および補間係数を示す図である。
【図４】（ａ）〜（ｃ）は変換比率７：１５で走査線数を変換する場合における、第１の実施形態に係る走査線変換回路の第１〜第３のラインメモリ１２〜１４内部の書き込みアドレスおよび読み出しアドレスの変化を示す図である。
【図５】（ａ）〜（ｇ）は第１の実施形態に係る走査線変換回路の、変換比率７：１５で走査線数を変換する場合の動作を示すタイミングチャートである。
【図６】変換比率１９：１６で走査線数を変換する場合の走査線配置および補間係数を示す図である。
【図７】（ａ）〜（ｃ）は変換比率１９：１６で走査線数を変換する場合における、第１の実施形態に係る走査線変換回路の第１〜第３のラインメモリ１２〜１４内部の書き込みアドレスおよび読み出しアドレスの変化を示す図（その１）である。
【図８】（ａ）〜（ｃ）は変換比率１９：１６で走査線数を変換する場合における、第１の実施形態に係る走査線変換回路の第１〜第３のラインメモリ１２〜１４内部の書き込みアドレスおよび読み出しアドレスの変化を示す図（その２）である。
【図９】（ａ）〜（ｇ）は第１の実施形態に係る走査線変換回路の、変換比率１９：１６で走査線数を変換する場合の動作を示すタイミングチャート（その１）である。
【図１０】（ａ）〜（ｇ）は第１の実施形態に係る走査線変換回路の、変換比率１９：１６で走査線数を変換する場合の動作を示すタイミングチャート（その２）である。
【図１１】本発明の第１の実施形態に係る係数制御回路３１およびライン選択制御回路３２の構成を示すブロック図である。
【図１２】図１１に示す本発明の第１の実施形態に係る係数制御回路３１およびライン選択制御回路３２の、変換比率ｘ：ｙ＝７：１５、ラインメモリの個数Ｎ＝３の場合の動作を示すタイミングチャート（その１）である。
【図１３】図１１に示す本発明の第１の実施形態に係る係数制御回路３１およびライン選択制御回路３２の、変換比率ｘ：ｙ＝７：１５、ラインメモリの個数Ｎ＝３の場合の動作を示すタイミングチャート（その２）である。
【図１４】インターレース走査形式から順次走査形式に変換し、かつ、変換比率３：４で走査線数を変換する場合の走査線配置および補間係数を示す図である。
【図１５】（ａ）〜（ｃ）は映像信号をインターレース走査形式から順次走査形式に変換し、かつ、変換比率３：４で走査線数を変換する場合における、第２の実施形態に係る走査線変換回路の第１〜第３のラインメモリ１２〜１４内部の書き込みアドレスおよび読み出しアドレスの変化を示す図である。
【図１６】（ａ）〜（ｇ）は第２の実施形態に係る走査線変換回路の、インターレース走査形式から順次走査形式に変換し、かつ、変換比率３：４で走査線数を変換する場合の動作を示すタイミングチャート（その１）である。
【図１７】（ａ）〜（ｇ）は第２の実施形態に係る走査線変換回路の、インターレース走査形式から順次走査形式に変換し、かつ、変換比率３：４で走査線数を変換する場合の動作を示すタイミングチャート（その２）である。
【図１８】（ａ）〜（ｃ）は映像信号を順次走査形式からインターレース走査形式に変換し、かつ、変換比率２：３で走査線数を変換する場合の走査線配置および補間係数を示す図である。
【図１９】本発明の第２の実施形態に係る係数制御回路３１Ａおよびライン選択制御回路３２Ａの構成を示すブロック図である。
【図２０】図１９に示す本発明の第２の実施形態に係る係数制御回路３１Ａおよびライン選択制御回路３２Ａの、インターレース走査形式から順次走査形式への変換であって、変換比率ｘ：ｙ＝３：４、ラインメモリの個数Ｎ＝３の場合の、奇フィールドにおける動作を示すタイミングチャート（その１）である。
【図２１】図１９に示す本発明の第２の実施形態に係る係数制御回路３１Ａおよびライン選択制御回路３２Ａの、インターレース走査形式から順次走査形式への変換であって、変換比率ｘ：ｙ＝３：４、ラインメモリの個数Ｎ＝３の場合の、奇フィールドにおける動作を示すタイミングチャート（その２）である。
【図２２】（ａ）〜（ｃ）は走査数変換された映像信号を表示パネルに表示するときの表示モードを示す図である。
【図２３】本発明の第３の実施形態に係る走査線変換回路の構成を示すブロック図である。
【図２４】変換比率３：４で走査線数を変換しながら横長のアスペクトを持つ映像信号に変換する場合の、本発明の第３の実施形態に係る走査線変換回路の動作および変換前後の映像イメージを示す図（その１）である。
【図２５】変換比率３：４で走査線数を変換しながら横長のアスペクトを持つ映像信号に変換する場合の、本発明の第３の実施形態に係る走査線変換回路の動作および変換前後の映像イメージを示す図（その２）である。
【図２６】変換比率３：４で走査線数を変換しながら縦長のアスペクトを持つ映像信号に変換する場合の、本発明の第３の実施形態に係る走査線変換回路の動作および変換前後の映像イメージを示す図（その１）である。
【図２７】変換比率３：４で走査線数を変換しながら縦長のアスペクトを持つ映像信号に変換する場合の、本発明の第３の実施形態に係る走査線変換回路の動作および変換前後の映像イメージを示す図（その２）である。
【図２８】本発明の第４の実施形態に係る走査線変換回路の構成を示すブロック図である。
【図２９】（ａ）〜（ｉ）は第４の実施形態に係る走査線変換回路の、変換比率７：１５で走査線数を変換する場合の動作を示すタイミングチャート（その１）である。
【図３０】（ａ）〜（ｉ）は第４の実施形態に係る走査線変換回路の、変換比率７：１５で走査線数を変換する場合の動作を示すタイミングチャート（その２）である。
【図３１】従来の走査線変換回路の構成を示すブロック図である。
【図３２】本発明に係る走査線変換回路の位置づけおよび重要性を示す概念図である。
【符号の説明】
１ 走査線変換回路
１２ 第１のラインメモリ
１３ 第２のラインメモリ
１４ 第３のラインメモリ
１５ 書込制御信号生成回路（書き込み制御手段）
１６ 第１の選択回路
１７ 第２の選択回路
１８ 第１の係数器
１９ 第２の係数器
２０ 加算器
３０ 制御信号生成回路
３１，３１Ａ 係数制御回路
３２，３２Ａ ライン選択制御回路（選択制御手段）
３３ 除算回路
３４ 第１の計数部（計数部）
３５ 第１の剰余計算部（剰余計算部）
６１ 選択器
６３ 第１の可変シフトレジスタ（第１の遅延手段）
６４ 第２の可変シフトレジスタ（第２の遅延手段）
７２ 第１のラインメモリ
７３ 第２のラインメモリ
７４ 第３のラインメモリ
７５ 書込制御信号生成回路（書き込み制御手段）
７６ 第１の選択回路
７７ 第２の選択回路
７８ 第１の係数器
７９ 第２の係数器
８０ 加算器
９０ 制御信号生成回路
９１ 係数制御回路
９２ ライン選択制御回路（選択制御手段）
９３ 除算回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a scanning line conversion circuit having a function of converting the number of scanning lines of an input video signal and outputting the same as video signals having different numbers of scanning lines.
[0002]
[Prior art]
FIG. 31 is a block diagram showing a configuration of a scanning line conversion circuit according to a first conventional example. The original video signal input to the input terminal IN is converted into a digital video signal by the A /D converter 101 and stored in thefield memory 102 for each field. The timeaxis conversion circuit 103 inputs a video signal from thefield memory 102 for each scanning line, and reads the input scanning line twice or three times on the output side using the converted sampling clock. The scanning line that has been read over is smoothed by theconversion filter 104 to become a smooth video signal in the vertical direction, is converted to an analog video signal by the D /A converter 105, and is output from the output terminal OUT (Japanese Patent Laid-Open No. Hei 6-1994). 62267).
[0003]
Further, as a second conventional example, there is a scanning line conversion circuit that converts the number of scanning lines based on a predetermined conversion ratio using only a line memory (see Japanese Patent Application Laid-Open No. Hei 5-103305).
[0004]
[Problems to be solved by the invention]
With the advent of the multimedia age, the format of video media has become very diverse. In the field of television, in addition to the conventional NTSC format, video formats such as EDTV (Extended Definition Television) and HDTV (High Definition Television) have been born, and in Europe, PAL and SECAM video formats exist. On the other hand, in the field of computers, video formats unique to computer manufacturers exist in addition to well-known VGA, SVGA, and XGA. However, it is almost impossible for viewers to prepare image receiving terminals that support all of these video formats, and in recent years, technologies for displaying videos in a wide variety of video formats on a single display have become extremely difficult. Is becoming more important.
[0005]
In the field of display devices, the progress of flat panel displays such as PDP (Plasma Display Panel) and LCD (Liquid Crystal Display) is remarkable. A flat display is a dot matrix display having a predetermined dot size, unlike a CRT, and has various dot sizes for each application, such as VGA or SVGA. Therefore, it is also extremely important to have a technique that enables a single video source to be uniformly displayed on displays of different sizes owned by viewers.
[0006]
From the above background, as shown in FIG. 32, a “multi-source / multi-panel” scan line conversion circuit that enables various video sources to be displayed on various display panels is very important in the multimedia age. Play a role. That is, a scan line conversion circuit which can convert the number of scan lines at an arbitrary conversion ratio and is very low cost is required.
[0007]
From the viewpoint of such a “multi-source / multi-panel”, the scanning line conversion circuit according to the first conventional example uses a large-capacity storage element such as a field memory, and thus is expensive. There is also a problem that the circuit scale becomes large.
[0008]
Further, in the scanning line conversion circuit according to the second conventional example, since filter coefficients are individually required in accordance with the conversion ratio of the scanning line, an enormous number of filters are required to be able to cope with an arbitrary conversion ratio. Coefficients need to be prepared, which is practically impossible. Further, only a conversion ratio of an integer multiple such as 3: 1, 1: 2, etc. is supported, and when a conversion ratio is arbitrarily set, interference between a write address and a read address in the line memory, that is, reading, is performed. When the operation overtakes the write operation or is overtaken by the write operation, a problem arises in that the conversion of the number of scanning lines is not performed normally.
[0009]
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and has as its object to provide a scanning line conversion circuit for converting the number of scanning lines of a video signal, which can be flexibly adapted to various conversion ratios at low cost. And
[0010]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, a means taken by the invention ofclaim 1 is that a scanning line conversion circuit for converting the number of scanning lines of a video signal is necessary for generating a scanning line signal after conversion from an original video signal. Scan line signalIt has a storage means for storing, and the speed and the timing can be independently set for the input and output to the storage means, regardless of the relative relationship between the set signal input / output speed and timing. Selective output of appropriate signals as scanning line signals sequentially without input / output interference Scanning line selection output means, and interpolation coefficient generation means for generating an interpolation coefficient based on the set scan line number conversion ratio, wherein the interpolation coefficient generation is performed on a scanning line signal selected and output from the scanning line selection output means. Scanning line interpolating means for generating a converted scanning line signal by multiplying the interpolation coefficient generated by the means and adding the multiplied result, wherein the interpolation coefficient generating means has at least two or more types of scanning lines. An interpolation coefficient can be generated based on the conversion ratio.
[0011]
According to the first aspect of the present invention, the scanning line interpolation unit multiplies the scanning line signal selected and output from the scanning line selection output unit by the interpolation coefficient, adds the results, and generates the converted scanning line signal. You. At this time, the interpolation coefficient to be multiplied is generated by the interpolation coefficient generation means. Since the interpolation coefficient generation means is configured to be able to generate the interpolation coefficient based on at least two or more types of scanning line number conversion ratios, Regarding the scanning line number conversion ratio at which the coefficient generation means can generate the interpolation coefficient, the number of scanning lines can be converted without increasing or changing the circuit. Therefore, it is possible to flexibly cope with the conversion of the number of scanning lines having various conversion ratios.
[0012]
According to a second aspect of the present invention, when the conversion ratio of the number of scanning lines is set to x: y, the interpolation coefficient generating means in the scanning line conversion circuit of the first aspect converts the converted scanning line signal as an interpolation coefficient. Of the two scan line signals required to generate the scan line signal (1-K / y) for the scan line signal before the time, and K / Y for the scan line signal after the time. Here, y is generated (where K = (LN · x)% y, LN is the number of the converted scanning line signal, and% is the remainder calculation).
[0013]
Further, in the invention according toclaim 3, the interpolation coefficient generation means in the scanning line conversion circuit according toclaim 2 comprises: a counting section for adding x for each horizontal synchronization timing of the converted video signal; Is divided by y to obtain a remainder when the division is performed, and a coefficient control circuit that outputs the value of the remainder obtained by the remainder calculation unit as the K is provided.
[0014]
According to a fourth aspect of the present invention, the scanning line selection and output means in the scanning line conversion circuit according to the first aspect has a plurality of line memories for storing an original video signal for each scanning line. In the speed and timing can be set independently, and, regardless of the relative relationship between the set signal input / output speed and timing, the scanning line signals required to generate the converted scanning line signals are the plurality of scanning line signals. It is assumed that it is configured to be able to select and output from the line memory.
[0015]
Further, in the invention according toclaim 5, the scanning line conversion circuit according toclaim 1 delays the horizontal synchronizing signal of the original video signal for a predetermined period set based on the reading start position of the original video signal in the horizontal direction of the screen. Delay means for outputting the converted video signal in a horizontal direction and delaying the horizontal synchronizing signal for a predetermined period set based on the display start position of the converted video signal in the horizontal direction of the screen. Delay means, wherein the scanning line selection and output means is capable of setting a sampling frequency at the time of signal input and a sampling frequency at the time of signal output independently of each other, and sets the set input sampling frequency and the first sampling frequency. The original video signal is sequentially input for each scanning line at the timing of the output signal of the delay means, and the set output sampling frequency and the output of the second delay means are output. It shall selectively outputs the scanning line signal required for generation of the scanning line signal converted at the timing of the signal.
[0016]
According to the fifth aspect of the present invention, the sampling frequency of the signal input / output of the scanning line selection output means is set based on the conversion ratio of the number of scanning lines and the compression or expansion ratio of the original video signal, thereby converting the number of scanning lines. In addition, the aspect ratio of the image can be converted, and by setting the delay period in the first delay means, the reading start position of the original video signal in the side cut mode can be set, and the second By setting the delay period in the delay means, it is possible to set the display start position of the converted video signal in the side panel mode.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a diagram showing the overall configuration of the present invention including peripheral circuits. In FIG. 1, 1 is a scanning line conversion circuit according to the present invention, 2 is an A / D conversion circuit for converting an input analog video signal into a digital video signal, and 3 is a scanningline conversion circuit 1 whose number of scanning lines is converted. A D / A conversion circuit for converting the digital video signal into an analog video signal. When the conversion ratio of the number of scanning lines is x: y, x and y are input to the scanningline conversion circuit 1 as set values, and the number N of line memories operating internally is input as the set value.
[0018]
Reference numeral 4 denotes a synchronous reproduction clock generation circuit which includes a sampling clock and horizontal synchronization signals WCK and WHD on the input side (input original video signal), a sampling clock and horizontal synchronization signals RCK and RCK on the output side (converted video signal). RHD and a vertical synchronization signal VD common to the input side and the output side are generated.
[0019]
The input side clock and horizontal synchronizing signals WCK and WHD and the output side clock and horizontal synchronizing signals RCK and RHD can be set independently. However, when the conversion ratio of the number of scanning lines is x: y, the input side horizontal and horizontal synchronizing signals WCK and RHD can be set. Since the ratio between the synchronization frequency and the horizontal synchronization frequency on the output side is x: y, the following relationship generally holds.
fWCK: fRCK = fWHD: fRHD = x: y (1)
Here, fA indicates the frequency of the signal A.
[0020]
(1st Embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. 2 to 13 and Table 1.
[0021]
FIG. 2 is a block diagram showing a configuration of the scanning line conversion circuit according to the first embodiment of the present invention. In FIG. 2,reference numeral 11 denotes an input terminal for inputting an original video signal, 12 to 14 are connected to theinput terminal 11, and store video signals of one horizontal scanning line of the original video signal input to theinput terminal 11, In addition, the first tothird line memories 15 capable of controlling writing and reading independently and asynchronously.Reference numeral 15 denotes a writing line for generating write control signals WE1 to WE3 for controlling writing to the first tothird line memories 12 to 14. The scan controlsignal generation circuits 16 and 17 respectively select one scan line signal necessary for generating a converted scan line signal from among the output signals of the first tothird line memories 12 to 14 by one line. The first andsecond selection circuits 18 and 19 receive the output signals of the first andsecond selection circuits 16 and 17 as inputs, respectively, and perform weighting corresponding to the position of the converted scanning line. Coefficient unit of 2, 20 Adder for adding the output signal of the first andsecond coefficient multipliers 18, 19, 21 is an output terminal output of theadder 20 is output as a scanning line signal after conversion.
[0022]
Reference numeral 30 denotes a control signal generation circuit, which is acoefficient control circuit 31 for generating a coefficient control signal K for controlling the weight of the weighting performed by the first andsecond coefficient units 18 and 19, and a first and second selection circuit. A lineselection control circuit 32 for generating a line selection signal LSEL for controlling the 16 and 17 and adivision circuit 33 for converting the coefficient control signal K into a coefficient instruction signal k to the first andsecond coefficient units 18 and 19 are provided. ing. When the conversion ratio of the scanning line is x: y, thedivision circuit 33 outputs the coefficient control signal K generated by thecoefficient control circuit 31 divided by y as a coefficient instruction signal k. The first andsecond coefficient units 18 and 19 multiply input signals by 1-k and k (0 ≦ k ≦ 1) as interpolation coefficients, respectively, based on the coefficient instruction signal k.
[0023]
The sampling clock WCK and the horizontal synchronizing signal WHD of the original video signal are used as a drive clock and a reset signal of a write address counter in theline memories 12 to 14, respectively. The synchronization signal RHD is used as a drive clock and a reset signal for a read address counter in theline memories 12 to 14, respectively.
[0024]
The first tothird line memories 12 to 14, the write controlsignal generation circuit 15, the first andsecond selection circuits 16 and 17, and the lineselection control circuit 32 constitute a scanning line selection output unit. The first andsecond coefficient units 18 and 19, theadder 20, thecoefficient control circuit 31, and thedivision circuit 33 constitute a scanning line interpolation unit. Thecoefficient control circuit 31 and thedivision circuit 33 constitute an interpolation coefficient generation means, the write controlsignal generation circuit 15 constitutes a write control means, and the first andsecond selection circuits 16 and 17 constitute a selection means. The lineselection control circuit 32 constitutes a selection control means.
[0025]
The operation of the scanning line conversion circuit according to the first embodiment configured as described above will be described. Here, first, as an example of the conversion of the number of scanning lines, a case where the NTSC signal is converted into an HDTV signal, that is, a case where the scanning line number conversion ratio is 7:15 (= 525: 1125), is related to the present embodiment. The operation of the scanning line conversion circuit will be described with reference to FIGS.
[0026]
FIG. 3 is a diagram showing a scanning line arrangement and interpolation coefficients when the number of scanning lines is converted at a ratio of 7:15. The scanning line interpolation method shown in FIG. 3 is a linear interpolation using two scanning lines in the original video signal. As shown in FIG. 3, for example, the first scanning line after conversion is generated by multiplying the first scanning line before conversion by 15/15 as a coefficient, and the second scanning line after conversion is the one before conversion. It is generated by adding a value obtained by multiplying the first scanning line by 8/15 as a coefficient and a value obtained by multiplying the second scanning line before conversion by 7/15 as a coefficient. The used line in FIG. 3 is the number of the scanning line signal before conversion used to generate the converted scanning line signal.
[0027]
In the scanning line conversion circuit according to the present embodiment shown in FIG. 2, aninput terminal 11 receives an original video signal before scanning line conversion, and the original video signal is stored in first tothird line memories 12 to 14. Supplied as Write control signals WE1, WE2, and WE3 for controlling signal writing are supplied to the first tothird line memories 12 to 14, respectively. The original video signal is based on the write control signals WE1, WE2, and WE3. In accordance with the control, the data is sequentially written to any one of the first tothird line memories 12 to 14 for each scanning line.
[0028]
FIGS. 4A to 4C are diagrams showing changes of write addresses and read addresses in the first to third line memories (LM) 12 to 14, respectively. In FIG. 4, a solid line indicates a write address, a dashed line indicates a read address, and a number attached to a solid line indicating a write address indicates a number of a scanning line signal written to each line memory. In this case, when the write control signals WE1, WE2, and WE3 are "H", the write operations of the first tothird line memories 12 to 14 are enabled, and when the write control signals are "L", the first to third lines are disabled. It is assumed that the write operation of thememories 12 to 14 is prohibited.
[0029]
As shown in FIG. 4A, thefirst line memory 12 controls the write control signal WE1 to control the 1,4,7,... (3n + 1) -th (n is an integer) of the original video signals. Only the scanning line signal is written. Similarly, as shown in FIGS. 4B and 4C, theoriginal video signals 2, 5, 8,..., (3n + 2) are stored in thesecond line memory 13 under the control of the write control signal WE2. .., 3n of the original video signal (n is an integer) in thethird line memory 14 under the control of the write control signal WE3. Are written respectively. On the other hand, reading of the scanning line signals stored in the first tothird line memories 12 to 14 is performed continuously and at the same timing from each of theline memories 12 to 14 at a period of 7/15 of the period of the writing operation. Done in
[0030]
The numbers of the scanning line signals read from the first tothird line memories 12 to 14 by such an operation are as shown in FIGS. 5A to 5C. In FIG. 5, a portion indicated as “NG” indicates a case where the read address overtakes the write address in the middle of the read operation, so that the same scan line signal cannot be read in this read operation. In such a case, the read signal is not appropriate as a scanning line signal and becomes invalid.
[0031]
Output signals from the first tothird line memories 12 to 14 are input to both the first andsecond selection circuits 16 and 17 as shown in FIG. In FIG. 2, the numbers in parentheses attached to the signal lines connecting the first tothird line memories 12 to 14 and the first andsecond selection circuits 16 and 17 indicate that the signal line is selected. Shows the value of the line selection signal LSEL at this time. That is, thefirst selection circuit 16 stores thefirst line memory 12 when the line selection signal LSEL is (0), thesecond line memory 13 when the line selection signal is (1), and thethird line memory 13 when the line selection signal LSEL is (2). Thesecond selection circuit 17 selects thesecond line memory 13 when the line selection signal LSEL is (0), thethird line memory 14 when the line selection signal LSEL is (1), and ( In the case of 2), thefirst line memory 12 is selected.
[0032]
FIG. 5D shows a change in the line selection signal LSEL generated and output from the controlsignal generation circuit 30. According to the line selection signal LSEL shown in FIG. 5D, the hatched output signals of the first tothird line memories 12 to 14 shown in FIGS. The selection is performed by thesecond selection circuits 16 and 17. As a result, the scanning line signals output from the first andsecond selection circuits 16 and 17 are as shown in FIGS. 5E and 5F, which are the used lines shown in FIG. And the number of the scanning line signal of the original video signal used to generate the scanning line signal.
[0033]
Output signals of the first andsecond selection circuits 16 and 17 are input to first andsecond coefficient units 18 and 19, respectively. The coefficient control signal K (= 15 × coefficient instruction signal k) is used to operate the first andsecond coefficient units 18 and 19 based on the coefficients as shown in FIG. Value. The gains of the first andsecond coefficient units 18 and 19 are controlled to (1-k) and k (k changes for each scanning line as shown in FIG. 3) by the coefficient instruction signal k, and The output signals of thesecond coefficient units 18 and 19 are added by anadder 20 and output from anoutput terminal 21 as a converted scanning line signal.
[0034]
As described above, conversion of the number of scanning lines at a conversion ratio of 7:15 can be realized using the configuration of FIG.
[0035]
Next, as another conversion example of the number of scanning lines, the operation of the scanning line conversion circuit according to the present embodiment shown in FIG. 2 in the case of an appropriate down-conversion, for example, when the scanning line number conversion ratio is 19:16, will be described. This will be described with reference to FIGS.
[0036]
FIG. 6 is a diagram showing a scanning line arrangement and interpolation coefficients when the number of scanning lines is converted at a ratio of 19:16. The scanning line interpolation method shown in FIG. 6 is linear interpolation using two scanning line signals of the original video signal, similarly to the method shown in FIG. 3, and the meanings of terms and values in FIG. Same as 3. FIGS. 7 and 8 are diagrams showing changes in write addresses and read addresses inside the first to third line memories (LM) 12 to 14 when the number of scanning lines is converted at a ratio of 19:16. FIGS. 9 and 10 are timing charts showing the operation of the scanning line conversion circuit according to the present embodiment when the number of scanning lines is converted at a ratio of 19:16. FIGS. 7 and 8 and FIGS. 9 and 10 are temporally continuous. The meanings of the values and graphs shown in the figure are all the same as in the above-described conversion example.
[0037]
As shown in FIGS. 7 and 8, the point that the original video signal is sequentially written into any one of the first tothird line memories 12 to 14 for each scanning line is the same as in the above-described conversion example. The difference from the above-described conversion example is that since the conversion ratio of the number of scanning lines is 19:16, the signal is read out at a period of 19/16 with respect to the period of the writing operation. That is, the read address increment speed is lower than the write address increment speed. Therefore, the output signals of the first tothird line memories 12 to 14 are not appropriate as scan line signals and become invalid when the read address is overtaken by the write address during the read operation. .
[0038]
In response to the output signals of the first tothird line memories 12 to 14 as shown in FIGS. 9 and 10A to 10C, the line selection signal LSEL is changed to that shown in FIGS. By performing the control as shown, the scanning line signals output from the first andsecond selection circuits 16 and 17 are as shown in FIGS. 9 and 10 (e) and (f). , Ie, the numbers of the scanning lines of the original video signal used to generate the converted scanning lines.
[0039]
The output signals of the first andsecond selection circuits 16 and 17 are input to first andsecond coefficient units 18 and 19, respectively, and the first andsecond coefficient units 18 and 19 are shown in FIG. 9 and FIG. The gains are controlled to (1-k) and k (k changes for each scanning line as shown in FIG. 6) by a coefficient control signal K as shown in g). The added signal is output from theoutput terminal 21 as a converted scanning line signal.
[0040]
As described above, if the configuration of FIG. 2 is used, scanning line number conversion can be realized without any problem even in an appropriate down-conversion such as a conversion ratio of 19:16. Further, the scanning line number conversion can be similarly performed for other conversion ratios.
[0041]
One of the features of the present embodiment is that, in order to realize the conversion of the number of scanning lines at an arbitrary conversion ratio, the controlsignal generation circuit 30 uses a coefficient control signal K and a line selection signal based on the set conversion ratio. LSEL can be generated.
[0042]
Table 1 is a table summarizing the relationship between the converted scanning line number LN, the line selection signal LSEL, and the coefficient control signal K for the two conversion ratios already described. However, in Table 1, the converted scanning line number LN starts from “0” for convenience.
[0043]
[Table 1]

[0044]
From the relationship shown in Table 1, the inventor has found that the following relationship exists between the coefficient control signal K and the line selection signal LSEL, the conversion ratio x: y, and the number N of line memories. Was.
K = (LN · x)% y (2)
LSEL = (LN · x / y)% N (3)
Here, * indicates multiplication, / indicates division, and% indicates remainder calculation.
[0045]
From the above relationship, acoefficient control circuit 31 capable of generating a coefficient control signal K based on an arbitrarily set conversion ratio, and a line capable of generating a line selection signal LSEL based on an arbitrarily set conversion ratio Theselection control circuit 32 can be easily configured. Here, a configuration example of thecoefficient control circuit 31 and the lineselection control circuit 32 configured using only hardware logic circuits without using a memory or a CPU will be described.
[0046]
FIG. 11 is a block diagram showing the configurations of thecoefficient control circuit 31 and the lineselection control circuit 32 according to the present embodiment configured based on the above-described relationship. Thecoefficient control circuit 31 and the lineselection control circuit 32 shown in FIG. 11 perform line selection when the conversion ratio of the number of scanning lines is x: y (x and y are arbitrary natural numbers) and the number of line memories is N. It generates and outputs a signal LSEL and a coefficient control signal K.
[0047]
11, 41, 52, 53 are adders, 42, 43, 47, 48, 50, 54, 55, 59 are selectors, 44, 49, 51 are D flip-flops, 45, 57 are comparators, 46 , 58 are subtractors. Thecomparators 45 and 57 output “1” when the input value on the positive side is equal to or larger than the input value on the negative side, and output “0” otherwise. The D flip-flops 44, 49, 51, 56 are driven by the sampling clock RCK of the converted video signal. Theadder 41, theselectors 42 and 43, and the D flip-flop 44 constitute afirst counting unit 34, and thecomparator 45, thesubtractor 46, and theselector 47 constitute a firstremainder calculating unit 35. Asecond counting unit 36 is constituted by 50, a D flip-flop 51 and anadder 52, and a second remainder is constituted by anadder 53,selectors 54, 55 and 59, a D flip-flop 56, acomparator 57 and asubtractor 58. Thecalculation unit 37 is configured.
[0048]
In FIG. 11, the configuration of thecoefficient control circuit 31 and the lineselection control circuit 32 is partially common. That is, thecoefficient control circuit 31 and the lineselection control circuit 32 share thefirst counting unit 34 and the firstremainder calculating unit 35. The count value of thefirst counting unit 34, that is, the output signal S1 of the D flip-flop 44 is fed back via the first remainder calculating unit 35 (signal S2), and “x” is changed by the adder 41 (when the scanning line number conversion ratio is In the case of 7:15, "7" is added). Theselector 42 resets the count value to “0” in accordance with the vertical synchronization signal VD, and theselector 43 increments the count by the horizontal synchronization signal RHD of the converted video signal. In thefirst remainder calculator 35, thecomparator 45 compares the output signal S1 of the D flip-flop 44 with y (“15” when the scanning line number conversion ratio is 7:15), and asubtractor 46. Subtracts y from the signal S1, and theselector 47 selects either the signal S1 or the output signal of thesubtractor 46 according to the comparison result (signal S3) of thecomparator 45.
[0049]
Thecoefficient control circuit 31 includes aselector 48 and a D flip-flop that perform a selection operation in accordance with a signal RHDD obtained by delaying the output horizontal synchronizing signal RHD by several clocks, in addition to thefirst counting unit 34 and the firstremainder calculating unit 35. ing. In addition to thefirst counting unit 34 and the firstremainder calculating unit 35, the lineselection control circuit 32 includes asecond counting unit 36 for counting the output signal S3 of thecomparator 45, and a secondremainder calculating unit 37. Have.
[0050]
The operations of thecoefficient control circuit 31 and the lineselection control circuit 32 shown in FIG. 11 are performed assuming that the conversion ratio x: y = 7: 15 of the number of scanning lines and the number N of line memories used for conversion are N = 3 in FIGS. This will be described with reference to the timing chart of FIG. 12 and 13 are temporally continuous.
[0051]
As shown in FIGS. 12 and 13, the count value (signal S1) of thefirst counting unit 34 is reset to “0” when the vertical synchronization signal VD becomes “L”, and thereafter, the horizontal synchronization signal RHD becomes “0”. Each time it becomes L, the gate of theselector 43 is opened, so that it is counted up every x, that is, every "7". When the count-up proceeds and becomes y, ie, “15” or more, the output signal S3 of thecomparator 45 becomes “H”, and theselector 47 outputs a value obtained by subtracting “15” from the count value S1 as a signal S2. I do. This subtraction is performed recursively until the signal S2 output from theselector 47 is transmitted through theselector 43 and the D flip-flop 44, so that the value of the signal S1 falls below “15”. Therefore, the output signal S2 of theselector 47 has a remainder value obtained by dividing the count value S1 of thefirst counting section 34 by “15”. The signal S2 is newly sampled again by theselector 48 at the timing of the signal RHDD which is delayed by several clocks from the signal RHD. This sampling is performed in order to temporally avoid a transitional value since the signal S2 is generated by recursive subtraction and may have a transient value immediately after the change. Therefore, a stable coefficient control signal K is output from thecoefficient control circuit 31.
[0052]
Thesecond counting unit 36 calculates the number of times the count value S1 of thefirst counting unit 34 has reached “15”, that is, the number of times that the firstremainder calculating unit 35 recursively subtracts “15” from the signal S1. Count. This counting is performed by counting the number of times that the output signal S3 of thecomparator 45 has become "H". However, the counting operation is reset by the horizontal synchronizing signal RHD. 53 is used for the addition. Similarly to the firstremainder calculation unit 35, the secondremainder calculation unit 37 performs remainder calculation by subtracting “3” when the signal S5 becomes N, that is, “3” or more. 32 outputs the remainder calculation result of the secondremainder calculation unit 37 as a line selection signal LSEL. Note that the secondremainder calculating unit 37 is configured to subtract “3” only once in one horizontal scanning period, but is configured to perform recursive subtraction similarly to the firstremainder calculating unit 35. You may.
[0053]
As a result of such an operation, as shown in FIG. 12 and FIG. 13, signals in the case of the conversion ratio 7:15 in Table 1 can be generated as the coefficient control signal K and the line selection signal LSEL.
[0054]
As described above, if the configuration as shown in FIG. 11 is used, the coefficient control signal K and the line selection signal corresponding to an arbitrary scanning line number conversion ratio x, y can be obtained without using a storage element such as a RAM or a ROM. LSEL can be generated.
[0055]
(Second embodiment)
Next, a second embodiment of the present invention will be described with reference to FIGS. 14 to 21 and Tables 2 and 3. In the present embodiment, the conversion of the scanning format is performed together with the conversion of the number of scanning lines. Here, the conversion of the scanning format refers to conversion from the interlaced scanning format to the progressive scanning format, and conversion from the progressive scanning format to the interlaced scanning format.
[0056]
First, the conversion from the interlaced scanning format to the progressive scanning format will be described. FIG. 14 is a diagram showing a scanning line arrangement and interpolation coefficients when an original video signal in an interlaced scanning format is converted into a video signal in a progressive scanning format and the number of scanning lines is converted at a ratio of 3: 4. As shown in FIG. 14, the interlaced original video signal is converted into a sequential video signal by keeping the center of gravity of the converted scanning line constant regardless of the input field.
[0057]
Table 2 shows that the converted scanning line number LN, the line selection signal LSEL, and the coefficient control signal K when the fields of the input original video signal are the odd field and the even field in the conversion example shown in FIG. It is a table summarizing the relationship of. However, in Table 2, the converted scanning line number LN starts from “0” for convenience.
[0058]
[Table 2]

[0059]
From the relationship shown in Table 2, the inventor has found that the following relationship exists between the coefficient control signal K and the line selection signal LSEL, the conversion ratio x: y, and the number N of line memories. .
K = (LN.x + z)% y (4)
LSEL = ((LN.x + z) / y)% N (5)
Here, * indicates multiplication, / indicates division, and% indicates remainder calculation. Z is an offset value of a coefficient that differs depending on the field of the original video signal.
[0060]
In the case of the conversion example shown in FIG. 14, the coefficient offset setting value z is set to z = 2 when an odd field is input, and z = 0 when an even field is input, whereby the coefficient control signal K and line selection as shown in Table 2 are set. A signal can be generated. Thereby, simultaneously with the conversion of the number of scanning lines at the conversion ratio of 3: 4, the interlaced scanning can be converted into the sequential scanning while keeping the position of the center of gravity constant regardless of the input field. When converting the interlaced scanning format to the progressive scanning, if the coefficient offset value at the time of inputting an odd field is z0 and the coefficient offset value at the time of inputting an even field is z1, generally,
z0−z1 = y / 2 (6)
There is a relationship.
[0061]
FIGS. 15 to 17 are timing charts showing the operation when the scanning line conversion circuit according to the present embodiment realizes the conversion example shown in FIG. FIG. 15 is a diagram showing changes in write addresses and read addresses in the line memories (LM) 12 to 14 similarly to FIG. 4 in the description of the first embodiment, and FIG. 16 is an operation when an odd field is input. FIG. 17 is a diagram showing the operation when an even field is input. FIGS. 16 and 17 show the time changes of the outputs of theline memories 12 to 14, the line selection signal LSEL, the outputs of theselection circuits 16 and 17, and the coefficient control signal K, similarly to FIG. 5 in the description of the first embodiment. Is shown.
[0062]
On the other hand, conversion from the progressive scanning format to the interlaced scanning format can be similarly performed. FIG. 18 is a diagram showing a scanning line arrangement and interpolation coefficients when the original video signal in the progressive scanning format is converted into a video signal in the interlaced format and the number of scanning lines is converted at a ratio of 2: 3. As shown in FIG. 18, the position of the center of gravity of the converted scan line is changed according to the output field, and the scan line is converted into an interlaced relationship between the odd field and the even field, thereby converting the original video signal in the sequential format. Convert to an interlaced video signal.
[0063]
Table 3 shows the relationship between the converted scan line number LN, the line selection signal LSEL, and the coefficient control signal K when the converted video signal field is an odd field and an even field in the conversion example shown in FIG. It is a table summarizing the relationship. However, in Table 2, the converted scanning line number LN starts from “0” for convenience.
[0064]
[Table 3]

[0065]
From the relationship shown in Table 3, the inventor has found that the coefficient control signal K, the line selection signal LSEL, the conversion ratio x: y, the number N of line memories, Has been found to be able to be expressed by equations (4) and (5).
[0066]
In the case of the conversion example shown in FIG. 18, the coefficient offset setting value z is set to z = 0 when outputting an odd field and z = 1 when outputting an even field, so that the coefficient control signal K and line selection as shown in Table 3 are obtained. A signal can be generated. Thus, the conversion from the sequential scanning format to the interlaced scanning format can be performed simultaneously with the conversion of the number of scanning lines at the conversion ratio of 2: 3. When converting the progressive scanning format to the interlaced scanning format, if the coefficient offset value at the time of outputting the odd field is z0 and the coefficient offset value at the time of outputting the even field is z1, generally,
z1−z0 = x / 2 (7)
There is a relationship.
[0067]
FIG. 19 is a block diagram showing the configurations of thecoefficient control circuit 31A and the lineselection control circuit 32A according to the present embodiment configured based on the above-described relationship. Thecoefficient control circuit 31A and the lineselection control circuit 32A shown in FIG. 19 are configured such that when the conversion ratio of the number of scanning lines is x: y (x and y are arbitrary natural numbers) and there are N line memories, It generates and outputs a line selection signal LSEL and a coefficient control signal K for converting the scanning format simultaneously with the number conversion. Specifically, an offset value z0 at the time of inputting (or outputting) an odd field and an offset value z1 at the time of inputting (or outputting) an even field are set in advance, and either z0 or z1 is set to a coefficient according to the field. Output as the offset value z.
[0068]
In FIG. 19, aselector 61 selects the set value z0 as the offset set value z when the original video signal or the converted video signal is an odd field, and selects the set value z1 when the original video signal or the converted video signal is an even field, according to the field index pulse FI. It is. Structures other than theselector 61 are the same as those of thecoefficient control circuit 31 and the lineselection control circuit 32 shown in FIG. 11, and are denoted by the same reference numerals as in FIG. Thecoefficient control circuit 31A and the lineselection control circuit 32A share aselector 61 in addition to thefirst counting section 34 and the firstremainder calculating section 35. Thefirst counting unit 34 receives the offset value z output from theselector 61 as a count reset value, and adds x times the converted scanning line number LN to the offset value z.
[0069]
Theselector 61 inputs z0 when the original video signal or the converted video signal is an odd field, z1 when the original video signal or the converted video signal is an even field, and inputs the offset value z to thefirst counter 34 in accordance with the field index pulse FI as the offset value z. Thefirst counting unit 34 performs a counting operation using the offset value z as a reset value. That is, when the original video signal or the converted video signal is an odd field, z0 is set to a reset value, and when the original video signal or the converted video signal is an even field, z1 is set to a reset value and the counting operation is performed. Do.
[0070]
The operation of thecoefficient control circuit 31A and the lineselection control circuit 32A shown in FIG. 19 will be described. 20 and 21 show the case where the interlace scanning format is converted into the sequential scanning format together with the conversion of the number of scanning lines, and the conversion ratio x: y = 3: 4 of the number of scanning lines, coefficient offset values z0 = 2, z1 = 0. 20 is a timing chart showing the operation of thecoefficient control circuit 31A and the lineselection control circuit 32A shown in FIG. 19 when the number N of line memories used for conversion is N = 3. 20 and 21 show the operation when the time axis is continuous and the original video signal is an odd field, that is, when the coefficient offset value z0 = 2. In the case of an even field, since the coefficient offset value z1 = 0, the operation is the same as that of the first embodiment, and the description is omitted here.
[0071]
As shown in FIGS. 20 and 21, the count value (signal S1) of thefirst counter 34 is reset to “2” when the vertical synchronization signal VD becomes “L”, and thereafter, the horizontal synchronization signal RHD becomes “2”. Each time it becomes L, the gate of theselector 43 is opened, so that it is counted up every x, that is, every "3". When the count-up progresses and y becomes "4" or more, the output signal S3 of thecomparator 45 becomes "H", and theselector 47 outputs a value obtained by subtracting "4" from the count value S1 as a signal S2. I do. This subtraction is performed recursively until the signal S2 output from theselector 47 is transmitted through theselector 43 and the D flip-flop 44, so that the value of the signal S1 falls below “4”. Therefore, the output signal S2 of theselector 47 has a remainder value obtained by dividing the count value S1 of thefirst counting unit 34 by “4”. The signal S2 is newly sampled again by theselector 48 at the timing of the signal RHDD which is delayed by several clocks from the signal RHD. This sampling is performed in order to exclude the signal S2, which is generated by recursive subtraction and may have a transient value immediately after the change. Therefore, stable coefficient control signal K is output fromcoefficient control circuit 31A.
[0072]
Thesecond counting unit 36 calculates the number of times that the count value S1 of thefirst counting unit 34 has reached “4”, that is, the number of times that the firstremainder calculating unit 35 recursively subtracts “4” from the signal S1. Count. This counting is performed by counting the number of times that the output signal S3 of thecomparator 45 has become "H". However, the counting operation is reset by the horizontal synchronizing signal RHD. 53 is used for the addition. Similarly to the firstremainder calculation unit 35, the secondremainder calculation unit 37 performs remainder calculation by subtracting “3” when the signal S5 becomes N, that is, “3” or more. 32A outputs the remainder calculation result of the secondremainder calculation unit 37 as a line selection signal LSEL. Note that the secondremainder calculating unit 37 is configured to subtract “3” only once in one horizontal scanning period, but is configured to perform recursive subtraction similarly to the firstremainder calculating unit 35. You may.
[0073]
As a result of such an operation, as shown in FIG. 20 and FIG. 21, signals for an odd field in Table 2 can be generated as the count control signal K and the line selection signal LSEL.
[0074]
As described above, if the configuration of FIG. 19 is used, coefficient control for performing scanning format conversion and scanning format conversion corresponding to arbitrary conversion ratios x and y without using storage elements such as RAM and ROM. The signal K and the line selection signal LSEL can be generated.
[0075]
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to FIGS. The third embodiment of the present invention converts the aspect ratio of an image together with the number of scanning lines.
[0076]
FIG. 22 is a diagram showing a display mode when a video signal whose number of scanning lines has been converted is displayed on a display panel. As shown in FIG. 22A, in a full mode in which a video signal is fitted to the entire display panel to display a video, the relationship between the sampling clock and the horizontal synchronization signal between the input side and the output side is as described above. In addition, when the conversion ratio of the number of scanning lines is x: y, the following is generally performed.
fWCK: fRCK = fWHD: fRHD = x: y (1)
Here, fA indicates the frequency of the signal A.
[0077]
On the other hand, in the case of converting the aspect ratio, in the normal mode (side panel mode) in which a side panel is attached to the output panel for display as shown in FIG. Assuming that the clock frequency increases and, specifically, the pixel number ratio is p: q, the relationship between the sampling clock and the horizontal synchronization signal between the input side and the output side is as follows.
fWCK: fRCK = fWHD p: fRHD q = xp: yq (8)
[0078]
Also, in the zoom mode (side cut mode) as shown in FIG. 22C, the clock frequency on the output side is lower than in the full mode, and specifically, the pixel number ratio is set to p: r Then, the relationship between the sampling clock and the horizontal synchronization signal on the input side and the output side is as follows.
fWCK: fRCK = fWHD p: fRHD r = xp: yr (9)
[0079]
FIG. 23 is a block diagram showing a configuration of a scanning line conversion circuit according to the third embodiment of the present invention. In FIG. 23,reference numeral 63 denotes an input-side horizontal synchronizing signal WHD delayed for a predetermined period to generate a signal WDDO, and the write controlsignal generation circuit 15 and the first tothird line memories 12 to 14 receive the input-side horizontal synchronization signal WHD.Reference numeral 64 denotes a first variable shift register as first delay means for supplying instead of the synchronization signal WHD. The firstvariable shift register 64 generates a signal RHDO by delaying the horizontal synchronization signal RHD on the output side for a predetermined period. 30 and a second variable shift register as second delay means for supplying to the first tothird line memories 12 to 14 instead of the horizontal synchronizing signal RHD on the output side. Except for the first and second variable shift registers 63 and 64, the configuration is the same as that of the scanning line conversion circuit according to the first embodiment shown in FIG. 2, and in FIG. ing. The signal WDDO is used as a reset signal of a write address counter in each of theline memories 12 to 14, and the signal RHDO is used as a reset signal of a read address counter in each of theline memories 12 to 14.
[0080]
The operation of the scanning line conversion circuit according to the third embodiment configured as described above will be described. Here, the operation when the aspect ratio conversion is performed by compressing / expanding the video signal simultaneously with the conversion of the number of scanning lines will be described.
[0081]
FIGS. 24 and 25 show the present embodiment in a case where the center part of an image is expanded and converted to a video signal having a horizontally long aspect (side cut mode) while performing conversion of the number of scanning lines at a conversion ratio of 3: 4. FIG. 4 is a diagram illustrating an operation of the scanning line conversion circuit. Specifically, the video image before conversion as shown in FIG. 24A is converted into the video image after conversion as shown in FIG. FIGS. 24 and 25 have a common time axis. FIG. 24 shows an operation when an original video signal is written to thefirst line memory 12, and FIG. 25 shows an image converted from thefirst line memory 12. The operation when reading a signal will be described. FIGS. 24F and 25A are the same diagrams, and both show the change of the write address and the read address in thefirst line memory 12. A solid line indicates a write address, and a broken line indicates a read address.
[0082]
Assuming that the scanning line number conversion ratio is x: y and the horizontal stretching ratio is p: q, the relationship between the write clock WCK and the read clock RCK of the line memory is as follows.
fWCK: fRCK = x · q: yp
There is a relationship. Assuming that x: y = 3: 4 and p: q = 3: 4, fWCK: fRCK = 1: 1, and the write clock and the read clock have the same frequency. As shown in FIG. 25A, the write address increment speed and the read address increment speed in the line memory are the same.
[0083]
With respect to the video signal input timing as shown in FIG. 24B, the input-side horizontal synchronizing signal WHD is as shown in FIG. In thefirst line memory 12, a signal WDDO obtained by delaying the input-side horizontal synchronization signal WHD by the firstvariable shift register 63 as shown in FIG. Supplied instead of WHD. The increment of the write address starts when a pulse of the signal WDDO is input as a reset pulse, and ends when the write address reaches the number of pixels per scan line of the converted video signal. As a result, the video of the portion between the dotted lines in the pre-conversion video image of FIG. 24A is written in thefirst line memory 12.
[0084]
On the other hand, with respect to the video signal output timing as shown in FIG. 25 (d), the output side horizontal synchronizing signal RHD becomes as shown in FIG. 25 (c). Thefirst line memory 12 is supplied with a signal RHDO obtained by delaying the output-side horizontal synchronizing signal RHD by the secondvariable shift register 64 instead of the signal RHD as a read address reset signal. The signal RHD is not delayed by the secondvariable shift register 64, and the signal RHDO is as shown in FIG. The increment of the read address starts when a pulse of the signal RHDO is input as a reset pulse, that is, at the pulse timing of the horizontal synchronizing signal RHD on the output side. The video signal read in accordance with the increment of the read address is shown in FIG. As shown in FIG. 7, the image is stretched in the horizontal direction.
[0085]
FIGS. 26 and 27 show this embodiment in the case where the video is compressed in the horizontal direction and converted into a video signal having a vertically long aspect (side panel mode) while performing the conversion of the number of scanning lines at a conversion ratio of 3: 4. FIG. 4 is a diagram illustrating an operation of the scanning line conversion circuit. Specifically, the video image before conversion as shown in FIG. 26A is converted into the video image after conversion as shown in FIG. 26 and 27 have a common time axis. FIG. 26 shows an operation when an original video signal is written to thefirst line memory 12, and FIG. 27 shows an image converted from thefirst line memory 12. The operation when reading a signal will be described. FIGS. 26 (f) and 27 (a) are the same diagrams, and both show the change of the write address and the read address inside thefirst line memory 12. FIG. A solid line indicates a write address, and a broken line indicates a read address.
[0086]
Assuming that x: y = 3: 4 and p: q = 4: 3, fWCK: fRCK = 9: 16, and the write address increment speed and read address increment speed in the line memory are as shown in FIG. f), as shown in FIG.
[0087]
With respect to the video signal input timing as shown in FIG. 26B, the input-side horizontal synchronizing signal WHD is as shown in FIG. To thefirst line memory 12, instead of the signal WHD, a signal WDDO obtained by delaying the input-side horizontal synchronization signal WHD by the firstvariable shift register 63 is supplied as a write address reset signal. Here, the signal WHD is not delayed by the firstvariable shift register 63, and the signal WDDO is as shown in FIG. The increment of the write address starts when a pulse of the signal WDDO is input as a reset pulse, that is, at a pulse timing of the horizontal synchronization signal WHD on the input side, and continues until a new pulse of the signal WDDO is input. However, as shown in FIG. 26F, the write address is reset before reaching the number of words in thefirst line memory 12, that is, the number of pixels per scanning line of the converted video signal. That is, the video signal for one scanning line of the original video signal is stored in thefirst line memory 12 with the number of words smaller than the number of pixels per scanning line of the output video signal.
[0088]
On the other hand, with respect to the video signal output timing as shown in FIG. 27D, the output-side horizontal synchronization signal RHD becomes as shown in FIG. 27C. In thefirst line memory 12, a signal RHDO obtained by delaying the output-side horizontal synchronizing signal RHD by the secondvariable shift register 64 as shown in FIG. Supplied instead of RHD. The increment of the read address starts when a pulse of the signal RHDO is input as a reset pulse, and the video signal read according to the increment of the read address is compressed in the horizontal direction as shown in FIG. Become a video.
[0089]
As described above, according to the scanning line conversion circuit according to the present embodiment as shown in FIG. 24, the aspect ratio conversion of the video signal can be realized simultaneously with the conversion of the number of scanning lines. In addition, by setting the delay period in the firstvariable shift register 63, the reading start position of the original video signal in the side cut mode can be set, and the delay period in the secondvariable shift register 64 is set. Thus, the display start position of the converted video signal in the side panel mode can be set.
[0090]
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described with reference to FIGS.
[0091]
FIG. 28 is a block diagram showing a configuration of a scanning line conversion circuit according to the fourth embodiment of the present invention. In FIG. 28, 71 is an input terminal for inputting an original video signal, 72 is connected to theinput terminal 71, stores the original video signal input to theinput terminal 71 for each scanning line, and performs writing and reading. Are cascade-connected to thefirst line memory 72, and are cascade-connected to thefirst line memory 72, and are cascadable to thesecond line memory 73. A line memory that is connected and simply delays the video signal by one scanning line, and 75 is a write control signal generation circuit that generates a write control signal WEa that controls the write operation of thesecond line memory 73. The second andthird line memories 73 and 74 write and read signals in synchronization with the read operation of thefirst line memory 72.
[0092]
Reference numerals 76 and 77 denote first and second selection circuits for selecting one of the output lines of the first tothird line memories 72 to 74, one for each of the scan lines required to generate the converted scan line. , 78 and 79 receive the output signals of the first andsecond selection circuits 76 and 77, respectively, and perform first and second coefficient multipliers for performing weighting corresponding to the positions of the converted scanning lines. Anadder 81 adds the output signals of the first andsecond coefficient units 78 and 79, and 81 is an output terminal from which the output of theadder 80 is output as a converted scanning line signal.
[0093]
Reference numeral 90 denotes a control signal generation circuit, which is acoefficient control circuit 91 that generates a coefficient control signal K for controlling the weight of the weighting performed by the first andsecond coefficient units 78 and 79, and a first and second selection circuit. A lineselection control circuit 92 for generating a line selection signal LSEL for controlling thecoefficients 76 and 77; and adivision circuit 93 for converting the coefficient control signal K into a coefficient instruction signal k for the first andsecond coefficient units 78 and 79. ing. When the conversion ratio of the scanning line is x: y, thedivision circuit 93 outputs a coefficient control signal K generated by thecoefficient control circuit 91 divided by y as a coefficient instruction signal k. First andsecond coefficient units 78 and 79 multiply input signals by 1-k, k (0 ≦ k ≦ 1) as interpolation coefficients, respectively, based on coefficient instruction signal k.
[0094]
The sampling clock WCK and the horizontal synchronizing signal WHD of the original video signal are used as a drive clock and a reset signal of the write address counter in thefirst line memory 72, respectively. The horizontal synchronizing signal RHD is used as a drive clock and a reset signal of a read address counter in thefirst line memory 72, respectively.
[0095]
The first tothird line memories 72 to 74, the write control signal generation circuit 75, the first andsecond selection circuits 76 and 77, and the lineselection control circuit 92 constitute a scanning line selection output unit. The first andsecond coefficient units 78 and 79, theadder 80, thecoefficient control circuit 91 and thedivision circuit 93 constitute a scanning line interpolation unit. Thecoefficient control circuit 91 and thedivision circuit 93 constitute an interpolation coefficient generation means, the write control signal generation circuit 75 constitutes a write control means, and the first andsecond selection circuits 76 and 77 constitute a selection means. The lineselection control circuit 92 constitutes a selection control means.
[0096]
The operation of the scanning line conversion circuit according to the fourth embodiment configured as described above will be described. Here, as a conversion example of the number of scanning lines, similarly to the first embodiment, a case where the NTSC signal is converted to an HDTV signal, that is, a case where the scanning line number conversion ratio is 7:15 (= 525: 1125) will be described. . In this case, the arrangement of the scanning lines, the lines used, and the interpolation coefficients are as shown in FIG.
[0097]
FIGS. 29 and 30 show the operation of the scanning line conversion circuit according to the present embodiment shown in FIG. 28 when the NTSC signal is converted to the HDTV signal, that is, when the scanning line number conversion ratio is 7:15 (= 525: 1125). FIG. 29 and 30 are temporally continuous.
[0098]
29A and 30A show changes in the write address and the read address in thefirst line memory 72. The solid line shows the write address and the broken line shows the read address. As shown in FIG. 29A and FIG. 30A, writing and reading are both performed continuously in thefirst line memory 72, and the original video signal input to theinput terminal 71 is In FIG. 29A, the data is written into thefirst line memory 72 for each scanning line as shown by a solid line, while the video is written from thefirst line memory 72 for each scanning line as shown by a broken line in FIGS. The signal is read. The ratio between the write address cycle and the read address cycle is 15: 7.
[0099]
With such an operation, the output signal of thefirst line memory 72 becomes as shown in FIG. 29 and FIG. 29 (b), the portion indicated by "NG" cannot read the same number of scanning line signals in this read operation because the read address passes the write address during the read operation. In this case, the read signal is not appropriate as a scanning line signal and becomes invalid.
[0100]
The output signal of thefirst line memory 72 is supplied to thesecond line memory 73 and thefirst selection circuit 76. When the output signal of thefirst line memory 72 is an invalid scanning line signal, the write control signal generation circuit 75 outputs a write control signal WEa for inhibiting the write operation of the second line memory 73 (FIG. 29, FIG. 29). 30 (c)) is generated. When the write control signal WEa is "L", thesecond line memory 73 interrupts the write operation by stopping an internal write-side address counter or the like. Therefore, the output signal of thesecond line memory 73 does not include an invalid scanning line signal as shown in FIGS. 29 and 30D.
[0101]
The output signal of thesecond line memory 73 is supplied to thethird line memory 74 and the first andsecond selection circuits 76 and 77. Thethird line memory 74 simply delays the output signal of thesecond line memory 73 by one scanning line and outputs it, as shown in FIGS. 29 and 30 (e). The output signal of thethird line memory 74 is supplied to thesecond selection circuit 77.
[0102]
In FIG. 28, the numbers in parentheses attached to the signal lines connecting the first tothird line memories 72 to 74 and the first andsecond selection circuits 76 and 77 indicate that the signal line is selected. Shows the value of the line selection signal LSEL at this time. That is, thefirst selection circuit 76 stores thefirst line memory 72 when the line selection signal LSEL is (0) (“L”) and thesecond line memory 73 when the line selection signal LSEL is (1) (“H”). On the other hand, thesecond selection circuit 77 selects thesecond line memory 73 when the line selection signal LSEL is (0), and selects thethird line memory 74 when the line selection signal LSEL is (1).
[0103]
(F) of FIGS. 29 and 30 show changes in the line selection signal LSEL generated and output from the controlsignal generation circuit 90. Output signals of the first tothird line memories 72 to 74 shown in (b), (d), and (e) of FIGS. 29 and 30 according to the line selection signal LSEL shown in (f) of FIGS. Those hatched are selected by the first andsecond selection circuits 76 and 77. As a result, the scanning line signals output from the first andsecond selection circuits 76 and 77 are as shown in (g) and (h) of FIGS. 29 and 30. It matches the number of the scanning line signal of the original video signal used to generate the line, that is, the converted scanning line.
[0104]
Output signals of the first andsecond selection circuits 76 and 77 are input to first andsecond coefficient units 78 and 79, respectively. The coefficient control signal K (= 15 × coefficient instruction signal k) is used to operate the first andsecond coefficient units 78 and 79 based on the coefficients as shown in FIG. ). The gains of the first andsecond coefficient units 78 and 79 are controlled to (1−k) and k (k changes for each scanning line as shown in FIG. 3) by the coefficient instruction signal k, and The output signals of thesecond coefficient units 78 and 79 are added by theadder 80 and output from theoutput terminal 81 as a converted scanning line signal.
[0105]
As described above, even if the configuration shown in FIG. 28 is used, conversion of the number of scanning lines at a conversion ratio of 7:15 can be realized. In this case, the scale of the hardware is smaller than that of the configuration in FIG.
[0106]
In the first to fourth embodiments, a configuration using three line memories has been described, but the number of line memories may be any number of three or more. In the case of the scanning line conversion circuits according to the first to third embodiments, when N (N is an integer equal to or greater than 4) line memories are used, the original video signal is What is necessary is just to set it as the structure written in each line memory in order for every scanning line. At this time, as viewed from each line memory, the scanning line signals of the original video signal are written one by one for every N lines, and the line selection control signal LSEL may be generated accordingly. Further, in the case of the scanning line conversion circuit according to the fourth embodiment, a configuration in which a plurality of line memories are connected in cascade as the third line memory to thesecond line memory 73 may be employed.
[0107]
Further, in the first to fourth embodiments, the configuration using two coefficient units has been described, but one coefficient unit may be used. For example, in the first to third embodiments, if the output signal of theselection circuit 16 is A and the output signal of theselection circuit 17 is B, the signal C output from theoutput terminal 21 is
C = (1−k) × A + k × B = A + k × (BA)
Thus, by adding one subtractor for calculating (BA), the scanning line conversion circuit according to the present invention can be configured even with one coefficient unit.
[0108]
【The invention's effect】
As described above, according to the present invention, it is possible to generate an interpolation coefficient according to a set conversion ratio, so that the number of scanning lines can be converted at various conversion ratios without increasing or changing the circuit. . Further, even if the signal input / output speed and timing are set arbitrarily, it is possible to reliably select and output a scanning line signal required for generating a converted scanning line signal. Therefore, it is possible to flexibly cope with the conversion of the number of scanning lines having various conversion ratios.
[Brief description of the drawings]
FIG. 1 is a diagram showing an overall configuration of the present invention including a peripheral circuit.
FIG. 2 is a block diagram illustrating a configuration of a scanning line conversion circuit according to the first embodiment of the present invention.
FIG. 3 is a diagram illustrating a scanning line arrangement and interpolation coefficients when the number of scanning lines is converted at a conversion ratio of 7:15.
FIGS. 4A to 4C show first tothird line memories 12 to 14 of the scanning line conversion circuit according to the first embodiment when the number of scanning lines is converted at a conversion ratio of 7:15. FIG. 6 is a diagram showing changes in an internal write address and a read address.
FIGS. 5A to 5G are timing charts showing the operation of the scanning line conversion circuit according to the first embodiment when converting the number of scanning lines at a conversion ratio of 7:15.
FIG. 6 is a diagram illustrating a scanning line arrangement and interpolation coefficients when the number of scanning lines is converted at a conversion ratio of 19:16.
FIGS. 7A to 7C are first tothird line memories 12 to 14 of the scanning line conversion circuit according to the first embodiment when the number of scanning lines is converted at a conversion ratio of 19:16. FIG. 9 is a diagram (part 1) illustrating changes in an internal write address and a read address.
FIGS. 8A to 8C are first tothird line memories 12 to 14 of the scanning line conversion circuit according to the first embodiment when the number of scanning lines is converted at a conversion ratio of 19:16. FIG. 10 is a diagram (part 2) illustrating changes in an internal write address and a read address.
FIGS. 9A to 9G are timing charts (part 1) illustrating operations of the scanning line conversion circuit according to the first embodiment when converting the number of scanning lines at a conversion ratio of 19:16. .
FIGS. 10A to 10G are timing charts (part 2) showing the operation of the scanning line conversion circuit according to the first embodiment when converting the number of scanning lines at a conversion ratio of 19:16. .
FIG. 11 is a block diagram illustrating configurations of acoefficient control circuit 31 and a lineselection control circuit 32 according to the first embodiment of the present invention.
FIG. 12 shows a case where the conversion ratio x: y = 7: 15 and the number of line memories N = 3 in thecoefficient control circuit 31 and the lineselection control circuit 32 according to the first embodiment of the present invention shown in FIG. 6 is a timing chart (1) showing an operation.
FIG. 13 shows a case where the conversion ratio x: y = 7: 15 and the number of line memories N = 3 in thecoefficient control circuit 31 and the lineselection control circuit 32 according to the first embodiment of the present invention shown in FIG. 9 is a timing chart (part 2) showing an operation.
FIG. 14 is a diagram showing a scanning line arrangement and interpolation coefficients when converting from an interlaced scanning format to a sequential scanning format and converting the number of scanning lines at a conversion ratio of 3: 4.
FIGS. 15A to 15C relate to a second embodiment in which a video signal is converted from an interlaced scanning format to a sequential scanning format, and the number of scanning lines is converted at a conversion ratio of 3: 4. FIG. 9 is a diagram showing changes in write addresses and read addresses in first tothird line memories 12 to 14 of the scanning line conversion circuit.
FIGS. 16 (a) to (g) show a scanning line conversion circuit according to a second embodiment, which converts an interlaced scanning format to a sequential scanning format and converts the number of scanning lines at a conversion ratio of 3: 4. 6 is a timing chart (No. 1) showing the operation in the case.
FIGS. 17 (a) to (g) show a scanning line conversion circuit according to a second embodiment, which converts an interlaced scanning format to a sequential scanning format and converts the number of scanning lines at a conversion ratio of 3: 4. 10 is a timing chart (No. 2) showing the operation in the case.
18A to 18C show scanning line arrangements and interpolation coefficients when a video signal is converted from a sequential scanning format to an interlaced scanning format and the number of scanning lines is converted at a conversion ratio of 2: 3. FIG.
FIG. 19 is a block diagram illustrating configurations of acoefficient control circuit 31A and a lineselection control circuit 32A according to a second embodiment of the present invention.
20 is a diagram illustrating the conversion from the interlace scanning format to the sequential scanning format of thecoefficient control circuit 31A and the lineselection control circuit 32A according to the second embodiment of the present invention shown in FIG. 19, wherein a conversion ratio x: y = 6 is a timing chart (part 1) illustrating an operation in an odd field when 3: 4 and the number of line memories N = 3.
FIG. 21 is a diagram illustrating a conversion from the interlace scanning format to the sequential scanning format of thecoefficient control circuit 31A and the lineselection control circuit 32A according to the second embodiment of the present invention shown in FIG. 19, and a conversion ratio x: y = 10 is a timing chart (part 2) illustrating an operation in an odd field when 3: 4 and the number of line memories N = 3.
FIGS. 22A to 22C are diagrams illustrating display modes when a video signal whose number of scans has been converted is displayed on a display panel.
FIG. 23 is a block diagram illustrating a configuration of a scanning line conversion circuit according to a third embodiment of the present invention.
FIG. 24 shows the operation of the scanning line conversion circuit according to the third embodiment of the present invention and the conversion before and after the conversion when converting the number of scanning lines into a video signal having a horizontally long aspect while converting the number of scanning lines at a conversion ratio of 3: 4 It is a figure (the 1) which shows a video image.
FIG. 25 shows the operation of the scanning line conversion circuit according to the third embodiment of the present invention and the conversion before and after the conversion when converting the number of scanning lines into a video signal having a horizontally long aspect while converting the number of scanning lines at a conversion ratio of 3: 4. It is a figure (the 2) which shows a video image.
FIG. 26 shows the operation of the scanning line conversion circuit according to the third embodiment of the present invention and the conversion before and after the conversion when converting the number of scanning lines into a video signal having a vertically long aspect while converting the number of scanning lines at a conversion ratio of 3: 4. It is a figure (the 1) which shows a video image.
FIG. 27 illustrates the operation of the scanning line conversion circuit according to the third embodiment of the present invention and the conversion before and after the conversion when converting the number of scanning lines into a video signal having a vertically long aspect while converting the number of scanning lines at a conversion ratio of 3: 4. It is a figure (the 2) which shows a video image.
FIG. 28 is a block diagram illustrating a configuration of a scanning line conversion circuit according to a fourth embodiment of the present invention.
FIGS. 29A to 29I are timing charts (part 1) showing the operation of the scanning line conversion circuit according to the fourth embodiment when converting the number of scanning lines at a conversion ratio of 7:15. .
FIGS. 30A to 30I are timing charts (part 2) illustrating operations of the scanning line conversion circuit according to the fourth embodiment when converting the number of scanning lines at a conversion ratio of 7:15. .
FIG. 31 is a block diagram illustrating a configuration of a conventional scanning line conversion circuit.
FIG. 32 is a conceptual diagram showing the position and importance of a scanning line conversion circuit according to the present invention.
[Explanation of symbols]
1 Scan line conversion circuit
12 First line memory
13 Second line memory
14 Third line memory
15. Write control signal generation circuit (write control means)
16 First selection circuit
17 Second selection circuit
18 First coefficient unit
19 Second coefficient unit
20 adder
30 Control signal generation circuit
31, 31A coefficient control circuit
32, 32A line selection control circuit (selection control means)
33 Division circuit
34 First Counting Unit (Counting Unit)
35 First Remainder Calculation Unit (Remainder Calculation Unit)
61 Selector
63 first variable shift register (first delay means)
64 Second variable shift register (second delay means)
72 First line memory
73 Second Line Memory
74 Third line memory
75 Write control signal generation circuit (write control means)
76 First selection circuit
77 Second Selection Circuit
78 First coefficient unit
79 Second coefficient multiplier
80 adder
90 Control signal generation circuit
91 Coefficient control circuit
92 line selection control circuit (selection control means)
93 division circuit

Claims (5)

Translated fromJapanese

映像信号の走査線数を変換する走査線変換回路であって、
原映像信号から、変換後の走査線信号の生成に必要となる走査線信号を記憶する記憶手段を有し、前記記憶手段への入力と出力とにおいて速度およびタイミングが独立に設定可能であり、設定された信号入出力の速度およびタイミングの相対関係にかかわらず、前記記憶手段への入出力が干渉せず、走査線信号として適当な信号を順次、選択出力する走査線選択出力手段と、
設定された走査線数変換比率に基づいて補間係数を生成する補間係数生成手段を有し、前記走査線選択出力手段から選択出力された走査線信号に、前記補間係数生成手段によって生成された補間係数を乗じ、乗じた結果を加算することによって、変換後の走査線信号を生成する走査線補間手段とを備え、
前記補間係数生成手段は、少なくとも２種類以上の走査線数変換比率に基づき、補間係数を生成可能に構成されている
ことを特徴とする走査線変換回路。A scanning line conversion circuit for converting the number of scanning lines of a video signal,
From the original video signal,having storage means for storing the scanning line signal required to generate a converted scanning line signal, the speed and timing can be independently set in the input and output to the storage means, Regardless of the relative relationship between the set signal input / output speed and timing, input / output to / from the storage unit does not interfere, and a scanning line selection output unitthat sequentially selects and outputs an appropriate signal as a scan line signal ;
An interpolating coefficient generating means for generating an interpolating coefficient based on the set scanning line number conversion ratio; Multiplying a coefficient, and adding a result of the multiplication to generate a converted scanning line signal;
A scanning line conversion circuit, wherein the interpolation coefficient generation means is configured to generate an interpolation coefficient based on at least two or more types of scanning line number conversion ratios.請求項１記載の走査線変換回路において、
前記補間係数生成手段は、
走査線数変換比率がｘ：ｙに設定されたとき、補間係数として、変換後の走査線信号の生成に必要となる２本の走査線信号のうち、時間的に前の走査線信号に対しては（１−Ｋ／ｙ）を、時間的に後の走査線信号に対してはＫ／ｙをそれぞれ生成するものである
（ただし、Ｋ＝（ＬＮ・ｘ）％ｙ、ＬＮは変換後の走査線信号の番号、％は剰余計算を示す）
ことを特徴とする走査線変換回路。The scanning line conversion circuit according to claim 1,
The interpolation coefficient generation means,
When the scan line number conversion ratio is set to x: y, of the two scan line signals required to generate the converted scan line signal as the interpolation coefficient, (1−K / y), and K / y is generated for a scanning line signal that is later in time (however, K = (LN · x)% y, where LN is Of the scanning line signal,% indicates remainder calculation)
A scanning line conversion circuit characterized by the above-mentioned.請求項２記載の走査線変換回路において、
前記補間係数生成手段は、
変換後の映像信号の水平同期タイミング毎にｘを加算する計数部と、この計数部による計数値をｙで除し、剰余を求める剰余計算部とを有し、この剰余計算部によって求めた剰余の値を前記Ｋとして出力する係数制御回路を備えている
ことを特徴とする走査線変換回路。The scanning line conversion circuit according to claim 2,
The interpolation coefficient generation means,
A counting unit that adds x for each horizontal synchronization timing of the converted video signal; and a remainder calculating unit that divides a count value of the counting unit by y to obtain a remainder. A coefficient control circuit that outputs the value of the above as K.請求項１記載の走査線変換回路において、
前記走査線選択出力手段は、
原映像信号を走査線毎に記憶する複数のラインメモリを有し、信号入力と信号出力とにおいて速度およびタイミングが独立に設定可能であり、かつ、設定された信号入出力の速度およびタイミングの相対関係にかかわらず、変換後の走査線信号の生成に必要となる走査線信号が前記複数のラインメモリから選択出力可能に構成されている
ことを特徴とする走査線変換回路。The scanning line conversion circuit according to claim 1,
The scanning line selection output means,
It has a plurality of line memories that store the original video signal for each scanning line, the speed and timing can be set independently for signal input and signal output, and the relative speed and timing of the set signal input / output. A scanning line conversion circuit characterized in that a scanning line signal necessary for generating a converted scanning line signal can be selectively output from the plurality of line memories regardless of the relationship.請求項１記載の走査線変換回路において、
原映像信号の水平同期信号を、画面水平方向における原映像信号の読み出し開始位置に基づいて設定された所定期間遅延させて出力する第１の遅延手段と、
変換後の映像信号の水平同期信号を、画面水平方向における変換後の映像信号の表示開始位置に基づいて設定された所定期間遅延させて出力する第２の遅延手段とを備え、
前記走査線選択出力手段は、
信号入力の際のサンプリング周波数と信号出力の際のサンプリング周波数とが互いに独立に設定可能であり、かつ、設定された入力用サンプリング周波数および前記第１の遅延手段の出力信号のタイミングで原映像信号を走査線毎に順次入力する一方、設定された出力用サンプリング周波数および前記第２の遅延手段の出力信号のタイミングで変換後の走査線信号の生成に必要となる走査線信号を選択出力するものである
ことを特徴とする走査線変換回路。The scanning line conversion circuit according to claim 1,
First delay means for delaying the horizontal synchronization signal of the original video signal by a predetermined period set based on the reading start position of the original video signal in the horizontal direction of the screen and outputting the delayed signal;
Second delay means for delaying the horizontal synchronization signal of the converted video signal by a predetermined period set based on the display start position of the converted video signal in the horizontal direction of the screen, and outputting the delayed signal.
The scanning line selection output means,
The sampling frequency at the time of signal input and the sampling frequency at the time of signal output can be set independently of each other, and the original video signal is set at the set input sampling frequency and the timing of the output signal of the first delay means. Are sequentially input for each scanning line, and selectively output a scanning line signal necessary for generating a converted scanning line signal at the set output sampling frequency and the timing of the output signal of the second delay means. A scanning line conversion circuit, characterized in that:

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