【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置及びその
駆動方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor deviceand its semiconductor device.
It relates to adriving method .
【０００２】[0002]
【従来の技術】従来、特開昭63−201998号公報，特開昭
64−66897 号公報，特開平1−158691号公報に記載のよ
うに、強誘電体を絶縁層として用いた容量素子（以下、
強誘電体コンデンサとも称する。）を用いて、記憶機能
を有する半導体装置のメモリセルを構成することが知ら
れている。2. Description of the Related Art Conventionally, JP-A-63-201998 and JP-A-SHO
As described in Japanese Patent Laid-Open No. 64-66897 and Japanese Patent Laid-Open No. 1-158691, a capacitive element using a ferroelectric as an insulating layer (hereinafter, referred to as
It is also called a ferroelectric capacitor. ) Is used to form a memory cell of a semiconductor device having a memory function.
【０００３】ここで、強誘電体コンデンサの動作につい
て説明する。The operation of the ferroelectric capacitor will be described below.
【０００４】図２は、強誘電体の動作の特徴を表すもの
で、強誘電体に印加される電界と分極の関係を表すヒス
テリシス曲線を示している。図３は、１個の強誘電体コ
ンデンサ３８５を通常の回路表示法により示したもので
ある。FIG. 2 shows the characteristics of the operation of the ferroelectric substance, and shows a hysteresis curve showing the relationship between the electric field applied to the ferroelectric substance and the polarization. FIG. 3 shows one ferroelectric capacitor 385 by a normal circuit display method.
【０００５】いま、強誘電体コンデンサ３８５の上側の
電極３８０に下側の電極３９０に対し正の電位を与える
ことにより、電界を例えば図２の点Ａの値まで印加する
と分極ＰＡが生じる。次に、電界を０にすると、分極は
０にはならずＰ０で示された値の残留分極が生じる。次
に、前記と逆方向の電界を例えば点Ｂの値まで印加する
と分極は消滅する。さらに大きい逆方向の電界を点Ｃの
値まで印加すると逆方向の分極ＰＣが生じる。次に、電
界を０に戻すと分極は前記の値とは異なりＰ０とは逆方
向の値Ｐ１となる。次に、電界を点Ｄの値まで印加する
と分極は消滅する。点Ｂ及び点Ｄの電界は抗電界と呼ば
れる。さらに、再び電界を点Ａまで印加すると分極はＰ
Ａの値となる。従って、電界が０の状態でＰ０とＰ１の
２個の異なった残留分極状態が存在する。このようなヒ
ステリシス特性は強誘電体結晶を構成する原子の相対位
置の変化に起因しており、残留分極は電界を印加しない
かぎり時間的に変化しない。また、ヒステリシス特性
が、図２に示すように角形に近い形状となっている場
合、残留分極が存在している状態に、例えば、抗電界未
満の正または負の電界を加えても残留分極状態は変化し
ない。従って、この性能を用いて、Ｐ０で示された値の
残留分極状態を“０”の状態とし、Ｐ１で示された値の
残留分極状態を“１”の状態とすると、不揮発性の記憶
を行うことが可能となる。Now, by applying a positive potential to the upper electrode 380 of the ferroelectric capacitor 385 with respect to the lower electrode 390, when the electric field is applied up to the value of point A in FIG. 2, polarization PA occurs. Next, when the electric field is set to 0, the polarization does not become 0, and remanent polarization having a value indicated by P0 occurs. Next, when an electric field in the opposite direction to the above is applied up to the value of point B, the polarization disappears. When a larger reverse electric field is applied up to the value of point C, polarization PC in the reverse direction occurs. Next, when the electric field is returned to 0, the polarization becomes a value P1 in the opposite direction to P0, unlike the above value. Next, when the electric field is applied up to the value of point D, the polarization disappears. The electric field at points B and D is called the coercive electric field. Further, when the electric field is applied again to the point A, the polarization becomes P
It becomes the value of A. Therefore, when the electric field is zero, there are two different remanent polarization states P0 and P1. Such a hysteresis characteristic is caused by a change in relative positions of atoms constituting the ferroelectric crystal, and remanent polarization does not change with time unless an electric field is applied. Further, when the hysteresis characteristic has a shape close to a prism as shown in FIG. 2, even if a positive or negative electric field less than the coercive electric field is applied to the state in which the residual polarization exists, the remanent polarization state is present. Does not change. Therefore, using this performance, if the remanent polarization state of the value indicated by P0 is set to the state of "0" and the remanent polarization state of the value indicated by P1 is set to the state of "1", the non-volatile memory is stored. It becomes possible to do.
【０００６】図４は、上記の強誘電体コンデンサを用い
たメモリセルの等価回路を示している。このメモリセル
は、１個のトランジスタとそれに直列接続された１個の
容量素子のみで１ビットのメモリセルが構成されてい
る。そして、メモリセルの容量素子に用いられる誘電体
を強誘電体コンデンサで形成している。強誘電体が残留
分極を生じることを利用して記憶状態を不揮発的に保持
することができる。以下、このような強誘電性メモリを
強誘電性メモリと称する。FIG. 4 shows an equivalent circuit of a memory cell using the above ferroelectric capacitor. In this memory cell, a 1-bit memory cell is composed of only one transistor and one capacitive element connected in series with it. The dielectric used for the capacitive element of the memory cell is formed of a ferroelectric capacitor. The memory state can be retained in a non-volatile manner by utilizing the fact that the ferroelectric substance causes remanent polarization. Hereinafter, such a ferroelectric memory will be referred to as a ferroelectric memory.
【０００７】[0007]
【発明が解決しようとする課題】従来の強誘電性メモリ
は、メモリ容量を増大しかつビットコストを低減すると
いう半導体記憶装置において最も重要な課題について配
慮が十分ではなかった。つまり、メモリセルの不揮発化
が可能となるものの、メモリセルの占める面積縮小さら
にはビットコストを低減することについては配慮されて
いなかった。In the conventional ferroelectric memory, the most important problem in the semiconductor memory device, which is to increase the memory capacity and reduce the bit cost, has not been sufficiently considered. That is, although the memory cells can be made non-volatile, no consideration has been given to reducing the area occupied by the memory cells and further reducing the bit cost.
【０００８】また、上記従来の強誘電性メモリでは記憶
状態を読み出す際に強誘電体コンデンサの分極状態を反
転させることにより破壊的に読出すという駆動方法を用
いていた。このため、動作時の消費電流が増大するとい
う問題があった。また、動作時の分極反転回数が極めて
多くなるため、強誘電体の材料劣化を招き、強誘電体コ
ンデンサの寿命が短くなるという問題があった。Further, in the above-mentioned conventional ferroelectric memory, when the storage state is read, a driving method of destructively reading by inverting the polarization state of the ferroelectric capacitor is used. Therefore, there is a problem that the current consumption during operation increases. In addition, the number of polarization reversals during operation is extremely large, which causes deterioration of the material of the ferroelectric substance and shortens the life of the ferroelectric capacitor.
【０００９】また、従来の強誘電性メモリでは、強誘電
体コンデンサのヒステリシス特性を有効に活用し、不揮
発性の半導体記憶装置を高い信頼性で実現する点及び高
い歩留で形成する点について配慮が十分でなかった。Further, in the conventional ferroelectric memory, the hysteresis characteristic of the ferroelectric capacitor is effectively used to realize a highly reliable nonvolatile semiconductor memory device and to form it with a high yield. Was not enough.
【００１０】また、上記従来の強誘電性メモリでは、そ
の製造工程についての配慮が不十分であった。Further, in the above-mentioned conventional ferroelectric memory, consideration of the manufacturing process has been insufficient.
【００１１】また、上記従来の強誘電性メモリでは、強
誘電体コンデンサの状態は電界を印加して電位の変化を
検知しない限り読出し不可能であったため、素子動作の
制御性が悪いという問題があった。In the conventional ferroelectric memory described above, the state of the ferroelectric capacitor cannot be read unless a change in the potential is detected by applying an electric field, so that there is a problem that the controllability of the element operation is poor. there were.
【００１２】本発明の目的は、メモリ容量を増大できる
メモリとして機能する半導体を提供することにある。An object of the present invention is to provide a semiconductor that functions as a memory and can increase the memory capacity.
【００１３】本発明の他の目的は、メモリ容量を増大で
きるメモリとして機能する半導体装置に適切な駆動方法
を提供することにある。Another object of the present invention is to provide a driving method suitable for a semiconductor device functioning as a memory capable of increasing the memory capacity.
【００１４】本発明の更に他の目的は、メモリ容量を増
大できるメモリとして機能する半導体装置に適切な構造
を提供することにある。Still another object of the present invention is to provide a structure suitable for a semiconductor device which functions as a memory and which can increase the memory capacity.
【００１５】本発明の更に他の目的は、メモリとして機
能する半導体装置の消費電流を小さくし、強誘電体コン
デンサの寿命を長くするのに好適な改良された半導体装
置を提供することにある。Still another object of the present invention is to provide an improved semiconductor device suitable for reducing the current consumption of the semiconductor device functioning as a memory and prolonging the life of the ferroelectric capacitor.
【００１６】本発明の更に他の目的は、消費電流を小さ
くするのに好適な改良された半導体装置の駆動方法を提
供することにある。Still another object of the present invention is to provide an improved method for driving a semiconductor device, which is suitable for reducing current consumption.
【００１７】本発明の更に他の目的は、強誘電体コンデ
ンサの寿命を長くするのに好適な改良された強誘電体コ
ンデンサを有する半導体装置を提供することにある。Yet another object of the present invention is to provide a semiconductor device having an improved ferroelectric capacitor suitable for extending the life of the ferroelectric capacitor.
【００１８】本発明の更に他の目的は、上記半導体装置
を用いるに好適なシステムを提供することにある。Still another object of the present invention is to provide a system suitable for using the above semiconductor device.
【００１９】[0019]
【課題を解決するための手段】上記した本発明の目的を
達成するための本発明の特徴点を以下述べる。The features of the present invention for achieving the above-mentioned object of the present invention will be described below.
【００２０】記憶容量の大幅な増大を可能とする上記目
的を達成するために、一方の電極が共通接続された少な
くとも２個の容量素子と、前記一方の電極に接続された
能動素子と、前記容量素子の他方の電極に各々接続され
た駆動線と、前記能動素子への制御信号を印加する手段
と、前記能動素子の入力及び出力信号を伝達する手段と
を具備した半導体装置を提供する。In order to achieve the above-mentioned object of enabling a large increase in storage capacity, at least two capacitive elements having one electrode commonly connected, an active element connected to the one electrode, There is provided a semiconductor device including a drive line connected to the other electrode of the capacitive element, means for applying a control signal to the active element, and means for transmitting an input signal and an output signal of the active element.
【００２１】より具体的には、本発明のランダムアクセ
スメモリでは、複数のメモリセルとワード線とビット線
と、プレート線あるいは駆動線とを備えていて、メモリ
セルの１つが、２個以上の強誘電体コンデンサと、これ
らのコンデンサの一方の電極が共通化されていて、共通
化された部分に電荷信号を入出力する電極が接続された
１個の選択トランジスタとを具備し、前記２個以上の強
誘電体コンデンサの他方の電極にプレート線あるいは駆
動線が接続され、前記選択トランジスタの他の電荷信号
を入出力する電極に電荷信号を受けるビット線が接続さ
れ、前記選択トランジスタの電荷信号の入出力を制御す
る電極にワード線が接続されていて、前記強誘電体の結
晶軸がコンデンサに印加する電界の方向と平行であっ
て、前記２個以上のコンデンサそれぞれに１ビットの情
報を記憶するものである。More specifically,the random access of thepresent invention.
In memory, multiple memory cells, word lines and bit lines
And a plate line or a drive line, the memory
One cell, and two or more ferroelectric capacitors,and one of the electrodes of these capacitorsare common, the common
; And a single select transistor electrodes for inputting and outputting electric charge signals toreduction portions are connected, the plate lineor driveto the other electrode of the two or more ferroelectric capacitors
Flow line is connected, the bit lineis connected is receiving a charge signalto the electrodes for inputting and outputting another charge signal of the selection transistor
A word lineis connected to an electrode for controlling the input / output of the charge signal of the select transistor,and the word lineof the ferroelectric substance is connected.
The crystal axis is parallel to the direction of the electric field applied to the capacitor.
The 1-bit information for each of the two or more capacitors.
It memorizes the information .
【００２２】また、上記他の目的の記憶容量の大幅な増
大を可能とする構成の改良された駆動方法とは、上記の
複数個の強誘電体コンデンサのうち選択された１個の状
態を読み書きする際に、他の強誘電体コンデンサの各々
独立したプレート線ないしはビット線は適宜に選定され
た電位にプリチャージされたフローティング状態にした
ものである。Further, an improved driving method having a structure capable of significantly increasing the storage capacity for the above-mentioned other purpose is to read / write the state of one selected from the plurality of ferroelectric capacitors. In doing so, each independent plate line or bit line of the other ferroelectric capacitor is put in a floating state precharged to an appropriately selected potential.
【００２３】さらにまた、上記他の目的の記憶容量の大
幅な増大を可能とする構成の改良された構造を形成する
ために、複数個の強誘電体コンデンサを選択トランジス
タが形成された基板上に積層して形成したものである。Furthermore, in order to form an improved structure having a structure capable of significantly increasing the storage capacity for the above-mentioned other purpose, a plurality of ferroelectric capacitors are formed on the substrate on which the selection transistors are formed. It is formed by stacking.
【００２４】さらにまた、上記他の目的の消費電流を小
さくし強誘電体コンデンサの寿命を長くするのに好適な
改良された構成を達成するために、１個の強誘電体コン
デンサと、前記強誘電体コンデンサの一方の電極に電荷
を入出力する電極が接続された選択トランジスタと、前
記強誘電体コンデンサの電極と前記選択トランジスタの
電荷を入出力する電極とが接続された部分に一方の電極
が接続された常誘電性のコンデンサと、前記強誘電体コ
ンデンサの他方の電極に接続されたプレート線と、前記
選択トランジスタの電荷を入出力する他方の電極に接続
されたビット線と、前記選択トランジスタの電荷の入出
力を制御する電極に接続されたワード線と、前記常誘電
性のコンデンサの他方の電極に接続された基準線とによ
ってメモリセルを構成したものである。Furthermore, in order to achieve an improved structure suitable for reducing the consumption current for other purposes and extending the life of the ferroelectric capacitor, one ferroelectric capacitor and the ferroelectric capacitor are provided. A selection transistor in which an electrode for inputting and outputting charges is connected to one electrode of a dielectric capacitor, and one electrode is connected to a portion where the electrode of the ferroelectric capacitor and the electrode for inputting and outputting charges of the selection transistor are connected. , A plate line connected to the other electrode of the ferroelectric capacitor, a bit line connected to the other electrode for inputting / outputting charges of the selection transistor, and the selection line. A memory cell is formed by a word line connected to an electrode controlling input / output of electric charge of a transistor and a reference line connected to the other electrode of the paraelectric capacitor. Are those that form.
【００２５】さらにまた、上記他の目的の消費電流を小
さくし強誘電体コンデンサの寿命を長くするのに好適な
改良された構成の駆動方法を達成するために、選択され
た強誘電体コンデンサの読出しは、強誘電体コンデンサ
と常誘電性のコンデンサの電圧分担と、これらのコンデ
ンサの間の電極とビット線とのチャージシェアによって
行われるようにしたものである。あるいは、読出し時の
電圧を書込み時より小さくしたものである。Furthermore, in order to achieve an improved driving method suitable for reducing the consumption current and extending the life of the ferroelectric capacitor for the above-mentioned other purposes, the ferroelectric capacitor selected is Reading is performed by sharing the voltage between the ferroelectric capacitor and the paraelectric capacitor and the charge sharing between the electrodes and the bit line between these capacitors. Alternatively, the voltage during reading is smaller than that during writing.
【００２６】さらにまた、上記更に他の目的の改良され
た強誘電体コンデンサの構成を達成するために、強誘電
体結晶の結晶軸を電界印加方向と平行にしたものであ
る。Furthermore, in order to achieve the structure of the improved ferroelectric capacitor for the above other purpose, thecrystal axis of the ferroelectric crystal is made parallelto the electric field application direction.
【００２７】さらにまた、強誘電体コンデンサは強誘電
体膜と常誘電性の絶縁膜との積層構造としたものであ
る。Furthermore, the ferroelectric capacitor has a laminated structure of a ferroelectric film and a paraelectric insulating film.
【００２８】本発明の更に他の特徴点は、上記半導体装
置を半導体ディスク装置，半導体メモリカード，コンピ
ュータ，スーパーコンピュータ，大型コンピュータ，汎
用コンピュータ，中型コンピュータ，小型コンピュー
タ，ワークステーション，パーソナルコンピュータ，ポ
ータブルコンピュータ，ノート型コンピュータ，ブック
型コンピュータ等のＯＡ製品，ゲームシステム，卓上電
子計算機，電子手帳，オーディオ，ビデオシステム，家
庭用電気製品，計測システム，自動車用，航空機用，人
工衛星用、またはロケット用制御システムへ用いること
にある。Still another feature of the present invention is that the above semiconductor device is a semiconductor disk device, a semiconductor memory card, a computer, a super computer, a large computer, a general purpose computer, a medium size computer, a small computer, a workstation, a personal computer, a portable computer. , OA products such as notebook computer, book type computer, game system, desktop computer, electronic notebook, audio, video system, household electric appliances, measuring system, automobile, aircraft, satellite, or rocket control It is used for the system.
【００２９】本発明の、記憶容量の大幅な増大を可能と
する構成を達成するために提示されたメモリセル構成の
複数個の強誘電体コンデンサは、それぞれ２個の分極状
態のうち選択された１個の状態を占めている。これらの
強誘電体コンデンサのうち選択された１個は、他の選択
されていない強誘電体コンデンサの分極状態を変化させ
ることなしに書込み及び読出しができる。従って、各々
の強誘電体コンデンサに１ビット分の情報を記憶するこ
とが可能になる。すなわち、前記構成の１個のメモリセ
ルに強誘電体コンデンサの個数に相当するビット数の情
報を記憶することができる。いわば、多ビット強誘電性
メモリが実現できる。後述するように、上記複数個の強
誘電体コンデンサ及びこれら各々に接続した電極は容易
に立体的に積層することができる。従って、従来の略同
一の面積の１個のメモリセルで複数の情報を記憶できる
ため、従来と同一の加工技術で記憶素子の大容量化が可
能となり、ビットコストを大幅に低減できる。The plurality of ferroelectric capacitors of the memory cell structure presented in order to achieve the structure of the present invention capable of significantly increasing the storage capacity are each selected from two polarization states. Occupies one state. A selected one of these ferroelectric capacitors can be written and read without changing the polarization state of the other, unselected ferroelectric capacitors. Therefore, it becomes possible to store one bit of information in each ferroelectric capacitor. That is, it is possible to store information on the number of bits corresponding to the number of ferroelectric capacitors in one memory cell having the above configuration. So to speak, a multi-bit ferroelectric memory can be realized. As will be described later, the plurality of ferroelectric capacitors and the electrodes connected to each of them can be easily stacked three-dimensionally. Therefore, since a plurality of pieces of information can be stored in a single memory cell having the same area as that of the related art, the capacity of the storage element can be increased by the same processing technique as the related art, and the bit cost can be significantly reduced.
【００３０】上記の選択されていない強誘電体コンデン
サの電極の電位についてさらに述べると、前記の構成に
よって、選択されない強誘電体コンデンサには選択され
た強誘電体コンデンサより小さい電位しか加わらないよ
うになる。すなわち、選択された強誘電体コンデンサに
電圧Ｖｏを加えて読み書きする際に、選択されていない
強誘電体コンデンサのいずれにもこれと同一の電位は印
加されず、直列に接続された複数個の選択されていない
強誘電体コンデンサ群にこの電圧Ｖｏが加わることにな
る。従って、１個の選択されていない強誘電体コンデン
サには上記のＶｏより小さい値の電圧しか加わらない。
このため、強誘電体コンデンサのヒステリシス特性が角
形、より具体的には、少なくとも電圧Ｖｏが印加されね
ば分極状態が変化しない強誘電体コンデンサのヒステリ
シス特性に制御されるならば、選択されていない強誘電
体コンデンサの分極状態は変化しない。To further describe the potentials of the electrodes of the non-selected ferroelectric capacitors, the above configuration ensures that the non-selected ferroelectric capacitors are applied with a potential smaller than that of the selected ferroelectric capacitors. Become. That is, when the voltage Vo is applied to the selected ferroelectric capacitor to read or write, the same potential is not applied to any of the unselected ferroelectric capacitors, and a plurality of serially connected ferroelectric capacitors are connected. This voltage Vo is applied to the unselected ferroelectric capacitor group. Therefore, only a voltage smaller than the above Vo is applied to one unselected ferroelectric capacitor.
Therefore, if the hysteresis characteristic of the ferroelectric capacitor is controlled to be rectangular, more specifically, if the hysteresis characteristic of the ferroelectric capacitor is such that the polarization state does not change unless the voltage Vo is applied, it is not selected. The polarization state of the dielectric capacitor does not change.
【００３１】前記の記憶容量の大幅な増大を可能とする
構成の駆動方法によると、本発明の利点はさらに明確に
なる。すなわち、上記複数個の直列接続された強誘電体
コンデンサの間の電極にプリチャージを適宜に行ってフ
ローティング状態とすることにより容量値の差による電
圧の偏在をなくし、電圧の分担を制御できる。従って、
選択されていない強誘電体コンデンサに加わる電圧はＶ
ｏの２分の１以下にすることが可能である。これによっ
て、選択されていない強誘電体コンデンサの分極状態は
さらに変化しにくくなる。The advantages of the present invention will be further clarified by the driving method having the structure capable of greatly increasing the storage capacity. That is, by appropriately precharging the electrodes between the plurality of serially connected ferroelectric capacitors to bring them into a floating state, uneven distribution of voltage due to the difference in capacitance value can be eliminated, and the sharing of voltage can be controlled. Therefore,
The voltage applied to the unselected ferroelectric capacitor is V
It is possible to make it half or less than o. This makes it more difficult for the polarization state of the unselected ferroelectric capacitors to change.
【００３２】本発明の記憶容量の大幅な増大を可能とす
る構成及び駆動方法による上記作用を更に他の観点で表
現するならば、交差する２本のラインで指定される部分
に、更に他の１本以上のラインを接続して上記交差部に
２個以上の記憶内容を存在させるものということができ
る。In order to express the above-mentioned operation by the structure and the driving method capable of greatly increasing the storage capacity of the present invention from another point of view, a portion designated by two intersecting lines is further divided. It can be said that one or more lines are connected so that two or more stored contents exist at the intersection.
【００３３】あるいはまた、結晶構造の変化によって記
憶状態が指定される素子と、電荷の移動を制御する素子
を組み合わせることにより、情報を保持するものであ
る。Alternatively, information is held by combining an element whose storage state is designated by a change in crystal structure and an element which controls the movement of charges.
【００３４】本発明の記憶容量の大幅な増大を可能とす
る前記の構造においては、１個の記憶情報を保持する１
個の強誘電体コンデンサが半導体基板上に形成されたト
ランジスタに積層されているため、従来、１個の記憶情
報を保持する１個のメモリセルが占めていた面積と同一
の面積に、複数ビットの記憶情報を保持する１個のメモ
リセルが存在することになり、記憶素子の容量の著しい
増加が可能となる。In the above-mentioned structure capable of greatly increasing the storage capacity of the present invention, one piece of stored information is stored.
Since each ferroelectric capacitor is stacked on the transistor formed on the semiconductor substrate, a plurality of bits are formed in the same area as that occupied by one memory cell that holds one memory information in the past. Since there is one memory cell that holds the stored information, the capacity of the storage element can be significantly increased.
【００３５】本発明の目的のひとつである記憶容量の大
幅な増大は、上記と異なる方法でも実現することが可能
である。この方法では、強誘電体の残留分極が消滅する
電界、すなわち、図２の点ＢまたはＤで示される抗電界
の値を異ならせた複数個の強誘電体コンデンサを用いる
ものである。すなわち、抗電界の異なる複数個の強誘電
体コンデンサと、前記複数個の強誘電体コンデンサの一
方の電極が接続され共通化された部分に電荷を入出力す
る電極を接続されたトランジスタと、前記複数個の強誘
電体コンデンサの他方の電極が共通化されていない電極
に独立に接続されたプレート線と、前記トランジスタの
電荷を入出力する他方の電極に接続されたビット線と、
前記トランジスタの電荷の入出力を制御する電極に接続
されたワード線とで構成されるメモリセルとするもので
ある。複数個の強誘電体コンデンサは抗電界の値が異な
るため、ある一定の電界に対しその値より抗電界の小さ
いコンデンサのみが分極反転し、他は変化しない。従っ
て、ある電界の値を複数のレベルの分極状態の一つとし
て記憶される。すなわち従来１個のメモリセルでHighと
Low の２個のレベルしか記憶できなかったのに対し、３
個以上の複数のレベルが記憶できることになり、記憶容
量の増大が可能となるものである。この場合、いわば多
値強誘電性メモリが実現できる。A large increase in storage capacity, which is one of the objects of the present invention, can be realized by a method different from the above. This method uses a plurality of ferroelectric capacitors having different electric fields in which the remanent polarization of the ferroelectric substance disappears, that is, the values of the coercive electric field indicated by points B or D in FIG. That is, a plurality of ferroelectric capacitors having different coercive electric fields, a transistor to which one electrode of the plurality of ferroelectric capacitors is connected, and an electrode for inputting / outputting charges to a common portion is connected, A plate line in which the other electrodes of the plurality of ferroelectric capacitors are independently connected to the non-common electrode, and a bit line connected to the other electrode for inputting / outputting charges of the transistor,
The memory cell is composed of a word line connected to an electrode for controlling the input / output of charges of the transistor. Since a plurality of ferroelectric capacitors have different coercive electric field values, only a capacitor having a coercive electric field smaller than a certain value causes polarization reversal, and the others do not change. Therefore, the value of a certain electric field is stored as one of the polarization states of a plurality of levels. In other words, one memory cell is
I could only remember 2 levels of Low, but 3
A plurality of levels of one or more can be stored, and the storage capacity can be increased. In this case, a so-called multilevel ferroelectric memory can be realized.
【００３６】本発明の目的のひとつである記憶容量の大
幅な増大は、さらに上記と異なる方法でも実現すること
が可能である。この方法では、１個の強誘電体コンデン
サと、前記強誘電体コンデンサの一方の電極に電荷を入
出力する電極が接続されたトランジスタと、前記強誘電
体コンデンサの他方の電極に接続されたプレート線と、
前記トランジスタの電荷を入出力する他方の電極に接続
されたビット線と、前記トランジスタの電荷の入出力を
制御する電極に接続されたワード線とで構成されるメモ
リセルとし、電界の値を１個の強誘電体コンデンサの複
数個の残留分極の値で記憶するものである。強誘電体コ
ンデンサが図２のヒステリシス特性を有するとし、分極
状態がＰ０としたとき、負の電界を印加するとその値に
応じて分極は変化する。そこで、ある値の電界を印加し
た後に電界を０に戻すと分極値は図２のヒステリシス曲
線からはずれて電界に対応した値がそのまま残留され
る。すなわち、印加する電界値がその値に応じてＰ０と
Ｐ１の間の任意の値の残留分極として記憶される。すな
わち上記と同様に、従来１個のメモリセルでHighとLow
の２個のレベルしか記憶できなかったのに対し、３個以
上の複数のレベルが記憶できることになり、記憶容量の
増大が可能となるものである。この場合も、多値強誘電
性メモリが実現できる。The large increase in storage capacity, which is one of the objects of the present invention, can be realized by a method different from the above. In this method, one ferroelectric capacitor, a transistor in which an electrode for inputting / outputting an electric charge is connected to one electrode of the ferroelectric capacitor, and a plate connected to the other electrode of the ferroelectric capacitor Lines and,
A memory cell composed of a bit line connected to the other electrode for inputting / outputting electric charge of the transistor and a word line connected to an electrode controlling input / output of electric charge of the transistor, and having an electric field value of 1 The values are stored as a plurality of remanent polarization values of each ferroelectric capacitor. When the ferroelectric capacitor has the hysteresis characteristic of FIG. 2 and the polarization state is P0, when a negative electric field is applied, the polarization changes according to the value. Therefore, when the electric field is returned to 0 after applying a certain value of the electric field, the polarization value deviates from the hysteresis curve in FIG. 2 and the value corresponding to the electric field remains. That is, the applied electric field value is stored as a remanent polarization having an arbitrary value between P0 and P1 according to the value. That is, similar to the above, one memory cell is used for High and Low.
It is possible to store a plurality of levels of 3 or more, whereas it is possible to increase the storage capacity. Also in this case, a multi-valued ferroelectric memory can be realized.
【００３７】本発明における他の目的の消費電流を小さ
くし強誘電体コンデンサの寿命を長くするため提示され
た構成はその駆動方法が明示されることによってその作
用及び利点が明確になる。すなわち、前出の強誘電体コ
ンデンサの読出し法においては、強誘電体コンデンサと
常誘電性のコンデンサの容量を適宜に設定して、読出し
用の電圧を適宜に分担する。これにより、強誘電体コン
デンサに読出し時に加わる電圧を著しく小さくする。ま
た、この際に分極状態に応じて生じた電位を、ワード線
がＯＮになった後に、あらがじめ適宜にプリチャージさ
れたビット線とのチャージシェアによってビット線の電
位変化として検出し、情報を読出す。これによって、強
誘電体コンデンサの読出し時には分極状態が反転しない
ため消費電流が小さくなり、また分極反転回数が従来よ
り少ないため強誘電体コンデンサの寿命が長くなる。ま
た、単に読出し時の電圧を書込み時より小さくすること
により強誘電体コンデンサに読出し時に加わる電圧を著
しく小さくすることもできる。このため、読出し時の電
圧を小さくするだけでも上記の作用が得られる。さら
に、常誘電性コンデンサを用いない場合でも、読出し電
界を強誘電体の抗電界未満とすることにより、分極反転
を生じさせることなく、情報を読出す作用が得られる。For another purpose of the present invention, in order to reduce the current consumption and prolong the life of the ferroelectric capacitor, the operation and advantage of the configuration presented will be clarified by clarifying the driving method. That is, in the above-described method of reading out the ferroelectric capacitor, the capacitances of the ferroelectric capacitor and the paraelectric capacitor are set appropriately and the reading voltage is appropriately shared. As a result, the voltage applied to the ferroelectric capacitor during reading is significantly reduced. Further, at this time, the potential generated according to the polarization state is detected as a potential change of the bit line by charge sharing with the bit line which is precharged appropriately after the word line is turned on. Read the information. As a result, when the ferroelectric capacitor is read out, the polarization state is not inverted, so that the current consumption is reduced, and the number of polarization inversions is smaller than before, so that the life of the ferroelectric capacitor is extended. Further, the voltage applied to the ferroelectric capacitor during reading can be significantly reduced by simply lowering the voltage during reading than that during writing. Therefore, the above effect can be obtained by simply reducing the voltage during reading. Furthermore, even when the paraelectric capacitor is not used, by setting the read electric field to be less than the coercive electric field of the ferroelectric substance, the action of reading information can be obtained without causing polarization reversal.
【００３８】本発明の改良された強誘電体コンデンサの
構成を達成するために提示された構造によると、強誘電
体結晶の結晶軸が電界印加方向と平行になっている。こ
のため、電界印加時に強誘電体結晶表面に現われる電荷
密度が大きくなる。すなわち、残留分極の値が大きくな
る。また、電界印加方向に垂直で電界印加に依存しない
分極成分が少ないため、電界印加による分極反転の制御
性並びに感度が良くなる。言い替えれば、強誘電体コン
デンサのヒステリシス特性の制御性が著しく向上する。
従って、均一性，再現性、及び制御性に優れた素子が得
られることになる。また、強誘電体コンデンサの構造
を、たとえば、電極／常誘電性絶縁膜／強誘電体膜／常
誘電体絶縁膜／電極という構造にすると、電極と強誘電
体膜が直接接していないため、素子形成時の熱処理によ
る強誘電体材料と電極との反転が避けられ、耐圧劣化な
どの不良を防止できる。また、膜質の優れた常誘電性絶
縁膜が積層されていることにより、強誘電体コンデンサ
全体を通して流れるリーク電流が低減でき、各電極部の
電位の制御性及び均一性が良好になる。さらに、膜厚を
適宜設定することにより、強誘電体膜にかかる電圧を制
御できるため、強誘電体コンデンサとしての抗電界の値
及び動作時の印加電界を動作電圧に適用するように制御
できる。According to the structure presented for achieving the structure of the improved ferroelectric capacitor of the present invention, thecrystal axis of the ferroelectric crystal is parallel to the electric field application direction. For this reason, the charge density that appears on the surface of the ferroelectric crystal when an electric field is applied increases. That is, the value of remanent polarization becomes large. Further, since there are few polarization components that are perpendicular to the electric field application direction and do not depend on the electric field application, the controllability and sensitivity of polarization reversal by the application of the electric field are improved. In other words, the controllability of the hysteresis characteristic of the ferroelectric capacitor is significantly improved.
Therefore, an element excellent in uniformity, reproducibility and controllability can be obtained. Further, when the structure of the ferroelectric capacitor is, for example, the structure of electrode / paraelectric insulating film / ferroelectric film / paraelectric insulating film / electrode, the electrode and the ferroelectric film are not in direct contact, Inversion of the ferroelectric material and the electrode due to the heat treatment at the time of element formation can be avoided, and defects such as breakdown voltage deterioration can be prevented. Further, by laminating the paraelectric insulating film having an excellent film quality, the leak current flowing through the entire ferroelectric capacitor can be reduced, and the controllability and uniformity of the potential of each electrode portion are improved. Furthermore, since the voltage applied to the ferroelectric film can be controlled by appropriately setting the film thickness, the value of the coercive electric field as the ferroelectric capacitor and the applied electric field during operation can be controlled so as to be applied to the operating voltage.
【００３９】本発明の更に他の改良されたメモリセル構
成を達成するために提示された構造によると、メモリセ
ルは少なくとも１個のトランジスタで構成されているた
めメモリセルの占める面積は従来より小さくなる。従っ
て、メモリ容量の増大が可能となる。また、強誘電体の
分極状態がトランジスタのＯＮまたはＯＦＦ状態として
記憶されるため、読み出しの際に強誘電体に電界を印加
しなくても記憶状態を検知できる。従って、素子動作の
制御性が良好になる。According to the structure presented to achieve still another improved memory cell structure of the present invention, since the memory cell is composed of at least one transistor, the area occupied by the memory cell is smaller than the conventional one. Become. Therefore, the memory capacity can be increased. Further, since the polarization state of the ferroelectric substance is stored as the ON or OFF state of the transistor, the stored state can be detected without applying an electric field to the ferroelectric substance at the time of reading. Therefore, the controllability of the element operation is improved.
【００４０】本発明の上記した特徴点及びその他の特徴
点については、以下の記載及び図面により、より明確と
される。The above-mentioned characteristic points and other characteristic points of the present invention will be clarified by the following description and drawings.
【００４１】[0041]
【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００４２】〔実施例１〕図１は、本発明の記憶容量の
大幅な増大を可能とする構成の一実施例であり、１個の
メモリセルの等価回路を示したものである。本実施例で
は選択トランジスタとして電界効果トランジスタ（MOSF
ET）が用いられた場合を示している。[Embodiment 1] FIG. 1 shows an embodiment of a configuration capable of greatly increasing the storage capacity of the present invention, and shows an equivalent circuit of one memory cell. In this embodiment, a field effect transistor (MOSF) is used as the selection transistor.
ET) is used.
【００４３】MOSFET１１１のソース（またはドレイン）
電極に４個の強誘電体コンデンサ１１２，１１３，１１
４，１１５の一方の電極が接続され共通電極部３０５と
なっている。Source (or drain) of MOSFET 111
Four ferroelectric capacitors 112, 113, 11 on the electrodes
One electrode of 4, 115 is connected to form a common electrode portion 305.
【００４４】図１では、説明の一例として、強誘電体コ
ンデンサは４個としているが、記憶容量の増大を可能と
する目的のためには、２個以上で有れば良い。各々のコ
ンデンサの他方の電極はそれぞれ独立にプレート線１１
６，１１７，１１８，１１９に接続されている。MOSFET
１１１の他方のソース（またはドレイン）電極はビット
線１２０（ＢＬ）に、更にMOSFET１１１のゲート電極は
ワード線１２１(ＷＬ)に接続される。プレート線１１
６，１１７，１１８，１１９は図１においてはワード線
１２１（ＷＬ）と平行に示されているが、本実施例の一
つとして実際半導体装置における素子配列においても平
行又は略平行としてよい。In FIG. 1, four ferroelectric capacitors are used as an example of the description, but two or more ferroelectric capacitors may be used for the purpose of increasing the storage capacity. The other electrode of each capacitor is a plate line 11 independently.
6, 117, 118, and 119. MOSFET
The other source (or drain) electrode of 111 is connected to the bit line 120 (BL), and the gate electrode of the MOSFET 111 is connected to the word line 121 (WL). Plate line 11
6, 117, 118, and 119 are shown in parallel with the word line 121 (WL), but as one of the present embodiments, they may be parallel or substantially parallel in the actual device arrangement in the semiconductor device.
【００４５】後述するように、強誘電体コンデンサ及び
プレート線を積層することによってメモリセル１個あた
りの素子数及び配線数が多くなってもメモリセル１個の
占める面積は増加を抑えることが出来る。As will be described later, by stacking the ferroelectric capacitors and the plate lines, the area occupied by one memory cell can be suppressed from increasing even if the number of elements and the number of wirings per memory cell increase. .
【００４６】本実施例の構成における素子の動作を明ら
かにするために、さらに隣接又は近接する他のメモリセ
ルも含めて図５に示す。図５には図１に示した回路のメ
モリセルが８個示されている。In order to clarify the operation of the device in the structure of this embodiment, FIG. 5 also shows other memory cells adjacent to or adjacent to each other. FIG. 5 shows eight memory cells of the circuit shown in FIG.
【００４７】ここで説明の都合上、メモリセルは８個と
したが、実際の素子においてはさらに多数のセルが配置
されていることはいうまでもない。For convenience of explanation, the number of memory cells is eight, but it goes without saying that a larger number of cells are arranged in an actual element.
【００４８】各メモリセルの１単位はそれぞれ破線で囲
まれた部分３０１，３０２，３０３，３０４、および、
３４１，３４２，３４３，３４４で示される。メモリセ
ル３４１，３４２，３４３，３４４は単に破線による枠
のみ示されているが、その詳細な構造はメモリセル３０
１，３０２，３０３，３０４と同一であり、ビット線，
ワード線，プレート線が同様に接続されている。ここ
で、１個のメモリセルは１ビットではなく、本実施例の
場合４ビットとなることを改めて注意しておく。One unit of each memory cell is a portion 301, 302, 303, 304 surrounded by broken lines, and
341, 342, 343, 344. The memory cells 341, 342, 343, and 344 are shown only by the broken line frames, but the detailed structure is the memory cell 30.
1, 302, 303, 304 are the same as the bit lines,
Word lines and plate lines are connected in the same way. It should be noted again that one memory cell does not have 1 bit but 4 bits in this embodiment.
【００４９】図５にはさらにダミーメモリセルも示され
ている。ダミーメモリセル３５１，３５２，３５３，３
５４も枠のみ示されているがその回路構成は図４と同一
である。また、ダミーメモリセル内の強誘電体コンデン
サの容量値は、例えば、メモリセル内の１個の強誘電体
コンデンサの容量(ビット容量)より大きい値とされる。
また、ダミーセル内の強誘電体コンデンサの分極状態
は、例えば、常に“０”とされる。メモリセル３０１，
３０２は共通のビット線１２０に接続され、ビット線１
２０の端部にはセンス増幅器３１１が接続されている。
また、メモリセル３４１，３４２は共通のビット線１２
５に接続され、その端部にはセンス増幅器３１１が接続
される。同様に、メモリセル３０３，３０４は共通のビ
ット線122に、メモリセル３４３，３４４は共通のビッ
ト線１２６に接続され、その端部にはセンス増幅器３１
２が接続される。ビット線１２０と１２５、及び、１２
２と１２６はそれぞれ互いに相補的な対となっている。
また、メモリセル３０１，３０３は共通のワード線１２
１に、メモリセル３０２，３０４は共通のワード線１２
３に、メモリセル３４１，３４３は共通のワード線１２
７に、メモリセル３４２，３４４は共通のワード線１２
８に接続されている。ワード線１２１と１２７、及び、
ワード線１２３と１２８と隣接していると考えてよい。
同様にまた、ワード線方向に配列されたメモリセルはそ
れぞれ共通のプレート線に接続されている。また、各ビ
ット線にはダミーメモリセルが接続されている。ダミー
メモリセル３５１，３５３は共通のダミーワード線１５
２に、３５２，３５４は共通のダミーワード線１５１に
接続されている。ワード線（又はダミーワード線）とビ
ット線との交差部にメモリセルあるいはダミーメモリセ
ルが存在している場合は、これに隣接する相補的なビッ
ト線とワード線（又はダミーワード線）との交差部には
メモリセルあるいはダミーメモリセルは存在していな
い。ワード線１２１または１２３が選択されるときは同
時にダミーワード線１５１が選択される。また、ワード
線１２７または１２８が選択されるときは同時にダミー
ワード線１５２が選択される。こうしてあるメモリセル
が選択されたときは、このメモリセルが接続されたビッ
ト線と相補的なビット線に接続されたダミーメモリセル
が同時に選択されることになる。また、各ビット線には
ビット線容量がそれぞれ等価的に接続されている。ビッ
ト線容量は通常ビット容量に比べて十分大きい。また、
各プレート線にはプレート線容量がそれぞれ等価的に接
続されている。プレート線容量はビット容量に比べて例
えば十分小さいように設定される。Dummy memory cells are also shown in FIG. Dummy memory cells 351, 352, 353, 3
54, only the frame is shown, but its circuit configuration is the same as that of FIG. Further, the capacitance value of the ferroelectric capacitor in the dummy memory cell is set to a value larger than the capacitance (bit capacity) of one ferroelectric capacitor in the memory cell, for example.
Further, the polarization state of the ferroelectric capacitor in the dummy cell is, for example, always "0". Memory cell 301,
302 is connected to the common bit line 120, and bit line 1
A sense amplifier 311 is connected to the end of 20.
In addition, the memory cells 341 and 342 share the common bit line 12
5 and the sense amplifier 311 is connected to the end thereof. Similarly, the memory cells 303 and 304 are connected to the common bit line 122, the memory cells 343 and 344 are connected to the common bit line 126, and the sense amplifier 31 is connected to the ends thereof.
2 are connected. Bit lines 120 and 125 and 12
2 and 126 are complementary pairs to each other.
In addition, the memory cells 301 and 303 share the common word line 12
1, the memory cells 302 and 304 share the common word line 12
3, the memory cells 341 and 343 share the common word line 12
7, the memory cells 342 and 344 have the common word line 12
8 is connected. Word lines 121 and 127, and
It may be considered to be adjacent to the word lines 123 and 128.
Similarly, memory cells arranged in the word line direction are connected to a common plate line. Dummy memory cells are connected to each bit line. The dummy memory cells 351 and 353 share the common dummy word line 15
2, 352 and 354 are connected to a common dummy word line 151. When a memory cell or a dummy memory cell exists at the intersection of the word line (or dummy word line) and the bit line, the complementary bit line and the word line (or dummy word line) adjacent to the memory cell or the dummy memory cell are There is no memory cell or dummy memory cell at the intersection. When the word line 121 or 123 is selected, the dummy word line 151 is selected at the same time. When the word line 127 or 128 is selected, the dummy word line 152 is selected at the same time. When a certain memory cell is selected in this manner, the dummy memory cell connected to the bit line complementary to the bit line to which this memory cell is connected is simultaneously selected. Further, bit line capacitors are equivalently connected to each bit line. The bit line capacity is sufficiently larger than the normal bit capacity. Also,
A plate line capacitance is equivalently connected to each plate line. The plate line capacitance is set to be sufficiently smaller than the bit capacitance, for example.
【００５０】素子動作をよりよく理解するために、ま
ず、図６に書き込み動作波形を示す。まず、待機時には
ワード線はＯＦＦであり、共通電極部３０５，３０６，
３０７，３０８等はほぼフローティング状態にある。こ
の時、すべてのプレート線は、例えば、接地電位となっ
ている。このため、すべての強誘電体コンデンサには電
位は加わらず、分極状態は保持される。ここで図５に示
したメモリセル３０１にのみ注目し、強誘電体コンデン
サ１１２に例えば“０”情報を書き込む場合、時刻Ｔ１
にプレート線１１６に書き込み電圧Ｖｏを印加し、（図
６にＰＬとして示した。）同時にその他のプレート線に
は例えばＶｏ／２の電圧を加える。（図６にＰＬ′とし
て示した。）その他のプレート線（ＰＬ′）はＶｏ／２
の電圧がプリチャージされた後フローティング状態とさ
れる。これにより時刻Ｔ１からＴ２の間ではすべての強
誘電体コンデンサにはＶｏ／２以下の電位しか加わら
ず、ヒステリシス特性を角形に制御し、かつ抗電界の値
を適宜設定することによりすべての強誘電体コンデンサ
の状態は変化しない。ビット線１２０は一連の動作中接
地電位に固定される。（図６にＢＬとして示した。）そ
の他のビット線は時刻Ｔ２までの間に例えばＶｏ／２に
プリチャージされフローティング状態にされる。（図６
にＢＬ′として示した。）時刻Ｔ２からＴ３の間にワー
ド線１２１に電圧が加わり、（図６にＷＬとして示し
た。）メモリセル３０１内のMOSFETがＯＮとなるとビッ
ト線１２０(ＢＬ)と共通電極部３０５の電位が同一とな
るため、強誘電体コンデンサ１１２の上側電極に下側電
極に対して正の電圧が加わることになり“０”が書き込
まれる。Ｔ２とＴ３の間、メモリセル３０１の他の強誘
電体コンデンサの上下電極にはフローティングＶｏ／２
と接地電圧が加わるのみであり、その状態が変化するこ
とはない。また、同一のワード線１２１が接続されてい
るメモリセル３０３においてはビット線１２２がＶｏ／
２にプリチャージされているため共通電極部３０７もＶ
ｏ／２程度になり、このセル内の強誘電体コンデンサに
はＶｏ／２以下の電位しか加わらない。時刻Ｔ３にワー
ド線（ＷＬ）がＯＦＦされ、Ｔ４にすべてのプレート線
（ＰＬ，ＰＬ′）の電位が当初の接地電位となり、さら
にその他のビット線（ＢＬ′）の電位も当初の値となる
ことにより一連の動作が完了する。なお、“１”を書き
込むときにはプレート線（ＰＬ）とビット線（ＢＬ）の
動作波形を入れ替えれば良い。To better understand the device operation, first, the write operation waveform is shown in FIG. First, during standby, the word line is OFF, and the common electrode portions 305, 306,
307 and 308 are almost in a floating state. At this time, all the plate lines are at the ground potential, for example. Therefore, no potential is applied to all the ferroelectric capacitors and the polarization state is maintained. Here, when attention is paid only to the memory cell 301 shown in FIG. 5 and, for example, "0" information is written in the ferroelectric capacitor 112, at time T1.
Then, the write voltage Vo is applied to the plate line 116 (shown as PL in FIG. 6), and at the same time, a voltage of Vo / 2, for example, is applied to the other plate lines. (Shown as PL 'in FIG. 6.) Other plate lines (PL') are Vo / 2
After being precharged with the voltage of, the floating state is set. As a result, only a potential of Vo / 2 or less is applied to all the ferroelectric capacitors between times T1 and T2, and the hysteresis characteristics are controlled to be rectangular, and the value of the coercive electric field is set appropriately so that all ferroelectric The state of the body capacitor does not change. The bit line 120 is fixed to the ground potential during a series of operations. (Indicated as BL in FIG. 6) The other bit lines are precharged to, for example, Vo / 2 and are brought into a floating state by time T2. (Fig. 6
Are shown as BL '. ) When a voltage is applied to the word line 121 between times T2 and T3 and the MOSFET in the memory cell 301 is turned on (the WL in FIG. 6), the potentials of the bit line 120 (BL) and the common electrode portion 305 are changed. Since they are the same, a positive voltage is applied to the upper electrode of the ferroelectric capacitor 112 with respect to the lower electrode, and "0" is written. Between T2 and T3, floating Vo / 2 is applied to the upper and lower electrodes of another ferroelectric capacitor of the memory cell 301.
And the ground voltage is only applied, and the state does not change. In the memory cell 303 to which the same word line 121 is connected, the bit line 122 is Vo /
Since it is precharged to 2, the common electrode portion 307 is also V
It becomes about o / 2, and only a potential of Vo / 2 or less is applied to the ferroelectric capacitor in this cell. At time T3, the word line (WL) is turned off, at T4, the potentials of all plate lines (PL, PL ') become the initial ground potential, and the potentials of the other bit lines (BL') also become the initial values. This completes a series of operations. When writing "1", the operation waveforms of the plate line (PL) and the bit line (BL) may be exchanged.
【００５１】以上の動作で選択されていないビット線や
プレート線は適宜プリチャージされたフローティング状
態とされているが、本発明においては必須ではない。す
なわち、ビット線容量，ビット容量，プレート線容量な
どの大小関係が適宜選定されていればプリチャージする
必要はない。但し、通常の構成においては例えばビット
線容量はビット容量にくらべて十分大きい。このため、
例えば図６のＴ２とＴ３の間、即ち、メモリセル３０３
の強誘電体コンデンサ１４１とビット線容量との直列接
続には、プレート線１１６（ＰＬ）の電位がＶｏであ
り、ビット線容量の他方の電極が接地電位であるため電
圧Ｖｏが加わる。ビット線容量は強誘電体コンデンサ１
４１のビット容量より十分大きいため電圧はほとんどコ
ンデンサ１４１に加わり、状態が破壊されやすくなる。
しかし、上述のように例えばＶｏ／２のプリチャージを
適宜行えば電荷が放電されるまでの間はプリチャージ電
圧に保たれ分極状態は破壊されにくくなる。このよう
に、プリチャージを適宜用いた駆動方法は本発明の構成
を実現する上でさらに有効な方法である。なお、当然な
がら一連の作動はプリチャージ電荷が放電される前に完
了するのが望ましい。以上でプリチャージ電圧はＶｏ／
２とされたが適宜選定されたタイミングによって他の電
圧に設定ないしは変化させてもかまわない。Bit lines and plate lines which are not selected by the above operation are appropriately precharged in a floating state, but they are not essential in the present invention. That is, if the magnitude relationship among the bit line capacitance, the bit capacitance, the plate line capacitance, etc. is appropriately selected, it is not necessary to precharge. However, in the normal configuration, for example, the bit line capacitance is sufficiently larger than the bit capacitance. For this reason,
For example, between T2 and T3 in FIG. 6, that is, the memory cell 303.
The voltage Vo is applied to the serial connection of the ferroelectric capacitor 141 and the bit line capacitance because the potential of the plate line 116 (PL) is Vo and the other electrode of the bit line capacitance is the ground potential. Bit line capacity is ferroelectric capacitor 1
Since it is sufficiently larger than the bit capacity of 41, almost all the voltage is applied to the capacitor 141, and the state is easily destroyed.
However, if the precharge of Vo / 2 is appropriately performed as described above, the precharge voltage is maintained until the charge is discharged, and the polarization state is less likely to be destroyed. Thus, the driving method using the precharge as appropriate is a more effective method for realizing the configuration of the present invention. Of course, it is desirable that the series of operations be completed before the precharge charges are discharged. The precharge voltage is Vo /
However, the voltage may be set or changed to another voltage according to the timing properly selected.
【００５２】〔実施例２〕次に、読み出し動作の一実施
例を示す。[Embodiment 2] Next, an embodiment of the read operation will be described.
【００５３】図７は読み出し波形を示したものである。FIG. 7 shows a read waveform.
【００５４】すべての強誘電体コンデンサは“０”また
は“１”の分極状態が確定しており、いま、図５中のメ
モリセル３０１の強誘電体コンデンサ１１２の状態を読
み出すものとする。The polarization state of "0" or "1" is fixed in all the ferroelectric capacitors, and the state of the ferroelectric capacitor 112 of the memory cell 301 in FIG. 5 is read out now.
【００５５】この実施例においては読み出すメモリセル
に接続されたビット線及びこれと相補的なビット線はそ
の他のビット線と異なった駆動状態とされる。In this embodiment, the bit line connected to the memory cell to be read and the bit line complementary to the bit line are driven differently from the other bit lines.
【００５６】まず、時刻Ｔ１までの間にプレート線１１
６（ＰＬ）以外のすべてのプレート線（ＰＬ′）、及
び、ビット線１２０，１２５以外のすべてのビット線
(ＢＬ′)に例えばＶｏ／２の電位をプリチャージし、フ
ローティング状態としておく。First, the plate line 11 is turned on by the time T1.
All plate lines (PL ') other than 6 (PL) and all bit lines other than bit lines 120 and 125
(BL ') is precharged with a potential of Vo / 2, for example, and kept in a floating state.
【００５７】次に、時刻Ｔ１にワード線１２１(ＷＬ)に
電圧が加わり共通電極部３０５とビット線１２０が接続
される。ビット線１２０，１２５(ＢＬ)は接地電位にプ
リチャージしフローティング状態にある。Next, at time T1, a voltage is applied to the word line 121 (WL) to connect the common electrode portion 305 and the bit line 120. The bit lines 120 and 125 (BL) are precharged to the ground potential and are in a floating state.
【００５８】時刻Ｔ２にプレート線１１６（ＰＬ）に読
み出し電圧Ｖｏが加わる。すると強誘電体コンデンサ１
１２の分極状態に応じてビット線１２０（ＢＬ）に電位
Ｂ１あるいは電位Ｂ０が現われる。電位Ｂ１及び電位Ｂ
０はそれぞれ“１"及び“０"の分極状態に対応する。こ
こで、“０”状態では分極の方向と電圧印加の方向が同
一のため分極状態は変化しない。この場合は電界に比例
した電荷の変化ないしは分極値のわずかな変化があるの
みである。このためビット線１２０にはわずかな電荷が
流れるだけであり、ビット線１２０の電位の増加はわず
かである。この時、相補的なビット線１２５に接続され
たダミーセル３５２も同様に読み出される。ダミーセル
の分極状態は前述のように常に“０”状態とされてい
る。ダミーセルの強誘電体コンデンサの容量は大きいた
めビット線１２５の電位増加はビット線１２０の電位増
加より大きく、これによってビット線１２０はLow と判
定される。“１”状態は分極の方向と電圧印加の方向が
反対となっている。このためＴ２からＴ３の間に分極が
反転する。すなわち、本実施例では読み出しは破壊的で
ある。このとき、分極値の大きな変化があるためビット
線１２０には大きな電荷が流れ、ビット線１２０の電位
の変化は大きい。相補的なビット線１２５の電位増加は
上記と同様のためビット線１２０の電位増加はビット線
１２５の電位増加より大きくビット線１２０に現われた
電位はHighと判定される。At time T2, the read voltage Vo is applied to the plate line 116 (PL). Then the ferroelectric capacitor 1
The potential B1 or the potential B0 appears on the bit line 120 (BL) depending on the polarization state of 12. Potential B1 and potential B
0 corresponds to the polarization states of "1" and "0", respectively. Here, in the "0" state, the polarization state does not change because the polarization direction and the voltage application direction are the same. In this case, there is only a change in charge proportional to the electric field or a slight change in polarization value. Therefore, only a small amount of charge flows through the bit line 120, and the potential of the bit line 120 increases only slightly. At this time, the dummy cell 352 connected to the complementary bit line 125 is also read. The polarization state of the dummy cell is always "0" as described above. Since the capacity of the ferroelectric capacitor of the dummy cell is large, the potential increase of the bit line 125 is larger than the potential increase of the bit line 120, and thus the bit line 120 is determined to be Low. In the "1" state, the polarization direction and the voltage application direction are opposite. Therefore, the polarization is inverted between T2 and T3. That is, reading is destructive in this embodiment. At this time, a large change in the polarization value causes a large amount of charge to flow through the bit line 120, resulting in a large change in the potential of the bit line 120. Since the potential increase of the complementary bit line 125 is similar to the above, the potential increase of the bit line 120 is larger than the potential increase of the bit line 125, and the potential appearing on the bit line 120 is judged to be High.
【００５９】時刻Ｔ３にセンス増幅器３１１が動作し始
め、Ｂ１の電位の場合はＶｏへ、Ｂ０の電位の場合は接
地電位へ増幅する。At time T3, the sense amplifier 311 starts to operate and amplifies to Vo when the potential is B1 and to the ground potential when the potential is B0.
【００６０】時刻Ｔ４にプレート線１１６（ＰＬ）の電
位が接地電位にされる。すると、強誘電体コンデンサ１
１２が“１”状態になっていた場合には、上側電極に対
して下側電極に正の電位が加わることになり、初めの状
態が再書き込みされる。ちなみに、コンデンサ１１２が
“０”状態になっていた場合は当初の分極方向と反対方
向には電界が加わらないため分極状態は変化しない。At time T4, the potential of the plate line 116 (PL) is set to the ground potential. Then, the ferroelectric capacitor 1
When 12 is in the "1" state, a positive potential is applied to the lower electrode with respect to the upper electrode, and the initial state is rewritten. By the way, when the capacitor 112 is in the “0” state, the electric field is not applied in the direction opposite to the initial polarization direction, and therefore the polarization state does not change.
【００６１】その後、時刻Ｔ５にワード線１２１（Ｗ
Ｌ）がＯＦＦとなりその他の電極も適宜当初の状態にさ
れる。After that, at time T5, the word line 121 (W
L) is turned off, and the other electrodes are appropriately returned to the initial state.
【００６２】一連の動作中強誘電体コンデンサ１１２以
外のコンデンサにはＶｏ／２以下の電位しか加わらない
ためヒステリシス特性を角形に制御し、抗電界の値を適
宜制御することによりこれらの分極状態が変化すること
はない。Since a potential other than Vo / 2 is applied to capacitors other than the ferroelectric capacitor 112 during a series of operations, these polarization states are controlled by controlling the hysteresis characteristic to be rectangular and controlling the value of the coercive electric field appropriately. It doesn't change.
【００６３】本実施例においてはビット線，プレート線
へのプリチャージ電圧あるいはタイミングを適宜選択で
きるため、選択されていない強誘電体コンデンサに加わ
る電位を小さくでき、情報の保持特性が良好となる。In this embodiment, since the precharge voltage or the timing for the bit line and the plate line can be appropriately selected, the potential applied to the unselected ferroelectric capacitors can be reduced and the information retention characteristic becomes good.
【００６４】〔実施例３〕本実施例においてはプレート
線はビット線に平行に配置される。[Embodiment 3] In this embodiment, the plate lines are arranged parallel to the bit lines.
【００６５】図８は本実施例のプレート線がビット線に
平行な構成の回路結線図を示したものである。図５と同
様に、本実施例においては、４個のメモリセル、並び
に、略記された相補メモリセル及びダミーセルのみが記
されている。メモリセルは図５同様４ビット、即ち４個
の強誘電性コンデンサと１個の選択トランジスタから構
成されるとしているが、４ビット以上の多ビットとして
もかまわない。FIG. 8 shows a circuit connection diagram in which the plate line of this embodiment is parallel to the bit line. Similar to FIG. 5, in this embodiment, only four memory cells, and abbreviated complementary memory cells and dummy cells are shown. The memory cell is assumed to have four bits as in FIG. 5, that is, four ferroelectric capacitors and one selection transistor, but may have four bits or more.
【００６６】本実施例に示された４ビットのメモリセル
７０１，７０２，７０３，７０４はワード線及びビット
線については図５同様の結線と成っている。即ち、メモ
リセル７０１，７０３及び７０２，７０４はそれぞれ共
通のワード線７２１及び723に結線されている。また、
メモリセル７０１，７０２及び７０３，７０４はそれぞ
れ共通のビット線７１５及び７１７に結線されている。
ビット線７１５，717はそれぞれセンス増幅器７０９，
７１０に結線され、これらのセンス増幅器はビット線７
１５，７１７と相補的なビット線７１６，７１８が結線
されている。ワード線７２１，７２３とビット線７１６
及び７１８の交点にはメモリセルは存在せず、またワー
ド線７２２，７２４とビット線７１５，７１７の交点に
もメモリセルは存在しない。ワード線７２２，７２４と
ビット線７１６，７１８の交点にはメモリセル７０５，
７０６，７０７，７０８が存在し、これらは点線の枠の
み示されているが、これらの回路的構成はメモリセル７
０１，７０２，７０３，７０４と同様であり、さらにプ
レート線が同様に接続されている。ビット線715,７１
６，７１７，７１８には、それぞれ実線の枠で示された
ダミーセル７１１，７１２，７１３，７１４が結線さ
れ、ダミーセル７１１，７１３は共通のワード線７１９
に、７１２，７１４は共通のワード線７２０に結線され
ている。ダミーセル７１１，７１２，７１３，７１４
は、例えば本体のメモリセルと同様であるが、一例とし
てはワード線にゲートが接続され、ビット線に一方のソ
ース（またはドレイン）電極が接続された１個のトラン
ジスタと１個のコンデンサとから構成される。In the 4-bit memory cells 701, 702, 703, 704 shown in this embodiment, the word lines and the bit lines are connected in the same way as in FIG. That is, the memory cells 701, 703 and 702, 704 are connected to the common word lines 721 and 723, respectively. Also,
The memory cells 701, 702 and 703, 704 are connected to common bit lines 715 and 717, respectively.
Bit lines 715 and 717 are respectively sense amplifiers 709,
710 connected to bit line 7
Bit lines 716 and 718 complementary to 15, 717 are connected. Word lines 721 and 723 and bit line 716
, 718 there is no memory cell at the intersection, and there are no memory cells at the intersections of the word lines 722, 724 and the bit lines 715, 717. At the intersections of the word lines 722 and 724 and the bit lines 716 and 718, the memory cells 705 and
Although there are 706, 707, and 708, and these are shown only in a frame surrounded by a dotted line, these circuit configurations have the memory cell 7
01, 702, 703, 704, and the plate lines are similarly connected. Bit line 715,71
6, 717 and 718 are connected to dummy cells 711, 712, 713 and 714, respectively, which are indicated by solid line frames, and the dummy cells 711 and 713 are connected to a common word line 719.
In addition, 712 and 714 are connected to a common word line 720. Dummy cells 711, 712, 713, 714
Is similar to, for example, a memory cell of the main body, but as an example, one transistor and one capacitor in which a gate is connected to a word line and one source (or drain) electrode is connected to a bit line and a capacitor are used. Composed.
【００６７】実施例１の図５と異なる点は、プレート線
７２５，７２６，７２７，７２８及び７２９，７３０，
７３１，７３２が、夫々ビット線に平行であって、ビッ
ト線に平行なメモリセル７０１，７０２、及び７０３，
７０４等について共通化されている点にある。The point different from FIG. 5 of the first embodiment is that the plate lines 725, 726, 727, 728 and 729, 730,
731 and 732 are parallel to the bit lines, respectively, and memory cells 701, 702 and 703, which are parallel to the bit lines.
704 and the like are common.
【００６８】図９は本実施例のプレート線がビット線に
平行な構成における書き込み波形の一実施例を示したも
のである。時刻Ｔ１までに選択されていない強誘電体コ
ンデンサのプレート線（ＰＬ′）の電位を例えばＶｏ／
３にしておく。次に、時刻Ｔ１に選択された強誘電体コ
ンデンサのプレート線（ＰＬ）に電位Ｖｏを加える。時
刻Ｔ１と時刻Ｔ２の間には選択された強誘電体コンデン
サのプレート線が共通化されている他の強誘電体コンデ
ンサには２個以上の直列接続に２Ｖｏ／３の電位がかか
るので選択されていない強誘電体コンデンサにはＶｏ／
３程度の電圧しかかからない。次に、時刻Ｔ２にワード
線（ＷＬ）に電圧がかかる。ビット線（ＢＬ）の電位は
動作中常に接地電位にされる。このため時刻Ｔ２と時刻
Ｔ３の間に、選択された強誘電体コンデンサに“０”状
態が書き込まれる。またこの時選択されていない強誘電
体コンデンサにはＶｏ／３程度の電圧しかかからない。
次に、時刻Ｔ３にワード線（ＷＬ）がＯＦＦとなり、さ
らにプレート線（ＰＬ，ＰＬ′）も元の状態にされる。
“０”状態の書き込みはプレート線（ＰＬ）とビット線
（ＢＬ）の波形を入れ替えれば良い。FIG. 9 shows an embodiment of a write waveform in the structure in which the plate line of this embodiment is parallel to the bit line. The potential of the plate line (PL ') of the ferroelectric capacitor not selected by time T1 is Vo /
Leave it at 3. Next, the potential Vo is applied to the plate line (PL) of the ferroelectric capacitor selected at time T1. Between the time T1 and the time T2, the plate line of the selected ferroelectric capacitor is shared, and the other ferroelectric capacitors are selected because a potential of 2 Vo / 3 is applied to two or more series connections. For ferroelectric capacitors that do not have Vo /
Only a voltage of about 3 is required. Next, a voltage is applied to the word line (WL) at time T2. The potential of the bit line (BL) is always set to the ground potential during operation. Therefore, the "0" state is written in the selected ferroelectric capacitor between the time T2 and the time T3. Further, at this time, only a voltage of Vo / 3 is applied to the unselected ferroelectric capacitors.
Next, at time T3, the word line (WL) is turned off, and the plate lines (PL, PL ') are also returned to their original state.
For writing in the "0" state, the waveforms of the plate line (PL) and the bit line (BL) may be exchanged.
【００６９】図１０は本実施例のプレート線がビット線
に平行な構成における読み出し波形の一実施例を示した
ものである。時刻Ｔ１にワード線(ＷＬ)に電位を加え
る。次に、時刻Ｔ２に選択された強誘電体コンデンサの
プレート線(ＰＬ)にＶｏ、選択されない強誘電体コンデ
ンサのプレート線（ＰＬ′）にＶｏ／３の電位を加え
る。すると、ビット線（ＢＬ）に分極状態に応じてＢ１
（“１”状態）またはＢ０（“０”状態）の電位が現れ
る。時刻Ｔ２と時刻Ｔ３の間には、選択されていない強
誘電体コンデンサにはＶｏ／３程度の電圧しかかからな
い。時刻Ｔ３にセンス増幅器が動作し始め、Ｂ１の電位
をＶｏへ、Ｂ０の電位を接地電位へ移行させる。同時に
選択されない強誘電体コンデンサのプレート線（Ｐ
Ｌ′）に２Ｖｏ／３の電位を加える。これによって、選
択されていない強誘電体コンデンサにはＶｏ／３程度の
電圧しかかからない。時刻Ｔ４にプレート線（ＰＬ）が
接地電位となり、時刻Ｔ４と時刻Ｔ５の間に再書き込み
が行われる。次に、時刻Ｔ５にワード線(ＷＬ)がＯＦＦ
となり、さらにビット線（ＢＬ），プレート線（Ｐ
Ｌ′）も元の状態にされる。一連の書き込み，読み出し
動作中選択されていない強誘電体コンデンサにはＶｏ／
３程度の電圧しかかからないため分極状態が破壊されに
くい。また、本構成ではビット線とプレート線が平行の
ためビット線とプレート線の電位を同期させるのが容易
である。FIG. 10 shows an embodiment of the read waveform in the structure in which the plate line of this embodiment is parallel to the bit line. At time T1, a potential is applied to the word line (WL). Next, at time T2, Vo is applied to the plate line (PL) of the selected ferroelectric capacitor, and Vo / 3 is applied to the plate line (PL ') of the unselected ferroelectric capacitor. Then, B1 is applied to the bit line (BL) according to the polarization state.
(“1” state) or B0 (“0” state) potential appears. Between time T2 and time T3, a voltage of about Vo / 3 is applied to the unselected ferroelectric capacitors. At time T3, the sense amplifier starts to operate, shifting the potential of B1 to Vo and the potential of B0 to the ground potential. Plate lines of ferroelectric capacitors that are not selected at the same time (P
A potential of 2 Vo / 3 is applied to L '). As a result, a voltage of about Vo / 3 is applied to the unselected ferroelectric capacitors. At time T4, the plate line (PL) becomes the ground potential, and rewriting is performed between time T4 and time T5. Next, at time T5, the word line (WL) is turned off.
In addition, bit line (BL), plate line (P
L ') is also restored to its original state. During a series of writing and reading operations, Vo /
Since only a voltage of about 3 is applied, the polarization state is not easily destroyed. Further, in this configuration, since the bit line and the plate line are parallel to each other, it is easy to synchronize the potentials of the bit line and the plate line.
【００７０】〔実施例４〕本実施例においては駆動線は
ワード線と平行ではなく、またそれぞれの駆動線は互い
に平行ではない。即ち、駆動線のいくつかはワード線方
向にもビット線方向にも平行でない位置のメモリセルと
共通化されている。[Embodiment 4] In this embodiment, the drive lines are not parallel to the word lines, and the drive lines are not parallel to each other. That is, some of the drive lines are shared with the memory cells at positions that are not parallel to the word line direction or the bit line direction.
【００７１】図１１は本実施例の回路結線図を示したも
のである。図１１ではメモリセルは、１メモリセルあた
り４ビットの記憶容量を有し、四角形の枠で示される。
ビット線，ワード線，駆動線のそれぞれは直線で示さ
れ、ダミーセルセンス増幅器（アンプ）などは省略され
ている。図１１（ａ）にはメモリセルとビット線，ワー
ド線のみ示されており、本実施例でもこれらの結線関係
は前述の実施例と同様である。図１１（ｂ）はメモリセ
ルあたり４本のプレート線を含めて示したものである。
後述するように、駆動線は、好ましくは積層して形成さ
れるので、このように平行でなくともよい。駆動線の結
線をより明確にするため、各層の駆動線とメモリセルを
別々に示したのが図１１（ｃ），（ｄ），（ｅ），
（ｆ）である。駆動線の積層順番は段差を考慮した上
で、駆動線の加工が容易であって、また配線容量が小さ
くなるように選定される。この場合は、前述の実施例で
示したように直列接続された２個あるいは３個の選定さ
れていない強誘電体コンデンサに電圧Ｖｏが加わること
がない。すなわち、電圧Ｖｏはさらに多数の直列接続さ
れた選択されていない強誘電体コンデンサに加わること
になる。従って、選択されていない強誘電体コンデンサ
にかかる電圧がさらに小さくなり、分極状態が変化しに
くくなる。FIG. 11 shows a circuit connection diagram of this embodiment. In FIG. 11, each memory cell has a storage capacity of 4 bits per memory cell and is indicated by a rectangular frame.
Each of the bit line, word line, and drive line is shown by a straight line, and the dummy cell sense amplifier (amplifier) and the like are omitted. FIG. 11A shows only the memory cells, the bit lines and the word lines, and in this embodiment, the connection relationship between them is the same as in the previous embodiments. FIG. 11B shows the memory cell including four plate lines.
As will be described later, the drive lines are preferably formed by stacking, and thus need not be parallel. In order to make the connection of the drive lines clearer, the drive lines and memory cells of each layer are shown separately in FIGS. 11C, 11D, and 11E.
(F). The stacking order of the drive lines is selected in consideration of the step difference so that the drive lines can be easily processed and the wiring capacitance can be reduced. In this case, the voltage Vo is not applied to the two or three unselected ferroelectric capacitors connected in series as shown in the above embodiment. That is, the voltage Vo will be applied to a larger number of unselected ferroelectric capacitors connected in series. Therefore, the voltage applied to the non-selected ferroelectric capacitor is further reduced, and the polarization state is less likely to change.
【００７２】以上説明された実施例では、読出し時にビ
ット線に現われる電位はダミーセルが接続された相補的
ビット線の電位との比較によって判定されたが、例え
ば、基準電源を相補的ビット線に接続して電位を比較す
る方法でもよい。また、ダミーセルは適宜に設定された
常誘電性のコンデンサを用いて形成しても構わない。In the embodiment described above, the potential appearing on the bit line during reading is determined by comparison with the potential on the complementary bit line to which the dummy cell is connected. For example, a reference power source is connected to the complementary bit line. Alternatively, a method of comparing the potentials may be used. Further, the dummy cell may be formed by using an appropriately set paraelectric capacitor.
【００７３】以上説明された記憶容量の大幅な増大を可
能とする構成の素子の駆動は、上記メモリセルがアレイ
状に配置された領域の周辺に設けられた電気回路によっ
てなされる。これらの周辺回路は、基本的には従来と同
様である。即ち通常と同様の入出力バッファに加え、ワ
ード線を選択するデコーダ回路，ビット線の電位を検出
するセンス増幅器およびビット線を選択するＹ選択回路
等である。Ｖｏ／２電位の設定やプリチャージ，フロー
ティングなども従来と同様の方法により実現される。回
路はＣＭＯＳ，ＢｉＣＭＯＳあるいはBipolar のいずれ
で構成してもよい。The drive of the element having the structure capable of greatly increasing the storage capacity described above is performed by an electric circuit provided around the region where the memory cells are arranged in an array. These peripheral circuits are basically the same as conventional ones. That is, in addition to the same input / output buffer as usual, a decoder circuit for selecting a word line, a sense amplifier for detecting the potential of a bit line, a Y selection circuit for selecting a bit line, and the like. The setting of Vo / 2 potential, precharge, floating, etc. are also realized by the same method as the conventional one. The circuit may be composed of CMOS, BiCMOS or Bipolar.
【００７４】従来と異なるのは駆動線のうち特定の１本
を選択するための選択回路を設けた点である。すなわ
ち、前述のように本実施例の記憶容量の大幅な増大を可
能とする構成では、特定の１ビットの選択はワード線と
ビット線と駆動線の夫々について特定の１本を選択する
ことにより行われる。従って、プレート線選択回路には
デコーダ回路及びＹ選択回路等と同様にアドレス信号の
一部が入力される。したがって、基本的にはこの回路は
デコーダ回路と同一であるが、前述の実施例に示された
動作波形を実現するための回路構成とされるべきであ
る。The difference from the prior art is that a selection circuit for selecting a specific one of the drive lines is provided. That is, as described above, in the configuration capable of significantly increasing the storage capacity of the present embodiment, the selection of a specific 1 bit is performed by selecting a specific one of the word line, the bit line and the drive line. Done. Therefore, part of the address signal is input to the plate line selection circuit as in the decoder circuit and the Y selection circuit. Therefore, although this circuit is basically the same as the decoder circuit, it should have a circuit configuration for realizing the operation waveforms shown in the above-described embodiments.
【００７５】駆動線選択回路は駆動線がワード線に平行
の場合はデコーダ回路と同一の領域、あるいは、メモリ
アレイをはさんでデコーダ回路の反対側の領域に配置さ
れる。デコーダ回路と同一の領域の場合はアドレス信号
配線の配置が容易である。またこの場合駆動線の駆動と
ワード線の駆動を同期させることが容易である。メモリ
アレイをはさんでデコーダ回路の反対側の領域の場合は
素子および接続配線の配置が容易である。駆動線がビッ
ト線に平行の場合はセンス増幅器と同一の領域、あるい
は、メモリアレイをはさんでセンス増幅器の反対側の領
域に配置される。この場合、駆動線の駆動とビット線の
駆動を同期させることが容易である。後述するように望
ましくは強誘電体コンデンサ及び駆動線は積層されるた
めメモリセル１個あたりの配線数が多くなってもメモリ
セル面積は増加しないが、駆動線選択回路に駆動線を接
続する部分ではスルーホールを適宜配置して各配線を半
導体基板上に形成された駆動線選択回路の電極に接続す
る必要がある。When the drive line is parallel to the word line, the drive line selection circuit is arranged in the same region as the decoder circuit or in the region opposite to the decoder circuit across the memory array. In the case of the same area as the decoder circuit, the address signal wiring can be easily arranged. Further, in this case, it is easy to synchronize the driving of the drive lines and the driving of the word lines. In the case of the area on the opposite side of the decoder circuit across the memory array, it is easy to arrange the elements and connection wirings. When the drive line is parallel to the bit line, it is arranged in the same region as the sense amplifier or in the region opposite to the sense amplifier across the memory array. In this case, it is easy to synchronize the driving of the drive lines and the driving of the bit lines. As will be described later, since the ferroelectric capacitor and the drive line are preferably laminated, the memory cell area does not increase even if the number of wirings per memory cell increases, but the portion that connects the drive line to the drive line selection circuit. Then, it is necessary to appropriately arrange through holes to connect each wiring to the electrodes of the drive line selection circuit formed on the semiconductor substrate.
【００７６】〔実施例５〕図１２は本発明の記憶容量の
大幅な増大を可能とする構造の別の一実施例の断面図を
示したものである。[Embodiment 5] FIG. 12 is a sectional view of another embodiment of the structure of the present invention which enables a large increase in storage capacity.
【００７７】ここではメモリセルをおよそ２個分示して
いる。各メモリセルは４ビットの記憶容量を実現する構
造となっている。半導体基板３６１上に例えばNMOSFET3
62，３６３が形成され選択トランジスタとなっている。
ＦＥＴ３６２，３６３のソースドレイン拡散層３６４は
共通化され、ビット線３６５に接続されている。本実施
例ではビット線シールド構造となっている。Here, about two memory cells are shown. Each memory cell has a structure that realizes a storage capacity of 4 bits. For example, NMOSFET 3 is formed on the semiconductor substrate 361.
62 and 363 are formed to serve as selection transistors.
The source / drain diffusion layers 364 of the FETs 362 and 363 are made common and connected to the bit line 365. In this embodiment, it has a bit line shield structure.
【００７８】ＦＥＴ３６２，３６３のゲート電極３６
８，３６９はワード線となっている。ＦＥＴ３６２，３
６３の他方のソースドレイン拡散層３６６，３６７は以
下に示すように複数個の強誘電体コンデンサの共通電極
部に接続されている。Gate electrodes 36 of FETs 362 and 363
8,369 are word lines. FET 362,3
The other source / drain diffusion layers 366 and 367 of 63 are connected to the common electrode portions of a plurality of ferroelectric capacitors as shown below.
【００７９】以下、図１２の左右のメモリセルの構造は
同一のため右側のメモリセルのみについて説明する。Since the left and right memory cells in FIG. 12 have the same structure, only the right memory cell will be described.
【００８０】層間膜３７０及びコンタント孔が形成され
た後、ＦＥＴ３６３のソースドレイン電極３６７に接続
される電極３７２が形成されている。この後、もし、絶
縁膜を形成し、駆動線電極を積層すると従来の公知のＤ
ＲＡＭの構造と同一となる。本実施例では、次に、強誘
電体絶縁層３７３が積層されている。強誘電体絶縁膜３
７３にコンタント孔３７１があけられ、次に電極３７
４，３７６が形成されている。電極３７４は電極３７２
と接続されている。また、電極３７６は駆動線の一つで
ある。次に、強誘電体絶縁膜３７７が積層されている。
強誘電体絶縁膜３７７にコンタクト孔３７５があけら
れ、次に電極３７８，３８３が形成されている。電極３
８３は電極３７４と接続されている。また、電極３７８
は駆動線の一つである。同様に、強誘電体絶縁膜３８７
が積層されている。強誘媒体絶縁膜３８７にコンタクト
孔３７９があけられ、次に電極３８１，３８８が形成さ
れている。電極３８１は電極３８３と接続されている。
また、電極３８８は駆動線の一つである。次に、強誘電
体絶縁膜３８９が積層されている。強誘電体絶縁膜３８
９にコンタクト孔３８２があけられ、次に電極３８４，
３９１が形成されている。電極３９１は電極３８１と接
続されている。また、電極３８４は駆動線の一つであ
る。さらに、強誘電体絶縁膜３９２が積層されている。
強誘電体絶縁膜３９２にコンタクト孔３９３があけら
れ、次に電極３９４が形成されている。電極３９４は電
極３９１と接続されている。最後に保護絶縁膜３８６が
形成されている。こうして、電極３７２，３７４，３８
３，３８１，３９１，３９４は接続されて共通電極部と
なっており、また、駆動線３７６は強誘電体絶縁膜３７
３，３７７を介して共通電極部と対向して強誘電体コン
デンサを形成し、同じく駆動線３７８は強誘電体絶縁膜
３７７，３８７を介して、駆動線３８８は強誘電体絶縁
膜３８７，３８９を介して、駆動線３８４は強誘電体絶
縁膜３８９，３９２を介してそれぞれ強誘電体コンデン
サを形成している。ここで強誘電体絶践膜は後述するよ
うに常誘電性の絶縁膜との積層膜としても良い。また、
適宜にプレーナ工程が挿入されていても良い。共通電極
部はメモリセルに固有でそれぞれ弧立しているが、駆動
線は隣接するメモリセルの駆動線と接続されていること
に注意すべきである。このような構成によって、従来１
ビットの１個のメモリセルが占めていた面積に本実施例
の場合４ビットの１個のメモリセルが形成される。本実
施例では積層した共通電極部及び駆動線は垂直方向に形
成されているが斜め上方に積層した構造としてもよい。
本実施例ではビット線シールド構造を採用しているため
強誘電体コンデンサ形成後にビット線を取り出すコンタ
ントを形成する必要がなく、強誘電体コンデンサの面積
を大きくすることができる。After the interlayer film 370 and the contact holes are formed, the electrode 372 connected to the source / drain electrode 367 of the FET 363 is formed. After that, if an insulating film is formed and drive line electrodes are stacked, the conventional D
It has the same structure as the RAM. In this embodiment, next, the ferroelectric insulating layer 373 is laminated. Ferroelectric insulating film 3
73, a contact hole 371 is formed, and then the electrode 37
4, 376 are formed. Electrode 374 is electrode 372
Connected with. The electrode 376 is one of the drive lines. Next, the ferroelectric insulating film 377 is laminated.
Contact holes 375 are formed in the ferroelectric insulating film 377, and then electrodes 378 and 383 are formed. Electrode 3
83 is connected to the electrode 374. Also, the electrode 378
Is one of the drive lines. Similarly, a ferroelectric insulating film 387
Are stacked. Contact holes 379 are formed in the ferroelectric medium insulating film 387, and then electrodes 381 and 388 are formed. The electrode 381 is connected to the electrode 383.
The electrode 388 is one of the drive lines. Next, the ferroelectric insulating film 389 is laminated. Ferroelectric insulating film 38
9 has a contact hole 382 formed therein, and then an electrode 384,
391 is formed. The electrode 391 is connected to the electrode 381. The electrode 384 is one of the drive lines. Further, a ferroelectric insulating film 392 is laminated.
A contact hole 393 is formed in the ferroelectric insulating film 392, and then an electrode 394 is formed. The electrode 394 is connected to the electrode 391. Finally, the protective insulating film 386 is formed. Thus, the electrodes 372, 374, 38
3, 381, 391 and 394 are connected to form a common electrode portion, and the drive line 376 is connected to the ferroelectric insulating film 37.
A ferroelectric capacitor is formed so as to face the common electrode portion via the electrodes 3, 3, 377, and similarly, the drive line 378 is through the ferroelectric insulating films 377 and 387, and the drive line 388 is the ferroelectric insulating films 387 and 389. The drive line 384 forms a ferroelectric capacitor via the ferroelectric insulating films 389 and 392. Here, the ferroelectric stricture film may be a laminated film with a paraelectric insulating film as described later. Also,
A planar process may be appropriately inserted. It should be noted that the common electrode portions are peculiar to the memory cells and are erected, but the drive lines are connected to the drive lines of the adjacent memory cells. With such a configuration, conventional 1
In the case of the present embodiment, one 4-bit memory cell is formed in the area occupied by one bit memory cell. In the present embodiment, the laminated common electrode portion and drive line are formed in the vertical direction, but may be laminated obliquely upward.
In this embodiment, since the bit line shield structure is adopted, it is not necessary to form a contact for taking out the bit line after forming the ferroelectric capacitor, and the area of the ferroelectric capacitor can be increased.
【００８１】〔実施例６〕図１３は本発明の記憶容量の
大幅な増大を可能とする構造の他の実施例の断面図を示
したものである。[Embodiment 6] FIG. 13 shows a sectional view of another embodiment of the structure of the present invention capable of greatly increasing the storage capacity.
【００８２】図１３ではメモリセルをおよそ１個分示し
ている。メモリセルは４ビットを実現する構造となって
いる。図１０の実施例と同様に半導体基板４００上に例
えばNMOSFET４０１ が形成され選択トランジスタとなっ
ている。ＦＥＴ４０１のソースドレイン拡散層４０２は
以下に示すように複数個の強誘電体コンデンサの共通電
極部に接続されている。FIG. 13 shows about one memory cell. The memory cell has a structure that realizes 4 bits. Similar to the embodiment of FIG. 10, for example, an NMOSFET 401 is formed on the semiconductor substrate 400 to serve as a selection transistor. The source / drain diffusion layer 402 of the FET 401 is connected to the common electrode portion of a plurality of ferroelectric capacitors as shown below.
【００８３】本実施例では絶縁膜及び電極を順次積層
し、駆動線電極４０３，４０４，405,４０６が形成され
ている。その後、絶縁膜４１０及び駆動線を突き抜けて
コンタント孔４１８が形成される。In this embodiment, the insulating film and the electrodes are sequentially laminated to form the drive line electrodes 403, 404, 405, 406. After that, a contact hole 418 is formed through the insulating film 410 and the drive line.
【００８４】次に、つきまわりの良い形成法により強誘
電体膜を堆積し、異方性のエッチングによって強誘電体
膜４０７，４０８を形成する。次に電極４０９が形成さ
れる。こうして、駆動線電極４０３，４０４，４０５，
４０６と電極４０９の間に強誘電体コンデンサが形成さ
れている。Next, a ferroelectric film is deposited by a forming method with good throwing power, and ferroelectric films 407 and408 are formed by anisotropic etching. Next, the electrode 409 is formed. Thus, the drive line electrodes 403, 404, 405,
A ferroelectric capacitor is formed between 406 and the electrode 409.
【００８５】図１４は本実施例メモリセルの平面図を示
している。図１３は図１４のＡ−Ａ′断面図である。FIG. 14 shows a plan view of the memory cell of this embodiment. FIG. 13 is a sectional view taken along line AA ′ of FIG.
【００８６】素子形成領域４１７にワード線４１５が形
成され、選択トランジスタ４１７が形成されている。駆
動線電極４１４及び絶縁膜が形成された後、コンタクト
孔４１３が形成され、その側面に強誘電体膜４１１が形
成される。さらに、電極４１２が形成され、図１１と同
様の断面構造が実現する。駆動線電極４１４は４層の電
極が重なっていると考えて良い。A word line 415 is formed in the element formation region 417 and a selection transistor 417 is formed. After the drive line electrode 414 and the insulating film are formed, the contact hole 413 is formed, and the ferroelectric film 411 is formed on the side surface thereof. Further, the electrode 412 is formed, and the sectional structure similar to that of FIG. 11 is realized. It can be considered that the drive line electrode 414 is formed by overlapping four layers of electrodes.
【００８７】以上に説明された記憶容量の大幅な増大を
可能とする構造に用いられる強誘電体コンデンサは前述
のように角形に近いヒステリシス特性を有していること
が望ましい。すなわち、分極の値はある一定値以下の電
圧に対して変化しないことが望ましい。これによって、
選択されていない強誘電体コンデンサの分極状態が長期
にわたって保持される。すなわち、ある一定値以下の電
圧とは選択されていない強誘電体コンデンサに動作中に
かかる電圧であり、例えば、読出しあるいは書込み電圧
Ｖｏの半分である。一方書込み電圧Ｖｏは分極を反転さ
せるのに十分な電圧であるべきである。すなわち、強誘
電体コンデンサの抗電界はＶｏ以下とされる。従って、
強誘電体コンデンサは残留分極値が抗電界の例えば２／
３以下の電界に対して変化しないヒステリシス特性を有
する。It is desirable that the ferroelectric capacitor used in the above-described structure capable of greatly increasing the storage capacity has a hysteresis characteristic close to a rectangular shape as described above. That is, it is desirable that the polarization value does not change for a voltage below a certain value. by this,
The polarization state of the unselected ferroelectric capacitor is retained for a long time. That is, the voltage equal to or lower than a certain constant value is a voltage applied to an unselected ferroelectric capacitor during operation, and is, for example, half of the read or write voltage Vo. On the other hand, the write voltage Vo should be a voltage sufficient to reverse the polarization. That is, the coercive electric field of the ferroelectric capacitor is set to Vo or less. Therefore,
A ferroelectric capacitor has a remanent polarization value of, for example, 2 /
It has a hysteresis characteristic that does not change with an electric field of 3 or less.
【００８８】むろん、素子の駆動方法あるいは電圧設定
法によって、選択されていない強誘電体コンデンサに動
作中にかかる電圧が小さい場合は、より実現容易な即ち
分極値が低い電圧で変化しやすいヒステリシス特性を有
する強誘電体コンデンサを用いても良いことはいうまで
もない。Of course, when the voltage applied to the non-selected ferroelectric capacitor during operation by the device driving method or the voltage setting method is small, it is easier to realize, that is, the hysteresis characteristic is apt to change at a voltage with a low polarization value. It goes without saying that a ferroelectric capacitor having a may be used.
【００８９】〔実施例７〕図１５は記憶容量の増大を可
能とする前記実施例とは異なった構成のメモリセルの等
価回路の一実施例を示したものである。[Embodiment 7] FIG. 15 shows an embodiment of an equivalent circuit of a memory cell having a structure different from that of the above embodiment, which enables an increase in storage capacity.
【００９０】前述の多ビット強誘電性メモリの構成と同
様にトランジスタとしてMOSFET419が用いられ、ＦＥＴ
４１９の一方のソースドレイン電極はビット線４２１
に、ゲート電極はワード線４２０に接続されている。Ｆ
ＥＴ４１９の他方のソースドレイン電極は強誘電体コン
デンサ４２２，４２３，４２４，４２５の一方の電極に
接続されている。また、強誘電体コンデンサ４２２，４
２３，４２４，４２５の他方の電極は駆動線４３５に接
続されている。Similar to the structure of the multi-bit ferroelectric memory described above, the MOSFET 419 is used as a transistor, and the FET
One of the source / drain electrodes of 419 is a bit line 421.
In addition, the gate electrode is connected to the word line 420. F
The other source / drain electrode of ET419 is connected to one electrode of the ferroelectric capacitors 422, 423, 424, 425. In addition, the ferroelectric capacitors 422, 4
The other electrodes of 23, 424 and 425 are connected to the drive line 435.
【００９１】強誘電体コンデンサ４２２，４２３，４２
４，４２５はそれぞれ異なった抗電界Ｅｃ１，Ｅｃ２，
Ｅｃ３，Ｅｃ４を有している。これらの値は例えばＥｃ
１＜Ｅｃ２＜Ｅｃ３＜Ｅｃ４という大小関係となってい
る。本実施例では、強誘電体コンデンサは説明のため４
個としたが抗電界がそれぞれ異なっていれば２個以上の
何個でもかまわない。Ferroelectric capacitors 422, 423, 42
4, 425 are different coercive electric fields Ec1, Ec2,
It has Ec3 and Ec4. These values are, for example, Ec
The relationship is 1 <Ec2 <Ec3 <Ec4. In this embodiment, the ferroelectric capacitor is described as 4
However, any number of two or more may be used as long as they have different coercive electric fields.
【００９２】図１６は本実施例のメモリセルの書き込み
波形の一実施例を示したものである。ここでは、例えば
強誘電体コンデンサ４２２，４２３，４２４に“１”状
態、強誘電体コンデンサ４２５に"０”状態を書き込む
場合を示す。FIG. 16 shows an embodiment of the write waveform of the memory cell of this embodiment. Here, for example, a case is shown in which the "1" state is written in the ferroelectric capacitors 422, 423, 424 and the "0" state is written in the ferroelectric capacitor 425.
【００９３】時刻Ｔ１に駆動線４３５（ＰＬ）に電圧Ｖ
ｏを印加する。ここでＶｏはＥｃ４より大きい値とされ
る。ビット線４２１（ＢＬ）は接地電位にされる。時刻
Ｔ２までの間に選択されないメモリセルのビット線（Ｂ
Ｌ′）の電位を同じくＶｏとしておく。At time T1, the voltage V is applied to the drive line 435 (PL).
o is applied. Here, Vo is set to a value larger than Ec4. Bit line 421 (BL) is set to the ground potential. Bit lines (B of memory cells not selected before time T2
The potential of L ') is also set to Vo.
【００９４】次に、時刻Ｔ２にワード線４２０（ＷＬ）
に電圧を印加しＦＥＴ４１９をＯＮする。このとき、選
択されたメモリセルの強誘電体コンデンサには上側電極
すなわち駆動線に正の電圧Ｖｏが加わるためこのメモリ
セルのすべての強誘電体コンデンサは“０”状態とな
る。また、このとき同一のワード線に接続された選択さ
れないメモリセルの強誘電体コンデンサにはプレート線
電位ＰＬとビット線電位ＢＬ′が同一のため、電圧が加
わらない。従ってこれらのコンデンサの状態は変化しな
い。Next, at time T2, the word line 420 (WL)
Is applied to turn on the FET 419. At this time, since the positive voltage Vo is applied to the upper electrode, that is, the drive line, of the ferroelectric capacitors of the selected memory cell, all the ferroelectric capacitors of this memory cell are in the "0" state. At this time, no voltage is applied to the ferroelectric capacitors of the unselected memory cells connected to the same word line because the plate line potential PL and the bit line potential BL 'are the same. Therefore, the state of these capacitors does not change.
【００９５】次に、時刻Ｔ３に駆動線４３５（ＰＬ）お
よび選択されないメモリセルのビット線（ＢＬ′）の電
位を同時に接地電位とする。このとき選択されたメモリ
セルの強誘電体コンデンサおよび選択されないメモリセ
ルの強誘電体コンデンサのいずれにも電圧は加わらな
い。Next, at time T3, the potentials of the drive line 435 (PL) and the bit line (BL ') of the unselected memory cell are simultaneously set to the ground potential. At this time, no voltage is applied to either the ferroelectric capacitor of the selected memory cell or the ferroelectric capacitor of the unselected memory cell.
【００９６】次に、時刻Ｔ４にビット線４２１に電圧Ｖ
１が印加される。電圧Ｖ１をＥｃ３＜Ｖ１＜Ｅｃ４とい
う値に設定される。これによって強誘電体コンデンサ４
２２，４２３，４２４の分極状態は“０”から“１”に
反転するが強誘電体コンデンサ４２５は変化しない。Next, at time T4, the voltage V is applied to the bit line 421.
1 is applied. The voltage V1 is set to a value of Ec3 <V1 <Ec4. As a result, the ferroelectric capacitor 4
The polarization states of 22, 423 and 424 are inverted from "0" to "1", but the ferroelectric capacitor 425 does not change.
【００９７】その後、時刻Ｔ５にワード線４２０（Ｗ
Ｌ）がＯＦＦとなり、さらに、時刻Ｔ６にビット線４２
１（ＢＬ）がＯＦＦとなって一連の書き込み動作が終了
する。こうして強誘電体コンデンサ４２２，４２３，４
２４に“１”状態、強誘電体コンデンサ４２５に“０”
状態が書き込まれる。電圧Ｖ１の設定によって“１”状
態が書き込まれる強誘電体コンデンサの個数を設定で
き、メモリセル状態の数は５個存在する。また、駆動線
４３５（ＰＬ）とビット線４２１（ＢＬ）の動作波形を
逆にすると、はじめにすべての強誘電体コンデンサに
“１”状態が書き込まれ、次に設定電圧に応じて一部の
強誘電体コンデンサに“０”状態が書き込まれる。この
場合も選択されないメモリセルのビット線（ＢＬ′）の
電位は少なくともワード線がＯＮの期間中には上記と同
様駆動線と同一の波形とされる。こうして、メモリセル
状態の総数は８個となる。したがって、１個のメモリセ
ルに３ビット分の情報が記憶されることとなる。Then, at time T5, the word line 420 (W
L) is turned off, and at time T6, the bit line 42
1 (BL) is turned off, and a series of write operations is completed. Thus, the ferroelectric capacitors 422, 423, 4
24 is “1” state, ferroelectric capacitor 425 is “0” state
State is written. The number of ferroelectric capacitors in which the "1" state is written can be set by setting the voltage V1, and there are five memory cell states. When the operating waveforms of the drive line 435 (PL) and the bit line 421 (BL) are reversed, the "1" state is written in all the ferroelectric capacitors first, and then some of the ferroelectric capacitors are changed according to the set voltage. The "0" state is written in the dielectric capacitor. Also in this case, the potential of the bit line (BL ') of the unselected memory cell has the same waveform as that of the drive line at least during the period when the word line is ON. Thus, the total number of memory cell states becomes eight. Therefore, information of 3 bits is stored in one memory cell.
【００９８】図１７は本実施例のメモリセルの読出し波
形の一実施例を示したものである。ここでは例えば強誘
電体コンデンサ４２２，４２３，４２４に“１”状態，
強誘電体コンデンサ４２５に“０”状態が書き込まれて
いる場合を示す。FIG. 17 shows an embodiment of the read waveform of the memory cell of this embodiment. Here, for example, the ferroelectric capacitors 422, 423, and 424 are in the “1” state,
The case where the “0” state is written in the ferroelectric capacitor 425 is shown.
【００９９】時刻Ｔ１に駆動線４３５(ＰＬ)に電圧Ｖｏ
を印加する。ここではＶｏはＥｃ４より大きい値とされ
る。ビット線１２０（ＢＬ）は接地電位にされた後フロ
ーティング状態とされる。時刻Ｔ２までの間に選択され
ないメモリセルのビット線（ＢＬ′）の電位を同じくＶ
ｏとしておく。At time T1, voltage Vo is applied to drive line 435 (PL).
Is applied. Here, Vo is set to a value larger than Ec4. Bit line 120 (BL) is brought to the ground potential and then brought into a floating state. By the time T2, the potential of the bit line (BL ') of the memory cell not selected is also V
Let's say o.
【０１００】次に、時刻Ｔ２にワード線４２０（ＷＬ）
に電圧を印加しMOSFET４１９をＯＮにする。これによ
り、選択されたメモリセルの強誘電体コンデンサには正
の電圧Ｖｏが加わるためすべての強誘電体コンデンサは
“０”状態に移行するが、このとき強誘電体コンデンサ
の状態によってビット線に流れる電荷量が異なる。すな
わち、分極状態が変わらないときは電荷の移動はわずか
だが、“１”から“０”に反転するときはこれより大き
な電荷の移動があり、この値は抗電界の値によって異な
る。従って、４個の強誘電体コンデンサの状態に応じて
合計の電荷量が異なる。このため、ビット線に生じる電
位も強誘電体コンデンサの状態に応じて異なり、記憶さ
れた状態を判定できることになる。このとき、記憶され
た状態は、相補的ビット線に接続されたダミーメモリセ
ルあるいは基準電源による電位との比較によって判定さ
れるが、本発明の構成の本実施例では８個の状態を判別
する必要があるため従来と同一の単一のセンス増幅器で
は判定することは困難である。Next, at time T2, the word line 420 (WL)
Is applied to turn on the MOSFET 419. As a result, since the positive voltage Vo is applied to the ferroelectric capacitors of the selected memory cells, all the ferroelectric capacitors shift to the “0” state. At this time, the bit lines are changed to the bit line depending on the state of the ferroelectric capacitors. The amount of charge flowing is different. That is, when the polarization state does not change, the movement of the charge is slight, but when it is inverted from "1" to "0", there is a larger movement of the charge, and this value differs depending on the value of the coercive electric field. Therefore, the total charge amount differs depending on the states of the four ferroelectric capacitors. Therefore, the potential generated on the bit line also differs depending on the state of the ferroelectric capacitor, and the stored state can be determined. At this time, the stored state is determined by comparison with the potential of the dummy memory cell connected to the complementary bit line or the reference power source. In this embodiment having the configuration of the present invention, eight states are determined. Since it is necessary, it is difficult to make a decision with the same single sense amplifier as the conventional one.
【０１０１】本実施例の場合、例えば、ビット線４２１
（ＢＬ）は７個のセンス増幅器に接続され、それぞれ異
なったレベルの相補的ビット線電位との比較により状態
が判別される。あるいはビット線４２１（ＢＬ）は３個
のセンス増幅器に接続され、電位判定のタイミングをず
らすことにより状態が判別される。次に、時刻Ｔ３に上
記の状態判別結果にもとづきビット線４２１（ＢＬ）に
は再書き込み電圧Ｖ１が印加される。電圧Ｖ１はＥｃ３
＜Ｖ１＜Ｅｃ４という値に設定されている。次に、時刻
Ｔ４に駆動線４３５（ＰＬ）および選択されないメモリ
セルのビット線（ＢＬ′）の電位を同時に接地電位とす
る。これによって強誘電体コンデンサ４２２，４２３，
４２４の分極状態は“０”から“１”に反転するが強誘
電体コンデンサ４２５は変化しない。その後、時刻Ｔ５
にワード線４２０（ＷＬ）がＯＦＦとなり、さらに、時
刻Ｔ６にビット線４２１（ＢＬ）がＯＦＦとなって一連
の読み出し動作が終了する。こうしてメモリセルの状態
が検知されるとともに、強誘電体コンデンサ４２２，４
２３，４２４に“１”状態、強誘電体コンデンサ４２５
に“０”状態が再書込みされる。抗電界の大きい強誘電
体コンデンサ４２５が“１”状態でこれより抗電界の小
さい強誘電体コンデンサのいくつかが“０”状態のとき
には、駆動線とビット線の波形を適宜設定して逆にする
ことにより読み出し動作を行う。In the case of this embodiment, for example, the bit line 421
(BL) is connected to seven sense amplifiers, and the state is determined by comparison with complementary bit line potentials of different levels. Alternatively, the bit line 421 (BL) is connected to three sense amplifiers, and the state is determined by shifting the timing of potential determination. Next, at time T3, the rewrite voltage V1 is applied to the bit line 421 (BL) based on the above state determination result. The voltage V1 is Ec3
The value <V1 <Ec4 is set. Next, at time T4, the potentials of the drive line 435 (PL) and the bit line (BL ') of the unselected memory cell are simultaneously set to the ground potential. By this, the ferroelectric capacitors 422, 423
The polarization state of 424 is inverted from "0" to "1", but the ferroelectric capacitor 425 does not change. After that, time T5
Then, the word line 420 (WL) is turned off, and at time T6, the bit line 421 (BL) is turned off, and a series of read operations is completed. In this way, the state of the memory cell is detected and the ferroelectric capacitors 422, 4
23, 424 in "1" state, ferroelectric capacitor 425
The "0" state is rewritten to. When the ferroelectric capacitor 425 having a large coercive electric field is in the "1" state and some of the ferroelectric capacitors having a smaller coercive electric field are in the "0" state, the waveforms of the drive line and the bit line are appropriately set to be reversed. By doing so, a read operation is performed.
【０１０２】〔実施例８〕記憶容量のさらに前記とは異
なった構成は、図４の強誘電性メモリでも実現できる。[Embodiment 8] A structure having a storage capacity different from that described above can also be realized by the ferroelectric memory shown in FIG.
【０１０３】すなわち、“０”状態に対応する分極値Ｐ
０と“１”状態に対応する分極値Ｐ１の間に任意の値の
残留分極として、印加する電界値が、その値に応じて記
憶されることを利用する。That is, the polarization value P corresponding to the "0" state
It is utilized that the value of the applied electric field is stored as a residual polarization having an arbitrary value between 0 and the polarization value P1 corresponding to the “1” state, according to the value.
【０１０４】この場合の駆動方法は、基本的に前述の図
１６、ないし図１７に例示された駆動方法と同一でよ
い。The driving method in this case may be basically the same as the driving method illustrated in FIGS. 16 to 17 described above.
【０１０５】〔実施例９〕本実施例では、消費電流を小
さくし、強誘電体コンデンサの寿命を長くするための改
良された構成を図１８を用いて説明する。この図は１個
のメモリセルの等価回路を示したものである。本実施例
ではトランジスタとしてMOSFETが用いられた場合を示し
ている。[Embodiment 9] In this embodiment, an improved structure for reducing the current consumption and extending the life of the ferroelectric capacitor will be described with reference to FIG. This figure shows an equivalent circuit of one memory cell. This embodiment shows the case where a MOSFET is used as the transistor.
【０１０６】MOSFET４３１のソースドレイン電極に強誘
電体コンデンサ４２８、および、常誘電性のコンデンサ
４２７の電極が接続され電極部４２６となっている。強
誘電体コンデンサ４２８の他方の電極は駆動線４２９に
接続されている。MOSFET431の他方のソースドレイン電
極はビット線４３３（ＢＬ）に、ゲート電極はワード線
４３２（ＷＬ）に接続される。常誘電性のコンデンサ４
２７の他方の電極は基準線４３０に接続されている。基
準線４３０は、例えば接地電位のような固定電位となっ
ている。図４の強誘電性メモリセルと比較して、本実施
例では強誘電体コンデンサ４２８とMOSFET４３１とが接
続された電極部４２６に常誘電性の容量素子４２７の一
方の電極が接続されている点に特徴がある。常誘電性の
容量素子４２７の容量は強誘電体コンデンサ４２８の容
量に比べて小さくされ、例えば、１／９程度に十分小さ
いことが望ましい。The source and drain electrodes of the MOSFET 431 are connected to the electrodes of the ferroelectric capacitor 428 and the paraelectric capacitor 427 to form an electrode portion 426. The other electrode of the ferroelectric capacitor 428 is connected to the drive line 429. The other source / drain electrode of the MOSFET 431 is connected to the bit line 433 (BL), and the gate electrode thereof is connected to the word line 432 (WL). Paraelectric capacitor 4
The other electrode of 27 is connected to the reference line 430. The reference line 430 has a fixed potential such as a ground potential. Compared with the ferroelectric memory cell of FIG. 4, in this embodiment, one electrode of a paraelectric capacitance element 427 is connected to an electrode portion 426 to which a ferroelectric capacitor 428 and a MOSFET 431 are connected. Is characterized by. The capacitance of the paraelectric capacitance element 427 is made smaller than the capacitance of the ferroelectric capacitor 428, and it is desirable that it is sufficiently small, for example, about 1/9.
【０１０７】本実施例のメモリセルの読み出し動作を図
１９を用いて説明する。従来の読み出し方法が分極状態
を反転するものであったのに対し、本実施例では読み出
し時に分極状態を反転させない。The read operation of the memory cell of this embodiment will be described with reference to FIG. In contrast to the conventional read method that inverts the polarization state, this embodiment does not invert the polarization state at the time of reading.
【０１０８】本実施例においては、まず、時刻Ｔ１にプ
レート線４２９（ＰＬ）に電圧Ｖｏを印加する。電圧Ｖ
ｏが加わったとき共通電極部４２６(Ｎ)の電圧は常誘電
性のコンデンサ４２７の容量と強誘電体コンデンサ４２
８の容量との電圧分担、および、強誘電体コンデンサ１
１２の分極状態によってＢ１またはＢ０の値をとる。こ
れらの値はある電圧値Ｖ１を中心として、これよりやや
大きいかやや小さい値となっている。常誘電性のコンデ
ンサ４２７の容量を強誘電体コンデンサ４２８の容量に
対し、例えば１／９程度の値にすると電圧Ｖｏはほとん
ど常誘電性のコンデンサ４２７にかかり、強誘電体コン
デンサ４２８にかかる電圧Ｖｏ−Ｂ１またはＶｏ−Ｂ０
はほぼＶｏ／１０程度になる。すなわち、強誘電体コン
デンサ４２８にかかる電圧は非常に小さい値となり、こ
の分極状態は反転しない。Ｂ１およびＢ０の値は強誘電
体コンデンサ４２８のヒステリシス特性によって決ま
る。すなわち、分極状態が“０”であった場合、電圧印
加方向と分極方向が同一のため分極値はあまり変化しな
い。このため、誘電率は比較的小さい値となるため容量
値は小さくなり電圧分担によって決まる電極部４２６の
電位は低くＢ０となる。一方、分極状態が“１”であっ
た場合、電圧印加方向と分極方向が逆のため分極値は大
きく変化する。このため、誘電率は比較的大きい値とな
るため容量値は大きくなり電圧分担によって決まる電極
部４２６の電位は高くＢ１となる。従ってＢ１とＢ０の
中心値Ｖ１は強誘電体コンデンサ４２８のヒステリシス
特性から前もって明らかになる値である。時刻Ｔ２まで
の間にビット線４３３（ＢＬ）およびその相補的ビット
線を含めたその他のビット線は電圧Ｖ１にプリチャージ
されフローティング状態とされる。ビット線４３３（Ｂ
Ｌ）およびその相補的ビット線は公知のイコライズ法に
よって同電位とされることが望ましい。In this embodiment, first, the voltage Vo is applied to the plate line 429 (PL) at time T1. Voltage V
When o is applied, the voltage of the common electrode portion 426 (N) is equal to the capacitance of the paraelectric capacitor 427 and the ferroelectric capacitor 42.
Voltage sharing with the capacitance of 8 and the ferroelectric capacitor 1
It takes a value of B1 or B0 depending on the 12 polarization states. These values are around a certain voltage value V1 and are slightly larger or slightly smaller than this. When the capacitance of the paraelectric capacitor 427 is set to a value of, for example, about 1/9 of the capacitance of the ferroelectric capacitor 428, the voltage Vo is almost applied to the paraelectric capacitor 427 and the voltage Vo applied to the ferroelectric capacitor 428. -B1 or Vo-B0
Is about Vo / 10. That is, the voltage applied to the ferroelectric capacitor 428 has a very small value, and this polarization state is not inverted. The values of B1 and B0 are determined by the hysteresis characteristic of the ferroelectric capacitor 428. That is, when the polarization state is “0”, the polarization value does not change much because the voltage application direction and the polarization direction are the same. Therefore, the dielectric constant is a relatively small value, the capacitance value is small, and the potential of the electrode portion 426 determined by the voltage sharing is low and B0. On the other hand, when the polarization state is "1", the polarization value changes greatly because the polarization direction is opposite to the voltage application direction. For this reason, the dielectric constant becomes a relatively large value, the capacitance value becomes large, and the potential of the electrode portion 426 determined by the voltage sharing becomes high and becomes B1. Therefore, the central value V1 of B1 and B0 is a value that is made clear in advance from the hysteresis characteristic of the ferroelectric capacitor 428. By the time T2, the other bit lines including the bit line 433 (BL) and its complementary bit line are precharged to the voltage V1 and brought into a floating state. Bit line 433 (B
L) and its complementary bit line are preferably set to the same potential by a known equalizing method.
【０１０９】時刻Ｔ２に、ワード線４３２（ＷＬ）に電
圧が加わりMOSFET431 がＯＮとなり、共通電極部４２６
（Ｎ）とビット線４３３（ＢＬ）が接続される。すると
共通電極部４２６（Ｎ）とビット線４３３（ＢＬ）の電
位差によって電荷の移動すなわちチャージシェアが起こ
り、共通電極部４２６（Ｎ）はＶ１に近いＢ１′または
Ｂ０′の電位となり、ビット線４３３（ＮＬ）はＢ１″
またはＢ０″の電位となる。相補的ビット線とワード線
４３２（ＷＬ）との間にはメモリセルが存在しないレイ
アウトとすることにより、相補的ビット線の電位はＶ１
のままであるためＢ１″またはＢ０″の電位はそれぞれ
“１”または“０”は判定される。この際、“１”また
は“０”の判定が確実に行われるためにはＢ１″または
Ｂ０″の電位が雑音マージンを考慮して適宜に設定され
ている必要がある。時刻Ｔ３にセンス増幅器が始動しＢ
１″の電位はＶｏへ、Ｂ０″の電位は接地電位へ変化さ
れる。At time T2, a voltage is applied to the word line 432 (WL) to turn on the MOSFET 431, and the common electrode portion 426.
(N) and the bit line 433 (BL) are connected. Then, a charge difference or charge sharing occurs due to the potential difference between the common electrode portion 426 (N) and the bit line 433 (BL), and the common electrode portion 426 (N) becomes the potential of B1 ′ or B0 ′ close to V1 and the bit line 433. (NL) is B1 ″
Alternatively, the potential of the complementary bit line becomes V1 ″ by setting the layout such that no memory cell exists between the complementary bit line and the word line 432 (WL).
Therefore, the potential of B1 ″ or B0 ″ is determined to be “1” or “0”, respectively. At this time, in order to reliably determine "1" or "0", the potential of B1 "or B0" needs to be appropriately set in consideration of the noise margin. At time T3, the sense amplifier starts and B
The potential of 1 ″ is changed to Vo and the potential of B0 ″ is changed to the ground potential.
【０１１０】時刻Ｔ３とＴ４の間には強誘電体コンデン
サ４２８の分極状態が当初“０”であった場合、プレー
ト線４２９（ＰＬ）にＶｏ、ビット線４３３（ＢＬ）す
なわち共通電極部４２６（Ｎ）に接地電位がかかってい
るため、当初の分極方向と電界方向が同じであり状態の
変化はない。また、強誘電体コンデンサ４２８の分極状
態が当初“１”であった場合、プレート線４２９（Ｐ
Ｌ）にＶｏ、ビット線４３３（ＢＬ）すなわち共通電極
部４２６（Ｎ）にＶｏがかかっているため、電界はかか
らず状態の変化はない。時刻Ｔ４に駆動線の電位は接地
電位にされる。すると、時刻Ｔ４とＴ５の間には、強誘
電体コンデンサ４２８の分極状態が当初“０”であった
場合、駆動線４２９(ＰＬ)に接地電位、ビット線４３３
(ＢＬ)すなわち共通電極部４２６（Ｎ）に接地電位がか
かっているため、電界はかからず状態の変化はない。ま
た、強誘電体コンデンサ４２８の分極状態が当初“０”
であった場合、駆動線４２９（ＰＬ）に接地電位、ビッ
ト線４３３（ＢＬ）すなわち共通電極部４２６（Ｎ）に
Ｖｏがかかっているため、当初の分極方向と電界方向が
同じとなり、再書込みが行われる。このとき、読み出し
時の電圧がわずかであったため分極値の大きな変化はな
く、従って消費電流は小さい。また、分極値の大きな変
化がないことから強誘電体コンデンサ４２８の分極状態
すなわち結晶状態の大きな変化もないため強誘電体コン
デンサ４２８の劣化が起こりにくく、寿命が長くなる。
次に、時刻Ｔ５にワード線４３２（ＷＬ）がＯＦＦとな
り、さらにビット線も適宜初期状態に戻される。こうし
て消費電流を小さくし強誘電体コンデンサの寿命を長く
する一連の読出し動作が完了する。When the polarization state of the ferroelectric capacitor 428 is initially "0" between the times T3 and T4, Vo is applied to the plate line 429 (PL) and the bit line 433 (BL), that is, the common electrode portion 426 ( Since the ground potential is applied to N), the initial polarization direction and the electric field direction are the same, and the state does not change. If the polarization state of the ferroelectric capacitor 428 is initially “1”, the plate line 429 (P
Since Vo is applied to L) and Vo to the bit line 433 (BL), that is, the common electrode portion 426 (N), no electric field is applied and the state does not change. At time T4, the potential of the drive line is set to the ground potential. Then, between the times T4 and T5, if the polarization state of the ferroelectric capacitor 428 was initially “0”, the drive line 429 (PL) is connected to the ground potential and the bit line 433.
Since the ground potential is applied to (BL), that is, the common electrode portion 426 (N), no electric field is applied and the state does not change. Further, the polarization state of the ferroelectric capacitor 428 is initially “0”.
In this case, since the drive line 429 (PL) is at ground potential and the bit line 433 (BL), that is, the common electrode portion 426 (N) is at Vo, the initial polarization direction and the electric field direction are the same, and rewriting is performed. Is done. At this time, since the voltage at the time of reading was small, the polarization value did not change significantly, and therefore the current consumption was small. Further, since there is no large change in the polarization value, there is no large change in the polarization state, that is, the crystal state of the ferroelectric capacitor 428, so that the ferroelectric capacitor 428 is less likely to deteriorate and the life is extended.
Next, at time T5, the word line 432 (WL) is turned off, and the bit line is appropriately returned to the initial state. In this way, a series of read operations for reducing the current consumption and extending the life of the ferroelectric capacitor is completed.
【０１１１】この読み出し法は、図１８に示された本実
施例のみならず、本発明の他の実施例の多ビット強誘電
性メモリの共通電極部に常誘電性のコンデンサを付加し
た構造のメモリセルについても適用できる。常誘電性の
コンデンサは、従来のDRAMの場合と同様に常誘電性の絶
縁膜を用いて形成して構わない。あるいは、共通電極部
４２６（Ｎ）に接続された半導体基板中のMOSFET４３２
のソースドレイン電極と半導体基板とのｐｎ接合によっ
て形成しても構わない。いずれの場合も容量値を適宜に
設定して、読み出し時に強誘電体コンデンサ４２８にか
かる電圧を小さくし、かつ、ビット線への読み出し電位
の雑音マージンが十分とれるように制御する必要がある
のは前述の通りである。This reading method has a structure in which a paraelectric capacitor is added to the common electrode portion of the multi-bit ferroelectric memory according to another embodiment of the present invention as well as the present embodiment shown in FIG. It is also applicable to memory cells. The paraelectric capacitor may be formed using a paraelectric insulating film as in the case of the conventional DRAM. Alternatively, the MOSFET 432 in the semiconductor substrate connected to the common electrode portion 426 (N)
It may be formed by a pn junction between the source / drain electrode and the semiconductor substrate. In either case, it is necessary to set the capacitance value appropriately so as to reduce the voltage applied to the ferroelectric capacitor 428 at the time of reading and to control so that the noise margin of the read potential to the bit line is sufficient. As described above.
【０１１２】〔実施例１０〕図２０は、本実施例のメモ
リセルからセンスアンプまでの構成を示す。この回路に
使用する同期パルスの波形を図２１に示す。図２２は、
本実施例に使用した強誘電体コンデンサの特性を示す図
である。以下、メモリセルとダミーセルとを同時に読出
し、その時に発生する電荷量の違いによる電位差を検出
する方法を例にとり、本実施例を説明する。[Embodiment 10] FIG. 20 shows the structure from the memory cell to the sense amplifier of this embodiment. The waveform of the sync pulse used in this circuit is shown in FIG. FIG. 22 shows
It is a figure which shows the characteristic of the ferroelectric capacitor used for the present Example. The present embodiment will be described below by taking as an example a method of simultaneously reading out a memory cell and a dummy cell and detecting the potential difference due to the difference in the amount of charge generated at that time.
【０１１３】ダミーセルの状態は常に図２２中の状態Ｄ
に保持されているようにする。この時、選択されたメモ
リセルの状態は、状態Ａであるとする。この状態で、φ
Ｔのパルスにより選択トランジスタをＯＮさせ、駆動線
に電位ａを印加したものとする。この時メモリセルから
は、図２２中の分極ｍに対応した電荷がビット線１に流
れ込み、一方ビット線２には分極ｎに関する電荷が流れ
る。図２２からわかるように、ｍ≫ｎであるから、ビッ
ト線１の電位の方が高くなる。この電位差をセンスアン
プで受け、増幅すれば、メモリセルの情報を読みだすこ
とができる。The state of the dummy cell is always the state D in FIG.
To be held in. At this time, the state of the selected memory cell is assumed to be state A. In this state, φ
It is assumed that the selection transistor is turned on by the pulse of T and the potential a is applied to the drive line. At this time, the charge corresponding to the polarization m in FIG. 22 flows into the bit line 1 from the memory cell, while the charge related to the polarization n flows into the bit line 2. As can be seen from FIG. 22, since m >> n, the potential of the bit line 1 is higher. If the sense amplifier receives and amplifies this potential difference, the information in the memory cell can be read out.
【０１１４】次に再書き込み回路を作動させ、これとほ
ぼ同期して駆動線電位を０電位とする。再書込み回路は
ラッチ回路の一種で構成し、高い電位側をさらに高くし
（ここではほぼ電源電位まであげる）、低い電位側をさ
らに低くする（ここでは０電位とする）。この時、メモ
リセルの強誘電体器コンデンサは図２２の状態Ｃとな
り、その後、選択トランジスタがＯＦＦすることによ
り、状態Ａに戻る。Next, the rewriting circuit is operated, and the drive line potential is set to 0 potential almost in synchronization with this. The rewriting circuit is composed of a kind of latch circuit, in which the high potential side is further raised (here, it is almost raised to the power supply potential) and the low potential side is further lowered (here, 0 potential). At this time, the ferroelectric capacitor of the memory cell is in the state C of FIG. 22, and then the selection transistor is turned off, so that the state returns to the state A.
【０１１５】一方、ダミーセルは図２２中状態ＥからＦ
になり、その後状態Ｄに戻り、初期の状態が保持され
る。On the other hand, the dummy cells are the states E to F in FIG.
Then, the state returns to the state D, and the initial state is maintained.
【０１１６】本実施例では、読出し動作によるエネルギ
の消費は図２２中の斜線の領域であり、従来の強誘電体
メモリの場合のＡ，Ｂ，Ｆ，Ｅ，Ｄ，Ｃで囲まれる領域
に対応するエネルギより少なくなり、低消費電力化が図
れる。高速読出しが可能となり、また強誘電体の劣化も
防止できる。In the present embodiment, the energy consumption due to the read operation is in the shaded area in FIG. 22, and in the area surrounded by A, B, F, E, D and C in the case of the conventional ferroelectric memory. The energy is less than the corresponding energy, and the power consumption can be reduced. High-speed reading is possible, and deterioration of the ferroelectric can be prevented.
【０１１７】本実施例ではダミーセルを使用したが、あ
らかじめビット線電位を与えた状態で選択トランジスタ
を開けば、ダミーセルを使用しなくとも良い。Although the dummy cell is used in this embodiment, the dummy cell does not have to be used if the selection transistor is opened with the bit line potential applied in advance.
【０１１８】以上の実施例で説明した構成のメモリ素子
を応用したものとして、以下に述べる３種類のランダム
アクセスメモリ（ＲＡＭ）が考えられる。The following three types of random access memories (RAM) are conceivable as an application of the memory device having the structure described in the above embodiments.
【０１１９】まず、第１種は強誘電体のヒステリシス特
性を利用した、電気的なバックアップを必要としない、
不揮発性の強誘電体ＲＡＭ（ＦＲＡＭ）である。First, the first type utilizes the hysteresis characteristic of the ferroelectric substance and does not require electrical backup.
It is a non-volatile ferroelectric RAM (FRAM).
【０１２０】その場合のアクセス時間は、遅くともμｓ
のオーダーであり、磁気ディスクや光ディスク等の不揮
発性メモリのアクセス時間(ｍｓのオーダー)の１／１０
００と高速である。さらに、単位面積あたりの記録密度
も磁気ディスクや光ディスク等の不揮発生メモリに勝っ
ており、より大容量のメモリを提供することも可能であ
る。一方、ビットコストも従来、磁気ディスクや光ディ
スク等と比較して、１０００倍程度であったのが、１０
倍から、さらには同程度まで下げることができ、その効
果が大きい。特に、多値メモリ動作を採用すれば、より
効果が大きくなる。また、ＥＥＰＲＯＭと比べても、動
作速度と記憶容量、及びプロセスの容易さなど、本実施
例の不揮発生ＲＡＭ（ＦＲＡＭ）メモリの方が優れてい
る。The access time in that case is μs at the latest.
1/10 of the access time (on the order of ms) of a non-volatile memory such as a magnetic disk or an optical disk.
00 and high speed. Furthermore, the recording density per unit area is superior to that of a non-volatile memory such as a magnetic disk or an optical disk, and it is possible to provide a larger capacity memory. On the other hand, the bit cost has conventionally been about 1000 times higher than that of magnetic disks and optical disks.
It can be reduced from double to the same level, and its effect is great. In particular, if a multi-valued memory operation is adopted, the effect will be even greater. In addition, the non-volatile RAM (FRAM) memory of this embodiment is superior to the EEPROM in terms of operating speed, storage capacity, and ease of process.
【０１２１】第２種は、ヒステリシス特性は有しない
が、誘電率が極めて大きいことを利用した、ダイミナッ
クＲＡＭ（ＤＲＡＭ）である。The second type is a dynamic RAM (DRAM) utilizing the fact that it has no hysteresis characteristic but has an extremely large dielectric constant.
【０１２２】この場合揮発性であるから、従来のＤＲＡ
Ｍと同様に、情報のリフレッシュ動作と電気的なバック
アップが必要であるが、１個のメモリ素子としてトレン
チ構造等の複雑な構成を採らなくとも、微細なものが容
易に作製でき、従来よりソフトエラー発生率の少ない大
容量のＤＲＡＭを安価に提供できるという利点がある。In this case, since it is volatile, the conventional DRA
Similar to M, refresh operation of information and electrical backup are required. However, even if a complicated structure such as a trench structure is not adopted as one memory element, a fine one can be easily manufactured, There is an advantage that a large capacity DRAM with a low error occurrence rate can be provided at a low cost.
【０１２３】第１種及び第２種を用いたシステムについ
て、実施例１１および実施例１２を用いて説明する。A system using the first and second types will be described with reference to Examples 11 and 12.
【０１２４】〔実施例１１〕図２３は本発明によるＤＲ
ＡＭあるいは不揮発性ＲＡＭの構成を示すブロック図で
ある。[Embodiment 11] FIG. 23 shows a DR according to the present invention.
It is a block diagram which shows the structure of AM or a non-volatile RAM.
【０１２５】図２３において、実線の正方形のブロック
は選択トランジスタ１個と強誘電体コンデンサ１個から
成るメモリセルあるいはダミーメモリセルを示す。図２
３中右下に入力出力信号のブロックで示した入力信号に
より、ワード線と駆動線に電位を印加する。個々のメモ
リセルから情報を読出すには、上記実施例１０と同様の
動作をさせれば良い。In FIG. 23, solid square blocks indicate memory cells or dummy memory cells each including one selection transistor and one ferroelectric capacitor. Figure 2
An electric potential is applied to the word line and the drive line by the input signal indicated by the block of the input output signal at the lower right of the middle part. In order to read the information from the individual memory cells, the same operation as in the tenth embodiment may be performed.
【０１２６】これによって、放射線に対する耐量の大き
なＤＲＡＭあるいは不揮発性ＲＡＭを製造することがで
きる。As a result, it is possible to manufacture a DRAM or a non-volatile RAM having a high radiation resistance.
【０１２７】〔実施例１２〕図２４は一つのメモリセル
で多ビットの情報を読み書きできるようにした、ＤＲＡ
Ｍあるいは不揮発性ＲＡＭの構成の一実施例を示すブロ
ック図である。[Embodiment 12] FIG. 24 shows a DRA in which one memory cell can read and write multi-bit information.
It is a block diagram which shows one Example of a structure of M or a non-volatile RAM.
【０１２８】本実施例では４ビットの構成とした。図２
４において、破線の長方形で示したブロックは選択トラ
ンジスタ１個と強誘電体コンデンサ４個から成る多ビッ
トメモリセルあるいはダミーメモリセルを示す。図２４
中右下に入出力信号のブロックで示した入力信号によ
り、ワード線と駆動線に電位を印加する。In this embodiment, a 4-bit configuration is adopted. Figure 2
In FIG. 4, a block indicated by a broken line rectangle indicates a multi-bit memory cell or a dummy memory cell including one selection transistor and four ferroelectric capacitors. Figure 24
An electric potential is applied to the word line and the drive line by the input signal shown by the block of input / output signals in the lower right corner.
【０１２９】個々のメモリセルから情報を読出す動作
は、実施例１，実施例２，実施例３または実施例１０な
どと同様の動作をさせれば良い。The operation of reading information from each memory cell may be the same as in the first, second, third or tenth embodiment.
【０１３０】これによって、放射線に対する耐量の大き
く、かつ大容量のＤＲＡＭあるいは不揮発性ＲＡＭを製
造することができる。As a result, it is possible to manufacture a DRAM or a non-volatile RAM having a large radiation resistance and a large capacity.
【０１３１】〔実施例１３〕第３種のＲＡＭとしては、
ＤＲＡＭほど大容量ではないが、メモリのリフレッシュ
動作を必要とせず、また高速動作が可能なスタティック
ＲＡＭ（ＳＲＡＭ）が挙げられる。この場合も、上記Ｄ
ＲＡＭで説明したように、従来に比べ、高信頼化と大容
量化，低コスト化が同時に図れるという利点がある。[Embodiment 13] As the third type RAM,
A static RAM (SRAM), which is not as large in capacity as a DRAM, does not require a memory refresh operation and can operate at high speed. Also in this case, D
As described in the RAM, there is an advantage that high reliability, large capacity, and low cost can be achieved at the same time as compared with the related art.
【０１３２】図２５は一つのメモリセルで多ビットの情
報を読み書きできるようにしたSRAMの構成の一実施例を
示すブロック図である。本実施例では４ビットの構成と
した。FIG. 25 is a block diagram showing an embodiment of the structure of an SRAM capable of reading and writing multi-bit information with one memory cell. In this embodiment, a 4-bit configuration is adopted.
【０１３３】図２５は、ＣＭＯＳタイプのＳＲＡＭで４
種メモリとしたものである。４種メモリ以外について
は、強誘電体キヤパシタＣｎ，Ｃｎの反対（Ｃｕが
‘１’の場合、Ｃｕの反対は‘０’）と、駆動線ＤＬｎ
を変えることで対応できる。FIG. 25 shows a CMOS type SRAM 4
It is used as a seed memory. Except for the four types of memories, the ferroelectric capacitors Cn and Cn are opposite (when Cu is '1', the opposite of Cu is '0') and the drive line DLn.
Can be dealt with by changing.
【０１３４】ＣＭＯＳタイプ以外にｎＭＯＳタイプも考
えらられるが、消費電力の点では、ＣＭＯＳタイプが望
ましい。Although an nMOS type may be considered in addition to the CMOS type, the CMOS type is preferable in terms of power consumption.
【０１３５】〔実施例１４〕図２６は、強誘電体コンデ
ンサ５００における強誘電体結晶５０１の自発分極に平
行（もしくは反平行）な方向の結晶軸５０２を示したも
のである。[Embodiment 14] FIG. 26 shows a crystal axis 502 in a direction parallel (or antiparallel) to the spontaneous polarization of the ferroelectric crystal 501 in the ferroelectric capacitor 500.
【０１３６】強誘電体コンデンサ５００は、例えば、図
１に示した強誘電体コンデンサ112ないし１１５の何れ
かに該当し、その一方の電極は、プレート線に接続さ
れ、他方の電極はMOSFETのドレインに接続されいる。The ferroelectric capacitor 500 corresponds to, for example, any of the ferroelectric capacitors 112 to 115 shown in FIG. 1, one electrode of which is connected to the plate line and the other electrode of which is the drain of the MOSFET. Connected to.
【０１３７】強誘電体結晶５０１の残留分極の正味の大
きさは、結晶軸５０２の印加電界ベクトルへの射影の総
和で決まる。従って、結晶軸５０２の方向がバラバラな
場合は、正味の残留分極が小さくなる。そのため記憶情
報の信頼性を向上させるには、コンデンサ５００の面積
をより大きくする必要がある。また、分極反転に関与す
る分極子の数が少ないために、弱い電界で分極反転を生
ずる。すなわち、明瞭なヒステリシス特性を示さず、外
的攪乱に弱く、残留分極を利用した不揮発生のメモリ素
子に用いた場合、メモリエラーを発生しやすい。The net magnitude of the remanent polarization of the ferroelectric crystal 501 is determined by the total projection of the crystal axis 502 on the applied electric field vector. Therefore, when the directions of the crystal axes 502 are different, the net remanent polarization becomes smaller. Therefore, in order to improve the reliability of stored information, it is necessary to make the area of the capacitor 500 larger. Further, since the number of polarizers involved in polarization reversal is small, polarization reversal occurs in a weak electric field. That is, when it is used in a non-volatile memory device that does not show a clear hysteresis characteristic, is weak against external disturbance, and uses residual polarization, a memory error is likely to occur.
【０１３８】そこで、本実施例では、図２７に示したよ
うに、結晶軸５０２の方向と印加電界のなす角度θが５
°以下である部分が、コンデンサ５００を構成する強誘
電体結晶５０１の８０％以上であるようにした。これに
より正味の残留分極は、結晶軸５０２が完全に乱れてい
る場合に比べ、１.８ 倍大きくなり、抗電界も大きくな
る。Therefore, in this embodiment, as shown in FIG. 27, the angle θ between the direction of the crystal axis 502 and the applied electric field is 5 °.
The portion that is less than or equal to 80 ° is 80% or more of the ferroelectric crystal 501 that constitutes the capacitor 500. As a result, the net remanent polarization becomes 1.8 times larger than in the case where the crystal axis 502 is completely disturbed, and the coercive electric field also becomes large.
【０１３９】従って、図２８に示したように、明瞭なヒ
ステリシス特性が得られる。そのため、記憶情報に対す
る信頼性が向上し、メモリエラーも減少する。また、同
一の残留分極を得るにも、コンデンサの面積は６０％で
良く、メモリ素子サイズを小さく出来るなど、効果が大
きい。なお、本実施例では、コンデンサ５００の一方の
電極がドレインに接続されていることにしたが、これは
ソース電極であっても良い。Therefore, as shown in FIG. 28, a clear hysteresis characteristic can be obtained. Therefore, the reliability of the stored information is improved and the memory error is reduced. Further, even if the same remanent polarization is obtained, the area of the capacitor may be 60%, and the effect that the memory element size can be reduced is large. In this embodiment, one electrode of the capacitor 500 is connected to the drain, but this may be the source electrode.
【０１４０】強誘電体をコンデンサ５００に用いれば、
誘電率が従来の誘電体(ＳｉＯ2，Ｔａ2Ｏ5等）より極め
て大きいため、コンデンサ５００に蓄えられる電荷量が
増加し、電極表面積を著しく小さくできるという利点が
ある。そこで、この効果を強誘電体結晶としてＢａＴｉ
Ｏ3を用いた場合で説明する。If a ferroelectric material is used for the capacitor 500,
Since the dielectric constant is much larger than that of the conventional dielectrics (SiO2 , Ta2 O5, etc.), the amount of charge stored in the capacitor 500 is increased, and the electrode surface area can be remarkably reduced. Therefore, this effect is obtained by using BaTi as a ferroelectric crystal.
The case where O3 is used will be described.
【０１４１】ＢａＴｉＯ3の比誘電率は、室温状態で数
千のオーダーであり、ＳｉＯ2(比誘電率４.６)の約千
倍、Ｔａ2Ｏ5（比誘電率１２）の千倍以上である。従っ
て、電極の表面積は、１／１００〜１／１００で済む。The relative permittivity of BaTiO3 is in the order of several thousand at room temperature, which is about 1,000 times that of SiO2 (relative permittivity 4.6) and more than 1000 times that of Ta2 O5 (relative permittivity 12). Is. Therefore, the surface area of the electrode is 1/100 to 1/100.
【０１４２】誘電体にＳｉＯ2を用いた場合、メモリ素
子の微細化に伴い、コンデンサとして使える面積も減少
しており、メモリエラー対策として十分な電荷をコンデ
ンサに蓄えるために、該コンデンサを絶縁膜を介してMO
SFETのゲート電極の上部に形成して３次元化を図った
り、あるいは、ソース電極もしくはドレイン電極の隣に
深い溝部を設け、上記コンデンサを形成したトレンチ構
造を用いるなど、上記コンデンサの電極表面積を大きく
し、該コンデンサに蓄えられる電荷量を増やすための工
夫が必要である。さらには、比誘電率がＳｉＯ2より大
きなＴa2Ｏ5を用いるなどの工夫が必要である。しか
し、このような工夫の後でも、メモリ素子全体の平面積
に対する上記コンデンサの割合は５０％を超えている
点、作製プロセスも複雑である点などが、さらに微細化
を進める上での障害となっている。When SiO2 is used as the dielectric, the area usable as a capacitor is decreasing with the miniaturization of the memory element. In order to store a sufficient electric charge in the capacitor as a memory error countermeasure, the capacitor is covered with an insulating film. Through MO
To increase the electrode surface area of the capacitor by forming it on the gate electrode of the SFET to make it three-dimensional, or by forming a deep groove next to the source or drain electrode and using the trench structure in which the capacitor is formed. However, it is necessary to devise to increase the amount of charge stored in the capacitor. Furthermore, it is necessary to devise such as using Ta2 O5 whose relative dielectric constant is larger than SiO2 . However, even after such a contrivance, the ratio of the capacitor to the plane area of the entire memory element exceeds 50%, and the manufacturing process is complicated, which are obstacles to further miniaturization. Has become.
【０１４３】これに対し、本実施例のようにＢａＴｉＯ
3などの強誘電体をコンデンサに用いることにより、ヒ
ステリシスを示さない場合でも、誘電率が極めて大きい
ために、その電極表面積は著しく減少することから、ト
レンチ構造などの複雑な構造を用いることなく、十分な
電荷量を保持できるため、作製プロセスが容易になると
いう利点がある。また、コンデンサの電極面積のメモリ
素子全体の平面積に対する割合は、３０％以下であって
も十分なものとなり、メモリ素子の微細化に極めて有利
である。On the other hand, as in this embodiment, BaTiO 3 is used.
By using a ferroelectric substance such as3 for the capacitor, even if it does not show hysteresis, the electrode surface area is significantly reduced because the dielectric constant is extremely large, so without using a complicated structure such as a trench structure, Since a sufficient amount of charge can be held, there is an advantage that the manufacturing process becomes easy. Further, the ratio of the electrode area of the capacitor to the plane area of the entire memory element is sufficient even if it is 30% or less, which is extremely advantageous for miniaturization of the memory element.
【０１４４】〔実施例１５〕次に、強誘電体の最適な結
晶性及び分域構造について説明する。[Embodiment 15] Next, optimum crystallinity and domain structure of the ferroelectric substance will be described.
【０１４５】図２９は、強誘電体結晶５１０が多結晶で
ある場合の、結晶粒界を示した図である。本実施例で
は、強誘電体５１０の結晶粒界面５１２が結晶軸５０２
に平行であるようにした。それに対し、図３０に従来の
結晶粒界を示す。FIG. 29 is a diagram showing crystal grain boundaries when the ferroelectric crystal 510 is a polycrystal. In this embodiment, the crystal grain interface 512 of the ferroelectric substance 510 has the crystal axis 502.
To be parallel to. On the other hand, FIG. 30 shows a conventional crystal grain boundary.
【０１４６】図３０に示す様に、強誘電体膜５１０の下
面から上面まで結晶粒界面５１２と結晶軸５０２が平行
でない場合は、結晶粒界面５１２に分極が生じることに
なる。強誘電体膜５１０に記録された情報を書替えるに
は、強誘電体膜５１０の正味の分極が反転する電界を印
加するが、書替えが多数回に及ぶと、結晶粒界面512に
ストレスが集中し、強誘電体膜５１０の寿命を縮めるこ
とになる。このことは、分極方向が乱れていることによ
る、正味の残留分極の減少及びヒステリシス特性の劣化
より、深刻な問題である。As shown in FIG. 30, when the crystal grain interface 512 and the crystal axis 502 are not parallel from the lower surface to the upper surface of the ferroelectric film 510, polarization occurs at the crystal grain interface 512. To rewrite the information recorded on the ferroelectric film 510, an electric field that reverses the net polarization of the ferroelectric film 510 is applied, but if the rewriting is repeated many times, stress concentrates on the crystal grain interface 512. However, the life of the ferroelectric film 510 is shortened. This is a more serious problem than the net remanent polarization decrease and the hysteresis characteristic deterioration due to the disordered polarization direction.
【０１４７】これに対し、本実施例のように強誘電体５
１０の結晶粒界面が結晶軸５０２に平行であれば、結晶
粒界面５１２に分極を生じないので、結晶粒界面５１２
へのストレス集中が緩和され、強誘電体膜の長寿命対策
として、その効果が大きく、また分極軸が揃っているの
で、正味の残留分極が大きく、かつ良好なヒステリシス
特性を得ることが可能である。On the other hand, as in this embodiment, the ferroelectric material 5 is used.
If the crystal grain interface 10 is parallel to the crystal axis 502, polarization does not occur at the crystal grain interface 512.
Stress concentration on the ferroelectric film is relaxed, the effect is large as a measure for the long life of the ferroelectric film, and the polarization axis is aligned, so that the net remanent polarization is large and good hysteresis characteristics can be obtained. is there.
【０１４８】〔実施例１６〕さらに上記実施例に加え、図３１に示すように、強誘電
体膜５１０の結晶粒界面５１２を、電界の印加方向と平
行であるようにすれば、ストレス集中の緩和及び、ヒス
テリシス特性の向上に極めて有効である。結晶粒界面５
１２と電界の印加方向を平行にするには、多結晶を構成
する微小単結晶領域５１１を、一方の電極側から他方の
電極側へ、スパッタ法や真空蒸着法などの方法、さらに
はそれらに加えて膜形成後に熱アニールを施すことなど
により、分極軸と平行な結晶軸を成長方向として、柱状
に成長させれば良い。[Embodiment 16] Further, in addition to the above embodiment, as shown in FIG. 31, if the crystal grain interface 512 of the ferroelectric film 510 is made parallel to the application direction of the electric field, stress concentration can be reduced. It is extremely effective for relaxation and improvement of hysteresis characteristics. Crystal grain interface 5
In order to make the direction of application of the electric field parallel to 12, the micro single crystal region 511 forming the polycrystal is formed from one electrode side to the other electrode side by a method such as a sputtering method or a vacuum evaporation method, and In addition, the film may be grown in a columnar shape by performing thermal annealing after forming the film, with thecrystal axis parallel to the polarization axis as the growth direction.
【０１４９】〔実施例１７〕さらには、強誘電体膜が非
晶質である場合について説明する。本実施例において
も、分極に関する結晶軸だけが配向していれば、他の軸
が長距離の秩序を保つことなく全て乱れていても、上記
多結晶強誘電体膜の実施例と同様な構成とすることによ
り、同様の効果が得られる。[Embodiment 17] Further, the case where the ferroelectric film is amorphous will be described. Also in the present embodiment, if only the crystal axes relating to polarization are oriented, even if the other axes are all disordered without maintaining long-range order, the same configuration as that of the above-mentioned embodiment of the polycrystalline ferroelectric film is obtained. With the above, the same effect can be obtained.
【０１５０】〔実施例１８〕強誘電体が単結晶であって
も、自発分極の向きに関しては、分域構造を持っている
ことが知られている。コンデンサに用いる強誘電体材料
としては、分極反転速度の大きなものが望ましく、また
半導体材料（とくにＳｉ）及びその不純物分布に悪影響
を及ぼすことのないものが望ましい。そのためには、変
位−無変位型の相転移を生ずる、結晶構造がペロブスカ
イト型の、無機物強誘電体が好ましい。このような強誘
電体は、強誘電性を示す状態では、その結晶構造が一対
の結晶軸方向だけが他の結晶軸方向に比べて伸びてい
る、わずかにひずんだ立方体となっている。[Embodiment 18] It is known that even if the ferroelectric substance is a single crystal, it has a domain structure in the direction of spontaneous polarization. As the ferroelectric material used for the capacitor, a material having a high polarization reversal rate is desirable, and a material that does not adversely affect the semiconductor material (especially Si) and its impurity distribution is desirable. For that purpose, an inorganic ferroelectric substance having a perovskite crystal structure, which causes a displacement-non-displacement type phase transition, is preferable. In such a ferroelectric substance, in the state of exhibiting ferroelectricity, its crystal structure is a slightly distorted cube in which only one pair of crystal axis directions extends as compared with the other crystal axis directions.
【０１５１】図３２−ａ及び図３２−ｂに示すように、
その場合の強誘電性分域は、分極軸が９０°の角度で接
する（９０°分域構造）、もしくは１８０°で接する(1
80°分域構造）である。上記強誘電体５２０に外部から
電界を印加すると、分域境界面５２５が移動し、電界の
向きに近い向きの方の分極を持つ分極（上向きと仮定す
る）が拡がっていく。印加電界が抗電界に等しいところ
で上下２種類の分域の面積が等しくなり、正味の分極は
０になる。さらに電界を印加すれば、上向きの分域が多
くなり、遂にはすべての分域が上向きとなる。その場
合、上記多結晶強誘電体の実施例で述べたものと同様の
理由により、分極軸と印加電界の方向が平行である方が
望ましい。そこで本実施例では、分域境界面５２５と印
加電界のなす角度が、０°(１８０°も同様)になるよう
にした。これにより、分極軸５２１は電界と平行（もし
くは反平行）な配置となり、正味の残留分極の向上と良
好なヒステリシス特性が得られる。なお、分域境界面と
の印加電界のなす角度は、４５°でも良い。As shown in FIGS. 32-a and 32-b,
In that case, the ferroelectric domain contacts at the polarization axes of 90 ° (90 ° domain structure) or 180 ° (1
80 ° domain structure). When an electric field is externally applied to the ferroelectric body 520, the domain boundary surface 525 moves, and the polarization having the polarization closer to the direction of the electric field (assuming upward) expands. Where the applied electric field is equal to the coercive electric field, the areas of the upper and lower two types of domains become equal, and the net polarization becomes zero. When an electric field is further applied, the number of upward domains increases, and finally all the domains become upward. In that case, it is desirable that the polarization axis and the direction of the applied electric field are parallel to each other for the same reason as described in the above-mentioned embodiment of the polycrystalline ferroelectric. Therefore, in this embodiment, the angle formed by the domain boundary surface 525 and the applied electric field is set to 0 ° (the same applies to 180 °). As a result, the polarization axis 521 is arranged in parallel (or antiparallel) with the electric field, and the net remanent polarization is improved and a good hysteresis characteristic is obtained. The angle formed by the applied electric field with the domain boundary surface may be 45 °.
【０１５２】以上の実施例では、良好なヒステリシス特
性を得る方法について述べてきた。ヒステリシスが存在
する場合、誘電率には大きな結晶軸異方性も存在する。
即ち、分極軸とそれに垂直な軸方向では誘電率が大きく
異なるのである。In the above embodiments, the method of obtaining good hysteresis characteristics has been described. When hysteresis is present, the dielectric constant also has a large crystal axis anisotropy.
That is, the dielectric constant differs greatly between the polarization axis and the axis direction perpendicular to the polarization axis.
【０１５３】〔実施例１９〕ヒステリシス特性を利用し
ないＤＲＡＭの場合は、誘電率は等方的であることが望
ましい。それゆえ、ＤＲＡＭに強誘電体を用いる場合
は、自発分極を生じていない方が良い。即ち、ＤＲＡＭ
においては、完全無配向の非晶質強誘電体膜であること
が望まれる。[Embodiment 19] In the case of a DRAM which does not utilize the hysteresis characteristic, it is desirable that the dielectric constant is isotropic. Therefore, when a ferroelectric material is used for DRAM, it is better not to cause spontaneous polarization. That is, DRAM
In, it is desired that the amorphous ferroelectric film is completely non-oriented.
【０１５４】〔実施例２０〕次に、強誘電体コンデンサ
の構成について、実施例により説明する。本実施例で
は、コンデンサを構成する誘電体が強誘電体と常誘媒体
との積層である場合について説明する。図３３はコンデ
ンサ５３０の断面を示したものである。電極５３４，５
３５と強誘電体膜５３１との化学的な反応を抑制し、あ
るいは強誘電体膜５３１のリーク電流を押さえ、また電
極５３４，５３５との密着性を向上させ、かつMOSFETに
悪影響を及ぼさず、さらに熱処理による悪影響を防ぐた
めには、強誘電体５３１と電極５３４，５３５の間に、
絶縁膜として常誘電体５３２，５３３を設けることが望
ましい。本実施例では、強誘電体５３２としてBaTiO3、
常誘電体５３２，５３３として酸化シリコン（ＳｉＯ）
を用いた。ＳｉＯ５３２，５３３の膜は、ＢａＴｉＯ3
５３１ の誘電率から決まる。例えばＢａＴｉＯ3の場
合、その比誘電率は、製法にもよるが、約６０００であ
る。一方、ＳｉＯの比誘電率が約５であるから、ＳｉＯ
膜５３２，５３３にＢａＴｉＯ3膜５３１の１０倍の電
界を印加させるには、ＳｉＯ膜５３２，５３３の膜厚
は、ＢａＴiＯ3膜５３１の膜厚の約１／１００以下とな
る。すなわち、ＢａＴｉＯ3膜５３１が０.１μｍ とす
ると、ＳｉＯ膜５３２，５３３は０.８ｎｍ とするのが
望ましい。[Embodiment 20] Next, the structure of the ferroelectric capacitor will be described with reference to embodiments. In this embodiment, a case will be described in which the dielectric material forming the capacitor is a stack of a ferroelectric material and a persistent medium. FIG. 33 shows a cross section of the capacitor 530. Electrodes 534, 5
35 suppresses the chemical reaction between the ferroelectric film 531 and the ferroelectric film 531 or suppresses the leak current of the ferroelectric film 531 and improves the adhesion with the electrodes 534 and 535, and does not adversely affect the MOSFET. Furthermore, in order to prevent the adverse effect of the heat treatment, a space between the ferroelectric substance 531 and the electrodes 534 and 535 is
It is desirable to provide paraelectric materials 532 and 533 as the insulating film. In this embodiment, the ferroelectric substance 532 is BaTiO3 ,
Silicon oxide (SiO) as paraelectric materials 532 and 533
Was used. The film of SiO532 and 533 is made of BaTiO3
Determined from the dielectric constant of 531. For example, in the case of BaTiO3 , its relative dielectric constant is about 6000 depending on the manufacturing method. On the other hand, since the relative permittivity of SiO is about 5, SiO
In order to apply an electric field 10 times that of the BaTiO3 film 531 to the films 532 and 533, the film thickness of the SiO films 532 and 533 is about 1/100 or less of the film thickness of the BaTiO3 film 531. That is, when the BaTiO3 film 531 has a thickness of 0.1 μm, it is desirable that the SiO films 532 and 533 have a thickness of 0.8 nm.
【０１５５】次に、作製方法について説明する。まず、
Ｓｉ基板の所定の領域に、例えばスパッタ法などで下側
の電極５３４を形成し、ＣＶＤ（化学的気相成長）法な
どで、ＳｉＯ膜５３２を形成する。この場合、基板温度
は良質のＳｉＯ膜となるように設定する。次に、スパッ
タ法などでＢａＴｉＯ3膜５３１を形成する。その上に
ＳｉＯ膜５３３を形成するが、その際、水素等の還元雰
囲気中で高温にすると、ＢａＴｉＯ3膜５３１から酸素
が抜けて、強誘電体としての特性が悪くなったり、さら
には誘電率自体も小さくなる恐れがあるので、上側のＳ
ｉＯ膜５３３形成においては、基板温度を安易に高くし
てはならない。本実施例では、そのため、低温で良質の
ＳｉＯ膜が形成できるように、μ波プラズマＣＶＤ法を
用いた。次に上側の電極５３５をスパッタ法などで形成
し、不要な領域を除去する。さらに、その後も必要なプ
ロセスを通す。このような方法により、常誘電体膜と強
誘電体膜が積層されたコンデンサ５００を形成すること
が出来る。常誘電体膜と強誘電体膜を積層する利点とし
て、さらに、ＢａＴｉＯ3に印加される電界を制御でき
ることがある。すなわち、ＢａＴｉＯ3膜の厚さは、メ
モリ素子の大きさから、０.１μｍ もしくはそれ以下で
あることが要求されるが、外部から印加される電圧は数
Ｖであるから、電界は数百ｋＶ／cmにもなり、最悪の場
合は、絶縁破壊を起こす恐れがある。それに対し、本実
施例のように、常誘電体膜で上記強誘電体膜を挾むこと
により、該強誘電体膜に印加される電界を制御できるの
で、絶縁破壊を起こす恐れがなくなり、また、場合によ
っては、印加電界の大きさを抗電界以下に押えることも
可能である。例えば、本実施例において、ＢａＴｉＯ3
膜５３１に印加する電界の大きさを数ｋＶ／cmとするに
は、ＳｉＯ膜５３２，５３３の厚さを２ｎｍ以下にすれ
ば良い。Next, a manufacturing method will be described. First,
A lower electrode 534 is formed in a predetermined region of the Si substrate by, for example, a sputtering method or the like, and a SiO film 532 is formed by a CVD (chemical vapor deposition) method or the like. In this case, the substrate temperature is set so that the SiO film has a good quality. Then, a BaTiO3 film 531 is formed by a sputtering method or the like. A SiO film 533 is formed on top of this, but at that time, if the temperature is raised in a reducing atmosphere of hydrogen or the like, oxygen will escape from the BaTiO3 film 531 and the characteristics as a ferroelectric will deteriorate, and further, the dielectric constant will increase. There is a risk that it will also become smaller, so the upper S
In forming the iO film 533, the substrate temperature should not be easily raised. Therefore, in this embodiment, the μ-wave plasma CVD method is used so that a good-quality SiO film can be formed at a low temperature. Next, the upper electrode 535 is formed by a sputtering method or the like to remove an unnecessary region. In addition, the necessary processes are carried out thereafter. By such a method, it is possible to form the capacitor 500 in which the paraelectric film and the ferroelectric film are laminated. Another advantage of stacking a paraelectric film and a ferroelectric film is that the electric field applied to BaTiO3 can be controlled. That is, the thickness of the BaTiO3 film is required to be 0.1 μm or less depending on the size of the memory element, but since the voltage applied from the outside is several V, the electric field is several hundred kV. / Cm, which may cause dielectric breakdown in the worst case. On the other hand, as in the present embodiment, by sandwiching the ferroelectric film with a paraelectric film, the electric field applied to the ferroelectric film can be controlled, so there is no risk of causing dielectric breakdown, and In some cases, it is possible to suppress the magnitude of the applied electric field below the coercive electric field. For example, in the present embodiment, BaTiO3
In order to set the magnitude of the electric field applied to the film 531 to several kV / cm, the thicknesses of the SiO films 532 and 533 may be set to 2 nm or less.
【０１５６】上記の実施例では常誘媒体膜としてＳｉＯ
の場合で説明したが、これは、窒化シリコン(ＳｉＮ）
でもよく、同様の効果を発する。In the above embodiment, SiO 2 is used as the persistent medium film.
I explained in the case of, but this is silicon nitride (SiN)
However, it has the same effect.
【０１５７】次に強誘媒体薄膜の組成について、以下に
述べる実施例により説明する。Next, the composition of the ferroelectric thin film will be described with reference to the following examples.
【０１５８】〔実施例２１〕強誘電体薄膜は、ＢａＴｉ
Ｏ3とその置換体、およびＰｂ(ＴｉXＺｒ1-X)Ｏ3系の
材料が通常用いられる。特にＰｂ(ＴｉXＺｒ1-X)Ｏ3系
はキュリー点が高く、残留分極が大きいため、本メモリ
の強誘電体コンデンサに適している。またExample 21 The ferroelectric thin film is BaTi.
O3 and its substitutes, and Pb (Tix Zr1-x ) O3 -based materials are usually used. In particular, the Pb (Tix Zr1-x ) O3 system has a high Curie point and a large remanent polarization, and is suitable for the ferroelectric capacitor of this memory. Also
【０１５９】を加えた三元系にすることにより、さらに
優れた誘電特性の強誘電薄膜を得ることができる。ここ
で、上記の複合化合物のＡ1+：Ｌｉ，Ｎａ，Ｋ，Ａｇ，
Ａ3+：Ｂｉ，Ｌａ，Ｃｅ，Ｎｄ，Ｂ1+：Ｌｉ，Ｃｕ，Ｂ
2+：Ｍｇ，Ｎｉ，Ｚｎ，Ｍｎ，Ｃｏ，Ｓｎ，Ｆｅ，Ｃ
ｄ，Ｃｕ，Ｂ3+：Ｍｎ，Ｓｂ，Ａｌ，Ｙｂ，Ｉｎ，Ｆ
ｅ，Ｃｏ，Ｓｃ，Ｙ，Ｓｎ，Ｂ5+：Ｎｂ，Ｓｎ，Ｔａ，
Ｂｉ，Ｂ6+：Ｗ，Ｔｅ，Ｒｅを用いることができる。こ
れらのうち、ＰｂＴｉＯ3−ＰｂＺrＯ3−Ｐb(Ｍｇ1/3，
Ｎｂ2/3)Ｏ3の三成分系の薄膜は優れた誘電特性を示
す。またＰｂ （ＴｉXＺｒ1-X)Ｏ3系および上
記の三成分系に、Ｌａ2Ｏ3，Ｎｄ2Ｏ3，Ｎｂ2Ｏ5，Ｔａ
2Ｏ3,Ｓｂ2Ｏ3，Ｂｉ2Ｏ3，ＷＯ3等を数mol％ 含ませ
ることによって、メモリ素子において特に重要な分域壁
の移動が容易になり分極させやすくなるという特徴が得
られる。すなわち、メモリ素子の書き込みと消去の過程
において、分極において生じる内部歪が分散しやすくな
り、経時変化を低減することができる。By adding a ternary system to which is added, a ferroelectric thin film having more excellent dielectric characteristics can be obtained. Here, A1+ of the above composite compound: Li, Na, K, Ag,
A3+ : Bi, La, Ce, Nd, B1+ : Li, Cu, B
2+ : Mg, Ni, Zn, Mn, Co, Sn, Fe, C
d, Cu, B3+ : Mn, Sb, Al, Yb, In, F
e, Co, Sc, Y, Sn, B5+ : Nb, Sn, Ta,
Bi, B6+ : W, Te, Re can be used. Ofthese, PbTiO 3 -PbZrO 3 -Pb (Mg 1/3,
The Nb2/3 ) O3 ternary system thin film exhibits excellent dielectric properties. In addition to the Pb (Tix Zr1 -x) O3 system and the above ternary system, La2 O3 , Nd2 O3 , Nb2 O5 and Ta are added.
By incorporating2 O3 , Sb2 O3 , Bi2 O3 , WO3 and the like in an amount of several mol%, it is possible to obtain a characteristic that a domain wall, which is particularly important in a memory device, can be easily moved and easily polarized. . That is, in the process of writing and erasing the memory element, the internal strain generated in polarization is easily dispersed, and the change over time can be reduced.
【０１６０】上記の強誘電体薄膜は、マグネトロンスパ
ッタ，マイクロ波プラズマスパッタ，イオンビームスパ
ッタ等のスパッタリング法、また減圧ＣＶＤ，高周波プ
ラズマＣＶＤ，マイクロ波プラズマＣＶＤ等のＣＶＤ
法、あるいはゾル・ゲル法（ＰｂやＴｉ等を含む有機化
合物であるアルキレートを有機溶剤に混入し薄く基板に
塗布し、それを熱処理若しくは光照射して固化させ膜形
成する方法。）によって形成することができる。前記の
通り、これらの強誘媒体は酸化物であるため薄膜を形成
する時の酸素の状態が極めて重要である。したがって励
起状態の酸素ラジカルおよび酸素イオンを高密度で形成
する高周波マグネトロンスパッタやＥＣＲ（：Electron
Cyclotron Resonance）マイクロ波プラズマスパッタ法
によれば結晶軸のそろった強誘電性多結晶薄膜を形成す
ることができる。これらのスパッタ法によって形成する
場合、温度は４５０℃以下が望ましい。温度が高くなる
と、ＰｂやＯの付着係数が小さくなり化学量論比からズ
レてしまう。前記した様に、拡散層を直接電極にする場
合、常誘電体薄膜を下層に形成する方法として、上記の
マグネトロンスパッタやＥＣＲマイクロ波プラズマスパ
ッタ法によればスパッタ時のプラズマ中の酸素によって
Ｓｉ表面の酸化が進み絶縁耐圧等の優れたＳｉＯ2膜を
形成できるため大変有利な方法である。このように強誘
電体薄膜および常誘電体薄膜（ＳｉＯ2）の界面から拡
散して形成されたＳｉＯ2膜は絶縁耐圧や誘電特性が安
定しているという特徴がある。The above-mentioned ferroelectric thin film is formed by a sputtering method such as magnetron sputtering, microwave plasma sputtering, or ion beam sputtering, or low pressure CVD, high frequency plasma CVD, microwave plasma CVD, or other CVD.
Method or a sol-gel method (a method in which an alkylate, which is an organic compound containing Pb, Ti, etc., is mixed with an organic solvent and thinly applied to a substrate, and then heat treatment or light irradiation is performed to solidify the film to form a film). can do. As described above, since these strong induction media are oxides, the state of oxygen at the time of forming a thin film is extremely important. Therefore, high-frequency magnetron sputtering or ECR (: Electron
Cyclotron Resonance) A microwave plasma sputtering method can form a ferroelectric polycrystalline thin film with aligned crystal axes. When these sputtering methods are used, the temperature is preferably 450 ° C. or lower. When the temperature becomes higher, the sticking coefficient of Pb or O becomes smaller and the stoichiometric ratio deviates. As described above, when the diffusion layer is directly used as the electrode, the above-mentioned magnetron sputtering or ECR microwave plasma sputtering method is used as a method for forming the paraelectric thin film in the lower layer. This is a very advantageous method because the oxidation of SiO2 advances and a SiO2 film having an excellent dielectric strength can be formed. Thus, the SiO2 film formed by diffusing from the interface between the ferroelectric thin film and the paraelectric thin film (SiO2 ) is characterized by stable dielectric strength and dielectric characteristics.
【０１６１】また上記のゾル・ゲル法によればＭＯＳの
ソース・ドレイン電極のコンタクト部の側壁にも被覆性
のよい強誘電体薄膜を形成することができる。Ｐｂ(Ｏ
Ｒ1)2，Ｔｉ(ＯＲ2)3，Ｚｎ(ＯＲ3)4（ここでＲ1，
Ｒ2，Ｒ3はＣ3Ｈ7，Ｃ4Ｈ9などのアルキル基）からな
る金属アルコキシドを所定の混合比で混合し、濃度が
０.１〜０.０１mol／ｌのアルコール等の有機溶媒液を
作成し、この液を塗布・乾燥をくり返した後、電気炉中
でアニールすることによって強誘電体薄膜を形成するこ
とができる。この乾燥の際、１５０℃程度でＯ2雰囲気
中で紫外線照射することによって絶縁耐圧のよい強誘電
体コンデンサを形成することができる。低圧水銀ランプ
の紫外線によってアルコキシドの反応が促進すること、
およびオゾンが生成することによって強誘電体薄膜の酸
素欠陥の生成が少なくなるためである。このようにして
得られた膜を６００〜８００℃に酸素雰囲気中でアニー
ルするが、このアニールの工程によって先に述べたＳｉ
の拡散層の界面に酸化膜が形成され、これによって界面
が安定な常誘電体／強誘電体薄膜の積層膜を形成するこ
とができる。Further, according to the sol-gel method described above, a ferroelectric thin film having a good covering property can be formed also on the side wall of the contact portion of the MOS source / drain electrode. Pb (O
R1 )2 , Ti (OR2 )3 , Zn (OR3 )4 (where R1 ,
R2 and R3 are metal alkoxides composed of alkyl groups such as C3 H7 and C4 H9 ) at a predetermined mixing ratio, and an organic solvent such as alcohol having a concentration of 0.1 to 0.01 mol / l. A ferroelectric thin film can be formed by preparing a liquid, repeating the coating and drying of this liquid, and then annealing it in an electric furnace. At the time of this drying, by irradiating with ultraviolet light in an O2 atmosphere at about 150 ° C., it is possible to form a ferroelectric capacitor having a high withstand voltage. The reaction of alkoxides is accelerated by the ultraviolet rays of a low-pressure mercury lamp,
This is because the generation of ozone reduces the generation of oxygen defects in the ferroelectric thin film. The film thus obtained is annealed at 600 to 800 ° C. in an oxygen atmosphere.
An oxide film is formed at the interface of the diffusion layer, and thus a paraelectric / ferroelectric thin film laminated film having a stable interface can be formed.
【０１６２】〔実施例２２〕次に、単一のメモリ素子の
構造例について、図３４を用いて、説明する。[Embodiment 22] Next, a structural example of a single memory element will be described with reference to FIG.
【０１６３】本実施例では、MOSFETのドレイン領域の上
側に、コンデンサを形成した。その作製方法について、
簡単に説明する。まずＳｉ基板５４０上にソース領域５
４１及びドレイン領域５４２を形成する。そして、ゲー
ト酸化膜及びゲート電極543を形成し、絶縁膜５４８で
覆い、ソース領域上にコンタント用のホールを開け、ソ
ース電極５４４を形成し、不要な部分を除去後、絶縁膜
５４８で覆う。次にドレイン側にコンタクトホールを形
成し、電極５４５を形成し、その上に強誘電体５４６を
成長させ、さらにその上に電極５４７を形成しコンデン
サとし、不要な部分を除去し、さらに絶縁膜５４８で覆
った。In this example, a capacitor was formed above the drain region of the MOSFET. About the manufacturing method,
Briefly explained. First, the source region 5 is formed on the Si substrate 540.
41 and the drain region 542 are formed. Then, a gate oxide film and a gate electrode 543 are formed, covered with an insulating film 548, a contact hole is formed over the source region, a source electrode 544 is formed, and after removing an unnecessary portion, the insulating film 548 is covered. Next, a contact hole is formed on the drain side, an electrode 545 is formed, a ferroelectric substance 546 is grown thereon, and an electrode 547 is further formed thereon to form a capacitor, and unnecessary portions are removed, and an insulating film is further formed. Covered with 548.
【０１６４】このような構造とすることで、通常のメモ
リ作製プロセスで容易に強誘電体をコンデンサに用いた
メモリ素子を作製することができる。集積度を向上させ
るには、ソース領域５４１を２つのメモリ素子で共通化
する方が望ましく、その場合は、ソース電極５４４を挾
んで左右対称な構造となる。また、強誘電体５４７を電
極５４６を介在させずに、直接ドレイン領域５４７上に
形成する場合も考えられる。なお、本実施例では、ドレ
イン上にコンデンサを形成したが、ソース側に形成して
も良い。With such a structure, a memory element using a ferroelectric substance as a capacitor can be easily manufactured by a normal memory manufacturing process. In order to improve the degree of integration, it is desirable that the source region 541 be shared by the two memory elements. In that case, the source electrode 544 is sandwiched and the structure becomes symmetrical. It is also possible to form the ferroelectric 547 directly on the drain region 547 without interposing the electrode 546. Although the capacitor is formed on the drain in this embodiment, it may be formed on the source side.
【０１６５】以下、上記の実施例で説明したメモリ素子
を用いた装置システムについて、以下の実施例により説
明する。An apparatus system using the memory device described in the above embodiments will be described below with reference to the following embodiments.
【０１６６】〔実施例２３〕図３５は、本実施例のＦＲ
ＡＭ，ＤＲＡＭ，ＳＲＡＭをキャッシュメモリとして内
蔵した論理素子（マイクロプロセッサ）である。本実施
例のように、本実施例のメモリ素子を内蔵キャッシュメ
モリとして用いれば、先に述べたように大容量かつ低消
費電力であるので、高度な機能をもつ論理素子を低消費
電力で構成することができるという利点がある。[Embodiment 23] FIG. 35 shows an FR of this embodiment.
It is a logic element (microprocessor) that incorporates AM, DRAM, and SRAM as cache memory. If the memory device of this embodiment is used as a built-in cache memory as in this embodiment, since it has a large capacity and low power consumption as described above, a logic element having advanced functions can be constructed with low power consumption. There is an advantage that can be done.
【０１６７】さらに、ソフトエラーに強いマイクロプロ
セッサが得られるという効果もある。Furthermore, there is an effect that a microprocessor which is resistant to soft errors can be obtained.
【０１６８】〔実施例２４〕さらに、図３６に示したように、一端にコネクタ部を備
えた基板に本実施例のＦＲＡＭ，ＤＲＡＭ，ＳＲＡＭを
複数個配置して半導体ディスクとして用いれば、先述し
た説明より明らかであるが、安価で大容量の固体記録媒
体として、極めて有用である。特にＦＲＡＭディスクを
用いれば、不揮発性であるため、停電時も電気的バック
アップが不要であり、記憶内容を他の不揮発性記憶媒体
（磁気ディスクや磁気テープなど）にバックアップとし
てコピーする必要がなく、また可動部がないため、衝撃
に強く、消費電力も極めて少ないなどの利点がある。[Embodiment 24] Further, as shown in FIG. 36, aconnector portion is provided at one end.
The FRAM, DRAM, and SRAMof this embodiment are mountedon the obtained substrate.
When a plurality of semiconductor disksare arranged and used as a semiconductor disk, it is very useful as an inexpensive and large-capacity solid recording medium, as is clear from the above description. In particular, if a FRAM disk is used, since it is non-volatile, there is no need for electrical backup even during a power failure, and it is not necessary to copy the stored contents to another non-volatile storage medium (such as a magnetic disk or magnetic tape) as a backup. Moreover, since ithas no movingparts, it has advantages such as strong impact resistance and extremely low power consumption.
【０１６９】さらに、ソフトエラーに強い半導体ディス
クが得られるという効果もある。Further, there is an effect that a semiconductor disk resistant to soft error can be obtained.
【０１７０】〔実施例２５〕さらに、強誘電体を用いたＦＲＡＭ及びＳＲＡＭは半導
体ディスクのみならず、図３７に示したように、一端に
コネクタ部を備えたプラスチックプレートに複数個配置
してメモリカードにも応用できる。[Embodiment 25] Further, as shown in FIG. 37, the FRAM and the SRAM using the ferroelectric are not limited to the semiconductor disk,
Plural pieces are arranged on the plastic plate with connector part
It can also be appliedto memory cards.
【０１７１】特に、ＦＲＡＭを用いたカード（ＦＲＡＭ
カード）は、従来のメモリカードのように記憶保持用の
電池をカード内に内蔵させる必要がないので、従来のフ
ロッピディスクと同様の使い方ができ、かつ該フロッピ
ディスクに比べ、大容量，高速アクセスが可能であると
いう利点がある。In particular, a card using FRAM (FRAM
Unlike conventional memory cards, it is not necessary to have a battery for storing data inside the card, so it can be used in the same way as conventional floppy disks, and has a larger capacity and faster access than the floppy disk. Is possible.
【０１７２】従って、上記ＦＲＡＭ及びＳＲＡＭを用い
たメモリカードを、従来のフロッピディスクのように、
ワークステーション以下の小型及び携帯用のコンピュー
タシステムにおける交換可能な補助記憶媒体として利用
すれば、ディスクを回転させる必要がないので、回転機
構などの装置が不要であり、システム全体を小型化で
き、かつ消費電力を低減でき、さらに大容量の情報を高
速に読み書きできるので、システム全体としての処理能
力が向上するという利点がある。Therefore, a memory card using the above-mentioned FRAM and SRAM can be used as a conventional floppy disk,
If it is used as a replaceable auxiliary storage medium in a small or portable computer system below a workstation, it does not need to rotate a disk, so a device such as a rotation mechanism is unnecessary, and the entire system can be downsized, and Since the power consumption can be reduced and a large amount of information can be read and written at high speed, there is an advantage that the processing capacity of the entire system is improved.
【０１７３】また、従来のＳＲＡＭを用いたメモリカー
ドと比べれば、より大容量かつ安価にメモリカードを提
供できるという利点である。さらに、ＦＲＡＭをメモリ
カードに用いれば、従来のＳＲＡＭメモリカードのよう
な記憶保持用の電源をカード内に内蔵させる必要がない
ので信頼性が向上し、また、保持容量も大きく、かつ安
価であるなど、その効果が大きい。Further, as compared with the memory card using the conventional SRAM, there is an advantage that the memory card can be provided with a larger capacity and at a lower cost. Further, when the FRAM is used for the memory card, it is not necessary to incorporate a power supply for storing and holding the memory into the card unlike the conventional SRAM memory card, so that the reliability is improved, the holding capacity is large, and the cost is low. The effect is great.
【０１７４】〔実施例２６〕上記論理素子(マイクロプ
ロセッサ)、及び本発明によるメモリ素子（ＦＲＡＭ，
ＤＲＡＭ，ＳＲＡＭ）、さらに本発明による半導体ディ
スクや本発明によるメモリカードは、スーパーコンピュ
ータ，大型，汎用，中小型コンピュータやワークステー
ション、さらには、パーソナルコンピュータ，ポータブ
ルコンピュータ，ラップトップコンピュータ，ノート型
（ブック型）パーソナルコンピュータに用いるとその効
果が大きい。[Embodiment 26] The above logic element (microprocessor) and the memory element (FRAM,
DRAM, SRAM), the semiconductor disk according to the present invention, and the memory card according to the present invention include a super computer, a large-sized general purpose computer, a small and medium-sized computer and a workstation, a personal computer, a portable computer, a laptop computer, a notebook type (book). (Type) When used for a personal computer, its effect is great.
【０１７５】本実施例を説明するコンピュータシステム
を図３８に示す。図３８において、半導体ディスクとし
て、ＤＲＡＭ及びＳＲＡＭディスクは従来と同様の使い
方であるが、従来に比べ大容量かつ安価であるため、シ
ステム全体の価格を上昇させることなく、処理能力など
の性能を高めることができるという利点がある。これら
は、特に中小型以上の機種で大きな効果を発する。A computer system for explaining this embodiment is shown in FIG. In FIG. 38, as a semiconductor disk, a DRAM and an SRAM disk are used in the same manner as in the conventional case, but since the capacity and the cost are larger than those in the conventional case, the performance such as the processing capacity is improved without increasing the price of the entire system. There is an advantage that you can. These are particularly effective for small and medium-sized models.
【０１７６】また、ＦＲＡＭディスクは、従来の半導体
ディスクに比べ、不揮発，大容量，低消費電力、などの
利点を持つ。特に不揮発性であるため、電気的なバック
アップを必要としないので、中小型以上の機種に見られ
るような、停電対策としての専用のバッテリ電源が不要
であり、システム全体を小型化できるという利点があ
る。また、記憶内容をアクセス速度の遅い磁気ディスク
などにコピーする必要がなく、従来のシステムより高速
にかつ大容量の情報を処理できるので、システム全体の
高速化，性能アップ，小型化，低価格化が容易に図れる
という利点がある。Further, the FRAM disk has advantages such as nonvolatility, large capacity and low power consumption as compared with the conventional semiconductor disk. In particular, because it is non-volatile, it does not require electrical backup, so there is no need for a dedicated battery power source as a power outage countermeasure, as seen in small and medium-sized models, and the advantage that the entire system can be downsized is there. In addition, since it is not necessary to copy the stored contents to a magnetic disk with a slow access speed, it can process a large amount of information faster than conventional systems, thus speeding up the entire system, improving performance, downsizing, and lowering the price. There is an advantage that it can be easily achieved.
【０１７７】さらに、携帯用のパーソナルコンピュータ
からノート型コンピュータに関しても、磁気ディスクな
どを必要としないので、振動に強いシステムを構成で
き、また、消費電力も少ないので、長時間バッテリ動作
させることができ、携帯により便利になり、また移動し
ている車内でも安心して使用できるという利点がある。
さらに、本発明による論理素子（マイクロプロッサ）を
信号処理部に用い、あるいは本発明によるメモリ素子を
主記憶部に用いれば、大容量の情報に高速アクセスでき
るので、極めて高度かつ複雑な情報処理を短時間に行う
ことができるという利点がある。Furthermore, since a magnetic disk or the like is not required for a portable personal computer to a notebook computer, a system resistant to vibration can be configured, and since power consumption is low, it can be operated by a battery for a long time. It has the advantage that it is more convenient to carry and can be used safely in a moving car.
Furthermore, if the logic element (microprocessor) according to the present invention is used in the signal processing section or the memory element according to the present invention is used in the main memory section, a large amount of information can be accessed at high speed, so that extremely advanced and complicated information processing can be performed. There is an advantage that it can be performed in a short time.
【０１７８】〔実施例２７〕さらに、本発明による論理
素子（マイクロプロッサ）、本発明によるメモリ素子、
及び半導体ディスクやメモリカード用いたシステムとし
ては、上記コンピュータシステムに留まらず、ワードプ
ロセッサなどのＯＡ機器がある。[Embodiment 27] Furthermore, a logic element (microprocessor) according to the present invention, a memory element according to the present invention,
Further, the system using the semiconductor disk or the memory card is not limited to the above computer system, and there is an OA device such as a word processor.
【０１７９】図３９は本実施例を説明するワードプロセ
ッサの構成例である。FIG. 39 shows a configuration example of a word processor for explaining this embodiment.
【０１８０】図４０はプリンタの構成図である。FIG. 40 is a block diagram of the printer.
【０１８１】上記ＯＡ機器においても、上記小型から携
帯用のコンピュータシステムと同様に、従来は、大容量
の補助記憶装置として、磁気ディスクシステムが使わ
れ、また交換可能な小容量の補助記憶装置としてフロッ
ピディスクシステムが使われている。従って、上記コン
ピュータシステムにおいて述べたことと同様の理由にし
て、本発明によるメモリ素子、及び半導体ディスクやメ
モリカードを用いることにより、システム全体の高速化
が図られ、機能アップや、小型化，低価格化，高信頼化
が容易になるという利点がある。In the above-mentioned OA equipment as well, similar to the small-sized to portable computer system, a magnetic disk system has been used as a large-capacity auxiliary storage device in the past, and a replaceable small-capacity auxiliary storage device. The floppy disk system is used. Therefore, by using the memory device according to the present invention and the semiconductor disk or the memory card for the same reason as described above in the computer system, the speed of the entire system can be increased, the function can be improved, the size can be reduced, and the size can be reduced. There is an advantage that price and high reliability are easy.
【０１８２】〔実施例２８〕さらに、本発明の応用実施
例として、図４１に示すようにゲーム用コンピュータシ
ステムがある。本発明を適応することにより、大容量の
メモリを安価に提供できるので、高度な内容のゲームも
容易にデザインでき、かつそのプログラムが高速に動作
するという利点がある。この効果は、携帯用のゲーム機
でとくに大きい。[Embodiment 28] Furthermore, as an application embodiment of the present invention, there is a game computer system as shown in FIG. By applying the present invention, it is possible to provide a large-capacity memory at a low cost, so that it is possible to easily design a game with high-level contents, and the program can operate at high speed. This effect is particularly great in a portable game machine.
【０１８３】〔実施例２９〕さらに、本発明の応用実施
例として、図４２で示した電子卓上計算機や、図４３で
示した電子手帳、及び図４４で示した計測機器など、従
来のＤＲＡＭやＳＲＡＭなどの半導体記憶素子を用いた
製品や、あるいはメモリカードなどの外部補助記憶装置
を用いたシステムが考えられるが、本発明を応用した場
合の効果は、これまでに述べてきたことと同様に、極め
て大きい。[Embodiment 29] Further, as an application embodiment of the present invention, a conventional DRAM such as the electronic desk calculator shown in FIG. 42, the electronic notebook shown in FIG. 43, and the measuring instrument shown in FIG. A product using a semiconductor memory element such as SRAM or a system using an external auxiliary memory device such as a memory card is conceivable. The effect of applying the present invention is the same as that described above. , Extremely large.
【０１８４】〔実施例３０〕さらに、本発明の応用実施
例として、テレビなどの家電製品がある。家電製品にお
いても、電子化が進められており、性能の向上にともな
い。使用されるメモリ容量も増加しているが、従来のＤ
ＲＡＭでは、ビット価格が高いために高性能なシステム
では、製品価格が高くなってしまう。それに対し、図４
５に示したオーディオビデオシステムや、図４６に示し
た家電製品の摸式的構成例のように、本発明によるメモ
リ素子を使用すれば、ビット価格が極めて低いために、
高性能なシステムであっても、比較的低価格で家電製品
を提供できるという利点がある。[Embodiment 30] Further, as an application embodiment of the present invention, there is a home electric appliance such as a television. Electronic appliances are also being used in home electric appliances, and their performance is improving. The amount of memory used is increasing, but the conventional D
Since the bit price of the RAM is high, the product price is high in a high-performance system. In contrast, Figure 4
When the memory device according to the present invention is used like the audio / video system shown in FIG. 5 and the schematic configuration example of the home electric appliances shown in FIG. 46, the bit price is extremely low.
Even a high-performance system has the advantage that it can provide home appliances at a relatively low price.
【０１８５】〔実施例３１〕さらに、図４７に摸式的に
示したように、自動車のエンジンやサスペンションなど
を電子的に制御するシステムが考えられる。このような
システムでは、記憶内容に対する信頼性が問題となる
が、本発明における強誘電体の高誘電率を用いたＤＲＡ
Ｍを使用することにより、外的擾乱に対する耐性が高く
できる（ソフトエラーに強い）ので、信頼性に対する問
題を解決することができる。[Embodiment 31] Furthermore, as schematically shown in FIG. 47, a system for electronically controlling the engine, suspension, etc. of an automobile can be considered. In such a system, the reliability of the stored contents becomes a problem, but the DRA using the high dielectric constant of the ferroelectric substance in the present invention is used.
By using M, the resistance to external disturbance can be made high (strong to soft error), so that the problem of reliability can be solved.
【０１８６】また、大容量のメモリを提供できるので、
上記制御システムにも、少ない部品数で、高度な処理能
力を持たせることができるという利点がある。Further, since a large capacity memory can be provided,
The above control system also has an advantage that it can have a high processing capability with a small number of parts.
【０１８７】さらにＦＲＡＭを用いれば、消費電力が少
ないので、上記制御システムに消費される全波費電力も
低く抑えることができ、燃費が向上するという利点があ
る。〔実施例３２〕さらに、図４８に摸式的に示した航空
機、図４９に摸式的に示した人工衛星，宇宙ステーショ
ンや、図５０に摸式的に示したロケットなどにおける制
御システムにも、上記自動車における制御システムに対
する記述と同様の理由により、本発明におけるメモリ素
子を適用することができる。とくに、人工衛星や宇宙ス
テーション、及びロケットなどの場合は、宇宙空間とい
う放射線濃度が地球上の場合に比べ、極めて高い状況で
それらの制御システムを動作せねばならないが、従来の
メモリ装置では、放射線に対する信頼性が高くないた
め、大容量のＲＡＭなどを搭載できず、システム全体が
大きな物になってしまうという問題があった。これに対
し、本発明によるＤＲＡＭやＦＲＡＭなどを用いれば、
放射線耐性が高いので、大容量であっても、宇宙環境で
動作させるのに支障がないという利点がある。また、高
度な処理能力を持ち、小型軽量で、かつ低消費電力の制
御システムを提供することができるので、航空機，人工
衛星，宇宙ステーションや、ロケットなどにおける制御
システムに好適なものとなる。Further, if the FRAM is used, the power consumption is small, so that the full wave power consumed by the control system can be suppressed to be low, and the fuel consumption can be improved. [Thirty-second Embodiment] Furthermore, a control system for an aircraft schematically shown in FIG. 48, an artificial satellite or space station schematically shown in FIG. 49, or a rocket system schematically shown in FIG. The memory device of the present invention can be applied for the same reason as the description of the control system in the automobile. In particular, in the case of artificial satellites, space stations, rockets, etc., the control system must be operated in a situation where the radiation concentration in outer space is extremely higher than that on the earth, but with conventional memory devices, However, there is a problem that a large-capacity RAM or the like cannot be mounted and the entire system becomes large because the reliability is not high. On the other hand, if the DRAM or FRAM according to the present invention is used,
Since it has high radiation resistance, it has an advantage that even if it has a large capacity, it does not hinder operation in a space environment. Further, since it is possible to provide a control system having a high processing capacity, small size and light weight, and low power consumption, it is suitable for a control system in an aircraft, an artificial satellite, a space station, a rocket or the like.
【０１８８】[0188]
【発明の効果】本発明によれば、不揮発性のメモリ機能
を有する半導体装置の容量の増大が容易となる構造を提
供できる。According to the present invention, it is possible to provide a structure in which the capacity of a semiconductor device having a nonvolatile memory function can be easily increased.
【０１８９】本発明によれば、不揮発性のメモリ機能を
有する半導体装置の長寿命化が可能となる構造を提供で
きる。According to the present invention, it is possible to provide a structure capable of extending the life of a semiconductor device having a nonvolatile memory function.
【０１９０】本発明によれば、メモリ機能を有する半導
体装置の耐環境性を高めることが可能となる構造を提供
できる。According to the present invention, it is possible to provide a structure capable of improving the environment resistance of a semiconductor device having a memory function.
【０１９１】また、被覆性が良く、界面が安定な強誘電
体薄膜を形成できる半導体装置の製造方法を提供でき
る。Further, it is possible to provide a method of manufacturing a semiconductor device which can form a ferroelectric thin film having good coverage and stable interface.
【０１９２】また、上記の半導体装置を利用した応用シ
ステムを提案できる。Further, an application system using the above semiconductor device can be proposed.
【図１】本発明の実施例１のメモリセルの等価回路図で
ある。FIG. 1 is an equivalent circuit diagram of a memory cell according to a first embodiment of the present invention.
【図２】従来の強誘電体に印加される電界と分極の関係
を示す図である。FIG. 2 is a diagram showing a relationship between an electric field applied to a conventional ferroelectric and polarization.
【図３】従来の強誘電体コンデンサを回路表示法により
示した図である。FIG. 3 is a diagram showing a conventional ferroelectric capacitor by a circuit display method.
【図４】従来のメモリセルの等価回路の図である。FIG. 4 is a diagram of an equivalent circuit of a conventional memory cell.
【図５】本発明の実施例１のメモリセル群の等価回路図
である。FIG. 5 is an equivalent circuit diagram of a memory cell group according to the first embodiment of the present invention.
【図６】本発明の実施例１のメモリセルの書き込み動作
波形を示す図である。FIG. 6 is a diagram showing write operation waveforms of the memory cell according to the first embodiment of the present invention.
【図７】本発明の実施例２のメモリセルの読み出し波形
を示す図である。FIG. 7 is a diagram showing a read waveform of a memory cell according to a second embodiment of the present invention.
【図８】本発明の実施例３のメモリセル群の等価回路図
である。FIG. 8 is an equivalent circuit diagram of a memory cell group according to a third embodiment of the present invention.
【図９】本発明の実施例３のメモリセルの書き込み動作
波形を示す図である。FIG. 9 is a diagram showing write operation waveforms of a memory cell according to a third embodiment of the present invention.
【図１０】本発明の実施例３のメモリセルの読み出し波
形を示す図である。FIG. 10 is a diagram showing a read waveform of a memory cell according to a third embodiment of the present invention.
【図１１】本発明の実施例４の回路路線図である。FIG. 11 is a circuit route diagram of Example 4 of the present invention.
【図１２】本発明の実施例５のメモリセルの装置断面図
である。FIG. 12 is a device sectional view of a memory cell according to a fifth embodiment of the present invention.
【図１３】本発明の実施例６のメモリセルの装置断面図
である。FIG. 13 is a device sectional view of a memory cell according to a sixth embodiment of the present invention.
【図１４】図１３の装置の平面図である。FIG. 14 is a plan view of the device of FIG.
【図１５】本発明の実施例７のメモリセルの等価回路図
である。FIG. 15 is an equivalent circuit diagram of a memory cell according to a seventh embodiment of the present invention.
【図１６】本発明の実施例７のメモリセルの書き込み動
作波形を示す図である。FIG. 16 is a diagram showing write operation waveforms of the memory cell according to the seventh embodiment of the present invention.
【図１７】本発明の実施例７のメモリセルの読み出し波
形を示す図である。FIG. 17 is a diagram showing a read waveform of the memory cell according to the seventh embodiment of the present invention.
【図１８】本発明の実施例９のメモリセルの等価回路図
である。FIG. 18 is an equivalent circuit diagram of a memory cell according to a ninth embodiment of the present invention.
【図１９】本発明の実施例９のメモリセルの読み出し波
形を示す図である。FIG. 19 is a diagram showing a read waveform of a memory cell according to a ninth embodiment of the present invention.
【図２０】本発明の実施例１０のメモリセルからセンス
アンプまでの等価回路図である。FIG. 20 is an equivalent circuit diagram from the memory cell to the sense amplifier according to the tenth embodiment of the present invention.
【図２１】図２０の回路に使用する同期パルスを示す図
である。FIG. 21 is a diagram showing sync pulses used in the circuit of FIG. 20.
【図２２】本発明の実施例１０に使用する強誘電体コン
デンサの特性を示す図である。FIG. 22 is a diagram showing characteristics of a ferroelectric capacitor used in Example 10 of the present invention.
【図２３】本発明の実施例１１のＲＡＭを示すブロック
図である。FIG. 23 is a block diagram showing a RAM according to an eleventh embodiment of the present invention.
【図２４】本発明の実施例１２のＲＡＭを示すブロック
図である。FIG. 24 is a block diagram showing a RAM according to a twelfth embodiment of the present invention.
【図２５】本発明の実施例１３の説明図である。FIG. 25 is an explanatory diagram of Example 13 of the present invention.
【図２６】本発明の実施例１４に使用する強誘電体コン
デンサの結晶軸を示す図である。FIG. 26 is a diagram showing crystal axes of a ferroelectric capacitor used in Example 14 of the present invention.
【図２７】本発明の実施例１４に使用する強誘電体コン
デンサの結晶軸と電界の関係を示す図である。FIG. 27 is a diagram showing the relationship between the crystal axis and the electric field of the ferroelectric capacitor used in Example 14 of the present invention.
【図２８】本発明の実施例１４に使用する強誘電体コン
デンサのヒステリシス特性を示す図である。FIG. 28 is a diagram showing hysteresis characteristics of the ferroelectric capacitor used in Example 14 of the present invention.
【図２９】本発明の実施例１５に使用する強誘電体の結
晶粒界を示す図である。FIG. 29 is a diagram showing crystal grain boundaries of a ferroelectric used in Example 15 of the present invention.
【図３０】従来の強誘電体の結晶粒界を示す図である。FIG. 30 is a diagram showing crystal grain boundaries of a conventional ferroelectric substance.
【図３１】本発明の実施例１６に使用する強誘電体の結
晶粒界を示す図である。FIG. 31 is a diagram showing crystal grain boundaries of a ferroelectric used in Example 16 of the present invention.
【図３２】本発明の実施例１８に使用する強誘電体の強
誘電性分域を示す図である。FIG. 32 is a diagram showing a ferroelectric domain of a ferroelectric used in Example 18 of the present invention.
【図３３】本発明の実施例２０に使用する強誘電体コン
デンサの断面図である。FIG. 33 is a sectional view of a ferroelectric capacitor used in Example 20 of the present invention.
【図３４】本発明の実施例２２のメモリセルの装置断面
図である。FIG. 34 is a device cross-sectional view of a memory cell according to Example 22 of the present invention.
【図３５】本発明の実施例２３のキャッシュメモリを内
蔵した論理素子を示す図である。FIG. 35 is a diagram showing a logic element containing a cache memory according to a twenty-third embodiment of the present invention.
【図３６】本発明の実施例２４の半導体ディスクを示す
図である。FIG. 36 is a diagram showing a semiconductor disk according to Example 24 of the present invention.
【図３７】本発明の実施例２５のメモリカードを示す図
である。FIG. 37 is a diagram showing a memory card according to a twenty-fifth embodiment of the present invention.
【図３８】本発明の実施例２６のコンピュータシステム
を示す図である。FIG. 38 is a diagram showing a computer system according to a twenty sixth embodiment of the present invention.
【図３９】本発明の実施例２７のワードプロセッサを示
す図である。FIG. 39 is a diagram showing a word processor according to embodiment 27 of the present invention.
【図４０】本発明の実施例２７のプリンタを示す図であ
る。FIG. 40 is a diagram showing a printer according to a twenty-seventh embodiment of the present invention.
【図４１】本発明の実施例２８のゲーム用コンピュータ
システムを示す図である。FIG. 41 is a diagram showing a game computer system according to a twenty-eighth embodiment of the present invention.
【図４２】本発明の実施例２９の電子卓上計算機を示す
図である。FIG. 42 is a diagram showing an electronic desk calculator according to Example 29 of the present invention.
【図４３】本発明の実施例２９の電子手帳を示す図であ
る。FIG. 43 is a diagram showing an electronic notebook according to embodiment 29 of the present invention.
【図４４】本発明の実施例２９の計測機器を示す図であ
る。FIG. 44 is a diagram showing a measuring instrument of Example 29 of the invention.
【図４５】本発明の実施例３０のオーディオビデオシス
テムを示す図である。[Fig. 45] Fig. 45 is a diagram showing an audio video system according to a thirtieth embodiment of the invention.
【図４６】本発明の実施例３０の家庭製品を示す図であ
る。FIG. 46 is a diagram showing household products of Example 30 of the present invention.
【図４７】本発明の実施例３１の自動車制御システムを
示す図である。FIG. 47 is a diagram showing an automobile control system according to a thirty-first embodiment of the present invention.
【図４８】本発明の実施例３２の飛行機制御システムを
示す図である。FIG. 48 is a diagram showing an airplane control system according to a thirty-second embodiment of the present invention.
【図４９】本発明の実施例３２の人工衛星制御システム
を示す図である。FIG. 49 is a diagram showing an artificial satellite control system according to a thirty-second embodiment of the present invention.
【図５０】本発明の実施例３２のロケット制御システム
を示す図である。FIG. 50 is a diagram showing a rocket control system of Example 32 of the present invention.
１１１，１４１…ＭＯＳＦＥＴ、１１２〜１１５，１４
１…強誘電体コンデンサ、１１６…プレート線、１２
０，１２２，１２５，１２６…ビット線、１２１，１２
３，１２７，１２８…ワード線、１５１，１５２…ダミ
ーワード線、301〜３０４，３４１〜３４４…メモリセ
ル、３０５〜３０８…共通電極部、３１１…センス増幅
器、３５１〜３５４…ダミーセル。111, 141 ... MOSFET, 112 to 115, 14
1 ... Ferroelectric capacitor, 116 ... Plate wire, 12
0, 122, 125, 126 ... Bit lines, 121, 12
3, 127, 128 ... Word lines, 151, 152 ... Dummy word lines, 301-304, 341-344 ... Memory cells, 305-308 ... Common electrode part, 311 ... Sense amplifiers, 351-354 ... Dummy cells.
─────────────────────────────────────────────────────フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/105 Ｈ０１Ｌ 27/10 ６５１ 27/108 Ｇ１１Ｃ 11/34 ３５２Ａ (72)発明者 小林 裕 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内(72)発明者 大上 三千男 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平２−154388（ＪＰ，Ａ) 特開 平１−197303（ＪＰ，Ａ) 特開 平２−49471（ＪＰ，Ａ) 特開 昭64−66897（ＪＰ，Ａ) 特開 平１−277396（ＪＰ，Ａ) 特開 昭52−119846（ＪＰ，Ａ)─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl.7 Identification code FI H01L 27/105 H01L 27/10 651 27/108 G11C 11/34 352A (72) Inventor Yu Kobayashi 4026 Kuji Town, Hitachi City, Ibaraki Prefecture Hitachi, Ltd. In Hitachi Research Laboratory (72) Inventor Michio Oue 4026, Kuji-cho, Hitachi City, Ibaraki Prefecture Hitachi, Ltd. Inside Hitachi Research Laboratory (56) Reference JP-A-2-154388 (JP, A) JP-A-1 -197303 (JP, A) JP 2-49471 (JP, A) JP 64-66897 (JP, A) JP 1-277396 (JP, A) JP 52-119846 (JP, A) )
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