【０００１】[0001]
【産業上の利用分野】本発明は、多層配線基板、とくに
高速・高発熱の半導体素子等を搭載・実装するのに適し
た多層配線基板に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer wiring board, and more particularly to a multilayer wiring board suitable for mounting and mounting a high-speed and high-heat semiconductor element.
【０００２】[0002]
【従来の技術】近年、スーパーコンピュータは勿論のこ
と、汎用のコンピュータの分野でも高速化が要求され、
この要求に対応して、半導体素子（ＬＳＩ等）として、
ＣＭＯＳなど従来のデバイスの高速化が図られる一方、
ＥＣＬやＧａＡｓに代表される新しいデバイスも開発さ
れている。また、これらの超高速素子について、デバイ
ス本来の高速性を引き出して動作させるには、新しい構
成の配線基板、もしくは新しい実装方式が必要となって
くる。このような要求に対処する一手段として、Ｓｉ基
板もしくはセラミック基板の所定領域面上に、例えば、
ポリイミド樹脂等の絶縁層および銅系の導体パターンを
交互に積層してなる薄膜多層配線層を一体的に形成した
多層配線基板が開発されている。この多層配線基板を用
いて、前記薄膜多層配線層面のダイパッド上に、高速な
半導体素子を搭載・実装して、薄膜多層配線層との間を
電気的に接続する。また薄膜多層配線層および半導体素
子を、例えばメタルキャップ等で一体的に気密封止し、
パッケージ化している。以上のように、前記多層配線基
板の場合には、薄膜多層配線層の絶縁層として比誘電率
が約３と小さいポリイミド樹脂を用いることにより、信
号の伝播遅延時間の低減が図られ、それにより形成され
る回路の高速化ないし高性能化に対処することができ
る。2. Description of the Related Art In recent years, high speed has been demanded in the field of general-purpose computers as well as supercomputers.
In response to this demand, semiconductor devices (such as LSI)
While the speed of conventional devices such as CMOS can be increased,
New devices represented by ECL and GaAs have also been developed. In addition, in order to operate these ultra-high-speed devices by extracting the inherent high-speed performance of the devices, a wiring board having a new configuration or a new mounting method is required. As one means for responding to such a demand, for example, on a predetermined area surface of a Si substrate or a ceramic substrate, for example,
A multilayer wiring board has been developed in which a thin-film multilayer wiring layer formed by alternately laminating insulating layers such as a polyimide resin and copper-based conductor patterns is integrally formed. Using this multilayer wiring board, a high-speed semiconductor element is mounted and mounted on the die pad on the thin-film multilayer wiring layer surface, and electrically connected to the thin-film multilayer wiring layer. Also, the thin-film multilayer wiring layer and the semiconductor element are hermetically sealed integrally with, for example, a metal cap or the like,
Packaged. As described above, in the case of the multilayer wiring board, the signal propagation delay time is reduced by using a polyimide resin having a relative dielectric constant as small as about 3 as the insulating layer of the thin-film multilayer wiring layer. Higher speed or higher performance of a formed circuit can be dealt with.
【０００３】しかしながら、上記の構成の多層配線基板
の場合には、つぎのような不都合な問題がある。すなわ
ち、高速化が図られたＣＭＯＳ等の超高速素子を実装す
る多層配線基板においては、さらに高速信号に対するす
ぐれた電気特性、および高発熱に対する良好な放熱特性
が要求されている。そこで、高速信号に対しては、ポリ
イミド樹脂系の絶縁層および銅系の導体パターン層から
なる薄膜多層配線層の構成で、また放熱性については、
パッケージの裏面に放熱フィン等を設置する構成で対応
している。しかし、前記多層配線基板の構造、あるいは
実装構造では、高速動作時における発熱を十分に放熱す
ることができないという問題がある。すなわち、高速化
が図られたＣＭＯＳ等の超高速素子は、高速動作時に数
10Ｗ程度の発熱量を呈するのに対して、薄膜多層配線層
を構成するポリイミド樹脂系の絶縁層では、信号線容量
の低減や特性インピーダンス制御のために、１層当たり
10〜30μｍの厚さが必要で、多層配線基板の場合、全体
で100 μｍを越えることになり、ポリイミド樹脂の熱伝
導率が低いので、大きな熱抵抗を呈する。したがって、
前記超高速素子の高速動作時における発熱の放熱が不十
分となり、超高速素子の本来の機能を発揮できないこと
になる。However, in the case of the multilayer wiring board having the above configuration, there are the following disadvantageous problems. That is, in a multilayer wiring board on which an ultra-high-speed element such as a CMOS, etc., in which a high-speed operation is achieved, excellent electrical characteristics for high-speed signals and good heat radiation characteristics for high heat generation are required. Therefore, for high-speed signals, the structure of a thin-film multilayer wiring layer consisting of a polyimide resin-based insulating layer and a copper-based conductor pattern layer.
This is supported by a configuration in which radiation fins and the like are installed on the back surface of the package. However, the structure of the multilayer wiring board or the mounting structure has a problem that heat generated during high-speed operation cannot be sufficiently dissipated. In other words, ultra-high-speed elements such as CMOS, which have been designed to operate at high speed, have a small number during high-speed operation.
While it generates about 10W of heat, the polyimide resin-based insulation layer that constitutes the thin-film multilayer wiring layer has a lower layer per layer to reduce signal line capacitance and control characteristic impedance.
A thickness of 10 to 30 μm is required, and in the case of a multilayer wiring board, the total thickness exceeds 100 μm, and the polyimide resin has a low thermal conductivity, so that a large thermal resistance is exhibited. Therefore,
The heat of the heat generated during the high-speed operation of the ultra-high-speed element is insufficient, and the original function of the ultra-high-speed element cannot be exhibited.
【０００４】[0004]
【発明が解決しようとする課題】以上説明したように、
超高速素子を実装する多層配線基板においては、前記超
高速素子の高速動作時における発熱の放熱が不十分とな
り、超高速素子の本来の機能を発揮できない。As described above,
In a multilayer wiring board on which an ultra-high-speed element is mounted, heat dissipation of heat generated during high-speed operation of the ultra-high-speed element becomes insufficient, and the original function of the ultra-high-speed element cannot be exhibited.
【０００５】本発明は上記の事情に対処してなされたも
ので、発熱量の大きい高速ＣＭＯＳデバイス、ＥＣＬデ
バイス、ＧａＡｓデバイス等を実装した場合でも、電気
・熱の両特性面で優れた性能を呈する多層配線基板の提
供を目的とする。The present invention has been made in view of the above-described circumstances. Even when a high-speed CMOS device, an ECL device, a GaAs device, or the like that generates a large amount of heat is mounted, excellent performance in both electrical and thermal characteristics is achieved. It is an object of the present invention to provide a multilayer wiring board.
【０００６】[0006]
【０００７】[0007]
【課題を解決するための手段】本発明は、上記した課題
を解決するために、 基板と、電気絶縁体の内部に配線が
形成され前記基板上に配設される配線層と、前記配線層
の表面に設けられた電子部品と、前記配線層の内部で熱
の輸送をするため少なくとも前記配線層を貫通して前記
基板および前記電子部品に接続された柱状のサーマルビ
アとを具え、前記サーマルビアの前記基板及び前記電子
部品に接続される端面の面積が前記サーマルビアの平均
断面積よりも大きく、次式を満足するように設定されて
いる多層配線基板を提供する。SUMMARY OF THE INVENTION Thepresent invention has been madeto solve theabove-mentioned problems.
In order to solve the problem, a substrate, a wiring layer in which a wiring is formed inside an electrical insulator and disposed on the substrate, an electronic component provided on a surface of the wiring layer, A column-shaped thermal via connected to the substrate and the electronic component through at least the wiring layer for transporting heat, and an area of an end face of the thermal via connected to the substrate and the electronic component is reduced.Provided is a multilayer wiring boardwhich is larger than the average sectional area of the thermal via and is set to satisfy the following expression.
【数１】ここで、ｄはサーマルビアの最細部の断面積を正方形に
換算したときの一辺の長さ、ｄｅはサーマルビアの端面
の面積を正方形に換算したときの一辺の長さ、ｄａｖは
サーマルビアの平均断面積を正方形に換算したときの一
辺の長さ、Ｄは電子部品下のサーマルビアの平均ピッ
チ、Ｌはサーマルビアの長さとする。(Equation 1) Here, d is the length of one side when converted into a square cross-sectional area of the thinnest of the thermal via, de is the side when converted into a square area of the end face of the thermal via length, dav is the thermal When the average cross-sectional area of the via is converted into a square, the length of one side, D is the average pitch of the thermal via under the electronic component, and L is the length of the thermal via.
【０００８】上記いずれの多層配線基板においても、配
線層の表面に電子部品が載置されるダイパッドを具え、
サーマルビアの端面が前記ダイパッドおよび基板に接続
されていることが好ましい。In any of the above-mentioned multilayer wiring boards, a die pad on which an electronic component is mounted on the surface of the wiring layer is provided.
It is preferable that an end face of the thermal via is connected to the die pad and the substrate.
【０００９】[0009]
【００１０】[0010]
【作用】本発明における多層配線基板によれば、高速に
動作する電子部品の高速信号は、薄膜配線層が容易且つ
確実に対応し、また高速動作に伴う発熱量は、埋め込ま
れたサーマルビアを介して熱伝導率の高いセラミック基
板に熱電導されて、容易に放熱されるので、搭載・配置
される高速ＣＭＯＳデバイス、ＥＣＬデバイス、ＧａＡ
ｓデバイス等を、安定して所定の動作をさせることが可
能となる。According to the multilayer wiring board of the present invention, high-speed signals of electronic components operating at high speed can be easily and surely handled by the thin-film wiring layer, and the amount of heat generated by the high-speed operation is determined by the embedded thermal via. High temperature CMOS device, ECL device, GaAs
It is possible to cause the s device and the like to perform a predetermined operation stably.
【００１１】[0011]
【００１２】[0012]
【００１３】[0013]
【実施例】つぎに、以上の本発明の多層配線基板につい
て、詳述にする。Next, the multilayer wiring board of the present invention will be described in detail.
【００１４】本発明における第一の多層配線基板は、窒
化アルミニウムやアルミナ、あるいは炭化ケイ素等を絶
縁体層とするセラミック基板、有機高分子を絶縁層とす
る薄膜多層配線層、および少なくとも薄膜多層配線層
を、電気的に絶縁された状態で、貫通して配置された柱
状のサーマルビア（熱伝導率の高い材料で構成された柱
状部材）から構成されている。前記の薄膜多層配線層を
貫通して配置されたサーマルビアは、単数でも複数本で
もよい。また、サーマルビアが電子部品又はダイパッド
面に接する全面積は、電子部品又はダイパッド面の５〜
20％程度に選択するのが好ましい。すなわち、例えば、
図２は、図１に示されるような多層配線基板を用いて、
実験的に、ダイパッド面に接するサーマルビアの全面積
のダイパッドの面積100 に対する割合（面積比％）と熱
抵抗（℃／Ｗ）との関係を求めたものである。この図２
からは、面積比が５％を越えると熱抵抗は大幅に減少
し、面積比が約20％を越えると熱抵抗は飽和し殆ど変化
しない。従って、薄膜多層配線層の配線の設計が制約さ
れること等を考慮すると、サーマルビアのダイパッド面
に接する全面積は上記した程度が好ましいといえる。さ
らに、サーマルビアを、薄膜多層配線層を貫通して、さ
らに、セラミック基板も貫通・配置させて、セラミック
基板内に内層配置されたクランド層、あるいはセラミッ
ク多層配線基板の裏面に設置された放熱フィン等のヒー
トシンクと電気的に接続する構成としてもよい。A first multilayer wiring board according to the present invention comprises a ceramic substrate having an insulating layer of aluminum nitride, alumina, silicon carbide or the like, a thin-film multilayer wiring layer having an organic polymer as an insulating layer, and at least a thin-film multilayer wiring. The layer is composed of a columnar thermal via (a columnar member made of a material having a high thermal conductivity) disposed therethrough while being electrically insulated. The number of thermal vias penetrating the thin-film multilayer wiring layer may be one or more. The total area where the thermal via contacts the electronic component or die pad surface is 5 to 5 times the electronic component or die pad surface.
It is preferable to select about 20%. That is, for example,
FIG. 2 shows a multilayer wiring board as shown in FIG.
The relationship between the ratio (area ratio%) of the total area of the thermal via in contact with the die pad surface to the area 100 of the die pad (area ratio%) and the thermal resistance (° C./W) was experimentally obtained. This figure 2
From the above, when the area ratio exceeds 5%, the thermal resistance is greatly reduced, and when the area ratio exceeds about 20%, the thermal resistance is saturated and hardly changes. Therefore, considering that the design of the wiring of the thin-film multilayer wiring layer is restricted, etc., it can be said that the total area in contact with the die pad surface of the thermal via is preferably as described above. Further, the thermal via penetrates the thin-film multilayer wiring layer, and furthermore, the ceramic substrate is also penetrated and arranged, and the radiating fin installed on the backside of the ceramic layer or the clay layer disposed inside the ceramic substrate. It may be configured to be electrically connected to a heat sink.
【００１５】以上のように、本発明における第一の多層
配線基板は、熱伝導率の高い窒化アルミニウム等を絶縁
体層とするセラミック基板、高速信号に対応して設けら
れた有機高分子を絶縁層とする薄膜多層配線層、および
少なくとも薄膜多層配線層を、電気的に絶縁された状態
で、貫通して配置された柱状のサーマルビアから構成さ
れている。したがって、高速に動作する電子部品の高速
信号は、薄膜多層配線層が容易且つ確実に対応し、また
高速動作に伴う発熱量は、埋め込まれたサーマルビアを
介して熱伝導率の高い窒化アルミニウム側に熱伝導され
て、容易に放熱されるので、搭載・実装される高速ＣＭ
ＯＳデバイス、ＥＣＬデバイス、ＧａＡｓデバイス等
を、安定して所定の動作させることが可能となる。つま
り、信頼性の高い高速動作型の電子回路装置を構成する
ことができる。As described above, the first multilayer wiring board of the present invention comprises a ceramic substrate having aluminum nitride or the like having a high thermal conductivity as an insulating layer, and an organic polymer provided for high-speed signals. The thin-film multilayer wiring layer as a layer and at least the thin-film multilayer wiring layer are constituted by pillar-shaped thermal vias penetratingly arranged in a state of being electrically insulated. Therefore, high-speed signals from electronic components operating at high speed can be easily and reliably supported by the thin-film multilayer wiring layer, and the amount of heat generated by the high-speed operation is reduced through the embedded thermal via to the aluminum nitride side with high thermal conductivity. High-speed CM mounted and mounted because heat is easily conducted and heat is dissipated
An OS device, an ECL device, a GaAs device, and the like can be stably operated in a predetermined manner. That is, a highly reliable high-speed operation type electronic circuit device can be configured.
【００１６】以下に図１および図３を参照して本発明の
第一の多層配線基板の実施例を説明する。 実施例１ 図１は、本発明に係る多層配線基板を用いて構成した混
成集積回路装置の、構成例の要部を断面的に示したもの
で、１は窒化アルミニウム多層配線基板で、窒化アルミ
ニウムを層間絶縁層１ａとして所用の信号配線層１ｂ、
電源配線層１ｃを内層し、またデカップリングコンデン
サーを構成する平行平板コンデンサー１ｄを内蔵した構
成となっている。２は前記窒化アルミニウム多層配線基
板１の面上に一体的に形成された薄膜多層配線層で、ポ
リイミド樹脂の層間絶縁層２ａおよび信号配線層２ｂを
交互に積層、一体化して構成されている。ここで、薄膜
多層配線層２の信号配線層２ｂは、例えば、Ａｕ，Ｃ
ｕ，Ａｌ，Ｃｒ，Ｎｉ，Ｔｉ，Ｗ，Ｍｏ等で形成されて
いる。また層間絶縁層２ａはポリイミド樹脂系の他の樹
脂、例えばポリアミド樹脂、ポリアミドイミド樹脂、ペ
ンタシクロブタン樹脂等を代わりに使用することができ
る。An embodiment of the first multilayer wiring board of the present invention will be described below with reference to FIGS. Embodiment 1 FIG. 1 is a cross-sectional view showing a main part of a configuration example of a hybrid integrated circuit device formed by using a multilayer wiring board according to the present invention. Is used as an interlayer insulating layer 1a, a required signal wiring layer 1b,
The power supply wiring layer 1c is formed as an inner layer, and a parallel plate capacitor 1d constituting a decoupling capacitor is built therein. Reference numeral 2 denotes a thin film multilayer wiring layer integrally formed on the surface of the aluminum nitride multilayer wiring board 1, which is formed by alternately stacking and integrating a polyimide resin interlayer insulating layer 2a and a signal wiring layer 2b. Here, the signal wiring layer 2b of the thin-film multilayer wiring layer 2 is, for example, Au, C
u, Al, Cr, Ni, Ti, W, Mo, etc. The interlayer insulating layer 2a may be made of another resin such as a polyamide resin, a polyamideimide resin, a pentacyclobutane resin or the like instead of a polyimide resin.
【００１７】前記薄膜多層配線層２の構成には特に考慮
が払われている。すなわち、所要の電子部品３、例えば
ＬＳＩ素子を搭載する領域面（ダイパッド）２ｃ面に一
端を接続させた形で、前記薄膜多層配線層２が内層する
信号配線層２ｂとは電気的に絶縁して、単数または複数
本のサーマルビア４を貫通・埋設させてある。ここでサ
ーマルビア４の他端面は、窒化アルミニウム多層配線基
板１面に対接されている。そして、前記薄膜多層配線層
２のダイパッド２ｃ面に搭載・実装される電子部品３
は、薄膜多層配線層２面のボンディングパッド２ｄにワ
イヤーボンディングされ、薄膜多層配線層２をメタルキ
ャップ５等により、窒化アルミニウム多層配線基板１面
に封止して、混成集積回路装置を構成している。なお、
図１にて６は入出力リード、７はヒートシンクである放
熱フィンを示している。Special attention is paid to the configuration of the thin-film multilayer wiring layer 2. That is, the thin-film multilayer wiring layer 2 is electrically insulated from the signal wiring layer 2b which is an inner layer, with one end connected to a surface (die pad) 2c on which a required electronic component 3, for example, an LSI element is mounted. Thus, one or a plurality of thermal vias 4 are penetrated and buried. Here, the other end surface of the thermal via 4 is in contact with the surface of the aluminum nitride multilayer wiring board 1. Then, the electronic component 3 mounted and mounted on the die pad 2c surface of the thin film multilayer wiring layer 2
Is formed by wire bonding to the bonding pad 2d on the surface of the thin-film multilayer wiring layer 2 and sealing the thin-film multilayer wiring layer 2 on the surface of the aluminum nitride multilayer wiring substrate 1 with a metal cap 5 or the like to form a hybrid integrated circuit device. I have. In addition,
In FIG. 1, reference numeral 6 denotes an input / output lead, and 7 denotes a radiating fin serving as a heat sink.
【００１８】以上の本発明に係る多層配線基板は、つぎ
のようにして製造される。すなわち、窒化アルミニウム
グリーンシート面に、ＷまたはＭｏなどの導電ペースト
を用いて所要の配線パターンを印刷し、これらのグリー
ンシートを所要の枚数重ね合わせて積層し、同時焼成し
たのち、この多層焼結体の主面に、Ａｕ，Ｃｕ，Ａｌ，
Ｃｒ，Ｎｉ，Ｔｉ，Ｗ等の金属を１乃至２種以上を真空
蒸着やスパッタリングで着膜し、フォトリソグラフィ技
術によってパターン化して窒化アルミニウム多層配線基
板１を製造する。The multilayer wiring board according to the present invention is manufactured as follows. That is, a required wiring pattern is printed on a surface of an aluminum nitride green sheet using a conductive paste such as W or Mo, a required number of these green sheets are stacked and laminated, and simultaneously fired. Au, Cu, Al,
One or two or more metals such as Cr, Ni, Ti, and W are deposited by vacuum deposition or sputtering, and patterned by photolithography to manufacture the aluminum nitride multilayer wiring board 1.
【００１９】ついで、前記製造した窒化アルミニウム多
層配線基板１面上に、ポリイミド樹脂をスピンコート・
プリベークし、さらにコンタクトホールを形成してか
ら、後キュアーする。その後、前記コンタクトホール
に、例えばＣｕやＮｉをメッキ法により析出させ（サー
マルビア４の一部を形成する）、コンタクトホールを埋
めると同時に、所要の信号配線層２ｂを、後キュアーし
たポリイミド樹脂層（層間絶縁層）２ａ面に形成する。
この一連の工程を繰り返して、所要の多層配線層を備え
た薄膜多層配線層２を形成することにより、窒化アルミ
ニウム多層配線基板１およびサーマルビア４が埋め込ま
れた薄膜多層配線層２からなる多層配線基板が得られ
る。 実施例２ 図３は、本発明に係る他の多層配線基板を用いて構成し
た混成集積回路装置の要部の断面を示したもので、実施
例１と同じく１は窒化アルミニウム多層配線基板で、窒
化アルミニウム層を層間絶縁層１ａとして所用の信号配
線層１ｂ、電源配線層１ｃを内層し、またデカップリン
グコンデンサーを構成する平行平板コンデンサー１ｄを
内蔵した構成となっている。２は前記窒化アルミニウム
多層配線基板１の面上に一体的に形成された薄膜多層配
線層で、ポリイミド樹脂の層間絶縁層２ａおよび信号配
線層２ｂを交互に積層、一体化して構成されている。Next, a polyimide resin is spin-coated on one side of the manufactured aluminum nitride multilayer wiring board.
After pre-baking and forming a contact hole, post-curing is performed. Thereafter, for example, Cu or Ni is deposited in the contact hole by a plating method (a part of the thermal via 4 is formed) to fill the contact hole, and at the same time, a required signal wiring layer 2b is formed on the polyimide resin layer after curing. (Interlayer insulating layer) It is formed on the surface 2a.
By repeating this series of steps to form the thin film multilayer wiring layer 2 having the required multilayer wiring layer, the multilayer wiring comprising the aluminum nitride multilayer wiring board 1 and the thin film multilayer wiring layer 2 in which the thermal vias 4 are embedded is formed. A substrate is obtained. Embodiment 2 FIG. 3 shows a cross section of a main part of a hybrid integrated circuit device constituted by using another multilayer wiring board according to the present invention. As in Embodiment 1, 1 is an aluminum nitride multilayer wiring board. A required signal wiring layer 1b and a power supply wiring layer 1c are used as inner layers with an aluminum nitride layer as an interlayer insulating layer 1a, and a parallel plate capacitor 1d constituting a decoupling capacitor is built in. Reference numeral 2 denotes a thin film multilayer wiring layer integrally formed on the surface of the aluminum nitride multilayer wiring board 1, which is formed by alternately stacking and integrating a polyimide resin interlayer insulating layer 2a and a signal wiring layer 2b.
【００２０】この実施例では、前記窒化アルミニウム多
層配線基板１および薄膜多層配線層２の構成に特に考慮
が払われている。すなわち、所要の電子部品３、例えば
ＬＳＩ素子を搭載する領域面（ダイパッド）２ｃ面に一
端を接続させた形で、前記薄膜多層配線部２に内層する
信号配線層２ｂ、および窒化アルミニウム多層配線基板
１に内層する信号配線層１ｂ、電源配線層１ｃとは電気
的に絶縁して、単数もしくは複数本のサーマルビア４を
貫通・埋設させてある。ここで、サーマルビア４のもう
一方の端面は、窒化アルミニウム多層配線基板１の裏面
に配設されたヒートシンクである放熱フィン７に対接さ
れている。すなわち、実施例１の構成に比べて、薄膜多
層配線層２および窒化アルミニウム多層配線基板１の両
方を貫通した形に、サーマルビア４を埋め込み配置した
点が異なっている。この構成例の場合には、サーマルビ
ア４は、放熱性に寄与するだけでなく、窒化アルミニウ
ム多層配線基板１に内層されている電源配線層１ｂや放
熱フィン７に接続することにより、基準電位の安定化な
ども容易に図り得る。すなわち、高速なＣＭＯＳデバイ
スなどの高速動作によって不安定になりやすい基準電
位、例えば接地電位を放熱フィン７からサーマルビア４
を介して、ＣＭＯＳデバイスなどをダイパッド２ｃ、も
しくは、その近傍に与えることができるので、基準電位
の安定化を図ることができる。In this embodiment, special consideration is given to the structures of the aluminum nitride multilayer wiring substrate 1 and the thin film multilayer wiring layer 2. That is, the signal wiring layer 2b and the aluminum nitride multilayer wiring board, which are provided inside the thin-film multilayer wiring section 2, with one end connected to a surface (die pad) 2c on which a required electronic component 3, for example, an LSI element is mounted. A single or a plurality of thermal vias 4 are penetrated and buried while being electrically insulated from the signal wiring layer 1b and the power supply wiring layer 1c which are inner layers of the semiconductor device. Here, the other end surface of the thermal via 4 is in contact with a radiating fin 7 which is a heat sink disposed on the back surface of the aluminum nitride multilayer wiring board 1. That is, the difference from the configuration of the first embodiment is that the thermal via 4 is buried and arranged so as to penetrate both the thin-film multilayer wiring layer 2 and the aluminum nitride multilayer wiring board 1. In the case of this configuration example, the thermal via 4 not only contributes to heat dissipation, but also connects to the power supply wiring layer 1 b and the heat radiation fins 7 that are provided inside the aluminum nitride multilayer wiring board 1, so that the reference potential can be reduced. Stabilization can be easily achieved. That is, a reference potential, for example, a ground potential, which tends to be unstable due to a high-speed operation of a high-speed CMOS device or the like, is transferred from the heat radiation fin 7 to the thermal via 4.
, A CMOS device or the like can be applied to or near the die pad 2c, so that the reference potential can be stabilized.
【００２１】前記構成の多層配線基板は、次のような手
段で容易に製造することができる。すなわち、窒化アル
ミニウムグリーンシート面の上に、通常の方法で、例え
ば、ＷやＭｏ等の導体ペーストを用いて所要の配線パタ
ーンを印刷し、これらのグリーンシートを所要枚数重ね
合わせ（積層）し、同時焼成する。この同時焼成に先立
って、前記窒化アルミニウムグリーンシートには、配線
パターンとは電気的に絶縁可能なように、いわゆるビア
ホール手段により、穿孔した孔内を例えば導電性ペース
トで充填して、サーマルビア４の一部を形成する。こう
して、同時焼成して得た多層焼結体の主面に、Ａｕ，Ｃ
ｕ，Ａｌ，Ｃｒ，Ｎｉ，Ｔｉ，Ｗ，Ｍｏなどの１種もし
くは２種以上の組合わせで真空蒸着法やスパッタリング
で着膜し、フォトリソグラフィ技法によりパターン化
し、窒化アルミニウム多層配線基板１を製造する。The multilayer wiring board having the above structure can be easily manufactured by the following means. That is, a required wiring pattern is printed on the aluminum nitride green sheet surface by using a conductor paste such as W or Mo in a usual manner, and a required number of these green sheets are laminated (laminated). Simultaneous firing. Prior to the co-firing, the aluminum nitride green sheet is filled with, for example, a conductive paste in a hole formed by a so-called via hole means so as to be electrically insulated from a wiring pattern. Form part of In this way, Au, C was added to the main surface of the multilayer sintered body obtained by simultaneous firing.
One or a combination of two or more of u, Al, Cr, Ni, Ti, W, Mo, etc. is deposited by vacuum evaporation or sputtering, and patterned by photolithography to manufacture an aluminum nitride multilayer wiring substrate 1. I do.
【００２２】ついで、前記の窒化アルミニウム多層配線
基板１の面上に、例えば、ポリイミド樹脂をスピンコー
ト・プリベークし、さらにコンタクトホールを形成した
後、後キュアする。その後、前記のコンタクトホール
に、例えばＣｕやＮｉをメッキ法等により析出させ（サ
ーマルビアの一部を構成する）、コンタクトホールを埋
める。一方、所要の信号配線層２ｂを、後キュアしたポ
リイミド樹脂層（層間絶縁層）２ａの面上に形成する。
この一連の工程を繰り返し、所要の多層配線層を備えた
薄膜多層配線層２を形成することにより、窒化アルミニ
ウム多層配線基板１、薄膜多層配線層２および窒化アル
ミニウム多層配線基板１と薄膜多層配線層２を貫通して
埋め込まれたサーマルビア４からなる多層配線基板が得
られる。Next, for example, a polyimide resin is spin-coated and pre-baked on the surface of the aluminum nitride multilayer wiring substrate 1 to form a contact hole, and then cured. Thereafter, for example, Cu or Ni is deposited in the contact hole by plating or the like (constituting a part of the thermal via) to fill the contact hole. On the other hand, the required signal wiring layer 2b is formed on the surface of the post-cured polyimide resin layer (interlayer insulating layer) 2a.
This series of steps is repeated to form the thin-film multilayer wiring layer 2 having the required multilayer wiring layers, thereby forming the aluminum nitride multilayer wiring board 1, the thin-film multilayer wiring layer 2, and the aluminum nitride multilayer wiring board 1 and the thin-film multilayer wiring layer. Thus, a multilayer wiring board including the thermal vias 4 buried through the wiring board 2 is obtained.
【００２３】以上の説明から分かるように、本発明に係
る多層配線基板によれば、例えば高速ＣＭＯＳデバイ
ス、ＥＣＬやＧａＡｓデバイスを搭載・実装する配線基
板として用いた場合、標準的な薄膜多層配線層が有する
良好な電気的特性、および窒化アルミニウムセラミック
基板が持つ良好な熱特性（熱伝導性）が、より高性能化
される。すなわち、熱的には搭載・実装されたＬＳＩ素
子などが、動作により発生した熱量は、サーマルビアを
介して非常に低い熱抵抗で放熱される。一方、電気的に
は、埋め込み・配置したサーマルビア４を、薄膜多層配
線層や窒化アルミニウム多層配線基板１に内層されてい
る電源配線層や放熱フィン等のヒートシンクに接続する
ことにより、高速なＣＭＯＳデバイス等の高速動作によ
って不安定になりやすい基準電位（例えば接地電位）
を、サーマルビアを介してＣＭＯＳデバイスなどを搭載
するダイパッド、もしくはその近傍に与えることができ
るので、基準電位の安定化を容易に図ることができる。
このように、本発明に係る多層配線基板は、高速化が要
求される例えばコンピュータの実装回路装置の構成に適
するものと言える。As can be seen from the above description, according to the multilayer wiring board of the present invention, when used as a wiring board for mounting and mounting a high-speed CMOS device, an ECL or a GaAs device, for example, a standard thin film multilayer wiring layer is used. The good electrical properties of the aluminum alloy and the good thermal properties (thermal conductivity) of the aluminum nitride ceramic substrate are further enhanced. That is, the amount of heat generated by the operation of the LSI element or the like mounted and mounted on the heat is radiated with very low thermal resistance via the thermal via. On the other hand, by electrically connecting the buried and arranged thermal vias 4 to a power supply wiring layer or a heat sink such as a radiation fin which is provided inside the thin-film multilayer wiring layer or the aluminum nitride multilayer wiring board 1, a high-speed CMOS is realized. A reference potential (eg, ground potential) that is likely to be unstable due to high-speed operation of devices, etc.
Can be applied via a thermal via to a die pad on which a CMOS device or the like is mounted or in the vicinity thereof, so that the reference potential can be easily stabilized.
Thus, it can be said that the multilayer wiring board according to the present invention is suitable for a configuration of a mounting circuit device of a computer, for example, where high speed is required.
【００２４】本発明における第二の多層配線基板は、基
板と、この基板の面上に一体的に配設された有機高分子
を電気絶縁体層とする多層配線層、前記多層配線層の面
上に設けられた電子部品を搭載ならびに実装するための
ダイパッド、および前記多層配線層の厚さ方向にダイパ
ッドからセラミック基板まで、電気的に絶縁された状態
で、貫通している柱状のサーマルビアからなり、ここで
前記サーマルビアは基板およびダイパッドに接する端面
の少なくとも一方の断面積がサーマルビアの他の部分の
断面積より大きく設定されている。なお、ダイパッドは
設けずに、電子部品を直接多層配線層上に搭載・実装
し、サーマルビアの一端を直接電子部品に接続してもよ
い。上記の構成によれば、基板内部あるいは半導体素子
内部での水平方向に熱伝導の一部をサーマルビア内部で
の熱伝導に負担させることができる。サーマルビアを基
板や半導体素子よりも高い熱伝導性を持つ材料で作成す
ることにより、水平方向の熱伝導に伴う熱抵抗の増加を
抑制することができる。また、サーマルビアの一部を太
くすることによりサーマルビア内部での垂直方向の熱伝
導性も向上し、半導体素子の放熱特性は格段に向上す
る。以下、図示の実施例に基づいて説明する。 実施例３ 図４は、本発明の一実施例に係わる断面図である。A second multilayer wiring board according to the present invention comprises a substrate, a multilayer wiring layer having an organic polymer as an electrical insulator layer integrally provided on the surface of the substrate, and a surface of the multilayer wiring layer. A die pad for mounting and mounting the electronic component provided thereon, and from a die pad to a ceramic substrate in the thickness direction of the multilayer wiring layer, from a columnar thermal via penetrating in an electrically insulated state. In this case, the thermal via has a cross-sectional area of at least one of the end faces in contact with the substrate and the die pad set to be larger than the cross-sectional areas of other portions of the thermal via. Note that the electronic component may be directly mounted and mounted on the multilayer wiring layer without providing the die pad, and one end of the thermal via may be directly connected to the electronic component. According to the above configuration, part of the heat conduction in the horizontal direction inside the substrate or inside the semiconductor element can be borne by the heat conduction inside the thermal via. By forming the thermal via with a material having higher thermal conductivity than the substrate and the semiconductor element, it is possible to suppress an increase in thermal resistance due to horizontal thermal conduction. Also, by making a part of the thermal via thicker, the thermal conductivity in the vertical direction inside the thermal via is also improved, and the heat radiation characteristics of the semiconductor element are remarkably improved. Hereinafter, description will be made based on the illustrated embodiment. Embodiment 3 FIG. 4 is a cross-sectional view according to an embodiment of the present invention.
【００２５】図４において、発熱する半導体素子３は基
板１の表面に作成されたサーマルビア４を内部に有する
配線層２の上に取り付けられている。配線層２はポリイ
ミド樹脂等の絶縁材３ａを主として、その絶縁材２ａの
中に電気配線（図では省略）が多層に形成されている。
サーマルビア４は、これらの配線と非接触となるよう
に、配線を避けて配線層２内部に配設されている。In FIG. 4, a semiconductor element 3 which generates heat is mounted on a wiring layer 2 having a thermal via 4 formed on the surface of a substrate 1 therein. The wiring layer 2 is mainly composed of an insulating material 3a such as a polyimide resin, and electric wiring (omitted in the drawing) is formed in multiple layers in the insulating material 2a.
The thermal via 4 is disposed inside the wiring layer 2 avoiding the wiring so as not to be in contact with these wirings.
【００２６】本発明における第二の多層配線基板では、
サーマルビア４の形状が、図１に例示されているよう
に、基板１および半導体素子３と当接する両端が他の部
分（本体部４ｃ）と比較して太く形成された幅広部４
ａ，４ｂを有している。そしてこれらの幅広部４ａ，４
ｂで半導体素子３内部での水平方向の熱伝導の一部を負
担する構成（図４に熱の流れを矢印９で示す）となって
いる。In the second multilayer wiring board of the present invention,
As illustrated in FIG. 1, the thermal via 4 has a wide portion 4 in which both ends in contact with the substrate 1 and the semiconductor element 3 are formed thicker than other portions (the main body 4 c).
a, 4b. And these wide portions 4a, 4
In FIG. 4B, a part of the heat conduction in the horizontal direction inside the semiconductor element 3 is arranged (the flow of heat is indicated by an arrow 9 in FIG. 4).
【００２７】このサーマルビア４は、例えば高さ100 μ
ｍ、本体部４ｃの幅50〜100 μｍ、および幅広部４ａあ
るいは４ｂの幅は、本体部４ｃよりも太い60〜400 μｍ
程度に形成されている。The thermal via 4 has a height of, for example, 100 μm.
m, the width of the main part 4c is 50 to 100 μm, and the width of the wide part 4a or 4b is 60 to 400 μm, which is wider than the main part 4c.
It is formed to the extent.
【００２８】そして、例えば、サーマルビア４を銅、半
導体素子３をシリコン、基板１をアルミナで作成した場
合には、それぞれの熱伝導率は、サーマルビア４が350
Ｗ／ｍ℃、半導体素子２が150 Ｗ／ｍ℃、基板１は20Ｗ
／ｍ℃であり、水平方向の熱伝導を、最も高い熱伝導率
を持つサーマルビア４内部で行わせることによって、基
板１や半導体素子３の内部で行わせるよりも熱抵抗が極
めて小さくなり、放熱特性上有利になる。For example, when the thermal via 4 is made of copper, the semiconductor element 3 is made of silicon, and the substrate 1 is made of alumina, the thermal conductivity of the thermal via 4 is 350
W / m ° C, semiconductor element 2 is 150 W / m ° C, substrate 1 is 20 W
/ M ° C., and the thermal conduction in the horizontal direction is performed inside the thermal via 4 having the highest thermal conductivity, so that the thermal resistance becomes extremely smaller than that performed inside the substrate 1 or the semiconductor element 3. This is advantageous in terms of heat radiation characteristics.
【００２９】以上の構成の幅広部４ａ，４ｂを有するサ
ーマルビア４は例えば次のように形成することができ
る。The thermal via 4 having the wide portions 4a and 4b having the above structure can be formed, for example, as follows.
【００３０】まず、基板１上にサーマルビア４の材質で
ある銅、アルミニウム等をスパッタ、メッキ等により任
意の厚さに塗布する。サーマルビア４を形成しようとす
る部分にマスクを施し、他の不必要な部分の銅等をエッ
チング処理により除去する。このとき、マスクの大きさ
をサーマルビア４の幅広部４ａの大きさに設定してお
く。つぎに、エッチングで取り除いた部分にポリイミド
等の絶縁材２ａを薄く塗布する。この工程を幅広部４ａ
の厚さが得られるまで、塗布を最低１回以上繰り返して
行い、絶縁材２ａ内にサーマルビアの幅広部４ａが形成
される。First, copper, aluminum, or the like, which is the material of the thermal via 4, is applied to the substrate 1 to a desired thickness by sputtering, plating, or the like. A mask is applied to a portion where the thermal via 4 is to be formed, and other unnecessary portions such as copper are removed by etching. At this time, the size of the mask is set to the size of the wide portion 4a of the thermal via 4. Next, a thin insulating material 2a such as polyimide is applied to the portion removed by etching. This process is performed using the wide portion 4a.
Is repeated at least once or more until the thickness of the thermal via is obtained, thereby forming the wide portion 4a of the thermal via in the insulating material 2a.
【００３１】その後、上記と同様な工程をマスクの大き
さを本体部４ｃの大きさに設定して、サーマルビア４の
本体部４ｃを幅広部４ａに連続して積み重ねるように必
要な厚みが得られるまで最低１回以上行う。なお電気的
な配線については、実施例１と同様にして行い、順次多
層配線を形成する。Thereafter, the same process as described above is performed to set the size of the mask to the size of the main body portion 4c, and to obtain the necessary thickness so that the main body portion 4c of the thermal via 4 is continuously stacked on the wide portion 4a. Perform at least once until it is completed. Note that electrical wiring is performed in the same manner as in Example 1, and a multilayer wiring is sequentially formed.
【００３２】その後、再び、マスクの大きさを幅広部４
ｂの大きさに設定して、サーマルビア４の本体部４ｃに
幅広部４ｂを積み重ねるようにして連続させて形成し
て、サーマルビア４を有する配線層２が形成される。After that, the size of the mask is again adjusted to the wide portion 4.
The wiring layer 2 having the thermal vias 4 is formed by setting the size of the thermal vias 4 to be continuous with the wide portions 4b stacked on the main body 4c of the thermal vias 4.
【００３３】また、他の形成方法として、つぎに示す方
法も使用できる。As another forming method, the following method can be used.
【００３４】まず、基板１上に絶縁材２ａの材質である
ポリイミド等をスパッタまたは塗布等により任意の厚さ
だけ設ける。サーマルビア４の幅広部４ａを除いてマス
キングを施し、エッチングによりサーマルビア４の形成
部分の絶縁材２ａを除去し、その凹部にサーマルビア４
を形成するための銅、アルミニウム等をスパッタ、メッ
キ等により埋め込んで付着させてサーマルビア４の幅広
部４ａを形成する。この工程を幅広部４ａの厚みが得ら
れるまで、最低１回以上行うことで、絶縁材２ａ内部に
サーマルビア４の幅広部４ａを形成される。First, polyimide or the like, which is a material of the insulating material 2a, is provided on the substrate 1 by sputtering or coating to a desired thickness. Masking is performed except for the wide portion 4a of the thermal via 4, and the insulating material 2a at the portion where the thermal via 4 is formed is removed by etching.
A wide portion 4a of the thermal via 4 is formed by embedding and attaching copper, aluminum, or the like for forming the thermal via 4 by sputtering, plating, or the like. This step is performed at least once until the thickness of the wide portion 4a is obtained, whereby the wide portion 4a of the thermal via 4 is formed inside the insulating material 2a.
【００３５】その後、上記と同様な工程をマスクで覆わ
れない部分の大きさをサーマルビア４の本体部４ｃの大
きさに設定して、サーマルビア４の本体部４ｃを幅広部
４ａに連続して積み重ねるようにして必要な厚さが得ら
れるまで最低１回以上行う。Thereafter, in the same process as described above, the size of the portion not covered with the mask is set to the size of the main body 4c of the thermal via 4, and the main body 4c of the thermal via 4 is connected to the wide portion 4a. Repeat at least once until the required thickness is obtained.
【００３６】なお、以上の工程を行う中で、電気的な配
線は実施例１と同様に、順次多層配線を形成する。In the above steps, a multilayer wiring is sequentially formed as the electric wiring in the same manner as in the first embodiment.
【００３７】その後、再び、マスクで覆われない部分の
大きさをサーマルビア４の幅広部４ｂの大きさに設定し
てサーマルビア４の本体部４ｃに幅広部４ｂを積み重ね
るように連続させて形成して、本発明のサーマルビア４
を有する配線層２が形成される。Thereafter, the size of the portion not covered by the mask is set to the size of the wide portion 4b of the thermal via 4 again, and the wide portion 4b is continuously formed so as to be stacked on the main body 4c of the thermal via 4. The thermal via 4 of the present invention
Is formed.
【００３８】以上の実施例３に示すサーマルビア４の構
成によれば、基板１あるいは半導体素子３内部での水平
方向の熱伝導の一部をサーマルビア４の幅広部４ａ，４
ｂ内部での熱伝導により負担させることができる。サー
マルビア４を基板１（例えばアルミナ，シリコン，セラ
ミック等）や半導体素子（例えばシリコン）よりも熱伝
導性の高い材料、例えば銅、アルミニウム等で作成すれ
ば、水平方向の熱伝導に伴う熱抵抗の増加を抑制するこ
とができる。また、サーマルビア４の一部（幅広部４
ａ，４ｂ）が太くなるので、サーマルビア４内部におけ
る垂直方向の熱伝導性も向上し、半導体素子２の放熱特
性は格段に向上する。According to the structure of the thermal via 4 shown in the third embodiment, a part of the heat conduction in the horizontal direction inside the substrate 1 or the semiconductor element 3 is reduced by the wide portions 4a, 4a of the thermal via 4.
b can be borne by heat conduction inside. If the thermal via 4 is made of a material having higher thermal conductivity than the substrate 1 (for example, alumina, silicon, ceramic, etc.) or a semiconductor element (for example, silicon), for example, copper, aluminum or the like, the thermal resistance accompanying the horizontal heat conduction will be obtained. Increase can be suppressed. Also, a part of the thermal via 4 (the wide portion 4)
Since a and 4b) become thicker, the thermal conductivity in the vertical direction inside the thermal via 4 is also improved, and the heat radiation characteristics of the semiconductor element 2 are significantly improved.
【００３９】以上はサーマルビア４の両端に幅広部を有
する実施例について述べたが、以下にそれ以外の形状を
有する変形例について説明する。Although the embodiment having the wide portions at both ends of the thermal via 4 has been described above, a modified example having other shapes will be described below.
【００４０】図５に示すサーマルビア４は、基板１に当
接する部分のみに幅広部４ａを形成し、基板１内で水平
方向に発生する熱伝達を、熱伝達率の高いサーマルビア
４の幅広部４ａに一部負担させるようにし、基板１側の
放熱特性を向上させたものである。このような構成でも
半導体素子３の放熱特性は向上する。In the thermal via 4 shown in FIG. 5, a wide portion 4a is formed only in a portion in contact with the substrate 1, and heat generated in the substrate 1 in the horizontal direction is transferred to the thermal via 4 having a high heat transfer coefficient. The portion 4a is partially borne, and the heat radiation characteristics on the substrate 1 side are improved. Even with such a configuration, the heat radiation characteristics of the semiconductor element 3 are improved.
【００４１】図６に示すサーマルビア４は、半導体素子
３に当接する部分のみに幅広部４ｂを形成し、半導体素
子３内で水平方向に発生する熱伝達を、熱伝達率の高い
サーマルビア４の幅広部４ｂに一部負担させるように
し、半導体素子３側の放熱特性を向上させたものであ
る。このような構成でも半導体素子３の放熱特性は向上
する。The thermal via 4 shown in FIG. 6 has a wide portion 4b formed only at a portion in contact with the semiconductor element 3, and transfers heat generated in the horizontal direction in the semiconductor element 3 to the thermal via 4 having a high heat transfer coefficient. In this case, a part of the wide portion 4b is partially borne, thereby improving the heat radiation characteristics on the semiconductor element 3 side. Even with such a configuration, the heat radiation characteristics of the semiconductor element 3 are improved.
【００４２】図７は、サーマルビア４の形状をコの字型
にし、幅広部４ａ，４ｂを形成したものであり、図８
は、サーマルビア４の形状をＬ字型にし、幅広部４ｂの
みを形成したものである。図８の変形例としては、図示
は省略するが、同様にサーマルビア４の形状をＬ字型に
し、幅広部４ａのみを形成したものでもよく、いずれの
実施例も同様な作用・効果を呈する。FIG. 7 shows that the shape of the thermal via 4 is formed in a U-shape, and the wide portions 4a and 4b are formed.
In this example, the shape of the thermal via 4 is L-shaped, and only the wide portion 4b is formed. As a modification example of FIG. 8, although not shown, the shape of the thermal via 4 may be similarly L-shaped and only the wide portion 4 a may be formed, and all the embodiments exhibit similar functions and effects. .
【００４３】図９に示すように、幅広部４ａ，４ｂをテ
ーパー状に段階的に太さを変化させるようにしても良
く、この場合も図５乃至図８に対応させて、幅広部４
ａ，４ｂの内一方だけを形成したり、片側だけ形成して
コの字型あるいはＬ字型に形成しても良く、これらの実
施例も同様な作用・効果を呈する。As shown in FIG. 9, the widths of the wide portions 4a and 4b may be changed stepwise in a tapered manner. In this case, too, the wide portions 4a and 4b are made to correspond to FIGS.
Only one of a and 4b may be formed, or only one side may be formed to form a U-shape or an L-shape. These embodiments also exhibit the same operation and effect.
【００４４】なお、本発明において、配線層２内にサー
マルビア４および電気配線を形成しているが、この他に
も能動的な実装部品、例えばトランジスタ、ダイオー
ド、さらにはＩＣ等の半導体素子を埋め込んでもよい。
また本発明のサーマルビア４は、熱の輸送を目的として
設けられているが、電気を伝える機能を兼用させてもよ
い。さらに、サーマルビア４のうち少なくとも１本は、
基板を貫通して、図示しない放熱フィン等のヒートシン
クに接続するようにしてもよい。In the present invention, the thermal via 4 and the electric wiring are formed in the wiring layer 2. In addition to this, active mounting parts, for example, transistors, diodes, and semiconductor elements such as ICs are also used. May be embedded.
Although the thermal via 4 of the present invention is provided for the purpose of transporting heat, the thermal via 4 may also have a function of transmitting electricity. Further, at least one of the thermal vias 4
You may make it penetrate a board | substrate and connect to a heat sink, such as a radiation fin (not shown).
【００４５】以上図４乃至図９に示した実施例では、半
導体素子２はワイヤボンディング10による実装がなされ
ているが、フリップチップ等の他の実装方法でも良い。In the embodiments shown in FIGS. 4 to 9, the semiconductor element 2 is mounted by the wire bonding 10, but another mounting method such as a flip chip may be used.
【００４６】つぎに、本発明における第三の多層配線基
板について図10および図11に基づいて説明する。Next, a third multilayer wiring board according to the present invention will be described with reference to FIGS.
【００４７】本発明における第三の多層配線基板は、セ
ラミック基板１と、前記セラミック基板１の面上に一体
的に配設された有機高分子を電気絶縁体層とする多層配
線層２、前記多層配線層２の面上に設けられた電子部品
３を搭載ならびに配置するためのダイパッド２ｃ（ダイ
パッド２ｃは設けなくても良い）、および前記多層配線
層の厚さ方向にダイパッド２ｃからセラミツク基板１ま
で、電気的に絶縁された状態で、貫通している柱状のサ
ーマルビア４からなり、ここで前記サーマルビアはセラ
ミック基板１およびダイパッド２ｃに接する端面の断面
積がサーマルビア４の他の部分の断面積より大きく設定
されており、前記サーマルビア４端面の断面積が次の式
を満足するように設定されている。The third multilayer wiring board according to the present invention comprises: a ceramic substrate 1; a multilayer wiring layer 2 having an organic polymer as an electrical insulating layer provided integrally on the surface of the ceramic substrate 1; A die pad 2c for mounting and disposing the electronic component 3 provided on the surface of the multilayer wiring layer 2 (the die pad 2c need not be provided); and the ceramic substrate 1 from the die pad 2c in the thickness direction of the multilayer wiring layer. Up to this point, the thermal via includes a columnar thermal via 4 penetrating in an electrically insulated state, wherein the thermal via has an end surface in contact with the ceramic substrate 1 and the die pad 2c with a sectional area of another portion of the thermal via 4. The cross-sectional area is set to be larger than the cross-sectional area, and the cross-sectional area of the end surface of the thermal via 4 is set so as to satisfy the following expression.
【００４８】[0048]
【数３】ここで、ｄ：サーマルビア４の最細部の断面積を正方形
に換算したときの一辺の長さ、ｄe：サーマルビア４端
面がダイパッド２ｃおよび基板１と接する面積を正方形
に換算したときの一辺の長さ、ｄav：サーマルビア４の
平均断面積を正方形に換算したときの一辺の長さ、Ｄ：
ダイパッド２ｃ下のサーマルビアの平均ピッチ、Ｌ：サ
ーマルビア４の長さ。(Equation 3) Here, d: length of one side when converted into a square cross-sectional area of the thinnest of the thermal via 4, de: one side when thermal via fourth end surface is converted to a square area in contact with the die pad 2c and the substrate 1 , Dav : length of one side when the average sectional area of thermal via 4 is converted into a square, D:
Average pitch of thermal vias under die pad 2c, L: length of thermal vias 4.
【００４９】図10に示すように、サーマルビア４の太さ
が一様な場合には、サーマルビア４を通る熱の流れは配
線層領域Ｂの前後の領域Ａ，Ｃで縮小拡大する。配線層
２表裏の間の熱抵抗は領域Ｂでの熱抵抗Ｒｖと領域Ａ，
Ｃでの熱の流れの縮小拡大に伴って発生する熱抵抗Ｒｅ
に分離できる。Ｒｅは図10の縦方向の熱の流れに伴う熱
抵抗の成分は含まず、横方向（水平方向）の熱移動に係
わる成分のみを抽出した熱抵抗であって、サーマルビア
４端部の拡大き主にＲｅの低減に効果がある。As shown in FIG. 10, when the thickness of the thermal via 4 is uniform, the flow of heat passing through the thermal via 4 is reduced and enlarged in regions A and C before and after the wiring layer region B. The thermal resistance between the front and back of the wiring layer 2 is the thermal resistance Rv in the area B and the thermal resistance Rv in the area A,
Thermal resistance Re generated by the reduction and expansion of heat flow at C
Can be separated. Re is a thermal resistance obtained by extracting only a component related to the heat transfer in the horizontal direction (horizontal direction) without including the component of the thermal resistance associated with the heat flow in the vertical direction in FIG. It is mainly effective in reducing Re.
【００５０】図11に示すように、サーマルビア４の両端
部を拡大した場合には、端部拡大による熱抵抗の低減量
を、端部を拡大しない場合の熱抵抗Ｒｅを基準として表
すと、無次元熱抵抗低減量ΔＲ*を、As shown in FIG. 11, when the both ends of the thermal via 4 are enlarged, the amount of reduction in the thermal resistance due to the enlargement of the ends is expressed with reference to the thermal resistance Re when the ends are not enlarged. The dimensionless thermal resistance reduction ΔR*
【００５１】[0051]
【数４】のように定義する。ただし、（Ｒe ）de=d は、端部が
広がっていないサーマルビア４における、すなわちｄｅ
＝ｄの場合の熱の流れの縮小拡大に起因する熱抵抗を表
す。(Equation 4) Is defined as However, (Re)de = d indicates that the thermal via 4 whose end is not widened, that is, de
= D represents the thermal resistance caused by the reduction and expansion of the heat flow.
【００５２】評価関数 Ｆ＝ΔＲ*／Ａ* を考える。ただし、Ａ*はチップ下の領域で、サーマル
ビア４が占有する面積比率で、例えばサーマルビア４が
ピッチＤで碁盤目状に並んでいるときは、 Ａ*＝（ｄｅ／Ｄ）2 である。数値解析によるＦの計算結果は図12のようにな
る。Ｆが各種端部拡大部の高さｈにおけるピーク値の半
分までの領域を許容範囲とすると、 0.045 ＜Ａ*＜0.19ｈ*＋0.34 ただし、 ｈ*＝ｈ／ｄ が得られる。上式左辺の限界値0.045 はグラフの傾きが
大きく、ｈ*の依存性が小さく、一定値と見なすことが
できる。Consider an evaluation function F = ΔR* / A* . However, A* is a region under the chip and is an area ratio occupied by the thermal vias 4. For example, when the thermal vias 4 are arranged in a grid pattern at a pitch D, A* = (de / D)2 . . The calculation result of F by the numerical analysis is as shown in FIG. If F is an allowable range up to half of the peak value at the height h of the various enlarged portions, 0.045 <A* <0.19h* + 0.34, where h* = h / d. The limit value 0.045 on the left side of the above equation has a large slope in the graph, has a small dependency on h* , and can be regarded as a constant value.
【００５３】本発明によれば、基板１あるいは半導体素
子３内部等の熱の流れの縮小拡大の一部をサーマルビア
４内部で行わせることができる。サーマルビア４は基板
１や半導体素子３より熱伝導率の高い材料で構成される
ので、熱の流れの縮小拡大に伴う熱的な抵抗を低減する
ことができる。また、サーマルビア４の一部が太くなる
ため、サーマルビア４内部での基板１に垂直な方向の熱
的な抵抗も低減することができる。 実施例４ 以下本発明を図11および図13に基づいて実施例を説明す
る。図13は本発明に係わる実施例に係る断面図である。
発熱する半導体素子３がサーマルビア４を持つ配線層２
表面のダイパッド２ｃにマウント材３′により取り付け
られる。サーマルビア４は両端あるいは片端が広げら
れ、基板１や半導体素子３内部等での熱の流れの縮小拡
大に伴う熱的な抵抗を一部負担する。According to the present invention, a part of the reduction and expansion of the heat flow inside the substrate 1 or the semiconductor element 3 can be performed inside the thermal via 4. Since the thermal via 4 is made of a material having a higher thermal conductivity than the substrate 1 and the semiconductor element 3, it is possible to reduce the thermal resistance associated with the reduction and expansion of the heat flow. Further, since a portion of the thermal via 4 becomes thicker, thermal resistance in a direction perpendicular to the substrate 1 inside the thermal via 4 can be reduced. Embodiment 4 Hereinafter, an embodiment of the present invention will be described with reference to FIGS. FIG. 13 is a sectional view according to the embodiment of the present invention.
Wiring layer 2 in which semiconductor element 3 generating heat has thermal via 4
It is attached to the die pad 2c on the front surface by a mount material 3 '. Both ends or one end of the thermal via 4 is widened, and partly bears a thermal resistance accompanying a reduction and expansion of a heat flow in the substrate 1 and the inside of the semiconductor element 3.
【００５４】例えば、サーマルビア４が銅製の長さＬ＝
100 μｍ、ｄ＝50μｍ角の正方形柱でピッチＤ＝250 μ
ｍ、絶縁体２ａがポリイミドの配線層２が窒化アルミニ
ウム製の基板１上に作成されている場合は、サーマルビ
ア４の両端の長さｈ＝10μｍの領域の断面をｄｅ＝80μ
ｍ角に拡張することにより、熱の縮小拡大に伴う熱的な
抵抗Ｒｅを0.4 倍に低減することができる。For example, the thermal via 4 has a copper length L =
100 μm, d = 50 μm square pillar with pitch D = 250 μ
m, when the wiring layer 2 made of polyimide as the insulator 2a is formed on the substrate 1 made of aluminum nitride, the cross section of the region with the length h = 10 μm at both ends of the thermal via 4 is de = 80 μm.
By expanding to the m-square, the thermal resistance Re due to the reduction and expansion of heat can be reduced to 0.4 times.
【００５５】[0055]
【発明の効果】以上のように、本発明によれば、熱的な
抵抗の小さい配線層ができ、半導体素子の熱を良好に基
板に伝えることができる。これにより発熱量の大きいＣ
ＭＯＳ等の超高速素子を実装した場合でも、十分満足す
ることのできる放熱が可能となり、電気特性ならびに熱
特性の両面で優れた多層配線基板を提供することが可能
となった。As described above, according to the present invention, a wiring layer having a low thermal resistance can be formed, and the heat of the semiconductor element can be transmitted to the substrate well. As a result, C, which generates a large amount of heat,
Even when an ultra-high-speed device such as a MOS is mounted, heat radiation can be sufficiently satisfied, and a multilayer wiring board excellent in both electrical characteristics and thermal characteristics can be provided.
【図１】 本発明に係る多層配線基板を用いた混成集積
回路装置の要部構成例を示す断面図。FIG. 1 is a cross-sectional view showing a configuration example of a main part of a hybrid integrated circuit device using a multilayer wiring board according to the present invention.
【図２】 本発明に係る多層配線基板において、薄膜多
層配線部に貫通して埋め込み、配置したサーマルビアの
断面積比と熱抵抗の関係を示す曲線図。FIG. 2 is a curve diagram showing a relationship between a cross-sectional area ratio and a thermal resistance of a thermal via that is penetrated and arranged in a thin-film multilayer wiring portion in a multilayer wiring board according to the present invention.
【図３】 本発明に係る他の多層配線基板を用いた混成
集積回路装置の要部構成例を示す断面図。FIG. 3 is a cross-sectional view showing a configuration example of a main part of a hybrid integrated circuit device using another multilayer wiring board according to the present invention.
【図４】 本発明の多層配線基板におけるサーマルビア
の一実施例に係る断面図。FIG. 4 is a sectional view according to an embodiment of a thermal via in the multilayer wiring board of the present invention.
【図５】 本発明の多層配線基板におけるサーマルビア
の他の実施例に係る断面図。FIG. 5 is a cross-sectional view according to another embodiment of the thermal via in the multilayer wiring board of the present invention.
【図６】 本発明の多層配線基板におけるサーマルビア
の他の実施例に係る断面図。FIG. 6 is a cross-sectional view according to another embodiment of the thermal via in the multilayer wiring board of the present invention.
【図７】 本発明の多層配線基板におけるサーマルビア
の他の実施例に係る断面図。FIG. 7 is a cross-sectional view according to another embodiment of the thermal via in the multilayer wiring board of the present invention.
【図８】 本発明の多層配線基板におけるサーマルビア
の他の実施例に係る断面図。FIG. 8 is a cross-sectional view according to another embodiment of the thermal via in the multilayer wiring board of the present invention.
【図９】 本発明の多層配線基板におけるサーマルビア
の他の実施例に係る断面図。FIG. 9 is a cross-sectional view according to another embodiment of the thermal via in the multilayer wiring board of the present invention.
【図１０】 本発明の多層配線基板における断面積の一
様なサーマルビアを使用した場合の熱の流れを示した
図。FIG. 10 is a diagram showing a flow of heat when a thermal via having a uniform sectional area is used in the multilayer wiring board of the present invention.
【図１１】 本発明の端面断面積が広く設定されたサー
マルビアを使用した多層配線基板の解析モデル（断面
図）。FIG. 11 is an analysis model (cross-sectional view) of a multilayer wiring board using a thermal via having a wide end face cross-sectional area according to the present invention.
【図１２】 図11に示す解析モデルを使用した数値解析
による評価関数の挙動。12 shows the behavior of an evaluation function by numerical analysis using the analysis model shown in FIG.
【図１３】 図11に示す端面断面積が広く設定されたサ
ーマルビアを使用した多層配線基板の実施例。FIG. 13 shows an embodiment of a multilayer wiring board using the thermal vias shown in FIG.
１…窒化アルミニウム多層配線基板（セラミック基板） １ａ，２ａ…層間絶縁層 １ｂ…信号配線層 １ｃ…電源配線層 １ｄ…平行平板コンデンサ ２…薄膜多層配線層 ２ｂ…信号配線層 ２ｃ…ダイパッド ２ｄ…ポンディングパッド ３…電子部品 ４…サーマルビア ７…放熱フィン（ヒートシンク） DESCRIPTION OF SYMBOLS 1 ... Aluminum nitride multilayer wiring board (ceramic substrate) 1a, 2a ... Interlayer insulating layer 1b ... Signal wiring layer 1c ... Power supply wiring layer 1d ... Parallel plate capacitor 2 ... Thin film multilayer wiring layer 2b ... Signal wiring layer 2c ... Die pad 2d ... Pon Ding pad 3 ... Electronic component 4 ... Thermal via 7 ... Heat radiation fin (heat sink)
フロントページの続き (72)発明者 宮城 武史 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 研究開発センター内 (72)発明者 松本 一広 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 研究開発センター内 (56)参考文献 特開 平３−106061（ＪＰ，Ａ) 特開 平５−82686（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H05K 3/46Continuing from the front page (72) Inventor Takeshi Miyagi 1 Kogashi Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Pref. Toshiba Research & Development Center Co., Ltd. (56) References JP-A-3-106061 (JP, A) JP-A-5-82686 (JP, A) (58) Fields investigated (Int. Cl.7 , DB name) H01L 23/12 H05K 3/46
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7641093AJP3322432B2 (en) | 1992-03-11 | 1993-03-11 | Multilayer wiring board |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5286592 | 1992-03-11 | ||
| JP4-52865 | 1992-03-26 | ||
| JP6800992 | 1992-03-26 | ||
| JP4-68009 | 1992-03-26 | ||
| JP7641093AJP3322432B2 (en) | 1992-03-11 | 1993-03-11 | Multilayer wiring board |
| Publication Number | Publication Date |
|---|---|
| JPH0613491A JPH0613491A (en) | 1994-01-21 |
| JP3322432B2true JP3322432B2 (en) | 2002-09-09 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7641093AExpired - Fee RelatedJP3322432B2 (en) | 1992-03-11 | 1993-03-11 | Multilayer wiring board |
| Country | Link |
|---|---|
| JP (1) | JP3322432B2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0708481A3 (en)* | 1994-10-20 | 1997-04-02 | Hughes Aircraft Co | Improved flip chip high power monolithic integrated circuit thermal bumps and fabrication method |
| WO2004100260A1 (en)* | 1995-05-19 | 2004-11-18 | Kouta Noda | High-density multi-layered printed wiring board, multi-chip carrier, and semiconductor package |
| JP3671457B2 (en)* | 1995-06-07 | 2005-07-13 | 株式会社デンソー | Multilayer board |
| JP2803603B2 (en)* | 1995-09-18 | 1998-09-24 | 日本電気株式会社 | Multi-chip package structure |
| US5838545A (en)* | 1996-10-17 | 1998-11-17 | International Business Machines Corporation | High performance, low cost multi-chip modle package |
| DE102005037040A1 (en)* | 2005-08-05 | 2007-02-08 | Epcos Ag | Electrical component |
| JP4906496B2 (en) | 2006-12-25 | 2012-03-28 | 新光電気工業株式会社 | Semiconductor package |
| JP2009224469A (en)* | 2008-03-14 | 2009-10-01 | Stanley Electric Co Ltd | Lighting device |
| JP2012023283A (en)* | 2010-07-16 | 2012-02-02 | Siix Corp | Heat dissipation substrate and method for manufacturing the same |
| US9275928B2 (en) | 2012-05-01 | 2016-03-01 | Mitsubishi Electric Corporation | Semiconductor package |
| JP6079000B2 (en)* | 2012-06-26 | 2017-02-15 | 三菱電機株式会社 | Semiconductor package |
| US12144103B2 (en) | 2018-06-15 | 2024-11-12 | Lg Innotek Co., Ltd. | Printed circuit board and camera device comprising same |
| CN110836737A (en)* | 2019-12-11 | 2020-02-25 | 大连交通大学 | Film heat flowmeter based on high-temperature transient heat flow measurement and manufacturing method |
| CN115334743B (en)* | 2022-10-10 | 2023-03-24 | 深圳市中电华星电子技术有限公司 | PCB heat radiation structure and power supply equipment |
| Publication number | Publication date |
|---|---|
| JPH0613491A (en) | 1994-01-21 |
| Publication | Publication Date | Title |
|---|---|---|
| US5506755A (en) | Multi-layer substrate | |
| JP3671457B2 (en) | Multilayer board | |
| JP3322432B2 (en) | Multilayer wiring board | |
| CN100417310C (en) | Printed circuit board with heat dissipating element, its manufacturing method and device containing it | |
| KR100283636B1 (en) | Semiconductor package and semiconductor mounting part | |
| KR100656300B1 (en) | 3D aluminum package module, manufacturing method thereof and passive element manufacturing method applied to 3D aluminum package module | |
| JP3266505B2 (en) | Multilayer circuit board | |
| US5616517A (en) | Flip chip high power monolithic integrated circuit thermal bumps and fabrication method | |
| JPH1154939A (en) | Wiring board | |
| TW200532876A (en) | A system and method of heat dissipation in semiconductor devices | |
| CN118553709B (en) | Packaging substrate and manufacturing method thereof | |
| JPH06104350A (en) | Multilayer wiring board | |
| US7053481B2 (en) | High capacitance package substrate | |
| JP3878795B2 (en) | Multilayer wiring board | |
| JP2755587B2 (en) | Circuit board | |
| JP2019204841A (en) | Semiconductor device | |
| KR20230042373A (en) | electronic circuit module | |
| JPH08125287A (en) | Manufacturing method of wiring board for multichip module | |
| JPH065994A (en) | Multilayer printed wiring board | |
| JP2000031487A (en) | Semiconductor device and manufacturing method thereof | |
| JPH05218226A (en) | Multilayer interconnection board | |
| JP3207248B2 (en) | Semiconductor device | |
| US20250239533A1 (en) | Semiconductor module | |
| JP2892687B2 (en) | Package for semiconductor device | |
| JP3036236B2 (en) | Circuit board |
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |