【０００１】[0001]
【技術分野】本発明はディジタルデータ送信装置及びそ
れを用いた送受信システムに関し、特にディジタル伝送
路速度に非同期なデータ速度を持つディジタルデータを
スタッフ同期方式により高品質に伝送しようとするディ
ジタル伝送方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital data transmission apparatus and a transmission / reception system using the same, and more particularly, to a digital transmission system for transmitting digital data having a data rate asynchronous with a digital transmission path speed by a stuff synchronous system with high quality. .
【０００２】[0002]
【従来技術】映像信号は水平同期周波数を基準としたス
ペクトラム構造を有しており、カラー副搬送周波数はNT
SC（National Television System Comitee）方式による
映像信号の場合、水平同期周波数の227.5 倍となってい
る。2. Description of the Related Art A video signal has a spectrum structure based on a horizontal synchronization frequency, and a color subcarrier frequency is NT.
In the case of a video signal based on the SC (National Television System Comitee) method, the horizontal synchronizing frequency is 227.5 times.
【０００３】そのような映像信号を標本化し量子化して
ディジタル映像信号とする場合、非直線歪成分によるカ
ラー信号へのビート妨害が視覚的に最小となるように、
標本化周波数としてはカラー副搬送周波数の整数倍が使
用される。When such a video signal is sampled and quantized into a digital video signal, the disturbance of the beat to the color signal due to the nonlinear distortion component is visually minimized.
An integer multiple of the color subcarrier frequency is used as the sampling frequency.
【０００４】しかし、映像信号の水平同期周波数は、デ
ィジタル伝送路側のクロック供給設備とは独立なクロッ
ク源をもとに生成されているため、上記標本化周波数で
標本化されたディジタル映像信号のデータ速度は伝送路
のクロック周波数とは非同期となる。However, since the horizontal synchronizing frequency of the video signal is generated based on a clock source independent of the clock supply equipment on the digital transmission line side, the data of the digital video signal sampled at the above sampling frequency is used. The speed is asynchronous with the clock frequency of the transmission line.
【０００５】このような、ディジタル伝送路速度とは非
同期のディジタル情報を伝送する場合、スタッフデータ
を適宜付加して伝送路速度に同期化したデータフレーム
を構成してから伝送するというスタッフ同期方式が用い
られる。When transmitting digital information that is asynchronous with the digital transmission line speed, a stuff synchronization method is used in which a data frame synchronized with the transmission line speed by appropriately adding stuff data is transmitted. Used.
【０００６】このとき、伝送されたデータフレームを受
信した側においては、データと同時に送られてきた、ス
タッフデータの付加量を示すスタッフ情報に従って、バ
ッファメモリにデータフレーム中のディジタル情報部分
のみをいったん書込み、その後にディジタルデータ速度
を再生したクロックで読出すことにより、もとと同じ速
度のディジタルデータを出力することができる。At this time, on the side receiving the transmitted data frame, only the digital information portion in the data frame is temporarily stored in the buffer memory in accordance with the stuff information indicating the additional amount of the stuff data transmitted at the same time as the data. By writing and then reading out the digital data rate with the recovered clock, digital data at the same rate as the original rate can be output.
【０００７】図５はそのような従来のディジタル伝送方
式による送信装置のブロックを示す。図では、１ワード
がＮビットで構成された送信ディジタルデータは、ワー
ド速度の送信クロックにより送信バッファメモリ２１に
書込まれている。送信バッファメモリ２１からは、デー
タフレーム周期毎にディジタルデータが読出されてスタ
ッフ多重回路２２に送られる。FIG. 5 shows a block diagram of a transmission apparatus using such a conventional digital transmission system. In the figure, transmission digital data in which one word is composed of N bits is written in the transmission buffer memory 21 by a word-rate transmission clock. Digital data is read from the transmission buffer memory 21 every data frame period and sent to the stuff multiplexing circuit 22.
【０００８】１データフレーム毎に読出されるワード数
は、送信バッファメモリ２１から出力されるフラグＦ
（フラグＦはメモリの書込み番地と読出し番地の差とし
て示されるメモリ内のデータ蓄積量が、メモリ容量に対
してある比率＝占有率にあることを示す）の状態をスタ
ッフ制御回２３にて監視し決定している。The number of words read for each data frame is determined by the flag F output from the transmission buffer memory 21.
(The flag F indicates that the amount of data stored in the memory indicated as the difference between the write address and the read address of the memory is at a certain ratio with respect to the memory capacity = occupancy). Have decided.
【０００９】この決定の仕方は、メモリ占有率の平均値
がある一定値、たとえば５０％となるようにする。すな
わちメモリ占有率が高くなった状態のときはスタッフワ
ード数を減らし、送信バッファメモリ２１から読出すデ
ータ数を増やすようにし、逆にメモリ占有率が低くなっ
た状態のときはスタッフワード数を増やして送信バッフ
ァメモリ２１から読出すデータ数を減らすようにする。
従って、送信バッファメモリ２１に入力するディジタル
データ数と出力するディジタルデータ数とは平衡する。This determination is made so that the average value of the memory occupancy ratio is a certain value, for example, 50%. That is, when the memory occupancy is high, the number of stuff words is reduced, and the number of data read from the transmission buffer memory 21 is increased. Conversely, when the memory occupancy is low, the number of stuff words is increased. Thus, the number of data read from the transmission buffer memory 21 is reduced.
Therefore, the number of digital data input to the transmission buffer memory 21 and the number of digital data output are balanced.
【００１０】このように、送信バッファメモリ２１の平
均占有率が一定値に保たれるようにスタッフ制御回２３
では読出しワード数を決定し、その結果をスタッフ情報
として出力し、読出しクロックゲート２４によって１デ
ータフレーム時間当りに印加する読出しクロック数を制
御する。As described above, the stuff control circuit 23 is controlled so that the average occupancy of the transmission buffer memory 21 is maintained at a constant value.
Determines the number of read words, outputs the result as stuff information, and controls the number of read clocks applied per data frame time by the read clock gate 24.
【００１１】このとき、スタッフ制御回２３からのスタ
ッフ情報によって、スタッフ多重回２２は読出されたデ
ィジタルデータにスタッフワードを付加し、伝送路速度
に同期したデータフレームを作成して出力する。データ
フレーム中に付加されているスタッフワードの数は、ス
タッフ情報とデータフレームとを多重化回路２５にて多
重化して伝送することによって、受信装置に伝えられ
る。At this time, based on the stuff information from the stuff control circuit 23, the stuff multiplex circuit 22 adds a stuff word to the read digital data, and creates and outputs a data frame synchronized with the transmission path speed. The number of stuff words added to the data frame is transmitted to the receiving device by multiplexing the stuff information and the data frame by the multiplexing circuit 25 and transmitting the multiplexed data.
【００１２】図６は、このような従来のディジタル伝送
方式による受信装置のブロックを示す。図において、デ
スタッフ制御回路２７は受信したスタッフ情報に基づい
て、データフレーム中のスタッフワード挿入位置を示す
タイミング信号を発生し、書込みクロックゲート２８を
制御している。タイミングパルスが印加されている間、
受信バッファメモリ２９に供給される書込みクロックは
禁止されるので、受信バッファメモリ２９にはスタッフ
ワードは書込まれず、ディジタルデータのみが書込まれ
る。FIG. 6 shows a block diagram of a receiving apparatus using such a conventional digital transmission system. In the figure, a destuff control circuit 27 generates a timing signal indicating a stuff word insertion position in a data frame based on the received stuff information, and controls a write clock gate 28. While the timing pulse is being applied,
Since the write clock supplied to the reception buffer memory 29 is prohibited, no stuff word is written in the reception buffer memory 29, and only digital data is written.
【００１３】受信バッファメモリ２９からは、占有率が
５０％以上か以下かを示すハーフフラグＨが出力されて
おり、フィルタ回路３０によってその論理レベルが平滑
化され時間平均値が抽出されて電圧制御発振器３１に制
御電圧Ｖｃとして与えられる。The reception buffer memory 29 outputs a half flag H indicating whether the occupancy is 50% or more. The logic level is smoothed by the filter circuit 30, the time average is extracted, and the voltage control is performed. Oscillator 31 is provided as control voltage Vc.
【００１４】電圧制御発振器３１はこの制御電圧Ｖｃに
よって発振周波数を制御され、受信バッファメモリ２９
に読出しクロックを供給する。The oscillation frequency of the voltage controlled oscillator 31 is controlled by the control voltage Vc.
Is supplied with a read clock.
【００１５】このような従来のディジタル伝送方式の受
信装置では、受信バッファメモリ２９に対する１データ
フレーム毎のディジタルデータの書込み数は、スタッフ
されていたスタッフワードの数によって異なっているか
ら、受信バッファメモリ２９の占有率はデータフレーム
時間毎に変動している。In such a conventional digital transmission type receiving apparatus, the number of digital data to be written into the receiving buffer memory 29 for each data frame differs depending on the number of stuff words that have been stuffed. The occupancy rate of the data 29 varies every data frame time.
【００１６】しかし、フィルタ回路３０によって占有率
の平均値を抽出し、平均占有率が高いときは電圧制御発
振器３０に高い制御電圧Ｖｃを与えるので、発振周波数
は高くなって読出し速度は早まり平均占有率は低下して
いく。逆に、平均占有率が低くなったときには制御電圧
Ｖｃは低下し、発振周波数は低くなって読出し速度が遅
くなるので平均占有率は上昇していく。However, the average value of the occupancy is extracted by the filter circuit 30, and when the average occupancy is high, a high control voltage Vc is applied to the voltage controlled oscillator 30, so that the oscillating frequency increases, the reading speed increases, and the average occupancy increases. Rates are falling. Conversely, when the average occupancy decreases, the control voltage Vc decreases, the oscillation frequency decreases, and the reading speed decreases, so that the average occupancy increases.
【００１７】したがって、受信バッファメモリ２９の平
均占有率は一定に維持されるとともに、ディジタルデー
タの読出し速度は送信ディジタルデータの入力速度と平
均的に等しくなる。Therefore, the average occupancy of the reception buffer memory 29 is kept constant, and the reading speed of digital data becomes equal to the input speed of transmission digital data on average.
【００１８】しかしながら、このような従来のディジタ
ル伝送方式においては、データフレームへのスタッフワ
ードの挿入は伝送路クロックに同期した１データフレー
ム時間毎に行われるため、送信ディジタルデータの速度
と伝送路速度との差による１ワード分の位相差の発生時
点にずれが生じ、スタッフ制御によるスタッフワード数
の増減の周期は低周波成分を持ったものとなる。However, in such a conventional digital transmission system, the stuff word is inserted into the data frame every data frame time synchronized with the transmission line clock, so that the transmission digital data speed and the transmission line speed are changed. A shift occurs at the point of time when the phase difference of one word occurs due to the difference between the stuff word and the stuff control.
【００１９】また、特に送信ディジタルデータの速度と
伝送路クロック速度との差が１データフレーム時間当り
Ｎ（Ｎは整数）ワード分の割合、もしくはそれに近接し
ているときは、スタッフワード数の増減の変化が極めて
乏しく長周期となる。Further, especially when the difference between the transmission digital data speed and the transmission line clock speed is a ratio of N (N is an integer) words per data frame time or close to the ratio, the number of stuff words is increased or decreased. Change is very poor and becomes a long cycle.
【００２０】このとき、低周波成分を持った受信バッフ
ァメモリ２９の占有率変動はフィルタ回路３０で十分抑
圧されず、電圧制御発振器に与えられる結果、読出しク
ロックが変動して、受信バッファメモリ２９から出力す
るディジタルデータ速度は非常にジッタの大きいものに
なる。At this time, the change in the occupancy of the reception buffer memory 29 having a low-frequency component is not sufficiently suppressed by the filter circuit 30, and is given to the voltage-controlled oscillator. The output digital data rate is very high in jitter.
【００２１】このため、ジッタの少ない伝送を行うため
には伝送路クロックに対して使用できるディジタルデー
タ速度が限定され、任意の速度のディジタルデータを低
ジッタで送ることができないという欠点がある。Therefore, in order to perform transmission with less jitter, the digital data rate that can be used for the transmission line clock is limited, and digital data of an arbitrary rate cannot be transmitted with low jitter.
【００２２】上記欠点を解決する従来の方法としては、
特開昭54-51305号公報に示された「標本化周波数の同期
装置」の方法がある。そこでは、伝送路クロックと独立
な標本化周波数をもつディジタルテレビジョン信号の伝
送に際して、伝送路のデータフレームとは無関係に送受
信の標本化周波数を同期させるための情報△Ｓを作成し
て他の情報とともに送出し、受信側においては情報△Ｓ
から受信標本化クロックを再生するという方法が示され
ている。Conventional methods for solving the above disadvantages include:
There is a "sampling frequency synchronization device" method disclosed in Japanese Patent Application Laid-Open No. 54-51305. In transmitting a digital television signal having a sampling frequency independent of the transmission line clock, information ΔS for synchronizing the transmission and reception sampling frequencies independently of the data frame of the transmission line is created, and other information ΔS is created. The information is sent together with the information, and the information {S
A method of recovering a received sampling clock from a clock is shown.
【００２３】この方法によれば、伝送フレームへのスタ
ッフィングの影響を受けないのでジッタの極めて少ない
安定した標本化クロックが再生でき、テレビジョン信号
を良好な品質で伝送することが可能となる。According to this method, since the transmission frame is not affected by stuffing, a stable sampling clock with very little jitter can be reproduced, and the television signal can be transmitted with good quality.
【００２４】しかし、この方法においては情報△Ｓを他
の情報とともにバッファメモリを介して伝送路に送出す
る必要があるため、その分だけ伝送容量が増大すること
が避けられず、伝送路の使用効率が低下するという欠点
がある。However, in this method, it is necessary to send the information △ S together with other information to the transmission line via the buffer memory, so that the transmission capacity is inevitably increased by that amount. There is a disadvantage that efficiency is reduced.
【００２５】[0025]
【発明の目的】本発明の目的は、伝送路の使用効率の低
下をなくしかつスタッフジッタのない安定な高品質のデ
ィジタルデータの再生が可能なディジタルデータ送信装
置及びそれを用いた送受信システムを提供することであ
る。SUMMARY OF THE INVENTION An object of the present invention is to provide a digital data transmitting apparatus capable of reproducing stable high-quality digital data without reducing the use efficiency of a transmission line and free of stuff jitter, and a transmitting / receiving system using the same. It is to be.
【００２６】[0026]
【発明の構成】本発明による送信装置は、入力ディジタ
ルデータを送信バッファメモリに書込んだ後、伝送路速
度に同期したクロックにてこれを読出し、前記入力ディ
ジタルデータの速度と前記伝送路速度との差に応じてス
タッフデータを付加して前記伝送路速度に同期したデー
タフレームを構成して伝送するようにしたスタッフ同期
方式のディジタルデータ送信装置であって、前記伝送路
速度に対する前記入力ディジタルデータの相対的速度情
報を算出する手段と、スタッフ量から伝送路へのデータ
送出速度情報を生成する手段と、前記相対的速度情報と
前記データ送出速度情報との差分を累算する手段と、こ
の累算値に基づき次のスタッフ量を決定する手段と、こ
の決定されたスタッフ量に関する情報をデータフレーム
と共に伝送する手段とを含むことを特徴とする。The transmission apparatus according to the present invention writes input digital data into a transmission buffer memory and then reads out the input digital data with a clock synchronized with the transmission line speed, and determines the input digital data speed and the transmission line speed. A stuff data according to the difference of the transmission line speed, wherein a data frame synchronized with the transmission line speed is constructed and transmitted. Means for calculating relative speed information, means for generating data transmission speed information to the transmission path from the stuff amount, and means for accumulating a difference between the relative speed information and the data transmission speed information. Means for determining the next stuff amount based on the accumulated value, and means for transmitting information about the determined stuff amount together with the data frame. Characterized in that it comprises and.
【００２７】本発明による送信システムは、入力ディジ
タルデータを送信バッファメモリに書込んだ後、伝送路
速度に同期したクロックにてこれを読出し、前記入力デ
ィジタルデータの速度と前記伝送路速度との差に応じて
スタッフデータを付加して前記伝送路速度に同期したデ
ータフレームを構成して伝送するようにしたディジタル
データ送信装置と、スタッフ量に関する情報に基づき受
信データフレーム内のスタッフデータを除去して受信バ
ッファメモリに受信データを書込んだ後に、前記入力デ
ィジタルデータの速度に応じた再生クロックにより前記
受信バッファメモリからディジタルデータを読出して出
力するようにしたスタッフ同期方式のディジタルデータ
受信装置とを含むスタッフ同期方式のディジタルデータ
送受信システムであって、前記送信装置は、前記伝送路
速度に対する前記入力ディジタルデータの相対的速度情
報を算出する手段と、スタッフ量から伝送路へのデータ
送出速度情報を生成する手段と、前記相対的速度情報と
前記データ送出速度情報との差分を累算する手段と、こ
の累算値に基づき次のスタッフ量を決定する手段と、こ
の決定されたスタッフ量に関する情報をデータフレーム
と共に伝送する手段とを含み、前記受信装置は、受信し
た前記スタッフ量に関する情報の総和を一定データフレ
ーム周期毎に算出する手段と、前記総和により前記入力
ディジタルデータの速度に関する情報を生成する手段
と、伝送路速度に対する出力ディジタルデータの相対的
速度に関する情報を生成する手段と、前記総和により得
られた前記入力ディジタルデータの速度に関する情報と
前記出力ディジタルデータの相対速度に関する情報との
差分を積分する手段と、この積分値により前記受信バッ
ファメモリの読出しクロックの周波数を制御する手段と
を含むことを特徴とする。In the transmission system according to the present invention, after the input digital data is written into the transmission buffer memory, it is read out using a clock synchronized with the transmission line speed, and the difference between the input digital data speed and the transmission line speed is obtained. And a digital data transmitting apparatus configured to transmit a data frame synchronized with the transmission path speed by adding stuff data according to the stuff data, and removing the stuff data in the received data frame based on the information regarding the stuff amount. A stuff-synchronous digital data receiving apparatus for reading and outputting digital data from the reception buffer memory with a reproduction clock corresponding to the speed of the input digital data after writing the reception data to the reception buffer memory. In a stuff-synchronous digital data transmission / reception system Means for calculating relative speed information of the input digital data with respect to the transmission line speed, means for generating data transmission speed information to the transmission line from the amount of stuff, and Means for accumulating a difference between the information and the data transmission speed information, means for determining the next stuff amount based on the accumulated value, and means for transmitting information on the determined stuff amount together with the data frame. Means for calculating the sum of the received information on the stuff amount for each fixed data frame period, means for generating information on the speed of the input digital data based on the sum, and output digital data for the transmission path speed. Means for generating information about the relative speed of the data, and the speed of the input digital data obtained by the summation. Means for integrating the difference between the information and the information on the relative speed of the output digital data relating to, characterized in that it comprises a means for controlling the frequency of the read clock of the receive buffer memory by the integrated value.
【００２８】[0028]
【実施例】本発明の実施例について図面を参照しつつ詳
細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described in detail with reference to the drawings.
【００２９】図１は本発明のディジタル伝送方式による
送信装置の一実施例を示すブロック図であり、図２は本
発明のディジタル伝送方式による受信装置の一実施例を
示すブロック図である。図３は、図１に示した送信装置
の各部のタイミングを説明する図であり、図４は図２に
示した受信装置の各部のタイミングを説明する図であ
る。FIG. 1 is a block diagram showing an embodiment of a transmitting apparatus using the digital transmission system of the present invention, and FIG. 2 is a block diagram showing an embodiment of a receiving apparatus using the digital transmission system of the present invention. FIG. 3 is a diagram for explaining the timing of each unit of the transmitting device shown in FIG. 1, and FIG. 4 is a diagram for explaining the timing of each unit of the receiving device shown in FIG.
【００３０】図１において、送信バッファメモリ１の入
力端子ＤＩには入力データとして送信映像データが接続
されており、映像データのワードタイミングを示す送信
クロックが書込みクロック端子WCK に接続され、送信バ
ッファメモリ１には映像データがワード単位で書込まれ
ている。送信クロックはまた送信速度情報回路２に接続
されている。In FIG. 1, transmission video data is connected as input data to an input terminal DI of the transmission buffer memory 1, a transmission clock indicating a word timing of the video data is connected to a write clock terminal WCK, and the transmission buffer memory 1 is written with video data in word units.The transmission clock is also connected to the transmission speed information circuit 2.
Have been.
【００３１】送信速度情報回路２は、８ビットカウンタ
201 、ラッチ202 、ラッチ203 、減算器204 、分周器20
5 にて構成され、フレームパルスＦＰの周期のＮ倍の周
期中における送信クロック数を計測し送信速度情報ＮS
を作成して速度差累算回路３に与えている。The transmission speed information circuit 2 is an 8-bit counter
201, latch 202, latch 203, subtractor 204, frequency divider 20
5, the number of transmission clocks in a cycle N times the cycle of the frame pulse FP is measured, and transmission speed information NS is calculated.
Is provided to the speed difference accumulation circuit 3.
【００３２】ここで、フレームパルスＦＰの周波数を８
KHz （周期125 μｓ）、分周器205の分周比Ｎを458 と
した場合、送信クロック周波数が14.318181MHz、すなわ
ち送信する映像データのワード速度が14.318181Mb/S で
あったときは、フレームパルスＦＰの458 周期の時間中
に８ビットカウンタ201 には、 14318181×125 ×１０-6×458 ＝819715.86225 個 のパルスが印加される。Here, the frequency of the frame pulse FP is set to 8
Assuming that the transmission clock frequency is 14.318181 MHz, that is, the word speed of the video data to be transmitted is 14.318181 Mb / S, when KHz (period 125 μs) and the frequency division ratio N of the frequency divider 205 is 458, the frame pulse During the period of 458 cycles of the FP, 14318181 × 125 ×10−6 × 458 = 819715.86225 pulses are applied to the 8-bit counter 201.
【００３３】よって、２8＝256 を法としてカウントし
ている８ビットカウンタ201 の値は、その間に平均して 819715.86225−3202×256 ＝3.86225 だけ増えたものと見なされ、送信速度情報ＮS としては
３または４（平均的にはＮSA＝3.86225 ）の値が得られ
る。Therefore, the value of the 8-bit counter 201 counting modulo 28 = 256 is considered to have increased by an average of 819715.86225−3202 × 256 = 3.86225 during this period. A value of 3 or 4 (on average NSA = 3.86225) is obtained.
【００３４】この、送信速度情報平均値ＮSAは、 ＮSA＝［458 フレーム時間当りの入力ワード数］−3202×256 ……（１） で表わされる。The transmission speed information average value NSA is represented by NSA = [number of input words per 458 frame time] −3202 × 256 (1).
【００３５】速度差累算回路３は減算器301 、加算器30
2 、ラッチ303 にて構成され、送信速度情報ＮS を一方
の入力として伝送速度情報回路５より出力した伝送速度
情報Ｎt を他方の入力として両入力の差（ＮS −Ｎt ）
を求め、フレームパルスＦＰの１周期毎にその差を累算
し、累算値をスタッフ情報回路４に与えている。The speed difference accumulating circuit 3 comprises a subtractor 301 and an adder 30
2, a latch 303, and the transmission speed information Nt output from the transmission speed information circuit 5 with the transmission speed information NS as one input and the difference between the two inputs as the other input (NS-Nt).
, And the difference is accumulated for each period of the frame pulse FP, and the accumulated value is given to the stuff information circuit 4.
【００３６】スタッフ情報回路４は累算値の極性、また
は極性と絶対値をもとに次の伝送フレームにおける映像
データへのスタッワード数を決定し、スタッフ情報ｋと
して出力する。ここで累算値の極性による決定方法の場
合は、累算値の極性を識別し正のときはスタッフ情報ｋ
として“０”を出力する。一方、極性が負のときはスタ
ッフ情報ｋとして“１”を出力する。The stuff information circuit 4 determines the number of studwords to the video data in the next transmission frame based on the polarity of the accumulated value or the polarity and the absolute value, and outputs it as stuff information k. Here, in the case of the determination method based on the polarity of the accumulated value, the polarity of the accumulated value is identified.
Is output as "0". On the other hand, when the polarity is negative, "1" is output as the stuff information k.
【００３７】伝送速度情報回路５は、スタッフ情報ｋに
よって制御されたスタッフ量の下での映像データの伝送
レートに対応した伝送速度情報Ｎt を作成し、速度差累
算回路３に与えている。The transmission speed information circuit 5 creates transmission speed information Nt corresponding to the video data transmission rate under the stuff amount controlled by the stuff information k, and supplies the transmission speed information Nt to the speed difference accumulation circuit 3.
【００３８】ここで、映像データのワード速度が前述し
た如く、14.318181MHzのとき、８KHz 当りでは、 14318181×125 ×１０-6＝1789.772625 ワード に相当するから、伝送フレームをフレームパルスＦＰの
８KHz の周期で構成し、この１伝送フレーム毎に1789ワ
ードまたは1790ワードの映像データにスタッフデータを
加えたものを伝送するとき、伝送速度情報Ｎt として次
式の値を生成する。Here, as described above, when the word rate of the video data is 14.318181 MHz, per 8 KHz, it corresponds to 14318181 × 125 × 10-6 = 1789.772625 words. When transmission of 1789 words or 1790 words of video data plus stuff data is performed for each transmission frame, the value of the following equation is generated as transmission speed information Nt.
【００３９】 Ｎt ＝（1790−ｋ）×458 −3202×256 ………（２） 従って、1789ワードを伝送したときは、 Ｎt ＝（1790−１）×458 −3202×256 ＝−350 が、1790ワードを伝送したときは、 Ｎt ＝（1790−０）×458 −3202×256 ＝＋108 が夫々速度差累算回路３に与えられる。Nt = (1790−k) × 458−3202 × 256 (2) Therefore, when 1789 words are transmitted, Nt = (1790−1) × 458−3202 × 256 = −350, When 1790 words are transmitted, Nt = (1790-0) × 458−3202 × 256 = + 108 is given to the speed difference accumulating circuit 3, respectively.
【００４０】読出しクロック回路６はカウンタ601 、イ
ンバータ602 、インバータ603 、インバータ604 、ＡＮ
Ｄゲート605 、ラッチ606 より構成され、スタッフ情報
ｋに従って１伝送フレーム毎の読出しクロック数を制御
してメモリ１の読出しクロック端子RCKに与えている。
また、それと同時にスタッフ多重回路７を制御してい
る。The read clock circuit 6 includes a counter 601, an inverter 602, an inverter 603, an inverter 604, and an
The D gate 605 and the latch 606 control the number of read clocks for each transmission frame according to the stuff information k and apply the number to the read clock terminal RCK of the memory 1.
At the same time, the stuff multiplexing circuit 7 is controlled.
【００４１】スタッフ多重回路７は送信バッファメモリ
１から読出した映像データにスタッフデータを多重化し
ている。従って、スタッフ多重回路７からは１伝送フレ
ーム時間毎に毎回一定ワード数のデータ（すなわち伝送
フレームに同期化された映像データ）が出力される。The stuff multiplexing circuit 7 multiplexes the stuff data with the video data read from the transmission buffer memory 1. Therefore, the stuff multiplexing circuit 7 outputs a fixed number of words of data (that is, video data synchronized with the transmission frame) every time one transmission frame time elapses.
【００４２】多重化回路８はこの同期化映像データとス
タッフ情報ｋを多重化して伝送路に出力する。The multiplexing circuit 8 multiplexes the synchronized video data and the stuff information k and outputs the multiplexed data to the transmission line.
【００４３】図２の本発明のディジタル伝送方式による
受信装置の一実施例においては、分離化回路９は伝送フ
レームから、同期化映像データと、スタッフ情報ｋとを
分離する。In one embodiment of the digital transmission type receiving apparatus of the present invention shown in FIG. 2, the separating circuit 9 separates synchronized video data and stuff information k from a transmission frame.
【００４４】書込みクロック回路１１は、カウンタ111
、インバータ112 、インバータ113、インバータ114 、
ＡＮＤゲート115 より構成され、スタッフ情報ｋによっ
て１伝送フレーム毎の書込みクロック数を制御して受信
バッファメモリ１０の書込みクロック端子WCK に与えて
いる。これによってスタッフワードが除去され、映像デ
ータのみが受信バッファメモリ１０に書込まれる。The write clock circuit 11 includes a counter 111
, Inverter 112, inverter 113, inverter 114,
It is composed of an AND gate 115. The number of write clocks per transmission frame is controlled by the stuff information k, and is supplied to the write clock terminal WCK of the reception buffer memory 10. As a result, the stuff word is removed, and only the video data is written into the reception buffer memory 10.
【００４５】スタッフ情報累算回路１２は加算器121 、
クリア端子付のラッチ122 、ラッチ123 、インバータ12
4 より構成されており、１伝送フレーム毎に送られてき
たスタッフ情報ｋの値を累算している。The stuff information accumulation circuit 12 includes an adder 121,
Latch 122 with clear terminal, Latch 123, Inverter 12
4 and accumulates the value of the stuff information k sent for each transmission frame.
【００４６】分周器１３は伝送フレームに同期したフレ
ームパルスＦＰをＮ分周（Ｎ＝458）して出力してお
り、スタッフ情報累算回路１２は458 フレーム時間毎に
スタッフ情報ｋの累算値を出力するとともに累算してい
るラッチ122 を零にクリアしている。このように、スタ
ッフ情報累算回路１２からは伝送フレーム458 個のスタ
ッフ情報ｋを累算した値Ｓk が出力される。The frequency divider 13 divides and outputs the frame pulse FP synchronized with the transmission frame by N (N = 458). The stuff information accumulation circuit 12 accumulates the stuff information k every 458 frame time. The value is output and the accumulating latch 122 is cleared to zero. As described above, the stuff information accumulation circuit 12 outputs a value Sk obtained by accumulating the 458 pieces of stuff information k of the transmission frame.
【００４７】データ速度情報回路１４はこのスタッフ情
報ｋの累算値Ｓk を入力とし、 Ｎs ′＝108 −Ｓk ………（３） の変換を行ってデータ速度情報Ｎs ′を出力する。The data rate information circuit 14 receives the accumulated value Sk of the stuff information k as input, performs a conversion of Ns '= 108-Sk (3), and outputs data rate information Ns'.
【００４８】受信速度情報回路１５は、８ビットカウン
タ151 、ラッチ152 、ラッチ153 、減算器154 で構成さ
れ、図１中の送信速度情報回路２と同一の構成となって
おり、分周器１３から出力されるフレームパルスＦＰを
Ｎ分周（Ｎ＝458 ）したパルスの印加毎にフレームパル
スＦＰの458 周期中における受信クロック数を計測し
て、受信速度情報Ｎr を出力する。The reception speed information circuit 15 comprises an 8-bit counter 151, a latch 152, a latch 153, and a subtractor 154, and has the same configuration as the transmission speed information circuit 2 in FIG. The number of reception clocks during the 458 cycles of the frame pulse FP is measured each time a pulse obtained by dividing the frame pulse FP output from the N by (N = 458) is applied, and reception speed information Nr is output.
【００４９】減算器１６はデータ速度情報Ｎs ′と受信
速度情報Ｎr との差分（Ｎs ′−Ｎr ）を積分回路１７
に出力する。The subtractor 16 calculates the difference (Ns'-Nr) between the data rate information Ns' and the reception rate information Nr by an integration circuit 17
Output to
【００５０】積分回路１７は係数器171 、加算器172 、
ラッチ173 で構成され、フレームパルスＦＰを458 分周
したパルスの印加毎に前記差分の極性と大きさに応じて
積分値を微修正し、Ｄ／Ａ変換器１８に与えている。積
分値は、差分が正のときは増加方向、負のときは減少方
向に修正され、差分が零になれば修正は行われず積分値
は現状値が保持される。The integrating circuit 17 comprises a coefficient unit 171, an adder 172,
The latch 173 is configured to finely correct the integral value according to the polarity and magnitude of the difference every time a pulse obtained by dividing the frame pulse FP by 458 is applied to the D / A converter 18. When the difference is positive, the integration value is corrected in the increasing direction, and when the difference is negative, the correction value is corrected in the decreasing direction. When the difference becomes zero, the correction is not performed and the current integration value is maintained.
【００５１】Ｄ／Ａ変換器１８は積分値を直流電圧に変
換して電圧制御発振器１９に対する制御電圧として出力
する。電圧制御発振器１９からは制御電圧によって周波
数が制御された受信クロックが出力する。従って、受信
クロック周波数は積分値が増加すると高くなり、積分値
が減少すると低くなる。The D / A converter 18 converts the integrated value into a DC voltage and outputs it as a control voltage to the voltage controlled oscillator 19. The voltage-controlled oscillator 19 outputs a reception clock whose frequency is controlled by the control voltage. Therefore, the reception clock frequency increases as the integral value increases, and decreases as the integral value decreases.
【００５２】受信クロックは受信速度情報回路１５およ
び受信バッファメモリ１０の読出しクロック端子RCK に
与えられており、受信バッファメモリ１０からは受信ク
ロック周波数の速度で映像データが読出されて出力す
る。The reception clock is supplied to the reception speed information circuit 15 and the read clock terminal RCK of the reception buffer memory 10, and the reception buffer memory 10 reads and outputs video data at the reception clock frequency.
【００５３】このような本発明の一実施例においては、
図１の送信装置では速度差累算回路３の出力値の極性が
正のときはスタッフ情報ｋは“０”となり、次の伝送フ
レームでは1790ワードの映像データが送信バッファメモ
リ１から読出されて伝送されるとともに、その伝送速度
情報Ｎt として＋108が速度差累算回路３に送られる。
速度差累算回路３では送信速度情報Ｎs（３または４）
から108 を引いた値をこれまでの累算値に加算する結
果、新しい累算値は負値に向かって減少する。累算値の
極性が負になったときはスタッフ情報ｋは“１”とな
り、次の伝送フレームでは1789ワードの映像データが送
出されるとともに、その伝送速度情報Ｎtとして−350
が速度差累算回路３に送られる。In one embodiment of the present invention,
In the transmitting apparatus shown in FIG. 1, when the polarity of the output value of the speed difference accumulating circuit 3 is positive, the stuff information k becomes "0", and in the next transmission frame, 1790 words of video data are read from the transmission buffer memory 1. At the same time, +108 is sent to the speed difference accumulation circuit 3 as the transmission speed information Nt.
In the speed difference accumulation circuit 3, the transmission speed information Ns (3 or 4)
As a result of adding 108 to the previous accumulated value, the new accumulated value decreases toward a negative value. When the polarity of the accumulated value becomes negative, the stuff information k becomes "1", 1789 words of video data are transmitted in the next transmission frame, and the transmission speed information Nt is -350.
Is sent to the speed difference accumulation circuit 3.
【００５４】速度差累算回路３では送信速度情報Ｎs
（３または４）から−350 を引いた値を前回までの累算
値に加算する結果、新しい累算値は正の値に向かって増
大する。In the speed difference accumulation circuit 3, the transmission speed information Ns
As a result of adding the value obtained by subtracting -350 from (3 or 4) to the previous accumulated value, the new accumulated value increases toward a positive value.
【００５５】従って、本発明においては累算値の絶対値
が少なくとも伝送速度情報Ｎt の絶対値と送信速度情報
Ｎs の絶対値との和よりも小さい値に制御されており、
この制御動作は次式で表現できる。Therefore, in the present invention, the absolute value of the accumulated value is controlled to a value smaller than at least the sum of the absolute value of the transmission speed information Nt and the absolute value of the transmission speed information Ns.
This control operation can be expressed by the following equation.
【００５６】 ｜Σ（Ｎsi−Ｎti）｜＜｜Ｎsi｜max ＋｜Ｎti｜max ＝354 ………（４） この（４）式の速度情報差の累算をｍ伝送フレーム分行
い、ｍで割った値は各伝送フレーム毎に得られる累算値
の平均を表し、次の（５）式で表される。| Σ (Nsi−Nti) | <| Nsi | max + | Nti | max = 354 (4) The accumulation of the speed information difference of the equation (4) is performed for m transmission frames, and m The divided value represents the average of the accumulated value obtained for each transmission frame, and is represented by the following equation (5).
【００５７】 1/m ｜Σ（Ｎsi−Ｎti）｜＜354/m ……（５） 尚、Σはｉ＝ｉ〜ｍの総和を示す。ここで、ｍを∞とし
たとき右辺は零となるから、累算値は長時間平均的には
零になるよう制御されていることが明らかである。ま
た、この結果（５）式から次の関係が導びかれる。1 / m | Σ (Nsi−Nti) | <354 / m (5) where Σ represents the sum of i = i to m. Here, when m is ∞, the right side is zero, so it is clear that the accumulated value is controlled to be zero on average for a long time. Further, the following relationship is derived from equation (5).
【００５８】ＮtA＝ＮsA ＮtAは伝送速度情報Ｎt の平均値であり、送信速度情報
平均値ＮsAと等しくなるように制御されている。従っ
て、図１の送信装置の送信バッファメモリ１から読出さ
れる映像データの平均速度はメモリ１への入力速度に一
致する。NtA = NsA NtA is the average value of the transmission speed information Nt, and is controlled to be equal to the transmission speed information average value NsA. Therefore, the average speed of the video data read from the transmission buffer memory 1 of the transmission device of FIG.
【００５９】（５）式においてｍ＝458 とおいた場合
も、ｍが十分大きいからほぼ次の関係が成立している。When m = 458 in equation (5), m is sufficiently large, so that the following relationship holds.
【００６０】 1/458 ΣＮsi＝1/458 ΣＮti ……（７） 尚、Σはｉ＝１〜458 の総和を示し、以下全て同じとす
る。1/458 ΣNsi = 1/458 ΣNti (7) where Σ indicates the sum of i = 1 to 458, and the same applies hereinafter.
【００６１】送信速度情報Ｎs は458 フレーム時間毎に
更新されているので、左辺はＮs にほぼ等しい。一方、
伝送速度情報Ｎt はスタッフ情報ｋと（２）式の関係に
あるから、 1/458 ΣＮti＝1790×458 ×−Σｋi −3202×256 ……（８） である。従って、送信速度情報Ｎs は次の（９）式によ
ってスタッフ情報ｋより得ることができる。Since the transmission speed information Ns is updated every 458 frame time, the left side is almost equal to Ns. on the other hand,
Since the transmission speed information Nt has a relationship with the stuff information k according to the equation (2), the transmission speed information Nt is 1/458 / Nti = 1790 × 458 × -Σki−3202 × 256 (8). Therefore, the transmission speed information Ns can be obtained from the stuff information k by the following equation (9).
【００６２】Ｎs ＝108 −Σｋi ……（９） 図２の受信装置においては、スタッフ情報累算回路１２
にてスタッフ情報ｋを458 フレーム分累算して累算値Ｓ
k を求め、データ速度情報回路１４によって（３）式の
変換を行ってデータ速度情報Ｎs ′を得ている。従っ
て、このＮs ′は送信速度情報Ｎs を再生したものとな
っている。Ns = 108-Σki (9) In the receiving apparatus shown in FIG.
Accumulates staff information k for 458 frames and accumulates value S
k is obtained, and the data rate information circuit 14 converts the equation (3) to obtain data rate information Ns'. Therefore, this Ns' is a reproduction of the transmission speed information Ns.
【００６３】図２の受信装置ではデータ速度情報Ｎs ′
（再生した送信速度情報Ｎs ）と受信クロック周波数よ
り求めた受信速度情報Ｎr とで差異があれば受信クロッ
クの周波数は修正され、差異がなくなると修正は行われ
ない。In the receiving apparatus shown in FIG. 2, data rate information Ns'
If there is a difference between (reproduced transmission speed information Ns) and reception speed information Nr obtained from the reception clock frequency, the frequency of the reception clock is corrected, and if there is no difference, no correction is made.
【００６４】送信速度情報Ｎs と受信速度情報Ｎr はと
もに伝送路周波数から生成されているフレームパルスＦ
Ｒを時間の基準とし、同一の方法に送信クロック速度お
よび受信クロック速度を計測して得たものであるから、
受信クロックの周波数は送信クロックの周波数に一致す
る。The transmission speed information Ns and the reception speed information Nr are both frame pulses F generated from the transmission line frequency.
Since R is the time reference and the transmission clock speed and the reception clock speed are measured in the same way,
The frequency of the reception clock matches the frequency of the transmission clock.
【００６５】[0065]
【発明の効果】以上説明したように、本発明によれば、
送信速度に関する情報をスタッフ情報から再生している
ので、送信速度に関する情報を多重化して伝送する必要
がなく、伝送路の使用効率を高めることができ、また、
スタッフジッタのない安定な受信クロックを生成できる
という効果がある。As described above, according to the present invention,
Since the information on the transmission speed is reproduced from the stuff information, there is no need to multiplex and transmit the information on the transmission speed, and the use efficiency of the transmission path can be increased.
There is an effect that a stable reception clock without stuff jitter can be generated.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の送信装置の実施例を示すブロック図で
ある。FIG. 1 is a block diagram illustrating an embodiment of a transmission device according to the present invention.
【図２】本発明の受信装置の実施例を示すブロック図で
ある。FIG. 2 is a block diagram illustrating an embodiment of a receiving device of the present invention.
【図３】図１の送信装置の各部タイミングチャートであ
る。FIG. 3 is a timing chart of each unit of the transmission device of FIG. 1;
【図４】図２の受信装置の各部タイミングチャートであ
る。FIG. 4 is a timing chart of each part of the receiving apparatus of FIG. 2;
【図５】従来のディジタルデータ送信装置のブロック図
である。FIG. 5 is a block diagram of a conventional digital data transmission device.
【図６】従来のディジタルデータ受信装置のブロック図
である。FIG. 6 is a block diagram of a conventional digital data receiving device.
１ 送信バッファメモリ ２ 送信速度情報回路 ３ 速度差累算回路 ４ スタッフ情報回路 ５ 伝送速度情報回路 ６ 読出クロック回路 ７ スタッフ多重回路 １０ 受信バッファメモリ １１ 書込クロック回路 １２ スタッフ情報累算回路 １３ 分周器 １４ データ速度情報回路 １５ 受信速度情報回路 １７ 積分回路 １９ 電圧制御発振器 REFERENCE SIGNS LIST 1 transmission buffer memory 2 transmission speed information circuit 3 speed difference accumulation circuit 4 stuff information circuit 5 transmission speed information circuit 6 read clock circuit 7 stuff multiplex circuit 10 reception buffer memory 11 write clock circuit 12 stuff information accumulation circuit 13 frequency division 14 Data speed information circuit 15 Reception speed information circuit 17 Integrator circuit 19 Voltage controlled oscillator
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 3/00 H04L 7/00 H04N 7/08──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl.6 , DB name) H04J 3/00 H04L 7/00 H04N 7/08
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222102AJP2959225B2 (en) | 1991-08-07 | 1991-08-07 | Digital data transmission device and transmission / reception system using the same |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3222102AJP2959225B2 (en) | 1991-08-07 | 1991-08-07 | Digital data transmission device and transmission / reception system using the same |
| Publication Number | Publication Date |
|---|---|
| JPH0548562A JPH0548562A (en) | 1993-02-26 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3222102AExpired - LifetimeJP2959225B2 (en) | 1991-08-07 | 1991-08-07 | Digital data transmission device and transmission / reception system using the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4789976B2 (en)* | 2008-05-30 | 2011-10-12 | Ｎｔｔエレクトロニクス株式会社 | Clock generation enable generation circuit and clock recovery circuit |
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| JPH0548562A (en) | 1993-02-26 |
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