Movatterモバイル変換


[0]ホーム

URL:


JP2948437B2 - 論理シミュレーション用のデータ作成方法 - Google Patents

論理シミュレーション用のデータ作成方法

Info

Publication number
JP2948437B2
JP2948437B2JP5059069AJP5906993AJP2948437B2JP 2948437 B2JP2948437 B2JP 2948437B2JP 5059069 AJP5059069 AJP 5059069AJP 5906993 AJP5906993 AJP 5906993AJP 2948437 B2JP2948437 B2JP 2948437B2
Authority
JP
Japan
Prior art keywords
logic
simulation
cell
data
logic simulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP5059069A
Other languages
English (en)
Other versions
JPH06274565A (ja
Inventor
聡 吉川
哲 谷澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu LtdfiledCriticalFujitsu Ltd
Priority to JP5059069ApriorityCriticalpatent/JP2948437B2/ja
Priority to KR1019940005072Aprioritypatent/KR970008026B1/ko
Publication of JPH06274565ApublicationCriticalpatent/JPH06274565A/ja
Priority to US08/552,150prioritypatent/US5852445A/en
Application grantedgrantedCritical
Publication of JP2948437B2publicationCriticalpatent/JP2948437B2/ja
Anticipated expirationlegal-statusCritical
Expired - Lifetimelegal-statusCriticalCurrent

Links

Classifications

Landscapes

Description

【発明の詳細な説明】
【0001】〔目 次〕 産業上の利用分野 従来の技術(図11) 発明が解決しようとする課題(図12) 課題を解決するための手段(図1,2) 作用 実施例 (1)第1の実施例の説明(図3〜5) (2)第2の実施例の説明(図6〜10) 発明の効果
【0002】
【0003】
【産業上の利用分野】本発明は、論理シミュレーション
用のデータ作成方法,論理シミュレーション方法及び論
理シミュレータに関するものであり、更に詳しく言え
ば、セルライブラリに格納するデータ構造,該データに
基づいて半導体集積回路の動作検証をする方法及び装置
の改善に関するものである。
【0004】近年,半導体集積回路(以下LSIとい
う)装置の微細化技術の発達により、該LSIは、より
高速化,大規模化の一途を辿っている。このようにLS
Iシステムの高速化が要求されると、その構成要素であ
るLSIチップ間のタイミングも非常に厳しい状態にな
ってくる。このため、1つ1つのLSIチップを設計す
る際に、そのマスク工程前に、精度の良い論理シミュレ
ータによる動作検証が必要となる。
【0005】特に、論理セルの伝播遅延時間(以下単に
遅延時間という)は、入力スルーレート,配線抵抗,ト
ランジスタパスによるディレイ差及び環境(温度,電源
電圧,プロセス)等に影響される。このため、精度の良
い論理シミュレーションを行うためには、それを十分表
現できるようなセルライブラリの作成が必要となる。し
かし、新規な半導体集積回路(以下被設計LSIとい
う)を超微細・高密度に設計する場合に、入出力配線パ
ターン等に浮遊する容量(以下負荷容量ともいう)によ
る次段論理セルに与えるスルーレートの影響が折れ線グ
ラフ1本に基づく論理シミュレータ用のデータと時間方
程式とを用いた被設計LSIの遅延時間の近似値では不
正確になり、精度良い論理シミュレーションの妨げとな
ってきている。
【0006】そこで、遅延時間対負荷容量の関係特性を
1本の折れ線グラフで表現することなく、それを複数の
特性グラフにして、該特性グラフに基づいて論理シミュ
レーション用データを作成し、精度良い論理シミュレー
ションを行うことができる方法及び装置が望まれてい
る。
【0007】
【従来の技術】図11,12は、従来例に係る説明図であ
る。図11(A)は、従来例に係るセルライブラリの構造
であり、図11(B)は、その遅延時間Tgate対負荷容量
CLの関係特性図である。例えば、被設計LSIの動作
検証をする論理シミュレーション用データを作成する場
合であって、図11(A)に示すような論理セル1の遅延
時間Tgateを表現する場合に、図11(B)に示すような
折れ線グラフ1本で近似する方法が主流となっている。
【0008】図11(A)において、回路シミュレーショ
ンモデルとしては、例えば、論理セル1が論理セル2に
直列に接続され、該論理セル1の出力部に負荷容量CL
が接続される。なお、回路シミュレーション上で、論理
セル1の負荷容量CLが可変され、論理シミュレーショ
ン用データが作成される。なお、図11(B)において、
縦軸は論理セルの遅延時間Tgateであり、横軸は負荷容
量CLであり、折れ線グラフは遅延時間対負荷容量特性
をそれぞれ示している。また、論理セル1の遅延時間T
gateは(1)式の時間方程式,すなわち、 Tgate=T0+K×CL…(1) で示される。
【0009】但し、T0は無負荷時の論理セル1の遅延
時間であり、パラメータ1となる。Kは遅延時間の負荷
依存係数であり、パラメータ2となる。係数Kは(2)
式,すなわち、 K=ΔTgate2/ΔCL…(2) で示される。ここで、ΔTgate は論理セル1の遅延時
間変化分であり、ΔCLは負荷容量の変化分である。な
お、ΔTgate ,ΔCLは入力スルーレート,配線抵
抗,トランジスタパスによるディレイ差及び環境(温
度,電源電圧,プロセス)等の回路シミュレーション条
件によって異なる。また、負荷容量CLはパラメータ3
となり、CDR1,CDR2は折れ曲がり点の容量値であ
り、パラメータ4となる。
【0010】さらに、図11(B)において、遅延時間対
負荷容量特性が折れ線グラフとなるのは、係数K1,K
2,K3…に傾きを持たせているためである。これは、
論理セル1の出力に大きな負荷容量CLが接続される
と、論理セル1の出力で波形が鈍り、入力波形に比べて
出力波形のスルーレートが増加をする。このため、論理
セル2のスルーレートによる遅延時間の増加分を論理セ
ル1の遅延時間に含めること,すなわち、負荷容量CL
に対する傾きを係数K1,K2,K3…のように変える
ことにより、論理セル1の遅延時間を補正しているため
である。
【0011】ここで、スルーレートとは波形立ち上がり
時間をいい、例えば、信号「L」→「H」レベルの遷移
時において、信号「L」レベルの立ち上がり開始時刻か
ら当該回路の閾値レベルを横切る時刻又は信号「L」レ
ベルの立ち上がり開始時刻から信号「H」レベルへの到
達時刻を持って定義される。なお、この時間方程式
(1)から被設計LSIの動作検証をする場合には、各
論理セル1,2が上記パラメータ1〜4を持っており、
このパラメータ1〜4を使用して、折れ線グラフとその
近似式から被設計LSIの遅延時間Tgateが算出され
る。
【0012】
【発明が解決しようとする課題】ところで、従来例によ
れば、論理シミュレータ用のデータを作成する場合に、
入力スルーレートTsin ,配線抵抗,トランジスタパス
によるディレイ差及び環境(温度,電源電圧,プロセ
ス)等の代表的な条件で、回路シミュレーションが行わ
れ、そのシミュレーション結果から、無負荷時のセルの
遅延時間T0,遅延時間の負荷依存係数K等をフィティ
ングパラメータとして、折れ線グラフ1本を作成してい
る。
【0013】また、被設計LSIの論理シミュレーショ
ンを行う場合に、折れ線グラフ1本に基づく論理シミュ
レータ用のデータと時間方程式(1)とを用いて被設計
LSIの遅延時間Tgateを算出しそれを近似している。
このため、半導体集積回路装置の高集積化,高密度化の
要求により、被設計LSIを超微細・高密度に設計をす
ると、図11に示すような負荷容量CLによる次段論理セ
ル2に与えるスルーレートTsin の影響が折れ線グラフ
1本に基づく論理シミュレータ用のデータと時間方程式
(1)とを用いた被設計LSIの遅延時間Tgateの近似
値では不正確になり、精度良い論理シミュレーションの
妨げとなるという問題がある。
【0014】ここで、論理セル2の入力スルーレートT
sin の影響について説明をする。すなわち、負荷容量C
Lの増加により入力スルーレートTsin が大きくなる
と、次のような効果で遅延時間が増加をする。なお、被
設計LSIの遅延時間Tgateは次段の論理セル2の種類
と負荷容量CLとによって異なる。 被設計LSIを超微細・高密度に設計をすると、負
荷容量CLによって入力電圧が論理セル2の回路閾値V
thに達する時間が長くなる。すなわち、従来例に係る問
題点を説明する信号波形図,図12(A)において、負荷
容量CLの増加により入力スルーレートTsin が変化し
た場合に、信号「L」レベルの立ち上がり開始時刻から
回路閾値Vthに達する時間がT1からT2(T1<T
2)と長くなる。なお、回路閾値Vthは論理セル2の種
類によって異なる。
【0015】 また、被設計LSIを超微細・高密度
に設計をすると、負荷容量CLによって入力電圧「L」
レベル=VILから入力電圧「H」レベル=VIHに達する
までの波形立ち上がり時間が長くなる。すなわち、図12
(A)において、論理セル1の負荷容量CLが小さい場
合には、完全にON動作しない状態(駆動インピーダン
スが大きい状態)で該論理セル1のゲートが負荷駆動さ
れるため、遅延時間が増加する。
【0016】これにより、図12(B)に示した遅延時間
Tgate対負荷容量CLの関係特性図において、入力スル
ーレートTsin が非線形的に変化する領域Aと直線的に
変化する領域Bとが存在するようになる。この領域A,
Bの境界は論理セル1,2の種類や入力スルーレートT
sin によって異なり、該論理セル1,2によっては、図
12(C)に示すように、A,B領域の区別の無い特性を
示す場合もある。
【0017】このことから、遅延時間Tgate対負荷容量
CL(以下動作検証要素対論理シミュレーション用素子
という)の関係特性を1本の折れ線グラフで表現するこ
とは負荷依存係数Kに係るパラータの膨大な増加が余儀
無くされ、もはや不可能と言わざるを得ない。本発明
は、かかる従来例の問題点に鑑み創作されたものであ
り、動作検証要素対論理シミュレーション用素子の関係
特性を1本の折れ線グラフで表現することなく、それを
複数の特性グラフにして、該特性グラフに基づいて論理
シミュレーション用データを作成し、精度良い論理シミ
ュレーションを行うことが可能となる論理シミュレーシ
ョン用のデータ作成方法,論理シミュレーション方法及
び論理シミュレータの提供を目的とする。
【0018】
【課題を解決するための手段】図1(A)〜(C)は、
本発明に係る論理シミュレーション用のデータ作成方法
の原理図であり、図2(A),(B)は、論理シミュレ
ーション方法及び論理シミュレーション装置(以下、単
に「シミュレータ」ともいう)の原理図をそれぞれ示し
ている。本発明の論理シミュレーション用のデータ作成
方法は、図1(A)の処理フローチャートに示すよう
に、まず、ステップP1で、論理セル11や論理シミュ
レーション用素子CLを用い該論理セル11の入出力ス
ルーレートや論理シミュレーション用素子CLを可変し
て回路シミュレーション処理をし、次に、ステップP2
で前記回路シミュレーション処理に基づいて得られる論
理セル11の動作検証要素T対論理シミュレーション用
素子CLの関係を示すグラフ化されたデータ(図1
(B)参照:以下、このグラフ化されたデータを「関係
特性」ともいう)を作成し、その後、ステップP3で、
図1(C)に示すようにこれらの一連のデータをテーブ
ル(表)にしてセルライブラリに格納する。
【0019】また、本発明の論理シミュレーション用の
データの作成方法は、図1(A)の処理フローチャート
のステップP3Aで、前記セルライブラリ12に格納する
論理シミュレーション用データDLSの圧縮処理をする。
すなわち、図1(B)に示すように、前記論理セル11
の動作検証要素T対論理シミュレーション用素子CLの
関係を示す論理シミュレーション用データから論理セル
11の固有の動作検証要素を差し引くことにより、シミ
ュレーション用データを圧縮する。
【0020】また、本発明の論理シミュレーション用の
データ作成方法において、前記論理セル11の動作検証
要素T対論理シミュレーション用素子CLの関係特性の
グラフ化された論理シミュレーション用データDLSが複
数のシミュレーションポイントに対し、図1(C)に示
すような論理セル11の動作検証要素Tと論理シミュレ
ーション用素子CLとの関係を示すデータ[Tij,CLi
j ]の集合により構成されるテーブルを有する。
【0021】更に、本発明の論理シミュレーション用デ
ータ作成方法を使用した論理シミュレーション方法は、
図2(A)の処理フローチャートに示すように、まず、
ステップP1で半導体集積回路13の設計処理をし、次
に、ステップP2で前記設計処理に基づいて半導体集積
回路13の論理シミュレーション処理をし、次いで、ス
テップP3で前記論理シミュレーション処理に基づいて
半導体集積回路13の動作検証処理をする論理シミュレ
ーション方法において、前記回路シミュレーション処理
に基づいて得られた論理セル11の動作検証要素T対論
理シミュレーション用素子CLの関係を示すグラフを作
成し、それをテーブルにした論理シミュレーション用デ
ータDLSを用いる。
【0022】また、論理シミュレータは、図2(B)に
示すように、半導体集積回路13の動作検証をする論理
シミュレーション用データDLSを格納した記憶手段14
と、前記論理シミュレーション用データDLSに基づいて
半導体集積回路13の動作検証をする動作検証手段15
と、前記記憶手段14及び動作検証手段15の入出力を
制御する制御手段16とを具備し、前記データ作成方法
の回路シミュレーション処理に基づいて得られた論理セ
ル11の動作検証要素T対論理シミュレーション用素子
CLの関係を示すグラフを作成し、それをテーブル化し
た論理シミュレーション用データDLSが記憶手段14に
格納されている。
【0023】
【作用】本発明の論理シミュレーション用のデータ作成
方法によれば、図1(A)の処理フローチャートに示す
ように、ステップP2、で論理セル11の入出力スルー
レートや論理シミュレーション用素子CLを可変して得
られる回路シミュレーション処理に基づいて論理セル1
1の動作検証要素T対論理シミュレーション用素子CL
の関係を示すグラフ(関係特性)を作成する。
【0024】例えば、図1(B)に示すようにスルーレ
ート値SLEW1,SLEW2,SLEW3が非線形的に変化する領
域Aと直線的に変化する領域Bとが存在するような動作
検証要素T対論理シミュレーション素子CLの関係特性
図が得られる。また、論理セル11の種類や入力スルー
レート値SLEW1,SLEW2,SLEW3…によっては、領域
A,Bの境界の区別が無い特性を示す動作検証要素T対
論理シミュレーション素子CLの関係特性図が得られ
る。
【0025】このため、ステップP3でグラフ化処理さ
れた論理シミュレーション用データDLS,例えば、複数
のシミュレーションポイントに対して、図1(C)に示
すような論理セル11の動作検証要素Tと論理シミュレ
ーション用素子CLとの関係グラフデータ〔Tij,CLi
j 〕をセルライブラリ12に格納処理をすることが可能
となる。
【0026】これにより、動作検証要素T対論理シミュ
レーション用素子CLの関係特性を従来例のような1本
の折れ線グラフで表現することが無くなり、それを複数
の関係特性グラフにより表現することにより、一層正確
に論理セル11の動作検証要素Tを表現することが可能
となる。また、負荷依存係数Kを直接,動作検証要素T
に含めた論理シミュレーション用データDLSを作成する
ことが可能となる。
【0027】また、本発明のデータ作成方法によれば、
図1(A)の処理フローチャートのステップP3Aで、セ
ルライブラリ12に格納する論理シミュレーション用デ
ータDLSの圧縮処理をしている。例えば、図1(B)に
示すように、論理セル11の動作検証要素T対論理シミ
ュレーション用素子CLの関係特性から論理セル11の
固有の動作検証要素を差し引いて論理シミュレーション
用データDLSを圧縮し、それをグラフ化処理する。
【0028】このため、論理シミュレーション用素子C
Lや入力スルーレート値SLEW1,SLEW2,SLEW3…の条
件を振って、すなわちこれらの条件を種々変化させて各
論理セル11毎、各トランジスタパス毎に得られる回路
シミュレーション結果を論理セル11の共通部分と該論
理セル11の固有の動作検証要素部分とに分割すること
ができる。例えば、複数のスルーレート値SLEW1,SLE
W2,SLEW3…に対する動作検証要素Tから動作検証要素
Tの切片(動作検証要素T対論理シミュレーション用素
子CLの関係特性が動作検証要素T軸を横切る点:その
論理セルの固有の動作検証要素)を差し引き、複数の条
件の異なる論理セル11の動作検証要素T対論理シミュ
レーション用素子CLの関係特性を共通化するために各
シミュレーションポイント毎の負荷容量CLij,動作検
証要素Tijを記述した部分と、各論理セル11の固有の
記述部分として、論理セル11の名称、複数のスルーレ
ート値SLEW1,SLEW2,SLEW3…に対する固有の動作検
証要素Tの切片の値やグラフ選択を容易にするためのグ
ラフパート名を記述する部分とに分割することができ
る。
【0029】これにより、回路シミュレーション結果を
そのままセルライブラリ12に格納する方法に比べて、
セルライブラリ12のメモリ容量の低減を図ることが可
能となる。さらに、図2(A)の処理フローチャートに
示すように、ステップP2で半導体集積回路13の論理
シミュレーション処理を行う際に、本発明のデータ作成
方法に基づいて得られた論理シミュレーション用データ
DLSが用いられる。
【0030】このため、半導体集積回路装置の高集積
化,高密度化の要求に伴い新規な半導体集積回路を超微
細・高密度に設計をする場合であっても、回路シミュレ
ーション処理に基づいて得られた論理セル11の動作検
証要素T対論理シミュレーション用素子CLの関係特性
グラフに基づく、論理シミュレーション用データDLSを
直接用いることにより、ステップP3で論理シミュレー
ション用データDLSに基づいて半導体集積回路13の動
作検証処理を正確に行うことが可能となる。
【0031】これにより、論理シミュレーション素子C
Lによる次段論理セルに与えるスルーレート値SLEW1,
SLEW2,SLEW3…の影響を正確に論理シミュレーション
することができ、精度良い半導体集積回路13を設計す
ることが可能となる。また、論理シミュレータでは、図
2(B)に示すように、記憶手段14、動作検証手段1
5及び制御手段16が具備され、本発明のデータ作成方
法に基づいて得られた論理シミュレーション用データD
LSが記憶手段に格納される。
【0032】例えば、記憶手段14から制御手段16を
介して論理シミュレーション用データDLSが読み出され
ると、該論理シミュレーション用データDLSに基づいて
半導体集積回路13が動作検証手段15により動作検証
される。このため、回路シミュレーション処理に基づい
て得られた論理シミュレーション用データDLSを新規開
発に伴う半導体集積回路13の動作検証要素T対論理シ
ミュレーション用素子CLの関係特性の基準データとし
て利用することができる。
【0033】これにより、論理シミュレーション用デー
タDLSを直接論理シミュレータに用いることにより、多
種多様化する半導体集積回路13の精度良い論理シミュ
レーションを行うことが可能となり、当該論理シミュレ
ータの性能及び信頼性の向上に寄与するところが大き
い。
【0034】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明する。 (1)第1の実施例(参考例)の説明 図3は本発明の第1の実施例(参考例)に係る論理シミ
ュレーション用のデータ作成方法の説明図であり、図3
(A)は回路シミュレーションモデルである。また、図
3(B)は第1の実施例に係る論理シミュレーション用
のデータ作成フローチャートであり、図4は第1の実施
例に係る論理シミュレータのセルライブラリ構造をそれ
ぞれ示している。
【0035】例えば、図3(A)に示すような回路シミ
ュレーションモデルを使用して論理シミュレーション用
データDLSを作成する場合、図3(B)において、ま
ず、ステップP1で、論理セル11の入力スルーレート
や負荷容量CLを可変して回路シミュレーション処理を
する。ここで、図3(A)において、回路シミュレーシ
ョンモデルは論理セル11と負荷容量CLから成り、該
論理セル11の出力部OUTに負荷容量CLが接続され
る。また、論理セル11の入力部INに入力スルーレー
トTsin1,Tsin2,Tsin3の信号を供給し、該スルーレ
ート値SLEW1,SLEW2,SLEW3に対して負荷容量CLを
可変した場合の遅延時間が回路シミュレーションされ
る。
【0036】次に、ステップP2で回路シミュレーショ
ン処理に基づいて得られる論理セル11の遅延時間Tga
te対負荷容量CLの複数の関係特性のグラフ化処理をす
る。ここで、論理セル11の遅延時間Tgateは負荷容量
CLの値,スルーレート値SLEW1,SLEW2,SLEW3によ
り異なるため、それらの条件を振って回路シミュレーシ
ョンを行うと図4(A)に示すような関係特性グラフ
(以下ピース・ワイズのグラフともいう)が得られる。
図4(A)において、縦軸は遅延時間Tgateであり、横
軸は負荷容量CLをそれぞれ示している。また、入力ス
ルーレートTsinはスルーレート値SLEW1,SLEW2,SL
EW3を示し、黒丸印はシミュレーションポイントをそれ
ぞれ示している。
【0037】その後、ステップP3でグラフ化処理され
た論理シミュレーション用データDLS1をセルライブラ
リ12に格納処理をする。この際に、論理セル11の遅
延時間Tgate対負荷容量CLを本発明のグラフ形式のセ
ルライブラリ構造に当てはめると、ピース・ワイズのグ
ラフから複数のシミュレーションポイントに対する論理
セル11の遅延時間Tgateijと負荷容量CLとの関係グ
ラフデータ〔Tij,CLij 〕が図4(B)に示すような
論理シミュレーション用データDLS1として作成され
る。
【0038】図4(B)において、セルライブラリ12
のデータ内容は、スルーレート値SLEW1,SLEW2,SLE
W3に対して各ミュレーションポイント毎の負荷容量CL
ij,遅延時間Tgateijを抽出する。例えば、スルーレー
ト値SLEW1について、〔CL11,Tgate11〕,〔CL1
2,Tgate12〕,〔CL13,Tgate13〕…,スルーレー
ト値SLEW2について、〔CL21,Tgate21〕,〔CL2
2,Tgate22〕,〔CL23,Tgate23〕…及びスルーレ
ート値SLEW3について、〔CL31,Tgate31〕,〔CL
32,Tgate32〕,〔CL33,Tgate33〕…が記述され
る。
【0039】また、そこにグラフの固有名称,入力スル
ーレート値SLEW1,SLEW2,SLEW3…の値,負荷容量C
L,論理セル11の遅延時間Tgate等が記述される。な
お、ピース・ワイズのグラフは論理セル11のアップ/
ダウン動作,パス毎に存在し、該グラフの名称を変える
ことによりいくつでも増やすことができる。この方式は
論理セル11の遅延時間だけでなく、あらゆる非線形デ
ータをライブラリ化することが可能であり、各ミュレー
ションポイント間のデータは補完によって算出すること
が可能である。このため、論理シミュレーション用デー
タDLS1の精度を満足するように、シミュレーションポ
イントを振ってライブラリ化しておけば良い。
【0040】このようにして、本発明の第1の実施例に
係る論理シミュレーション用のデータ作成方法によれ
ば、図3(B)の処理フローチャートに示すように、ス
テップP2で、論理セル11の入出力スルーレートや負
荷容量CLを可変して得られる回路シミュレーション処
理に基づいて論理セル11の遅延時間Tgate対負荷容量
CLのピース・ワイズのグラフ化処理している。
【0041】このため、図4(A)に示すようにスルー
レート値SLEW1,SLEW2,SLEW3が非線形的に変化する
領域Aと直線的に変化する領域Bとが存在するような遅
延時間Tgate対論理シミュレーション素子CLのピース
・ワイズのグラフを得ることが可能となる。このことか
ら、ステップP3でグラフ化処理された論理シミュレー
ション用データDLS1を,例えば、複数のシミュレーシ
ョンポイントに対して、図4(B)に示すような論理セ
ル11の遅延時間Tgateと負荷容量CLとの関係グラフ
データ〔Tij,CLij 〕として、セルライブラリ12に
格納処理をすることが可能となる。
【0042】これにより、遅延時間Tgate対負荷容量C
Lの関係特性を従来例のような1本の折れ線グラフで表
現することが無くなり、それを複数のピース・ワイズの
グラフにより表現することにより、一層正確に論理セル
11の遅延時間Tgateを表現することが可能となる。ま
た、従来例のような負荷依存係数Kを直接,遅延時間T
gateに含めた論理シミュレーション用データDLS1を作
成することが可能となる。
【0043】次に、当該論理シミュレーション用データ
DLS1を用いる論理シミュレータの構成及びその動作に
ついて説明をする。図5(A)は、本発明の各実施例に
係る論理シミュレータの構成図であり、図5(B)は、
本発明の各実施例に係る論理シミュレーション方法の処
理フローチャートをそれぞれ示している。
【0044】例えば、論理シミュレーション用データD
LS1を用いる論理シミュレータは、図5(A)におい
て、メモリディスク装置24,動作検証エディタ25,
中央演算処理装置(以下CPUという)26,キーボー
ド27及びディスプレイ28から成る。すなわち、メモ
リディスク装置24は記憶手段14の一例であり、新規
な半導体集積回路(以下被設計LSI23という)13
の動作検証をする論理シミュレーション用データDLS1
を格納するものである。例えば、メモリディスク装置2
4には、磁気ディスク装置や半導体メモリディスク装置
を用いる。また、メモリディスク装置24には、第1の
実施例に係るデータ作成方法に基づいて得られた論理セ
ル11の遅延時間Tgate対負荷容量CLの関係特性をグ
ラフ化処理した論理シミュレーション用データDLS1が
格納される。
【0045】動作検証エディタ25は動作検証手段15
の一例であり、論理シミュレーション用データDLS1に
基づいて被設計LSI23の動作検証をするものであ
る。例えば、動作検証エディタ25は複数の論理セルを
組み合わせた被設計LSI23において、予め指定した
論理セルの入出力間の遅延時間を論理シミュレーション
用データDLS1に基づいて計算する。
【0046】CPU26は制御手段16の一例であり、
メモリディスク装置24,動作検証エディタ25,キー
ボード27及びディスプレイ28の入出力を制御するも
のである。例えば、CPU26はメモリディスク装置2
4から論理シミュレーション用データDLS1の読出し制
御をする。キーボード27はCPU26の補助機器であ
り、制御文や各種外部データを入力するものであり、デ
ィスプレイ28は被設計LSI23の回路図や論理シミ
ュレーション用データDLS1の内容を表示するものであ
る。
【0047】このようにして、本発明の各実施例に係る
論理シミュレータによれば、図5(A)に示すように、
メモリディスク装置24,動作検証エディタ25,CP
U26,キーボード27及びディスプレイ28が具備さ
れ、本発明の第1のデータ作成方法に基づいて得られた
論理シミュレーション用データDLS1がメモリディスク
装置24に格納される。
【0048】このため、ユーザがキーボード27を介し
て制御文等の外部データを入力すると、メモリディスク
装置24からCPU26を介して論理シミュレーション
用データDLS1が読み出され、該論理シミュレーション
用データDLS1に基づいて被設計LSI23が動作検証
エディタ25により動作検証される。このことで、回路
シミュレーション処理に基づいて得られた論理シミュレ
ーション用データDLS1を新規開発に伴う被設計LSI
23の遅延時間Tgate対負荷容量CLの関係特性の基準
データとして利用することができる。
【0049】これにより、論理シミュレーション用デー
タDLS1を直接論理シミュレータに用いることにより、
多種多様化する被設計LSI23の精度良い論理シミュ
レーションを行うことが可能となり、当該論理シミュレ
ータの性能及び信頼性の向上に寄与するところが大き
い。次に、本発明の各実施例に係る論理シミュレーショ
ン方法について図5(B)の処理フローチャートに沿っ
て当該装置の動作を補足しながら説明をする。
【0050】例えば、図5(A)の破線円内図に示した
被設計LSI23の動作検証をする場合、図5(B)に
おいて、まず、ステップP1で被設計LSI23の設計
処理をする。この際に、ユーザは、所定設計条件に基づ
いて論理セル11を組み合わせて新規な被設計LSI2
3を設計する。次に、ステップP2で被設計LSI23
の設計処理に基づいて論理シミュレーション処理をす
る。この際に、例えば、本発明の第1の実施例に係る論
理シミュレーション用のデータ作成方法に基づいて得ら
れたセルライブラリ(論理シミュレーション用データD
LS1)12をそのままを用いる。具体的には、CPU2
6を介してメモリディスク装置24から動作検証エディ
タ25に論理シミュレーション用データDLS1が転送制
御される。ここで、メモリディスク装置24から第1の
実施例に係るデータ作成方法に基づいて得られた論理セ
ル11の遅延時間Tgate対負荷容量CLの関係特性をグ
ラフ化処理した論理シミュレーション用データDLS1が
読み出される。
【0051】また、ディスプレイ28に被設計LSI2
3の回路図や論理シミュレーション用データDLS1の内
容が表示され、動作検証エディタ25により論理シミュ
レーション用データDLS1に基づいて被設計LSI23
が動作検証される。例えば、複数の論理セルを組み合わ
せた被設計LSI23において、予め指定した論理セル
の入出力間の遅延時間が論理シミュレーション用データ
DLS1に基づいて動作検証エディタ25により計算され
る。なお、論理シミュレーションのディレイ計算部分で
負荷容量CLや入力スルーレート値SLEW1,SLEW2,S
LEW3がセルライブラリ12に記述されている値の中間点
に相当する場合には、その中間点の遅延時間を補完によ
って算出する。
【0052】次いで、ステップP3で被設計LSI23
の論理シミュレーション処理に基づいて動作検証処理を
する。ここで、ユーザはキーボード27を介して被設計
LSI23の論理セル11の入力ネットや出力ネットの
指定をし、その動作検証をする。このようにして、本発
明の各実施例に係る論理シミュレーション方法によれ
ば、図5(B)の処理フローチャートに示すように、ス
テップP2で被設計LSI23の論理シミュレーション
処理を行う際に、本発明の第1のデータ作成方法に基づ
いて得られた論理シミュレーション用データDLS1が用
いられる。
【0053】このため、半導体集積回路装置の高集積
化,高密度化の要求に伴い新規な半導体集積回路を超微
細・高密度に設計をする場合であっても、回路シミュレ
ーション処理に基づいて得られた論理セル11の遅延時
間Tgate対負荷容量CLのピース・ワイズのグラフに基
づく、論理シミュレーション用データDLS1を直接用い
ることにより、ステップP3で論理シミュレーション用
データDLS1に基づいて被設計LSI23の動作検証処
理を正確に行うことが可能となる。
【0054】これにより、論理シミュレーション素子C
Lによる次段論理セルに与えるスルーレート値SLEW1,
SLEW2,SLEW3の影響を正確に論理シミュレーションす
ることができ、精度良い半導体集積回路を設計すること
が可能となる。 (2)第2の実施例の説明 図6は、本発明の第2の実施例に係る論理シミュレーシ
ョン用のデータ作成フローチャートであり、図7は、そ
の論理シミュレータのセルライブラリ構造の説明図であ
る。また、図8はそのセルライブラリ構造のデータ内容
図をそれぞれ示している。
【0055】なお、第1の実施例と異なるのは第2の実
施例では、セルライブラリ12に格納する論理シミュレ
ーション用データDLSが圧縮処理されるものである。す
なわち、図6において、まず、ステップP1で、論理セ
ル11の入(出)力スルーレートや負荷容量CLを可変
して回路シミュレーション処理をする。ここでは、第1
の実施例と同様に、図3(A)に示すような回路シミュ
レーションモデルの入力部INに入力スルーレートTsi
n1,Tsin2,Tsin3の信号を供給し、該スルーレート値
SLEW1,SLEW2,SLEW3に対して負荷容量CLを可変し
た場合の遅延時間が回路シミュレーションされる。
【0056】次に、ステップP2で回路シミュレーショ
ン処理に基づいて得られる論理セル11の負荷による遅
延時間の増加分Tout 対負荷容量CLの複数の関係特性
のグラフ化処理をする。ここで、第1の実施例では、論
理セル11の遅延時間Tgateが受ける負荷容量CL,入
力スルーレート値SLEW1,SLEW2,SLEW3の影響をもっ
とも忠実に再現するため、回路シミュレーションの結果
をそのままセルライブラリ12に持たせていた。しか
し、第1の実施例のように負荷容量CLや入力スルーレ
ート値SLEW1,SLEW2,SLEW3の条件を振って各セル
毎,各パス毎のシミュレーション結果をそのままセルラ
イブラリ12に格納すると、該セルライブラリ12のメ
モリ容量が増大をする。これにより、数百種類もの論理
セル11を有するカスタムLSIでは、セルライブラリ
12のメモリ容量が多く必要となる。
【0057】そこで、第2の実施例では、ステップP3
でセルライブラリ12に格納する論理シミュレーション
用データDLSの圧縮処理をする。この際に、論理セル1
1の負荷による遅延時間の増加分Tout 対負荷容量CL
の関係特性から論理セル11の固有の負荷による遅延時
間の増加分Tout を差し引いたグラフ化処理をする。な
お、図3(A)に示したような回路シミュレーションモ
デルの論理セル11の遅延時間Tgateは(1)式の変形
である(3)式の時間方程式,すなわち、 Tgate=T0+Tout …(3) で示される。ここで、Tgateは論理セルの負荷による遅
延時間の増加分である。T0は無負荷時のセルの遅延時
間であり、各セル,各パス毎に異なる。Tout は負荷に
よる増加分であり、セルの構成や出力段のトランジスタ
形状によってある程度決まる要素である。具体的には、
論理セル11の負荷による遅延時間の増加分Tout は負
荷容量CLの値,スルーレート値SLEW1,SLEW2,SLE
W3と異なるため、それらの条件を振って回路シミュレー
ションを行う。
【0058】これを図7(A)に示すように論理セル1
1の負荷による遅延時間の増加分Tout 対負荷容量CL
を本発明のグラフ形式のセルライブラリ構造に当てはめ
ると、ピース・ワイズのグラフから複数のシミュレーシ
ョンポイントに対する論理セル11の負荷による遅延時
間の増加分Tout と負荷容量CLとの関係グラフデータ
〔Tij,CLij 〕が論理シミュレーション用データDLS
22として作成される。
【0059】図7(A)において、縦軸は負荷による遅
延時間の増加分Tout であり、横軸は負荷容量CLをそ
れぞれ示している。また、入力スルーレートTsin はス
ルーレート値SLEW1,SLEW2,SLEW3を示し、黒丸印は
シミュレーションポイントをそれぞれ示している。すな
わち、本発明の第2の実施例では論理セル11の論理シ
ミュレーション用データDLS2 に係わり固有部分と、共
有化できる部分とに分けるため、図7(A)に示すよう
に、スルーレート値SLEW1,SLEW2,SLEW3の場合のY
切片(TO1,TO2,TO3…)を差し引いたピースワイズ
のグラフに変形をする。ここで、Y切片とは、負荷によ
る遅延時間の増加分Tout 対負荷容量CLの関係特性が
Tout 軸を横切る点をいうものとする。また、図7
(A)において、セルライブラリ12のデータ内容は、
スルーレート値SLEW1,SLEW2,SLEW3に対して各ミュ
レーションポイント毎の負荷容量CLij,負荷による遅
延時間の増加分Toutij を抽出する。
【0060】このグラフデータをセルライブラリにした
例を図7(B)に示している。図7(B)において、例
えば、スルーレート値SLEW1について、〔CL11,
0〕,〔CL12,Tout11 〕,〔CL13,Tout12 〕
…,スルーレート値SLEW2について、〔CL21,0〕,
〔CL22,Tout21 〕,〔CL23,Tout22 〕…及びス
ルーレート値SLEW3について、〔CL31,0〕,〔CL
32,Tout31 〕,〔CL33,Tout32 〕…が記述され
る。
【0061】また、そこに入力スルーレート値SLEW1,
SLEW2,SLEW3…,負荷容量CL,論理セル11の負荷
の遅延時間Touteの増加分が記述され、このようなセル
ライブラリ構造とすることにより、セルの種類別,ある
いは、各ポイント比較のソフトウエア等で、グラフデー
タを圧縮することができる。その後、図6の処理フロー
チャートのステップP4で圧縮処理された論理シミュレ
ーション用データDLS22をセルライブラリ12に格納処
理をする。この際に、データ圧縮後には、セル毎のグラ
フデータは存在しないため、グラフに名称を付け、各セ
ルがどのグラフを参照しなくてはならないかをパラメー
タとしてセルライブラリ12に記述して置く必要があ
る。
【0062】図8は当該ライブラリ構造の論理シミュレ
ーション用データDLS22の内容を示している。図8にお
いて、セルライブラリのデータ内容は、ピースワイズの
グラフデータパート部分とセル固有の記述部分から成
り、該パート部分にはスルーレート値SLEW1,SLEW2,
SLEW3…に対してY切片(TO1,TO2,TO3…)を差し
引いた共有化する各ミュレーションポイント毎の負荷容
量CLij,負荷による遅延時間の増加分Toutij を記述
する。
【0063】また、セル固有の記述部分には、例えば、
スルーレート値SLEW1,SLEW2,SLEW3…に対する固有
のY切片値として、TO1=0000,TO2=1111,TO3=33
33…及びグラフ選択を容易にするためグラフパート名を
記述する。同様に、セルの名称B,スルーレート値SLE
W1,SLEW2,SLEW3…に対する固有のY切片(TO1,T
O2,TO3…)及びグラフパート名を記述する。
【0064】このようにして、本発明の第2の実施例に
係る論理シミュレーション用のデータ作成方法によれ
ば、図6の処理フローチャートのステップP3で、セル
ライブラリ12に格納する論理シミュレーション用デー
タDLS2の圧縮処理をしている。例えば、図7(A)に
示すように、論理セル11の負荷による遅延時間の増加
分Tout 対負荷容量CLの関係特性から論理セル11の
固有の負荷による遅延時間の増加分Tout を差し引いて
論理シミュレーション用データDLS2を圧縮し、それを
グラフ化処理している。
【0065】このため、負荷容量CLや入力スルーレー
ト値SLEW1,SLEW2,SLEW3…の条件を振って各論理セ
ル11毎,各トランジスタパス毎に得られる回路シミュ
レーション結果を論理セル11の共通部分と該論理セル
11の固有の負荷による遅延時間の増加分Tout の要素
部分とに分割することができる。例えば、複数のスルー
レート値SLEW1,SLEW2,SLEW3…に対する負荷による
遅延時間の増加分Tout から負荷による遅延時間の増加
分Tout の切片を差し引き、複数の条件の異なる論理セ
ル11の負荷による遅延時間の増加分Tout 対負荷容量
CLの関係特性を共通化するために各ミュレーションポ
イント毎の負荷容量CLij,負荷による遅延時間の増加
分Toutij を記述した部分と、各論理セル11の固有の
記述部分として、論理セル11の名称,複数のスルーレ
ート値SLEW1,SLEW2,SLEW3…に対する固有の負荷に
よる遅延時間の増加分Toutij の切片値やグラフ選択を
容易にするためのグラフパート名を記述する部分とに分
割することができる。
【0066】これにより、回路シミュレーション結果を
そのままセルライブラリ12に格納する第1のデータ作
成方法に比べてセルライブラリ12のメモリ容量の低減
化を図ることが可能となる。なお、図9,10は本発明の
第2の実施例に係る入力スルーレートを考慮した論理シ
ミュレーション用のセルライブラリ構造の説明図(その
1,2)をそれぞれ示している。
【0067】例えば、図9に示されるような回路シミュ
レーションモデルの入力スルーレート値SLEWI1,SLE
WI2,SLEWI3を考慮した論理シミュレーションを行う
場合には、当該論理セル11に入力されるスルーレート
値SLEWI1,SLEWI2,SLEWI3を算出する必要があ
り、その出力スルーレート値SLEWO1,SLEWO2,SLE
WO3の負荷依存性をシミュレーションすることで可能と
なる。
【0068】なお、このパラメータ(出力スルーレート
TSO)も論理セル11の負荷の遅延時間の増加分Tout
対負荷容量CLと同様に圧縮することができる。すなわ
ち、論理セル11の出力スルーレート値SLEWO1,SLE
WO2,SLEWO3は出力容量と入力スルーレート値SLEW
I1,SLEWI2,SLEWI3によって変化する。そこで、図
9(A)のような回路モデルで回路シミュレーションを
行い、出力スルーレート値SLEWO1,SLEWO2,SLEW
O3の負荷依存性を各スルーレート値SLEWI1,SLEW
I2,SLEWI3に対して取得する。これにより、負荷に
よる遅延時間の増加分の負荷依存性と同様に出力スルー
レートTSOを取得することが可能となる。
【0069】そのシミュレーション結果を図9(B)に
示す。図9(B)において、縦軸は出力スルーレートT
SOであり、横軸は負荷容量CLをそれぞれ示している。
また、入力スルーレートTsin はスルーレート値SLEW
1,SLEW2,SLEW3を示し、黒丸印はシミュレーション
ポイントをそれぞれ示している。この結果を本発明のグ
ラフ形式のセルライブラリ構造に当てはめるために、論
理セル11の固有の部分と共有化できる部分を分ける。
例えば、各スルーレート値SLEW1,SLEW2,SLEW3の場
合、出力スルーレートTSOから当該出力スルーレートT
SOの切片の値(TS01 ,TS02 ,TS03 …)を差し引い
た形に変形する。
【0070】その結果を図10(A)に示す。ここで、縦
軸は負荷による出力スルーレートの増加分Tout であ
り、横軸は負荷容量CLをそれぞれ示している。また、
入力スルーレートTsin はスルーレート値SLEW1,SLE
W2,SLEW3を示し、黒丸印はシミュレーションポイント
をそれぞれ示している。この結果を本発明のグラフ形式
のライブラリ構造に当てはめると、図10(B)のように
なる。図10(B)において、セルライブラリ12の論理
シミュレーション用データDLS23の内容は、ピースワイ
ズのグラフデータパート部分とセル固有の記述部分から
成り、該パート部分にはスルーレート値SLEW1,SLEW
2,SLEW3に対して共有化する各ミュレーションポイン
ト毎の負荷容量CLij,負荷による出力スルーレートの
増加分Toutij を記述する。
【0071】例えば、図10(B)において、スルーレー
ト値SLEW1について、〔CL11,0〕,〔CL12,Tou
t11 〕,〔CL13,Tout12 〕…,スルーレート値SLE
W2について、〔CL21,0〕,〔CL22,Tout21 〕,
〔CL23,Tout22 〕…及びスルーレート値SLEW3につ
いて、〔CL31,0〕,〔CL32,Tout31 〕,〔CL
33,Tout32 〕…が記述される。
【0072】また、セル固有の記述部分には、例えば、
入力スルーレート値SLEW1,SLEW2,SLEW3等を記述
し、負荷容量CL及び負荷による出力スルーレートの増
加分Tout を記述する。なお、スルーレート値SLEW1,
SLEW2,SLEW3…に対する固有のY切片の値として、T
O1,TO2,TO3…を記述する。このようにデータ処理を
することにより、論理セル11の負荷による遅延時間の
増加分のデータ圧縮の場合と同様に、論理シミュレーシ
ョン用データDLS23の圧縮を行うことが可能となる。
【0073】これにより、回路シミュレーション結果を
そのままセルライブラリ12に格納する第1のデータ作
成方法に比べて、論理セル11の負荷による遅延時間の
増加分のデータ圧縮の場合と同様に、セルライブラリ1
2のメモリ容量の低減化を図ることが可能となる。
【0074】
【発明の効果】以上説明したように、本発明の論理シミ
ュレーション用のデータ作成方法によれば、論理セルの
入出力スルーレートや論理シミュレーション用素子を可
変して得られる回路シミュレーション処理に基づいて論
理セルの動作検証要素T対論理シミュレーション用素子
の関係特性を複数グラフ化処理している。
【0075】このため、複数のシミュレーションポイン
トに対して、論理セルの動作検証要素と論理シミュレー
ション用素子との関係グラフデータを論理シミュレーシ
ョン用データとしてセルライブラリに格納処理をするこ
とが可能となる。このことで、動作検証要素対論理シミ
ュレーション用素子の関係特性を従来例のような1本の
折れ線グラフで表現することが無くなり、それを複数の
関係特性グラフにより表現することにより、一層正確に
論理セルの動作検証要素を表現することが可能となる。
また、負荷依存係数を直接,動作検証要素に含めた論理
シミュレーション用データを作成することが可能とな
る。
【0076】更に、本発明のデータ作成方法によれば、
セルライブラリに格納する論理シミュレーション用デー
タの圧縮処理をしている。このため、論理シミュレーシ
ョン用素子や入力スルーレート値の条件を振って各論理
セル毎、各トランジスタパス毎に得られる回路シミュレ
ーション結果を論理セルの共通部分と該論理セルの固有
の動作検証要素部分とに分割することができる。このこ
とから、回路シミュレーション結果をそのままセルライ
ブラリに格納する方法に比べてセルライブラリのメモリ
容量の低減化を図ることが可能となる。
【0077】また、半導体集積回路の論理シミュレーシ
ョン処理を行う際に、本発明のデータ作成方法に基づい
て得られた論理シミュレーション用データが用いられ
る。このため、半導体集積回路装置の高集積化,高密度
化の要求に伴い新規な半導体集積回路を超微細・高密度
に設計する場合であっても、回路シミュレーション処理
に基づいて得られた論理シミュレーション用データを用
いることにより、半導体集積回路の動作検証処理を正確
に行うことが可能となる。このことから、論理シミュレ
ーション素子による次段論理セルに与えるスルーレート
値の影響を正確に論理シミュレーションすることがで
き、精度良い半導体集積回路を設計することが可能とな
る。
【0078】
【0079】これにより、多種多様化する半導体集積回
路の精度良い論理シミュレーションを行うことが可能と
なり、当該論理シミュレータの性能及び信頼性の向上に
寄与するところが大きい。
【図面の簡単な説明】
【図1】本発明に係る論理シミュレーション用のデータ
作成方法の原理図である。
【図2】本発明に係る論理シミュレーション方法及び論
理シミュレータの原理図である。
【図3】本発明の第1の実施例に係る論理シミュレーシ
ョン用のデータ作成方法の説明図である。
【図4】本発明の第1の実施例に係る論理シミュレータ
のセルライブラリ構造の説明図である。
【図5】本発明の第1の実施例に係る論理シミュレータ
及び論理シミュレーション方法の説明図である。
【図6】本発明の第2の実施例に係る論理シミュレーシ
ョン用のデータ作成フローチャートである。
【図7】本発明の第2の実施例に係る論理シミュレータ
のセルライブラリ構造の説明図である。
【図8】本発明の第2の実施例に係るセルライブラリ構
造のデータ内容図である。
【図9】本発明の第2の実施例に係る入力スルーレート
を考慮した論理シミュレーション用のセルライブラリ構
造の説明図(その1)である。
【図10】本発明の第2の実施例に係る入力スルーレート
を考慮した論理シミュレーション用のセルライブラリ構
造の説明図(その2)である。
【図11】従来例に係る論理シミュレータのセルライブラ
リ構造の説明図である。
【図12】従来例に係る問題点を説明する信号波形図及び
Tgate対CL特性図である。
【符号の説明】
11…論理セル、 12…セルライブラリ、 13…半導体集積回路、 14…記憶手段、 15…動作検証手段、 16…制御手段、 DLS…論理シミュレーション用データ、 T…動作検証要素、 CL…論理シミュレーション用素子、 〔Tij,CLij 〕…関係グラフデータ、 SLEW1,SLEW2,SLEW3…スルーレート。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−237143(JP,A) 特開 平1−271869(JP,A) 特開 昭61−265622(JP,A) 豊田徹、外3名、”VLSI遅延ライ ブラリ作成支援システム”、情報処理学 会研究報告(98−DA−58−9)、情報 処理学会、1991年、Vol.91、No. 58、p.9.1〜9.8 (58)調査した分野(Int.Cl.6,DB名) G06F 17/50 JICSTファイル(JOIS)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 少なくとも、論理セルと論理シミュレー
    ション用素子とを使用して、該論理セルの入出力スルー
    レートと該論理シミュレーション用素子との少なくとも
    一方を可変にして回路シミュレーション処理を行い、 前記回路シミュレーション処理に基づいて得られる前記
    論理セルの動作検証要素と前記論理シミュレーション素
    子との関係を示す関係特性を求めて論理シミュレーショ
    ン用データを作成し、 前記論理シミュレーション用データを圧縮処理してセル
    ライブラリに格納する論理シミュレーション用データの
    作成方法において、 前記関係特性から前記論理セルの固有の動作検証要素を
    差し引いて前記論理シミュレーション用データの圧縮処
    理を行うことを特徴とする論理シミュレーション用のデ
    ータ作成方法。
JP5059069A1993-03-181993-03-18論理シミュレーション用のデータ作成方法Expired - LifetimeJP2948437B2 (ja)

Priority Applications (3)

Application NumberPriority DateFiling DateTitle
JP5059069AJP2948437B2 (ja)1993-03-181993-03-18論理シミュレーション用のデータ作成方法
KR1019940005072AKR970008026B1 (ko)1993-03-181994-03-15논리 계산용 데이타 발생 방법, 논리 계산 방법 및 논리 계산기
US08/552,150US5852445A (en)1993-03-181995-11-02Method of verifying integrated circuit operation by comparing stored data structures corresponding to integrated circuit logic cells

Applications Claiming Priority (1)

Application NumberPriority DateFiling DateTitle
JP5059069AJP2948437B2 (ja)1993-03-181993-03-18論理シミュレーション用のデータ作成方法

Publications (2)

Publication NumberPublication Date
JPH06274565A JPH06274565A (ja)1994-09-30
JP2948437B2true JP2948437B2 (ja)1999-09-13

Family

ID=13102700

Family Applications (1)

Application NumberTitlePriority DateFiling Date
JP5059069AExpired - LifetimeJP2948437B2 (ja)1993-03-181993-03-18論理シミュレーション用のデータ作成方法

Country Status (3)

CountryLink
US (1)US5852445A (ja)
JP (1)JP2948437B2 (ja)
KR (1)KR970008026B1 (ja)

Families Citing this family (302)

* Cited by examiner, † Cited by third party
Publication numberPriority datePublication dateAssigneeTitle
JP3964483B2 (ja)*1996-09-272007-08-22大日本印刷株式会社集積回路の論理シミュレーション方法
US6304998B1 (en)*1997-03-272001-10-16Fujitsu LimitedMethod of manufacturing integrated circuit device
JP3125870B2 (ja)*1998-07-062001-01-22日本電気株式会社遅延計算方法及び遅延値計算プログラムを記録した記録媒体
JP3821612B2 (ja)*1999-07-092006-09-13松下電器産業株式会社不要輻射解析方法
JP3329323B2 (ja)*1999-12-222002-09-30日本電気株式会社波形なまり検証方法及び波形なまり検証装置
US6975921B2 (en)*2001-11-092005-12-13Asm International NvGraphical representation of a wafer processing process
JP2005242697A (ja)*2004-02-262005-09-08Nec Electronics Corp遅延時間検証方法
US7403884B2 (en)*2004-06-082008-07-22International Business Machines CorporationTransient simulation using adaptive piecewise constant model
KR100688525B1 (ko)*2005-01-262007-03-02삼성전자주식회사이벤트 구동 스위치 레벨 시뮬레이션 방법 및 시뮬레이터
US9394608B2 (en)2009-04-062016-07-19Asm America, Inc.Semiconductor processing reactor and components thereof
JP5499635B2 (ja)*2009-10-292014-05-21日本電気株式会社多相クロック発生回路
US20130023129A1 (en)2011-07-202013-01-24Asm America, Inc.Pressure transmitter for a semiconductor processing environment
US10714315B2 (en)2012-10-122020-07-14Asm Ip Holdings B.V.Semiconductor reaction chamber showerhead
US20160376700A1 (en)2013-02-012016-12-29Asm Ip Holding B.V.System for treatment of deposition reactor
US8997031B2 (en)2013-03-132015-03-31Taiwan Semiconductor Manufacturing Company, Ltd.Timing delay characterization method, memory compiler and computer program product
US11015245B2 (en)2014-03-192021-05-25Asm Ip Holding B.V.Gas-phase reactor and system having exhaust plenum and components thereof
US10858737B2 (en)2014-07-282020-12-08Asm Ip Holding B.V.Showerhead assembly and components thereof
US10941490B2 (en)2014-10-072021-03-09Asm Ip Holding B.V.Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en)2015-03-122019-04-30Asm Ip Holding B.V.Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en)2015-06-262019-10-29Asm Ip Holding B.V.Structures including metal carbide material, devices including the structures, and methods of forming same
US10211308B2 (en)2015-10-212019-02-19Asm Ip Holding B.V.NbMC layers
US11139308B2 (en)2015-12-292021-10-05Asm Ip Holding B.V.Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en)2016-02-192020-01-07Asm Ip Holding B.V.Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10343920B2 (en)2016-03-182019-07-09Asm Ip Holding B.V.Aligned carbon nanotubes
US10190213B2 (en)2016-04-212019-01-29Asm Ip Holding B.V.Deposition of metal borides
US10367080B2 (en)2016-05-022019-07-30Asm Ip Holding B.V.Method of forming a germanium oxynitride film
US11453943B2 (en)2016-05-252022-09-27Asm Ip Holding B.V.Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10612137B2 (en)2016-07-082020-04-07Asm Ip Holdings B.V.Organic reactants for atomic layer deposition
US9859151B1 (en)2016-07-082018-01-02Asm Ip Holding B.V.Selective film deposition method to form air gaps
US9812320B1 (en)2016-07-282017-11-07Asm Ip Holding B.V.Method and apparatus for filling a gap
KR102532607B1 (ko)2016-07-282023-05-15에이에스엠 아이피 홀딩 비.브이.기판 가공 장치 및 그 동작 방법
US9887082B1 (en)2016-07-282018-02-06Asm Ip Holding B.V.Method and apparatus for filling a gap
US10643826B2 (en)2016-10-262020-05-05Asm Ip Holdings B.V.Methods for thermally calibrating reaction chambers
US11532757B2 (en)2016-10-272022-12-20Asm Ip Holding B.V.Deposition of charge trapping layers
US10714350B2 (en)2016-11-012020-07-14ASM IP Holdings, B.V.Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko)2016-11-152023-06-21에이에스엠 아이피 홀딩 비.브이.기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR102762543B1 (ko)2016-12-142025-02-05에이에스엠 아이피 홀딩 비.브이.기판 처리 장치
US11581186B2 (en)2016-12-152023-02-14Asm Ip Holding B.V.Sequential infiltration synthesis apparatus
US11447861B2 (en)2016-12-152022-09-20Asm Ip Holding B.V.Sequential infiltration synthesis apparatus and a method of forming a patterned structure
KR102700194B1 (ko)2016-12-192024-08-28에이에스엠 아이피 홀딩 비.브이.기판 처리 장치
US10269558B2 (en)2016-12-222019-04-23Asm Ip Holding B.V.Method of forming a structure on a substrate
US10867788B2 (en)2016-12-282020-12-15Asm Ip Holding B.V.Method of forming a structure on a substrate
US11390950B2 (en)2017-01-102022-07-19Asm Ip Holding B.V.Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en)2017-02-152019-11-05Asm Ip Holding B.V.Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en)2017-03-292020-01-07Asm Ip Holdings B.V.Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
KR102457289B1 (ko)2017-04-252022-10-21에이에스엠 아이피 홀딩 비.브이.박막 증착 방법 및 반도체 장치의 제조 방법
US10770286B2 (en)2017-05-082020-09-08Asm Ip Holdings B.V.Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10892156B2 (en)2017-05-082021-01-12Asm Ip Holding B.V.Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10886123B2 (en)2017-06-022021-01-05Asm Ip Holding B.V.Methods for forming low temperature semiconductor layers and related semiconductor device structures
US12040200B2 (en)2017-06-202024-07-16Asm Ip Holding B.V.Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus
US11306395B2 (en)2017-06-282022-04-19Asm Ip Holding B.V.Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko)2017-07-182019-01-28에이에스엠 아이피 홀딩 비.브이.반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11018002B2 (en)2017-07-192021-05-25Asm Ip Holding B.V.Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10541333B2 (en)2017-07-192020-01-21Asm Ip Holding B.V.Method for depositing a group IV semiconductor and related semiconductor device structures
US11374112B2 (en)2017-07-192022-06-28Asm Ip Holding B.V.Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en)2017-07-262020-03-17Asm Ip Holdings B.V.Chemical treatment, deposition and/or infiltration apparatus and method for using the same
TWI815813B (zh)2017-08-042023-09-21荷蘭商Asm智慧財產控股公司用於分配反應腔內氣體的噴頭總成
US10692741B2 (en)2017-08-082020-06-23Asm Ip Holdings B.V.Radiation shield
US10770336B2 (en)2017-08-082020-09-08Asm Ip Holding B.V.Substrate lift mechanism and reactor including same
US11139191B2 (en)2017-08-092021-10-05Asm Ip Holding B.V.Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11769682B2 (en)2017-08-092023-09-26Asm Ip Holding B.V.Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en)2017-08-292023-11-28Asm Ip Holding B.V.Layer forming method and apparatus
US11056344B2 (en)2017-08-302021-07-06Asm Ip Holding B.V.Layer forming method
KR102491945B1 (ko)2017-08-302023-01-26에이에스엠 아이피 홀딩 비.브이.기판 처리 장치
US11295980B2 (en)2017-08-302022-04-05Asm Ip Holding B.V.Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
KR102401446B1 (ko)2017-08-312022-05-24에이에스엠 아이피 홀딩 비.브이.기판 처리 장치
KR102630301B1 (ko)2017-09-212024-01-29에이에스엠 아이피 홀딩 비.브이.침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en)2017-09-222020-11-24Asm Ip Holding B.V.Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en)2017-09-282020-05-19Asm Ip Holdings B.V.Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en)2017-10-052019-09-03Asm Ip Holding B.V.Method for selectively depositing a metallic film on a substrate
US10923344B2 (en)2017-10-302021-02-16Asm Ip Holding B.V.Methods for forming a semiconductor structure and related semiconductor structures
US10910262B2 (en)2017-11-162021-02-02Asm Ip Holding B.V.Method of selectively depositing a capping layer structure on a semiconductor device structure
US11022879B2 (en)2017-11-242021-06-01Asm Ip Holding B.V.Method of forming an enhanced unexposed photoresist layer
CN111344522B (zh)2017-11-272022-04-12阿斯莫Ip控股公司包括洁净迷你环境的装置
WO2019103613A1 (en)2017-11-272019-05-31Asm Ip Holding B.V.A storage device for storing wafer cassettes for use with a batch furnace
US10872771B2 (en)2018-01-162020-12-22Asm Ip Holding B. V.Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TWI799494B (zh)2018-01-192023-04-21荷蘭商Asm 智慧財產控股公司沈積方法
KR102695659B1 (ko)2018-01-192024-08-14에이에스엠 아이피 홀딩 비.브이.플라즈마 보조 증착에 의해 갭 충진 층을 증착하는 방법
US11018047B2 (en)2018-01-252021-05-25Asm Ip Holding B.V.Hybrid lift pin
USD880437S1 (en)2018-02-012020-04-07Asm Ip Holding B.V.Gas supply plate for semiconductor manufacturing apparatus
US11081345B2 (en)2018-02-062021-08-03Asm Ip Holding B.V.Method of post-deposition treatment for silicon oxide film
WO2019158960A1 (en)2018-02-142019-08-22Asm Ip Holding B.V.A method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10896820B2 (en)2018-02-142021-01-19Asm Ip Holding B.V.Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10731249B2 (en)2018-02-152020-08-04Asm Ip Holding B.V.Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko)2018-02-202024-02-13에이에스엠 아이피 홀딩 비.브이.기판 처리 방법 및 장치
US10975470B2 (en)2018-02-232021-04-13Asm Ip Holding B.V.Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en)2018-03-012022-10-18Asm Ip Holding B.V.Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en)2018-03-092023-04-18Asm Ip Holding B.V.Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en)2018-03-162021-09-07Asm Ip Holding B.V.Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko)2018-03-272024-03-11에이에스엠 아이피 홀딩 비.브이.기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11088002B2 (en)2018-03-292021-08-10Asm Ip Holding B.V.Substrate rack and a substrate processing system and method
US11230766B2 (en)2018-03-292022-01-25Asm Ip Holding B.V.Substrate processing apparatus and method
KR102501472B1 (ko)2018-03-302023-02-20에이에스엠 아이피 홀딩 비.브이.기판 처리 방법
KR102600229B1 (ko)2018-04-092023-11-10에이에스엠 아이피 홀딩 비.브이.기판 지지 장치, 이를 포함하는 기판 처리 장치 및 기판 처리 방법
TWI811348B (zh)2018-05-082023-08-11荷蘭商Asm 智慧財產控股公司藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
US12025484B2 (en)2018-05-082024-07-02Asm Ip Holding B.V.Thin film forming method
US12272527B2 (en)2018-05-092025-04-08Asm Ip Holding B.V.Apparatus for use with hydrogen radicals and method of using same
KR20190129718A (ko)2018-05-112019-11-20에이에스엠 아이피 홀딩 비.브이.기판 상에 피도핑 금속 탄화물 막을 형성하는 방법 및 관련 반도체 소자 구조
KR102596988B1 (ko)2018-05-282023-10-31에이에스엠 아이피 홀딩 비.브이.기판 처리 방법 및 그에 의해 제조된 장치
TWI840362B (zh)2018-06-042024-05-01荷蘭商Asm Ip私人控股有限公司水氣降低的晶圓處置腔室
US11718913B2 (en)2018-06-042023-08-08Asm Ip Holding B.V.Gas distribution system and reactor system including same
US11286562B2 (en)2018-06-082022-03-29Asm Ip Holding B.V.Gas-phase chemical reactor and method of using same
US10797133B2 (en)2018-06-212020-10-06Asm Ip Holding B.V.Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko)2018-06-212023-08-21에이에스엠 아이피 홀딩 비.브이.기판 처리 시스템
TWI873894B (zh)2018-06-272025-02-21荷蘭商Asm Ip私人控股有限公司用於形成含金屬材料及包含含金屬材料的膜及結構之循環沉積方法
KR102854019B1 (ko)2018-06-272025-09-02에이에스엠 아이피 홀딩 비.브이.금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 필름 및 구조체
KR102686758B1 (ko)2018-06-292024-07-18에이에스엠 아이피 홀딩 비.브이.박막 증착 방법 및 반도체 장치의 제조 방법
US10612136B2 (en)2018-06-292020-04-07ASM IP Holding, B.V.Temperature-controlled flange and reactor system including same
US10755922B2 (en)2018-07-032020-08-25Asm Ip Holding B.V.Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en)2018-07-032019-08-20Asm Ip Holding B.V.Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11053591B2 (en)2018-08-062021-07-06Asm Ip Holding B.V.Multi-port gas injection system and reactor system including same
US10883175B2 (en)2018-08-092021-01-05Asm Ip Holding B.V.Vertical furnace for processing substrates and a liner for use therein
US11430674B2 (en)2018-08-222022-08-30Asm Ip Holding B.V.Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en)2018-09-112021-06-01Asm Ip Holding B.V.Substrate processing apparatus and method
KR102707956B1 (ko)2018-09-112024-09-19에이에스엠 아이피 홀딩 비.브이.박막 증착 방법
US11049751B2 (en)2018-09-142021-06-29Asm Ip Holding B.V.Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344B (zh)2018-10-012024-10-25Asmip控股有限公司衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en)2018-10-032022-01-25Asm Ip Holding B.V.Substrate processing apparatus and method
KR102592699B1 (ko)2018-10-082023-10-23에이에스엠 아이피 홀딩 비.브이.기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102605121B1 (ko)2018-10-192023-11-23에이에스엠 아이피 홀딩 비.브이.기판 처리 장치 및 기판 처리 방법
KR102546322B1 (ko)2018-10-192023-06-21에이에스엠 아이피 홀딩 비.브이.기판 처리 장치 및 기판 처리 방법
USD948463S1 (en)2018-10-242022-04-12Asm Ip Holding B.V.Susceptor for semiconductor substrate supporting apparatus
US12378665B2 (en)2018-10-262025-08-05Asm Ip Holding B.V.High temperature coatings for a preclean and etch apparatus and related methods
US11087997B2 (en)2018-10-312021-08-10Asm Ip Holding B.V.Substrate processing apparatus for processing substrates
KR102748291B1 (ko)2018-11-022024-12-31에이에스엠 아이피 홀딩 비.브이.기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en)2018-11-062023-02-07Asm Ip Holding B.V.Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en)2018-11-072021-06-08Asm Ip Holding B.V.Methods for depositing a boron doped silicon germanium film
US10818758B2 (en)2018-11-162020-10-27Asm Ip Holding B.V.Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en)2018-11-162020-11-24Asm Ip Holding B.V.Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US12040199B2 (en)2018-11-282024-07-16Asm Ip Holding B.V.Substrate processing apparatus for processing substrates
US11217444B2 (en)2018-11-302022-01-04Asm Ip Holding B.V.Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko)2018-12-042024-02-13에이에스엠 아이피 홀딩 비.브이.기판 처리 장치를 세정하는 방법
US11158513B2 (en)2018-12-132021-10-26Asm Ip Holding B.V.Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TWI874340B (zh)2018-12-142025-03-01荷蘭商Asm Ip私人控股有限公司形成裝置結構之方法、其所形成之結構及施行其之系統
TWI866480B (zh)2019-01-172024-12-11荷蘭商Asm Ip 私人控股有限公司藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR102727227B1 (ko)2019-01-222024-11-07에이에스엠 아이피 홀딩 비.브이.기판 처리 장치
CN111524788B (zh)2019-02-012023-11-24Asm Ip私人控股有限公司氧化硅的拓扑选择性膜形成的方法
TWI845607B (zh)2019-02-202024-06-21荷蘭商Asm Ip私人控股有限公司用來填充形成於基材表面內之凹部的循環沉積方法及設備
TWI873122B (zh)2019-02-202025-02-21荷蘭商Asm Ip私人控股有限公司填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
TWI838458B (zh)2019-02-202024-04-11荷蘭商Asm Ip私人控股有限公司用於3d nand應用中之插塞填充沉積之設備及方法
KR102626263B1 (ko)2019-02-202024-01-16에이에스엠 아이피 홀딩 비.브이.처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TWI842826B (zh)2019-02-222024-05-21荷蘭商Asm Ip私人控股有限公司基材處理設備及處理基材之方法
KR102782593B1 (ko)2019-03-082025-03-14에이에스엠 아이피 홀딩 비.브이.SiOC 층을 포함한 구조체 및 이의 형성 방법
US11742198B2 (en)2019-03-082023-08-29Asm Ip Holding B.V.Structure including SiOCN layer and method of forming same
KR102858005B1 (ko)2019-03-082025-09-09에이에스엠 아이피 홀딩 비.브이.실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
JP2020167398A (ja)2019-03-282020-10-08エーエスエム・アイピー・ホールディング・ベー・フェードアオープナーおよびドアオープナーが提供される基材処理装置
KR102809999B1 (ko)2019-04-012025-05-19에이에스엠 아이피 홀딩 비.브이.반도체 소자를 제조하는 방법
KR20200123380A (ko)2019-04-192020-10-29에이에스엠 아이피 홀딩 비.브이.층 형성 방법 및 장치
KR20200125453A (ko)2019-04-242020-11-04에이에스엠 아이피 홀딩 비.브이.기상 반응기 시스템 및 이를 사용하는 방법
US11289326B2 (en)2019-05-072022-03-29Asm Ip Holding B.V.Method for reforming amorphous carbon polymer film
KR20200130121A (ko)2019-05-072020-11-18에이에스엠 아이피 홀딩 비.브이.딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko)2019-05-102020-11-19에이에스엠 아이피 홀딩 비.브이.표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP7598201B2 (ja)2019-05-162024-12-11エーエスエム・アイピー・ホールディング・ベー・フェーウェハボートハンドリング装置、縦型バッチ炉および方法
JP7612342B2 (ja)2019-05-162025-01-14エーエスエム・アイピー・ホールディング・ベー・フェーウェハボートハンドリング装置、縦型バッチ炉および方法
USD947913S1 (en)2019-05-172022-04-05Asm Ip Holding B.V.Susceptor shaft
USD975665S1 (en)2019-05-172023-01-17Asm Ip Holding B.V.Susceptor shaft
USD935572S1 (en)2019-05-242021-11-09Asm Ip Holding B.V.Gas channel plate
USD922229S1 (en)2019-06-052021-06-15Asm Ip Holding B.V.Device for controlling a temperature of a gas supply unit
KR20200141002A (ko)2019-06-062020-12-17에이에스엠 아이피 홀딩 비.브이.배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200141931A (ko)2019-06-102020-12-21에이에스엠 아이피 홀딩 비.브이.석영 에피택셜 챔버를 세정하는 방법
KR20200143254A (ko)2019-06-112020-12-23에이에스엠 아이피 홀딩 비.브이.개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en)2019-06-142022-03-01Asm Ip Holding B.V.Shower plate
USD931978S1 (en)2019-06-272021-09-28Asm Ip Holding B.V.Showerhead vacuum transport
KR20210005515A (ko)2019-07-032021-01-14에이에스엠 아이피 홀딩 비.브이.기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja)2019-07-092024-06-13エーエスエム・アイピー・ホールディング・ベー・フェー同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh)2019-07-102021-01-12Asm Ip私人控股有限公司基板支撑组件及包括其的基板处理装置
KR20210010307A (ko)2019-07-162021-01-27에이에스엠 아이피 홀딩 비.브이.기판 처리 장치
KR20210010816A (ko)2019-07-172021-01-28에이에스엠 아이피 홀딩 비.브이.라디칼 보조 점화 플라즈마 시스템 및 방법
KR102860110B1 (ko)2019-07-172025-09-16에이에스엠 아이피 홀딩 비.브이.실리콘 게르마늄 구조를 형성하는 방법
US11643724B2 (en)2019-07-182023-05-09Asm Ip Holding B.V.Method of forming structures using a neutral beam
TWI839544B (zh)2019-07-192024-04-21荷蘭商Asm Ip私人控股有限公司形成形貌受控的非晶碳聚合物膜之方法
KR20210010817A (ko)2019-07-192021-01-28에이에스엠 아이피 홀딩 비.브이.토폴로지-제어된 비정질 탄소 중합체 막을 형성하는 방법
TWI851767B (zh)2019-07-292024-08-11荷蘭商Asm Ip私人控股有限公司用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309899A (zh)2019-07-302021-02-02Asm Ip私人控股有限公司基板处理设备
CN112309900A (zh)2019-07-302021-02-02Asm Ip私人控股有限公司基板处理设备
US12169361B2 (en)2019-07-302024-12-17Asm Ip Holding B.V.Substrate processing apparatus and method
US11587815B2 (en)2019-07-312023-02-21Asm Ip Holding B.V.Vertical batch furnace assembly
US11587814B2 (en)2019-07-312023-02-21Asm Ip Holding B.V.Vertical batch furnace assembly
US11227782B2 (en)2019-07-312022-01-18Asm Ip Holding B.V.Vertical batch furnace assembly
CN112323048B (zh)2019-08-052024-02-09Asm Ip私人控股有限公司用于化学源容器的液位传感器
CN112342526A (zh)2019-08-092021-02-09Asm Ip私人控股有限公司包括冷却装置的加热器组件及其使用方法
USD965524S1 (en)2019-08-192022-10-04Asm Ip Holding B.V.Susceptor support
USD965044S1 (en)2019-08-192022-09-27Asm Ip Holding B.V.Susceptor shaft
JP2021031769A (ja)2019-08-212021-03-01エーエスエム アイピー ホールディング ビー.ブイ.成膜原料混合ガス生成装置及び成膜装置
KR20210024423A (ko)2019-08-222021-03-05에이에스엠 아이피 홀딩 비.브이.홀을 구비한 구조체를 형성하기 위한 방법
USD949319S1 (en)2019-08-222022-04-19Asm Ip Holding B.V.Exhaust duct
USD979506S1 (en)2019-08-222023-02-28Asm Ip Holding B.V.Insulator
USD930782S1 (en)2019-08-222021-09-14Asm Ip Holding B.V.Gas distributor
USD940837S1 (en)2019-08-222022-01-11Asm Ip Holding B.V.Electrode
KR20210024420A (ko)2019-08-232021-03-05에이에스엠 아이피 홀딩 비.브이.비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en)2019-08-232022-03-29Asm Ip Holding B.V.Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR102806450B1 (ko)2019-09-042025-05-12에이에스엠 아이피 홀딩 비.브이.희생 캡핑 층을 이용한 선택적 증착 방법
KR102733104B1 (ko)2019-09-052024-11-22에이에스엠 아이피 홀딩 비.브이.기판 처리 장치
US11562901B2 (en)2019-09-252023-01-24Asm Ip Holding B.V.Substrate processing method
CN112593212B (zh)2019-10-022023-12-22Asm Ip私人控股有限公司通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TWI846953B (zh)2019-10-082024-07-01荷蘭商Asm Ip私人控股有限公司基板處理裝置
KR20210042810A (ko)2019-10-082021-04-20에이에스엠 아이피 홀딩 비.브이.활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
TW202128273A (zh)2019-10-082021-08-01荷蘭商Asm Ip私人控股有限公司氣體注入系統、及將材料沉積於反應室內之基板表面上的方法
TWI846966B (zh)2019-10-102024-07-01荷蘭商Asm Ip私人控股有限公司形成光阻底層之方法及包括光阻底層之結構
US12009241B2 (en)2019-10-142024-06-11Asm Ip Holding B.V.Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh)2019-10-162024-03-11荷蘭商Asm Ip私人控股有限公司氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en)2019-10-172023-04-25Asm Ip Holding B.V.Methods for selective deposition of doped semiconductor material
KR102845724B1 (ko)2019-10-212025-08-13에이에스엠 아이피 홀딩 비.브이.막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko)2019-10-252021-05-07에이에스엠 아이피 홀딩 비.브이.기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en)2019-10-292023-05-09Asm Ip Holding B.V.Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko)2019-11-052021-05-14에이에스엠 아이피 홀딩 비.브이.도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en)2019-11-152022-11-15Asm Ip Holding B.V.Method for providing a semiconductor device with silicon filled gaps
KR102861314B1 (ko)2019-11-202025-09-17에이에스엠 아이피 홀딩 비.브이.기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
US11450529B2 (en)2019-11-262022-09-20Asm Ip Holding B.V.Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112951697B (zh)2019-11-262025-07-29Asmip私人控股有限公司基板处理设备
CN120432376A (zh)2019-11-292025-08-05Asm Ip私人控股有限公司基板处理设备
CN112885692B (zh)2019-11-292025-08-15Asmip私人控股有限公司基板处理设备
JP7527928B2 (ja)2019-12-022024-08-05エーエスエム・アイピー・ホールディング・ベー・フェー基板処理装置、基板処理方法
KR20210070898A (ko)2019-12-042021-06-15에이에스엠 아이피 홀딩 비.브이.기판 처리 장치
KR20210078405A (ko)2019-12-172021-06-28에이에스엠 아이피 홀딩 비.브이.바나듐 나이트라이드 층을 형성하는 방법 및 바나듐 나이트라이드 층을 포함하는 구조
KR20210080214A (ko)2019-12-192021-06-30에이에스엠 아이피 홀딩 비.브이.기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP7636892B2 (ja)2020-01-062025-02-27エーエスエム・アイピー・ホールディング・ベー・フェーチャネル付きリフトピン
JP7730637B2 (ja)2020-01-062025-08-28エーエスエム・アイピー・ホールディング・ベー・フェーガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
US11993847B2 (en)2020-01-082024-05-28Asm Ip Holding B.V.Injector
KR20210093163A (ko)2020-01-162021-07-27에이에스엠 아이피 홀딩 비.브이.고 종횡비 피처를 형성하는 방법
KR102675856B1 (ko)2020-01-202024-06-17에이에스엠 아이피 홀딩 비.브이.박막 형성 방법 및 박막 표면 개질 방법
TWI889744B (zh)2020-01-292025-07-11荷蘭商Asm Ip私人控股有限公司污染物捕集系統、及擋板堆疊
TW202513845A (zh)2020-02-032025-04-01荷蘭商Asm Ip私人控股有限公司半導體裝置結構及其形成方法
KR20210100010A (ko)2020-02-042021-08-13에이에스엠 아이피 홀딩 비.브이.대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en)2020-02-072023-10-03Asm Ip Holding B.V.Methods for depositing gap filling fluids and related systems and devices
KR20210103956A (ko)2020-02-132021-08-24에이에스엠 아이피 홀딩 비.브이.수광 장치를 포함하는 기판 처리 장치 및 수광 장치의 교정 방법
TW202146691A (zh)2020-02-132021-12-16荷蘭商Asm Ip私人控股有限公司氣體分配總成、噴淋板總成、及調整至反應室之氣體的傳導率之方法
TWI855223B (zh)2020-02-172024-09-11荷蘭商Asm Ip私人控股有限公司用於生長磷摻雜矽層之方法
CN113410160A (zh)2020-02-282021-09-17Asm Ip私人控股有限公司专用于零件清洁的系统
KR20210113043A (ko)2020-03-042021-09-15에이에스엠 아이피 홀딩 비.브이.반응기 시스템용 정렬 고정구
KR20210116240A (ko)2020-03-112021-09-27에이에스엠 아이피 홀딩 비.브이.조절성 접합부를 갖는 기판 핸들링 장치
US11876356B2 (en)2020-03-112024-01-16Asm Ip Holding B.V.Lockout tagout assembly and system and method of using same
KR102775390B1 (ko)2020-03-122025-02-28에이에스엠 아이피 홀딩 비.브이.타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
US12173404B2 (en)2020-03-172024-12-24Asm Ip Holding B.V.Method of depositing epitaxial material, structure formed using the method, and system for performing the method
KR102755229B1 (ko)2020-04-022025-01-14에이에스엠 아이피 홀딩 비.브이.박막 형성 방법
TWI887376B (zh)2020-04-032025-06-21荷蘭商Asm Ip私人控股有限公司半導體裝置的製造方法
TWI888525B (zh)2020-04-082025-07-01荷蘭商Asm Ip私人控股有限公司用於選擇性蝕刻氧化矽膜之設備及方法
KR20210128343A (ko)2020-04-152021-10-26에이에스엠 아이피 홀딩 비.브이.크롬 나이트라이드 층을 형성하는 방법 및 크롬 나이트라이드 층을 포함하는 구조
US11821078B2 (en)2020-04-152023-11-21Asm Ip Holding B.V.Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en)2020-04-162024-05-28Asm Ip Holding B.V.Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210130646A (ko)2020-04-212021-11-01에이에스엠 아이피 홀딩 비.브이.기판을 처리하기 위한 방법
KR20210132600A (ko)2020-04-242021-11-04에이에스엠 아이피 홀딩 비.브이.바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR102866804B1 (ko)2020-04-242025-09-30에이에스엠 아이피 홀딩 비.브이.냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
CN113555279A (zh)2020-04-242021-10-26Asm Ip私人控股有限公司形成含氮化钒的层的方法及包含其的结构
KR20210132612A (ko)2020-04-242021-11-04에이에스엠 아이피 홀딩 비.브이.바나듐 화합물들을 안정화하기 위한 방법들 및 장치
TW202208671A (zh)2020-04-242022-03-01荷蘭商Asm Ip私人控股有限公司形成包括硼化釩及磷化釩層的結構之方法
KR102783898B1 (ko)2020-04-292025-03-18에이에스엠 아이피 홀딩 비.브이.고체 소스 전구체 용기
KR20210134869A (ko)2020-05-012021-11-11에이에스엠 아이피 홀딩 비.브이.Foup 핸들러를 이용한 foup의 빠른 교환
JP7726664B2 (ja)2020-05-042025-08-20エーエスエム・アイピー・ホールディング・ベー・フェー基板を処理するための基板処理システム
KR20210137395A (ko)2020-05-072021-11-17에이에스엠 아이피 홀딩 비.브이.불소계 라디칼을 이용하여 반응 챔버의 인시츄 식각을 수행하기 위한 장치 및 방법
KR102788543B1 (ko)2020-05-132025-03-27에이에스엠 아이피 홀딩 비.브이.반응기 시스템용 레이저 정렬 고정구
TW202146699A (zh)2020-05-152021-12-16荷蘭商Asm Ip私人控股有限公司形成矽鍺層之方法、半導體結構、半導體裝置、形成沉積層之方法、及沉積系統
KR20210143653A (ko)2020-05-192021-11-29에이에스엠 아이피 홀딩 비.브이.기판 처리 장치
KR102795476B1 (ko)2020-05-212025-04-11에이에스엠 아이피 홀딩 비.브이.다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR20210145079A (ko)2020-05-212021-12-01에이에스엠 아이피 홀딩 비.브이.기판을 처리하기 위한 플랜지 및 장치
TWI873343B (zh)2020-05-222025-02-21荷蘭商Asm Ip私人控股有限公司用於在基材上形成薄膜之反應系統
KR20210146802A (ko)2020-05-262021-12-06에이에스엠 아이피 홀딩 비.브이.붕소 및 갈륨을 함유한 실리콘 게르마늄 층을 증착하는 방법
TWI876048B (zh)2020-05-292025-03-11荷蘭商Asm Ip私人控股有限公司基板處理方法
TW202212620A (zh)2020-06-022022-04-01荷蘭商Asm Ip私人控股有限公司處理基板之設備、形成膜之方法、及控制用於處理基板之設備之方法
TW202208659A (zh)2020-06-162022-03-01荷蘭商Asm Ip私人控股有限公司沉積含硼之矽鍺層的方法
TW202218133A (zh)2020-06-242022-05-01荷蘭商Asm Ip私人控股有限公司形成含矽層之方法
TWI873359B (zh)2020-06-302025-02-21荷蘭商Asm Ip私人控股有限公司基板處理方法
US12431354B2 (en)2020-07-012025-09-30Asm Ip Holding B.V.Silicon nitride and silicon oxide deposition methods using fluorine inhibitor
TW202202649A (zh)2020-07-082022-01-16荷蘭商Asm Ip私人控股有限公司基板處理方法
KR20220010438A (ko)2020-07-172022-01-25에이에스엠 아이피 홀딩 비.브이.포토리소그래피에 사용하기 위한 구조체 및 방법
KR20220011092A (ko)2020-07-202022-01-27에이에스엠 아이피 홀딩 비.브이.전이 금속층을 포함하는 구조체를 형성하기 위한 방법 및 시스템
TWI878570B (zh)2020-07-202025-04-01荷蘭商Asm Ip私人控股有限公司用於沉積鉬層之方法及系統
US12322591B2 (en)2020-07-272025-06-03Asm Ip Holding B.V.Thin film deposition process
KR20220021863A (ko)2020-08-142022-02-22에이에스엠 아이피 홀딩 비.브이.기판 처리 방법
US12040177B2 (en)2020-08-182024-07-16Asm Ip Holding B.V.Methods for forming a laminate film by cyclical plasma-enhanced deposition processes
TW202228863A (zh)2020-08-252022-08-01荷蘭商Asm Ip私人控股有限公司清潔基板的方法、選擇性沉積的方法、及反應器系統
US11725280B2 (en)2020-08-262023-08-15Asm Ip Holding B.V.Method for forming metal silicon oxide and metal silicon oxynitride layers
TW202229601A (zh)2020-08-272022-08-01荷蘭商Asm Ip私人控股有限公司形成圖案化結構的方法、操控機械特性的方法、裝置結構、及基板處理系統
TW202217045A (zh)2020-09-102022-05-01荷蘭商Asm Ip私人控股有限公司沉積間隙填充流體之方法及相關系統和裝置
USD990534S1 (en)2020-09-112023-06-27Asm Ip Holding B.V.Weighted lift pin
KR20220036866A (ko)2020-09-162022-03-23에이에스엠 아이피 홀딩 비.브이.실리콘 산화물 증착 방법
USD1012873S1 (en)2020-09-242024-01-30Asm Ip Holding B.V.Electrode for semiconductor processing apparatus
TWI889903B (zh)2020-09-252025-07-11荷蘭商Asm Ip私人控股有限公司基板處理方法
US12009224B2 (en)2020-09-292024-06-11Asm Ip Holding B.V.Apparatus and method for etching metal nitrides
KR20220045900A (ko)2020-10-062022-04-13에이에스엠 아이피 홀딩 비.브이.실리콘 함유 재료를 증착하기 위한 증착 방법 및 장치
CN114293174A (zh)2020-10-072022-04-08Asm Ip私人控股有限公司气体供应单元和包括气体供应单元的衬底处理设备
TW202229613A (zh)2020-10-142022-08-01荷蘭商Asm Ip私人控股有限公司於階梯式結構上沉積材料的方法
TW202232565A (zh)2020-10-152022-08-16荷蘭商Asm Ip私人控股有限公司製造半導體裝置之方法及使用乙太網路控制自動化技術之基板處理裝置
TW202217037A (zh)2020-10-222022-05-01荷蘭商Asm Ip私人控股有限公司沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh)2020-10-282022-06-16荷蘭商Asm Ip私人控股有限公司用於在基板上形成層之方法、及半導體處理系統
TW202229620A (zh)2020-11-122022-08-01特文特大學沉積系統、用於控制反應條件之方法、沉積方法
TW202229795A (zh)2020-11-232022-08-01荷蘭商Asm Ip私人控股有限公司具注入器之基板處理設備
TW202235649A (zh)2020-11-242022-09-16荷蘭商Asm Ip私人控股有限公司填充間隙之方法與相關之系統及裝置
TW202235675A (zh)2020-11-302022-09-16荷蘭商Asm Ip私人控股有限公司注入器、及基板處理設備
US12255053B2 (en)2020-12-102025-03-18Asm Ip Holding B.V.Methods and systems for depositing a layer
TW202233884A (zh)2020-12-142022-09-01荷蘭商Asm Ip私人控股有限公司形成臨限電壓控制用之結構的方法
US11946137B2 (en)2020-12-162024-04-02Asm Ip Holding B.V.Runout and wobble measurement fixtures
TW202232639A (zh)2020-12-182022-08-16荷蘭商Asm Ip私人控股有限公司具有可旋轉台的晶圓處理設備
TW202242184A (zh)2020-12-222022-11-01荷蘭商Asm Ip私人控股有限公司前驅物膠囊、前驅物容器、氣相沉積總成、及將固態前驅物裝載至前驅物容器中之方法
TW202226899A (zh)2020-12-222022-07-01荷蘭商Asm Ip私人控股有限公司具匹配器的電漿處理裝置
TW202231903A (zh)2020-12-222022-08-16荷蘭商Asm Ip私人控股有限公司過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980813S1 (en)2021-05-112023-03-14Asm Ip Holding B.V.Gas flow control plate for substrate processing apparatus
USD981973S1 (en)2021-05-112023-03-28Asm Ip Holding B.V.Reactor wall for substrate processing apparatus
USD980814S1 (en)2021-05-112023-03-14Asm Ip Holding B.V.Gas distributor for substrate processing apparatus
USD1023959S1 (en)2021-05-112024-04-23Asm Ip Holding B.V.Electrode for substrate processing apparatus
USD990441S1 (en)2021-09-072023-06-27Asm Ip Holding B.V.Gas flow control plate
USD1060598S1 (en)2021-12-032025-02-04Asm Ip Holding B.V.Split showerhead cover

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication numberPriority datePublication dateAssigneeTitle
US5274568A (en)*1990-12-051993-12-28Ncr CorporationMethod of estimating logic cell delay time

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
豊田徹、外3名、"VLSI遅延ライブラリ作成支援システム"、情報処理学会研究報告(98−DA−58−9)、情報処理学会、1991年、Vol.91、No.58、p.9.1〜9.8

Also Published As

Publication numberPublication date
JPH06274565A (ja)1994-09-30
KR940022262A (ko)1994-10-20
KR970008026B1 (ko)1997-05-20
US5852445A (en)1998-12-22

Similar Documents

PublicationPublication DateTitle
JP2948437B2 (ja)論理シミュレーション用のデータ作成方法
US7835890B2 (en)Hot carrier circuit reliability simulation
US7567891B1 (en)Hot-carrier device degradation modeling and extraction methodologies
US6634015B2 (en)Computer-readable storage media stored with a delay library for designing a semiconductor integrated circuit device
KR100336826B1 (ko)대규모집적회로장치의제조방법및대규모집적회로장치
US7086019B2 (en)Systems and methods for determining activity factors of a circuit design
US6298469B1 (en)Method and system for allowing an integrated circuit to be portably generated from one manufacturing process to another
US6820048B1 (en)4 point derating scheme for propagation delay and setup/hold time computation
US6484297B1 (en)4K derating scheme for propagation delay and setup/hold time computation
US6668356B2 (en)Method for designing circuits with sections having different supply voltages
US11017138B2 (en)Timing analysis for parallel multi-state driver circuits
TWI822551B (zh)積體電路設計最佳化的裝置及方法
US6510404B1 (en)Gate delay calculation apparatus and method thereof using parameter expressing RC model source resistance value
US20220398369A1 (en)Enhanced Cell Modeling for Waveform Propagation
US6167557A (en)Method and apparatus for logic synthesis employing size independent timing optimization
JP2005339052A (ja)ライブラリの生成方法及びライブラリ生成プログラム
JP2803119B2 (ja)Cmosゲートアレイ消費電力計算方式
JP2007272392A (ja)回路シミュレーション装置
JPH07287051A (ja)論理シミュレータ用入力データ作成装置
JP3296320B2 (ja)ゲート遅延計算装置、及びゲート遅延計算プログラムを記録した記録媒体
CN114065688A (zh)系统单芯片级电源完整性仿真系统及其方法
JPH11186398A (ja)半導体集積回路の回路シミュレーションを行うためのデータ作成方法及びデータ作成システム
JP3054109B2 (ja)論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法
JP3182272B2 (ja)半導体集積回路の論理回路の動作検証システム
US8042076B2 (en)System and method for routing connections with improved interconnect thickness

Legal Events

DateCodeTitleDescription
A01Written decision to grant a patent or to grant a registration (utility model)

Free format text:JAPANESE INTERMEDIATE CODE: A01

Effective date:19990622

FPAYRenewal fee payment (event date is renewal date of database)

Free format text:PAYMENT UNTIL: 20080702

Year of fee payment:9

S111Request for change of ownership or part of ownership

Free format text:JAPANESE INTERMEDIATE CODE: R313111

R350Written notification of registration of transfer

Free format text:JAPANESE INTERMEDIATE CODE: R350

FPAYRenewal fee payment (event date is renewal date of database)

Free format text:PAYMENT UNTIL: 20090702

Year of fee payment:10

FPAYRenewal fee payment (event date is renewal date of database)

Free format text:PAYMENT UNTIL: 20100702

Year of fee payment:11

FPAYRenewal fee payment (event date is renewal date of database)

Free format text:PAYMENT UNTIL: 20100702

Year of fee payment:11

FPAYRenewal fee payment (event date is renewal date of database)

Free format text:PAYMENT UNTIL: 20110702

Year of fee payment:12

FPAYRenewal fee payment (event date is renewal date of database)

Free format text:PAYMENT UNTIL: 20110702

Year of fee payment:12

S531Written request for registration of change of domicile

Free format text:JAPANESE INTERMEDIATE CODE: R313531

S533Written request for registration of change of name

Free format text:JAPANESE INTERMEDIATE CODE: R313533

FPAYRenewal fee payment (event date is renewal date of database)

Free format text:PAYMENT UNTIL: 20110702

Year of fee payment:12

R350Written notification of registration of transfer

Free format text:JAPANESE INTERMEDIATE CODE: R350

FPAYRenewal fee payment (event date is renewal date of database)

Free format text:PAYMENT UNTIL: 20120702

Year of fee payment:13

FPAYRenewal fee payment (event date is renewal date of database)

Free format text:PAYMENT UNTIL: 20120702

Year of fee payment:13

FPAYRenewal fee payment (event date is renewal date of database)

Free format text:PAYMENT UNTIL: 20130702

Year of fee payment:14


[8]ページ先頭

©2009-2025 Movatter.jp