JP2934290B2 - Multi-channel voltage / current generator - Google Patents

Description

Translated fromJapanese

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばIC試験装置等に利用することができ
る多チャンネル電圧電流発生装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-channel voltage / current generator that can be used, for example, in an IC tester or the like.

「従来の技術」 IC試験装置では被試験ICに試験パターン信号を与え試
験パターン信号に応動して正常に動作するか否かを試験
してICの良否を判定している。[Background Art] In an IC test apparatus, a test pattern signal is given to an IC under test to test whether or not the IC under test operates normally in response to the test pattern signal to determine the quality of the IC.

試験を行なう場合、被試験ICの各端子に与える試験パ
ターン信号のＨ論理と、Ｌ論理を規定する電圧値、及び
電流値等をICの種類別或は試験の項目別に任意に設定で
きるように構成している。When conducting a test, a voltage value and a current value defining H logic and L logic of a test pattern signal given to each terminal of an IC under test can be arbitrarily set for each type of IC or for each test item. Make up.

この設定は各端子別に個別に設定できるように構成す
るため数100チャンネルに及ぶ数の電圧電流発生回路が
必要となる。Since this setting is configured so that it can be set individually for each terminal, a number of voltage / current generating circuits covering several hundred channels are required.

第４図に従来の多チャンネル電圧電流発生装置の構成
を示す。図中１はアドレスカウンタを示す。このアドレ
スカウンタ１にクロックφが与えられ、クロックφを計
数してその計数値をセルメモリ２とデータメモリ３にア
ドレス信号として与える。FIG. 4 shows the configuration of a conventional multi-channel voltage / current generator. In the figure, reference numeral 1 denotes an address counter. A clock φ is applied to the address counter 1, the clock φ is counted, and the counted value is applied to the cell memory 2 and the data memory 3 as an address signal.

データメモリ３には第３図に示す各Ｈ論理とＬ論理の
電圧値又は電流値に対応するデータA₁〜A₁₆及び〜G₁₆が
表の形式で記憶される。この表に記憶されるデータの一
例として電圧波形を規定するデータを例示して説明する
と、第５図に示すように論理波形のＨ論理を規定する電
圧値はA₁,A₂,A₃…A₁₆で与えられる。The data memory 3 stores data A_{1 to} A₁₆ and G₁₆ corresponding to the voltage values or current values of the H logic and the L logic shown in FIG. 3 in the form of a table. As an example of data stored in this table, data defining a voltage waveform will be described. As shown in FIG. 5, the voltage values defining the H logic of the logic waveform are A₁ , A₂ , A₃ . It is given by the A_16.

またＬ論理を規定する電圧値はB₁,B₂,B₃…B₁₆で与え
られる。例えばV_iHをA₁、V_iLをB₁に選定すると最大振幅
の論理波形が規定される。またA₁₆とB₁₆を選定すると最
小振幅の論理波形が規定される。The voltage values defining the L logic are given by B₁ , B₂ , B₃ ... B₁₆ . Logic waveform of maximum amplitude is defined when for example selecting the V_iH the A_1, V_iL to B_1. The logical waveform of minimum amplitude when selecting the A₁₆ and B₁₆ is defined.

つまり電圧波形に関しては記憶領域V_iH,V_iLに書込ま
れたデータA₁〜A₁₆及びB₁〜B₁₆で規定し、電流波形に関
しては記憶領域I_H,I_Lに書込まれたデータC₁〜C₁₆及びD₁
〜D₁₆で規定する。That is with respect to the voltage waveform storage area V_iH, defined by V_iL data A₁ written in to A₁₆ and B₁ ~B_16, with respect to the current waveform storage area I_H, data written to I_L C_{1 to} C₁₆ and D₁
Specified in ~D_16.

また被試験ICから出力される論理波形がＨ論理かＬ論
理かを判定するための比較電圧は記憶領域V_oHとV_oLに記
憶したデータE₁〜E₁₆及びF₁〜F₁₆で規定する。The comparison voltage for determining whether the logic waveform output from the IC under test is H logic or L logic is defined by the data E_{1 to} E₁₆ and F_{1 to} F₁₆ stored in the storage areas_VoH and_VoL. .

また被試験ICから出力される論理波形を取込際に終端
抵抗の一端を与える電圧を記憶領域V_TTに記憶したデー
タG₁〜G₁₆で規定する。Also defined in the data G₁ ~G₁₆ storing the voltage in the storage area V_TT to provide one end of the terminating resistor logic waveform when taking output from the test IC.

これら記憶領域V_iH,V_iL,I_H,I_L,V_oH,V_oL,V_TTに記憶し
た７種の波形データA₁〜A₁₆,B₁〜B₁₆,C₁〜C₁₆,D₁〜D₁₆,
G₁〜G₁₆を各ピン毎に設定して使用する。These storage areas_{V iH, V iL, I H} , I L, V oH, V oL, V TT 7 kinds of waveform data A₁ to A stored in the_{16, B 1 ~B 16, C} 1 ~C 16, D₁ ~D_16,
The G₁ ~G₁₆ used to set for each pin.

セルメモリ２には被試験メモリの各ピンに与えるセル
データが記憶される。セルメモリ２に記憶するセルデー
タは第２図に示すように第３図に示したデータメモリ３
に記憶した波形データの記憶位置を指し示すアドレスAD
R₀〜ADR₁₅が書込まれる。The cell memory 2 stores cell data given to each pin of the memory under test. As shown in FIG. 2, the cell data stored in the cell memory 2 is the data memory 3 shown in FIG.
AD indicating the storage location of the waveform data stored in
R_{0 to} ADR₁₅ are written.

つまりデータメモリ３に書込まれる各波形データは第
３図に示すように記憶領域V_iH,V_iL,I_L,I_H,…V_TTが確保
される。記憶領域V_iH〜V_TTの切替はアドレス信号ADR₀〜
ADR₁₅の上位の例えば３ビットで切替えられ、その下位
のビットでアドレスADR₀〜ADR₁₅が規定され、各記憶領
域のアドレスADR₀〜ADR₁₅から各波形データA₁〜G₁₆が読
出される。That is, each waveform data storage area V_iH as shown in FIG. 3 to be written to the data memory_{3, V iL, I L,} I H, is ... V_TT is ensured. Switching of the storage area V_iH ~V_TT address signal ADR₀ ~
Switched on top of for example 3 bits of ADR_15, the address ADR₀ ~ADR₁₅ in the lower bits are defined, each waveform data A₁ ~G₁₆ is read from the address ADR₀ ~ADR₁₅ of each storage area .

メモリ２から例えば１番目のピンに与えるオフセット
データと波形データを読出すためのアドレスこの例では
ADR₂,ADR₂,ADR₃,ADR₃…の順に順次読出される。波形デ
ータの第１番目のアドレスADR₂はセルレジスタ４にスト
アされる。またオフセットデータはオフセットレジスタ
６にストアされる。Address for reading out offset data and waveform data given to, for example, the first pin from the memory 2 In this example,
ADR₂ , ADR₂ , ADR₃ , ADR₃ ... Are sequentially read in this order. The first address ADR₂ of the waveform data is stored in the cell register 4. The offset data is stored in the offset register 6.

セルレジスタ４にストアされたアドレスADR₂は一致回
路５に与えられる。一致回路５の他方の入力端子にはア
ドレスカウンタ１からアドレス信号が与えられる。The address ADR₂ stored in the cell register 4 is given to the matching circuit 5. The other input terminal of the matching circuit 5 is supplied with an address signal from the address counter 1.

アドレスカウンタ１はクロックφを計数し、アドレス
を＋１ずつ歩進させる。アドレスの歩進に従ってデータ
メモリ３から先ず第１の記憶領域V_iHに書込まれた波形
データA₁,A₂…A₁₆が読出される。The address counter 1 counts the clock φ and increments the address by +1. The data A₁ , A₂ ... A₁₆ written in the first storage area_ViH are read from the data memory 3 in accordance with the increment of the address.

ここでメモリ３に与えられるアドレスと、メモリ２か
ら読出したアドレスADR₂とが一致すると、その一致検出
信号によってレジスタ８にラッチ指定信号を与える。そ
のときデータメモリ３から読出された波形データ（この
例ではA₂）とオフセットレジスタ６にストアしたオフセ
ットデータとが加算器７で加算され、その加算値をレジ
スタ８に与える。Here, when the address given to the memory 3 matches the address ADR₂ read from the memory 2, a latch designation signal is given to the register 8 by the match detection signal. At this time, the waveform data (A_{2 in} this example) read from the data memory 3 and the offset data stored in the offset register 6 are added by the adder 7, and the added value is given to the register 8.

従ってレジスタ８にはデータメモリ３のアドレスADR₂
から読出された波形データA₃にオフセットデータを加算
したデータがラッチされ、そのラッチ出力がDA変換器９
に与えられてDA変換され、アナログスイッチ11によって
チャンネルが選択され、チャンネル毎に設けられたサン
プルホールド回路12A,12B,12C…12Nに各ピンに与える電
圧波形のV_iH,V_iL、電圧波形のI_H,I_L、論理比較器に与え
るV_oH,V_oL、終端抵抗器に与えるV_TTをそれぞれサンプル
ホールドする。Therefore, the address ADR₂ of the data memory 3 is stored in the register 8.
Data obtained by adding the offset data in the waveform data A₃ read from is latched, the latch output DA converter 9
Given to the DA conversion, the selected channel is an analog switch 11, the sample-hold circuits 12A provided for each channel, 12B, V_iH of voltage waveforms applied to each pin 12C ... 12N, V_iL, the voltage waveform I_H, I_L, V_oH given to logical comparator, V_oL, respectively sample and hold the V_TT to provide a terminating resistor.

各サンプルホールド回路12A〜12Nの出力側にはここで
は特に図示しないが、電圧出力型バッファ振幅器と電流
出力型バッファ増幅器とが設けられ、電圧出力時は電圧
出力型バッファ増幅器を選択し、電流出力時は電流出力
型バッファ増幅器を選択して使用する構造になってい
る。Although not particularly shown here, a voltage output type buffer amplitude device and a current output type buffer amplifier are provided on the output side of each of the sample and hold circuits 12A to 12N. At the time of output, the current output type buffer amplifier is selected and used.

またアナログスイッチ11には他のチャンネル用のサン
プルホールド回路が接続され、各チャンネル用のサンプ
ルホールド回路に各ピンで用いる波形の電圧値がサンプ
ルホールドされる。A sample and hold circuit for another channel is connected to the analog switch 11, and the sample and hold circuit for each channel samples and holds the voltage value of the waveform used at each pin.

「発明が解決しようとする課題」 上述したように従来の多チャンネル電圧電流発生装置
によればセルメモリ２から読出したアドレスとアドレス
カウンタ１から出力されるアドレスを一致回路５で比較
し一致を検出した時点でメモリ３に書込まれているデー
タを読出し、このデータにこのときオフセットレジスタ
６にストアしているオフセットデータを加えてレジスタ
８にストアされ、DA変換するから、データをサンプルホ
ールド回路12A〜12Nに取込む毎にデータメモリ３の各記
憶領域V_iH〜V_TT毎に全てのアドレスADR₀〜ADR₁₅を読出
さなければならないから、各チャンネルのサンプルホー
ルド回路12A〜12Nにアナログ電圧をサンプルホールドさ
せる周期が長くなってしまう欠点がある。つまりサンプ
ルホールド回路12A〜12Nに対するリフレッシュサイクル
が長くなってしまう欠点がある。[Problems to be Solved by the Invention] As described above, according to the conventional multi-channel voltage / current generator, the address read from the cell memory 2 is compared with the address output from the address counter 1 by the matching circuit 5 to detect a match. At this point, the data written in the memory 3 is read out, the offset data stored in the offset register 6 is added to the data at this time, the data is stored in the register 8, and the data is DA-converted. because must issue read all the addresses ADR₀ ~ADR₁₅ in each storage each area V_iH ~V_TT data memory 3 for each capture the ～12N, the sample-and-hold circuit 12A~12N into an analog voltage of each channel There is a disadvantage that the sample-hold period becomes long. That is, there is a disadvantage that the refresh cycle for the sample and hold circuits 12A to 12N becomes long.

サンプルホールド回路12A〜12Nのリフレッシュサイク
ルが長くなってしまうことによりアナログスイッチ11に
接続できるサンプルホールド回路の数が小さい数に制限
される。As the refresh cycle of the sample and hold circuits 12A to 12N becomes longer, the number of sample and hold circuits that can be connected to the analog switch 11 is limited to a small number.

つまりリフレッシュサイクルが長くなると、サンプル
ホールド回路のホールド電圧が次のリフレッシュまでに
低下する等の変動を来し精度が悪くなる。In other words, if the refresh cycle becomes longer, the hold voltage of the sample-and-hold circuit fluctuates, such as decreasing until the next refresh, and the accuracy deteriorates.

このため従来はアナログスイッチ11の後段に接続する
サンプルホールド回路の数を制限し、各サンプルホール
ド回路へのリフレッシュサイクルがあまり長くなること
を防止している。For this reason, conventionally, the number of sample and hold circuits connected to the subsequent stage of the analog switch 11 is limited to prevent a refresh cycle to each sample and hold circuit from becoming too long.

このように一つのアナログスイッチ11に接続できるサ
ンプルホールド回路の数に制限を受けることにより、セ
ルメモリ２、データメモリ３、セルレジスタ４、一致回
路５、オフセットレジスタ６、加算器７、レジスタ８、
DA変換器９等の回路等の構成が複数個必要となり、構成
が大規模になる欠点がある。By being limited by the number of sample-and-hold circuits that can be connected to one analog switch 11, the cell memory 2, the data memory 3, the cell register 4, the coincidence circuit 5, the offset register 6, the adder 7, the register 8,
A plurality of circuits such as the DA converter 9 and the like are required, and there is a disadvantage that the structure becomes large-scale.

この発明の目的はサンプルホールド回路に対するリフ
レッシュサイクルを短かくすることができる多チャンネ
ル電圧電流発生装置を提供しようとするものである。An object of the present invention is to provide a multi-channel voltage / current generator capable of shortening a refresh cycle for a sample and hold circuit.

「課題を解決するための手段」 この発明ではセルメモリから読出したアドレス信号に
よってデータメモリを直接アクセスし、データメモリか
ら直ちに必要な波形データを読出すことができるように
構成したものである。"Means for Solving the Problems" In the present invention, a data memory is directly accessed by an address signal read from a cell memory, and necessary waveform data can be immediately read from the data memory.

従ってこの発明によれば各チャンネルで必要とする波
形データを読出す周期を短かくすることができ、サンプ
ルホールド回路のリフレッシュサイクルを短縮すること
ができる利点が得られる。Therefore, according to the present invention, it is possible to shorten the cycle for reading out the waveform data required for each channel, and to obtain the advantage that the refresh cycle of the sample and hold circuit can be shortened.

「実施例」 第１図にこの発明の一実施例を示す。第１図において
１はアドレスカウンタ、２はセルメモリ、３はデータメ
モリ、４はセルレジスタ、６はオフセットレジスタ、７
は加算器、８はレジスタ、９はDA変換器、11はアナログ
スイッチ、12A〜12Nはサンプルホールド回路を示す点は
従来の回路と同じである。FIG. 1 shows an embodiment of the present invention. In FIG. 1, 1 is an address counter, 2 is a cell memory, 3 is a data memory, 4 is a cell register, 6 is an offset register, 7
Is an adder, 8 is a register, 9 is a DA converter, 11 is an analog switch, and 12A to 12N are the same as the conventional circuit in that they indicate sample and hold circuits.

この発明においてはセルメモリ２から読出した波形デ
ータをデータメモリ３にアドレス信号として与え、この
アドレス信号によって目的のデータを直接読出すように
構成する。In the present invention, the waveform data read from the cell memory 2 is supplied to the data memory 3 as an address signal, and the target data is directly read by the address signal.

このためにセルメモリ２には第２図に示すように各ピ
ン別（チャンネル別）にV_iHに関するデータ（ADR）、V
_iLに関するデータ（ADR）、I_Hに関するデータ（ADR）…
を記憶する。For this purpose, as shown in FIG. 2, the cell memory 2_stores data (ADR) and V
data on_iL (ADR), data on the I_H (ADR) ...
Is stored.

各データADR₁,ADR₂,ADR₃…ADR₁₆はセルレジスタ４に
一時ストアされ、データメモリ３のアドレス入力端子に
与えられる。Each of the data ADR₁ , ADR₂ , ADR₃ ... ADR₁₆ is temporarily stored in the cell register 4 and applied to an address input terminal of the data memory 3.

データメモリ３のアドレスの入力側にマルチプレクサ
14が設けられ、マルチプレクサ14の切替によってセルレ
ジスタ４にストアされたデータADR₁〜ADR₁₆がデータメ
モリ３に入力される。Multiplexer on the input side of the address of the data memory 3
The data ADR_{1 to} ADR₁₆ stored in the cell register 4 are input to the data memory 3 by switching of the multiplexer 14.

データメモリ３への書込時は入力端子14Aからアドレ
ス信号A₀〜A₁₄が与えられ、このアドレス信号A₀〜A₁₄が
マルチプレクサ14を通じてデータメモリ３のアドレス入
力端子に与えられ、データの書込が行なわれる。Writing to the data memory 3 the address signals A₀ to A₁₄ is supplied from the input terminal 14A, the address signal A₀ to A₁₄ is applied to the address input terminal of the data memory 3 through a multiplexer 14, data written Is performed.

データメモリ３には第３図に示すように記憶領域V_iH
にデータA₁〜A₁₆を書込み、記憶領域V_iLにデータB₁〜B
₁₆、を書込み、記憶領域I_HにデータC₁〜C₁₆を書込み、
記憶領域I_LにデータD₁〜D₁₆を書込み、記憶領域V_oHにデ
ータE₁〜E₁₆を書込み、記憶領域V_oLにデータF₁〜F₁₆を
書込み、記憶領域V_TTにデータG₁〜G₁₆を表として書込
む。The data memory 3 has a storage area_ViH as shown in FIG.
Write data A_{1 to} A₁₆ to the storage area_ViL and write data B_{1 to} B
_16, write, write data C₁ -C₁₆ in the storage area I_H,
The storage area I_L writes the data D₁ to D_16, the storage area V_oH write data E₁ to E_16, the storage area V_oL write data F₁ to F_16, the storage area V_TT data G₁ Write ~ G₁₆ as a table.

表の行方向はアドレスADR₁〜ADR₁₆によってアクセス
される。またアドレスADR₁〜ADR₁₆の上位ビットにより
記憶領域V_iH,V_iL,…V_TTが切替られる。Row of the table is accessed by the address ADR₁ ~ADR_16. The address ADR₁ ~ADR₁₆ upper bits the storage area V_iH of, V_iL, ... V_TT is switched.

従ってセルメモリ２のピンに対応する記憶領域からV
_iHに関するデータとしてADR₁が読出されると、データメ
モリ３の記憶領域V_iHのアドレスADR₁がアクセスされ、
データの例えばA₁が読出される。Therefore, V from the storage area corresponding to the pin of the cell memory 2
_When ADR₁ is read as data relating to_iH , address ADR₁ of storage area_ViH of data memory 3 is accessed,
For example A₁ of the data is read.

セルメモリ２のピンに対応する記憶領域のアドレス０
〜６を読出すことにより、ピンに与える波形データの各
記憶領域V_iH,V_iL,I_H,I_L,V_oH,V_oL,V_TTの全てのデータが
読出される。Address 0 of the storage area corresponding to the pin of the cell memory 2
By reading 6, each storage area V_iH waveform data to be supplied to the_{pin, V iL, I H, I} L, V oH, V oL, all data V_TT is read.

データメモリ３には第３図に示した表の領域の外にオ
フセットデータを記憶した領域が設けられる。このオフ
セットデータを記憶した領域はアドレスカウンタ１から
出力されるアドレス信号がコントローラ15を介してデー
タメモリ３に与えられて読出される。The data memory 3 is provided with an area for storing offset data in addition to the area of the table shown in FIG. An address signal output from the address counter 1 is supplied to the data memory 3 via the controller 15 and read from the area storing the offset data.

データメモリ３から読出されたオフセットデータはオ
フセットレジスタ６にストアされ、オフセットレジスタ
６にストアされたオフセットデータに続いて読出される
各ピンの波形データが加算器７で加算され、その加算結
果がレジスタ８にストアされ、DA変換器９とアナログス
イッチ11を通じてサンプルホールド回路12A〜12Nに与え
られる。The offset data read from the data memory 3 is stored in the offset register 6, and the offset data stored in the offset register 6 is added to the waveform data of each pin read subsequently by the adder 7, and the addition result is stored in the register. 8 and supplied to sample and hold circuits 12A to 12N through a DA converter 9 and an analog switch 11.

上述したこの発明の構成によればセルメモリ２から読
出したデータによってデータメモリ３に記憶した表を直
接読む構成としたから、セルメモリ２からデータを読出
すのと同時にデータメモリ３から所望の波形データを読
出すことができる。According to the configuration of the present invention described above, since the table stored in the data memory 3 is directly read by the data read from the cell memory 2, a desired waveform can be read from the data memory 3 at the same time data is read from the cell memory 2. Data can be read.

「発明の効果」 従ってこの発明によれば従来のようにセルメモリから
読出したデータとアドレスカウンタから出力されるアド
レスとを比較し、一致した時点で表に記憶した波形デー
タを読出す構成と比較して波形データの読出周期つまり
サンプルホールド回路に対するリフレッシュサイクルを
約1/4程度に短縮することができる。[Effect of the Invention] Therefore, according to the present invention, the data read from the cell memory is compared with the address output from the address counter, and the waveform data stored in the table is read out at the time of coincidence. As a result, the read cycle of the waveform data, that is, the refresh cycle for the sample and hold circuit can be reduced to about 1/4.

よってサンプルホールド回路12A〜12Nに対するリフレ
ッシュサイクルを短かくできるからアナログスイッチ11
の出力側に接続するサンプルホールド回路の数を増すこ
とができる。この結果全体の回路規模を小さくすること
ができる利点が得られる。Therefore, the refresh cycle for the sample-and-hold circuits 12A to 12N can be shortened.
Can be increased in the number of sample and hold circuits connected to the output side. As a result, there is obtained an advantage that the entire circuit scale can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の実施例に用いたセルメモリの内容を説明す
るための図、第３図はこの発明の実施例に用いたデータ
メモリの内容を説明するための図、第４図は従来の技術
を説明するためのブロック図、第５図は波形データの設
定状態の一例を説明するための波形図である。 1:アドレスカウンタ、2:セルメモリ、3:データメモリ、
4:セルレジスタ、6:オフセットレジスタ、7:加算器、8:
レジスタ、9:DA変換器、11:アナログスイッチ、12A〜12
N:サンプルホールド回路。FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a diagram for explaining the contents of a cell memory used in the embodiment of the present invention, and FIG. 3 is used in the embodiment of the present invention. FIG. 4 is a block diagram for explaining a conventional technique, and FIG. 5 is a waveform diagram for explaining an example of a setting state of waveform data. 1: address counter, 2: cell memory, 3: data memory,
4: Cell register, 6: Offset register, 7: Adder, 8:
Register, 9: DA converter, 11: Analog switch, 12A-12
N: Sample hold circuit.

Claims (1)

Translated fromJapanese

(57)【特許請求の範囲】(57) [Claims]【請求項１】A.波形データを表にして記憶したデータメ
モリと、 B.このデータメモリに記憶した波形データを読出すため
のアドレスを各ピンに与える波形データとして記憶した
セルメモリと、 C.データメモリから読出した波形データをDA変換するDA
変換器と、 D.このDA変換器から出力されるアナログ電圧を複数の分
岐路に分配するアナログスイッチと、 E.このアナログスイッチによって分配されるアナログ電
圧をサンプルホールドする複数のサンプルホールド回路
と、 によって構成した多チャンネル電圧電流発生装置。1. A data memory for storing waveform data in a table, B. a cell memory for storing an address for reading the waveform data stored in the data memory as waveform data for giving to each pin, C. DA to convert waveform data read from data memory to DA
A converter; D. an analog switch for distributing the analog voltage output from the DA converter to a plurality of branches; E. a plurality of sample and hold circuits for sampling and holding the analog voltage distributed by the analog switch; Multi-channel voltage / current generator constituted by: