【０００１】[0001]
【産業上の利用分野】本発明は、ＬＳＩ、チップコンデ
ンサ、チップ抵抗、チップトランジスタ等の素子を搭載
する基板およびそれを用いた半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a substrate on which elements such as an LSI, a chip capacitor, a chip resistor, and a chip transistor are mounted, and a semiconductor device using the same.
【０００２】[0002]
【従来の技術】図６は、従来の半導体装置を示し、テレ
ホンカードにほぼ等しい大きさを有する基板１の上面に
下地となる１〜３μｍのニッケルめっき層の上層に０．
２〜１．０μｍの金めっき層を積層化した配線パターン
２と、基板上に搭載されるＬＳＩチップ３とを有し、ボ
ンディングワイヤ４によって配線パターン２とＬＳＩチ
ップ３とを接続している。2. Description of the Related Art FIG. 6 shows a conventional semiconductor device, in which a nickel plating layer of 1 to 3 .mu.m is formed on the upper surface of a substrate 1 having a size substantially equal to that of a telephone card.
It has a wiring pattern 2 in which gold plating layers of 2 to 1.0 μm are laminated, and an LSI chip 3 mounted on a substrate, and the wiring pattern 2 and the LSI chip 3 are connected by bonding wires 4.
【０００３】基板１の材質は、例えば、ガラスエポキシ
樹脂、ガラスポリイミド樹脂、あるいは紙フェノール樹
脂等であり、厚さは０．５〜２．０ｍｍのものが通常選
択される。配線パターン２の形成は、基板１の全面に銅
箔を貼り、それをホトケミカルエッチング法により微細
加工した後に下地となるニッケルめっきを施し、更にそ
の上層に金めっきを施すことによって行っている。The material of the substrate 1 is, for example, a glass epoxy resin, a glass polyimide resin, a paper phenol resin or the like, and a material having a thickness of 0.5 to 2.0 mm is usually selected. The wiring pattern 2 is formed by attaching a copper foil to the entire surface of the substrate 1, subjecting the copper foil to fine processing by a photochemical etching method, applying nickel plating as a base, and further applying gold plating to the upper layer.
【０００４】ボンディングワイヤ４は、２５〜３５μｍ
の径を有する金線が通常用いられる。また、図示しない
他のチップ抵抗器、チップコンデンサ、トランジスタ、
ダイオード等も同時に搭載される。The bonding wire 4 is 25 to 35 μm
Is usually used. Also, other chip resistors (not shown), chip capacitors, transistors,
A diode and the like are also mounted at the same time.
【０００５】これらのチップ部品の搭載には半田ペース
トや銀ペーストが用いられている。即ち、チップ部品を
搭載する基板側配線パターンの一部分にメタルマスク等
を用いて半田ペーストを印刷し、その後チップ部品を自
動搭載してリフロー炉を通して半田付けを行っている。A solder paste or a silver paste is used for mounting these chip components. That is, a solder paste is printed on a part of the wiring pattern on the substrate side on which the chip component is mounted, using a metal mask or the like, and then the chip component is automatically mounted and soldered through a reflow furnace.
【０００６】[0006]
【発明が解決しようとする課題】しかし、従来の半導体
装置には以下に示す問題がある。 (1) 配線パターンを形成する金めっきは、厚さ０．１μ
ｍ当たり￥10,000／m2（加工費のみ、片面めっき）と高
価であり、基板が小型の場合には加工費の占めるウェイ
トが高く割高となる。 (2) ワイヤボンディング法により半導体チップと配線パ
ターンとを接続しているため、これに使用される金線が
高価である。 (3) ワイヤボンディング法におけるインナーリードのピ
ッチは１２０μｍが限度であることから、基板の小型化
に限度があることと、高性能化により半導体チップが多
ピン化されて大型化すると、面積の限られた基板上に搭
載することが不可能になる。 従って、本発明の目的は半導体チップが多ピン化したと
しても容易に搭載でき、低コストでコンパクトに形成で
きる素子搭載基板を提供することにある。However, the conventional semiconductor device has the following problems. (1) Gold plating to form the wiring pattern is 0.1μ
The cost is as high as $ 10,000 / m2 (processing cost only, single-sided plating), and when the substrate is small, the weight occupied by the processing cost is high and expensive. (2) Since the semiconductor chip and the wiring pattern are connected by the wire bonding method, the gold wire used for this is expensive. (3) Since the inner lead pitch in the wire bonding method is limited to 120 μm, there is a limit to the miniaturization of the substrate. It becomes impossible to mount it on the board that has been set. Accordingly, it is an object of the present invention to provide an element mounting substrate which can be easily mounted even when the number of pins of the semiconductor chip is increased, and which can be formed at low cost and compactly.
【０００７】また、本発明の他の目的は半導体チップと
基板との良好な接合性、および信頼性を有し、低コスト
で製造できる半導体装置を提供することにある。It is another object of the present invention to provide a semiconductor device which has good bonding properties between a semiconductor chip and a substrate and reliability and can be manufactured at low cost.
【０００８】[0008]
【課題を解決するための手段】本発明は半導体チップと
基板都の良好な接合性、および信頼性を有し、低コスト
で製造できるようにするため、ＬＳＩ、チップコンデン
サ、チップ抵抗、チップトランジスタ等の回路構成部品
が接続されたＴＡＢリードのリード部と素子搭載基板の
配線パターンとが、錫を６０〜９０％の範囲で含有する
Ａｕ−Ｓｎ合金によって固定されており、前記Ａｕ−Ｓ
ｎ合金は前記リードの表面に設けたＡｕメッキ層と前記
配線パターンの表面に設けた錫めっき層とを当接して熱
処理することにより形成されたものである半導体装置を
提供する。SUMMARY OF THE INVENTION According to the present invention, an LSI, a chip capacitor, a chip resistor, a chip transistor and the like are provided so that the semiconductor chip and the substrate can be manufactured at a low cost with good bonding and reliability. Circuit components such as
Of the TAB lead to which the
The wiring pattern contains tin in a range of 60 to 90%.
Au-Sn is fixed by an Au-Sn alloy.
The n alloy isheated by bringingan Au plating layer provided on the surface of the lead into contact witha tin plating layerprovided on the surface of the wiring pattern.
Providedis a semiconductor device formed by processing .
【０００９】[0009]
【００１０】[0010]
【作用】本発明によると、基板上の配線パターンの表面
に形成された３〜２０μｍの錫めっき層がリード等接続
端子部に金めっき層を有する回路構成部品と基板との接
合工程における熱処理によって溶融し、ある一定の割合
で金と錫が同時に晶出することにより共晶合金を生じ
る。この共晶合金は、金あるいは錫の融点よりも低い温
度で融解するので、接続端子部と基板の配線パターンと
の低融点接合が可能になる。一般に知られている金錫共
晶合金の組成は、Ａｕ８２重量％−Ｓｎ１８重量％であ
り、この合金による共晶接合はセラミック封止ＬＳＩパ
ッケージの金属キャップ接続等に採用されているが、共
晶点が２９３℃で接合温度が高いという難点がある。こ
れに対して本発明の金錫共晶合金の組成はＡｕ１０〜４
０重量％−Ｓｎ６０〜９０重量％で金の比重が少なく、
低温接合可能な点に特徴を有するものである。According to the present invention, a tin plating layer of 3 to 20 μm formed on the surface of a wiring pattern on a substrate is subjected to heat treatment in a bonding step between a circuit component having a gold plating layer on a connection terminal portion such as a lead and a substrate. The eutectic alloy is formed by melting and simultaneous crystallization of gold and tin at a certain rate. Since this eutectic alloy melts at a temperature lower than the melting point of gold or tin, low-melting junction between the connection terminal portion and the wiring pattern on the substrate becomes possible. The composition of a generally known gold-tin eutectic alloy is 82% by weight of Au-18% by weight of Sn, and eutectic bonding using this alloy is employed for connecting a metal cap of a ceramic sealed LSI package. There is a disadvantage that the junction temperature is high at 293 ° C. On the other hand, the composition of the gold-tin eutectic alloy of the present invention is Au10-4
0% by weight-Sn 60 to 90% by weight, the specific gravity of gold is small,
The feature is that low-temperature bonding is possible.
【００１１】〔実施例１〕以下、本発明の素子搭載基板
およびそれを用いた半導体装置を図面を基に詳細に説明
する。[Embodiment 1] Hereinafter, an element mounting board of the present invention and a semiconductor device using the same will be described in detail with reference to the drawings.
【００１２】図１は、本発明の一実施例を示し、基板１
の上面には厚さ３〜２０μｍの錫めっきが表面に施され
た配線パターン６を有し、この配線パターン６にＴＡＢ
方式により搭載されたＬＳＩチップ３がＴＡＢリード５
を介して接続されている。FIG. 1 shows an embodiment of the present invention.
Has a wiring pattern 6 having a thickness of 3 to 20 μm and plated with tin on its surface.
LSI chip 3 mounted by the method is TAB lead 5
Connected through.
【００１３】ＴＡＢリード５は、ベースとなるポリイミ
ドに厚さ１８〜３５μｍの銅箔をエポキシ系等の接着剤
で貼り合わせ、ホトケミカルエッチング法によって微細
加工を施すことにより形成され、さらに表面に厚さ１〜
３μｍのニッケルめっきを下地とする厚さ０．３〜１．
５μｍの金めっきが施される。The TAB lead 5 is formed by laminating a 18 to 35 μm thick copper foil to polyimide as a base with an adhesive such as an epoxy resin and performing fine processing by a photochemical etching method. Sa1
0.3-1. Thickness based on 3 μm nickel plating
5 μm gold plating is applied.
【００１４】以下に、このＴＡＢリード５とＬＳＩチッ
プ３との接続について、図２を参照しながら説明する。Hereinafter, the connection between the TAB lead 5 and the LSI chip 3 will be described with reference to FIG.
【００１５】図２は、ポリイミドフィルムをベースと
し、接着剤等により表面に銅箔を貼り合わせてホトケミ
カルエッチング法により微細配線加工されたＴＡＢテー
プキャリア７の平面図である。FIG. 2 is a plan view of a TAB tape carrier 7 which is based on a polyimide film and has a fine wiring processed by a photochemical etching method with a copper foil adhered to the surface with an adhesive or the like.
【００１６】このＴＡＢテープキャリア７は、内側に角
形状に開口するデバイスホール８と、デバイスホール８
の外側に開口しているアウターリードボンディングホー
ル９とを有する。The TAB tape carrier 7 has a device hole 8 which opens in a square shape inside, and a device hole 8.
And an outer lead bonding hole 9 which is open to the outside.
【００１７】デバイスホール８にはインナーリード１０
が突き出しており、ＬＳＩチップ３に凸状に設けられる
バンプ１１に接続されている。一方、アウターリードボ
ンディングホール９にはアウターリード１２が突き出し
ている。The device hole 8 has an inner lead 10
Are protruding and connected to bumps 11 provided on the LSI chip 3 in a convex shape. On the other hand, an outer lead 12 protrudes from the outer lead bonding hole 9.
【００１８】これらの加工は、ＴＡＢテープ製造ライン
を用いて送り穴１３による自動送りラインで行われた
後、自動一括ボンディングラインに送られてＬＳＩチッ
プ３の接合が行われる。These processes are performed on an automatic feed line through a feed hole 13 using a TAB tape production line, and then sent to an automatic batch bonding line to join the LSI chips 3.
【００１９】ＬＳＩチップ３の接合後、図示された切離
し線１４，あるいは切離し線１６においてＴＡＢテープ
キャリア７から切り離すことにより、リード付きＬＳＩ
（図示せず）が得られる。After the LSI chip 3 is joined, it is separated from the TAB tape carrier 7 at the separation line 14 or 16 shown in FIG.
(Not shown) is obtained.
【００２０】この方法によると、インナーリードのピッ
チはワイヤボンディング法の半分以下である５０μｍ
（リード幅２５μｍ、スペース２５μｍ）まで微細化す
ることができので、切離しせん１６で切断してＴＡＢテ
ープキャリア７から切離すとコンパクトなリード付きＬ
ＳＩを提供できる。According to this method, the pitch of the inner leads is 50 μm, which is less than half that of the wire bonding method.
(Lead width 25 μm, space 25 μm), so cut with TAB 16 and separate from TAB tape carrier7 to obtain a compact L with lead.
SI can be provided.
【００２１】切離し線１６で切断して得られたリード付
きＬＳＩの場合、基板への接合が微細接続となるので高
位置精度の接合機を使用する。In the case of an LSI with leads obtained by cutting along the separating line 16, a bonding machine with high positional accuracy is used because the bonding to the substrate is fine connection.
【００２２】一方、切離し線１４で切断することもでき
る。この場合はリード付きＬＳＩの基板１への接合は容
易となる。On the other hand, it is also possible to cut at the separating line 14. In this case, bonding of the leaded LSI to the substrate 1 becomes easy.
【００２３】以下に、上記したリード付きＬＳＩを基板
に搭載する方法について説明する。A method for mounting the above-described LSI with leads on a substrate will be described below.
【００２４】図３は、ニッケル下地の金めっき１７を層
状に有するリード付きＬＳＩのリード１８と、基板１に
設けられ、厚さ３〜２０μｍの錫めっき１９を層状に有
する配線パターン２０との位置合わせ断面を示す。FIG. 3 shows the positions of the leads 18 of a leaded LSI having gold plating 17 under nickel as a layer and a wiring pattern 20 provided on the substrate 1 and having a layer of tin plating 19 having a thickness of 3 to 20 μm. The combined cross section is shown.
【００２５】この位置合わせ完成後、温度３５０℃に設
定されたヒートツール２１によって図４に示すように上
方からリード当たり１〜５ｇで３〜５秒加圧する。ヒー
トツール２１の設定温度を３５０℃とするのは、Ａｕ−
ＳｎにおけるＳｎの重量％が６０％以上では３２０℃以
上で均一組成の液相となるからである。After the completion of the alignment, pressure is applied from above by 1 to 5 g per lead for 3 to 5 seconds by the heat tool 21 set at a temperature of 350 ° C. as shown in FIG. The setting temperature of the heat tool 21 is set to 350 ° C.
This is because when the weight percent of Sn in Sn is 60% or more, the liquid phase becomes a homogeneous composition at 320 ° C. or more.
【００２６】このことにより錫めっき１９が溶け出して
金めっき１７と反応し、Ａｕ−Ｓｎの共晶層２２が形成
される。As a result, the tin plating 19 elutes and reacts with the gold plating 17 to form the eutectic layer 22 of Au—Sn.
【００２７】この金めっき１７と錫めっき１９の溶融に
よる接合の過程を以下に説明する。The process of joining the gold plating 17 and the tin plating 19 by melting will be described below.
【００２８】図５は、Ａｕ−Ｓｎ系の平衡状態図を示
し、横軸に合金組成（重量％および原子％）を、縦軸に
温度を示している。位置合わせされて当接している金め
っき１７と錫めっき１９は、３５０℃に設定されたヒー
トツール２１によって加圧されることにより急激に温度
が上昇し、２３２℃において錫めっき１９が溶融する。
この流れ出した錫は瞬時に金めっき１７と反応し、２１
７℃において共晶反応が起こり共晶層が生じる。FIG. 5 shows an equilibrium state diagram of the Au—Sn system, in which the horizontal axis indicates the alloy composition (% by weight and the atomic%) and the vertical axis indicates the temperature. The gold plating 17 and the tin plating 19 which are aligned and contact with each other are rapidly heated by being pressed by the heat tool 21 set at 350 ° C., and the tin plating 19 is melted at 232 ° C.
The tin which has flowed out instantly reacts with the gold plating 17 and becomes
At 7 ° C., a eutectic reaction occurs to form a eutectic layer.
【００２９】このときの共晶層の組成は、図５に示され
るようにＳｎ８５重量％であり、この濃度まで金が錫の
中に溶け出すことによりＡｕ−Ｓｎ合金の溶湯として存
在する。更に温度が上昇すると共晶層はこの組成を突破
する。The composition of the eutectic layer at this time is, as shown in FIG. 5, 85% by weight of Sn, and gold is dissolved in tin up to this concentration to exist as a molten metal of the Au-Sn alloy. As the temperature further increases, the eutectic layer breaks through this composition.
【００３０】一方、ヒートツール２１の温度は前述のよ
うに３５０℃に設定してあることから、共晶層の温度は
約２０℃低い温度３３０℃までしか上昇しない。即ち、
共晶層の組成はＳｎ６０％以下になることはない。On the other hand, since the temperature of the heat tool 21 is set at 350.degree. C. as described above, the temperature of the eutectic layer rises only to about 330.degree. That is,
The composition of the eutectic layer does not fall below Sn 60%.
【００３１】この状態でヒートツール２１の電源を切る
と、共晶層の温度は急激に低下し、図５に示される液相
線のカーブに沿って固化が進行する。温度が２００℃以
下となった時点で圧力を解除することによりリード１８
と配線パターン２０との接合が完了する。When the power of the heat tool 21 is turned off in this state, the temperature of the eutectic layer rapidly decreases, and solidification proceeds along the liquidus curve shown in FIG. The pressure is released when the temperature falls below 200 ° C.
And the wiring pattern 20 are completed.
【００３２】これに対し、図５においてＳｎ６０重量％
未満では急激に液相線が上昇しており、例えば、Ｓｎ４
０重量％では４１８℃以上で均一組成の液相となること
が示されている。このため、共晶層のＡｕ−Ｓｎの組成
を常にＳｎ６０〜９０重量％に管理することによってリ
ード１８と配線パターン２０とが比較的低温で接合され
る。On the other hand, in FIG.
If it is less than 10, the liquidus line sharply rises.
It is shown that a liquid phase having a uniform composition is obtained at 418 ° C. or higher at 0% by weight. Therefore, the lead 18 and the wiring pattern 20 are joined at a relatively low temperature by always controlling the composition of Au-Sn in the eutectic layer to 60 to 90% by weight of Sn.
【００３３】上記した方法でリード付きＬＳＩと基板と
を接合する利点を以下に示す。 (1) Ａｕ８０重量％以上の高濃度Ａｕの接合と比較し
て、低い温度で接合ができる。Ａｕ８０重量％以上の接
合では接合ツール温度は４５０℃が必要である。 (2) 接合部の信頼性が高い。図５の状態図に示すよう
に、Ａｕ−Ｓｎの脆い金属間化合物が出来にくく温度サ
イクル等による熱膨張歪サイクルに対する信頼性が極め
て高くなる。 (3) Ａｕめっきが薄くて良いため、材料費が安くなる。 (4) 低温接合できるため、基板の高耐熱性をそれ程必要
とせず、また時間も短いので、通常のガラスエポキシ等
が使用できる。 (5) 接合時間が短い。高金濃度の接合と比較して融点の
低いＳｎが多いため、溶け出しが早く短時間の接合がで
きる。The advantages of joining a leaded LSI and a substrate by the above-described method are as follows. (1) Bonding can be performed at a lower temperature as compared with bonding of high concentration Au of 80% by weight or more. For joining of 80% by weight or more of Au, the joining tool temperature needs to be 450 ° C. (2) High reliability of the joint. As shown in the state diagram of FIG. 5, it is difficult to form a fragile intermetallic compound of Au—Sn, and the reliability against a thermal expansion strain cycle due to a temperature cycle or the like becomes extremely high. (3) The material cost is reduced because the Au plating can be thin. (4) Since low-temperature bonding can be performed, high heat resistance of the substrate is not required so much, and since the time is short, ordinary glass epoxy or the like can be used. (5) Short joining time. Since there is more Sn having a lower melting point than bonding with a high gold concentration, melting is quick and bonding can be performed in a short time.
【００３４】また、チップ部品等をこの基板に搭載する
場合に、通常の半田ペーストを印刷するリフロー半田法
を実施することも可能である。When mounting chip parts and the like on this substrate, it is also possible to carry out a reflow soldering method for printing a normal solder paste.
【００３５】その際、接合の順序は１００５等のチップ
型コンデンサ、抵抗器等を最初にプリフラックスにより
接合し、その後ＬＳＩチップをＴＡＢリードでヒートツ
ールにより接合するのが好ましい。しかし、この逆でも
何ら問題はない。At this time, it is preferable that a chip type capacitor such as 1005, a resistor and the like be joined first by a pre-flux, and then the LSI chip be joined by a TAB lead by a heat tool. However, the reverse is not a problem.
【００３６】この方法について詳述すると、通常のチッ
プ部品は端子の表面にＡｇ−Ｐｂ等のペーストが印刷さ
れていることから、この面を基板のＳｎめっき部にプリ
フラックス等により固定した後にリフロー炉に流すこと
により、Ｓｎめっきが溶け出して一括リフロー接続され
る。This method will be described in detail. In a normal chip component, since a paste such as Ag-Pb is printed on the surface of the terminal, this surface is fixed to the Sn plating portion of the substrate by a pre-flux or the like and then reflowed. By flowing into the furnace, the Sn plating melts out and is connected by batch reflow.
【００３７】即ち、Ａｕ−Ｓｎ接合部の融点は共晶半田
（６０重量％Ｓｎ−Ｐｂ）の１８０℃よりもはるかに高
いために接合部が剥がれる心配がない。また、基板によ
るとすべての部品を半田ペーストなしで接続することが
できる。That is, since the melting point of the Au—Sn junction is much higher than 180 ° C. of the eutectic solder (60% by weight Sn—Pb), there is no fear that the junction is peeled off. Further, according to the substrate, all components can be connected without using solder paste.
【００３８】チップ部品は端子が２個のため、ヒートツ
ールを用いる必要がなく一括リフローができる。チップ
部品の場合はヒートツールで圧力を付加することはせず
に自重のみで接合させるので、良好な沈み込み、広がり
を得るために錫めっきを１５〜２０μｍの厚さ施すのが
良い。Since the chip component has two terminals, batch reflow can be performed without using a heat tool. In the case of chip components, since they are joined only by their own weight without applying pressure with a heat tool, it is preferable to apply tin plating to a thickness of 15 to 20 μm to obtain good sinking and spreading.
【００３９】〔実施例２〕厚さ１．０ｍｍのガラスポリ
イミドに厚さ１８μｍの銅箔を貼り合わせ、５０×５０
ｍｍ角の形状を有する基板を作成した。Example 2 A copper foil having a thickness of 18 μm was laminated to a glass polyimide having a thickness of 1.0 mm, and a 50 × 50
A substrate having a shape of mm square was prepared.
【００４０】次に、基板の表面に２００ピンの端子を有
し、ＴＡＢリード法によって接続される３個のＬＳＩチ
ップを接続できる配線パターンをホトケミカルエッチン
グ法によって形成し、その他チップ部品を搭載できるパ
ッドを５個形成する。Next, a wiring pattern having terminals of 200 pins on the surface of the substrate and capable of connecting three LSI chips connected by the TAB lead method is formed by photochemical etching, and other chip components can be mounted. Five pads are formed.
【００４１】次に、チップ部品を搭載する端子部を除
き、厚さ２０μｍのエポキシ系ソルダーレジストを施す
ことによって基板表面をコートし、さらに端子部には厚
さ１５μｍの錫めっきを施す。Next, the surface of the substrate is coated by applying an epoxy solder resist having a thickness of 20 μm except for the terminal portion on which the chip component is to be mounted, and the terminal portion is further plated with tin having a thickness of 15 μm.
【００４２】次に、ＬＳＩチップを用意し、その２００
ピンの電極をシングルポイントボンディング法によって
ＴＡＢテープキャリアに接続する。ＬＳＩチッブの電極
側には２０μｍ厚さの金めっきのバンプが形成されてお
り、その部分にＴＡＢテープキャリアのインナーリード
を当接してシングルポイントポンダーによりサーモソニ
ック接続する。Next, an LSI chip is prepared.
Pin electrode by single point bonding method
Connect toTAB tape carrier . A gold-plated bump having a thickness of 20 μm is formed on the electrode side of the LSI chip, and an inner lead of aTAB tape carrier is brought into contact with the bump to perform thermosonic connection with a single point bonder.
【００４３】次に、ＬＳＩチップの接続されたＴＡＢチ
ープキャリアを実施例１における切離し線１６で接続し
てＴＡＢテープキャリア７から切り離し、リード付きＬ
ＳＩとする。このリード付きＬＳＩを基板の錫めっき端
子部に当接してヒートツール法により接続を行う。Next, separated from theTAB tape carrier 7 by connecting the connected TAB cheap carrier LSI chip separation line 16 in the first embodiment,with the lead L
SI . TheLSI withleads is brought into contactwith the tin-plated terminal portion of the substrate and is connected by a heat tool method.
【００４４】接合の条件は、ツール温度３５０℃、荷重
２ｇ／リード、時間３秒間とし、ツール圧力を保持した
ままの冷却時間（ヒーター電源オフタイム）は３秒とす
る。この方法によって３個のＬＳＩチップを全部搭載
後、１０ｍｍ×５ｍｍ形状のチップコンデンサを５個、
プリフラックス法により接続する。The joining conditions are as follows: the tool temperature is 350 ° C., the load is 2 g / lead, the time is 3 seconds, and the cooling time (heater power off time) while maintaining the tool pressure is 3 seconds. After mounting all three LSI chips by this method, fivechip capacitors of 10 mm × 5 mmshape are formed.
Connect by pre-flux method.
【００４５】プリフラックス法によるチップコンデンサ
の接続は、錫めっき面に高分子系の無洗浄タイプのプリ
フラックスを塗布して、その接着力を利用してチッブ部
品を搭載し、２１０℃×５分間のリフロー炉（Ｎ2ガス
リフロー炉）に通すことにより行う。For connection of thechip capacitor by the pre-flux method, a polymer-based non-cleaning type pre-flux is applied to the tin-plated surface, and a chip component is mounted by utilizing the adhesive force. It is carried out by passing through a reflow furnace (N2 gas reflow furnace) at 5 ° C. × 5 minutes.
【００４６】この試作の結果、ＬＳＩチップのＡｕ−Ｓ
ｎ接合部はリフロー炉を通しても再溶融しないこと、お
よびチップ部品の搭載が半田ペーストを用いないで接続
可能なことが実証された。（ＴＡＢリード側は、銅箔厚
さ３５μｍ、ニッケルめっき３μｍ、金めっき０．５μ
ｍが施されている。）As a result of this prototype, the Au-S
It has been proved that the n-junction does not re-melt even through a reflow furnace, and that the mounting of chip components can be connected without using solder paste. (The TAB lead side has a copper foil thickness of 35 μm, nickel plating of 3 μm, and gold plating of 0.5 μm
m is given. )
【００４７】〔実施例３〕実施例２において、ＬＳＩチ
ップの接続されたＴＡＢテープキャリアを切離し線１４
で切断した。基板側の配線パターンは切離し線１４の形
状に合わせて別に作った。後述となるが、ＬＳＩチップ
のピッチは１００μｍである。実施例２ではこの１００
μｍピッチでの接続を行ったのに対して、実施例３では
２００μｍピッチでの接続となった。このため、ＬＳＩ
チップの搭載は２個とした。[Third Embodiment] In the second embodiment, the TAB tape carrier to which the LSI chip is connected is
Cut. The wiring pattern on the substrate side was separately formed according to the shape of the separation line 14. As will be described later, the pitch of the LSI chip is 100 μm. In the second embodiment, this 100
While the connection was performed at a pitch of μm, in Example 3, the connection was performed at a pitch of 200 μm. For this reason, LSI
Two chips were mounted.
【００４８】〔実施例４〕実施例２において、基板材料
に厚さ１．０ｍｍのガラスエポキシ樹脂を使用した。Example 4 In Example 2, a glass epoxy resin having a thickness of 1.0 mm was used as a substrate material.
【００４９】〔実施例５〕実施例２において、錫めっき
の厚さを７μｍとし、チップ部材の搭載に半田ペースト
法を用いた。Fifth Embodiment In the second embodiment, the thickness of the tin plating is set to 7 μm, and a solder paste method is used for mounting the chip member.
【００５０】基板へのめっきとしては、錫めっきの他に
次にようなめっきを施して接続する方法があるが、錫め
っき法が一番優れる理由を以下に述べる。 （１）Ｓｎ６０％−Ｐｂめっき − 共晶半田 融点が低いため（１８０℃）、１５０℃高温保持試験で
の銅リードの溶蝕現象がおこり、リードがなくなる。ま
た、チップ部品の一部が一括リフローを後工程に入れた
場合に接合部が剥がれる。 （２）Ｓｎ４０％−Ｐｂめっき − 逆共晶半田 （１）と同様共晶組成Ｓｎ６０％−Ｐｂが合金層の中に
必ず一部できるので、（１）よりは良いが同様の問題が
出る。 （３）Ａｕ、Ａｇ、Ｐｂ等の貴金属めっき 融点が高く、接合温度が高いため、基板の高温耐熱性が
要求され、基板の材料選択を厳しくしなければならず高
価となる。As a plating method for a substrate, there is a method of applying a plating method as described below in addition to a tin plating method. The reason why the tin plating method is most excellent will be described below. (1) Sn 60% -Pb plating-eutectic solder The melting point is low (180 ° C.), so that the copper lead erodes in the 150 ° C. high-temperature holding test, and the lead disappears. In addition, when a part of the chip component is subjected to batch reflow in a post-process, the joint is peeled off. (2) Sn 40% -Pb plating-Reverse eutectic solder Since eutectic composition Sn 60% -Pb can always be partially formed in the alloy layer as in (1), it is better than (1) but has the same problem. (3) Noble metal plating of Au, Ag, Pb, etc. Since the melting point is high and the bonding temperature is high, high temperature heat resistance of the substrate is required, and the selection of the material of the substrate must be strict, resulting in high cost.
【００５１】[0051]
【発明の効果】以上説明した通り、本発明によれば、回
路構成部品が接続されたＴＡＢのリード部に形成された
金めっき層と、素子搭載基板の配線パターンの表面に形
成された錫めっき層とを当接して熱処理することによっ
て生ずる６０〜８０％の範囲で錫を含有するＡｕ−Ｓｎ
合金により、前記リード部を前記配線パターンに固定し
たものであるから、半導体チップ等と基板との良好な接
合性、および信頼性が得られ、低コストの半導体装置を
提供することができる。As described above, according to the present invention, thecircuit
Formed on the lead of the TAB to which the road components are connected
Formed on the surface of the gold plating layer and the wiring pattern of the device mounting board
Au-Sn containing tin in the range of 60 to 80%, which is generated by abutting and heat-treatingthe formed tin plating layer.
Thelead is fixedto the wiring pattern by an alloy.
Therefore, good bonding properties and reliability betweenthe semiconductor chip and the substrate can be obtained, and a low-costsemiconductor device can be manufactured.
Can beprovided .
【図１】本発明の半導体装置を示す断面図である。FIG. 1 is a sectional view showing a semiconductor device of the present invention.
【図２】ＴＡＢテープキャリアを示す平面図である。FIG. 2 is a plan view showing a TAB tape carrier.
【図３】リード１８と配線パターン２０の接合を示す断
面図である。FIG. 3 is a cross-sectional view showing a connection between a lead 18 and a wiring pattern 20.
【図４】ヒートツール２１による加圧を示す説明図であ
る。FIG. 4 is an explanatory diagram showing pressurization by a heat tool 21.
【図５】Ａｕ−Ｓｎ系の平衡状態図である。FIG. 5 is an equilibrium state diagram of an Au—Sn system.
【図６】従来の半導体装置を示す断面図である。FIG. 6 is a sectional view showing a conventional semiconductor device.
１ 基板 ２ 配線パター
ン ３ 半導体チップ ４ ボンディン
グワイヤ ５ ＴＡＢリード ６ 配線パター
ン ７ ＴＡＢテープキャリア ８ デバイスホ
ール ９ アウターリードボンディングホール １０ インナーリード １１ バンプ １２ アウターリード １３ 送り穴 １４ 切離し線 １６ 切離し線 １７ 金めっき １８ リード １９ 錫めっき ２０ 配線パター
ン ２１ ヒートツール ２２ 共晶層DESCRIPTION OF SYMBOLS 1 Substrate 2 Wiring pattern 3 Semiconductor chip 4 Bonding wire 5 TAB lead 6 Wiring pattern 7 TAB tape carrier 8 Device hole 9 Outer lead bonding hole 10 Inner lead 11 Bump 12 Outer lead 13 Feed hole 14 Separation line 16 Separation line 17 Gold plating 18 Lead 19 Tin plating 20 Wiring pattern 21 Heat tool 22 Eutectic layer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 富男 茨城県日立市助川町３丁目１番１号 日 立電線株式会社 電線工場内 (56)参考文献 特開 平３−141683（ＪＰ，Ａ) 特開 平３−188694（ＪＰ，Ａ) 特開 昭62−200792（ＪＰ，Ａ) 特開 昭63−260098（ＪＰ，Ａ) 特開 平５−55635（ＪＰ，Ａ) 特公 平５−3741（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H05K 3/34 512 H05K 3/34 501 H05K 3/32,3/24──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Tomio Murakami 3-1-1, Sukekawacho, Hitachi City, Ibaraki Prefecture Inside the cable plant of Hitachi Cable Co., Ltd. (56) References JP-A-3-141683 (JP, A) JP-A-3-188694 (JP, A) JP-A-62-200792 (JP, A) JP-A-63-260098 (JP, A) JP-A-5-55635 (JP, A) Japanese Patent Publication No. 5-3741 (JP, B2) (58) Field surveyed (Int. Cl.6 , DB name) H05K 3/34 512 H05K 3/34 501 H05K 3/32, 3/24
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