【０００１】[0001]
【産業上の利用分野】本発明はパルス幅補正回路に関
し、特にコンピュータ等のディジタル論理回路で使用さ
れるパルス信号のパルス幅を適切に補正する回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse width correction circuit, and more particularly to a circuit for appropriately correcting the pulse width of a pulse signal used in a digital logic circuit such as a computer.
【０００２】[0002]
【従来の技術】従来のディジタル論理回路素子を実装し
た基板においては、配線容量や配線間容量等が無視でき
ず、また実装基板間の布線容量等もあり、伝送するパル
ス信号のパルス幅がしばしば狭小化してしまい、後段の
素子を正常に動作させるだけのパルス波形が確保され
ず、例えばレジスタのラッチに必要とするだけのパルス
幅のクロック信号が印加できない等の問題点があった。2. Description of the Related Art In a board on which a conventional digital logic circuit element is mounted, wiring capacity and inter-wiring capacity cannot be ignored, and there is also wiring capacity between mounting boards. There is a problem that the width is often narrowed, and a pulse waveform enough to normally operate a subsequent-stage element cannot be secured. For example, a clock signal having a pulse width necessary for latching a register cannot be applied.
【０００３】このような問題点を引き起す狭小化現象
は、パルス波形が有する低域周波数成分に比較して、高
域周波数成分の伝送損失が大きい事等に起因するので、
本質的解決手段を簡単な構成で実現することは難しい。
そこで、ある程度狭小化してしまったパルス波形をもと
の正常波形に近い状態にもどす回路を、適宜介在させる
技術が考えられる。[0003] The narrowing phenomenon causing such a problem is caused by the fact that the transmission loss of the high frequency component is larger than that of the low frequency component of the pulse waveform.
It is difficult to realize the essential solution with a simple configuration.
Therefore, a technique of appropriately interposing a circuit for returning the pulse waveform, which has been narrowed to some extent, to a state close to the original normal waveform can be considered.
【０００４】このような回路技術を示す第１の従来技術
として図５の回路図を参照すると、この回路は、入力信
号を一方の入力とするとともに、この入力信号を遅延回
路１０を介して他方の入力とするＯＲゲート１１からな
る簡単な回路である。Referring to the circuit diagram of FIG. 5 as a first prior art showing such a circuit technique, this circuit takes an input signal as one input and converts the input signal through a delay circuit 10 to the other input. Is a simple circuit composed of an OR gate 11 which is an input of the OR gate 11.
【０００５】この回路の動作を示す図６（Ａ）を参照す
ると、入力信号は遅延回路１０を介して、所定時間遅延
したパルスとなり、ＯＲゲート１１の出力にはこの遅延
時間だけパルス幅の増大した波形が得られる。Referring to FIG. 6A showing the operation of this circuit, the input signal becomes a pulse delayed by a predetermined time via delay circuit 10, and the output of OR gate 11 increases the pulse width by this delay time. The obtained waveform is obtained.
【０００６】しかしながら、図６（Ｂ）に示すように、
パルス幅の小さい入力信号が入来した場合には、遅延出
力との重複部分がなくなるため、ＯＲゲート１１の出力
は二つのパルス波形となり、これでは後段の論理素子が
誤動作となる等の問題がある。[0006] However, as shown in FIG.
When an input signal with a small pulse width is received, there is no overlap with the delayed output, so that the output of the OR gate 11 has two pulse waveforms, which causes a problem that a logic element at the subsequent stage malfunctions. is there.
【０００７】また第２の従来技術として図７の回路図を
参照すると、この回路は、入力信号が印加されるＣＭＯ
Ｓインバータ２１を設け、この出力に抵抗２４とコンデ
ンサ２５との直列回路が接続され、この共通接続点即ち
節点２６の信号を入力とするＣＭＯＳインバータ２２の
出力を出力信号となし、入力信号をゲート入力とするＮ
チャネル・エンハンスメント型電界効果トランジスタ２
３を節点２６と接地との間に接続している。Referring to the circuit diagram of FIG. 7 as a second prior art, this circuit is a CMO to which an input signal is applied.
An S-inverter 21 is provided, a series circuit of a resistor 24 and a capacitor 25 is connected to the output, the output of the CMOS inverter 22 having the signal at the common connection point, that is, the node 26 as an input signal, and the input signal gated. N as input
Channel enhancement type field effect transistor 2
3 is connected between the node 26 and the ground.
【０００８】この回路の動作を示す図８（Ａ）を参照す
ると、まず入力信号がＣＭＯＳインバータ２１とＮｃｈ
エンハンスメント型トランジスタ２３のゲートに入力さ
れる。入力信号の立ち上がりでは、ＣＭＯＳインバータ
２１の出力は低レベルになり、更にＮｃｈエンハンスメ
ント型トランジスタ２３が導通する為、節点２６は低レ
ベルに変化しようとする。この時、コンデンサ２５には
入力信号の立ち上がる前の状態として、節点２６の信号
が高レベルの時にコンデンサ２５に充電されていた電荷
が放電される為の時間ｔｄ１がかかる。次に、入力信号
の立ち下がり時には、トランジスタ２３は非導通とな
り、インバータ２１の出力が高レベルに変化しようとす
る。この時、コンデンサ２５には抵抗２４を通して電荷
が充電される為の時間ｔｄ２がかかる。ここで、節点２
６の信号が低レベルに変化する時にはインバータ２１の
出力が低レベルになるだけでなく、トランジスタ２３が
導通する為、コンデンサ２５の放電時間ｔｄ１はインバ
ータ２１だけによる充電時間ｔｄ２より短くなる。従っ
て、節点２６の信号の立ち下がりは速く、立ち上がりは
遅くなる波形になる。この信号は、インバータ２２によ
り整形され、その出力信号は入力信号のパルス幅Ｔ１よ
りも広いパルス幅Ｔ２≒Ｔ１＋（ｔｄ２−ｔｄ１）の信
号が出力される。Referring to FIG. 8A showing the operation of this circuit, first, an input signal is applied to CMOS inverter 21 and Nch
The signal is input to the gate of the enhancement transistor 23. At the rise of the input signal, the output of the CMOS inverter 21 goes low, and the Nch enhancement type transistor 23 conducts, so that the node 26 attempts to change to the low level. At this time, as the state before the input signal rises, the capacitor 25 takes a time td1 for discharging the electric charge charged in the capacitor 25 when the signal at the node 26 is at a high level. Next, when the input signal falls, the transistor 23 is turned off, and the output of the inverter 21 attempts to change to a high level. At this time, it takes time td2 for the capacitor 25 to be charged through the resistor 24. Here, node 2
When the signal No. 6 changes to a low level, not only does the output of the inverter 21 go low, but also the transistor 23 conducts, so that the discharging time td1 of the capacitor 25 becomes shorter than the charging time td2 of the inverter 21 alone. Accordingly, the waveform of the signal at the node 26 has a fast falling time and a slow rising time. This signal is shaped by the inverter 22, and the output signal is a signal having a pulse width T2 ≒ T1 + (td2-td1) wider than the pulse width T1 of the input signal.
【０００９】しかしながら、図８（Ｂ）に示すように、
入力信号のパルス幅Ｔ１が遅延時間ｔｄ１より小さい場
合、節点２６の電荷を充分に放電させることができない
ため、論理０レベルにまで低下せず、このためインバー
タ２２の出力信号は論理０レベルにまで低下せず、この
ためインバータ２２の出力信号は論理０レベルから幾分
高レベルの波形となり、論理１レベルのパルス幅の出力
信号が得られないという問題が生じる。[0009] However, as shown in FIG.
If the pulse width T1 of the input signal is smaller than the delay time td1, the charge at the node 26 cannot be sufficiently discharged, so that the output signal of the inverter 22 does not drop to the logic 0 level. As a result, the output signal of the inverter 22 has a waveform of a slightly higher level from the logical 0 level, and there is a problem that an output signal having a pulse width of the logical 1 level cannot be obtained.
【００１０】さらに、この回路によれば、図８（Ａ）に
示すように、出力信号の立ち上がりエッジは、入力信号
のそれに対して、インバータ２段分程度の遅延より大き
な遅延時間ｔｄ１が生じてしまうという問題がある。こ
れは、後段の論理素子の動作を遅らせてしまうという欠
点となる。Further, according to this circuit, as shown in FIG. 8A, the rising edge of the output signal has a delay time td1 larger than that of the input signal by a delay corresponding to about two inverters. Problem. This is disadvantageous in that the operation of the subsequent logic element is delayed.
【００１１】さらに第３の従来例として特開平２−３１
１０１３号公報に示す図９のブロック図を参照すると、
この回路は、入力信号が入力される分周回路３１の出力
をデータ入力，遅延回路３２の出力をクロック入力とす
るラッチ３３を設け、このラッチ３３の出力と分周回路
の出力との排他的論理和（ＥＸＯＲ）をとる合成回路３
４を設け、この出力を出力信号としている。A third conventional example is disclosed in JP-A-2-31.
Referring to the block diagram of FIG.
This circuit is provided with a latch 33 which uses the output of the frequency dividing circuit 31 to which an input signal is input as a data input and the output of the delay circuit 32 as a clock input, and performs an exclusive operation between the output of the latch 33 and the output of the frequency dividing circuit. Combining circuit 3 for taking a logical sum (EXOR)
4 is provided as an output signal.
【００１２】この回路の動作を示す図１０（Ａ）のタイ
ミング図を参照すると、入力信号は、遅延回路３２によ
って時間ｔｄだけ遅れた信号が生成される。また、分周
回路３１は入力信号の立ち上がりで変化し、その出力は
２分周される。分周回路３１の信号は遅延回路３２の信
号の立ち上がりのタイミングでラッチ３３に取り込ま
れ、ラッチ３３の出力の信号は、分周回路３１の信号が
遅延回路３２の遅延ｔｄだけ遅れた信号を出力する事に
なる。そこで、分周回路３１の信号とラッチ３３の信号
とを合成回路５に入力する事により、パルス幅Ｔ２＝ｔ
ｄの出力信号が得られる。Referring to the timing chart of FIG. 10A showing the operation of this circuit, a delay circuit 32 generates an input signal delayed by time td. Further, the frequency dividing circuit 31 changes at the rise of the input signal, and its output is divided by two. The signal of the frequency divider 31 is taken into the latch 33 at the timing of the rise of the signal of the delay circuit 32, and the output signal of the latch 33 is a signal obtained by delaying the signal of the frequency divider 31 by the delay td of the delay circuit 32. Will do. Therefore, by inputting the signal of the frequency dividing circuit 31 and the signal of the latch 33 to the synthesizing circuit 5, the pulse width T2 = t
An output signal of d is obtained.
【００１３】しかしながら、図１０（Ｂ）に示すよう
に、出力信号のパルス幅Ｔ２は遅延回路３２の遅延時間
ｔｄと同じになる為、出力信号のパルス幅を広げるには
遅延回路３２の遅延時間ｔｄを入力パルス幅Ｔ１以上に
設定しなければならない。この回路を、ＩＣチップ上に
構成した時に製造上のバラツキ等で例えば遅延値が小さ
くなってしまった場合、出力信号のパルス幅が入力のパ
ルス幅Ｔ１より小さくなってしまう。However, as shown in FIG. 10B, since the pulse width T2 of the output signal is equal to the delay time td of the delay circuit 32, the delay time of the delay circuit 32 must be increased to increase the pulse width of the output signal. td must be set to be equal to or larger than the input pulse width T1. If this circuit is configured on an IC chip, for example, if the delay value is reduced due to manufacturing variations or the like, the pulse width of the output signal becomes smaller than the input pulse width T1.
【００１４】更に、遅延回路３２は、通常図７の従来例
の様に、抵抗とコンデンサとで構成する事が多く、大き
な遅延を得る為には抵抗値やコンデンサの容量を大きく
取る事になる。この回路を、ＩＣチップ上に構成する事
を考えると、抵抗素子や容量素子の面積が大きくなり、
チップサイズを増大させる原因となる。また、図８
（Ｂ）の信号がつぶれてしまう原因と同様に、入力信号
が時間ｔｄより小さなパルス幅だった場合、遅延回路３
２内部のコンデンサの充放電時間が十分に行えず、図１
０（Ｃ）に示す様に、遅延回路３２の出力の信号Ａは入
力信号に追従出来ず、つぶれてしまいラッチ３３が正常
に動作せず誤動作してしまう。この解決手段として、遅
延回路３２の１つ当たりの遅延値を小さくし数段直列接
続させる構成があるが、当然回路規模が大きくなり、Ｉ
Ｃチップ上に構成した場合面積を増大させる原因となっ
てしまう等の欠点があった。Further, the delay circuit 32 is usually composed of a resistor and a capacitor as in the conventional example shown in FIG. 7, and in order to obtain a large delay, a large resistance value and a large capacitance of the capacitor are required. . Considering that this circuit is configured on an IC chip, the area of the resistance element and the capacitance element becomes large,
This causes an increase in chip size. FIG.
Similarly to the cause of the collapse of the signal (B), when the input signal has a pulse width smaller than the time td, the delay circuit 3
2 The charging / discharging time of the internal capacitor was not sufficient,
As shown by 0 (C), the signal A at the output of the delay circuit 32 cannot follow the input signal, is collapsed, and the latch 33 does not operate normally and malfunctions. As a solution to this problem, there is a configuration in which the delay value per delay circuit 32 is reduced and several stages are connected in series.
There are drawbacks such as that when it is configured on a C chip, it causes an increase in area.
【００１５】[0015]
【発明が解決しようとする課題】以上のような第１乃至
第３の従来技術の諸問題点等に鑑み、本発明では次の課
題を挙げる。 （１）入力信号のパルス幅が変化しても、所定のパルス
幅の出力信号が得られるようにすること。 （２）実装状態に起因するパルス波形の変化にも対応で
きるようにすること。 （３）後段の論理素子が誤動作しないように、所定のパ
ルス幅と論理レベルとを持った出力信号を得るようにす
ること。 （４）出力信号の遅延時間を極力小さく抑えること。 （５）半導体チップの製造上のバラツキ等によって遅延
値が小さくなっても、入力信号よりもパルス幅が小さく
ならないように出力信号を得るようにすること。In view of the above-mentioned various problems of the first to third prior arts, the present invention has the following problems. (1) An output signal having a predetermined pulse width can be obtained even if the pulse width of the input signal changes. (2) To be able to cope with a change in pulse waveform due to a mounting state. (3) To obtain an output signal having a predetermined pulse width and a logic level so that a logic element at the subsequent stage does not malfunction. (4) To minimize the delay time of the output signal. (5) An output signal is obtained so that a pulse width is not smaller than an input signal even if a delay value is reduced due to a variation in manufacturing a semiconductor chip.
【００１６】（６）構成するチップのサイズを増大させ
ないようにすること。 （７）構成する回路の規模を極力小さくすること。 （８）特にパルス幅の小さい入力信号が印加された場合
でも、対応できるようにすること。(6) The size of the chip to be constituted is not increased. (7) Minimize the scale of the constituent circuit. (8) To cope with a case where an input signal having a particularly small pulse width is applied.
【００１７】[0017]
【課題を解決するための手段】本発明のパルス幅補正回
路の第１の構成は、入力信号の立ち上がりでカウント出
力が変化する第１のカウンタと、前記入力信号の立ち下
がりでカウント出力が変化する第２のカウンタと、前記
第２又は第１のカウンタの出力を入力とする遅延回路
と、前記第１又は第２のカウンタの出力と前記遅延回路
の出力とを入力とする排他的論理和演算回路とを備えた
ことを特徴とする。According to a first aspect of the pulse width correction circuit of the present invention, a first counter whose count output changes at a rising edge of an input signal and a count output changes at a falling edge of the input signal A second counter, a delay circuit having an input of the output of the second or first counter, and an exclusive OR having an input of the output of the first or second counter and the output of the delay circuit. And an arithmetic circuit.
【００１８】本発明のパルス幅補正回路の第２の構成
は、前記遅延回路が、前記第２又は第１のカウンタの前
段に接続されていることを特徴とする。In a second configuration of the pulse width correction circuit according to the present invention, the delay circuit is connected to a stage preceding the second or first counter.
【００１９】前記第１，第２の構成において、特に前記
遅延回路が、複数段のインバータからなることを特徴と
し、また特に前記演算回路が、ＯＲゲート出力又はＮＯ
Ｒゲート出力を有することを特徴とする。In the first and second configurations, the delay circuit comprises a plurality of inverters, and the arithmetic circuit comprises an OR gate output or a NO gate output.
It has an R gate output.
【００２０】[0020]
【実施例】本発明の第１の実施例の回路図を示す図１を
参照すると、この実施例は、入力信号の立ち上がりエッ
ジでカウント出力が変化する１ビット（ｂｉｔ）のカウ
ンタ１（以降、立ち上がりカウンタ１と略称す）と、入
力信号の立ち下がりエッジでカウント出力が変化する１
ビットのカウンタ２（以降、立ち下がりカウンタ２と略
称す）と、この立下がりカウンタ２の出力を入力とする
遅延回路３と、立ち上がりカウンタ１の出力即ち信号Ａ
と遅延回路３の出力即ち信号Ｃとを二入力信号とする排
他的論理和演算回路４（以下、ＥＸＯＲ４と略称す）と
を備える。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIG. 1, which shows a circuit diagram of a first embodiment of the present invention, a 1-bit (bit) counter 1 whose count output changes at the rising edge of an input signal (hereinafter, referred to as "1"). Rise counter 1), and the count output changes at the falling edge of the input signal.
Bit counter 2 (hereinafter abbreviated as falling counter 2), delay circuit 3 to which the output of falling counter 2 is input, and output of rising counter 1, namely signal A
And an exclusive OR operation circuit 4 (hereinafter, abbreviated as EXOR 4) that uses the output of the delay circuit 3, ie, the signal C, as two input signals.
【００２１】この実施例の動作を示す図３のタイミング
図を参照すると、パルス幅Ｔ１を有する入力信号は、立
ち上がりカウンタ１と立ち下がりカウンタ２とに入力さ
れ、入力信号の立ち上がり、立ち下がりがそれぞれのカ
ウンタ１，２の出力を変化させ、立ち上がりカウンタ１
の出力である信号Ａに対して、入力波形パルス幅Ｔ１の
遅延時間を持った信号Ｂが生成される。Referring to the timing chart of FIG. 3 showing the operation of this embodiment, an input signal having a pulse width T1 is input to a rising counter 1 and a falling counter 2, and the rising and falling of the input signal are respectively determined. The outputs of the counters 1 and 2 are changed, and the rising counter 1
A signal B having a delay time of the input waveform pulse width T1 is generated with respect to the signal A which is the output of the signal A.
【００２２】更に信号Ｂを遅延回路３に入力すると、そ
の出力は信号Ａに対して入力信号の〔パルス幅Ｔ１＋遅
延回路３の遅延ｔｄ〕を持った信号Ｃが生成される。そ
こで、信号Ａと信号ＣとのＥＸＯＲ論理を取る事によっ
て、出力信号は必ず入力信号より時間Ｔｄだけ大きなパ
ルス幅Ｔ２を持った波形が得られる。Further, when the signal B is input to the delay circuit 3, a signal C having the input signal [pulse width T1 + delay td of the delay circuit 3] with respect to the signal A is generated. Therefore, by taking the EXOR logic of the signal A and the signal C, the output signal always has a waveform having a pulse width T2 larger than the input signal by the time Td.
【００２３】この実施例の回路であれば、入力信号の立
ち上がりのエッジから出力信号の立ち上がりのエッジま
での遅延は、カウンタ１，２のセットアップ時間とＥＸ
ＯＲ４との遅延だけになり、上述した第２の従来例の抵
抗とコンデンサとによる遅延値に比べはるかに小さくな
る。更に、入力信号は必ず一度カウタ２を通ってから遅
延回路３に入力される為、たとえ入力パルス幅Ｔ１が遅
延回路３の遅延値ｔｄより小さくても、ＥＸＯＲ４の出
力信号は、遅延回路３の遅延値ｔｄに比べかなり大きく
なる為、従来例の様に信号がつぶれる心配が無くなる。In the circuit of this embodiment, the delay from the rising edge of the input signal to the rising edge of the output signal is determined by the setup time of the counters 1 and 2 and EX.
Only the delay with OR4 is much smaller than the delay value of the second prior art with the resistor and capacitor. Further, since the input signal is always input to the delay circuit 3 after passing through the counter 2 once, even if the input pulse width T1 is smaller than the delay value td of the delay circuit 3, the output signal of the EXOR 4 is Since the delay value is considerably larger than the delay value td, there is no need to worry about signal collapse as in the conventional example.
【００２４】また、出力信号のパルス幅Ｔ２は、立ち上
がりカウンタ１と立ち下がりカウンタ２の出力からのＥ
ＸＯＲを取る為、遅延回路３の遅延値に関わらず、必ず
入力信号のパルス信号Ｔ１は確保される為、遅延回路３
の遅延値のバラツキによりパルス幅Ｔ２が入力信号より
小さくなる事は無い。例えば、出力信号を入力信号のパ
ルス幅の１．５倍にしようとすると、上述した第３の従
来例では、遅延回路３２の遅延値を〔Ｔ１＋０．５・Ｔ
１〕にしなくてはならないところ、本実施例では遅延回
路３の遅延値は〔０．５・Ｔ１〕で済む為、例えば抵抗
素子と容量素子とで遅延回路を構成した場合、面積的に
は約１／３で済む。The pulse width T2 of the output signal is equal to the E from the outputs of the rising counter 1 and the falling counter 2.
Since the XOR is taken, the pulse signal T1 of the input signal is always ensured regardless of the delay value of the delay circuit 3.
The pulse width T2 does not become smaller than the input signal due to the variation of the delay value. For example, if the output signal is to be set to 1.5 times the pulse width of the input signal, in the third conventional example, the delay value of the delay circuit 32 is set to [T1 + 0.5 · T
1], the delay value of the delay circuit 3 in this embodiment can be set to [0.5 · T1]. For example, when a delay circuit is composed of a resistance element and a capacitance element, Only about 1/3 is needed.
【００２５】本発明の第２の実施例の回路図を示す図２
を参照すると、この実施例は、遅延回路３が立ち上がり
カウンタ１の出力に接続されていること、及びＥＸＯＲ
４の代りにＥＸＮＯＲ５があること以外図１と共通す
る。FIG. 2 shows a circuit diagram of a second embodiment of the present invention.
In this embodiment, the delay circuit 3 is connected to the output of the rising counter 1 and EXOR
This is common to FIG. 1 except that EXNOR 5 is provided instead of 4.
【００２６】この実施例の動作を示す図４のタイミング
図を参照すると、この実施例では、上述した第１の実施
例と異なり、入力信号の低レベルの区間のパルス幅Ｔ１
が小さい場合について説明する。まず入力信号は立ち上
がりカウンタ１と立ち下がりカウンタ２とに入力され、
入力信号の立ち上がり、立ち下がりのそれぞれで、カウ
ンタ１，２出力が変化し立ち下がりカウンタ２の出力で
ある信号Ｂに対して、入力波形パルス幅Ｔ１の遅延を持
った信号Ａが形成される。第１の実施例とは逆に、立ち
上がりカウンタ１の出力の信号Ａを遅延回路３に入力す
ると、その出力は信号Ｂに対して入力信号の〔パルス幅
Ｔ１＋遅延回路３の遅延ｔｄ〕を持った信号Ｃが生成さ
れる。信号Ｂと信号ＣのＥＸＮＯＲを取る事によって、
出力信号は必ず入力信号より時間ｔｄだけ大きなパルス
幅Ｔ２を持った波形が得られる。この実施例も、第１の
実施例と同様に、入力信号の立ち下がりのエッジから出
力信号の立ち下がりのエッジまでの遅延は、カウンタ
１，２のセットアップ時間とＥＸＮＯＲ５との遅延だけ
になり、第２の従来例に比べ遅延値は小さくて済み、入
力信号は必ず一度カウンタ１，２を通ってから遅延回路
３に入力される為、たとえ入力パルス幅Ｔ１が遅延回路
３の遅延値ｔｄより小さくても、出力信号は遅延回路３
の遅延値ｔｄに比べて大きくなり問題はない。出力信号
のパルス幅Ｔ２は、立ち上がりカウンタ１からの信号と
立ち下がりカウンタ２の出力のＥＸＮＯＲを取る為、遅
延回路３の遅延値に関わらず、必ず入力信号のパルス幅
Ｔ１は確保される為、遅延回路３の遅延値ｔｄのバラツ
キによりパルス幅Ｔ２が入力信号のパルス幅Ｔ１より小
さくなる事は無いし、遅延回路３の抵抗素子や容量素子
の半導体基板上の面積は、従来例に比べて小さくて済
む。Referring to the timing chart of FIG. 4 showing the operation of this embodiment, this embodiment differs from the first embodiment in that the pulse width T1 of the low level section of the input signal is different from that of the first embodiment.
Is described. First, the input signal is input to the rising counter 1 and the falling counter 2,
At the rise and fall of the input signal, the outputs of the counters 1 and 2 change, and a signal A having a delay of the input waveform pulse width T1 is formed with respect to the signal B output from the fall counter 2. Contrary to the first embodiment, when the signal A output from the rising counter 1 is input to the delay circuit 3, the output has the input signal [pulse width T1 + delay td of the delay circuit 3] with respect to the signal B. Signal C is generated. By taking the EXNOR of signal B and signal C,
The output signal always has a waveform having a pulse width T2 larger than the input signal by the time td. In this embodiment, similarly to the first embodiment, the delay from the falling edge of the input signal to the falling edge of the output signal is only the setup time of the counters 1 and 2 and the delay of EXNOR5. Since the delay value is smaller than that of the second conventional example, and the input signal always passes through the counters 1 and 2 and is input to the delay circuit 3, even if the input pulse width T1 is smaller than the delay value td of the delay circuit 3, Even if the output signal is small,
This value is larger than the delay value td of FIG. Since the pulse width T2 of the output signal is EXNOR of the signal from the rising counter 1 and the output of the falling counter 2, the pulse width T1 of the input signal is always ensured regardless of the delay value of the delay circuit 3. The pulse width T2 does not become smaller than the pulse width T1 of the input signal due to the variation of the delay value td of the delay circuit 3, and the area of the resistor and the capacitor of the delay circuit 3 on the semiconductor substrate is smaller than that of the conventional example. Small enough.
【００２７】上述した第１，第２の実施例において、入
力信号の立ち上がり及び立ち下がり特性が急峻でない場
合は、カウンタ１，２が動作しないことが考えられる
が、この心配がある場合には、前段に波形を整形するた
めの差動増幅器やオペレーション増幅器等を適宜介在さ
せるとよい。In the first and second embodiments described above, if the rising and falling characteristics of the input signal are not steep, the counters 1 and 2 may not operate. A differential amplifier or an operational amplifier for shaping the waveform may be appropriately interposed in the preceding stage.
【００２８】また、遅延回路３は、カウンタ１又は２の
後段の場合を説明したが、この他にカウンタ１又は２の
前段に接続してもよい。Although the case where the delay circuit 3 is provided at the subsequent stage of the counter 1 or 2 has been described, the delay circuit 3 may be connected at the preceding stage of the counter 1 or 2.
【００２９】さらに、カウンタ１，２は、いずれも１ビ
ットのバイナリ・カウンタが使用されているため、入力
信号のワンパルスに対応したワンパルス出力信号が得ら
れるが、これを２ビットのバイナリ・カウンタとする
と、入力信号のツーパルスに対してワンパルスの出力信
号が得られ、２倍周期を必要とする特定用途に用いられ
る。Further, since each of the counters 1 and 2 uses a 1-bit binary counter, a one-pulse output signal corresponding to one pulse of the input signal can be obtained. Then, a one-pulse output signal is obtained for two pulses of the input signal, and is used for a specific application requiring a double cycle.
【００３０】また、第１の実施例のＥＸＯＲ４は、論理
素子としてＥＸＮＯＲゲートが使用されてもよいが、こ
の場合の出力信号は、図３に図示した波形を反転した出
力信号となる。同様に、第２の実施例のＥＸＮＯＲゲー
トとしては、ＥＸＯＲゲートが使用されてもよいが、こ
の場合の出力信号は図４に図示した波形を反転した出力
信号となる。In the EXOR 4 of the first embodiment, an EXNOR gate may be used as a logic element. In this case, the output signal is an output signal obtained by inverting the waveform shown in FIG. Similarly, as the EXNOR gate of the second embodiment, an EXOR gate may be used, but in this case, the output signal is an output signal obtained by inverting the waveform shown in FIG.
【００３１】第１，第２の実施例の遅延回路３として
は、図７のような抵抗とコンデンサのとの充放電作用を
利用した回路でもよいが、この他に他段構成のインバー
タが使用されることが好ましい。この場合は必要とする
遅延時間となるまで、適宜インバータの段数が追加され
る。As the delay circuit 3 of the first and second embodiments, a circuit utilizing the charging / discharging action of a resistor and a capacitor as shown in FIG. 7 may be used. Is preferably performed. In this case, the number of inverter stages is appropriately added until the required delay time is reached.
【００３２】また、立ち下がりカウンタ２としては、Ｄ
型フリップ・フロップが使用できる。As the falling counter 2, D
Mold flip flops can be used.
【００３３】以上のパルス幅補正回路は、ディジタル論
理回路中入力信号の波形劣化が存在するところもしくは
想定されるところに適宜介在することが好ましい。It is preferable that the above-described pulse width correction circuit is appropriately interposed in the digital logic circuit where the input signal waveform is deteriorated or expected.
【００３４】このパルス幅補正回路は、ディジタル論理
回路が構成された半導体基板内に、あらかじめ組み込ん
でおくことが好ましいが、実装した後に新らたに波形劣
化が問題となった場合にはこのパルス幅補正回路だけを
構成した半導体素子を、その部分に介在させることで解
決される。It is preferable that this pulse width correction circuit is incorporated in advance in a semiconductor substrate on which a digital logic circuit is formed. However, if a new waveform deterioration becomes a problem after mounting, this pulse width correction circuit is used. The problem can be solved by interposing a semiconductor element having only the width correction circuit in that portion.
【００３５】また、このようなパルス幅補正回路は、バ
イポーラ・トランジスタからなる論理素子でも構成され
るが、この他に相補型電子効果トランジスタからなる論
理素子も使用し得る。Further, such a pulse width correction circuit is constituted by a logic element composed of a bipolar transistor, but a logic element composed of a complementary electron effect transistor can also be used.
【００３６】[0036]
【発明の効果】以上説明した通り、本発明では、入力信
号のパルスの初めのエッジ（第１の実施例では立ち上が
りエッジ）から出力信号の同じエッジまでの遅延はカウ
ンタのセットアップ時間と排他的論理和演算回路（第１
の実施例ではＥＸＯＲ４）の遅延時間程度に抑えられ、
入力信号をカウンタでカウントする事により、従来例に
比べて入力信号のパルス幅が遅延回路の遅延値より小さ
くなった時にも動作し、立ち上がりエッジ、立ち下がり
エッジで動作するカウンタを使用する事で、出力信号は
必ず入力信号のパルス幅以上を確保できる為、遅延回路
の遅延値を入力信号のパルス幅以上に取らなくても効果
が得られ、より安定したパルス幅の補正が行える上、特
にＩＣチップ上に構成する場合には遅延値を小さく出来
る分遅延回路の面積も小さくて済むという効果が得ら
れ、上述した各課題がことごとく達成された。As described above, according to the present invention, the delay from the first edge of the pulse of the input signal (the rising edge in the first embodiment) to the same edge of the output signal is equal to the setup time of the counter and the exclusive logic. Sum operation circuit (first
In the embodiment of the present invention, the delay time is suppressed to about EXOR4),
By counting the input signal with a counter, it operates even when the pulse width of the input signal becomes smaller than the delay value of the delay circuit compared to the conventional example, and by using a counter that operates at the rising edge and falling edge. Since the output signal can always ensure the pulse width of the input signal or more, the effect can be obtained even if the delay value of the delay circuit is not set to the pulse width of the input signal or more, and the pulse width can be corrected more stably. In the case where the delay circuit is formed on an IC chip, the effect that the delay value can be reduced and the area of the delay circuit can be reduced can be obtained, and all the above-described problems have been achieved.
【図１】本発明の第１の実施例のパルス幅補正回路を示
す回路図である。FIG. 1 is a circuit diagram showing a pulse width correction circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例の回路図である。FIG. 2 is a circuit diagram of a second embodiment of the present invention.
【図３】第１の実施例の動作を示すタイミング図であ
る。FIG. 3 is a timing chart showing the operation of the first embodiment.
【図４】第２の実施例の動作を示すタイミング図であ
る。FIG. 4 is a timing chart showing the operation of the second embodiment.
【図５】第１の従来技術のパルス幅補正回路を示す回路
図である。FIG. 5 is a circuit diagram showing a first prior art pulse width correction circuit.
【図６】（Ａ），（Ｂ）は第１の従来技術の動作を示す
タイミング図である。FIGS. 6A and 6B are timing charts showing the operation of the first conventional technique.
【図７】第２の従来技術を示すタイミング図である。FIG. 7 is a timing chart showing a second conventional technique.
【図８】（Ａ），（Ｂ）は第２の従来技術の動作を示す
タイミング図である。FIGS. 8A and 8B are timing charts showing the operation of the second conventional technique.
【図９】第３の従来技術を示す回路図である。FIG. 9 is a circuit diagram showing a third conventional technique.
【図１０】（Ａ），（Ｂ），（Ｃ）は第３の従来技術の
動作を示すタイミング図である。FIGS. 10A, 10B, and 10C are timing diagrams showing the operation of the third conventional technique.
１ 立ち上がりカウンタ ２ 立ち下がりカウンタ ３，１０，３２ 遅延回路 ４ ＥＸＯＲ ５ ＥＸＮＯＲ １１ ＯＲゲート ２１，２２ インバータ ２４ 抵抗 ２５ コンデンサ ２６ 節点 ３１ 分周回路 ３３ ラッチ ３４ 合成回路 Ａ，Ｂ，Ｃ 信号 DESCRIPTION OF SYMBOLS 1 Rise counter 2 Fall counter 3, 10, 32 Delay circuit 4 EXOR 5 EXNOR 11 OR gate 21, 22 Inverter 24 Resistance 25 Capacitor 26 Node 31 Divider circuit 33 Latch 34 Synthesis circuit A, B, C signal
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164347AJP2870453B2 (en) | 1995-06-29 | 1995-06-29 | Pulse width correction circuit |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164347AJP2870453B2 (en) | 1995-06-29 | 1995-06-29 | Pulse width correction circuit |
| Publication Number | Publication Date |
|---|---|
| JPH0918299A JPH0918299A (en) | 1997-01-17 |
| JP2870453B2true JP2870453B2 (en) | 1999-03-17 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7164347AExpired - LifetimeJP2870453B2 (en) | 1995-06-29 | 1995-06-29 | Pulse width correction circuit |
| Country | Link |
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| JP (1) | JP2870453B2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010268215A (en)* | 2009-05-14 | 2010-11-25 | Mitsubishi Electric Corp | Error correction device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7742551B2 (en)* | 2006-07-31 | 2010-06-22 | Mosaid Technologies Incorporated | Pulse counter with clock edge recovery |
| JP5900171B2 (en)* | 2012-06-07 | 2016-04-06 | 富士通株式会社 | Duty ratio correction circuit, double edge device, and duty ratio correction method |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03163908A (en)* | 1989-11-22 | 1991-07-15 | Hitachi Ltd | Clock signal delay circuit |
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010268215A (en)* | 2009-05-14 | 2010-11-25 | Mitsubishi Electric Corp | Error correction device |
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| JPH0918299A (en) | 1997-01-17 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) | Free format text:JAPANESE INTERMEDIATE CODE: A01 Effective date:19981201 |