【発明の詳細な説明】 ［概要］ 論理回路の設計データ、テストパターン及びテスト結
果を用いて該論理回路の故障箇所を指摘する故障診断装
置に関し、 故障診断率を低下させることなく、故障診断時間を短
縮することを目的とし、 故障診断対象である論理回路の回路素子接続関係が記
憶されている設計データ記憶手段と、入力パターンと期
待値パターンとからなるテストパターンが記憶されてい
るテストパターン記憶手段と、該入力パターンを該論理
回路に供給したときの出力パターンと該期待値パターン
との不一致の箇所に関するデータがテスト結果として記
憶されているテスト結果記憶手段と、該接続関係を該不
一致箇所からバックトレースして、故障箇所が内部に存
在する故障回路を抽出する故障回路抽出手段と、記憶さ
れている該設計データ、該テストパターン及び該テスト
結果のうち該故障回路に関係する部分を故障回路データ
として抽出する故障回路データ抽出手段と、該故障回路
データの該設計データか考えられる故障箇所を想定し、
該故障回路データの該設計データ及び該テストパターン
を用いて故障シミュレーションを行い、その結果を該故
障回路データの該テスト結果と比較して故障箇所を指摘
する故障箇所診断手段と、を備えて構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a fault diagnosis apparatus that uses a design data, a test pattern, and a test result of a logic circuit to point out a fault location of the logic circuit. Design data storage means for storing circuit element connection relations of a logic circuit to be subjected to failure diagnosis, and a test pattern storage for storing a test pattern composed of an input pattern and an expected value pattern. Means, test result storage means for storing, as test results, data relating to a mismatch between an output pattern when the input pattern is supplied to the logic circuit and the expected value pattern; A fault circuit extracting means for back-tracing from and extracting a fault circuit in which a fault location is present; Assuming a design data, a failure circuit data extraction means for extracting a part related to the failure circuit from the test pattern and the test result as failure circuit data, and a failure location considered as the design data of the failure circuit data,
Fault location diagnosis means for performing a fault simulation using the design data of the faulty circuit data and the test pattern and comparing the result with the test result of the faulty circuit data to indicate a fault location. I do.
［産業上の利用分野］ 本発明は、論理回路の設計データ、テストパターン及
びテスト結果を用いて該論理回路の故障箇所を指摘する
故障診断装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fault diagnosis device that uses a design data, a test pattern, and a test result of a logic circuit to point out a fault location of the logic circuit.
［従来の技術］ 論理LSIの大規模化、複雑化に伴い、その故障診断に
要する時間及び費用が指数関数的に増大する。そこで、
これを低減させるために、論理LSI自体にスキャンパス
方式などの試験容易化設計が一般に行われている。[Prior Art] With an increase in the scale and complexity of a logic LSI, the time and cost required for fault diagnosis increase exponentially. Therefore,
In order to reduce this, design for testability such as a scan path method is generally performed on the logic LSI itself.
この種の論理LSIに対し、従来の故障診断装置では、
入力パターンと期待値パターンとからなるテストパター
ンのうち入力パターンを供給し、論理LSIを動作させ、
その出力パターンを期待値パターンと比較し、不一致が
あれば故障辞書を参照することにより故障箇所を指摘し
ていた。この故障辞書は、第９図に示す如く、あるテス
トパターンに対し、その期待値パターンの各ビットにつ
いて、期待値と異なる場合に考えられ得る故障箇所A1、
A2、B1〜B4、C1〜C3・・・を記憶したものであり、故障
シミュレーションを行うことにより作成される。In contrast to this type of logic LSI, conventional fault diagnosis devices
The input pattern is supplied from the test pattern composed of the input pattern and the expected value pattern, and the logic LSI is operated.
The output pattern was compared with the expected value pattern, and if there was a mismatch, the failure location was pointed out by referring to the failure dictionary. As shown in FIG. 9, the failure dictionary includes failure points A1 , which can be considered when a certain test pattern differs from the expected value for each bit of the expected value pattern.
A2 , B1 to B4 , C1 to C3 ... Are stored, and are created by performing a failure simulation.
［発明が解決しようとする課題］ しかし、全ての故障箇所を想定し、その各々について
多数のテストパターンを１つづつ供給した場合の故障シ
ミュレーションを行わなければならないので、論理LSI
の複雑化、大規模化が著しい今日では、故障辞書の作成
に膨大な時間がかかり、開発の長期間化及び試験コスト
高の原因となっていた。これを避けるため、想定故障箇
所及びテストパターンを限定して故障辞書作成時間を短
縮させた場合には、故障検出率が低下し、デバイスの品
質が低下することになる。[Problems to be Solved by the Invention] However, it is necessary to simulate a failure in a case where all failure locations are assumed and a large number of test patterns are supplied one by one.
Nowadays, the complexity and size of the system are remarkably increased, and it takes an enormous amount of time to create a failure dictionary, which causes a long development time and a high test cost. In order to avoid this, if the fault dictionary creation time is shortened by limiting the assumed fault location and the test pattern, the fault detection rate decreases and the device quality deteriorates.
本発明の目的は、このような問題点に鑑み、故障検出
率を低下させることなく、故障診断時間を短縮すること
ができる故障診断装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a failure diagnosis apparatus capable of reducing a failure diagnosis time without lowering a failure detection rate in view of such a problem.
［課題を解決するための手段］ 第１図は本発明の原理構成を示す。[Means for Solving the Problems] FIG. 1 shows the principle configuration of the present invention.
図中、１は設計データ記憶手段であり、故障診断対象
である論理回路の回路素子接続関係が記憶されている。In FIG. 1, reference numeral 1 denotes a design data storage unit which stores circuit element connection relations of a logic circuit to be diagnosed with a failure.
２はテストパターン記憶手段であり、入力パターンと
期待値パターンとからなるテストパターンが記憶されて
いる。Reference numeral 2 denotes a test pattern storage unit that stores a test pattern including an input pattern and an expected value pattern.
３はテスト結果記憶手段であり、該入力パターンを該
論理回路に供給したときの出力パターンと該期待値パタ
ーンとの不一致の箇所に関するデータがテスト結果とし
て記憶されている。Reference numeral 3 denotes a test result storage unit which stores, as a test result, data on a location where the output pattern when the input pattern is supplied to the logic circuit and the expected value pattern do not match.
４は故障回路抽出手段であり、該接続関係を該不一致
箇所からバックトレースして、故障箇所が内部に存在す
る故障回路を抽出する。Reference numeral 4 denotes a faulty circuit extracting means, which backtraces the connection relationship from the mismatched portion and extracts a faulty circuit in which the faulty portion exists.
５は故障回路データ抽出手段であり、記憶手段１〜３
に記憶されている該設計データ、該テストパターン及び
該テスト結果のうち、該故障回路に関係する部分を故障
回路データとして抽出する。Reference numeral 5 denotes a faulty circuit data extracting means,
Then, of the design data, the test pattern, and the test result stored in the storage device, a portion related to the failed circuit is extracted as failed circuit data.
６は故障箇所診断手段であり、該故障回路データの該
設計データから考えられる故障箇所を想定し、該故障回
路データの該設計データ及び該テストパターンを用いて
故障シミュレーションを行い、その結果を該故障回路デ
ータの該テスト結果と比較して故障箇所を指摘する。Reference numeral 6 denotes a fault location diagnosis means, which assumes a fault location that can be considered from the design data of the fault circuit data, performs a fault simulation using the design data of the fault circuit data and the test pattern, and compares the result with the test pattern. The failure location is indicated by comparing with the test result of the failure circuit data.
［作用］ 本発明では、故障回路を抽出し、この故障回路につい
てのみ故障シミュレーションを行って故障箇所を指摘す
るので、膨大な故障辞書を作成する必要がなく、また、
故障検出率は低下しない。さらに、故障回路は比較的小
規模であり、その個数も一般に少ない。[Operation] In the present invention, a faulty circuit is extracted, and a fault simulation is performed only on the faulty circuit to point out a faulty portion. Therefore, it is not necessary to create a huge fault dictionary.
The failure detection rate does not decrease. In addition, faulty circuits are relatively small and their number is generally small.
したがって、故障検出率を低下させることなく、故障
診断時間を大幅に短縮することができる。Therefore, the failure diagnosis time can be significantly reduced without lowering the failure detection rate.
［実施例］ 以下、図面に基づいて本発明の一実施例を説明する。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第６図は、説明上簡単化した、試験対象である論理LS
I10の回路構成を示す。この論理LSI10は、組合せ回路3
0、32及び順序回路を構成するフリップフロップ34〜4
0、44〜50を備えている。モード設定端子MDに信号を供
給して論理LSI10をテストモードにすると、フリップフ
ロップ34〜40、40〜50はシフトレジスタとして機能す
る。この場合、スキャンクロック端子SCKから供給され
るクロックに同期して、スキャンイン端子SIから供給さ
れるテストパターンの一部がフリップフロップ34〜40に
書き込まれる。組合せ回路30は、その入力端子に論理LS
I10のデータ入力端子DI1〜DI5が接続され、出力端子に
フリップフロップ34〜40の入力端子が接続されかつフリ
ップフロップ42を介して組合せ回路32の入力端子が接続
されている。組合せ回路32は、その入力端子にフリップ
フロップ34〜40の出力端子が接続され、出力端子にフリ
ップフロップ44〜50の入力端子が接続されかつナンドゲ
ート52を介して論理LSI10のデータ出力端子DO2が接続さ
れている。また、フリップフロップ44〜50の出力端子
は、論理LSI10のデータ出力端子DO1、DO3〜DO5に接続さ
れている。データ入力端子DI1〜DI5及びフリップフロッ
プ34〜40に入力パターンを供給し、テストクロック端子
TCKに１個のクロックパルスを供給すると、論理LSI10が
動作し、応答結果がデータ出力端子DO1〜DO5及びフリッ
プフロップ34〜40、44〜50に現れる。フリップフロップ
34〜40、44〜50の保持データは、スキャンクロック端子
SCKにクロックパルスを供給するとにより、キャンアウ
ト端子SOから順次読み出される。FIG. 6 shows a logic LS to be tested, which is simplified for explanation.
The circuit configuration of I10 is shown. This logic LSI 10
0, 32 and flip-flops 34 to 4 constituting a sequential circuit
0, 44-50. When a signal is supplied to the mode setting terminal MD to put the logic LSI 10 into the test mode, the flip-flops 34 to 40 and 40 to 50 function as shift registers. In this case, a part of the test pattern supplied from the scan-in terminal SI is written to the flip-flops 34 to 40 in synchronization with the clock supplied from the scan clock terminal SCK. The combinational circuit 30 has a logic LS
Data input terminal DI1 -DI5 of I10 is connected, the input terminal of the flip-flop 34 to 40 is the input terminal of the combining circuit 32 via and flip-flop 42 is connected is connected to the output terminal. In the combinational circuit 32, the output terminals of the flip-flops 34 to 40 are connected to the input terminal, the input terminals of the flip-flops 44 to 50 are connected to the output terminal, and the data output terminal DO2 of the logic LSI 10 is connected through the NAND gate 52. It is connected. The output terminals of the flip-flops 44 to 50 are connected to the data output terminals DO1 , DO3 to DO5 of the logic LSI10 . The input pattern is supplied to the data input terminals DI1 to DI5 and the flip-flops 34 to 40, and the test clock terminal
Supplying one clock pulse TCK, logically LSI10 operation, response result appears in the data output terminal DO1 to DO5 and the flip-flop 34～40,44～50. flip flop
34-40 and 44-50 held data are scan clock terminals
By supplying a clock pulse to SCK, the data is sequentially read from the canout terminal SO.
第２図は論理LSI10の機能試験装置を示す。この装置
は、テストパターン発生回路12aと比較回路12bとを備え
たテスタ12に、テストパターン格納用外部記憶装置14及
びテスト結果格納用外部記憶装置16が接続されて構成さ
れており、このテスタ12に論理LSI10が接続されてその
機能試験が行われる。FIG. 2 shows a functional test device of the logic LSI 10. This device is configured by connecting an external storage device 14 for storing a test pattern and an external storage device 16 for storing a test result to a tester 12 having a test pattern generation circuit 12a and a comparison circuit 12b. Is connected to a logic LSI 10 and its function test is performed.
すなわち、テスタ12は外部記憶装置14からテストパタ
ーンを読み取り、その入力パターンをテストパターン発
生回路12aから論理LSI10へ供給し、論理LSI10にテスト
クロックパルスを１個供給して論理LSI10を動作させ、
テストパターン発生回路12aからの期待値パターンと論
理LSI10からの出力パターンとを比較回路12bで比較す
る。そして、両者に不一致があれば、テスタ12は外部記
憶装置16へテストパターン識別番号及び不一致箇所、例
えば第６図に示すデータ出力端子DO2又はフリップフロ
ップ48の識別番号を供給して磁気ディスク等に記憶させ
る。That is, the tester 12 reads the test pattern from the external storage device 14, supplies the input pattern from the test pattern generation circuit 12a to the logic LSI 10, supplies one test clock pulse to the logic LSI 10, and operates the logic LSI 10,
The comparison circuit 12b compares the expected value pattern from the test pattern generation circuit 12a with the output pattern from the logic LSI 10. If there is a mismatch between them, the tester 12 supplies the external storage device 16 with the test pattern identification number and the location of the mismatch, for example, the identification number of the data output terminal DO2 or the flip-flop 48 shown in FIG. To memorize.
第３図は故障回路データ抽出装置を示す。この装置
は、論理LSI10の設計データが格納された外部記憶装置2
0、テストパターンが格納された外部記憶装置14、テス
ト結果が格納された外部記憶装置16及び故障回路データ
が格納される外部記憶装置22がコンピュータ18に接続さ
れて構成されている。コンピュータ18は、その機能構成
要素として、故障回路抽出部18aと故障回路データ抽出
部18bとを有している。FIG. 3 shows a fault circuit data extracting device. This device is an external storage device 2 in which the design data of the logic LSI 10 is stored.
An external storage device 14 storing test patterns, an external storage device 16 storing test results, and an external storage device 22 storing fault circuit data are connected to a computer 18. The computer 18 has a faulty circuit extractor 18a and a faulty circuit data extractor 18b as its functional components.
この故障回路抽出部18aでは、上記出力パターンと期
待値パターンとの不一致箇所を外部記憶装置16から読み
取り、この不一致箇所の入力側の接続関係を外部記憶装
置20から読み取り、不一致箇所からバックトレースし
て、故障箇所が内部に存在する故障回路を抽出する。例
えば、第７図において、フリップフロップ48が不一致箇
所であるとすると、ここからバックトレースして故障回
路32aを抽出する。この故障回路32aの入力端子には、例
えはフリップフロップ34〜38の出力端子及びデータ入力
端子DI3が接続されている。The faulty circuit extracting unit 18a reads a mismatched portion between the output pattern and the expected value pattern from the external storage device 16, reads a connection relationship of the mismatched portion on the input side from the external storage device 20, and backtraces the mismatched portion. Thus, a fault circuit in which a fault location exists is extracted. For example, in FIG. 7, if it is assumed that the flip-flop 48 is a non-coincidence point, the fault trace circuit 32a is extracted by back-tracing from this. This is the input terminal of the faulty circuit 32a, for example the output terminal and data input terminal DI3 of the flip-flop 34 to 38 is connected.
故障回路データ抽出部18bでは、外部記憶装置14、16
及び20に記憶されているテストパターン、テスト結果及
びLSI設計データのうち、前記故障回路に関係する部分
を故障回路データとして抽出し、外部記憶装置22へ供給
して記憶させる。故障回路が第７図に示す故障回路32a
の場合には、故障回路データは、フリップフロップ34〜
38、データ入力端子DI3に供給される全ての部分入力パ
ターン及びフリップフロップ48の期待値からなる部分テ
ストパターン、この部分パターンの識別番号、部分テス
トパターンのうち不一致が生じたものの該識別番号と実
際の出力パターン（テスト結果）及び故障回路32aの接
続関係である。In the failed circuit data extraction unit 18b, the external storage devices 14, 16
Then, of the test patterns, test results, and LSI design data stored in and 20, the portion related to the failed circuit is extracted as failed circuit data, supplied to the external storage device 22, and stored. The faulty circuit is the faulty circuit 32a shown in FIG.
In this case, the faulty circuit data is
38, a partial test pattern consisting of all the partial input patterns supplied to the data input terminal DI3 and the expected value of the flip-flop 48, the identification number of this partial pattern, the identification number of the partial test pattern having a mismatch, and This is the connection relationship between the actual output pattern (test result) and the failure circuit 32a.
第４図は故障箇所診断装置を示す。この装置は故障回
路データが格納された外部記憶装置22及び検出された故
障箇所を記録するプリンタ26がコンピュータ24に接続さ
れて構成されている。FIG. 4 shows a failure point diagnosis device. This device is configured such that an external storage device 22 storing fault circuit data and a printer 26 for recording a detected fault location are connected to a computer 24.
第５図は、外部記憶装置22からある故障回路に関する
１組の故障回路データを読み込んで故障箇所を指摘す
る、コンピュータ24のソフトウエア構成を示す。FIG. 5 shows a software configuration of the computer 24 which reads a set of faulty circuit data relating to a certain faulty circuit from the external storage device 22 and indicates a faulty point.
（100）１組の故障回路データを外部記憶装置22から
読み込み、 （101）テストパターンを識別するｉ（１≦ｉ≦Ｎ）
を１に初期化し、 （102）想定故障を識別するｊ（１≦ｊ≦Ｍ）を１に
初期化する。(100) One set of faulty circuit data is read from the external storage device 22, and (101) i for identifying a test pattern (1 ≦ i ≦ N)
Is initialized to 1 and (102) j (1 ≦ j ≦ M) for identifying a contingency is initialized to 1.
（103）第ｉテストパターンによる正常シミュレーシ
ョン（故障がない場合のシミュレーション）を行ってそ
の回路内の各ノードの論理値を求めた後に、 （104）このテストパターンの下で、ｊ番目の故障を
想定した回路のシミュレーション（第ｊ故障シミュレー
ション）を行う。例えば第８図において、ナンドゲート
52に出力端子がオアゲート54の一方の入力端子に接続さ
れ、オアゲート54の出力端子がアンドゲート56の一方に
入力端子に接続され、アンドゲート56の出力端子がフリ
ップフロップ48の入力端子に接続されているとする。ま
た、ナンドゲート52の出力状態が０に固定された縮退故
障であると想定する。(103) After performing a normal simulation (simulation in the case where there is no failure) using the i-th test pattern to obtain a logical value of each node in the circuit, (104) Under this test pattern, j-th failure is determined. Simulation of the assumed circuit (j-th failure simulation) is performed. For example, in FIG. 8, a NAND gate
The output terminal of the OR gate 54 is connected to one input terminal of the OR gate 54, the output terminal of the OR gate 54 is connected to the input terminal of one of the AND gates 56, and the output terminal of the AND gate 56 is connected to the input terminal of the flip-flop 48. Suppose It is also assumed that the output state of the NAND gate 52 is a stuck-at fault in which the output state is fixed to 0.
この場合、次に、オアゲート54及びアンドゲート56の
他方の入力状態に故障を仮定して（１縮退故障なら信号
値を‘1'固定に、０縮退故障なら信号値を‘0'固定にす
る。）、部分論理回路32a1の故障シミュレーションをま
とめて行う。すなわち、第ｊ故障は第j1、j2・・・故障
からなる。In this case, it is assumed that a failure occurs in the other input state of the OR gate 54 and the AND gate 56 (the signal value is fixed to "1" for a 1 stuck-at fault, and the signal value is fixed to "0" for a 0 stuck-at fault. .), A failure simulation of the partial logic circuit 32a1 is collectively performed. That is, the j failure consists of the j1, j2 · · · failure.
（105）第jk故障シミュレーションによる出力パター
ンが実際の（テスト結果の）出力パターンと一致しなけ
れば、すなわち想定故障が実際の故障でない場合には、 （106）第jk故障フラグをリセットする（正常フラグ
を立てる）。(105) to be consistent with the first jk fault simulation by the output pattern of the actual (test results) output pattern, that is, when the contingency is not an actual failure, and resets the first jk fault flag (106) (Sets a normal flag).
（107）ｊの値をインクリメントし、 （108）ｊ≦Ｍならステップ104へ戻る。 (107) Increment the value of j. (108) If j ≦ M, return to step 104.
ｊ＞Ｍであれば、すなわち、第ｉテストパターンでの想
定故障のすべての故障シミュレーションを終了したなら
ば、 （109）ｉをインクリメントし、 （110）ｉ≦Ｎならステップ102へ戻る。If j> M, that is, if all the fault simulations of the supposed fault in the i-th test pattern are completed, (109) i is incremented. If (110) i ≦ N, the process returns to step 102.
ｉ＞Ｎと判定されれば、 （111）故障フラグがセットされている（正常フラグ
の立っていない）第jk故障を故障個所としてプリンタ26
に出力し、この故障回路についての故障個所診断処理を
終了する。If it is determined that i> N, (111) a fault flag is set (not standing normal flag) printer 26 first jk fault as a fault location
, And the fault location diagnosis process for this faulty circuit is completed.
このような処理を全ての故障回路について行うことに
より、故障検出率を低下させることなく、かつ、膨大な
故障辞書を作成することなく、容易にかつ短時間で故障
箇所を指摘することができる。By performing such processing for all the fault circuits, it is possible to easily and quickly point out the fault location without lowering the fault detection rate and without creating a huge fault dictionary.
［発明の効果］ 以上説明した如く、本発明に係る故障診断装置では、
故障回路を抽出し、この故障回路についてのみ故障シミ
ュレーションを行って故障箇所を指摘するので、故障検
出率を低下させることなく、故障診断時間を大幅に暗縮
することができるという優れた効果を奏し、論理LSIの
開発期間短縮及び試験コスト低減に寄与するところが大
きい。[Effects of the Invention] As described above, in the failure diagnosis device according to the present invention,
Since a faulty circuit is extracted and a fault simulation is performed only on the faulty circuit to point out the faulty portion, an excellent effect that the fault diagnosis time can be greatly reduced without lowering the fault detection rate is achieved. This greatly contributes to shortening the development period of the logic LSI and reducing the test cost.
第１図は本発明に係る故障診断装置の原理構成を示すブ
ロック図である。 第２図乃至第８図は本発明の一実施例に係り、 第２図は論理LSI10の機能試験装置を示すブロック図、 第３図は故障回路データ抽出装置を示すブロック図、 第４図は故障箇所診断装置を示すブロック図、 第５図はコンピュータ24の故障箇所診断手順を示すフロ
ーチャート、 第６図は簡単化した論理LSI10の構成を示すブロック
図、 第７図は故障回路説明図、 第８図は故障シミュレーション説明図である。 第９図は従来例に係る故障辞書法説明図である。 図中、 10は論理LSI 12はテスタ 14、16、20、22は外部記憶装置 18、24はコンピュータ 26はプリンタ 32aは故障回路FIG. 1 is a block diagram showing the principle configuration of a failure diagnosis device according to the present invention. 2 to 8 relate to an embodiment of the present invention. FIG. 2 is a block diagram showing a functional test device of the logic LSI 10, FIG. 3 is a block diagram showing a faulty circuit data extracting device, and FIG. FIG. 5 is a block diagram showing a failure location diagnosis procedure of the computer 24, FIG. 6 is a block diagram showing a simplified configuration of the logic LSI 10, FIG. FIG. 8 is an explanatory diagram of a failure simulation. FIG. 9 is an explanatory diagram of a failure dictionary method according to a conventional example. In the figure, 10 is a logic LSI 12 is a tester 14, 16, 20, 22 is an external storage device 18, 24 is a computer 26 is a printer 32a is a failure circuit
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6397362B1 (en) | 1997-09-24 | 2002-05-28 | Nec Corporation | Fault diagnosis method and system for a sequential circuit |
| US8280687B2 (en) | 2004-03-31 | 2012-10-02 | Mentor Graphics Corporation | Direct fault diagnostics using per-pattern compactor signatures |
| US7239978B2 (en)* | 2004-03-31 | 2007-07-03 | Wu-Tung Cheng | Compactor independent fault diagnosis |
| JP5549622B2 (en)* | 2011-02-23 | 2014-07-16 | 富士通セミコンダクター株式会社 | Failure diagnosis method, failure diagnosis apparatus, test system and program |
| Publication number | Publication date |
|---|---|
| JPH0389179A (en) | 1991-04-15 |
| Publication | Publication Date | Title |
|---|---|---|
| US6256760B1 (en) | Automatic test equipment scan test enhancement | |
| US5475624A (en) | Test generation by environment emulation | |
| US4601034A (en) | Method and apparatus for testing very large scale integrated memory circuits | |
| US6449755B1 (en) | Instruction signature and primary input and primary output extraction within an IEEE 1149.1 compliance checker | |
| US5828825A (en) | Method and apparatus for pseudo-direct access to embedded memories of a micro-controller integrated circuit via the IEEE test access port | |
| KR100599348B1 (en) | Distributed interface for parallel testing of multiple devices using a single tester channel | |
| KR100483876B1 (en) | Semiconductor integrated circuit design and evaluation system | |
| KR20010104362A (en) | Parallel testing of integrated circuit devices using cross-dut and within-dut comparisons | |
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