JP2818202B2 - Nonvolatile semiconductor memory device - Google Patents

Description

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【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、書替え可能な不揮発性半導体記憶装置に係
り、特に複数のメモリセルを直列接続してNANDセルを構
成する不揮発性半導体記憶装置に関する。The present invention relates to a rewritable nonvolatile semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device in which a plurality of memory cells are connected in series to form a NAND cell. The present invention relates to a nonvolatile semiconductor memory device.

（従来の技術） 電気的書替えを可能とした高集積化可能な不揮発性半
導体記憶装置（EEPROM）として、出願人は先にメモリセ
ルを直列接続してNANDセルを構成する形式のものを提案
している。(Prior art) As an electrically rewritable non-volatile semiconductor memory device (EEPROM) capable of high integration, the applicant has previously proposed a type in which memory cells are connected in series to form a NAND cell. ing.

第４図はその様なEEPROMの一つのNANDセルブロックを
示す平面図であり、第５図（ａ）（ｂ）はそのＡ−Ａ′
およびＢ−Ｂ′断面図である。シリコン基板21の素子分
離絶縁膜22で囲まれた一つの領域に、この実施例では８
個のメモリセルM1〜M8と２個の選択トランジスタS1,S2
が形成されている。各メモリセルは、基板21上に薄い酸
化膜からなる第１ゲート絶縁膜23を介して第１層多結晶
シリコン膜からなる浮遊ゲート24（24₁〜24₈）が形成さ
れ、さらに酸化膜からなる第２ゲート絶縁膜25を介して
第２層多結晶シリコン膜からなる制御ゲート26（26₁〜2
6₈）が形成されている。選択トランジスタS1,S2のゲー
ト絶縁膜は第２ゲート絶縁膜と同時に形成され、選択ゲ
ート26₉,26₁₀は第２層多結晶シリコン膜により制御ゲー
ト26と同時に形成されている。各メモリセル間はソー
ス，ドレインとなるn⁺拡散層27が拡散形成されて、ソー
ス，ドレインを隣接するメモリセルで共用する形で直列
接続され、これによりNANDセルを構成している。、 このNANDセル型EEPROMの書き込み，消去の動作は、基
板21と浮遊ゲート24の間のトンネル電流による電荷の授
受により行われる。例えば一括消去の方法は、全てのメ
モリセルの制御ゲートおよび選択ゲートに高電圧を印加
し、ドレインおよびソースを接地する。これにより全て
のメモリセルで基板から浮遊ゲートに電子が注入され、
しきい値が正方向に移動した“1"状態となる。書込み
は、ソース側のメモリセルM8から順に行う。まずメモリ
セルM8の制御ゲート26₈とソースおよび選択ゲート6₁₀を
接地し、残りの制御ゲートとドレインに高電圧を印加す
る。これにより、メモリセルM8で浮遊ゲートの電子が基
板に放出されてしきい値が負方向に移動して“0"書込み
がなされる。以下、メモリセルM7,M6,…の順にデータ書
込みを行う。データ読出しは、選択メモリセルの制御ゲ
ートおよびソースを接地し、残りの制御ゲートと選択ゲ
ートに電源電位を与え、電流の有無を検出することによ
り行う。FIG. 4 is a plan view showing one NAND cell block of such an EEPROM, and FIGS. 5 (a) and 5 (b) are AA 'lines thereof.
And BB 'sectional drawing. In one region of the silicon substrate 21 surrounded by the element isolation insulating film 22, 8
Memory cells M1 to M8 and two select transistors S1 and S2
Are formed. Each memory cell is thinner over the first gate insulating film 23 made of an oxide film consisting of a first layer polysilicon film floating gate 24 (24_1-248) is formed on a substrate 21, a further oxide film A control gate 26 (26₁ -2) made of a second-layer polycrystalline silicon film via a second gate insulating film 25
6₈ ) is formed. The gate insulating film of the select transistors S1, S2 are formed at the same time as the second gate insulating film, the select gate 26_9, 26₁₀ are formed simultaneously with the control gate 26 by a second layer polycrystalline silicon film. An n⁺ diffusion layer 27 serving as a source and a drain is formed between the memory cells by diffusion and connected in series so that the adjacent memory cells share the source and the drain, thereby forming a NAND cell. The writing and erasing operations of the NAND cell type EEPROM are performed by transfer of charges by a tunnel current between the substrate 21 and the floating gate 24. For example, in the batch erasing method, a high voltage is applied to the control gate and select gate of all the memory cells, and the drain and the source are grounded. As a result, electrons are injected from the substrate to the floating gate in all memory cells,
The state changes to the “1” state in which the threshold value has moved in the positive direction. Writing is performed in order from the memory cell M8 on the source side. First grounded control gate 26₈ and the source and the select gate 6₁₀ of the memory cell M8, a high voltage is applied to the remaining control gate and the drain. As a result, in the memory cell M8, electrons of the floating gate are emitted to the substrate, the threshold value moves in the negative direction, and "0" writing is performed. Hereinafter, data writing is performed in the order of the memory cells M7, M6,. Data reading is performed by grounding the control gate and source of the selected memory cell, applying a power supply potential to the remaining control gates and selection gates, and detecting the presence or absence of a current.

このNANDセル型EEPROMは、従来のNOR型に比べるとコ
ンタクト数が大幅に減少し、高集積化が可能であるとい
う利点を有する。しかしながら、さらに高集積化したEE
PROMを得ようとすると、まだ問題がある。NANDセルを構
成しているとはいえ、浮遊ゲートは各メモリセルごとに
独立にパターン形成されねばならない。したがってメモ
リセルの間に必ずスペースが必要であり、この部分には
隣接セル間で共通に用いられるソース，ドレインとなる
拡散層を形成しなければならない。これが高集積化を妨
げる原因となる。This NAND cell type EEPROM has the advantage that the number of contacts is significantly reduced as compared with the conventional NOR type EEPROM, and high integration is possible. However, more highly integrated EE
There is still a problem when trying to get a PROM. Although forming a NAND cell, the floating gate must be independently patterned for each memory cell. Therefore, a space is always required between the memory cells, and a diffusion layer serving as a source and a drain commonly used between adjacent cells must be formed in this portion. This causes a hindrance to high integration.

（発明が解決しようとする課題） 以上のように、二層ゲート構造のメモリセルを用いた
NANDセル型EEPROMは、電荷蓄積層である浮遊ゲートをメ
モリセル毎に独立させることが必要であり、これが更な
る高集積化を阻害しているという問題があった。(Problems to be Solved by the Invention) As described above, a memory cell having a two-layer gate structure is used.
In the NAND cell type EEPROM, it is necessary to make a floating gate, which is a charge storage layer, independent for each memory cell, and this has a problem that further high integration is hindered.

本発明はこのように点に鑑みなされたもので、電荷蓄
積層をメモリセル毎にパターニングする必要がなく、し
たがって一層の高集積化を可能としたNANDセル型の不揮
発性半導体記憶装置を提供することを目的とする。The present invention has been made in view of the above points, and provides a NAND cell type nonvolatile semiconductor memory device that does not require patterning of a charge storage layer for each memory cell, and thus enables higher integration. The purpose is to:

［発明の構成］ （課題を解決するための手段） 本発明においては、メモリセルとして、内部に界面ト
ラップ準位を持つ絶縁層を電荷蓄積層とし、この上に制
御ゲートを積層した構造を用い、このメモリセルによっ
てNANDセルを構成する。この場合、NANDセルを構成する
複数のメモリセルについて電荷蓄積層としての絶縁層を
共通に配設する。またNANDセル内の複数の制御ゲート
は、NANDセル内の一つおき毎に第１層多結晶シリコンゲ
ートを配設し、この第１層多結晶シリコンゲートの間を
補間する形で残りの制御ゲートを第１層多結晶シリコン
ゲートとは層間絶縁膜により分離された第２層多結晶シ
リコンゲートにより構成する。[Structure of the Invention] (Means for Solving the Problems) In the present invention, a structure in which an insulating layer having an interface trap level therein is used as a charge storage layer and a control gate is stacked thereon is used as a memory cell. A NAND cell is constituted by the memory cell. In this case, an insulating layer as a charge storage layer is commonly provided for a plurality of memory cells constituting a NAND cell. As for a plurality of control gates in the NAND cell, a first-layer polycrystalline silicon gate is provided for every other cell in the NAND cell, and the remaining control gates are interpolated between the first-layer polycrystalline silicon gates. The gate is constituted by a second-layer polysilicon gate separated from the first-layer polysilicon gate by an interlayer insulating film.

（作用） 本発明におけるメモリセル構造自体は、例えばMNOSメ
モリとして従来より知られているものと変わらない。こ
のメモリセル構造では、導電膜からなる浮遊ゲートを電
荷蓄積層とする場合と異なり、絶縁層内の界面トラップ
準位にトラップされた電荷は面内移動ができないから、
NANDセルを構成するに当たってもその絶縁層をメモリセ
ル毎に分離する必要がない。したがってこの電荷蓄積層
としての絶縁層をNANDセル内の複数のメモリセルに共通
に配設することで、NANDセル内での電荷蓄積層のパター
ニングが必要なくなる。そして、制御ゲートには二層多
結晶シリコン膜を用いることによって、NANDセルを構成
する複数のメモリセル間には、実質的にスペースを必要
とせず、それぞれのチャネル領域が連続的に形成された
状態とすることができる。したがって二層ゲート構造を
用いた場合に比べると、ほぼ２倍の高密度化が可能にな
る。(Operation) The memory cell structure itself according to the present invention is, for example, the same as that conventionally known as an MNOS memory. In this memory cell structure, unlike the case where a floating gate formed of a conductive film is used as a charge storage layer, charges trapped at an interface trap level in an insulating layer cannot move in a plane.
In forming a NAND cell, it is not necessary to separate the insulating layer for each memory cell. Therefore, by arranging the insulating layer as the charge storage layer in common for a plurality of memory cells in the NAND cell, patterning of the charge storage layer in the NAND cell becomes unnecessary. And, by using a two-layer polycrystalline silicon film for the control gate, each channel region was formed continuously without substantially requiring a space between a plurality of memory cells constituting the NAND cell. State. Therefore, the density can be almost doubled as compared with the case where the two-layer gate structure is used.

（実施例） 以下、本発明の実施例を説明する。(Example) Hereinafter, an example of the present invention will be described.

第１図は、一実施例のNANDセル型EEPROMの一つのNAND
セル部の平面図であり、第２図（ａ）（ｂ）はそのＡ−
Ａ′およびＢ−Ｂ′断面図である。この実施例では、８
個のメモリセルM1〜M8とその両端部にそれぞれ設けられ
た選択MOSトランジスタS1,S2により一つのNANDセルを構
成している。メモリセルM1〜M8の電荷蓄積層は、薄いシ
リコン酸化膜９とこの上に積層されたシリコン窒化膜10
により共通に形成されている。すなわちこの二層絶縁膜
の界面に形成されるトラップ準位が電荷蓄積部となる。
メモリセルM2,M4,M6,M8の制御ゲート6₂,6₄,6₆,6₈は、第
１層多結晶シリコン膜により形成され、これらの間を補
間するように、メモリセルM1,M3,M5,M7の制御ゲート6₁,
6₃,6₅,6₇が第２層多結晶シリコン膜により形成されてい
る。FIG. 1 shows one NAND cell type EEPROM of one embodiment.
FIGS. 2A and 2B are plan views of the cell portion, and FIGS.
It is A 'and BB' sectional drawing. In this embodiment, 8
One NAND cell is constituted by the memory cells M1 to M8 and the select MOS transistors S1 and S2 provided at both ends thereof. The charge storage layers of the memory cells M1 to M8 are composed of a thin silicon oxide film 9 and a silicon nitride film 10 laminated thereon.
Are formed in common. That is, the trap level formed at the interface of the two-layer insulating film becomes the charge storage portion.
The control gates 6₂ , 6₄ , 6₆ , 68 of the memory cells M 2, M 4, M 6, M₈ are formed of a first-layer polycrystalline silicon film, and the memory cells M 1, M 3 are interpolated therebetween. , M5, M7 control gate 6₁ ,
6_3, 6_5, 6₇ are formed by a second layer polycrystalline silicon film.

より具体的に、第３図（ａ）〜（ｄ）に示す製造工程
断面図を参照して製造工程にしたがって説明する。ｎ型
シリコン基板１のメモリセル領域にｐ型ウェル８を形成
した後、素子分離領域にフィールド絶縁膜２を形成す
る。次に素子領域に、例えば20Å程度の薄いシリコン酸
化膜９を形成した後、全面にCVD法によって300Å程度の
シリコン窒化膜10を堆積する（第３図（ａ））。次いで
第１層多結晶シリコン膜を堆積し、これをパターニング
して、第１層の制御ゲート6₂,6₄,6₆,6₈を形成する（第
３図（ｂ））。そして熱酸化を行って制御ゲート上に層
間絶縁膜となるシリコン酸化膜12を500Å程度形成した
後、第２層多結晶シリコン膜を堆積し、これをパターニ
ングして、第１層の制御ゲート間を埋めるように第２層
の制御ゲート6₁,6₃,6₅,6₇を形成する。こうして８個の
メモリセルの制御ゲートを間に間隔のない状態で配列形
成した後、これらの制御ゲートをマスクとして用いて下
地のシリコン窒化膜10をエッチング除去する。これら第
２層の制御ゲート表面にも熱酸化により層間絶縁膜とな
るシリコン酸化膜11を形成する（第３図（ｃ））。さら
に第３層多結晶シリコン膜を堆積し、これをパターニン
グして、制御ゲート6₁および6₈にそれぞれ一部重なるよ
うに選択ゲート6₉および6₁₀を形成する。そして制御ゲ
ート6₁〜6₈および選択ゲート6₉,6₁₀をマスクとしてリン
またはヒ素をイオン注入して、NANDセル両端部のソー
ス，ドレイン領域にn⁺型拡散層７を形成する（第３図
（ｄ））。その後は図示しないが、全面をCVD酸化膜で
覆い、コンタクト孔を開けてドレインに接続されるビッ
ト線などの金属配線を形成する。More specifically, the process will be described with reference to manufacturing process cross-sectional views shown in FIGS. 3 (a) to 3 (d). After a p-type well 8 is formed in a memory cell region of an n-type silicon substrate 1, a field insulating film 2 is formed in an element isolation region. Next, after a thin silicon oxide film 9 of, for example, about 20 ° is formed in the element region, a silicon nitride film 10 of about 300 ° is deposited on the entire surface by CVD (FIG. 3A). Then depositing a first layer polycrystalline silicon film, and patterning the control gate 6₂ of the first layer, 6_4, 6_6, 6₈ formed (FIG. 3 (b)). Then, after performing thermal oxidation to form a silicon oxide film 12 serving as an interlayer insulating film on the control gate to a thickness of about 500 °, a second-layer polycrystalline silicon film is deposited and patterned to form a first layer between the control gates. the control gate 6₁ of the second layer so as to fill a 6_3, 6_5, 6₇ to form. After the control gates of the eight memory cells are formed in an array without any space therebetween, the underlying silicon nitride film 10 is etched away using these control gates as a mask. A silicon oxide film 11 serving as an interlayer insulating film is also formed on the control gate surface of the second layer by thermal oxidation (FIG. 3C). Further depositing a third layer polycrystalline silicon film, it is patterned to form a selection gate 6₉ and 6₁₀ so as to partially overlap each control gate 6₁ and 6_8. The control gate₆₁ through₈ and the select gate 6_9, 6_10, phosphorus or arsenic is ion-implanted as a mask, NAND cell both ends sources, to form an n⁺ -type diffusion layer 7 to the drain region (3 Figure (d). Thereafter, although not shown, the entire surface is covered with a CVD oxide film, a contact hole is opened, and a metal wiring such as a bit line connected to the drain is formed.

この実施例のEEPROMの動作を次に説明する。一括消去
は、ｎ型基板１とｐ型層８に正の高電圧を印加し、酸化
膜９と窒化膜10の界面トラップ準位にトラップされてい
る電子を基板側に放出させる。これにより、全メモリセ
ルのしきい値は負方向に移動して“0"データが収納され
ることになる。The operation of the EEPROM of this embodiment will now be described. In the collective erasing, a positive high voltage is applied to the n-type substrate 1 and the p-type layer 8, and electrons trapped at the interface trap level between the oxide film 9 and the nitride film 10 are emitted to the substrate side. As a result, the threshold values of all the memory cells move in the negative direction and “0” data is stored.

次に“1"データの書き込みは、ソース側のメモリセル
M8から順に行う。まずメモリセルM8については、その制
御ゲート6₈に正の高電圧を印加し、これよりドレイン側
のメモリセルM1〜M7の制御ゲート6₁〜6₇および選択ゲー
ト6₉には中間電位を与え、ソース側の選択ゲート6₁₀と
ドレインおよびソース拡散層７は接地する。この結果、
選択されたメモリセルM8において、基板からゲート絶縁
膜中に電子が注入トラップされ、しきい値が正方向に移
動した“1"状態が書き込まれる。この電子注入は、メモ
リセルM1〜M7のチャネル領域が反転してドレインの接地
電位がメモリセルM8の直下まで伝達されて、メモリセル
M8のチャネル領域と制御ゲート6₈間に高電解がかかるこ
とにより生じる。次にメモリセルM7に“1"データを書き
込む場合は、既に書き込みが行われた制御ゲート6₈に中
間電位を与える他、先の例と同様にする。書込むべきデ
ータが“0"のときは、ドレインに中間電位を与えて、電
子注入が行われないようにすればよい。Next, write “1” data to the source side memory cell
Perform in order from M8. First, the memory cell M8 has a positive high voltage is applied to its control gate 6_8, giving an intermediate potential now to the control gate₆₁ through₇ and the select gate 6₉ on the drain side of the memory cell M1~M7 selection gate 6₁₀ and the drain and source diffusion layer 7 on the source side is grounded. As a result,
In the selected memory cell M8, electrons are injected and trapped from the substrate into the gate insulating film, and the “1” state in which the threshold value moves in the positive direction is written. This electron injection is performed by inverting the channel regions of the memory cells M1 to M7 and transmitting the ground potential of the drain to immediately below the memory cell M8.
Caused by a high electrolyte it can take between M8 of the channel region and the control gate 6_8. Then the case of writing "1" data in the memory cell M7, addition to providing already intermediate potential to the control gate 6₈ has been written to the same manner as in the previous example. When the data to be written is "0", an intermediate potential may be applied to the drain to prevent electron injection.

データ読出しは、従来例で説明したNANDセル型EEPROM
と同じである。Data read is performed by the NAND cell type EEPROM described in the conventional example.
Is the same as

以上のようにしてこの実施例によれば、NANDセルを構
成する複数のメモリセルが隙間なく配置されることにな
り、従来の浮遊ゲートと制御ゲートの二層ゲート構造を
用いた場合に比べて大幅に高密度化することができる。As described above, according to this embodiment, a plurality of memory cells constituting a NAND cell are arranged without gaps, and compared with the case where a conventional two-layer gate structure of a floating gate and a control gate is used. The density can be greatly increased.

本発明は上記実施例に限られない。例えば実施例で
は、メモリセル構造として所謂MNOS型を用いたが、同様
の原理でトラップされた電荷が面内移動できない状態で
保持される電荷蓄積層として、過剰のシリコンを含むシ
リコンリッチのシリコン酸化膜を間に挟んで上下にシリ
コン酸化膜を設けた三重層を用いることもできる。また
実施例では、選択ゲートを第３層多結晶シリコン膜によ
り形成したが、これを第２層多結晶シリコン膜により形
成することもできる。但しこの場合には、少なくともド
レイン側の選択ゲート6₉とこれに隣接する制御ゲート6₁
の間を分離することが必要であり、したがってその分離
部分にはn⁺型拡散層を形成することになる。The present invention is not limited to the above embodiment. For example, in the embodiments, a so-called MNOS type was used as the memory cell structure. However, a silicon-rich silicon oxide containing excess silicon is used as a charge storage layer that holds the trapped charges in a state in which the trapped charges cannot move in a plane. It is also possible to use a triple layer in which silicon oxide films are provided above and below with a film interposed therebetween. In the embodiment, the select gate is formed of the third-layer polycrystalline silicon film. However, it may be formed of the second-layer polycrystalline silicon film. However, in this case, the control gate₆₁ adjacent thereto and the selection gate 6₉ of at least the drain side
Is required to be separated, and an n⁺ -type diffusion layer is formed at the separation portion.

また実施例では、電気的書き替えを行うEEPROMを説明
したが、一括消去を紫外線で行う紫外線消去型EPROMと
して構成することも可能である。Further, in the embodiment, the EEPROM for electrically rewriting has been described. However, the EEPROM may be configured as an ultraviolet-erasable EPROM for performing batch erasing with ultraviolet rays.

［発明の効果］ 以上のべたように本発明によれば、NANDセルを構成す
る複数のメモリセル間を隙間なく敷き詰めることによっ
て、高集積化した不揮発性半導体記憶装置を提供するこ
とができる。[Effects of the Invention] As described above, according to the present invention, a highly integrated nonvolatile semiconductor memory device can be provided by laying down without gaps between a plurality of memory cells constituting a NAND cell.

【図面の簡単な説明】 第１図は本発明の一実施例によるEEPROMの一つのNANDセ
ル部を示す平面図、 第２図（ａ）（ｂ）は第１図のＡ−Ａ′およびＢ−Ｂ′
断面図、 第３図（ａ）〜（ｄ）はその製造工程を示す断面図、 第４図は従来のEEPROMの一つのNANDセル部の構成を示す
平面図、 第５図（ａ）（ｂ）は第４図のＡ−Ａ′およびＢ−Ｂ′
断面図である。 １……ｎ型シリコン基板、８……ｐ型層、２……フィー
ルド絶縁膜、９……シリコン酸化膜、10……シリコン窒
化膜、11,12……層間絶縁膜、6₂,6₄,6₆,6₈……制御ゲー
ト（第１層多結晶シリコン膜）、6₁,6₃,6₅,6₇……制御
ゲート（第２層多結晶シリコン膜）、6₉,6₁₀……選択ゲ
ート、M1〜M8……メモリセル、S1,S2……選択MOSトラン
ジスタ。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a plan view showing one NAND cell part of an EEPROM according to an embodiment of the present invention, and FIGS. 2 (a) and (b) are AA 'and B of FIG. -B '
FIGS. 3 (a) to 3 (d) are cross-sectional views showing a manufacturing process thereof, FIG. 4 is a plan view showing a configuration of one NAND cell portion of a conventional EEPROM, FIGS. 5 (a) (b) ) Are AA 'and BB' in FIG.
It is sectional drawing. 1 ...... n-type silicon substrate, 8 ...... p-type layer, 2 ...... field insulating film, 9 ...... silicon oxide film, 10 ...... silicon nitride film, 11, 12 ...... interlayer insulating film, 6_2, 6₄ , 6₆ , 6₈ ... Control gate (first layer polycrystalline silicon film), 6₁ , 6₃ , 6₅ , 6₇ ... Control gate (second layer polycrystalline silicon film), 6₉ , 6₁₀ ... Select gates, M1 to M8... Memory cells, S1, S2... Select MOS transistors.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/788 - 29/792 H01L 21/8247 H01L 27/112 - 27/115 G11C 17/00 307──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl.⁶ Identification symbol FI H01L 29/792 (72) Inventor Fujio Masukaoka 1st location, Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Prefecture Toshiba Research Institute, Inc. (58) Field surveyed (Int.Cl.⁶ , DB name) H01L 29/788-29/792 H01L 21/8247 H01L 27/112-27/115 G11C 17/00 307

Claims (7)

Translated fromJapanese

(57)【特許請求の範囲】(57) [Claims]【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
積層され、基板と電荷蓄積層の間の電荷の授受によりデ
ータ書き込みおよび消去が行われるメモリセルが複数個
直列接続されてNANDセルを構成する不揮発性半導体記憶
装置において、 前記NANDセルを構成する複数のメモリセルの電荷蓄積層
は、基板から注入された電荷を面内移動がない状態でト
ラップするトラップ準位を持つ、前記複数のメモリセル
に共通に配設された絶縁層により構成され、 前記NANDセルを構成する複数のメモリセルの制御ゲート
は、層間絶縁膜により分離されて交互に配列形成された
第１層多結晶シリコンゲートと第２層多結晶シリコンゲ
ートにより構成されている、 ことを特徴とする不揮発性半導体記憶装置。A charge storage layer and a control gate are stacked on a semiconductor substrate, and a plurality of memory cells for writing and erasing data by transferring charges between the substrate and the charge storage layer are connected in series to form a NAND cell. In the nonvolatile semiconductor memory device, the charge storage layers of the plurality of memory cells constituting the NAND cell have a trap level for trapping the charge injected from the substrate without in-plane movement. A control gate of a plurality of memory cells constituting the NAND cell is constituted by an insulating layer provided in common with the memory cells, and a first layer polycrystalline silicon gate separated and formed alternately by an interlayer insulating film is provided. And a second-layer polycrystalline silicon gate.【請求項２】前記電荷蓄積層を構成する絶縁層は、基板
上に形成された薄いシリコン酸化膜とこの上に積層形成
されたシリコン窒化膜とからなる請求項１記載の不揮発
性半導体記憶装置。2. The nonvolatile semiconductor memory device according to claim 1, wherein said insulating layer constituting said charge storage layer comprises a thin silicon oxide film formed on a substrate and a silicon nitride film laminated thereon. .【請求項３】前記電荷蓄積層を構成する絶縁層は、シリ
コンリッチのシリコン酸化膜を間に挟んだシリコン酸化
膜の三重層からなる請求項１記載の不揮発性半導体記憶
装置。3. The non-volatile semiconductor memory device according to claim 1, wherein said insulating layer constituting said charge storage layer comprises a triple layer of a silicon oxide film sandwiching a silicon-rich silicon oxide film.【請求項４】半導体基板上に電荷蓄積層と制御ゲートが
積層され、基板と電荷蓄積層の間の電荷の授受によりデ
ータのデータ書き込みおよび消去が行われるメモリセル
が複数個で１セルユニットを構成し、このセルユニット
がアレイ状に配列された不揮発性半導体記憶装置におい
て、 前記セルユニットの両端にのみソース・ドレイン拡散層
が配置され、このソース・ドレイン間は同一の導電領域
から構成されていることを特徴とする不揮発性半導体記
憶装置。4. A charge storage layer and a control gate are stacked on a semiconductor substrate, and a plurality of memory cells for writing and erasing data by transferring charges between the substrate and the charge storage layer constitute one cell unit. In a nonvolatile semiconductor memory device in which the cell units are arranged in an array, source / drain diffusion layers are arranged only at both ends of the cell unit, and the source / drain is formed of the same conductive region. A non-volatile semiconductor storage device.【請求項５】前記セルユニットの隣接する制御ゲート電
極は互いにオーバーラップして設けられていることを特
徴とする請求項４記載の不揮発性半導体記憶装置。5. The nonvolatile semiconductor memory device according to claim 4, wherein adjacent control gate electrodes of said cell unit are provided so as to overlap each other.【請求項６】前記電荷蓄積層はシリコン窒化膜とシリコ
ン酸化膜の積層膜から構成されることを特徴とする請求
項４記載の不揮発性半導体記憶装置。6. The non-volatile semiconductor memory device according to claim 4, wherein said charge storage layer comprises a stacked film of a silicon nitride film and a silicon oxide film.【請求項７】前記セルユニットは複数のメモリセルが直
列に接続され、NANDセルを構成することを特徴とする請
求項４記載の不揮発性半導体記憶装置。7. The nonvolatile semiconductor memory device according to claim 4, wherein said cell unit comprises a plurality of memory cells connected in series to constitute a NAND cell.