【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ビデオカメラや電子スチルカメラ等に用い
られる固体撮像装置に係わり、特に信号電荷の読出しに
高速パルスを必要とする固体撮像装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial application field) The present invention relates to a solid-state imaging device used for a video camera, an electronic still camera, and the like, and particularly requires a high-speed pulse for reading out signal charges. And a solid-state imaging device.
（従来の技術） 近年、電荷結合素子（以下CCDと略記する）を用いた
各種の固体撮像装置が開発されている。この種の装置で
は、CCDからの信号電荷を読出す信号読出し部に、パル
ス発生部から１画素毎の信号電荷をリセットする高速の
リセットパルスを供給する必要がある。また、低雑音化
のための相関２重サンプリングや、単板カラーカメラの
色分離のために、高速クランプパルスやサンプルホール
ドパルスが必要とされる。(Prior Art) In recent years, various solid-state imaging devices using a charge-coupled device (hereinafter abbreviated as CCD) have been developed. In this type of device, it is necessary to supply a high-speed reset pulse for resetting the signal charge of each pixel from the pulse generation unit to a signal reading unit for reading the signal charge from the CCD. Further, a high-speed clamp pulse and a sample hold pulse are required for correlated double sampling for low noise and color separation of a single-chip color camera.
これらのパルスの周波数は、固体撮像装置の画素数の
増大に伴って益々高くなっており、特にHDTV用200万画
素CCD撮像装置では、信号読出し周波数（この周波数で
リセットパルス等の周波数も決まる）が37.125MHz又は7
4.25MHzと非常に高くなっている。このようなパルス周
波数の増大に伴い、パルス幅も狭くなるためにパルス発
生部の動作が不安定になり、消費電力も増大するという
問題が生じている。The frequency of these pulses is increasing with the increase in the number of pixels of the solid-state imaging device. In particular, in a 2 million pixel CCD imaging device for HDTV, the signal readout frequency (this frequency also determines the frequency of a reset pulse, etc.) Is 37.125MHz or 7
It is very high at 4.25MHz. As the pulse frequency increases, the pulse width also becomes narrower, so that the operation of the pulse generator becomes unstable and the power consumption increases.
第６図に、従来のパルス発生部の回路構成を示す。こ
の図において、同期信号発生回路１から出力される同期
信号に同期して、タイミング信号発生回路２からタイミ
ング伝送信号φ1,φ2,φ3,φ４が出力され、AND回路３
に入力される。AND回路３では、タイミング伝送信号
φ1,φ2,φ3,φ４を用いて、リセットパルスφRS,クラ
ンプパルスφCL及びサンプルパルスφSH等が生成され、
これらのパルスφRS,φCL,φSHがCCDの信号読出し部及
び画素信号処理部に出力される。FIG. 6 shows a circuit configuration of a conventional pulse generator. In this figure, timing transmission signals φ1 , φ2 , φ3 , φ4 are output from a timing signal generation circuit 2 in synchronization with a synchronization signal output from a synchronization signal generation circuit1 , and an AND circuit 3 is output.
Is input to The AND circuit 3 generates a reset pulse φRS , a clamp pulse φCL, a sample pulse φSH and the like using the timing transmission signals φ1 , φ2 , φ3 , φ4 ,
These pulses φRS , φCL , and φSH are output to the CCD signal readout unit and the pixel signal processing unit.
第７図は、上記パルス発生部における各パルスの位相
関係を示したタイミング図である。φ1,φ2,φ3,φ４は
位相基準となるタイミング伝送信号で、φ１とφ４のAN
Dを取ることにより、リセットパルスφRSを生成してい
る。また、同様にφ１とφ２とのANDを取ることにより
クランプパルスφCLを、さらにφ２とφ３のANDを取る
ことによりサンプルパルスφSHを生成している。即ち、
タイミング伝送信号の位相差により幅の狭い出力パルス
を得ている。FIG. 7 is a timing chart showing the phase relationship of each pulse in the pulse generator.φ 1, φ 2, φ 3 , φ 4 is a timing transmission signal as a phase reference, of phi1 and phi4 AN
By taking D, a reset pulse φRS is generated. Similarly, a clamp pulse φCL is generated by ANDing φ1 and φ2, and a sample pulse φSH is generated by ANDing φ2 and φ3 . That is,
A narrow output pulse is obtained by the phase difference of the timing transmission signal.
このように、AND回路を用いて幅の狭いパルスを生成
すると、各タイミング伝送信号の相対位相の変化が、そ
のままパルス幅とパルス位相の変化となって現れるため
出力パルスが不安定になってしまう。また、生成するパ
ルスの周波数が高いほど、出力パルスはより不安定にな
ってしまう。以下、第８図を用いて、このような不安定
な出力パルスにより、どのような問題が発生するかを説
明する。As described above, when a narrow pulse is generated using the AND circuit, a change in the relative phase of each timing transmission signal appears directly as a change in the pulse width and the pulse phase, so that the output pulse becomes unstable. . In addition, the higher the frequency of the generated pulse, the more unstable the output pulse becomes. Hereinafter, what kind of problem occurs due to such an unstable output pulse will be described with reference to FIG.
第８図は、CCDの電荷検出回路と相関二重サンプリン
グ雑音抑圧回路を示した図である。CCDレジスタ４（例
えば、固体撮像素子の水平CCD）から出力される電荷
は、電荷検出用コンデンサCPに蓄えられ電圧に変換され
る。コンデンサCPは、リセットパルスφRSを入力するリ
セットトランジスタTr1により、CCDレジスタ４の１ビッ
ト毎に基準電位に充電されリセットされる。コンデンサ
Cpの蓄積容量、即ち電圧の変化は、ソースフォロアトラ
ンジスタTr2,Tr4によって出力される。トランジスタT
r3,Tr5はそれぞれのソースフォロアの電流バイアスのた
めの電流源として動作している。トランジスタTr4から
出力される信号は、バッファアンプAM1を介してクラン
プコンデンサCCLに入力される。クランプパルスφCLを
入力するクランプトランジスタTr6は、１画素毎に信号
をクランプ電位VCPにクランプし、１画素毎に揺らぐリ
セット雑音と出力アンプ雑音を抑圧する。コンデンサC
CLに蓄積された信号電荷はバッファアンプAM2を介し
て、サンプルパルスφSHを入力するサンプルホールドト
ランジスタTr7により取り出される。そして、ホールド
コンデンサCSHにホールドされ、バッファアンプAM3を介
して出力される。以上の雑音抑圧回路は、一般に相関二
重サンプリング回路として知られている。FIG. 8 is a diagram showing a CCD charge detection circuit and a correlated double sampling noise suppression circuit. CCD register 4 (e.g., horizontal CCD of the solid-state imaging device) by the charge output from is converted to a voltage stored in the charge detecting capacitor CP. Capacitor CP is the reset transistor Tr1 for inputting a reset pulse phiRS, is reset is charged to the reference potential to each bit of the CCD register 4. Capacitor
The change in the storage capacitance of Cp, that is, the voltage, is output by the source follower transistors Tr2 and Tr4 . Transistor T
r3 and Tr5 operate as current sources for the current bias of each source follower. Signal output from the transistor Tr4 is input to the clamp capacitor CCL via a buffer amplifier AM1. Clamp transistor Tr6 to enter the clamp pulse phiCL is a signal for each pixel clamped to the clamp voltage VCP, suppresses reset noise and the output amplifier noise fluctuates for each pixel. Capacitor C
The signal charges accumulated in theCL via a buffer amplifier AM2, is taken out by the sample hold transistor Tr7 to enter the sample pulse phiSH. Then, it is held in the hold capacitor CSH, it is outputted via a buffer amplifier AM3. The above-described noise suppression circuit is generally known as a correlated double sampling circuit.
このように、リセットパルスφRSはCCDの信号読出し
部において、１画素毎の電荷リセットパルスとして用い
られ、クランプパルスφCLとサンプルパルスφSHは相関
二重サンプリング雑音抑圧回路等の画素信号処理パルス
として用いられる。リセットパルスφRSの幅や位相が不
安定だと、CCDから出力される信号の位相が変動しジッ
タノイズとして現れ、解像度が不安定になりSN比も劣化
する。また、クランプパルスφCLやサンプルパルスφSH
の幅や位相が不安定だと、クランプやサンプルホールド
された電圧が変動し相関二重サンプリングの雑音抑圧効
果が低減してしまう。また、第６図の構成では、AND回
路等の高速ロジック回路が多いため消費電力も多くなっ
てしまう。As described above, the reset pulse φRS is used as a charge reset pulse for each pixel in the signal reading section of the CCD, and the clamp pulse φCL and the sample pulse φSH are used for a pixel signal processing pulse such as a correlated double sampling noise suppression circuit. Used as When it unstable width and phase of the reset pulse phiRS, appear as jitter noise phase varies the signal outputted from the CCD, the resolution is also deteriorated SN ratio becomes unstable. In addition, clamp pulse φCL and sample pulse φSH
If the width and phase of the signal are unstable, the clamped or sampled voltage fluctuates, and the noise suppression effect of correlated double sampling is reduced. In the configuration shown in FIG. 6, the power consumption is also increased because there are many high-speed logic circuits such as AND circuits.
（発明が解決しようとする課題） このように従来、画素数の増大に伴い、CCDの信号読
出し部に供給すべきパルスの周波数が高くなり、特にHD
TV用200万画素CCD撮像装置では信号読出し周波数が37.1
25MHz又は74.25MHzと非常に高く、パルス幅も狭くな
る。このため、パルス発生部の動作が不安定になり、パ
ルス幅，位相が安定したリセットパルスや画素信号処理
パルスを得ることが困難となる。また、消費電力も増大
するという問題が生じている。(Problems to be Solved by the Invention) As described above, conventionally, as the number of pixels increases, the frequency of the pulse to be supplied to the signal readout unit of the CCD increases, and in particular, the HD
The signal readout frequency is 37.1 for a 2 million pixel CCD imager for TV
It is very high at 25 MHz or 74.25 MHz, and the pulse width is narrow. For this reason, the operation of the pulse generator becomes unstable, and it becomes difficult to obtain a reset pulse or a pixel signal processing pulse having a stable pulse width and phase. In addition, there is a problem that power consumption increases.
本発明は、このような事情を考慮してなされたもの
で、その目的とするところは、信号読出し周波数が高く
なっても、安定なリセットパルスや画素信号処理パルス
を生成することができ、且つ消費電力も少なくすること
ができ、高画質で低消費電力の固体撮像装置を提供する
ことにある。The present invention has been made in view of such circumstances, and an object of the present invention is to generate a stable reset pulse and a pixel signal processing pulse even when a signal readout frequency increases, and An object of the present invention is to provide a solid-state imaging device which can reduce power consumption and has high image quality and low power consumption.
［発明の構成］ （課題を解決するための手段） 本発明の骨子は、タイミング信号のANDからパルス信
号を生成する代わりに、タイミング信号により共振回路
をスイッチング駆動して必要なパルスを生成することに
ある。[Configuration of the Invention] (Means for Solving the Problems) The gist of the present invention is to generate a necessary pulse by switching driving of a resonance circuit by a timing signal instead of generating a pulse signal from AND of a timing signal. It is in.
即ち本発明は、固体撮像素子と、この固体撮像素子か
ら信号電荷を読出す信号読出し部と、この信号読出し部
に所定のパルスを供給するパルス発生部とを備えた固体
撮像装置において、 前記パルス発生部を、前記固体撮像素子の駆動パルスと
同期し、前記信号読出し部に供給すべきパルスと同じ周
期のタイミング信号を発生するタイミング信号発生回路
と、前記信号読出し部に供給すべきパルスの幅の略２倍
を周期とする周波数に共振する共振回路と、この共振回
路を前記タイミング信号の周期でスイッチング駆動する
スイッチング駆動回路と、前記共振回路で発生する不要
信号を抑圧するダンピング回路とから構成するようにし
たものである。That is, the present invention provides a solid-state imaging device including: a solid-state imaging device; a signal reading unit that reads a signal charge from the solid-state imaging device; and a pulse generation unit that supplies a predetermined pulse to the signal reading unit. A timing signal generating circuit that generates a timing signal having the same cycle as a pulse to be supplied to the signal readout unit in synchronization with a drive pulse of the solid-state imaging device; and a width of a pulse to be supplied to the signal readout unit. A resonance circuit that resonates at a frequency having a cycle substantially twice as large as the above, a switching drive circuit that switches the resonance circuit at a cycle of the timing signal, and a damping circuit that suppresses unnecessary signals generated in the resonance circuit. It is something to do.
（作用） 本発明によれば、パルス発生部で発生するパルス幅は
共振回路の共振周波数により決定され、パルス周期はス
イッチング駆動回路の駆動周波数で決定される。このた
め、高速パルスであるにも拘らず、安定したパルス幅及
び周期が得られる。また、AND等の高速ロジック回路を
用いることなく、スイッチング駆動により電源電圧の数
倍の振幅を容易に、しかも低消費電力で得ることができ
る。共振動作で発生する不要信号はダンピング回路によ
り抑えることができる。(Operation) According to the present invention, the pulse width generated by the pulse generator is determined by the resonance frequency of the resonance circuit, and the pulse period is determined by the drive frequency of the switching drive circuit. For this reason, a stable pulse width and a stable cycle can be obtained despite high-speed pulses. Further, an amplitude several times the power supply voltage can be easily obtained with low power consumption by switching drive without using a high-speed logic circuit such as AND. Unwanted signals generated by the resonance operation can be suppressed by the damping circuit.
このようにすることで、HDTV固体カメラや多画素固体
カメラ等の高速パルスを必要とする場合でも、安定に高
画質で低消費電力の固体撮像装置を実現することができ
る。また、共振回路のコンデンサとしてスイッチングト
ランジスタ及び周辺の寄生容量を共振容量として用いて
もよい。このようにすることで、非常に小さな容量で、
即ち非常に高い周波数で共振動作をさせることが可能と
なる。In this way, even when a high-speed pulse such as an HDTV solid-state camera or a multi-pixel solid-state camera is required, a solid-state imaging device with high image quality and low power consumption can be stably realized. Further, a switching transistor and a parasitic capacitance around the switching transistor may be used as a resonance circuit capacitor. In this way, with very small capacity,
That is, the resonance operation can be performed at a very high frequency.
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。(Examples) Hereinafter, details of the present invention will be described with reference to the illustrated examples.
第１図は本発明の一実施例に係わる固体撮像装置の概
略構成を示すブロック図である。図中10は同期信号発生
回路であり、この回路10から出力される同期信号はタイ
ミング信号発生回路20に供給される。タイミング信号発
生回路20では、同期信号に同期してタイミング伝送信号
φ1,φ2,φ３が出力され、この信号φ1,φ2,φ３はスイ
ッチング共振回路30及び駆動パルス発生回路40に供給さ
れる。スイッチング共振回路30では、タイミング伝送信
号φ1,φ2,φ３に同期したリセットパルスφRS,クラン
プパルスφCL及びサンプルパルスφSHが出力され、これ
らのパルスφRS,φCL,φSHは信号読出し部64及び画素信
号処理部50に供給される。FIG. 1 is a block diagram showing a schematic configuration of a solid-state imaging device according to an embodiment of the present invention. In the figure, reference numeral 10 denotes a synchronization signal generation circuit. The synchronization signal output from the circuit 10 is supplied to a timing signal generation circuit 20. The timing signal generating circuit 20, a timing transmission signals phi1 in synchronization with the synchronization signal, phi2, phi3 is output, the signal φ1, φ2, φ3 to the switching resonant circuit 30 and the drive pulse generation circuit 40 Supplied. The switching resonance circuit 30 outputs a reset pulse φRS , a clamp pulse φCL, and a sample pulse φSH synchronized with the timing transmission signals φ1 , φ2 , φ3 , and these pulses φRS , φCL , φSH are The signal is supplied to the signal reading unit 64 and the pixel signal processing unit 50.
また、駆動パルス発生回路40では、タイミング伝送信
号φ1,φ2,φ３に同期したクロックパルスφH1,φH2が
出力され、このパルスφH1,φH2は固体撮像素子60に供
給される。ここで、固体撮像素子60はフォトダイオード
61,垂直CCD62,水平CCD63及び信号読出し部64等から構成
されており、上記パルスφH1,φH2は水平CCD63に供給さ
れる。水平CCD63の信号電荷は信号読出し部64により出
力され画素信号処理部50に入力される。信号読出し部64
及び画素信号処理部50は、例えば前記第８図に示すよう
に構成されており、前記入力した各パルスφRS,φCL,φ
SHを基に信号読出し及び雑音抑圧等の処理が行われる。In the drive pulse generation circuit 40, clock pulses φH1 and φH2 synchronized with the timing transmission signals φ1 , φ2 and φ3 are output, and the pulses φH1 and φH2 are supplied to the solid-state imaging device 60. . Here, the solid-state imaging device 60 is a photodiode
61, a vertical CCD 62, a horizontal CCD 63, a signal reading unit 64, and the like. The pulses φH1 and φH2 are supplied to the horizontal CCD 63. The signal charges of the horizontal CCD 63 are output by the signal reading unit 64 and input to the pixel signal processing unit 50. Signal readout unit 64
The pixel signal processing unit 50 is configured as shown in FIG. 8, for example, and receives the inputted pulses φRS , φCL , φ
Processing such as signal reading and noise suppression is performed based on theSH .
第２図は各パルスの位相関係を示したタイミング図で
ある。φ1,φ2,φ３は位相基準となるタイミング伝送信
号で、各パルスの立ち下がり位相を基準に、それぞれリ
セットパルスφRS,クランプパルスφCL,サンプルパルス
φSHが出力される様子を示している。リセットパルスφ
RSは、CCDの信号読出し部64において１画素毎の電荷リ
セットパルスとして用いられる。クランプパルスφCLと
サンプルパルスφSHは、画素信号処理部50において層間
二重サンプリング雑音抑圧回路等の画素信号処理パルス
として用いられる。FIG. 2 is a timing chart showing the phase relationship of each pulse. φ1 , φ2 , and φ3 are timing transmission signals that serve as phase references, and show how a reset pulse φRS , a clamp pulse φCL , and a sample pulse φSH are output based on the falling phase of each pulse. ing. Reset pulse φ
RS is used as a charge reset pulse for each pixel in the signal reading section 64 of the CCD. The clamp pulse φCL and the sample pulse φSH are used in the pixel signal processing unit 50 as a pixel signal processing pulse for an interlayer double sampling noise suppression circuit or the like.
第３図にスイッチング共振回路30の具体的構成を示
す。前記タイミング信号発生回路からのタイミング伝送
信号φ１は、抵抗R1を介してトランジスタTr1のベース
に入力される。抵抗R1,R2はバイアス抵抗、C1はスピー
ドアップコンデンサである。トランジスタTr1はスイッ
チング駆動回路31を構成しており、オン・オフ動作を繰
り返す。トランジスタTr1のコレクタにはコイルL1とコ
ンデンサC2から構成される共振回路32が接続され、この
共振回路32はリセットパルスφRSのパルス幅の約２倍を
周期とする周波数に共振している。また、共振回路32に
はダイオードD1からなるダンピング回路33が並列接続さ
れており、このダンピング回路33により共振波形の不要
な部分は抑圧されている。C3は出力パルスを取り出すカ
ップリングコンデンサである。FIG. 3 shows a specific configuration of the switching resonance circuit 30. Timing transmission signals phi1 from the timing signal generating circuit is input to the base of the transistor Tr1 via the resistor R1. The resistors R1 and R2 are bias resistors, and C1 is a speed-up capacitor. Transistor Tr1 constitute a switching driving circuit 31 repeats the on-off operation. The collector of the transistor Tr1 is connected resonant circuit 32 is composed of a coil L1 and capacitor C2, the resonant circuit 32 resonates to a frequency having a period of about 2 times the pulse width of the reset pulse phiRS I have. Furthermore, the resonant circuit 32 and the damping circuit 33 composed of diodes D1 is connected in parallel, unnecessary portions of the resonance waveform by the damping circuit 33 is suppressed. C3 is a coupling capacitor to take out the output pulse.
第４図は、第３図のスイッチング共振回路30の動作を
説明するための各部の波形を示した図である。この図を
用いて共振回路の動作を以下に説明する。FIG. 4 is a diagram showing waveforms at various parts for explaining the operation of the switching resonance circuit 30 of FIG. The operation of the resonance circuit will be described below with reference to FIG.
第４図（ａ）に示す入力φ１が高レベルの時はスイッ
チング駆動回路31としてのトランジスタTr1はオンとな
り、共振回路32のコイルL1に電流が流れ電磁エネルギー
が蓄えられる。次に、φ１が低レベルとなると、トラン
ジスタTr1がオフになり、コイルL1の電流はコンデンサC
2に共振電流として流れ、トランジスタTr1のコレクタに
は第４図（ｂ）のような共振波形が現れる。ところが、
ダイオードD1により不要な共振が抑えられるので、実際
は第４図（ｃ）のような波形が得られる。Transistor Tr1 as a switching drive circuit 31 when input phi1 is high as shown in FIG. 4 (a) is turned on, current flows through the electromagnetic energy stored in the coil L1 of the resonant circuit 32. Next, when φ1 becomes low level, the transistor Tr1 is turned off, and the current of the coil L1 is
2 flows as the resonance current, the collector of the transistor Tr1 appears resonance waveform as shown in FIG. 4 (b). However,
Since unnecessary resonance by the diode D1 is suppressed, actually it has waveforms as shown in FIG. 4 (c) is obtained.
このように共振を利用すると、パルス幅はコイルL1と
コンデンサC2の共振周波数で決定されるため、高い周波
数にも拘らず安定しており、しかも電源電圧の数倍のパ
ルス振幅を容易に得ることができる。また、クランプパ
ルスφCLを生成する場合、共振回路32の共振周波数を、
必要とするパルスφCLの幅の約２倍の周期を持つ周波数
に設定すればよい。サンプルパルスφSHを生成する場合
も同様である。The use of such resonance, because the pulse width is determined by the resonant frequency of the coil L1 and capacitor C2, is stable despite the high frequencies, and easily several times the pulse amplitude of the supply voltage Obtainable. When generating the clamp pulse φCL , the resonance frequency of the resonance circuit 32 is
The frequency may be set to a frequency having a period approximately twice as large as the width of the required pulse φCL . The same applies to the case where the sample pulse φSH is generated.
このように本実施例によれば、タイミング信号発生回
路20から出力されるタイミング伝送信号により共振回路
32をスイッチング駆動し、共振波形の不要成分をダンピ
ング回路33により除去しているので、周波数が高くなっ
ても常に安定した高速パルスを生成することができる。
このため、信号読出し周波数が高くなっても、安定した
リセットパルスや画素信号処理パルスを生成することが
できる。また、AND等の高速ロジックを用いる必要がな
いので、消費電力の低減をはかり得る。従って、HDTV固
体カメラや多画素固体カメラ等に必要とされる高速パル
スを安定に供給することができ、高画質で低消費電力の
固体撮像装置を実現することが可能となる。As described above, according to the present embodiment, the resonance circuit is controlled by the timing transmission signal output from the timing signal generation circuit 20.
Since the switching drive of 32 is performed and unnecessary components of the resonance waveform are removed by the damping circuit 33, a stable high-speed pulse can always be generated even when the frequency becomes high.
Therefore, even if the signal readout frequency increases, a stable reset pulse and a pixel signal processing pulse can be generated. Also, since it is not necessary to use high-speed logic such as AND, power consumption can be reduced. Therefore, a high-speed pulse required for an HDTV solid-state camera, a multi-pixel solid-state camera, or the like can be stably supplied, and a solid-state imaging device with high image quality and low power consumption can be realized.
なお、第３図の共振コンデンサC2を省略して、スイッ
チングトランジスタTr1及び周辺の寄生容量で等価的な
共振回路を構成してもよい。この場合、非常に小さな容
量で、即ち非常に高い周波数で共振動作をさせることが
できる。Note that by omitting the resonant capacitor C2 of FIG. 3, may constitute a equivalent resonant circuit in the switching transistor Tr1 and the periphery of the parasitic capacitance. In this case, the resonance operation can be performed with a very small capacitance, that is, at a very high frequency.
第５図は本発明の第２の実施例を説明するためのもの
で、スイッチング共振回路の具体的構成を示す回路図で
ある。基本的な構成は第３図と同様であり、本実施例が
これと異なる点は、共振回路としてトランスを用いたこ
とにある。FIG. 5 is a circuit diagram illustrating a specific configuration of a switching resonance circuit for explaining a second embodiment of the present invention. The basic configuration is the same as that of FIG. 3, and this embodiment is different from this embodiment in that a transformer is used as a resonance circuit.
即ち、バイアス抵抗R3,R4,スピードアップコンデンサ
C4,スイッチング駆動回路31として作用するトランジス
タTr2は、先の実施例と同様な働きをする。共振回路32
のインダクタとしてコイルL2,L3からなるトランスを用
い、１次側と２次側に各々共振コンデンサC5,C6,及びダ
ンピング回路331,332として作用するダイオードD2,D3を
設けている。That is, bias resistors R3 , R4 , speed-up capacitors
C4 and the transistor Tr2 acting as the switching drive circuit 31 have the same function as in the previous embodiment. Resonant circuit 32
A transformer composed of coils L2 and L3 is used as an inductor, and resonant capacitors C5 and C6 , and diodes D2 and D3 acting as damping circuits 331 and 332 are provided on the primary side and the secondary side, respectively. Provided.
このような構成であれば、出力パルスをトランス結合
で取り出すことができるため、コイルL3のマイナス端子
に直流電圧を与えるとその直流電圧が加わった出力パル
スを得ることができる。さらに、１次側と２次側にそれ
ぞれ共振回路を設けているため、出力パルスの振幅を容
易に変化させることができる。また、先の実施例と同じ
ように共振コンデンサC5又はC6を省略して、スイッチン
グトランジスタTr2及び周辺の寄生容量で等価的な共振
回路を構成してもよい。このようにすることで、非常に
小さな容量で、即ち非常に高い共振動作をさせることが
できる。With such a configuration, the output pulse it is possible to retrieve in transformer coupling, it can be given a DC voltage to the negative terminal of the coil L3 to obtain an output pulse whose DC voltage is applied. Further, since the resonance circuit is provided on each of the primary side and the secondary side, the amplitude of the output pulse can be easily changed. Further, by omitting the same as the resonant capacitor C5 or C6 and previous examples, it may constitute a equivalent resonant circuit in the switching transistor Tr2 and the periphery of the parasitic capacitance. In this way, a very small capacitance, that is, a very high resonance operation can be performed.
なお、本発明は上述した各実施例に限定されるもので
はない。実施例では、CCDを用いた固体撮像装置を例に
したが、これに限らずMOS型の固体撮像装置に適用する
ことも可能である。また、スイッチング駆動回路，共振
回路及びダンピング回路の具体的構成は、第３図又は第
５図に何等限定されるものではなく、仕様に応じて適宜
変更可能である。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。Note that the present invention is not limited to the above-described embodiments. In the embodiment, a solid-state imaging device using a CCD is described as an example. However, the present invention is not limited to this and can be applied to a MOS solid-state imaging device. Further, the specific configurations of the switching drive circuit, the resonance circuit, and the damping circuit are not limited to those shown in FIG. 3 or FIG. 5, but can be appropriately changed according to the specifications. In addition, various modifications can be made without departing from the scope of the present invention.
［発明の効果］ 以上詳述したように本発明によれば、タイミング信号
により共振回路をスイッチング駆動して必要なパルスを
生成しているので、パルス幅は共振回路の共振周波数に
より決定され、またパルス周期はスイッチング駆動の駆
動周波数で決定される。従って、パルス幅，パルス周期
の安定した高速パルスを得ることができ、高画質で低消
費電力の固体撮像装置を実現することが可能となる。[Effects of the Invention] As described above in detail, according to the present invention, a required pulse is generated by switching driving of a resonance circuit by a timing signal. Therefore, the pulse width is determined by the resonance frequency of the resonance circuit. The pulse period is determined by the driving frequency of the switching drive. Therefore, a high-speed pulse having a stable pulse width and pulse period can be obtained, and a solid-state imaging device with high image quality and low power consumption can be realized.
第１図は本発明の一実施例に係わる固体撮像装置の概略
構成を示すブロック図、第２図は上記装置における各部
の信号波形を示す図、第３図は上記装置に用いたスイッ
チング共振回路の具体的構成を示す図、第４図は上記ス
イッチング共振回路における各部の信号波形を示す図、
第５図は本発明の第２の実施例に係わるスイッチング共
振回路の具体的構成を示す図、第６図乃至第８図は従来
のパルス発生回路を説明するための図である。 10……同期信号発生回路、 20……タイミングパルス発生回路、 30……スイッチング共振回路、 31……スイッチング駆動回路、 32……共振回路、 33……ダンピング回路、 40……駆動パルス発生回路、 50……画素信号処理部、 60……固体撮像素子、 61……フォトダイオード、 62……垂直CCD、 63……水平CCD、 64……信号読出し部、 Tr……トランジスタ、 Ｄ……ダイオード、 Ｒ……抵抗、 Ｃ……コンデンサ、 Ｌ……コイル。FIG. 1 is a block diagram showing a schematic configuration of a solid-state imaging device according to an embodiment of the present invention, FIG. 2 is a diagram showing signal waveforms at various parts in the device, and FIG. 3 is a switching resonance circuit used in the device. FIG. 4 is a diagram showing a signal waveform of each part in the switching resonance circuit,
FIG. 5 is a diagram showing a specific configuration of a switching resonance circuit according to a second embodiment of the present invention, and FIGS. 6 to 8 are diagrams for explaining a conventional pulse generating circuit. 10: Synchronous signal generation circuit, 20: Timing pulse generation circuit, 30: Switching resonance circuit, 31: Switching drive circuit, 32: Resonance circuit, 33: Damping circuit, 40: Drive pulse generation circuit, 50: Pixel signal processing unit, 60: Solid-state image sensor, 61: Photodiode, 62: Vertical CCD, 63: Horizontal CCD, 64: Signal readout unit, Tr: Transistor, D: Diode, R: resistance, C: capacitor, L: coil.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−232879（ＪＰ，Ａ) 特開 平２−2290（ＪＰ，Ａ) 特開 平２−266537（ＪＰ，Ａ) 特開 平２−274076（ＪＰ，Ａ) 実開 昭60−17070（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/30 - 5/335────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-1-232879 (JP, A) JP-A-2-2290 (JP, A) JP-A-2-266537 (JP, A) JP-A-2-232 274076 (JP, A) Japanese Utility Model Showa 60-17070 (JP, U) (58) Fields investigated (Int. Cl.6 , DB name) H04N 5/30-5/335
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