【０００１】[0001]
【産業上の利用分野】この発明は反転回路に関し、特
に、第１の電源電位のラインと第２の電源電位のライン
との間に直列接続された第１の導電形式の第１のトラン
ジスタと第２の導電形式の第２のトランジスタとを含
み、入力信号を反転させて出力する反転回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inversion circuit, and more particularly to a first transistor of a first conductivity type connected in series between a first power supply potential line and a second power supply potential line. And a second transistor of a second conductivity type, and inverts an input signal and outputs the inverted signal.
【０００２】[0002]
【従来の技術】半導体集積回路装置は、各種の論理回路
を備え、論理回路によって動作電圧が異なりかつ論理振
幅値も異なる。そのため、初段のインバータには動作マ
ージンの広いものが要求される。2. Description of the Related Art A semiconductor integrated circuit device includes various logic circuits, and the logic circuits have different operating voltages and different logic amplitude values. Therefore, the first-stage inverter is required to have a wide operation margin.
【０００３】図４は、動作マージンを考慮していない従
来のＣＭＯＳインバータを備えた半導体集積回路装置を
示す回路図である。FIG. 4 is a circuit diagram showing a conventional semiconductor integrated circuit device provided with a CMOS inverter without considering an operation margin.
【０００４】図４を参照して、この半導体集積回路装置
は、Ｐチャネルトランジスタ１ａおよび４ａと、Ｎチャ
ネルトランジスタ１ｂおよび４ｂを含む。Ｐチャネルト
ランジスタ１ａとＮチャネルトランジスタ１ｂはコンプ
リメンタリ接続され、ＣＭＯＳインバータを構成してい
る。すなわち、互いのゲート電極が入力信号を受けるよ
うに共通に入力ノードＮ１に接続され、互いのドレイン
電極が出力ノードＮ２に共通接続される。Ｐチャネルト
ランジスタ１ａのソース電極は電源電圧Ｖｃｃに接続さ
れ、Ｎチャネルトランジスタ１ｂのソース電極は接地電
位に接続される。Ｐチャネルトランジスタ４ａとＮチャ
ネルトランジスタ４ｂとはＰチャネルトランジスタ１ａ
およびＮチャネルトランジスタ１ｂと同様にコンプリメ
ンタリ接続される。Ｐチャネルトランジスタ４ａとＮチ
ャネルトランジスタ４ｂとは互いのゲート電極が入力ノ
ードＮ３に共通に接続されかつ互いのドレイン電極が出
力ノードＮ４に共通接続される。出力ノードＮ４は後段
の負荷に接続される。Referring to FIG. 4, the semiconductor integrated circuit device includes P-channel transistors 1a and 4a and N-channel transistors 1b and 4b. The P-channel transistor 1a and the N-channel transistor 1b are complementarily connected to form a CMOS inverter. That is, the respective gate electrodes are commonly connected to an input node N1 so as to receive an input signal, and the respective drain electrodes are commonly connected to an output node N2. The source electrode of P-channel transistor 1a is connected to power supply voltage Vcc, and the source electrode of N-channel transistor 1b is connected to ground potential. P-channel transistor 4a and N-channel transistor 4b include P-channel transistor 1a
And N-channel transistor 1b. P-channel transistor 4a and N-channel transistor 4b have their gate electrodes commonly connected to input node N3 and their drain electrodes commonly connected to output node N4. The output node N4 is connected to a subsequent load.
【０００５】動作において、入力信号が“Ｈ”レベルの
場合には、Ｐチャネルトランジスタ１ａがオフし、Ｎチ
ャネルトランジスタ１ｂがオンし、出力ノードＮ２から
は“Ｌ”レベルが出力される。それに応答して、次段の
Ｐチャネルトランジスタ４ａはオンし、Ｎチャネルトラ
ンジスタ４ｂはオフする。それにより、出力ノードＮ４
からは“Ｈ”レベルが出力される。逆に入力信号が
“Ｌ”レベルの場合は、Ｐチャネルトランジスタ１ａが
オンし、Ｎチャネルトランジスタ１ｂがオフし、出力ノ
ードＮ２からは“Ｈ”レベルが出力される。それに応答
して次段のＰチャネルトランジスタ４ａはオフし、Ｎチ
ャネルトランジスタ４ｂはオンする。それにより、出力
ノードＮ４からは“Ｌ”レベルが出力される。In operation, when an input signal is at "H" level, P-channel transistor 1a is turned off, N-channel transistor 1b is turned on, and "L" level is output from output node N2. In response, the next-stage P-channel transistor 4a turns on and the N-channel transistor 4b turns off. Thereby, the output node N4
Outputs an "H" level. Conversely, when the input signal is at "L" level, P-channel transistor 1a is turned on, N-channel transistor 1b is turned off, and "H" level is output from output node N2. In response, the next-stage P-channel transistor 4a turns off and the N-channel transistor 4b turns on. Thereby, "L" level is output from output node N4.
【０００６】以上のスイッチング動作において、入力信
号が“Ｈ”レベルであると判定できる最小の電圧値（以
後ＶI Hｍｉｎという）は、初段のＣＭＯＳインバータ
を構成するＰチャネルトランジスタ１ａとＮチャネルト
ランジスタ１ｂとのサイズの比で決定される。したがっ
て、一般に電源電圧に依存し、電源電圧が高いほどマー
ジンが小さくなり、ＶI Hｍｉｎが高くなる。In the above switching operation, the minimum voltage value (hereinafter referred to as VIH min) at which the input signal can be determined to be at the "H" level is determined by the P-channel transistor 1a and the N-channel transistor 1b constituting the first stage CMOS inverter. Is determined by the size ratio. Therefore, the power supply voltage generally depends on the power supply voltage, and the higher the power supply voltage, the smaller the margin and the higher theVIHmin .
【０００７】また、入力信号を“Ｌ”レベルであると判
定できる最大の電圧値（以後ＶI Lｍａｘという）も同
様に電源電圧Ｖｃｃに依存し、電源電圧が低いほどマー
ジンが小さくなり、ＶI Lｍａｘは小さくなる。Further, depending on the maximum voltage value (hereinafter VIL max hereinafter) similarly supply voltage Vcc can be judged as a "L" level of the input signal, the margin becomes smaller as the power supply voltage is low, VIL max becomes smaller.
【０００８】[0008]
【発明が解決しようとする課題】従来の半導体集積回路
装置は、以上のように電源電圧の変動によって、ＶI H
ｍｉｎ，ＶI Lｍａｘのマージンが小さくなるという問
題があった。As described above, the conventional semiconductor integrated circuit device has a VIH
There is a problem that the margin of min, VIL max becomes small.
【０００９】また、ＶI Hｍｉｎのマージンを出そうと
して、ＣＭＯＳインバータを構成するＰチャネルトラン
ジスタ１ａとＮチャネルトランジスタ１ｂとのサイズの
比を変えると、ＶI Lｍａｘのマージンが小さくなる。
逆にＶI Lｍａｘのマージンを出そうとすれば、ＶIH
ｍｉｎのマージンが小さくなる。Further, as Serve a margin of Vthe IH min, changing the size ratio of the P-channel transistor 1a and the N-channel transistor 1b which constitute the CMOS inverter, the margin of the VIL max decreases.
Conversely, if an attempt is made to provide a margin of VIL max, VIH
The margin of min becomes smaller.
【００１０】以上のように、ＣＭＯＳインバータを構成
するＰチャネルトランジスタとＮチャネルトランジスタ
とのサイズの比を単に変えるだけでは、動作マージンの
改良を十分に行なうことができない。As described above, simply changing the size ratio between the P-channel transistor and the N-channel transistor constituting the CMOS inverter cannot sufficiently improve the operation margin.
【００１１】それゆえに、この発明の主たる目的は、Ｖ
IHｍｉｎおよびＶILｍａｘの電源電圧依存性が小さく、
動作マージンが大きな反転回路を提供することである。Therefore, the main object of the present invention is to make V
The power supply voltage dependency ofIH min and VIL max is small,
An object of the present invention is to provide an inversion circuit having a large operation margin.
【００１２】[0012]
【課題を解決するための手段】請求項１に係る発明は、
第１の電源電位のラインと第２の電源電位のラインとの
間に直列接続された第１の導電形式の第１のトランジス
タと第２の導電形式の第２のトランジスタとを含み、入
力信号を反転させて出力する反転回路であって、第２の
トランジスタと並列接続された第２の導電形式の第３の
トランジスタ、および第１の電源電位を予め定められた
電圧だけ第２の電源電位側にレベルシフトさせて第３の
トランジスタの入力電極に与えるレベルシフト手段を備
えたものである。請求項２に係る発明では、請求項１に
係る発明の第１の電源電位は第２の電源電位よりも高
く、レベルシフト手段は、第１の電源電位のラインと第
３のトランジスタの入力電極との間に接続され、第１の
電源電位をそのしきい値電圧分だけ降圧させるための少
なくとも１つのダイオード手段を含む。The invention according to claim 1 is
An input signal including a first transistor of a first conductivity type and a second transistor of a second conductivity type connected in series between a line of a first power supply potential and a line of a second power supply potential; Circuit for inverting and outputting a third transistor of a second conductivity type connected in parallel with the second transistor, and a second power supply potential of the first power supply potential by a predetermined voltage Level shift means for level-shifting the input to the input terminal of the third transistor. In the invention according to claim 2, the first power supply potential of the invention according to claim 1 is higher than the second power supply potential, and the level shift means includes a line of the first power supply potential and an input electrode of the third transistor. And at least one diode means for lowering the first power supply potential by the threshold voltage.
【００１３】[0013]
【作用】請求項１に係る発明では、第１および第２の電
源電位のライン間に直列接続された第１および第２のト
ランジスタに加えて、第２のトランジスタに並列接続さ
れた第３のトランジスタと、第１の電源電位を予め定め
られた電圧だけ第２の電源電位側にレベルシフトさせて
第３のトランジスタの入力電極に与えるレベルシフト手
段とが設けられる。第１および第２の電源電位間の電圧
すなわち電源電圧が高くなると第３のトランジスタの電
流供給能力が増大し、逆に電源電圧が低くなると第３の
トランジスタの電流供給能力が減少する。したがって、
ＶILｍａｘ，ＶIHｍｉｎの電圧依存性が小さく抑えら
れ、大きな動作マージンが得られる。According to the present invention, in addition to the first and second transistors connected in series between the first and second power supply potential lines, the third transistor connected in parallel to the second transistor is provided. A transistor and level shifting means for level-shifting the first power supply potential by a predetermined voltage to the second power supply potential side and applying the level-shifted signal to the input electrode of the third transistor are provided. When the voltage between the first and second power supply potentials, that is, the power supply voltage increases, the current supply capability of the third transistor increases, and when the power supply voltage decreases, the current supply capability of the third transistor decreases. Therefore,
The voltage dependency of VIL max and VIH min is kept small, and a large operation margin is obtained.
【００１４】請求項２に係る発明では、請求項１に係る
第１の電源電位は第２の電源電位よりも高く、レベルシ
フト手段は、第１の電源電位のラインと第３のトランジ
スタの入力電極との間に接続され、第１の電源電位をそ
のしきい値電圧分だけ降圧させるための少なくとも１つ
のダイオード手段を含む。これにより、レベルシフト手
段を容易に構成できる。According to the second aspect of the present invention, the first power supply potential according to the first aspect is higher than the second power supply potential, and the level shift means includes a line for the first power supply potential and an input to the third transistor. And at least one diode means connected between the first and second electrodes for reducing the first power supply potential by the threshold voltage. Thereby, the level shift means can be easily configured.
【００１５】[0015]
【実施例】図１はこの発明の一実施例を示す回路図であ
る。図１を参照して、この半導体集積回路装置が図４に
示す半導体集積回路装置と異なるところは、Ｎチャネル
トランジスタ１ｂと並列にＮチャネルトランジスタ２ｂ
が設けられ、Ｎチャネルトランジスタ２ｂのゲート電極
と電源電圧Ｖｃｃとの間に直列に接続された複数のＮチ
ャネルトランジスタ３ｂが設けられていることである。
その他の素子については図４に示した素子と同様であ
り、その説明は適宜省略する。FIG. 1 is a circuit diagram showing an embodiment of the present invention. Referring to FIG. 1, this semiconductor integrated circuit device is different from the semiconductor integrated circuit device shown in FIG. 4 in that N-channel transistor 2b is connected in parallel with N-channel transistor 1b.
And a plurality of N-channel transistors 3b connected in series between the gate electrode of the N-channel transistor 2b and the power supply voltage Vcc.
Other elements are the same as those shown in FIG. 4, and the description thereof will be omitted as appropriate.
【００１６】複数のＮチャネルトランジスタ３ｂの各々
は、そのゲート電極とドレイン電極とが接続されてダイ
オードを構成している。初段のＮチャネルトランジスタ
３ｂはそのドレイン電極が電源電圧Ｖｃｃに接続され、
そのソース電極が次段のＮチャネルトランジスタ３ｂの
ドレイン電極に接続される。また、最終段のＮチャネル
トランジスタ３ｂは、そのソース電極がＮチャネルトラ
ンジスタ２ｂのゲート電極に接続される。このようにし
て、複数のＮチャネルトランジスタ３ｂによリ複数のダ
イオードの縦続接続を構成することにより、電源電圧Ｖ
ｃｃを所望の電位まで降下させた電圧Ｖｃｃ−Ｘ・Ｖｔ
ｈを得ている。ここでＸはＮチャネルトランジスタ３ｂ
の個数であり、ＶｔｈはＮチャネルトランジスタ３ｂの
しきい値電圧である。Each of the plurality of N-channel transistors 3b has its gate electrode and drain electrode connected to form a diode. The drain electrode of the first-stage N-channel transistor 3b is connected to the power supply voltage Vcc,
The source electrode is connected to the drain electrode of the next-stage N-channel transistor 3b. The source electrode of the final N-channel transistor 3b is connected to the gate electrode of the N-channel transistor 2b. In this manner, the cascade connection of a plurality of diodes is formed by the plurality of N-channel transistors 3b, so that the power supply voltage V
Vcc-X · Vt obtained by lowering cc to a desired potential
h. Here, X is the N-channel transistor 3b
And Vth is the threshold voltage of N-channel transistor 3b.
【００１７】次に、図１に示した半導体集積回路装置の
動作を説明する。ダイオード接続された複数のＮチャネ
ルトランジスタ３ｂにより、電源電圧Ｖｃｃからしきい
値電圧Ｘ・Ｖｔｈを引いた電圧が発生される。発生され
た電圧はＮチャネルトランジスタ２ｂのゲート電極に与
えられる。この電圧は電源電圧Ｖｃｃが高くなれば高く
なり、逆に電源電圧Ｖｃｃが低くなれば低くなる。Ｎチ
ャネルトランジスタ２ｂのゲート電極に高くなった電圧
が与えられた場合には、Ｎチャネルトランジスタ２ｂの
電流供給能力が増大する。このため、従来のＮチャネル
トランジスタ１ａの単独使用に比較して、ＣＭＯＳイン
バータのＮチャネル側に流れる電流量は多くなる。この
結果、ＶI Hｍｉｎの値は小さくなり、マージンが出
る。逆にＮチャネルトランジスタ２ｂのゲート電極に低
くなった電圧が与えられた場合には、Ｎチャネルトラン
ジスタ２ｂの電流供給能力は小さくなる。そのため、Ｐ
チャネルトランジスタ１ａの方がＮチャネルトランジス
タ２ｂよりも電流供給能力が大きくなる。この結果、Ｖ
I Lｍａｘの値は高くなりマージンが出る。Next, the operation of the semiconductor integrated circuit device shown in FIG. 1 will be described. A plurality of diode-connected N-channel transistors 3b generate a voltage obtained by subtracting threshold voltage X · Vth from power supply voltage Vcc. The generated voltage is applied to the gate electrode of N-channel transistor 2b. This voltage increases as the power supply voltage Vcc increases, and conversely decreases as the power supply voltage Vcc decreases. When a higher voltage is applied to the gate electrode of N-channel transistor 2b, the current supply capability of N-channel transistor 2b increases. For this reason, the amount of current flowing on the N-channel side of the CMOS inverter is larger than that of the conventional single use of the N-channel transistor 1a. As a result, the value of VIH min is reduced, and a margin is provided. Conversely, when a reduced voltage is applied to the gate electrode of N-channel transistor 2b, the current supply capability of N-channel transistor 2b decreases. Therefore, P
The channel transistor 1a has a higher current supply capability than the N-channel transistor 2b. As a result, V
The value ofIL max becomes higher and a margin is provided.
【００１８】図２は、図１および図４の半導体集積回路
装置ＶI Lｍａｘの電源電圧依存性を示すグラフであ
り、図３は図１および図４の半導体集積回路装置のＶ
I Hｍｉｎの電源電圧依存性を示すグラフである。図２
および図３において実線は従来技術（図４）のＶI Lｍ
ａｘ，ＶI Hｍｉｎであり、破線は本発明のＶI Lｍａ
ｘ，ＶI Hｍｉｎを示す。また、横軸に電源電圧Ｖｃｃ
をとり、縦軸にＶI Lｍａｘ，ＶI Hｍｉｎをとってい
る。図２および図３から明らかなように、この発明の方
は傾きが小さく、ＶI LｍａｘおよびＶI Hｍｉｎの電
源電圧依存性が小さくなっていることがわかる。FIG. 2 is a graph showing the power supply voltage dependency of the semiconductor integrated circuit device VIL max of FIGS. 1 and 4, and FIG. 3 is a graph showing the V of the semiconductor integrated circuit device of FIGS. 1 and 4.
It is a graph which shows the power supply voltage dependence ofIHmin . FIG.
3 and FIG. 3, the solid line indicates VIL m of the prior art (FIG. 4).
ax, VIH min, and the broken line represents VIL ma of the present invention.
x, VIH min. The power supply voltage Vcc is shown on the horizontal axis.
, And the vertical axis represents VIL max and VIH min. As is clear from FIGS. 2 and 3, the slope of the present invention is smaller, and the power supply voltage dependence of VIL max and VIH min is smaller.
【００１９】なお、図１の実施例と複数のＮチャネルト
ランジスタにより電源電圧を降下させているが、複数の
Ｎチャネルトランジスタに変えて抵抗を用いることも可
能である。Although the power supply voltage is lowered by the embodiment of FIG. 1 and a plurality of N-channel transistors, a resistor may be used instead of the plurality of N-channel transistors.
【００２０】[0020]
【発明の効果】以上のように、請求項１に係る発明で
は、第１および第２の電源電位のライン間に直列接続さ
れた第１および第２のトランジスタに加え、第２のトラ
ンジスタに並列接続された第３のトランジスタと、第１
の電源電位を予め定められた電圧だけ第２の電源電位側
にレベルシフトさせて第３のトランジスタの入力電極に
与えるレベルシフト手段とが設けられ、電源電圧の変動
に応じて第３のトランジスタの電流供給能力が変動す
る。したがって、ＶILｍａｘ，ＶIHｍｉｎの電圧依存性
が小さく抑えられ、大きな動作マージンが得られる。請
求項２に係る発明では、請求項１に係る発明の第１の電
源電位は第２の電源電位よりも高く、レベルシフト手段
は、第１の電源電位のラインと第３のトランジスタの入
力電極との間に接続され、第１の電源電位をそのしきい
値電圧分だけ降圧させるための少なくとも１つのダイオ
ード手段を含む。これにより、レベルシフト手段を容易
に構成できる。As described above, according to the first aspect of the invention, in addition to the first and second transistors connected in series between the first and second power supply potential lines, the first and second transistors are connected in parallel to the second transistor. A third transistor connected to the first transistor;
Level shift means for level-shifting the power supply potential of the third transistor by a predetermined voltage to the second power supply potential side and applying the level shift to the input electrode of the third transistor is provided. The current supply capability fluctuates. Therefore, the voltage dependency of VIL max and VIH min is kept small, and a large operation margin can be obtained. In the invention according to claim 2, the first power supply potential of the invention according to claim 1 is higher than the second power supply potential, and the level shift means includes a line of the first power supply potential and an input electrode of the third transistor. And at least one diode means for lowering the first power supply potential by the threshold voltage. Thereby, the level shift means can be easily configured.
【図１】この発明の一実施例をを示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】図１および図４の半導体集積回路装置のＶI L
ｍａｘの電源電圧依存性を示すグラフである。FIG. 2 shows VIL of the semiconductor integrated circuit device of FIGS. 1 and 4;
9 is a graph showing the power supply voltage dependency of max.
【図３】図１および図４の半導体集積回路装置のＶI H
ｍｉｎの電源電圧依存性を示すグラフである。FIG. 3 shows VIH of the semiconductor integrated circuit device of FIGS. 1 and 4;
6 is a graph showing the power supply voltage dependency of min.
【図４】従来の半導体集積回路装置の回路図である。FIG. 4 is a circuit diagram of a conventional semiconductor integrated circuit device.
１ａ，４ａ Ｐチャネルトランジスタ １ｂ，２ｂ，３ｂ，４ｂ Ｎチャネルトランジスタ 1a, 4a P-channel transistor 1b, 2b, 3b, 4b N-channel transistor
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290183AJP2769653B2 (en) | 1991-11-06 | 1991-11-06 | Inverting circuit |
| DE4237001ADE4237001C2 (en) | 1991-11-06 | 1992-11-02 | Semiconductor integrated circuit device |
| KR1019920020557AKR960000896B1 (en) | 1991-11-06 | 1992-11-03 | Semiconductor integrated circuit device |
| US07/971,186US5416366A (en) | 1991-11-06 | 1992-11-03 | Semiconductor integrated circuit device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290183AJP2769653B2 (en) | 1991-11-06 | 1991-11-06 | Inverting circuit |
| Publication Number | Publication Date |
|---|---|
| JPH05129922A JPH05129922A (en) | 1993-05-25 |
| JP2769653B2true JP2769653B2 (en) | 1998-06-25 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3290183AExpired - LifetimeJP2769653B2 (en) | 1991-11-06 | 1991-11-06 | Inverting circuit |
| Country | Link |
|---|---|
| US (1) | US5416366A (en) |
| JP (1) | JP2769653B2 (en) |
| KR (1) | KR960000896B1 (en) |
| DE (1) | DE4237001C2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4434775A1 (en)* | 1994-09-29 | 1996-04-04 | Beiersdorf Ag | Dermatological preparations containing fatty acid glycerides against superinfections |
| US5554942A (en)* | 1995-03-13 | 1996-09-10 | Motorola Inc. | Integrated circuit memory having a power supply independent input buffer |
| US5578941A (en)* | 1995-08-23 | 1996-11-26 | Micron Technology, Inc. | Voltage compensating CMOS input buffer circuit |
| GB2340682B (en)* | 1998-08-10 | 2003-11-05 | Sgs Thomson Microelectronics | Variable threshold inverter |
| US6184704B1 (en)* | 1999-02-08 | 2001-02-06 | Tritech Microelectronics | Design method for compensation of process variation in CMOS digital input circuits |
| JP2006329814A (en)* | 2005-05-26 | 2006-12-07 | Denso Corp | Method for inspecting circuit mounted onto board |
| US20090093824A1 (en)* | 2007-10-04 | 2009-04-09 | Hasan Jafar S | Wound closure fasteners and device for tissue approximation and fastener application |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4410813A (en)* | 1981-08-14 | 1983-10-18 | Motorola, Inc. | High speed CMOS comparator circuit |
| US4595844A (en)* | 1984-01-16 | 1986-06-17 | Itt Corporation | CMOS high current output driver |
| KR910005609B1 (en)* | 1988-07-19 | 1991-07-31 | 삼성전자 주식회사 | Input signal logic discrimination circuit for multi-voltage IC |
| KR910004736B1 (en)* | 1988-12-15 | 1991-07-10 | 삼성전자 주식회사 | Power voltage control circuit of static memory device |
| CA2008749C (en)* | 1989-06-30 | 1999-11-30 | Frank Wanlass | Noise rejecting ttl to cmos input buffer |
| US5041741A (en)* | 1990-09-14 | 1991-08-20 | Ncr Corporation | Transient immune input buffer |
| Publication number | Publication date |
|---|---|
| DE4237001C2 (en) | 1993-12-02 |
| KR960000896B1 (en) | 1996-01-13 |
| DE4237001A1 (en) | 1993-05-13 |
| KR930011433A (en) | 1993-06-24 |
| JPH05129922A (en) | 1993-05-25 |
| US5416366A (en) | 1995-05-16 |
| Publication | Publication Date | Title |
|---|---|---|
| US6930518B2 (en) | Level shifter having low peak current | |
| JPH0440798B2 (en) | ||
| KR20010049227A (en) | Level adjustment circuit and data output circuit thereof | |
| US20030001554A1 (en) | Internal power voltage generator | |
| JP2982196B2 (en) | Different power supply interface circuit | |
| US5929679A (en) | Voltage monitoring circuit capable of reducing power dissipation | |
| US20060097769A1 (en) | Level shift circuit and semiconductor circuit device including the level shift circuit | |
| KR930018855A (en) | "Transistor Transistor Logic (TTL) -Complementary Metal Oxide Semiconductor (CMOS)" Conversion Input Buffer Circuit with Double Limit for High Dynamic Current and Low Static Current | |
| KR19990083520A (en) | Level detecting circuit | |
| JP2769653B2 (en) | Inverting circuit | |
| JP6817081B2 (en) | Level shift circuit | |
| JPH0249519B2 (en) | ||
| KR100290186B1 (en) | Semiconductor integrated circuit | |
| JPS6051023A (en) | Logic level converting circuit | |
| JPH0677804A (en) | Output circuit | |
| JP3052433B2 (en) | Level shift circuit | |
| JP3935266B2 (en) | Voltage detection circuit | |
| KR101900391B1 (en) | Self reset level shifter using SR latch | |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) | Free format text:JAPANESE INTERMEDIATE CODE: A01 Effective date:19980303 |