【発明の詳細な説明】【０００１】
【産業上の利用分野】本発明は、高速のＭＯＳ型半導体
集積回路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の高速化、低消費
電力化は、著しく進んでおり、とくにその用途の広がり
からＭＯＳ型半導体集積回路、特に、ＢｉＣＭＯＳ半導
体集積回路の重要性が益々高まりつつある。それに伴っ
て、ＣＭＯＳデバイスは、微細化、低電源電圧化がすす
み、バイポ−ラトランジスタはセルフアライン技術など
を用いた微細化や寄生抵抗、寄生容量の低減と同時に、
トランジスタも従来のホモ接合を用いたＢＪＴ(Bipolar
Junction Transistor) からヘテロ接合を用いたＨＢＴ
(Hetero Bipolar Transisitor)へと移っていく方向にあ
る。従来ＣＭＯＳ（Complementary MOS)集積回路におけ
るＭＯＳ型電界効果トランジスタ（以下ＭＯＳトランジ
スタという）のゲート電極やバイポーラトランジスタの
外部ベース電極は、多結晶シリコンが用いられていた。
しかしながらＳｉＧｅをベース電極に利用したＨＢＴを
バイポーラトランジスタとして用いる場合、ヘテロエピ
タキシャル成長層の歪み緩和を防止するために低温プロ
セスを採用することが必要であり、高温プロセスを必要
とする多結晶シリコンをＭＯＳトランジスタのゲート電
極やバイポーラトランジスタの外部ベース電極に利用す
ることはプロセスの自由度に制限をうけ、またプロセス
を複雑化させるという欠点を持っている。
【０００３】例えば、多結晶シリコンをゲート電極に利
用した場合の製造プロセス例を図２０乃至２２に示す。
半導体基板には、Ｐ型シリコン（１００）半導体基板１
を用いる。半導体基板１の上には、Ｐ型エピタキシャル
成長層５が形成されている。この半導体基板１のＮＭＯ
Ｓトランジスタ、ＰＭＯＳトランジスタやバイポ−ラト
ランジスタを形成する各領域には、深いトレンチ型素子
分離絶縁膜２および浅いトレンチ型素子分離絶縁膜３か
らなる素子分離領域を形成する。素子分離用絶縁膜２、
３は、例えば、シリコン酸化膜からなり、深いトレンチ
型素子分離絶縁膜２の中には、多結晶シリコンを埋込む
こともある。ＮＭＯＳ形成領域及びバイポ−ラ形成領域
のＰ型エピタキシャル成長層５は、いずれも、Ｎウエル
になっており、その下には、Ｎ＋埋込み領域４を形成
し、バイポ−ラ形成領域の埋込み領域４には、半導体基
板１の表面に露出するコレクタ用Ｎ＋拡散領域６に接続
させる。ＰＭＯＳ形成領域には、Ｐ＋ソ−ス／ドレイン
領域７を形成し、これらの領域７間の領域上に多結晶シ
リコンのゲ−ト電極８を形成する。ゲ−ト電極８にはシ
リコン酸化膜のような側壁絶縁膜９が形成されており、
半導体基板１との間には、熱酸化などによるゲ−ト絶縁
膜１２が形成されている。
【０００４】ＮＭＯＳ形成領域にもＮ＋ソ−ス／ドレイ
ン領域１０を形成し、この領域１０間の領域上にゲ−ト
酸化膜１２を介して側壁絶縁膜９を備えた多結晶シリコ
ンのゲ−ト電極８を形成する。ゲ−ト電極８には不純物
がド−プされており、この不純物を活性化するために、
９００〜１０００℃程度で加熱処理をする。Ｐ＋ソ−ス
／ドレイン領域７には、これらに接続してＰ−不純物拡
散領域１１が形成されており、またＮ＋ソ−ス／ドレイ
ン領域１０には、これらに接続してＮ−不純物拡散領域
１３が形成されていて、いずれもＬＤＤ構造を備えてい
る（図２０）。つぎにＭＯＳ領域の表面をシリコン酸化
膜などの絶縁膜１４で被覆してから、バイポーラ素子形
成領域にバイポ−ラトランジスタを形成する。このバイ
ポ−ラ素子形成領域上の所定の領域に、エピタキシャル
成長させた膜厚が５０〜２００ｎｍ程度のＳｉＧｅ単結
晶のＰ型の内部ベ−ス領域１８を形成する。この内部ベ
−ス領域１８のＳｉＧｅエピタキシャル成長層は、Ｇｅ
の組成比が任意であり、実際は、Ｓｉ1-xＧｅxで表わ
される。このＳｉＧｅ層が成長する基板であるＰ型シリ
コンエピタキシャル成長層５との格子の整合性を考慮す
るなら、ｘの値は、０．１〜０．２程度が適当である。
【０００５】このＰ型内部ベ−ス領域１８の上に、この
上のエミッタ形成領域の上にシリコン酸化膜など絶縁膜
１６を形成してから、外部ベ−ス引出し電極１７用の多
結晶シリコン膜を形成する。この多結晶シリコン膜１７
のエミッタ形成領域には、開口部を設けておく。その後
多結晶シリコン膜１７などを含むバイポ−ラ素子形成領
域上を絶縁膜１５で被覆する（図２１）。そして、絶縁
膜１６をエッチングしてエミッタ領域の開口部を設け、
この部分及び絶縁膜１５上にＮ型不純物をドープした多
結晶シリコン２１を形成する。ついで、ＲＴＡによりこ
のＮ型不純物を拡散してＰ型内部ベ−ス領域１８にエミ
ッタ領域を形成すると同時に、多結晶シリコン２１をエ
ミッタ電極とする。その後、このエミッタ電極２１表面
を覆うようにシリコン酸化膜などの絶縁膜２０を形成
し、バイポ−ラトランジスタのエミッタ、ベース、コレ
クタの各領域に必要なコンタクト開口部を設け、コレク
タ用Ｎ＋拡散領域６には、Ａｌなどの配線用コレクタ電
極Ｃ、外部ベ−ス引出し電極１７には、配線用ベ−ス電
極Ｂ及びエミッタ電極２１には、配線用エミッタ電極Ｅ
をそれぞれ取付ける。また、ＭＯＳ領域のソ−ス／ドレ
イン領域７、１０にはＡｌなどの金属配線電極１９を取
付ける（図２２）。
【０００６】
【発明が解決しようとする課題】以上の様に、従来のＭ
ＯＳ半導体集積回路装置は、ゲ−ト電極に多結晶シリコ
ンもしくは多結晶シリコンと他の導電膜との複合膜を用
いることが多かったが、図３に示すように多結晶シリコ
ンの比抵抗は比較的大きいためＭＯＳトランジスタの高
速化には不利であった。更にバイポーラトランジスタの
外部ベース電極などに用いることも素子の高速化の障害
となるので、この利用には困難を伴っていた。また、従
来のＭＯＳ構造を含む、例えば、ＢｉＣＭＯＳ半導体集
積回路の製造プロセスにおいては、多結晶シリコン中の
不純物を活性化するために９００℃から１０００℃程度
の高温プロセスを必要とする。したがって、少なくとも
ＭＯＳトランジスタをバイポーラトランジスタ製造前に
形成しておくことが必要である。工程を簡略化する観点
から見た場合、このようにＭＯＳトランジスタとバイポ
ーラトランジスタを別々に形成することは、製造プロセ
スを長くして効率が悪くなる。本発明は、以上のような
事情により成されたものであり、素子の動作速度が高速
であり、かつ、製造プロセスが効率的なＭＯＳ半導体集
積回路装置の製造方法を提供することを目的としてい
る。
【０００７】
【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタのゲ−ト電極に多結晶ＳｉＧｅを用いることを特
徴としている。
【０００８】また、ＢｉＣＭＯＳ集積回路においてバイ
ポーラトランジスタのベースに用いるＳｉＧｅエピタキ
シャル成長層を半導体基板上の半導体層が露出した領域
に形成すると同時にゲート絶縁膜上には多結晶ＳｉＧｅ
をＭＯＳトランジスタのゲート電極として形成すること
を特徴としている。
【０００９】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体基板のＭＯＳ型電界効果トランジス
タ形成領域上にゲ−ト絶縁膜を形成する工程と、半導体
基板全面にＳｉＧｅ層を成長させ、このＳｉＧｅ層の前
記ゲ−ト絶縁膜上の部分を多結晶ＳｉＧｅにし、前記半
導体基板のバイポ−ラトランジスタ形成領域上の前記半
導体基板が露出している部分の前記ＳｉＧｅ層を単結晶
ＳｉＧｅにする工程と、前記ＳｉＧｅ層及び前記ゲ−ト
絶縁膜を選択的にエッチングして前記ＭＯＳ型電界効果
トランジスタ形成領域上にゲ−ト絶縁膜とその上の多結
晶ＳｉＧｅゲ−ト電極を形成し前記バイポ−ラトランジ
スタ形成領域上の前記半導体基板が露出している部分に
単結晶ＳｉＧｅベ−ス領域を形成する工程と、前記ＭＯ
Ｓ型電界効果トランジスタ形成領域にソ−ス／ドレイン
領域を形成する工程と、前記単結晶ＳｉＧｅベ−ス領域
上に、これに接して多結晶ＳｉＧｅ層の外部ベ−ス引出
し電極を形成する工程と、前記単結晶ＳｉＧｅベ−ス領
域の表面領域に不純物を拡散してエミッタ領域を形成す
る工程とを備えていることを特徴としている。
【００１０】
【作用】多結晶ＳｉＧｅは、多結晶シリコンと比べて、
比抵抗が低く、低温で成長させても不純物の活性化率が
高い。これをＭＯＳトランジスタのゲート電極やバイポ
−ラトランジスタの引出し電極に用いることにより、寄
生抵抗が低減でき、トランジスタの高速化が可能にな
る。また、従来の多結晶シリコンプロセスのような高温
アニールを必要としないためＭＯＳトランジスタとバイ
ポ−ラトランジスタを１つのプロセスで形成することが
できる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。まず、図１〜図１２を参照して第１の実施例を説
明する。図１は、ＢｉＣＭＯＳ構造の半導体集積回路装
置の断面図、図２は、その部分断面図である。図３はＳ
ｉＧｅに含まれるＧｅの含有量とその比抵抗との関係を
示す特性図、図４は、多結晶ＳｉＧｅの比抵抗のＢイオ
ン注入量依存性を示す特性図、図５は、ＳｉＧｅエピタ
キシャル成長層の臨界膜厚のＧｅの含有率依存性を示す
特性図、図６は多結晶ＳｉＧｅの不純物活性化率とホ−
ル移動度のＧｅ含有率依存性を示す特性図、図７〜図１
１は、図１の半導体集積回路装置の製造工程断面図、図
１２は、不純物をド−プした多結晶ＳｉＧｅの比抵抗の
熱処理温度依存性を示す特性図である。半導体基板に
は、Ｐ型シリコン（１００）半導体基板１を用いる。半
導体基板１上には、Ｐ型シリコンエピタキシャル成長層
５が形成されている。半導体基板に形成されるＰＭＯＳ
素子領域、ＮＭＯＳ素子領域及びバイポ−ラ素子領域な
どの領域間には深いトレンチ型素子分離絶縁膜２及び浅
いトレンチ型素子分離絶縁膜３からなる素子分離領域が
形成されている。素子分離用絶縁膜２、３は、例えば、
シリコン酸化膜からなり、深いトレンチ型素子分離絶縁
膜２の中には、多結晶シリコンを埋込むこともある。
【００１２】ＰＭＯＳ素子領域及びバイポ−ラ素子領域
のＰ型エピタキシャル成長層５は、いずれも、Ｎウエル
になっており、その下には、Ｎ＋埋込み領域４を形成
し、バイポ−ラ素子領域の埋込み領域４は、半導体基板
１の表面に露出するコレクタ用Ｎ＋拡散領域６に接続し
ている。ＰＭＯＳ形成領域には、Ｐ＋ソ−ス／ドレイン
領域７を形成し、これらの領域７間の領域上に多結晶Ｓ
ｉＧｅのゲ−ト電極２３を形成する。ゲ−ト電極２３に
は、シリコン酸化膜の側壁絶縁膜が形成されており、半
導体基板１との間には熱酸化法などによるゲ−ト絶縁膜
１２が形成されている。ＮＭＯＳ形成領域にもＮ＋ソ−
ス／ドレイン領域１０を形成し、この領域１０間の領域
上にゲ−ト酸化膜１２を介して側壁絶縁膜を備えた多結
晶ＳｉＧｅのゲ−ト電極２３を形成する。ゲ−ト電極２
３には不純物がド−プされており、この不純物を活性化
するために、８００℃程度で加熱処理をする。Ｐ＋ソ−
ス／ドレイン領域７には、これらに接続してＰ−不純物
拡散領域１１が形成され、Ｎ＋ソ−ス／ドレイン領域１
０には、これらに接続してＮ−不純物拡散領域１３が形
成されていて、いずれもＬＤＤ構造を備えている。
【００１３】ＰＭＯＳ素子領域及びＮＭＯＳ素子領域
は、半導体基板表面をシリコン酸化膜などの絶縁膜１４
で被覆されている。一方、バイポーラ素子領域上の所定
の領域に、エピタキシャル成長させた膜厚が５０〜２０
０ｎｍ程度のＳｉＧｅ単結晶膜１８がＰ型内部ベ−ス領
域として形成されている。これは、ＭＯＳ領域に形成さ
れたゲ−ト電極２３と同じ厚さになっている。バイポ−
ラ素子領域の部分の詳細を図２の断面図に示す。この内
部ベ−ス領域１８のＳｉＧｅエピタキシャル成長層は、
Ｇｅの組成比が任意であり、実際は、Ｓｉ1-xＧｅxで
表わされる。このＳｉＧｅ層が成長する基板であるＰ型
シリコンエピタキシャル成長層５との格子の整合性を考
慮するなら、ｘの値は０．１〜０．２程度が適当であ
る。この値が０．１より小さいと、図３に記載されてい
るように比抵抗が大きくなり、０．２より大きいとＳｉ
Ｇｅとシリコンの結晶格子がミスマッチしてミスフィッ
ト転位が発生し易くなる。図３は、縦軸に比抵抗（ｍΩ
ｃｍ）をとり、横軸にＳｉ1-xＧｅxで表わされるＳｉ
Ｇｅエピタキシャル成長層のＧｅ含有率（ｘ）をとる。
ＳｉＧｅエピタキシャル成長層厚は、３００ｎｍで、そ
の不純物濃度（ボロン）は、約１×１０20ｃｍ-3であ
る。このＰ型内部ベ−ス領域１８上には、多結晶ＳｉＧ
ｅからなる外部ベ−ス引出し電極２４が形成されてい
る。
【００１４】ＳｉＧｅ膜の内部ベ−ス領域１８は、外部
回路とのコンタクトを取り易くするためにバイポ−ラ素
子領域の露出したＰ型シリコンエピタキシャル成長層５
上だけでなく、浅いトレンチ型素子分離領域３にも延在
している。そして、この延在部分１８１は、シリコン酸
化膜のような絶縁膜の上に成長しているので、単結晶化
はせず、多結晶になっている。この多結晶ＳｉＧｅ部分
１８１を含む内部ベ−ス領域１８の上に、これより厚い
多結晶ＳｉＧｅ膜２４を設けて、これを外部ベ−ス引出
し電極とする。内部ベ−ス領域１８上の単結晶部分の上
に成長した多結晶ＳｉＧｅ膜２４は、条件によって、単
結晶化することもできるが、この実施例では、多結晶に
しておく。多結晶ＳｉＧｅ膜２４のエミッタ形成領域に
は、コンタクト孔を設けてあり、内部ベ−ス領域１８が
部分的に露出している。更に、このコンタクト孔を含め
て多結晶ＳｉＧｅ膜２４は、シリコン酸化膜のような絶
縁膜１５で被覆されており。コンタクト孔内には、Ｎ型
不純物を含む多結晶シリコン２１が埋込まれており、露
出した内部ベ−ス領域の部分と接触している。そして、
この内部ベ−ス領域の多結晶シリコン２１と接する部分
は、Ｎ型エミッタ領域２５になっている。多結晶シリコ
ン２１はエミッタ電極とする。エミッタ電極２１表面
は、シリコン酸化膜などの絶縁膜２０で被覆されてい
る。
【００１５】バイポ−ラトランジスタのエミッタ、ベー
ス、コレクタの各領域において、コレクタ用Ｎ＋拡散領
域６には、Ａｌなどの配線用コレクタ電極Ｃ、外部ベ−
ス引出し電極２４には、配線用ベ−ス電極Ｂ及びエミッ
タ電極２１には、配線用エミッタ電極Ｅをそれぞれ取付
けている。この様に、ＭＯＳ構造のゲ−ト電極２３に多
結晶ＳｉＧｅ膜を用いた結果、図４に示すようにシリコ
ンのゲ−ト電極に比べて、その比抵抗を大きく低下させ
ることができる。図４は縦軸にＳｉＧｅエピタキシャル
成長層の比抵抗（ｍΩｃｍ）をとり、横軸にＳｉ1-xＧ
ｅxで表わされるＳｉＧｅエピタキシャル成長層のボロ
ンのイオン注入量（ｃｍ-2) をとる。図示の曲線は、Ｓ
ｉＧｅエピタキシャル成長層のＧｅ含有率（ｘ）が０
（即ち、シリコンの単体）、０．１４、０．２６、０．
５２の４例について説明する。このデ−タは、約９００
℃、３０秒程度ＰＴＡを実施した結果である。図に示す
ようにボロンのイオン注入量の増加によって、比抵抗は
低下し、Ｇｅの含有率が増すにつれて比抵抗は低くなる
傾向にある。したがって、従来の多結晶シリコンのゲ−
ト電極より低抵抗を維持することができ、高速集積回路
に適用できる。
【００１６】図５は、縦軸にＳｉＧｅエピタキシャル成
長層の臨界膜厚（ｎｍ）をとり、横軸にはＳｉ1-xＧｅ
xで表わされるＳｉＧｅエピタキシャル成長層のＧｅ含
有率（ｘ）をとる。シリコンエピタキシャル成長層（ｘ
＝０の場合）は、膜厚には、それ程影響されないが、Ｇ
ｅの含有率が増すに連れて、エピタキシャル成長層の厚
みが増すほど無転位化が難しくなる。図の臨界曲線の下
側が無転位領域であるので、Ｇｅエピタキシャル成長層
（ｘ＝１．０の場合）は、無転位の状態でエピタキシャ
ル成長されない。これは、やはり図に示すシリコンの下
地とエピタキシャル成長層の格子非整合率（ミスフィッ
ト）が４％程度にもなるのが原因している。図６は、多
結晶ＳｉＧｅにド−プされるボロン（Ｂ）などの不純物
の影響について説明したものであり、縦軸に多結晶Ｓｉ
Ｇｅにド−プされたボロンの活性化率（％）とホ−ル移
動度（ｃｍ2／Ｖｓ）をとり、横軸にＳｉ1-xＧｅxで
表わされる多結晶ＳｉＧｅのＧｅ含有率（ｘ）をとる。
曲線Ａ1 は、ボロンの活性化率の変化曲線であり、曲線
Ａ2 は、ホ−ル移動度の変化曲線である。この様にド−
プされる不純物の活性化率はＧｅ含有率の増大によって
大きくなり、ホ−ル移動度もそれに連れて増加するの
で、トランジスタの高速化が期待できる。
【００１７】次に、図７乃至図１２を参照して第１の実
施例の製造方法について説明する。Ｐ型シリコン（１０
０）半導体基板１にリンなどＮ型不純物を、例えば、イ
オン注入などでド−プしてＮ＋領域を選択的に形成す
る。さらに、半導体基板１の上にはＰ型シリコンエピタ
キシャル成長層５（以下、エピタキシャル成長層とい
う）を形成し、前記Ｎ＋領域を埋込んでＮ＋埋込み領域
４を形成する。エピタキシャル成長層５の埋込み領域４
が形成されている上にはＮウエルを形成する。そして、
エピタキシャル成長層５には、ＲＩＥ(Reactive Ion Et
ching)などの異方性エッチングによって浅いトレンチと
深いトレンチとを形成し、酸化シリコンなどの絶縁膜を
埋込んで、半導体基板１の中に達する深いトレンチ型素
子分離絶縁膜２及び浅いトレンチ型素子分離絶縁膜３を
形成する。ＰＭＯＳ素子領域およびバイポ−ラ素子領域
は、Ｎウエルに形成され、バイポ−ラ素子領域には、エ
ピタキシャル成長層５の表面から埋込み領域４に達する
コレクタ用Ｎ＋不純物拡散領域６（以下、コレクタ拡散
領域という）を形成する（図７）。ついで、例えば、シ
リコンの熱酸化などによりゲート絶縁膜１２をＰＭＯＳ
素子領域、ＮＭＯＳ素子領域及びコレクタ拡散領域６の
表面に形成し、一方バイポーラ素子領域は表面を露出さ
せる。そして、これら各領域上に非選択にＳｉＧｅ混晶
層２２を成長させる。
【００１８】この混晶層には約１×１０19ｃｍ-3の濃度
でドープされたボロンが含まれている。このときバイポ
ーラ素子領域のエピタキシャル成長層５表面が露出して
いる部分には単結晶ＳｉＧｅが成長し、絶縁膜１２上に
は多結晶ＳｉＧｅが成長している。このＳｉＧｅ成長層
２２を形成するには、例えば、減圧ＣＶＤ(ChemicalVap
our Deposition)を用いる。０．１〜１Ｔｏｒｒ程度の
圧力下の加熱された炉内に半導体基板を配置し、所望の
割合のジクロロシラン（ＳｉＨ2Ｃｌ2）とゲルマン
（ＧｅＨ4）をこの炉内にキャリアガスとともに送り込
んで、化学式がＳｉ1-xＧｅxで表わされるＳｉＧｅ成
長層を半導体基板に堆積する。膜厚は５０〜２００ｎｍ
が適当である。また、圧力が１０-8Ｔｏｒｒ程度の高真
空で行うＵＨＶＣＶＤ（Ultra High Vacuum CVD)で行う
こともできる（図８）。このＳｉＧｅ成長層２２には、
前述のようにボロンが高濃度に拡散されているが、これ
はボロンをイオン注入などでド−プし、熱処理により得
ている。別の方法では、ＳｉＧｅ成長時にＢ2Ｈ6を流
してこの成長層にボロンをド−プすることもできる。図
１２は、多結晶ＳｉＧｅの比抵抗の熱処理温度依存性を
表わしており、縦軸は、ボロンを拡散した多結晶ＳｉＧ
ｅの比抵抗値を表わし、横軸にボロンを拡散するための
熱処理温度を表わしている。図に示すごとく多結晶シリ
コン（ｘ＝０）より低温で熱処理を行なっても比抵抗値
を低下させる事ができるので、この熱処理温度を８００
℃程度以下に設定することが可能になる。
【００１９】ついで、半導体基板全面に形成されたＳｉ
Ｇｅ混晶層２２をフォトリソグラフィ技術を用いて加工
し、ＮＭＯＳ素子領域及びＰＭＯＳ素子領域のゲ−ト電
極２３、バイポ−ラ素子領域の内部ベース領域１８を形
成する。両ＭＯＳ素子領域にはこのゲート電極２３をマ
スクにしてＬＤＤ用Ｐ−拡散領域１１及びＮ−拡散領域
１１をそれぞれＰＭＯＳトランジスタ、ＮＭＯＳトラン
ジスタのソース、ドレイン形成領域に形成する。内部ベ
−ス領域１８の浅いトレンチ型素子分離絶縁膜３に形成
された部分は、多結晶領域１８１（図２参照）になって
いる（図９）。ついで、例えば、シリコン酸化膜やシリ
コン窒化膜などの絶縁膜を半導体基板の全面に堆積後、
エッチバックを行って両ＭＯＳ素子領域上のゲート電極
２３の側壁に酸化膜を形成する。そしてこの側壁を形成
したゲ−ト電極２３をマスクとして半導体基板１上のエ
ピタキシャル成長層５に不純物を、例えば、イオン注入
によりド−プし、熱拡散を行って、ＰＭＯＳ素子領域の
Ｐ型ソース／ドレイン領域７及びＮＭＯＳ素子領域のＮ
型ソ−ス／ドレイン領域１０形成する。その後両ＭＯＳ
素子領域上にシリコン酸化膜などの絶縁膜１４及びバイ
ポーラ内部ベース領域上のシリコン酸化膜などの絶縁膜
１６を同じ工程で形成する（図１０）。
【００２０】ついで、バイポ−ラ素子領域の内部ベ−ス
領域１８上及びこの上の絶縁膜１６上に、この領域より
膜厚の多結晶ＳｉＧｅ膜２４を前述の減圧ＣＶＤ法によ
り形成し、これを外部ベ−ス引出し電極とする。この多
結晶ＳｉＧｅ膜２４にコンタクト孔を設けて絶縁膜１６
を露出させ、その後ＳｉＧｅ膜表面をシリコン酸化膜や
シリコン窒化膜などの絶縁膜１５で被覆する（図１
１）。ついで露出している絶縁膜１６をエッチング除去
して内部ベ−ス領域１８のエミッタ形成領域を開口し、
このコンタクト孔にＮ型不純物を高濃度にドープした多
結晶シリコン２１をエミッタ電極としてエミッタ形成領
域上に形成する。その後ＲＴＡにより多結晶シリコン２
１のＮ型不純物を内部ベ−ス領域１８に拡散し、ここに
エミッタ領域２５を形成する。その後、エミッタ電極表
面を覆うようにシリコン酸化膜や窒化膜などの絶縁膜２
０を形成する。そしてソ−ス／ドレイン領域７、１０、
外部ベ−ス引出し電極２４、コレクタ拡散領域６及びエ
ミッタ電極２１を被覆している絶縁膜にコンタクト孔を
形成して、ＮＰＮバイポ−ラトランジスタにエミッタ配
線電極Ｅ、ベース配線電極Ｂ、コレクタ配線電極Ｃ及び
ＭＯＳトランジスタのソース／ドレイン領域７、１０に
配線電極１９を形成する（図１参照）。
【００２１】以上ＮＰＮバイポ−ラトランジスタの内部
ベースとＭＯＳトランジスタのゲート電極を同時にＳｉ
Ｇｅ混晶で形成する例を示したが、もちろんＰＮＰバイ
ポ−ラトランジスタの内部ベースとＭＯＳトランジスタ
のゲート電極を同時にＳｉＧｅ混晶で形成しても良い。
この場合、ゲート電極に用いる多結晶ＳｉＧｅにはＮ型
不純物がドープされている。次に、図１３乃至図１８を
参照して参考例を説明する。図１３は多結晶ＳｉＧｅ膜
のシ−ト抵抗のＳｉＧｅ膜厚依存性を示す特性図であ
り、縦軸が多結晶ＳｉＧｅ膜のシ−ト抵抗で、横軸が多
結晶ＳｉＧｅ膜厚を示す。図に示すように、シ−ト抵抗
は、膜厚が一定の場合、ボロンなどの不純物の濃度が高
くなると小さくなる。直線Ｄ1 は、ボロン濃度が１×１
０19ｃｍ-3の多結晶ＳｉＧｅ膜、直線Ｄ2 は、ボロン濃
度が１×１０20ｃｍ-3の多結晶ＳｉＧｅ膜及び直線Ｄ3
は、ボロン濃度が１×１０21ｃｍ-3の多結晶ＳｉＧｅ膜
の特性をそれぞれ示している。また、膜厚が薄くなると
このシ−ト抵抗は大きくなる。前実施例ではＭＯＳトラ
ンジスタのゲ−ト電極とバイポ−ラトランジスタの内部
ゲ−ト電極を同じ材料で形成し、その製造工程を簡略化
している。しかし、ゲ−ト電極は、その膜厚が薄いと図
示の様にゲ−ト抵抗が高くなるので、薄くするとＭＯＳ
トランジスタの性能が低下する。
【００２２】一方、バイポ−ラトランジスタは、ベ−ス
幅（すなわち、この実施例の内部ベ−ス領域１８の膜
厚）の２乗に比例して高速動作が実施される。つまり膜
厚が薄いほど高速化がはかれるので有利になっている。
この様に、厚さに関して相反する影響を受けるので、前
実施例のように同じＳｉＧｅ膜を用いることは、どちら
かがその犠牲になって好ましくない。そこで、この実施
例では、同じＳｉＧｅを材料にするゲ−ト電極及び内部
ベ−ス領域であっても異なる成長膜を用いてこの問題を
解決している。まず、ここで用いる基板及び素子分離構
造は、前実施例と全く同じものであるので、図７まで
は、共通の図で説明される。内部ベース用ＳｉＧｅ成長
層１８をバイポーラ素子領域に形成する。このＳｉＧｅ
成長層１８は半導体基板上では、単結晶になっている
が、浅いトレンチ型素子分離絶縁膜３の上にある部分
は、多結晶になっている。このときの膜厚および不純物
濃度は、第１の実施例と同様である（図１４）。その
後、ゲート絶縁膜１２を半導体基板のＮＭＯＳ領域とＰ
ＭＯＳ領域上に形成し、内部ベース保護用絶縁膜１６を
内部ベ−ス領域１８上及びコレクタ拡散領域６上に形成
する。
【００２３】つぎに、この内部ベース用ＳｉＧｅ成長層
１８と接触するように、その上にＰ型不純物を１×１０
20ｃｍ-3以上含む多結晶ＳｉＧｅ層２６を半導体基板全
面に成長層１８より膜厚に成長させる（図１５）。この
多結晶ＳｉＧｅ層２６は、フォトリソグラフィ技術を用
いてパタ−ニングされ、ＮＭＯＳトランジスタ及びＰＭ
ＯＳトランジスタのゲート電極２７とバイポーラトラン
ジスタの外部ベース引出し電極２４が形成される。その
後、前記実施例と同様な方法で両ＭＯＳトランジスタの
ソ−ス／ドレイン領域７、１０にＮ−領域１１、１３を
取付けてＬＤＤ構造を形成する。また、ゲ−ト電極の側
壁には、例えば、シリコン酸化膜や窒化膜などの絶縁膜
９を形成する。外部ベ−ス引出し電極２４には、エミッ
タに対するコンタクト孔を形成して絶縁膜１６を露出さ
せる（図１６）。その後、ＭＯＳ領域にシリコン酸化膜
などの絶縁膜１４及びコンタクト孔を含む外部ベ−ス引
出し電極２４表面にシリコン酸化膜などの絶縁膜１５を
形成する（図１７）。ついで露出している絶縁膜１６を
エッチング除去して内部ベ−ス領域１８のエミッタ形成
領域を開口し、このコンタクト孔にＮ型不純物を高濃度
にドープした多結晶シリコン２１をエミッタ電極として
エミッタ形成領域上に形成する。その後ＲＴＡにより多
結晶シリコン２１のＮ型不純物を内部ベ−ス領域１８に
拡散しここにエミッタ領域２５を形成する（図２参
照）。
【００２４】以上ＮＰＮバイポ−ラトランジスタの内部
ベースとＭＯＳトランジスタのゲート電極を同時にＳｉ
Ｇｅ混晶で形成する例を示したが、もちろんＰＮＰバイ
ポ−ラトランジスタの内部ベースとＭＯＳトランジスタ
のゲート電極を同時にＳｉＧｅ混晶で形成しても良い。
この場合、ゲート電極に用いる多結晶ＳｉＧｅにはＮ型
不純物がドープされている。次に、図１３乃至図１８を
参照して参考例を説明する。図１３は多結晶ＳｉＧｅ膜
のシ−ト抵抗のＳｉＧｅ膜厚依存性を示す特性図であ
り、縦軸が多結晶ＳｉＧｅ膜のシ−ト抵抗で、横軸が多
結晶ＳｉＧｅ膜厚を示す。図に示すように、シ−ト抵抗
は、膜厚が一定の場合、ボロンなどの不純物の濃度が高
くなると小さくなる。直線Ｄ1 は、ボロン濃度が１×１
０19ｃｍ-3の多結晶ＳｉＧｅ膜、直線Ｄ2 は、ボロン濃
度が１×１０20ｃｍ-3の多結晶ＳｉＧｅ膜及び直線Ｄ3
は、ボロン濃度が１×１０21ｃｍ-3の多結晶ＳｉＧｅ膜
の特性をそれぞれ示している。また、膜厚が薄くなると
このシ−ト抵抗は大きくなる。前実施例ではＭＯＳトラ
ンジスタのゲ−ト電極とバイポ−ラトランジスタの内部
ゲ−ト電極を同じ材料で形成し、その製造工程を簡略化
している。しかし、ゲ−ト電極は、その膜厚が薄いと図
示の様にゲ−ト抵抗が高くなるので、薄くするとＭＯＳ
トランジスタの性能が低下する。
【００２５】Ｐウエルには、ソ−ス／ドレイン領域１０
とＬＤＤ構造のＮ−拡散領域１３が形成されたＮＭＯＳ
トランジスタを形成し、Ｎウエルには、ソ−ス／ドレイ
ン領域７とＬＤＤ構造のＮ−拡散領域１１が形成された
ＰＭＯＳトランジスタを形成する。この半導体集積回路
装置に用いられる抵抗は、例えば、ＬＯＣＯＳ法による
素子絶縁膜２８の上に形成される。そして、材料には、
ゲ−ト電極２３と同じ多結晶ＳｉＧｅを用いる。そし
て、抵抗とゲ−ト電極とは同じ成長層をパタ−ニングし
て形成される。勿論この半導体集積回路装置にバイポ−
ラトランジスタを内蔵する場合には、内部ベ−ス領域を
ゲ−ト電極や抵抗と同じ成長層からなる単結晶ＳｉＧｅ
層を利用し、外部ベ−ス引出し電極には、多結晶ＳｉＧ
ｅ層を用いることができる。この半導体基板１表面は、
シリコン酸化膜などからなる絶縁膜３１で被覆する。そ
してこの絶縁膜３１にコンタクト孔を設けてソ−ス／ド
レイン領域７、１０にＡｌなどからなる配線電極１９、
抵抗３０に接続するＡｌなどからなる配線電極３２を形
成する。抵抗の抵抗値を必要に応じて高精度に低くする
ことができる。多結晶ＳｉＧｅは、多結晶シリコンと比
べて比抵抗が１／２〜１／４と低い。
【００２６】以上、実施例において説明したＭＯＳトラ
ンジスタは、いずれもゲ−ト電極に多結晶ＳｉＧｅを用
いているが、この多結晶ＳｉＧｅ膜にＷやＴｉのような
高融点金属などのシリサイド膜を積層して抵抗値を調整
した複合膜をゲ−ト電極とする事もできる。抵抗値を更
に下げることができるので、高速動作を高めた半導体集
積回路装置を形成することができる。
【００２７】
【発明の効果】以上のような構成により、多結晶ＳｉＧ
ｅは、多結晶シリコンと比べて、低温で成長させても不
純物の活性化率が高く比抵抗も低い。そして、ＳｉＧｅ
成長層をＭＯＳトランジスタのゲート電極やバイポ−ラ
トランジスタのベ−ス引出し電極に用いることにより、
寄生抵抗が低減でき、半導体集積回路装置の高速化が可
能になる。また、従来の多結晶シリコンプロセスのよう
な高温アニールを必要としないので、プロセスの自由度
が広がると同時に半導体集積回路装置の製造プロセスを
短縮化できる。
【図面の簡単な説明】【図１】本発明の第１の実施例の半導体集積回路装置の
断面図。
【図２】図１の半導体集積回路装置の拡大部分断面図。
【図３】本発明のＳｉＧｅ成長層の比抵抗のＧｅ含有率
依存性を示す特性図。
【図４】本発明のＳｉＧｅ成長層の比抵抗の不純物量依
存性を示す特性図。
【図５】本発明のＳｉＧｅ成長層の臨界膜厚のＧｅ含有
率依存性およびミスフィット率を示す特性図。
【図６】本発明のＳｉＧｅ成長層の不純物活性化率及び
ホ−ル易動度のＧｅ含有率依存性を示す特性図。
【図７】第１の実施例の半導体集積回路装置の製造工程
断面図。
【図８】第１の実施例の半導体集積回路装置の製造工程
断面図。
【図９】第１の実施例の半導体集積回路装置の製造工程
断面図。
【図１０】第１の実施例の半導体集積回路装置の製造工
程断面図。
【図１１】第１の実施例の半導体集積回路装置の製造工
程断面図。
【図１２】本発明のＳｉＧｅ成長層の比抵抗の熱処理温
度依存性を示す特性図。
【図１３】本発明の多結晶ＳｉＧｅ層のシ−ト抵抗の多
結晶ＳｉＧｅ膜厚依存性を示す特性図。
【図１４】参考例の半導体集積回路装置の製造工程断面
図。
【図１５】参考例の半導体集積回路装置の製造工程断面
図。
【図１６】参考例の半導体集積回路装置の製造工程断面
図。
【図１７】参考例の半導体集積回路装置の製造工程断面
図。
【図１８】参考例の半導体集積回路装置の断面図。
【図１９】参考例の半導体集積回路装置の断面図。
【図２０】従来の半導体集積回路装置の製造工程断面
図。
【図２１】従来の半導体集積回路装置の製造工程断面
図。
【図２２】従来の半導体集積回路装置の断面図。
【符号の説明】 １ シリコン半導体基板 ２ 深いトレンチ型素子分離絶縁膜 ３ 浅いトレンチ型素子分離絶縁膜 ４ Ｎ＋埋込み領域 ５ Ｐ型エピタキシャル成長層 ６ コレクタ拡散領域 ７ Ｐ＋ソ−ス／ドレイン領域 ８ ゲート電極 ９ 側壁絶縁膜 １０ Ｎ＋ソ−ス／ドレイン領域 １１ Ｐ−拡散領域 １２ ゲート絶縁膜 １３ Ｎ−拡散領域 １４、１５、１６、２０、３１ 絶縁膜 １７ 外部ベース引出し電極 １８ ＳｉＧｅ内部ベース領域 １９、３２ 金属配線電極 ２１ エミッタ電極（多結晶シリコ
ン） ２２、２６ ＳｉＧｅ成長層 ２３、２７ ゲ−ト電極（多結晶ＳｉＧ
ｅ） ２４ 外部ベ−ス引出し電極 ２５ エミッタ領域 ２８ ＬＯＣＯＳ型素子分離絶縁膜 ３０ ＳｉＧｅ抵抗