JP2695689B2 - Etching method of multilayer interlayer insulating film - Google Patents

Description

Translated fromJapanese

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体装置の製造方法に関し、特には多層配
線の上層配線と下層配線を互いに接続するスルーホール
の形成に関する。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to the formation of a through hole for connecting an upper wiring and a lower wiring of a multilayer wiring to each other.

＜従来の技術＞ 一般に半導体装置が高密度化するのに伴って、電極配
線の多層化，パターン幅の微細化が要求されている。<Conventional Technology> In general, as the density of semiconductor devices increases, it is required to increase the number of electrode wirings and reduce the pattern width.

このような状況に対応するため、多層層間絶縁膜の形
成方法も多様化している。この種の絶縁膜としては、プ
ロセス（平坦化，微細化）又はデバイス特性上、複数種
類の絶縁膜を積層した複合膜を用いることが多い。例え
ば最近のデバイスとしては、層間絶縁膜にプラズマCVD
法で形成したＰ−SiN膜と、ポリイミド膜を重ねて２層
構造にしたものが多く用いられている。この種の複合膜
の主な特徴として、（１）Ｐ−SiN膜を下層に用いるこ
とにより、ポリイミド膜の吸湿による水分及び膜中の不
純物がシリコン基板に到達することを防ぐことができ
る。（２）ポリイミド膜の分極によるシリコン基板の表
面反転や,MOSトランジスタのスレッシュホールド電圧を
変化させるという悪影響をＰ−SiN膜によって減少でき
る。（３）Ｐ−SiN膜の段差被覆性の悪さ，クラック発
生等を上層のポリイミド膜により平坦化し、層間絶縁膜
としての信頼性をより完全なものにすることができる、
等が挙げられる。In order to cope with such a situation, methods for forming a multilayer interlayer insulating film have also been diversified. As this type of insulating film, a composite film in which a plurality of types of insulating films are stacked is often used due to process (flattening, miniaturization) or device characteristics. For example, recent devices include plasma CVD for interlayer insulating films.
A two-layer structure in which a P-SiN film formed by a method and a polyimide film are stacked is often used. The main features of this type of composite film are: (1) By using a P-SiN film as a lower layer, it is possible to prevent moisture and impurities in the polyimide film from reaching the silicon substrate due to moisture absorption. (2) The adverse effect of inverting the surface of the silicon substrate due to the polarization of the polyimide film and changing the threshold voltage of the MOS transistor can be reduced by the P-SiN film. (3) Poor step coverage of the P-SiN film, occurrence of cracks, etc. can be flattened by the upper polyimide film, and the reliability as an interlayer insulating film can be made more complete.
And the like.

このような積層した複合膜に対するスルーホールの形
成方法については、上層のポリイミド膜はウェットエッ
チング（ヒドラジン液，アルカリ現像液），ドライエッ
チング，感光性ポリイミドの利用等により開口を形成し
ている。Regarding the method of forming through holes in such a laminated composite film, an opening is formed in the upper polyimide film by wet etching (hydrazine solution, alkali developing solution), dry etching, use of photosensitive polyimide, or the like.

一方、下層のＰ−SiN膜についてはドライエッチング
処理により開口を形成しているが、上記複合膜にエッチ
ングを施すと、ポリイミド膜とＰ−SiN膜の境界におい
てＰ−SiN膜に対しポリイミド膜がオーバーハング構造
になり易い。第２図にオーバーハング構造の例を示す。On the other hand, the opening of the lower P-SiN film is formed by dry etching, but when the composite film is etched, the polyimide film is formed on the boundary between the polyimide film and the P-SiN film with respect to the P-SiN film. It is easy to have an overhang structure. FIG. 2 shows an example of the overhang structure.

同図において、下層配線１上に積層されたＰ−SiN膜
２及びポリイミド膜３は、ホトレジスト４をマスクとし
て開口が形成されているが、Ｐ−SiN膜２の開口面積
が、ポリイミド膜３の開口面積に比べて大きくなってお
り、オーバーハング構造を呈する。In FIG. 1, the P-SiN film 2 and the polyimide film 3 laminated on the lower wiring 1 have openings formed by using a photoresist 4 as a mask, and the opening area of the P-SiN film 2 is smaller than that of the polyimide film 3. It is larger than the opening area and exhibits an overhang structure.

このような場合、開口部に上層配線５を被着すると、
第３図のように突出したポリイミド膜２のために陰にな
る部分が生じ、段差被覆性が著しく悪くなり、断線する
場合もある。そのため第４図に示すように、上層のポリ
イミド膜３をエッチング後、下層のＰ−SiN膜２を異方
性エッチングするか、第５図に示すような、下層のＰ−
SiN膜２の開口面積をポリイミド膜３のそれより小さく
するために、Ｐ−SiN膜２上をマスク材料で被って一旦
開口を形成し、マスク材料４を除去した後、その上に上
層のポリイミド膜２を被って開口を形成するといった、
それぞれにマスク材料を形成し、エッチングするか、オ
ーバーハング構造を防止するために、ポリイミド膜3,P
−SiN膜２のエッチング後、上層のポリイミド膜３のみ
を更にエッチングするか、第６図に示すように、マスク
材料４のテーパー角と、マスク材料４とポリイミド膜３
との選択比（エッチング速度比）によって上層のポリイ
ミド膜３のテーパー角を制御し、更に上層のポリイミド
膜３のテーパー角と、上層のポリイミド膜３及び下層の
Ｐ−SiN膜２の選択比により下層のＰ−SiN膜のテーパー
角を制御して、段差被覆性の優れた開口を、RIEにより
形成すること等により対処してきた。In such a case, when the upper wiring 5 is attached to the opening,
As shown in FIG. 3, there is a shaded portion due to the protruding polyimide film 2, and the step coverage is significantly deteriorated, which may cause disconnection. Therefore, as shown in FIG. 4, after the upper polyimide film 3 is etched, the lower P-SiN film 2 is anisotropically etched, or as shown in FIG.
In order to make the opening area of the SiN film 2 smaller than that of the polyimide film 3, an opening is once formed by covering the P-SiN film 2 with a mask material, and the mask material 4 is removed. Such as forming an opening over the film 2
Form a mask material for each and etch or use polyimide film 3, P to prevent overhang structure.
After the etching of the SiN film 2, only the upper polyimide film 3 is further etched, or the taper angle of the mask material 4 and the mask material 4 and the polyimide film 3 as shown in FIG.
The taper angle of the upper polyimide film 3 is controlled by the selectivity (etching rate ratio) of the upper polyimide film 3 and the selectivity of the upper polyimide film 3 and the lower P-SiN film 2 by the taper angle of the upper polyimide film 3. By controlling the taper angle of the lower P-SiN film, an opening excellent in step coverage is formed by RIE or the like.

＜発明が解決しようとする問題点＞ 上記従来のプロセスにおいて、第４図に示すように、
下層Ｐ−SiN膜２を異方性エッチングする方法は、異方
性が不完全であったり、異方性を達成しても、近年の微
細化に伴う開口部のアスペクト比（開口部の幅に対する
深さ比）の上昇により、配線材料の段差被覆性が悪くな
る。<Problems to be solved by the invention> In the above conventional process, as shown in FIG.
In the method of anisotropically etching the lower P-SiN film 2, even if the anisotropy is incomplete or the anisotropy is achieved, the aspect ratio of the opening due to recent miniaturization (width of the opening) ), The step coverage of the wiring material deteriorates.

第５図に示すように、２度に分けてマスクを形成し、
エッチングする方法は、工程が複雑である、マスク形成
の際に合わせ精度が要求される、及び開口部の寸法が拡
大する。またマスク形成の際にズレを生じていると実際
の開口部の寸法が小さくなり過ぎ、導通が確保できなく
なる場合も生じる。更に、一旦開口を形成した後上層の
ポリイミド膜３のみをエッチングし、オーバーハング構
造を防止する方法は、下層のＰ−SiN膜２のオーバーハ
ング状態に左右される。このため上層のポリイミド膜３
のみの後退量を充分にとる必要があり、開口の寸法が拡
大する。As shown in FIG. 5, a mask is formed twice.
The etching method requires a complicated process, requires high alignment accuracy when forming a mask, and increases the size of the opening. In addition, if a deviation occurs during the formation of the mask, the actual size of the opening becomes too small, and conduction may not be ensured. Further, the method of preventing the overhang structure by etching only the upper polyimide film 3 after the opening is once formed depends on the overhang state of the lower P-SiN film 2. Therefore, the upper polyimide film 3
Only the retreat amount needs to be sufficient, and the size of the opening increases.

また第６図に示すように、マスク材料４及び上層ポリ
イミド膜３のテーパー角と、マスク材料と絶縁膜及び絶
縁膜同士の選択比により開口部のテーパー角を制御する
方法は、エッチング面積比の変化、絶縁膜自身の膜質の
変化により、テーパー角の制御性が悪くなる。As shown in FIG. 6, the method of controlling the taper angle of the opening by the taper angle of the mask material 4 and the upper polyimide film 3 and the selectivity between the mask material, the insulating film and the insulating film is based on the etching area ratio. The controllability of the taper angle is deteriorated due to the change and the film quality of the insulating film itself.

また最初からテーパー角を考慮したエッチングを行っ
ているため、オーバーエッチングに対して後退量が大き
くなり、開口部の寸法が拡大する。更に最適エッチング
までは、良好なテーパーが形成できても、オーバーエッ
チングにより結局垂直形状になってしまう等、不安定要
因が多い。In addition, since etching is performed from the beginning in consideration of the taper angle, the amount of recession with respect to over-etching increases, and the size of the opening increases. Until the optimum etching, even if a good taper can be formed, there are many instability factors, such as a vertical shape due to over-etching.

本発明は上記従来方法の問題点に鑑みてなされたもの
で、開口寸法の微細化と配線材料の段差被覆性を満足さ
せるエッチング方法を提供する。The present invention has been made in view of the problems of the conventional method, and provides an etching method which satisfies the miniaturization of an opening size and the step coverage of a wiring material.

＜問題点を解決するための手段＞ 上層下層配線間に、異なる種類の層間絶縁膜を複数層
積層してなる半導体装置の、上層下層配線間を接続する
ためのスルーホールを形成する方法において、上層のポ
リイミド膜をエッチングした後、下層Ｐ−SiN膜をCHF₃
とO₂の混合ガスで異方性エッチングし、続いてCHF₃とO₂
の混合ガスにおいてＰ−SiN膜とは異なるエッチング条
件で、ポリイミド膜の開口側壁面とＰ−SiN膜の開口上
端を同時に後退させ、テーパーをもつスルーホールを形
成する。<Means for Solving the Problems> In a method of forming a through hole for connecting between upper and lower wirings of a semiconductor device in which a plurality of different types of interlayer insulating films are stacked between upper and lower wirings, after etching the upper layer of the polyimide film, the lower P-SiN film CHF₃
Anisotropically etching with a mixed gas of O₂ and followed by CHF₃ and O₂
In the mixed gas, under the etching conditions different from those of the P-SiN film, the side wall surface of the polyimide film and the upper end of the opening of the P-SiN film are simultaneously receded to form a tapered through hole.

＜実施例＞ 第１図（ａ）〜（ｆ）は、本発明の１実施例を説明す
るための半導体基板の断面図で、特に２層に積層した絶
縁膜上をホトレジストで被った後、マスク材料のパター
ニング工程からエッチング工程及び配線材料の被着工程
を示す。<Embodiments> FIGS. 1A to 1F are cross-sectional views of a semiconductor substrate for explaining an embodiment of the present invention. In particular, after covering a two-layer insulating film with a photoresist, The following describes a mask material patterning process to an etching process and a wiring material deposition process.

第１図（ａ）において、下層配線１上にプラズマCVD
技術により、Ｐ−SiN膜２を形成し、続いてその上にポ
リイミド膜３を形成し、２層の複合層間絶縁膜とする。
次に上記複合層間絶縁膜の所望の位置に開口を形成する
ために、上層絶縁膜３上にホトレジスト４を塗布し、こ
れに所定のパターンを形成する。ここでホトレジスト４
のテーパー角は露光，現像及びベーク条件等を選択する
ことにより、約80度に設定した。In FIG. 1A, plasma CVD is performed on the lower wiring 1.
A P-SiN film 2 is formed by a technique, and then a polyimide film 3 is formed thereon to form a two-layer composite interlayer insulating film.
Next, in order to form an opening at a desired position in the composite interlayer insulating film, a photoresist 4 is applied on the upper insulating film 3 and a predetermined pattern is formed thereon. Here photoresist 4
Was set to about 80 degrees by selecting exposure, development, baking conditions and the like.

次に第１図（ｂ）に示すように、ホトレジストの開口
部に露出したポリイミド膜３をエッチングするために、
まずポリイミド膜３をO₂を主体とするリアクティブイオ
ンエッチング（RIE）により開口を形成する。続いて第
１図（ｃ）に示すように、Ｐ−SiN膜２をCHF₃とO₂の混
合ガスを用いて、平行平板型ドライエッチング装置によ
り異方性エッチングする。ここでエッチングの条件は、
第７図から第９図に示す実験結果に基づいて設定した条
件で実施する。即ち、上記Ｐ−SiN膜２の完全異方性形
状を得る条件としては、CHF₃とO₂の混合ガスについて、
O₂の混合割合を10〜30％（第７図）望ましくは約20％，
ガス圧をほぼ0.03〜0.1Torr（第８図），高周波電力密
度を0.2w/cm²以上（第９図）に設定する。上記異方性エ
ッチングの条件に設定することにより、ほぼ垂直な側壁
をもつ良好なエッチング形状が得られた。なおＰ−SiN
膜２の膜質によってエッチング速度に変化は見られる
が、形状については非常に安定しており、またエッチン
グ後更にオーバーエッチングを最大50％まで行ったがオ
ーバーエッチング構造にはならないことが確められ、製
造時の工程管理を行ないやすくなる。Next, as shown in FIG. 1B, in order to etch the polyimide film 3 exposed at the opening of the photoresist,
First, an opening is formed in the polyimide film 3 by reactive ion etching (RIE) mainly using O₂ . Subsequently, as shown in FIG. 1C, the P-SiN film 2 is anisotropically etched by a parallel plate type dry etching apparatus using a mixed gas of CHF₃ and O₂ . Here, the etching conditions are:
The test is performed under the conditions set based on the experimental results shown in FIGS. 7 to 9. That is, the conditions for obtaining the fully anisotropic shape of the P-SiN film 2 are as follows: a mixed gas of CHF₃ and O₂
The mixing ratio of O₂ is 10-30% (Fig. 7), preferably about 20%,
The gas pressure is set to approximately 0.03 to 0.1 Torr (FIG. 8), and the high frequency power density is set to 0.2 w / cm² or more (FIG. 9). By setting the conditions of the anisotropic etching described above, a favorable etching shape having substantially vertical side walls was obtained. Note that P-SiN
Although the etching rate varies depending on the film quality of the film 2, the shape is very stable, and overetching is performed up to 50% after etching. It becomes easier to perform process control during manufacturing.

続いて上記Ｐ−SiN膜２に完全異方性エッチングがさ
れた半導体基板に、第１図（ｄ）に示すように、再びCH
F₃とO₂の混合ガスを用いてエッチングする。ただし、こ
の工程では微細化を損なうことなく被覆性を高めるため
に、エッチング条件は上記完全異方性エッチングとは異
なる条件に設定する。即ちO₂の混合割合はほぼ50％（第
７図），ガス圧は0.05Torr（第８図），高周波電力密度
は0.2w/cm²以上（第９図）としてエッチングする。上記
エッチング条件で行うことにより、ポリイミド膜３の側
面がエッチングされると共に、Ｐ−SiN膜２の開口下端
の垂直状態をほぼ維持しながら、上端部が後退し良好な
テーパーを形成する。Subsequently, as shown in FIG. 1 (d), the semiconductor substrate on which the P-SiN film 2 has been completely anisotropically etched is subjected to CH 2 etching again.
Etching is performed using a mixed gas of F₃ and O₂ . However, in this step, the etching conditions are set to be different from those of the above-described completely anisotropic etching in order to enhance the coverage without impairing the miniaturization. That is, the etching is performed under the condition that the mixing ratio of O₂ is approximately 50% (FIG. 7), the gas pressure is 0.05 Torr (FIG. 8), and the high frequency power density is 0.2 w / cm² or more (FIG. 9). By performing the etching under the above-described etching conditions, the side surface of the polyimide film 3 is etched, and the upper end portion recedes to form a good taper while substantially maintaining the vertical state of the lower end of the opening of the P-SiN film 2.

第１図（ｅ）は上記工程を終えた半導体基板に対し
て、ホトレジスト４を除去した表面にスパッタリング等
により、例えばAl−Siからなる上層配線５を被着し、開
口部に露出した下層配線１との間を電気的接続する。上
記工程により、スルーホール部において、ポリイミド膜
３の側壁からＰ−SiN膜２側壁の上端部にほぼ連続する
テーパーを形成することができ、上層配線５の段差被覆
性は大幅に改善され、被覆性の極めて優れた上層配線が
得られ、極めて安定した接続が得られる。FIG. 1 (e) shows an upper wiring 5 made of, for example, Al—Si on the surface of the semiconductor substrate having undergone the above-described steps, from which the photoresist 4 has been removed by sputtering or the like, and a lower wiring exposed at the opening. 1 is electrically connected. By the above process, a taper that is substantially continuous from the side wall of the polyimide film 3 to the upper end of the side wall of the P-SiN film 2 can be formed in the through-hole portion, and the step coverage of the upper wiring 5 is greatly improved. It is possible to obtain an upper layer wiring having extremely excellent properties, and to obtain an extremely stable connection.

上記エッチング工程は、コンタクト抵抗，ダメージ等
半導体回路素子としての特性に影響することもほとんど
ないことが確認されている。It has been confirmed that the above etching process hardly affects the characteristics as a semiconductor circuit element such as contact resistance and damage.

また本実施例のエッチング工程は、開口底部では垂直
なＰ−SiN側壁が形成されるため、微細な開口が形成さ
れ、それにもかかわらず段差被覆性の改善が図れ、また
同一のリアクティブイオンエッチング装置内で連続的に
加工することができ、工程の短縮が図れる。In the etching step of this embodiment, the vertical P-SiN side wall is formed at the bottom of the opening, so that a fine opening is formed. Nevertheless, the step coverage can be improved, and the same reactive ion etching is performed. Processing can be performed continuously in the apparatus, and the process can be shortened.

＜発明の効果＞ 以上のように、本発明によれば、１回のマスク形成に
より開口部にオーバーハングを生じることなく、側壁に
所望のテーパーをつけ、配線材料の段差被覆性を良く
し、かつ複合膜を連続的にエッチングすることができ
る。また複合膜の下層絶縁膜は、異方性エッチングがも
つ微細加工を利用していることから、多数の半導体装置
（ウエハー）を同時処理した際に、ウエハー間の膜厚等
の不均一性によるバラツキを解消するため必要になるオ
ーバーエッチングに対しても、開口部の寸法の拡大が極
めて少く、寸法精度の優れた高密度半導体集積回路装置
を製造することができる。またエッチング面積の大小、
Ｐ−SiN膜自身の膜質の変化に強く、再現性の良い開口
が得られる。<Effects of the Invention> As described above, according to the present invention, a desired taper is applied to the side wall without overhanging the opening by one mask formation, and the step coverage of the wiring material is improved. In addition, the composite film can be continuously etched. In addition, since the lower insulating film of the composite film uses the microfabrication of anisotropic etching, when a large number of semiconductor devices (wafers) are simultaneously processed, the lower insulating film due to non-uniformity in film thickness between wafers or the like may occur. Even when overetching is required to eliminate the variation, the size of the opening is extremely small, and a high-density semiconductor integrated circuit device with excellent dimensional accuracy can be manufactured. Also, the size of the etching area,
An opening with good reproducibility is obtained, which is resistant to a change in the film quality of the P-SiN film itself.

【図面の簡単な説明】[Brief description of the drawings]

第１図（ａ）乃至（ｅ）は、本発明の実施例を説明する
ための半導体基板断面図、第２図は、オーバーハングを
有する２層絶縁膜の断面図、第３図はオーバーハングを
もつ２層絶縁膜に配線材料を被着した半導体断面図、第
４図は２層絶縁膜の下層Ｐ−SiN膜に異方性エッチング
を施した半導体断面図、第５図は２層絶縁膜をもつ半導
体のオーバーハング構造を防止するための従来方法を説
明する半導体断面図、第６図はエッチングの選択比によ
り開口部のテーパー角を制御した半導体の断面図、第７
図乃至第９図は本発明のエッチング条件を導くための測
定図である。 1:下層配線、2:P−SiN膜、3:ポリイミド、4:マスク材
料、5:上層配線1 (a) to 1 (e) are cross-sectional views of a semiconductor substrate for explaining an embodiment of the present invention, FIG. 2 is a cross-sectional view of a two-layer insulating film having an overhang, and FIG. FIG. 4 is a cross-sectional view of a semiconductor in which a wiring material is applied to a two-layer insulating film having a layer, FIG. 4 is a cross-sectional view of a semiconductor in which a lower P-SiN film of a two-layer insulating film is anisotropically etched, and FIG. FIG. 6 is a sectional view of a semiconductor for explaining a conventional method for preventing an overhang structure of a semiconductor having a film, FIG. 6 is a sectional view of a semiconductor in which a taper angle of an opening is controlled by a selection ratio of etching, and FIG.
FIG. 9 to FIG. 9 are measurement diagrams for determining the etching conditions of the present invention. 1: Lower layer wiring, 2: P-SiN film, 3: Polyimide, 4: Mask material, 5: Upper layer wiring

Claims (3)

Translated fromJapanese

(57)【特許請求の範囲】(57) [Claims]【請求項１】多層配線間を電気的に分離する絶縁膜にス
ルーホールを形成する方法において、 下層配線が形成された半導体基板上に、SiN膜及び有機
膜を含む複合絶縁膜を形成し、 O₂を含む雰囲気中でのドライエッチングにより上記有機
膜に開口を形成し、 上記有機膜をマスクに、CHF₃とO₂の混合ガス雰囲気中で
上記SiN膜に異方性エッチングにより開口を形成し、 上記SiN膜のエッチング条件よりO₂濃度を高く設定したC
HF₃とO₂の混合ガス雰囲気中で上記SiN膜の開口上端部と
上記有機膜の開口側壁とを同時にエッチングして後退さ
せることにより、スルーホールを形成することを特徴と
する、多層層間絶縁膜のエッチング方法。1. A method of forming a through hole in an insulating film for electrically isolating between multilayer wirings, comprising: forming a composite insulating film including a SiN film and an organic film on a semiconductor substrate on which a lower wiring is formed; by dry etching in an atmosphere containing O₂ to form an opening in the organic film, a mask the organic film, forming an opening by anisotropically etching the SiN film in a mixed gas atmosphere of CHF₃ and O₂ and it was set high O₂ concentration than the etching conditions of the SiN film C
By in HF₃ and a mixed gas atmosphere of O₂ to retract simultaneously etched and the opening side wall of the open top end and the organic film of the SiN film, and forming a through hole, the multilayer interlayer insulating Film etching method.【請求項２】請求項１に記載の多層層間絶縁膜のエッチ
ング方法において、上記有機膜はポリイミド膜であり、
上記SiN膜を異方性エッチングするためのCHF₃とO₂混合
ガスのO₂の濃度は、10〜30％に、圧力は、0.03〜0.1Tor
rに、高周波電力密度は、0.2W/cm²以上に設定されてな
ることを特徴とする、多層層間絶縁膜のエッチング方
法。2. The method for etching a multilayer interlayer insulating film according to claim 1, wherein the organic film is a polyimide film,
The concentration of O₂ of CHF₃ and O₂ mixed gas for anisotropically etching the SiN film, 10 to 30% pressure, 0.03～0.1Tor
r, the high-frequency power density is set to 0.2 W / cm² or more, the method for etching a multilayer interlayer insulating film.【請求項３】請求項２に記載の多層層間絶縁膜のエッチ
ング方法において、上記SiN膜の開口上端部と上記有機
膜の開口側壁とを同時にエッチングして後退させるため
のCHF₃とO₂混合ガスのO₂の濃度は、50％に、圧力は、0.
05Torrに、高周波電力密度は、0.2W/cm²以上に設定され
てなることを特徴とする、多層層間絶縁膜のエッチング
方法。3. The method of etching a multilayer interlayer insulating film according to claim 2, wherein a mixture of CHF₃ and O₂ for simultaneously etching and retracting the upper end of the opening of the SiN film and the side wall of the opening of the organic film. The concentration of O_{2 in} the gas is 50% and the pressure is 0.
The method for etching a multilayer interlayer insulating film, wherein the high frequency power density is set to 0.2 W / cm² or more at 05 Torr.