【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マトリクス的に配置したスイッチング表示
及び表示要素を有するアクティブマトリクス方式表示装
置の走査回路の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement in a scanning circuit of an active matrix type display device having switching display and display elements arranged in a matrix.
アクティブマトリクス基板と外付駆動回路との接続線
数低減及び基板低減を図る方法については特開昭58−12
7991号に記載されている。これは走査電極駆動部をマト
リクススイッチで構成してアクティブマトリクス基盤に
内蔵させるものである。ここに述べられている走査回路
は、走査電極線がｎ本ずつｍ個のブロックに分割され、
それぞれの走査電極線にMOSトランジスタのドレインが
接続されている。そして、前記トランジスタのゲートを
接続するｍ個の駆動端子のそれぞれに入力する信号と、
前記トランジスタのソースを接続するｎ個の駆動端子の
それぞれに入力する信号とでｍ×ｎ本の走査電極の選択
及び非選択を決める構成となっていた。A method for reducing the number of connecting lines between the active matrix substrate and the external drive circuit and reducing the substrate is disclosed in JP-A-58-12.
7991. In this structure, the scan electrode driver is composed of a matrix switch and is built in the active matrix substrate. The scanning circuit described here divides the scanning electrode lines into m blocks of n lines each,
The drain of the MOS transistor is connected to each scan electrode line. And a signal input to each of the m drive terminals that connect the gate of the transistor,
The signal input to each of the n drive terminals connecting the sources of the transistors determines whether m × n scan electrodes are selected or not selected.
上記従来技術は、立上りが遅いａ−Si等のトランジス
タを用いて走査電極を駆動する場合、走査電極選択期間
を長くすることについては配慮がされていなかった。ま
ず、以下、一般的なアクティブマトリクス方式の表示装
置の構成および動作について説明する。In the above-mentioned conventional technique, when the scan electrode is driven by using a transistor such as a-Si having a slow rise, the scan electrode selection period is not taken into consideration. First, the configuration and operation of a general active matrix type display device will be described below.
アクティブマトリクス方式の表示装置では、例えば、
表示部分は主に画素数分の画素トランジスタと、該画素
トランジスタのソース電極毎に接続されている画素電極
と、前記画素トランジスタのゲート電極が一行共通に接
続されている垂直画素数分の走査電極と、前記画素トラ
ンジスタのドレイン電極が一列分が共通に接続されてい
る水平画素数分の信号電極で構成される。アクティブマ
トリクス方式の表示装置の動作例としては、前記画素ト
ランジスタは接続されている走査電極が選択電圧である
とき、信号電極の電圧を画素電極に書き込み、走査電極
が非選択電圧である間、前記書き込んだ画素電極を保持
する。前記走査電極が選択電圧である期間は水平走査期
間であり、周期は１フィールドあるいは１フレームであ
る。ここで、前記走査電極が第１、第２、・・・第ｋ
（ｋは自然数）まであるとすると、選択電圧が入力され
るタイミングは、第１の走査電極から第ｋの走査電極ま
で順次水平走査期間分ずらしていくことにより、全画素
電極に所定の信号電極の電圧を書き込む。In an active matrix type display device, for example,
The display portion mainly includes pixel transistors for the number of pixels, pixel electrodes connected to each source electrode of the pixel transistors, and scan electrodes for the number of vertical pixels in which the gate electrodes of the pixel transistors are commonly connected in one row. And the drain electrodes of the pixel transistors are composed of signal electrodes corresponding to the number of horizontal pixels for which one column is commonly connected. As an operation example of an active matrix display device, when the scan electrode connected to the pixel transistor has a selection voltage, the voltage of the signal electrode is written to the pixel electrode, and while the scan electrode has a non-selection voltage, The written pixel electrode is held. The period in which the scan electrodes are at the selection voltage is a horizontal scanning period, and the period is one field or one frame. Here, the scan electrodes are the first, second, ...
If (k is a natural number), the timing at which the selection voltage is input is sequentially shifted from the first scan electrode to the kth scan electrode by the horizontal scanning period, so that all pixel electrodes have predetermined signal electrodes. Write the voltage of.
ここで、前記走査電極の電圧を形成する走査電極駆動
部が、走査電極電圧を非選択電圧から選択電圧に変化さ
せるのに必要な時間を走査電極立ち上がり時間とする
と、前記画素トランジスタが信号電極の電圧を画素電極
に書き込むのにかけられる実際の時間は、水平走査期間
と走査電極立ち上がり時間の差分である。Here, when the scan electrode driving unit that forms the voltage of the scan electrode changes the scan electrode voltage from the non-selection voltage to the selection voltage by the scan electrode rising time, the pixel transistor is connected to the signal electrode. The actual time taken to write the voltage to the pixel electrode is the difference between the horizontal scan period and the scan electrode rise time.
このため、走査電極駆動部をａ−Siトランジスタ等の
駆動能力が十分でないトランジスタを用いて構成する
と、走査電極立ち上がり時間が長くなり、画素トランジ
スタが画素電極に信号電極の電圧を書き込むのに十分な
時間を確保できなくなる。Therefore, if the scan electrode driving unit is configured by using a transistor such as an a-Si transistor having insufficient driving capability, the scan electrode rising time becomes long, and the pixel transistor is sufficient to write the voltage of the signal electrode to the pixel electrode. I cannot secure time.
上記問題を解決する手段として、前記走査電極の非選
択電圧から選択電圧に変化させるタイミングを走査電極
立ち上がり時間分早くする手段が考えられる。As a means for solving the above problem, a means for advancing the timing of changing the non-selection voltage of the scan electrode to the selection voltage by the scan electrode rising time can be considered.
この場合、画素トランジスタは、前の行の信号電極電
圧を書き込み始めるが、走査電極電圧が立ち上がった後
すぐに、正しい走査電極の電圧を画素電極に書き込む
為、画面表示に問題は生じない。また、その後、画素電
極電圧はほぼ１フィールド間あるいは１フレーム間保持
される。In this case, the pixel transistor starts writing the signal electrode voltage of the previous row, but since the correct scanning electrode voltage is written to the pixel electrode immediately after the scanning electrode voltage rises, there is no problem in screen display. After that, the pixel electrode voltage is held for almost one field or one frame.
しかしながら、上記従来技術において上記解決手段を
とると以下に述べる問題が生じる。However, when the above-mentioned solution is taken in the above-mentioned conventional technique, the following problems occur.
上記従来技術では、前記走査電極駆動部を、前記走査
電極をｍ個のブロックに分割し、ブロックの選択、非選
択を制御する電圧を入力するｍ個の駆動端子と、前記走
査電極用の電圧を入力するｎ個の駆動端子に、マトリク
ススイッチで構成されている。ここで、前記ｎ個の駆動
端子をA1,A2,・・・Anとすると、A1,A2,・・・Anには、
走査電極の選択電圧になるタイミングが、水平走査周期
分ずつずれた電圧が順次入力される。In the above-mentioned conventional technique, the scan electrode driving unit divides the scan electrode into m blocks, and m drive terminals for inputting a voltage for controlling selection / non-selection of blocks and a voltage for the scan electrodes. Are formed by matrix switches at the n drive terminals for inputting. Here, when the n driving terminals are A1, A2, ... An, A1, A2 ,.
Voltages that are shifted by the horizontal scanning cycle in timing to become the selection voltage of the scan electrodes are sequentially input.
上記従来技術において上記解決手段をとるためには、
前記ｎ個の駆動端子の各々に入力する電圧についても、
走査電極選択電圧を入力する期間を水平走査期間より長
くする必要がある。このとき、各々のブロック選択期間
はA1が走査電極の非選択電圧から選択電圧に変化するタ
イミングからAnが走査電極の選択電圧から非選択電圧に
変化するタイミングまでとなる。ここで、第一番目のブ
ロックを例にとり説明すると、第１の走査電極から第ｎ
−１の走査電極までの動作は、A1とA2、A2とA3、・・・
An−１とAn、AnとAlの各々で走査電極選択電圧を入力す
る期間に一部重なりが生じるが、上記述べた理由のよう
に、画素トランジスタは、前の行の信号電極電圧を書き
込み始めるが、走査電極電圧が立ち上がった後すぐに、
正しい走査電極の電圧を画素電極に書き込む為、画面表
示に問題は生じない。しかし、AnとAlの選択電圧期間の
重なるため、第１ブロックが非選択状態になる前に、再
び第１の走査電極が非選択電圧から選択電圧に変化しは
じめる。このために第１の走査電極に接続している画素
トランジスタは第ｎ行の信号電極電圧を画素電極に書き
始めてしまう。ここで書き込まれた画素電極の電圧は、
第１ブロックが非選択状態になってから１フィールドあ
るいは１フレームの間保持され、その間誤った表示とな
る。以下、第２ブロック、第３ブロック・・・第ｍブロ
ックまで、同様にブロックの最初の走査電極に接続され
た画素は誤った表示となる。このため、立上りが遅いト
ランジスタでは走査電極を駆動できないという問題があ
った。In order to take the above-mentioned solving means in the above-mentioned conventional technology,
Regarding the voltage input to each of the n drive terminals,
It is necessary to make the period for inputting the scan electrode selection voltage longer than the horizontal scanning period. At this time, each block selection period is from the timing when A1 changes from the non-selection voltage of the scan electrode to the selection voltage to the timing when An changes from the selection voltage of the scan electrode to the non-selection voltage. Here, the first block will be described as an example.
The operation up to the scan electrode of -1 is A1 and A2, A2 and A3, ...
Although some overlap occurs in the period of inputting the scan electrode selection voltage at An-1 and An and each of An and Al, the pixel transistor starts writing the signal electrode voltage of the previous row as described above. However, immediately after the scan electrode voltage rises,
Since the correct voltage of the scanning electrode is written in the pixel electrode, there is no problem in screen display. However, since the selection voltage periods of An and Al overlap, the first scan electrodes again start to change from the non-selection voltage to the selection voltage before the first block enters the non-selection state. Therefore, the pixel transistor connected to the first scan electrode starts writing the signal electrode voltage of the nth row to the pixel electrode. The voltage of the pixel electrode written here is
It is held for one field or one frame after the first block is in the non-selected state, and an erroneous display is displayed during that time. Hereinafter, similarly to the second block, the third block, ..., And the m-th block, the pixels connected to the first scan electrode of the block are erroneously displayed. Therefore, there is a problem that the scan electrode cannot be driven by the transistor having a slow rising edge.
本発明は、走査電極選択期間を長くすることができる
回路構成とし、立上りが遅いａ−Siトランジスタを用い
ても走査電極線を駆動することができる走査回路を提供
することを目的とする。It is an object of the present invention to provide a scanning circuit which has a circuit configuration capable of lengthening a scanning electrode selection period and can drive a scanning electrode line even when an a-Si transistor having a slow rising edge is used.
上記目的は、走査電極選択信号を印加する駆動端子の
数を、１個のブロックに属する走査電極線の数より多く
し、隣り合ったブロックの選択期間が重なっている期間
に、一方のブロックの走査電極選択信号を印加する駆動
端子を、もう一方のブロックでは用いず、別の駆動端子
を用いることにより達成される。The above-mentioned object is to increase the number of drive terminals to which the scan electrode selection signal is applied to more than the number of scan electrode lines belonging to one block, and to allow the selection period of one block to overlap with the selection period of adjacent blocks. This is achieved by not using the drive terminal for applying the scan electrode selection signal in the other block but using another drive terminal.
ｎ＋１個以上の駆動端子をそれぞれに入力する走査電
極選択信号の周期は、ｎ個の駆動端子に入力する選択信
号の周期より長くすることができる。すなわち、走査電
極の選択期間を長くしても、同じブロック内の第ｎ番目
の走査電線選択信号と第１番目の走査電極選択信号を印
加する駆動端子の次の選択信号との重なり部分を、なく
することができる。このため隣り合ったブロック選択期
間に重なりがあっても、誤った走査電極を選択すること
がない。The cycle of the scan electrode selection signal input to each of the n + 1 or more drive terminals can be set longer than the cycle of the selection signal input to the n drive terminals. That is, even if the scanning electrode selection period is lengthened, the overlapping portion of the nth scanning wire selection signal in the same block and the next selection signal of the drive terminal to which the first scanning electrode selection signal is applied, It can be lost. Therefore, even if the adjacent block selection periods overlap with each other, the wrong scan electrode is not selected.
以下、本発明の一実施例を第１図により説明する。Ｍ
（ｋ）,N（ｋ）（ｋ＝1,2,……mn）はＮ型MOSトランジ
スタ、Ｓ（ｋ）はアクティブマトリクス基板の走査電極
であり、走査電極数ｎ本づつｍ個のブロックに分割され
ている。尚、端子Ai,Bj,Cj,Vsoff（ｉ＝1,2,……n,n＋
1,j＝1,2,……ｍ）は本走査回路の駆動信号の印加端子
である。Hereinafter, an embodiment of the present invention will be described with reference to FIG. M
(K), N (k) (k = 1, 2, ... Mn) are N-type MOS transistors, and S (k) is a scan electrode on the active matrix substrate. It is divided. The terminals Ai, Bj, Cj, Vsoff (i = 1,2, ... n, n +
1, j = 1, 2, ... M) are drive signal application terminals of the present scanning circuit.
第１図の実施例の動作を第２図の動作波形例を用いて
説明する。The operation of the embodiment of FIG. 1 will be described with reference to the operation waveform example of FIG.
第２図に示した信号レベル“H",“L"は各端子につい
て相対的なものであり、端子によっては異なる電圧振幅
を持つ場合もある。端子Aiの波形については、走査電極
選択電圧を“H"レベル、非選択電圧を“L"レベルとして
示してある。端子Bi,Ciの波形についてはそれぞれ走査
用MOSトランジスタＭ（ｋ），非選択電位固定用MOSトラ
ンジスタＮ（ｋ）がオン状態となるゲート電圧を“H"レ
ベル，オフ状態となるゲート電圧を“L"レベルとして示
している。The signal levels “H” and “L” shown in FIG. 2 are relative to each terminal and may have different voltage amplitudes depending on the terminals. Regarding the waveform of the terminal Ai, the scan electrode selection voltage is shown as "H" level and the non-selection voltage is shown as "L" level. Regarding the waveforms of the terminals Bi and Ci, the gate voltage at which the scanning MOS transistor M (k) and the non-selection potential fixing MOS transistor N (k) are turned on is "H" level, and the gate voltage at which they are off is " Shown as L "level.
初期状態において、端子B1,B2,……,Bmには“L"レベ
ルが供給され、全ての走査用MOSトランジスタＭ（１）,
M（２），……,M（mn）がオフ状態となる。端子C1,C2,
……,Cmには“H"レベルが供給され、全ての非選択用MOS
トランジスタＮ（１）,N（２），……,N（mn）がオン状
態にあり、端子Vsoffに与えられる走査電極非選択電位
（第２図では“L"レベルと表示）が走査電極線Ｓ
（１）,S（２），…,S（mn）に印加される。次に端子B1
に“H"レベル，端子C1に“L"レベルが入力されると、第
１ブロックのｎ個の走査用MOSトランジスタＭ（１）,M
（２），…,M（ｎ）がオン状態となり、ｎ個の非選択電
位固定用MOSトランジスタＮ（１）,N（２），…,N
（ｎ）がオフ状態となる。この結果、端子A1,A2…Anに
加えられる走査電極選択信号が第１ブロックのｎ本の走
査電極線Ｓ（１）,S（２），…,S（ｎ）に伝えられる。
第１ブロック以外の走査電極線Ｓ（ｎ＋１）,S（ｎ＋
２），…,S（mn）は初期状態のまま、走査電極非選択電
位（“L"レベル）を出力し続けている。In the initial state, the terminals B1 , B2 , ..., Bm are supplied with the “L” level, and all the scanning MOS transistors M (1),
M (2), ..., M (mn) are turned off. Terminal C1 , C2 ,
..., Cm is supplied with "H" level, and all non-selection MOS
The transistors N (1), N (2), ..., N (mn) are in the ON state, and the scan electrode non-selection potential (shown as “L” level in FIG. 2) applied to the terminal Vsoff is the scan electrode line. S
Applied to (1), S (2), ..., S (mn). Then terminal B1
When the "H" level is input to the terminal C and the "L" level is input to the terminal C1 , the n scanning MOS transistors M (1) and M of the first block are input.
(2), ..., M (n) are turned on, and n non-selection potential fixing MOS transistors N (1), N (2) ,.
(N) is turned off. As a result, the scan electrode selection signals applied to the terminals A1, A2 ... An are transmitted to the n scan electrode lines S (1), S (2), ..., S (n) of the first block.
Scan electrode lines S (n + 1), S (n +) other than the first block
2), ..., S (mn) continue to output the scan electrode non-selection potential (“L” level) in the initial state.
この時、端子A1,A2,…,Anに、第２図の波形例に示さ
れる様な順次選択走査信号が与えられると、オン状態に
あるｎ個の走査用MOSトランジスタＭ（１）,M（２），
…,M（ｎ）を通して、走査電極線Ｓ（１）,S（２），
…,S（ｎ）が順次選択状態となり、順次走査出力が得ら
れる。At this time, when the sequential selection scanning signal as shown in the waveform example of FIG. 2 is applied to the terminals A1, A2, ..., An, the n scanning MOS transistors M (1), M in the ON state are supplied. (2),
, M (n), scan electrode lines S (1), S (2),
, S (n) are sequentially selected, and progressive scanning output is obtained.
次に、端子B1に“L"レベル、端子C1に“H"レベルを与
えて、ｎ個の走査用MOSトランジスタＭ（１）,M
（２），…,M（ｎ）をオフ状態にし、ｎ個の非選択電位
固定用トランジスタＮ（１）,N（２），…,N（ｎ）をオ
ン状態にすると、再び端子B1に“H"レベル，端子C1に
“L"レベルの信号が与えられるまで、端子A1,A2,…,An
に与えられる信号にかかわらず第１ブロックの走査電極
線Ｓ（１）,S（２），…,S（ｎ）は非選択電位に保たれ
る。Next, the terminal B1 is given an “L” level and the terminal C1 is given an “H” level, so that n scanning MOS transistors M (1) and M are provided.
When (2), ..., M (n) are turned off and n non-selection potential fixing transistors N (1), N (2), ..., N (n) are turned on, the terminal B1 is turned on again. "H" level, to "L" level signal to the terminal C1 is given, the terminal A1, A2, ..., An
, S (n) of the first block are kept at the non-selection potential regardless of the signal applied to the first block.
ここで端子A1,A2,…,An,An＋１には、順次くり返され
る選択走査信号を与え、始めに端子An＋１が“H"レベル
となるとほぼ同時もしくは、やや早く端子B2に“H"レベ
ル、端子C2に“L"レベルを与え、第２ブロックのｎ個の
走査用MOSトランジスタＭ（ｎ＋１）,M（ｎ＋２），…
…Ｍ（2n）をオン状態に、ｎ個の非選択電位固定用MOS
トランジスタＮ（ｎ＋１）,N（ｎ＋２），……,N（2n）
をオフ状態にする。この状態を、端子An−１に印加する
選択信号が立下るまで続けることにより、端子An＋1,A
1,…,An−１に印加される順次選択信号により、第２ブ
ロックの走査電極Ｓ（ｎ＋１）,S（ｎ＋２）,S（2n）が
順次選択される。以下、第３ブロックでは、端子An,An
＋1,A1,…,An−２に印加される順次選択信号により、走
査電極Ｓ（2n＋１）,S（2n＋２），…,S（3n）が順次選
択されるという様に、ｎ＋１個の端子A1,A2,…,An＋１
に順次くり返し加えられる選択信号と、その中ｎ個分の
端子に選択信号が与えられている期間をブロック１個当
りの選択期間とし、その期間走査用MOSトランジスタを
オン状態とする信号を順次端子B1,B2…Bmに印加するこ
とによりｍ×ｎ本の走査電極Ｓ（１）,S（２），…,S
（mn）が駆動される。この時、端子C1,C2,Cmには、同じ
ブロックにあるそれぞれの端子B1,B2,…,Bmに入力され
る信号とは異なったレベルの信号を印加する。ここで、
端子A1,A2,…,An＋１の隣り合った端子に印加される選
択信号の時間差より長い期間、端子A1,A2,…,An＋１に
選択信号を印加し、選択信号同志を重ね、また、その期
間、同時に２つのブロックが選択される駆動方式とす
る。Here the terminal A1, A2, ..., An, the An + 1, given a selection scan signal sequentially repeated returned, almost simultaneously or when the terminal An + 1 becomes "H" level at the beginning, a little earlier to terminal B2 "H" level , "L" level is applied to the terminal C2 , and n scanning MOS transistors M (n + 1), M (n + 2), ...
... M (2n) is turned on, n non-selection potential fixing MOS
Transistors N (n + 1), N (n + 2), ..., N (2n)
To turn off. By continuing this state until the selection signal applied to terminal An-1 falls, terminals An + 1 and A
The scan electrodes S (n + 1), S (n + 2), S (2n) of the second block are sequentially selected by the sequential selection signals applied to 1, ..., An-1. Below, in the third block, terminals An, An
The scan electrodes S (2n + 1), S (2n + 2), ..., S (3n) are sequentially selected by the sequential selection signals applied to +1, A1 ,. , A2, ..., An + 1
The selection signal that is repeatedly added to the above, and the period during which the selection signals are applied to n terminals among them is the selection period per block, and the signal that turns on the scanning MOS transistor during that period is sequentially output to the terminal. B1, B2 ... Bm are applied to m × n scan electrodes S (1), S (2), ..., S
(Mn) is driven. At this time, signals of different levels from the signals input to the terminals B1, B2, ..., Bm in the same block are applied to the terminals C1, C2, Cm. here,
, An + 1, the selection signals are applied to the terminals A1, A2, ..., An + 1 for a period longer than the time difference between the selection signals applied to the adjacent terminals of the terminals A1, A2, ... , A driving method in which two blocks are selected at the same time.
第３図は、第１図の実施例を駆動する信号を形成する
回路例である。１はｎ＋１出力のシフトレジスタ、２は
ｎ分周器、３はｍ−１出力のシフトレジスタ、はラッチ
であり、Ｒはリセット端子Ｄはデータ端子、CKはクロッ
ク端子である。尚、第１図の実施例の駆動に必要な端子
C1,C2,…,Cmの信号形成を第３図の動作回路例では省略
しているが、端子B1,B2,…,Bm用の信号をインバータ等
により反転することにより容易に得られる。FIG. 3 is an example of a circuit that forms a signal for driving the embodiment of FIG. 1 is an n + 1 output shift register, 2 is an n frequency divider, 3 is an m-1 output shift register, is a latch, R is a reset terminal D is a data terminal, and CK is a clock terminal. The terminals required for driving the embodiment shown in FIG.
Although the signal formation of C1, C2, ..., Cm is omitted in the operation circuit example of FIG. 3, it can be easily obtained by inverting the signals for the terminals B1, B2 ,.
第３図の駆動回路例の動作波形例を第４図に示す。こ
の回路動作を簡単に説明する。垂直同期信号Vsyncを、
シフトレジスタ1,3の走査開始信号とし、水平同期信号H
syncをシフトレジスタ1,n分周期2,ラッチ４のクロック
として用いている。端子A1,A2,…,A′ｎの波形は、シフ
トレジスタ１より得ている。シフトレジスタ３のクロッ
クには、ｎ分周期２の出力P1を用いる。端子B1,B2,…,B
mの波形は、ｎ分周期の出力D1をデータとするラッチの
出力P2とシフトレジスタ３の出力Ｑ′1,Q′2,…,Q′ｍ
より形成する。FIG. 4 shows an example of operation waveforms of the drive circuit example of FIG. The operation of this circuit will be briefly described. Vertical sync signal Vsync
The horizontal sync signal H is used as the scan start signal for the shift registers 1 and 3.
sync is used as a clock for the shift register 1, a period of 2 times n, and a latch 4. The waveforms of the terminals A1, A2, ..., A'n are obtained from the shift register 1. As the clock of the shift register 3, the output P1 having a cycle of n minutes is used. Terminals B1, B2, ..., B
m is the waveform, the output of the output latch P2 and the shift register 3 to the output D1 of the n frequency period as the dataQ '1, Q' 2, ..., Q'm
Formed.
第１図の実施例では、１つのブロックにある走査電極
の数がｎ本であるのに対し、ｎ＋１個の端子A1,A2,…,A
n＋１に順次くり返し、選択信号を印加する駆動方法で
あるため２個のシフトレジスタと、１個のｎ分周期とが
必要である。In the embodiment of FIG. 1, the number of scan electrodes in one block is n, whereas n + 1 terminals A1, A2, ..., A are provided.
Since it is a driving method in which the selection signal is applied repeatedly by repeating n + 1, two shift registers and one n-minute cycle are required.
この点を考慮し、駆動回路にｎ分周期４を必要としな
い走査回路を第５図に示す。Considering this point, FIG. 5 shows a scanning circuit which does not require the n-minute cycle 4 in the driving circuit.
本発明の他の一実施例を第５図に示す。第１図と同等
の素子及び端子には同じ符号を付している。第１図と異
なる点は、端子An＋１を除き、端子A1′及び端子An′を
追加し、奇数番目のブロックの第１番目の走査用トラン
ジスタのソースをA1に、第ｎ番目の走査用トランジスタ
のソースをAnに接続し、偶数番目のブロックの第１番目
の走査用トランジスタのドレインを端子A1′に、第ｎ番
目の走査用トランジスタのドレインを端子An′に接続
し、第２番目から第ｎ−１番目の走査用トランジスタの
ドレインは常にそれぞれ端子Ａ（２）,A（３），…Ａ
（ｎ−１）に接続している点である。Another embodiment of the present invention is shown in FIG. Elements and terminals equivalent to those in FIG. 1 are designated by the same reference numerals. The difference from FIG. 1 is that, except for terminal An + 1, terminals A1 ′ and An ′ are added, the source of the first scanning transistor of the odd-numbered block is A1, and the source of the n-th scanning transistor is The source is connected to An, the drain of the first scanning transistor of the even-numbered block is connected to the terminal A1 ', and the drain of the nth scanning transistor is connected to the terminal An'. The drains of the -1st scanning transistors are always terminals A (2), A (3), ... A respectively.
This is the point connected to (n-1).
第５図の実施例の動作を第６図の動作波形例を用いて
説明する。まず初期状態の次に、ｎ＋２個の端子A1,A′
1,A2,…,An,A′ｎのうち、端子Ａ′１及びＡ′２を除く
ｎ個の端子A1,A2,…,Anに選択信号を順次印加する。The operation of the embodiment of FIG. 5 will be described with reference to the operation waveform example of FIG. First, after the initial state, n + 2 terminals A1, A '
, An among A1, A2, ..., An, A'n, the selection signals are sequentially applied to n terminals A1, A2, ..., An except for terminals A'1 and A'2.
次に、端子A1,Anの代わりに端子Ａ′1,A′ｎを用い、
端子Ａ′1,A2,…,An−1,A′ｎに順次選択信号を印加す
る。以上の動作を順次くり返す。ここで、第１ブロック
の端子B1に“H"レベルを与える期間は、初めに端子A1,A
2,…,Anに順次選択信号が印加されている期間とし、第
２ブロックの端子B2に“H"レベルを与える期間は、次に
端子Ａ′1,A2,…,An−1,A′ｎに順次選択信号が印加さ
れている期間とする。以下、奇数ブロックでは第１ブロ
ック，偶数ブロックでは第１ブロックと同様な動作を順
次行うことにより、走査電極Ｓ（１）,S（２），…,S
（mn）を、順次駆動する。第５図の実施例においても、
第１図の実施例と同様に隣接した２端子BjとBj＋１を同
時に“H"レベルに選択しその期間が隣接した端子AiとAi
＋１の選択信号が印加される時間差より長く、かつ、端
子A1,A2,…,Anにそれぞれ印加する選択信号幅が、各々
の選択信号の時間差の２倍以内とし、走査電極Ｓ
（１）,S（２），…,S（ｎ）を駆動する。Next, the terminals A′1 and A′n are used instead of the terminals A1 and An,
Selection signals are sequentially applied to the terminals A'1, A2, ..., An-1, A'n. The above operation is repeated in sequence. Here, during the period in which the "H" level is applied to the terminal B1 of the first block, first, the terminals A1 and A
2, ..., An in which the selection signals are sequentially applied, and during the period in which the "H" level is applied to the terminal B2 of the second block, the terminals A'1, A2, ..., An-1, A ' It is assumed that the selection signal is sequentially applied to n. Hereinafter, by sequentially performing the same operation as the first block in the odd-numbered block and the first block in the even-numbered block, the scan electrodes S (1), S (2), ..., S
(Mn) are sequentially driven. Also in the embodiment of FIG.
As in the embodiment shown in FIG. 1, the two adjacent terminals Bj and Bj + 1 are simultaneously selected to be at the "H" level, and the terminals Ai and Ai adjacent to each other during that period are selected.
The selection signal width applied to each of the terminals A1, A2, ..., An is longer than the time difference for applying the +1 selection signal, and is within twice the time difference between the selection signals.
Drive (1), S (2), ..., S (n).
第５図におけるＮ（１）,N（２），…,N（ｍ）の動作
は第１図の実施例と同じであるため説明を省略する。The operation of N (1), N (2), ..., N (m) in FIG. 5 is the same as that of the embodiment of FIG.
第７図は、第５図の実施例を駆動する信号を形成する
回路例である。3,5は第３図と同様のシフトレジスタで
あり、４はラッチである。また、第８図はその動作波形
である。FIG. 7 is an example of a circuit that forms signals for driving the embodiment of FIG. Reference numerals 3 and 5 are shift registers similar to those in FIG. 3, and reference numeral 4 is a latch. Further, FIG. 8 shows the operation waveform.
第３図の駆動回路とよく似ているが、ｎ出力のシフト
レジスタらはｎ分周器の働らきもするため第３図で用い
ているｎ分周器４は必要ない。この回路は奇数，偶数ブ
ロックの判断をラッチ４の出力QBで行なうのを特徴とし
ている。端子A1,A′1,A2,…,An,A′ｎの波形は、シフト
レジスタ２とラッチ４の出力QBで形成し、端子B1,B2…B
mの波形はシフトレジスタ３の出力Q1′,Q2′…Ｑ′ｍ−
１とシフトレジスタ２の出力Qnとで形成している。端子
C1,C2…Cnの波形は、端子B1,B2…Bnをインバータなどに
より反転することにより容易に得られるため省略した。Although similar to the drive circuit shown in FIG. 3, the n-output shift register does not require the n-divider 4 used in FIG. 3 because the n-output shift register also functions as an n-divider. This circuit is characterized in that the output QB of the latch 4 is used to determine whether the block is odd or even. The waveforms of the terminals A1, A'1, A2, ..., An, A'n are formed by the output QB of the shift register 2 and the latch 4, and the terminals B1, B2 ... B are formed.
The waveform of m is the output Q1 ′, Q2 ′ ... Q′m− of the shift register 3.
1 and the output Qn of the shift register 2 are formed. Terminal
The waveforms of C1, C2 ... Cn are omitted because they can be easily obtained by inverting the terminals B1, B2 ... Bn with an inverter or the like.
第５図の実施例では、第１図の実施例より必要な端子
数が１個多くなるが、駆動回路は簡単となる。The embodiment of FIG. 5 requires one more terminal than the embodiment of FIG. 1, but the driving circuit is simple.
第９図は、本発明の他の一実施例を示す走査回路の回
路図である。第１図の実施例と異なる点は端子An＋２を
加え、走査用トランジスタＭ（１）,M（２），…Ｍ（m
n）のソースを順次端子A1,A2…An＋２に接続する点であ
る。第10図に、第９図の動作波形例を示す。端子B1,B2,
…Bmに接続する走査用トランジスタＭ（１）,M（２），
…,M（mn）の数は、それぞれｎ個と第１図の実施例と変
わらないが、端子A1,A2,…An＋1,An＋２に順次くり返し
選択信号を印加する。これより第９図の実施例では隣り
合った端子BjとBj＋１を同時に“H"レベルとすることが
可能な期間を、隣り合った端子AiとAi＋１に印加される
選択信号の時間差の２倍にできるため、端子A1,A2…An
＋２それぞれに印加される選択信号期間をその時間差の
３倍とすることができ、走査電極Ｓ（１）,S（２），…
Ｓ（mn）のそれぞれの選択期間も３倍にでき、第１図の
実施例で駆動可能な走査用トランジスタより立上りが遅
いトランジスタでも、走査電極Ｓ（１）,S（２），…Ｓ
（mn）の駆動が可能である。FIG. 9 is a circuit diagram of a scanning circuit showing another embodiment of the present invention. The difference from the embodiment of FIG. 1 is that by adding the terminal An + 2, the scanning transistors M (1), M (2), ... M (m
n) is connected to the terminals A1, A2 ... An + 2 in sequence. FIG. 10 shows an example of operation waveforms in FIG. Terminals B1, B2,
... Scanning transistors M (1), M (2) connected to Bm,
, M (mn) is n, which is the same as that in the embodiment of FIG. 1, but the repeat selection signal is sequentially applied to the terminals A1, A2, ... An + 1, An + 2. As a result, in the embodiment of FIG. 9, the period during which the adjacent terminals Bj and Bj + 1 can be simultaneously set to the “H” level is twice the time difference between the selection signals applied to the adjacent terminals Ai and Ai + 1. Because it is possible, terminals A1, A2 ... An
The selection signal period applied to each +2 can be three times the time difference, and the scan electrodes S (1), S (2), ...
The selection period of each S (mn) can be tripled, and even the transistors having a slower rising edge than the scanning transistors drivable in the embodiment of FIG. 1 can scan electrodes S (1), S (2), ... S.
(Mn) can be driven.
第９図の実施例におけるＮ（１）,N（２），…Ｎ
（ｍ）の動作は第１図の実施例と同じであるため説明を
省略する。N (1), N (2), ... N in the embodiment of FIG.
Since the operation of (m) is the same as that of the embodiment shown in FIG. 1, its explanation is omitted.
また第９図の実施例を駆動する信号を形成する回路
は、第３図のシフトレジスタ１を、ｎ＋２出力のシフト
レジスタに代えるだけでよいので省略する。The circuit for forming the signals for driving the embodiment of FIG. 9 is omitted because the shift register 1 of FIG. 3 may be replaced with a shift register of n + 2 output.
第11図に走査電極Ｓ（１）,S（２），…,S（nm）を駆
動する走査回路の回路図を示す。FIG. 11 shows a circuit diagram of a scanning circuit for driving the scanning electrodes S (1), S (2), ..., S (nm).
第11図では、奇数ブロックに属する第１番目の走査用
トランジスタのソース及び偶数ブロックに属する第ｎ番
目の走査用トランジスタのソースを端子A1に接続し、奇
数ブロックに属する第ｎ番目の走査用トランジスタのソ
ース及び偶数ブロックに属する第１番目の走査用トラン
ジスタのソースを端子Anに接続する。他は第５図と同じ
である。In FIG. 11, the source of the first scanning transistor belonging to the odd block and the source of the nth scanning transistor belonging to the even block are connected to the terminal A1, and the nth scanning transistor belonging to the odd block is connected. And the source of the first scanning transistor belonging to the even block are connected to the terminal An. Others are the same as in FIG.
第11図の回路を用いた、本発明の一実施例の駆動方法
を第12図の動作波形例を用い説明する。端子A1,A2,…,A
nに印加される選択信号は、端子A1,A2,…,Anにくり返し
順次印加される選択信号において、端子Anの奇数番目の
選択信号と、端子A1の偶数番目の選択信号とをまとめて
端子Anの選択信号として印加し、端子Anの偶数番目の選
択信号と端子A1の奇数番目の信号をまとめて端子A1の選
択信号として印加し、端子A1と端子Anとの選択信号を重
ねて印加しない様にする。ここで端子B1には、端子A1に
第１番目の選択信号が印加されると同時か少し前から走
査電極Ｓ（ｎ）の動作波形を立下げる時点まで“H"レベ
ルを与える。端子B2には、走査電極Ｓ（ｎ＋１）の動作
波形を立上げ始める時点から、走査電極Ｓ（2n）を立下
げる時点まで“H"レベルを与える。以下、同様な動作を
順次行なう。端子Ｃ（１）,C（２），…,C（ｍ）には図
１の実施例と同様に、同じブロック内にある端子B1,B2,
…,Bmに与えるレベルとそれぞれ異なったレベルを与え
る。第11図の回路を、第12図に示す様な動作波形の実施
例を用い駆動することにより第１図の実施例と同様に隣
り合った端子Ｂ（ｊ）とＢ（ｊ＋１）に与える“H"レベ
ルのタイミングが、重なっても、その重なりが、端子Ai
とAi＋１に印加する選択信号の時間差より短かければ、
それぞれの走査電極Ｓ（１）,S（２），…,S（mn）の選
択期間をその時間差の２倍必要な走査用トランジスタを
用い駆動でき、さらに端子数を、第１図の実施例より１
個少なくできる。ここで、ブロックが重なっている部分
の走査電極の立下げは非選択電位固定用トランジスタＮ
（１）,N（２），…,N（mn）でおこなう。A driving method of an embodiment of the present invention using the circuit of FIG. 11 will be described using the operation waveform example of FIG. Terminals A1, A2, ..., A
The selection signal applied to n is the selection signal applied to the terminals A1, A2, ..., An repeatedly and sequentially, and the odd selection signal of the terminal An and the even selection signal of the terminal A1 are combined. It is applied as the selection signal of An, the even selection signal of the terminal An and the odd signal of the terminal A1 are collectively applied as the selection signal of the terminal A1, and the selection signals of the terminal A1 and the terminal An are not overlapped and applied. Like Here, "H" level is applied to the terminal B1 from when the first selection signal is applied to the terminal A1 or shortly before the operation waveform of the scan electrode S (n) falls. The "H" level is applied to the terminal B2 from the time when the operation waveform of the scan electrode S (n + 1) starts to rise to the time when the scan electrode S (2n) falls. Hereinafter, similar operations are sequentially performed. Terminals C (1), C (2), ..., C (m) have terminals B1, B2, and C (m) in the same block as in the embodiment of FIG.
…, Give different levels to Bm. By driving the circuit of FIG. 11 using the embodiment having the operation waveforms as shown in FIG. 12, it is given to the adjacent terminals B (j) and B (j + 1) as in the embodiment of FIG. Even if the "H" level timings overlap, the overlap does
And the selection signal applied to Ai + 1 is shorter than the time difference,
, S (mn) can be driven by using a scanning transistor which requires twice the time difference for the selection of each scanning electrode S (1), S (2), ..., S (mn). Than 1
You can reduce the number. Here, the fall of the scanning electrode in the portion where the blocks overlap is done by the non-selection potential fixing transistor N.
(1), N (2), ..., N (mn).
第11図の実施例を駆動する信号を形成する回路例を第
13図に、その動作波形を第14図に示す。FIG. 11 shows an example of a circuit for forming a signal for driving the embodiment of FIG.
Fig. 13 shows the operation waveforms, and Fig. 14 shows the operation waveforms.
第13図の回路例は、第７図の回路例とほぼ同じである
ため、動作説明は省略する。The circuit example of FIG. 13 is almost the same as the circuit example of FIG.
第15図に、第１図の実施例の、ｎ個の非選択電位固定
用のトランジスタＮ（１）,N（２），…,N（ｎ）の代り
に、ｎ本の抵抗Ｒ（１）,R（２），…,R（ｎ）を接続し
た本発明の他の一実施例を示す。ｎ本の抵抗の片端を、
走査電極線Ｓ（１）,S（２），…,S（ｎ）にそれぞれ接
続し、もう一方の端をまとめて一つの端子Vsoffに接続
する。In FIG. 15, instead of the n non-selection potential fixing transistors N (1), N (2), ..., N (n) of the embodiment of FIG. 1, n resistors R (1 ), R (2), ..., R (n) are connected to another embodiment of the present invention. One end of n resistors,
, S (n) are connected to the scanning electrode lines S (1), S (2), ..., S (n), respectively, and the other ends thereof are collectively connected to one terminal Vsoff.
第15図の実施例は、第１図の実施例に比べ、抵抗負荷
により消費電力が大きくなるが、接続線数が少なくて済
む。なお、第１図の実施例の他に、第５図，第９図，第
11図の実施例のｎ個の非選択電位固定用のトランジスタ
Ｎ（１）,N（２），…,N（ｎ）を、第15図の実施例の様
に、ｎ本の抵抗Ｒ（１）,R（２），…,R（ｎ）に代える
ことも可能である。Compared with the embodiment of FIG. 1, the embodiment of FIG. 15 consumes more power due to the resistance load, but requires a smaller number of connecting wires. In addition to the embodiment shown in FIG. 1, FIG. 5, FIG.
The n non-selection potential fixing transistors N (1), N (2), ..., N (n) of the embodiment of FIG. 11 are replaced by n resistors R (as in the embodiment of FIG. It is also possible to replace 1), R (2), ..., R (n).
第16図は、本発明の走査回路を内蔵した表示パネルを
示している。12は表示パネル、６は本発明の第１図，第
５図，第９図，第11図、及び第15図に示した実施例のい
ずれかであり、７は、アクティブマトリクス方式の表示
部である。FIG. 16 shows a display panel incorporating the scanning circuit of the present invention. Reference numeral 12 is a display panel, 6 is one of the embodiments shown in FIGS. 1, 5, 9, 11 and 15 of the present invention, and 7 is an active matrix type display section. Is.
第17図は、第16図の表示パネル12を用いた表示装置で
ある。８は水平走査回路であり、９は、走査回路６に印
加する信号を形成する駆動回路であり、走査回路６が第
１図，第５図、及び第11図の実施例であれば、駆動回路
９はそれぞれ第３図，第７図及び第13図の実施例とな
る。尚、駆動回路９を他の駆動回路とすることも可能で
ある。FIG. 17 is a display device using the display panel 12 of FIG. Reference numeral 8 is a horizontal scanning circuit, 9 is a driving circuit for forming a signal to be applied to the scanning circuit 6, and if the scanning circuit 6 is the embodiment of FIGS. 1, 5, and 11, it is driven. Circuit 9 is the embodiment of FIGS. 3, 7, and 13, respectively. The drive circuit 9 can be replaced with another drive circuit.
第18図は、本発明の走査回路をＰ−Si等の移動度の大
きいトランジスタを用いて構成し、表示パネルに内蔵し
た表示装置の実施例である。FIG. 18 shows an embodiment of a display device in which the scanning circuit of the present invention is constructed by using a transistor having a high mobility such as P-Si and built in a display panel.
12はＰ−Si等の表示パネル、21は垂直方向の走査線を
駆動するシフトレジスタ、６は本発明の走査回路、11は
シフトレジスタ21及び走査回路６を制御する信号及び、
交流化した原色信号を形成する制御回路、Ｔ（１）、Ｔ
（２），…,T（mn）はMOSトランジスタ10は、走査電極
線Ｓ（１）,S（２），…,S（mn）の保持容量である。複
数のMOSトランジスタＴ（１）、Ｔ（２），…、Ｔ（m
n）の各々のドレインが、画素７の複数の信号電極の各
々の信号電極に接続されると共に複数の保持容量の各々
の保持容量を通して接地されている。また、各々のソー
スは原色信号の入力され、複数の各々のゲートは走査回
路６に接続されている。この走査回路６は第17図の説明
のところで記載のように、第１図、第５図、第11図であ
り、したがって、第18図で図示の複数の各々のゲート
は、第１図、第５図、第11図において、MOSトランジス
タＭ（１）,M（２），…,M（mn）の各々のドレインに接
続されている。Ｐ−Si等の移動度の大きい基板では、垂
直走査回路は、動作速度が速いのでシフトレジスタ21を
構成し、垂直走査電極線Ｇ（１）,G（２），…,G（ｅ）
を駆動することができる。また、水平走査回路をシフト
レジスタで構成するには、さらに速い動作すなわち高い
移動度が要求されるので、シフトレジスタより動作速度
が遅くてもよい、本発明の走査回路６を水平走査回路と
してして用いる。走査回路６を用い、原色信号Ｒ、Ｇ、
Ｂを点順次方式により、画面表示を行う。なお、保持容
量10は、配線やトランジスタの容量でも代用することが
できる。12 is a display panel of P-Si or the like, 21 is a shift register for driving a vertical scanning line, 6 is a scanning circuit of the present invention, 11 is a signal for controlling the shift register 21 and the scanning circuit 6, and
Control circuit for forming AC primary color signals, T (1), T
, (T) (mn) are storage capacitors of the scan electrode lines S (1), S (2), ..., S (mn) in the MOS transistor 10. A plurality of MOS transistors T (1), T (2), ..., T (m
Each drain of n) is connected to each signal electrode of the plurality of signal electrodes of the pixel 7 and is grounded through each holding capacitor of the plurality of holding capacitors. A primary color signal is input to each source, and a plurality of gates are connected to the scanning circuit 6. This scanning circuit 6 is shown in FIGS. 1, 5 and 11 as described in the description of FIG. 17, so that each of the plurality of gates shown in FIG. 5 and 11, the drains of the MOS transistors M (1), M (2), ..., M (mn) are connected. On a substrate having a high mobility such as P-Si, the vertical scanning circuit has a high operation speed, and thus constitutes the shift register 21, and the vertical scanning electrode lines G (1), G (2), ..., G (e).
Can be driven. Further, in order to configure the horizontal scanning circuit with the shift register, faster operation, that is, higher mobility is required. Therefore, the operating speed may be slower than that of the shift register. To use. Using the scanning circuit 6, the primary color signals R, G,
B is displayed on the screen by the dot-sequential method. Note that the storage capacitor 10 can be replaced with the capacitance of a wiring or a transistor.
第19図，第20図及び第21図は、本発明の走査回路６を
含む表示装置22を用いた応用例である。FIG. 19, FIG. 20 and FIG. 21 are application examples using the display device 22 including the scanning circuit 6 of the present invention.
第19図はテレビであり、アンテナ13,チューナIF,回路
14,音声処理回路15,原色デコーダ16,同期分離回路17,ガ
ンマ補正回路18及び表示装置22で構成されている。その
動作の説明については通常のテレビと同様のため省略す
る。FIG. 19 shows a television, which includes an antenna 13, a tuner IF, and a circuit.
14, an audio processing circuit 15, a primary color decoder 16, a sync separation circuit 17, a gamma correction circuit 18 and a display device 22. The description of the operation is omitted because it is similar to that of a normal television.
第20図は、再生機能をもった装置のディスプレイとし
て表示装置12を用いた応用例である。第19図と異なる点
は、アンテナ13で受信したテレビ信号を用いず、再生機
能をもった装置からのビデオ信号を用いる点である。FIG. 20 is an application example in which the display device 12 is used as a display of a device having a reproducing function. The point different from FIG. 19 is that the television signal received by the antenna 13 is not used, but the video signal from the device having a reproducing function is used.
第22図は、表示装置22を、ビデオカメラのビューファ
インダとして用いた応用例である。20はカメラ制御回
路、21は撮像素子、22は信号処理回路を示しており、入
力する映像信号の切換えをスイッチ23で行っている。第
22図の実施例の動作の説明は周知のビデオカメラと同様
のため省略する。FIG. 22 is an application example in which the display device 22 is used as a viewfinder of a video camera. Reference numeral 20 denotes a camera control circuit, 21 denotes an image sensor, and 22 denotes a signal processing circuit. A switch 23 is used to switch an input video signal. No.
The description of the operation of the embodiment shown in FIG. 22 is omitted because it is similar to that of a known video camera.
本発明によれば、アクティブマトリクス基板と外付駆
動回路間の接続線数を低減させるためのマトリクススイ
ッチをブロック毎に駆動する方式による走査回路をアク
ティブマトリクス基板に内蔵する方式において、各ブロ
ックの選択期間に重なりがあっても走査電極を正しく駆
動でき、１本の走査電極線の選択期間を長くとることが
できるので、立上りが遅いａ−シリコンのようなトラン
ジスタで構成してもマトリクススイッチは正常に動作す
る効果がある。According to the present invention, each block is selected in a method in which a scanning circuit is built in an active matrix substrate by a method of driving a matrix switch for each block for reducing the number of connection lines between the active matrix substrate and an external drive circuit. Even if the periods overlap, the scan electrodes can be driven correctly, and the selection period for one scan electrode line can be extended, so that the matrix switch can operate normally even if it is composed of a transistor such as a-silicon that has a slow rising edge. Has the effect of working.
第１図は本発明の一実施例を示す回路図、第２図はその
動作波形図、第３図は第１図に示された実施例を駆動す
る回路図、第４図は第３図に示された回路の動作波形
図、第５図は本発明の他の実施例を示す回路図、第６図
は第５図に示された回路の動作波形図、第７図は第５図
に示された回路を駆動する回路図、第８図は第７図に示
された回路の動作波形図、第９図は本発明の他の実施例
の回路図、第10図は第９図に示された実施例の動作波形
図、第11図は走査回路の回路図、第12図は第11図に示さ
れた回路の動作波形図、第13図は第12図に示された回路
の信号形成回路図、第14図は第13図に示された回路の動
作波形図、第15図は本発明の他の実施例を示す回路図、
第16図は、本発明の表示パネル図、第17図は本発明の表
示装置図、第18図は、本発明の他の表示装置図、第19図
は本発明のテレビを示す図、第20図は本発明の再生装置
図、第21図は本発明のビデオカメラ図である。 Ｍ（１）,M（２），…,M（nm）,N（１）,N（２），…,N
（mn）……MOSトランジスタ Ｓ（１）,S（２），…,S（mn）……走査電極 Ｒ（１）,R（２），…,R（mn）……抵抗1 is a circuit diagram showing one embodiment of the present invention, FIG. 2 is an operation waveform diagram thereof, FIG. 3 is a circuit diagram for driving the embodiment shown in FIG. 1, and FIG. 4 is FIG. 5 is an operation waveform diagram of the circuit shown in FIG. 5, FIG. 5 is a circuit diagram showing another embodiment of the present invention, FIG. 6 is an operation waveform diagram of the circuit shown in FIG. 5, and FIG. 7 is FIG. 8 is a circuit diagram for driving the circuit shown in FIG. 8, FIG. 8 is an operation waveform diagram of the circuit shown in FIG. 7, FIG. 9 is a circuit diagram of another embodiment of the present invention, and FIG. 10 is FIG. 11 is an operation waveform diagram of the embodiment shown in FIG. 11, FIG. 11 is a circuit diagram of the scanning circuit, FIG. 12 is an operation waveform diagram of the circuit shown in FIG. 11, and FIG. 13 is a circuit shown in FIG. FIG. 14 is a signal forming circuit diagram, FIG. 14 is an operation waveform diagram of the circuit shown in FIG. 13, and FIG. 15 is a circuit diagram showing another embodiment of the present invention.
16 is a display panel diagram of the present invention, FIG. 17 is a display device diagram of the present invention, FIG. 18 is another display device diagram of the present invention, FIG. 19 is a diagram showing a television of the present invention, FIG. 20 is a playback device diagram of the present invention, and FIG. 21 is a video camera diagram of the present invention. M (1), M (2), ..., M (nm), N (1), N (2), ..., N
(Mn) ... MOS transistor S (1), S (2), ..., S (mn) ... scan electrodes R (1), R (2), ..., R (mn) ... resistance
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9551288AJP2675060B2 (en) | 1988-04-20 | 1988-04-20 | Active matrix display device, scanning circuit thereof, and driving circuit of scanning circuit |
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