【０００１】[0001]
【産業上の利用分野】本発明は、文字、図形等を表示す
る表示装置を備えたパーソナルコンピュータ等の小型電
子機器に適用される表示制御装置およびそのパワーダウ
ン制御方法に係るもので、具体的には、パレット用のＲ
ＡＭとＤＡＣ（ディジタルーアナログコンバータ）でな
るＲＡＭＤＡＣを備えた表示制御装置とそのパワーダウ
ン制御方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display control device and a power-down control method thereof applied to a small electronic device such as a personal computer equipped with a display device for displaying characters, figures and the like. R for pallets
The present invention relates to a display control device including a RAMDAC composed of AM and DAC (digital-analog converter) and a power-down control method thereof.
【０００２】[0002]
【従来の技術】図９に、従来の表示制御装置を示す。こ
の表示制御装置は、例えば、米ウエスタンデジタル社に
よって製造・販売されているＷＤ８０Ｃ２２に相当す
る。この表示制御装置は、アナログカラーＣＲＴディス
プレイおよびフラットパネルディスプレイに関する表示
制御を行う表示コントローラ１０１、および表示コント
ローラ１０１の制御によりアナログカラーＣＲＴディス
プレイを駆動するためにカラー処理を行うカラー処理部
１０２を備える。2. Description of the Related Art FIG. 9 shows a conventional display control device. This display control device corresponds to, for example, WD80C22 manufactured and sold by Western Digital, Inc. This display control device includes a display controller 101 that performs display control regarding an analog color CRT display and a flat panel display, and a color processing unit 102 that performs color processing to drive the analog color CRT display under the control of the display controller 101.
【０００３】表示コントローラ１０１は、ビデオＲＡＭ
からシリアルに読み出される表示データの画素に対応し
た８ビットのピクセルビデオデータＶＣ７−０、および
このピクセルビデオデータに同期した表示クロックＤＡ
ＣＬＫを含む様々な表示制御信号を生成する。The display controller 101 is a video RAM
8-bit pixel video data VC7-0 corresponding to the pixels of the display data serially read from the display data DA and a display clock DA synchronized with the pixel video data
Generate various display control signals including CLK.
【０００４】カラー処理部１０２は、表示コントローラ
１に接続される入出力インターフェース１０３、この入
出力インターフェース１０３を介して供給されるピクセ
ルビデオデータＶＣ７−０をデジタルＲＧＢ信号にカラ
ー変換するカラーパレットＲＡＭ１０４、カラーパレッ
トＲＡＭ１０４から供給されるデジタルＲＧＢ信号をア
ナログＲＧＢ信号に変換するビデオＤＡＣ（Ｄ／Ａコン
バータ）１０５を有する。The color processing section 102 is an input / output interface 103 connected to the display controller 1, a color palette RAM 104 for color-converting pixel video data VC7-0 supplied via the input / output interface 103 into digital RGB signals, It has a video DAC (D / A converter) 105 for converting a digital RGB signal supplied from the color palette RAM 104 into an analog RGB signal.
【０００５】カラーパレットＲＡＭ１０４は、赤、緑、
および青レベルをそれぞれ表す６ビットの色成分データ
ＤＲ５−０，ＤＧ５−０，ＤＢ５−０で構成されるパレ
ットデータを各々格納する２５６個のメモリエリアを有
し、ピクセルビデオデータＶＣ７−０によって選択され
たメモリエリアに格納された色成分データＤＲ５−０，
ＤＧ５−０，ＤＢ５−０をデジタルＲＧＢ信号として出
力する。The color palette RAM 104 includes red, green,
It has 256 memory areas for respectively storing palette data composed of 6-bit color component data DR5-0, DG5-0, and DB5-0 representing blue and blue levels, respectively, and is selected by pixel video data VC7-0. Color component data DR5-0 stored in the stored memory area,
DG5-0 and DB5-0 are output as digital RGB signals.
【０００６】ビデオＤＡＣ１０５においては、デジタル
ＲＧＢ信号は入出力インターフェース３から供給される
表示クロックＤＡＣＬＫに同期したシーケンスでＤ／Ａ
変換される。すなわち、ビデオＤＡＣ１０５は、デジタ
ルＲＧＢ信号を第１クロックサイクルにおいてラッチ
し、ラッチされたデジタルＲＧＢ信号を第２クロックサ
イクルにおいてアナログＲＧＢ信号に変換し、このアナ
ログＲＧＢ信号を第３クロックサイクルにおいて出力す
る。In the video DAC 105, the digital RGB signals are D / A in a sequence synchronized with the display clock DACLK supplied from the input / output interface 3.
To be converted. That is, the video DAC 105 latches the digital RGB signal in the first clock cycle, converts the latched digital RGB signal into an analog RGB signal in the second clock cycle, and outputs this analog RGB signal in the third clock cycle.
【０００７】また、入出力インターフェース１０３は、
カラーパレットＲＡＭ１０４から出力されたデジタルＲ
ＧＢ信号の色成分データＤＲ５−０，ＤＧ５−０，ＤＢ
５−０を表示コントローラ１０１に供給する。表示コン
トローラ１０１は、色成分データＤＲ５−０，ＤＧ５−
０，ＤＢ５−０に応じてフラットパネルディスプレイを
駆動するフラットパネルコントローラ１０６を有する。The input / output interface 103 is
Digital R output from color palette RAM 104
GB component color component data DR5-0, DG5-0, DB
5-0 is supplied to the display controller 101. The display controller 101 uses the color component data DR5-0, DG5-
It has a flat panel controller 106 for driving a flat panel display according to 0, DB5-0.
【０００８】ところで、例えば例えば所定時間コンピュ
ータへのキー入力がないことが検出された場合、表示コ
ントローラ１０１は、アナログカラーＣＲＴの駆動を止
めさせるためにビデオＤＡＣ１０５のパワーダウン信号
ＤＡＣＰＤをカラー処理部１０２に供給する。このと
き、ビデオＤＡＣ１０５は、パワーダウン信号ＤＡＣＰ
Ｄに応答して信号入力を停止する。By the way, for example, when it is detected that there is no key input to the computer for a predetermined time, the display controller 101 applies the power down signal DACPD of the video DAC 105 to stop the driving of the analog color CRT. Supply to. At this time, the video DAC 105 outputs the power down signal DACP.
In response to D, signal input is stopped.
【０００９】しかし、表示クロックＤＡＣＬＫは、パワ
ーダウン信号ＤＡＣＰＤの供給と同時に遮断される。こ
の場合、電力供給を完全に遮断した状態に近い最小電力
消費状態に入らないことがあった。However, the display clock DACLK is cut off at the same time when the power down signal DACPD is supplied. In this case, it may not be possible to enter the minimum power consumption state close to the state where the power supply is completely cut off.
【００１０】また、フラットパネルディスプレイの駆動
制御においては、それがモノクロＬＣＤの場合は色変換
が不要であるので、本来は、カラーパレットＲＡＭ１０
４を使用する必要はない。しかし、この表示制御装置で
は、カラーパレットＲＡＭ１０４をパワーダウン制御す
るための機能を有しておらず、モノクロＬＣＤのみの制
御の場合でも、常にカラーパレットＲＡＭ１０４はイネ
ーブル状態であり、それによって無駄な電力が消費され
る欠点があった。Further, in the drive control of the flat panel display, if it is a monochrome LCD, color conversion is not necessary, so originally, the color palette RAM 10 is used.
It is not necessary to use 4. However, this display control device does not have a function for powering down the color palette RAM 104, and the color palette RAM 104 is always in the enabled state even when controlling only the monochrome LCD. Was consumed.
【００１１】[0011]
【発明が解決しようとする課題】従来では、ＤＡＣにつ
いてのパワーダウン制御しか行われておらず、モノクロ
ＬＣＤのみの制御の場合でも、常にカラーパレットＲＡ
Ｍはイネーブル状態であり、それによって無駄な電力が
消費される欠点があった。Conventionally, only the power-down control for the DAC is performed, and the color palette RA is always used even when controlling only the monochrome LCD.
There is a drawback that M is in an enabled state, which wastes power.
【００１２】この発明は上記実情に鑑みてなされたもの
で、表示対象の表示装置に応じてＲＡＭとＤＡＣのパワ
ーダウン制御を実行できるようにして、低消費電力の実
現に適した表示制御装置および表示制御方法を提供する
ことを目的とする。The present invention has been made in view of the above circumstances, and a display control device suitable for realizing low power consumption by making it possible to execute power-down control of a RAM and a DAC in accordance with a display device to be displayed. It is an object to provide a display control method.
【００１３】[0013]
【課題を解決するための手段および作用】この発明は、
表示データおよび各種表示制御信号を出力する表示コン
トローラと、この表示コントローラから出力される表示
データを色変換するためのデータが格納されるカラーパ
レットＲＡＭと、このカラーパレットＲＡＭによって色
変換された表示データをデジタル−アナログ変換して出
力するデジタル−アナログ変換回路とを有し、ＣＲＴデ
ィスプレイ、カラーまたはモノクロのフラットパネルデ
ィスプレイを表示制御する表示制御装置において、ホス
トシステムから与えられるディスプレイモード情報に基
づいて表示制御対象のディスプレイが前記ＣＲＴディス
プレイ、カラーフラットパネルディスプレイ、モノクロ
フラットパネルディスプレイのいずれであるかを判別す
るディスプレイモード判別手段と、このディスプレイモ
ード判別手段による判別結果に従って、前記カラーパレ
ットＲＡＭをディスエーブルするための第１のパワーダ
ウン信号および前記デジタル−アナログ変換回路をディ
スエーブルするための第２のパワーダウン信号を選択的
に発生して、前記カラーパレットＲＡＭおよび前記デジ
タル−アナログ変換回路をパワーダウン制御するパワー
ダウン信号発生手段とを具備することを特徴とする。Means and Actions for Solving the Problems
A display controller that outputs display data and various display control signals, a color palette RAM that stores data for color-converting the display data that is output from this display controller, and display data that is color-converted by this color palette RAM. A digital-analog conversion circuit for digital-to-analog converting and outputting, and a display control device for controlling display of a CRT display, a color or monochrome flat panel display, based on display mode information given from a host system. A display mode discriminating means for discriminating whether the display to be controlled is the CRT display, the color flat panel display or the monochrome flat panel display, and the display mode discriminating means. A first power-down signal for disabling the color palette RAM and a second power-down signal for disabling the digital-analog conversion circuit are selectively generated according to the determination result, and the color palette is generated. A RAM and a power-down signal generating means for power-down controlling the digital-analog conversion circuit.
【００１４】この表示制御装置においては、カラーパレ
ットＲＡＭをディスエーブルするための第１のパワーダ
ウン信号とデジタル−アナログ変換回路をディスエーブ
ルするための第２のパワーダウン信号とが別個に用意さ
れており、これら第１および第２のパワーダウン信号の
発生は、表示対象のディスプレイを指定するディスプレ
イモード情報に応じて制御される。In this display control device, a first power-down signal for disabling the color palette RAM and a second power-down signal for disabling the digital-analog conversion circuit are separately prepared. However, the generation of these first and second power-down signals is controlled according to the display mode information that specifies the display to be displayed.
【００１５】このため、例えば、ＣＲＴディスプレイを
使用する場合にはカラーパレットＲＡＭとデジタル−ア
ナログ変換回路の双方をイネーブル、カラーフラットパ
ネルディスプレイを使用する場合にはカラーパレットＲ
ＡＭをイネーブル、デジタル−アナログ変換回路をディ
スエーブル、モノクロフラットパネルディスプレイを使
用する場合にはカラーパレットＲＡＭおよびデジタル−
アナログ変換回路を共にディスエーブルするといった、
パワーダウン制御が可能となる。Therefore, for example, when the CRT display is used, both the color palette RAM and the digital-analog conversion circuit are enabled, and when the color flat panel display is used, the color palette R is used.
AM enabled, digital-to-analog converter disabled, color palette RAM and digital when using monochrome flat panel displays.
Such as disabling the analog conversion circuit together,
Power down control is possible.
【００１６】したがって、表示対象のディスプレイの種
類に応じてカラーパレットＲＡＭとデジタル−アナログ
変換回路のパワーダウン制御を適切に実行できるように
なり、効果的に消費電力の低減を実現できる。Therefore, the power down control of the color palette RAM and the digital-analog conversion circuit can be appropriately executed according to the type of display to be displayed, and the power consumption can be effectively reduced.
【００１７】[0017]
【実施例】以下図面を参照して本発明の実施例を説明す
る。ラップトップタイプ、ノートブックタイプ等のポー
タブルコンピュータに於いては、一般に、装置本体に、
液晶ディスプレイ（モノクロＬＣＤ／カラーＬＣＤ）、
プラズマディスプレイ（ＰＤＰ）等のフラットパネルデ
ィスプレイが実装され、外部接続端子を介してカラーモ
ニタ（カラーＣＲＴ）等の外部表示装置が任意に接続可
能な構成としている。Embodiments of the present invention will be described below with reference to the drawings. In portable computers such as laptop type and notebook type, generally,
Liquid crystal display (monochrome LCD / color LCD),
A flat panel display such as a plasma display (PDP) is mounted, and an external display device such as a color monitor (color CRT) can be arbitrarily connected via an external connection terminal.
【００１８】この実施例の表示制御装置は、この種の表
示装置に適用されるものであり、表示データ及びＤＡＣ
動作用クロックを含む表示制御信号を出力する表示コン
トローラと、同コントローラより受けた表示データを色
又は階調変換するパレットを構成するＲＡＭ、及び同Ｒ
ＡＭを経た表示データを上記表示コントローラより受け
たＤＡＣ動作用クロックに従いパラレルーシリアル変換
してラスタ走査に従う表示信号を生成するＤＡＣでなる
ＲＡＭＤＡＣとを備えて、ＣＲＴディスプレイ、及びカ
ラー液晶、モノクロ液晶等によるフラットパネルディス
プレイ等を対象に、その１種のディスプレイを表示ドラ
イブ制御する構成である。The display control device of this embodiment is applied to this type of display device, and includes display data and DAC.
A display controller that outputs a display control signal including an operation clock, a RAM that configures a palette that converts display data received from the controller into colors or gradations, and the same R
A RAM DAC, which is a DAC for converting display data passing through AM to parallel-serial conversion according to a DAC operation clock received from the display controller to generate a display signal according to raster scanning, a CRT display, color liquid crystal, monochrome liquid crystal, etc. This is a configuration for controlling the display drive of one type of display for a flat panel display or the like.
【００１９】この表示制御装置に於ける、表示コントロ
ーラとＲＡＭＤＡＣのインターフェイスの概略構成を図
１に示す。図１に於いて、２０は表示コントローラ、４
０はＲＡＭＤＡＣである。ＲＡＭＤＡＣ４０は、表示コ
ントローラ２０との間で表示データ（VCO7−00）を含む
各種信号を受送するインターフェイス（Ｉ／Ｆ）４１
と、同インターフェイス４１を介して表示コントローラ
２０から受けたディジタルＲＧＢの表示データを色変換
するＤＡＣ専用カラー変換テーブルを構成するＲＡＭ４
２と、同ＲＡＭ４２を経たディジタルＲＧＢの表示デー
タをアナログＲＧＢの表示信号に変換するＤＡＣ（ディ
ジタルーアナログコンバータ）４３とにより構成され
る。FIG. 1 shows a schematic configuration of an interface between the display controller and the RAMDAC in this display control device. In FIG. 1, 20 is a display controller, 4
0 is a RAMDAC. The RAMDAC 40 is an interface (I / F) 41 that transmits and receives various signals including display data (VCO7-00) to and from the display controller 20.
And a RAM 4 constituting a DAC color conversion table for color conversion of digital RGB display data received from the display controller 20 via the interface 41.
2 and a DAC (digital-analog converter) 43 for converting the digital RGB display data passing through the RAM 42 into an analog RGB display signal.
【００２０】VCO7−00は表示コントローラ２０が生成し
たディジタルＲＧＢの表示データ（ビデオデータ）であ
り、この表示データ（VCO7−00）がＲＡＭ４２のアドレ
スとなる。ＲＡＭ４２で変換されたディジタルＲＧＢ
（ＲＧＢ各６ビット）の表示データ（DR05−00，DG05−
00，DB05−00）はＤＡＣ４３に供給されるとともに、イ
ンターフェイス（Ｉ／Ｆ）４１を介して表示コントロー
ラ２０に供給される。VCO7-00 is digital RGB display data (video data) generated by the display controller 20, and this display data (VCO7-00) becomes an address of the RAM 42. Digital RGB converted by RAM42
(RGB 6 bits each) display data (DR05-00, DG05-
00, DB05-00) is supplied to the DAC 43 and the display controller 20 via the interface (I / F) 41.
【００２１】ＤＡＣ４３はＲＡＭ４２から受けたディジ
タルＲＧＢの表示データ（DR05−00，DG05−00，DB05−
00）をＤＡＣ動作用クロック（DACLK ）に従いアナログ
ＲＧＢの表示データ（R,G,B ）に変換してＣＲＴディス
プレイ５０に出力される。The DAC 43 receives digital RGB display data (DR05-00, DG05-00, DB05-) received from the RAM 42.
00) is converted into analog RGB display data (R, G, B) according to the DAC operation clock (DACLK) and output to the CRT display 50.
【００２２】又、表示コントローラ２０に供給されたデ
ィジタルＲＧＢの表示データ（DR05−00，DG05−00，DB
05−00）はＳＴＮカラーＬＣＤ等のカラーパネルディス
プレイの表示に供される。Further, the digital RGB display data (DR05-00, DG05-00, DB supplied to the display controller 20 is supplied.
05-00) is used for display on color panel displays such as STN color LCDs.
【００２３】次に、上記ＲＡＭＤＡＣ４０のパワーダウ
ン制御について説明する。ＲＡＭＤＡＣ４０のパワーダ
ウン制御は、負極性のRAMPD0信号及びDACPD0信号と、ク
ロック（DACLK ）とにより行なわれる。Next, the power down control of the RAMDAC 40 will be described. The power down control of the RAMDAC 40 is performed by the RAMPD0 signal and the DACPD0 signal having a negative polarity and the clock (DACLK).
【００２４】上記RAMPD0信号及びDACPD0信号について説
明する。パワーダウン制御には以下の３つの状態があ
る。 ［１］．ＲＡＭ、ＤＡＣともにパワーオン ［２］．ＲＡＭのみパワーオン ［３］．ＲＡＭ、ＤＡＣともにパワーダウン これら３つの状態をRAMPD ，DACPD 信号で図２に示すよ
うに規定している。The RAMPD0 signal and the DACPD0 signal will be described. The power down control has the following three states. [1]. Power on both RAM and DAC [2]. Power on only RAM [3]. Power down both RAM and DAC These three states are defined by the RAMPD and DACPD signals as shown in FIG.
【００２５】［１］の状態は、ＲＡＭＤＡＣ４０が動作
状態で、ＣＲＴ表示のときのモードであり、［２］の状
態は、ＤＡＣ４３のみパワーダウンであるので、ＲＡＭ
４２で変換されたディジタルＲＧＢの表示データは、表
示コントローラ２０側に供給され、ＴＦＴカラーＬＣＤ
や、ＳＴＮカラーＬＣＤパネルに表示するときなどに使
用される。The state [1] is a mode in which the RAMDAC 40 is in the operating state and the CRT is displayed, and the state [2] is the power-down state of only the DAC 43.
The digital RGB display data converted in 42 is supplied to the display controller 20 side, and the TFT color LCD
It is also used when displaying on an STN color LCD panel.
【００２６】［３］の状態は、ＲＡＭ４２、ＤＡＣ４３
ともにパワーダウンし、表示コントローラ１側で生成し
たビデオデータでのみ表示するモノクロＬＣＤのモード
である。The state of [3] is RAM 42, DAC 43.
This is a monochrome LCD mode in which both are powered down and only the video data generated on the display controller 1 side is displayed.
【００２７】このように、この表示制御装置において
は、ＲＡＭ４２をディスエーブルするためのパワーダウ
ン信号RAMPD とＤＡＣ４３をディスエーブルするための
パワーダウン信号DACPD とが別個に用意されており、こ
れらパワーダウン信号RAMPD ，DACPD の発生は、表示対
象のディスプレイを指定するディスプレイモード情報に
応じて制御される。このため、ＣＲＴディスプレイを使
用する場合にはＲＡＭ４２とＤＡＣ４３の双方をイネー
ブル、ＴＦＴカラーＬＣＤや、ＳＴＮカラーＬＣＤパネ
ルに表示する場合にはＲＡＭ４２をイネーブル、ＤＡＣ
４３をディスエーブル、モノクロＬＣＤを使用する場合
にはＲＡＭ４２およびＤＡＣ４３を共にディスエーブル
するといった、パワーダウン制御が行われる。As described above, in this display control device, the power down signal RAMPD for disabling the RAM 42 and the power down signal DACPD for disabling the DAC 43 are separately prepared. The generation of RAMPD and DACPD is controlled according to the display mode information that specifies the display to be displayed. Therefore, both the RAM 42 and the DAC 43 are enabled when using the CRT display, and the RAM 42 is enabled when displaying on the TFT color LCD or STN color LCD panel.
Power down control is performed such that 43 is disabled and RAM 42 and DAC 43 are both disabled when a monochrome LCD is used.
【００２８】図３は本発明の実施例のシステム構成を示
すブロック図であり、ここではＲＡＭＤＡＣ４０の内部
構成要素は図１と略同様であるのでここではその詳細に
ついて省略する。即ちＲＡＭＤＡＣ４０内のＤＡＣ４３
は正常なパワーダウンシーケンスに少なくとも３個のク
ロック入力を必要とする。FIG. 3 is a block diagram showing the system configuration of the embodiment of the present invention. Here, since the internal components of the RAMDAC 40 are substantially the same as those in FIG. 1, the details thereof will be omitted here. That is, the DAC 43 in the RAMDAC 40
Requires at least 3 clock inputs for a normal power down sequence.
【００２９】図４は上記図２に示す表示コントローラ２
０の内部の具体的な構成例を示すブロック図である。図
３，図４に於いて、１１はシステム全体の制御を司るＣ
ＰＵであり、システムバス１０を介して各種コンポーネ
ントを入出力制御する。ここではＢＩＯＳーＲＯＭ１２
に格納された初期化プログラムの実行時に於いて、ＲＴ
Ｃメモリ１３に格納されている表示ドライブのためのコ
ンフィグレーション情報に含まれる、各表示装置の表示
／非表示を示すディスプレイモード信号（CRT ，STNC，
STNM）を表示コントローラ２０に設定する。FIG. 4 shows the display controller 2 shown in FIG.
3 is a block diagram showing a specific configuration example of the inside of 0. FIG. In FIGS. 3 and 4, reference numeral 11 is a C that controls the entire system.
It is a PU and controls input / output of various components via the system bus 10. Here, BIOS-ROM12
At the time of executing the initialization program stored in
Display mode signals (CRT, STNC, etc.) indicating display / non-display of each display device, which are included in the configuration information for the display drive stored in the C memory 13.
STNM) is set in the display controller 20.
【００３０】１２はＣＰＵ１１の制御の下にアクセスさ
れるＢＩＯＳーＲＯＭであり、ここでは、システム立上
げ時の初期化ルーチンに、上記各表示装置の表示／非表
示を示す信号（CRT ，STNC，STNM）を表示コントローラ
２０に設定するＢＩＯＳルーチンが含まれる。Numeral 12 is a BIOS-ROM which is accessed under the control of the CPU 11. Here, in the initialization routine at the time of system startup, signals (CRT, STNC, A BIOS routine for setting STNM) to the display controller 20 is included.
【００３１】１３はバッテリィバックアップされた保存
用メモリ（ＲＴＣメモリ）であり、ここでは各表示装置
の表示／非表示を示す信号（CRT ，STNC，STNM）を得る
ための、ＣＲＴディスプレイの有効／無効（ＣＲＴディ
スプレイ／フラットパネルディスプレイ）を示す１ビッ
トの信号（CRT ）、及びカラー／モノクロを示す１ビッ
トの信号（C/M ）を含む表示ドライブのためのコンフィ
グレーション情報が保存される。Reference numeral 13 denotes a battery-backed storage memory (RTC memory). Here, the CRT display is enabled / disabled to obtain signals (CRT, STNC, STNM) indicating display / non-display of each display device. Configuration information for a display drive including a 1-bit signal (CRT) indicating (CRT display / flat panel display) and a 1-bit signal (C / M) indicating color / monochrome is stored.
【００３２】２０は表示コントローラであり、ＲＡＭＤ
ＡＣ４０を介して、装置本体に実装される、カラー液
晶、モノクロ液晶等のフラットパネルディスプレイ、及
び外部接続されるＣＲＴディスプレイを対象に、ＢＩＯ
Ｓインターフェイスの指定に従いいずれかの表示装置を
表示ドライブ制御するもので、ここではＤＡＣのパワー
ダウンシーケンスが正常終了した後にＤＡＣへのクロッ
クの供給を停止するための図４に詳細を示す回路（２
１，２２）をもつ。A display controller 20 is a RAMD
A BIO for a flat panel display such as a color liquid crystal or a monochrome liquid crystal mounted on the main body of the apparatus via the AC 40 and an externally connected CRT display.
The display drive control is performed on one of the display devices according to the designation of the S interface. Here, a circuit (2 in FIG. 4) for stopping the supply of the clock to the DAC after the power down sequence of the DAC is normally completed.
1, 22).
【００３３】４０はＲＡＭＤＡＣインターフェイス（Ｉ
／Ｆ）４１、色変換用のパレットを構成するＲＡＭ４
２、及び同ＲＡＭを経た表示データをＤＡＣ動作用クロ
ックに従いパラレルーシリアル変換してラスタ走査に従
う表示信号を生成するＤＡＣ４３等で構成されるＲＡＭ
ＤＡＣである。40 is a RAMDAC interface (I
/ F) 41, RAM4 forming a palette for color conversion
2, and a RAM composed of a DAC 43 or the like for converting the display data passing through the RAM into parallel-serial conversion according to the DAC operation clock to generate a display signal according to raster scanning.
It is a DAC.
【００３４】このＲＡＭＤＡＣ４０のインターフェイス
（Ｉ／Ｆ）４１は、表示コントローラ２０で生成された
ディジタルＲＧＢの表示データ（VCO7−00）をＲＡＭ４
２にアドレスとして供給制御するインターフェイス部
と、ＲＡＭ４で変換されたディジタルＲＧＢ（ＲＧＢ各
６ビット）の表示データ（DRO 05−00，DGO 05−00，DB
O 05−00）をＳＴＮカラーＬＣＤ等のカラー液晶表示ド
ライブ用ディジタルＲＧＢ表示データ（DRI 05−00，DG
I 05−00，DBI 05−00）として表示コントローラ２０に
送出（フィードバック）制御するインターフェイス部
と、表示コントローラ２０で生成されたＲＡＭチップイ
ネーブル信号（RAMPD0，RAMPD1）、ＤＡＣパワーダウン
信号（DACPD ）等のＲＡＭＤＡＣパワーダウン制御信
号、及びＤＡＣ動作用クロック（DACLK ）をＲＡＭ４
２、及びＤＡＣ４３に供給制御するインターフェイス部
とをもつ。The interface (I / F) 41 of the RAMDAC 40 stores the digital RGB display data (VCO7-00) generated by the display controller 20 in the RAM4.
The interface part that controls the supply to 2 as an address and the display data (DRO 05-00, DGO 05-00, DB of digital RGB (6 bits for each RGB) converted by RAM4.
O 05-00) is digital RGB display data (DRI 05-00, DG for color liquid crystal display drive such as STN color LCD
I 05-00, DBI 05-00), an interface section for sending (feedback) control to the display controller 20, a RAM chip enable signal (RAMPD0, RAMPD1) generated by the display controller 20, a DAC power down signal (DACPD), etc. RAMDAC power down control signal and DAC operation clock (DACLK)
2 and an interface unit for controlling supply to the DAC 43.
【００３５】５０は外部ＣＲＴ接続端子を介して任意選
択的に接続される外部のカラーＣＲＴディスプレイであ
る。図４は上記図３に示す表示コントローラ２０の内部
の構成を示すブロック図である。50 is an external color CRT display optionally connected via an external CRT connection terminal. FIG. 4 is a block diagram showing an internal configuration of the display controller 20 shown in FIG.
【００３６】図４に於いて、２１は図５に示すようなＲ
ＡＭＤＡＣパワーダウン制御信号（RAMPD0，RAMPD1，DA
CPD ）を生成するＲＡＭＤＡＣパワーダウン制御信号生
成回路であり、２２はＤＡＣ動作用クロック（DACLK ）
の出力制御回路である。In FIG. 4, 21 is an R as shown in FIG.
AMDAC power down control signal (RAMPD0, RAMPD1, DA
CPD) is a RAMDAC power-down control signal generation circuit, and 22 is a DAC operation clock (DACLK)
Is an output control circuit.
【００３７】２３Ａ，２３Ｂはそれぞれ表示タイミング
と非同期に書き込み制御される、即ちＣＰＵ１１の制御
の下に図示しないデコーダより出力されるＩ／Ｏライト
信号（IOW ）により書き込み制御されるモードレジスタ
であり、このうち２３Ａはディスプレイ制御レジスタ、
２３Ｂはクロック制御レジスタである。Reference numerals 23A and 23B denote mode registers which are write-controlled asynchronously with the display timing, that is, write-controlled by an I / O write signal (IOW) output from a decoder (not shown) under the control of the CPU 11. Of these, 23A is the display control register,
23B is a clock control register.
【００３８】ここではＢＩＯＳインターフェイスにより
与えられる、ＣＲＴディスプレイの有効／無効（ＣＲＴ
ディスプレイ／フラットパネルディスプレイ）を示す１
ビットの信号（CRT ）、及びカラー／モノクロを示す１
ビットの信号（C/M ）がそれぞれＩ／Ｏライト信号（IO
W ）によりディスプレイ制御レジスタ２３Ａにセットさ
れ、サスペンド信号（SUSPEND ）、及びクロック供給／
停止指示信号（MCK ）が同じくＩ／Ｏライト信号（IOW
）によりクロック制御レジスタ２３Ｂにセットされ
る。Here, the CRT display is enabled / disabled (CRT display) provided by the BIOS interface.
Display / flat panel display) 1
1 bit signal (CRT) and color / monochrome
Bit signals (C / M) are I / O write signals (IO
W) is set in the display control register 23A, and the suspend signal (SUSPEND) and clock supply /
The stop instruction signal (MCK) is the same as the I / O write signal (IOW
) To the clock control register 23B.
【００３９】２４は図示しないクロック発振器からの基
本クロック（CLK ）をもとに、表示コントローラ２０内
部の各種タイミング信号を生成するタイミング信号生成
回路（ＴＩＭ）であり、ここでは内部クリア解除タイミ
ング信号（SNCREP）、起動開始（第１フレームの表示サ
イクル開始）を示すタイミング信号（FIN ）等を出力す
る。Reference numeral 24 is a timing signal generation circuit (TIM) for generating various timing signals inside the display controller 20 based on a basic clock (CLK) from a clock oscillator (not shown). SNCREP), a timing signal (FIN) indicating the start of start (start of the display cycle of the first frame), etc. are output.
【００４０】２５は図示しないクロック発振器からの基
本クロック（CLK ）をもとに、表示コントローラ２０内
部の各種クロック信号を生成するクロック信号生成回路
（ＣＬＫーＧＥＮ）であり、ここではＤＡＣクロックの
生成源となるクロック（CLK）、及びキャラクタ表示ク
ロック（CRCK）等を出力する。Reference numeral 25 is a clock signal generation circuit (CLK-GEN) for generating various clock signals inside the display controller 20 based on a basic clock (CLK) from a clock oscillator (not shown). Here, a DAC clock is generated. The source clock (CLK) and character display clock (CRCK) are output.
【００４１】２６はディスプレイ制御レジスタ２３Ａに
貯えられたＣＲＴディスプレイの有効／無効（ＣＲＴデ
ィスプレイ／フラットパネルディスプレイ）を示す信号
（CRT ）、及びカラー／モノクロを示す信号（C/M ）を
もとに、フラットパネルディスプレイのカラー表示指定
を示す信号（STNC）、モノクロ表示指定を示す信号（ST
NM）を生成するデコード回路であり、この各信号（STN
C，STNM）にＣＲＴディスプレイの有効／無効を示す信
号（CRT ）を加えた各表示装置の表示／非表示を示す信
号（CRT ，STNC，STNM）が内部同期化ため、それぞれフ
リップフロップ２７，２８，２９に供給される。Reference numeral 26 is based on the signal (CRT) indicating the validity / invalidity (CRT display / flat panel display) of the CRT display and the signal (C / M) indicating color / monochrome stored in the display control register 23A. , Signal indicating flat panel display color display designation (STNC), signal indicating monochrome display designation (STNC)
This is a decoding circuit that generates NM), and each of these signals (STN
C, STNM) plus a signal (CRT) indicating the validity / invalidity of the CRT display. Since the signals (CRT, STNC, STNM) indicating the display / non-display of each display device are internally synchronized, the flip-flops 27, 28 respectively. , 29.
【００４２】２７はＣＲＴ表示を示す信号を内部クリア
解除タイミング（SNCREP）で同期化するフリップフロッ
プである。２８はＳＴＮカラーＬＣＤ表示を示す信号
（STNC）を内部クリア解除タイミング（SNCREP）で同期
化するフリップフロップである。Reference numeral 27 is a flip-flop for synchronizing the signal indicating the CRT display at the internal clear release timing (SNCREP). Reference numeral 28 is a flip-flop that synchronizes a signal (STNC) indicating STN color LCD display with internal clear release timing (SNCREP).
【００４３】２９はＳＴＮモノクロＬＣＤ表示を示す信
号（STNM）を内部クリア解除タイミング（SNCREP）で同
期化するフリップフロップである。３０は、上記各フリ
ップフロップ２７，２８，２９の出力と、サスペンド信
号（SUSPEND （クロック停止））から、ＲＡＭＤＡＣ４
０のパワーダウン信号（RAMPD0，RAMPD1，DACPD ）を生
成するエンコーダである。Reference numeral 29 is a flip-flop for synchronizing the signal (STNM) indicating the STN monochrome LCD display at the internal clear release timing (SNCREP). The RAMDAC4 30 receives from the outputs of the flip-flops 27, 28 and 29 and the suspend signal (SUSPEND (clock stop)).
This is an encoder that generates a 0 power-down signal (RAMPD0, RAMPD1, DACPD).
【００４４】３１は起動開始（第１フレームの表示サイ
クル開始）を示すタイミング信号（FIN ）とキャラクタ
表示クロック（CRCK）とから、起動時（第１フレームの
表示サイクル開始時）の文字単位クロックで“１”とな
る信号（FFINO ）を生成するフリップフロップである。31 is a character unit clock at the time of activation (at the start of the display cycle of the first frame) from the timing signal (FIN) indicating the start of the activation (start of the display cycle of the first frame) and the character display clock (CRCK). It is a flip-flop that generates a signal (FFINO) that becomes "1".
【００４５】３２はＳＴＮモノクロＬＣＤ表示信号（FS
TNM ）が“１”となった後、起動を示す信号（FFION ）
が“１”となったとき、ＤＡＣクロックイネーブル信号
（DACLKEN ）を“０”にするためのゲート（ＮＡＮＤ）
回路である。32 is an STN monochrome LCD display signal (FS
A signal (FFION) indicating activation after TNM becomes "1"
Gate (NAND) to set DAC clock enable signal (DACLKEN) to "0" when becomes "1"
Circuit.
【００４６】３３はクロック制御レジスタ２３Ｂに貯え
られたクロック供給／停止指示信号（MCK ）とクロック
信号生成回路（ＣＬＫーＧＥＮ）２５を介して出力され
る基本クロック（CLK ）とによりＤＡＣへ供給する出力
制御前のクロック（BCK ）を生成するゲート（ＡＮＤ）
回路である。33 is supplied to the DAC by the clock supply / stop instruction signal (MCK) stored in the clock control register 23B and the basic clock (CLK) output through the clock signal generation circuit (CLK-GEN) 25. Gate (AND) for generating clock (BCK) before output control
Circuit.
【００４７】３４はＡＮＤ回路３３より出力されるクロ
ック（BCK ）をＮＡＮＤ回路３２より出力されるＤＡＣ
クロックイネーブル信号（DACLKEN ）により出力制御す
るゲート（ＡＮＤ）回路である。Reference numeral 34 denotes a DAC which outputs the clock (BCK) output from the AND circuit 33 from the NAND circuit 32.
It is a gate (AND) circuit whose output is controlled by a clock enable signal (DACLKEN).
【００４８】ＢＩＯＳインターフェイスにより与えられ
る各表示装置の表示／非表示を示すディスプレイモード
信号（CRT ，STNC，STNM）はフリップフロップ２７，２
８，２９により、内部クリア解除タイミング信号（SNCR
EP）に同期化される（図５（ｃ）参照）。The display mode signals (CRT, STNC, STNM) indicating the display / non-display of each display device provided by the BIOS interface are flip-flops 27, 2.
Internal clear release timing signal (SNCR
EP) (see FIG. 5 (c)).
【００４９】この各フリップフロップ２７，２８，２９
で同期化された各表示装置の表示／非表示を示す信号
（CRT ，STNC，STNM）は、サスペンド信号（SUSPEND ）
とともにエンコーダ３０に供給され、エンコーダ３０よ
りＲＡＭＤＡＣ４０のパワーダウンの種類を選択するた
めの信号（RAMPD0，RAMPD1，DACPD ）が生成される。Each of the flip-flops 27, 28, 29
The signals (CRT, STNC, STNM) indicating the display / non-display of each display device synchronized with are suspended signals (SUSPEND).
It is also supplied to the encoder 30, and the encoder 30 generates signals (RAMPD0, RAMPD1, DACPD) for selecting the type of power down of the RAMDAC 40.
【００５０】例えばＳＴＮモノクロＬＣＤの表示モード
であるとき（CRT ＝“Ｌ”，STNC＝“Ｌ”，STNM＝
“Ｈ”）は、RAMPD0＝“Ｈ”，RAMPD1＝“Ｌ”，DACPD
＝“Ｌ”の信号が出力されて、ＲＡＭＤＡＣ４０にパワ
ーダウンが知らされる。For example, in the STN monochrome LCD display mode (CRT = “L”, STNC = “L”, STNM =
"H") is RAMPD0 = "H", RAMPD1 = "L", DACPD
A signal of "L" is output to notify the RAMDAC 40 of power down.
【００５１】この際、表示コントローラ２０の起動で表
示動作が起動すると、文字クロック（CRCK）に同期する
所定のタイミング（図５（ｅ）〜（ｈ）参照）でアンド
ゲート３４が閉じて、クロック（DACLK ）の出力が禁止
され（図３（ｉ）参照）、クロック（DACLK ）のＲＡＭ
ＤＡＣ４０への供給が停止される。At this time, when the display operation is started by the start of the display controller 20, the AND gate 34 is closed at a predetermined timing (see FIGS. 5E to 5H) synchronized with the character clock (CRCK), and the clock is turned on. (DACLK) output is prohibited (see Fig. 3 (i)), clock (DACLK) RAM
The supply to the DAC 40 is stopped.
【００５２】このように、表示ドライブ対象がＲＡＭ４
２，ＤＡＣ４３を必要としない表示装置であるときは、
ＲＡＭ４２，ＤＡＣ４３のパワーダウン信号（RAMPD1，
DACPD ＝“Ｌ”）を出力して、ＤＡＣ動作用クロック
（DACLK ）が所定個数出力された後に、同クロック（DA
CLK ）の供給が停止される。これにより、ＲＡＭ４２，
ＤＡＣ４３が共に動作停止される。As described above, the display drive target is the RAM 4
2. When the display device does not need the DAC 43,
Power down signal of RAM42 and DAC43 (RAMPD1,
DACPD = "L") is output, and after a predetermined number of DAC operation clocks (DACLK) are output, the same clock (DACLK) is output.
CLK) supply is stopped. As a result, the RAM 42,
Both DACs 43 are deactivated.
【００５３】図５は上記実施例の動作を説明するため
の、上記図３の各部の信号タイミングを示すタイミング
チャートである。図６は上記実施例に於ける、エンコー
ダ３０の出力信号とＲＡＭＤＡＣ４０のパワーダウン種
類との関係を示す図である。FIG. 5 is a timing chart showing the signal timing of each part of FIG. 3 for explaining the operation of the above embodiment. FIG. 6 is a diagram showing the relationship between the output signal of the encoder 30 and the power down type of the RAMDAC 40 in the above embodiment.
【００５４】ここで、上記図３乃至図６を参照して、本
発明の第１実施例に於ける動作を詳細に説明する。先
ず、図３乃至図６を参照して、ＲＡＭＤＡＣパワーダウ
ンシーケンスについて説明する。The operation of the first embodiment of the present invention will be described in detail with reference to FIGS. First, the RAMDAC power down sequence will be described with reference to FIGS. 3 to 6.
【００５５】ＲＡＭＤＡＣ４０の状態には図６に示すよ
うな４つのパターンがある。［１］の状態は、ＣＲＴ表
示の時であり、ＲＡＭ４２、ＤＡＣ４３ともオン状態で
ある。The state of the RAMDAC 40 has four patterns as shown in FIG. The state [1] is the time of CRT display, and the RAM 42 and the DAC 43 are both in the ON state.
【００５６】［２］の状態は、ＳＴＮカラーＬＣＤ或い
はＴＦＴカラーＬＣＤ表示のときで、ディジタルＲＧＢ
の表示データを表示コントローラ２０側が使用するモー
ドであり、ＲＡＭ４２はオン状態であるが、ＤＡＣ４３
は使用しないのでパワーダウンさせる。The state [2] is a digital RGB display when STN color LCD or TFT color LCD is displayed.
This is a mode in which the display controller 20 side uses the display data of, and the RAM 42 is in the ON state.
Is not used, so power it down.
【００５７】［３］の状態は、ＳＴＮモノクロＬＣＤ表
示であり、表示コントローラ側で生成したデータのみで
表示を行なうもので、ＲＡＭ４２、ＤＡＣ４３ともにパ
ワーダウン状態にする。しかし、ＣＰＵ１１からのＲＡ
Ｍ４２への書き込みは可能である。The state [3] is an STN monochrome LCD display in which only the data generated on the display controller side is used for display, and both the RAM 42 and the DAC 43 are powered down. However, RA from CPU11
Writing to M42 is possible.
【００５８】［４］の状態は、一般的にサスペンド（SU
SPEND ）モードと呼ばれるもので、表示コントローラ２
０側もＲＡＭＤＡＣ４０側も共にパワーオフの状態で、
基本クロックも停止する。The state [4] is generally in the suspend (SU
In the so-called SPEND mode, the display controller 2
Both the 0 side and the RAMDAC 40 side are in the power-off state,
The basic clock is also stopped.
【００５９】次に、ＲＡＭＤＡＣ制御信号について説明
する。ＲＡＭＤＡＣ４０へのパワーダウン制御は、表示
コントローラ２０で生成した、図４に示す３種の信号
（RAMPD0，RAMPD1，DACPD ）で行なう。RAMPD0とRAMPD1
は、ＲＡＭ（２ポートのＲＡＭ）４の制御に使われる。Next, the RAMDAC control signal will be described. The power down control to the RAMDAC 40 is performed by the three kinds of signals (RAMPD0, RAMPD1, DACPD) shown in FIG. 4 generated by the display controller 20. RAMPD0 and RAMPD1
Is used to control the RAM (2-port RAM) 4.
【００６０】即ち、上記各信号（RAMPD0，RAMPD1，DACP
D ）のうち、RAMPD0はＲＡＭ４２のＣＰＵインターフェ
イス側のチップイネーブルであり、“Ｈ”でＣＰＵ１１
からのＲ／Ｗ（リード／ライト）が可能であり、“ｌ”
でＲ／Ｗできなくなる（パワーダウンと呼ぶ）。That is, the above signals (RAMPD0, RAMPD1, DACP
Of D), RAMPD0 is a chip enable on the CPU interface side of the RAM 42, and is "H" for the CPU 11
R / W (read / write) is possible from ","
Therefore, R / W cannot be performed (called power down).
【００６１】又、RAMPD1は、ＲＡＭ４２のピクセル側
（表示中に使う側）のチップイネーブル信号であり、
“Ｈ”でディジタルＲＧＢの信号を出力し、“Ｌ”でデ
ィセイブル状態（ＲＧＢ信号変化せず）となる。RAMPD1 is a chip enable signal on the pixel side (the side used during display) of the RAM 42,
When it is "H", a digital RGB signal is output, and when it is "L", it is in a disable state (the RGB signal does not change).
【００６２】又、DACPD は、ＤＡＣ４３のパワーダウン
を制御する信号であり、“Ｈ”でディジタルＲＧＢ信号
をアナログＲＧＢ信号に変換し、“Ｌ”でパワーダウン
となる。Further, DACPD is a signal for controlling the power down of the DAC 43. When it is "H", the digital RGB signal is converted into an analog RGB signal, and when it is "L", it is power down.
【００６３】ここで注意しなければならないことは、こ
の信号が“Ｌ”になってから、ＤＡＣ４３へのクロック
であるDACLK が３クロック以上出力されていないと、Ｄ
ＡＣ４３はパワーダウンシーケンスに入れず、パワーダ
ウンしないことである。It should be noted here that if the signal DACLK, which is the clock to the DAC 43, is not output for three or more clocks after this signal becomes "L", D
AC43 is to not enter into the power down sequence and not to power down.
【００６４】したがって、［３］，［４］の状態は、あ
るシーケンスが必要となる。このシーケンスについて詳
細に説明する。図４のフリップフロップ２７，２８，２
９の入力である、CRT ，STNC，STNMの各信号とエンコー
ダ３０の入力であるSUSPEND 信号は、ＢＩＯＳが表示コ
ントローラ２０のモードレジスタ２３Ａ，２３Ｂに設定
してきた時点で有効となる信号である。Therefore, a certain sequence is required for the states [3] and [4]. This sequence will be described in detail. The flip-flops 27, 28, 2 of FIG.
The CRT, STNC, and STNM signals that are the inputs of 9 and the SUSPEND signal that is the input of the encoder 30 are signals that become effective when the BIOS sets the mode registers 23A and 23B of the display controller 20.
【００６５】このうち、CRT 信号は、ＣＲＴ表示のとき
“Ｈ”となり、STN 信号はＳＴＮカラーＬＣＤのとき
“Ｈ”となり、STNM信号はＳＴＮモノクロＬＣＤ表示の
とき“Ｈ”となり、SUSPEND は、サスペンド（SUSPERD
）モードのとき“Ｈ”となり、すべての信号は、必
ず、１つ“Ｈ”になっていて、同時に“Ｈ”になること
はない。Of these, the CRT signal becomes "H" during CRT display, the STN signal becomes "H" during STN color LCD display, the STNM signal becomes "H" during STN monochrome LCD display, and SUSPEND indicates suspend. (SUSPERD
) Mode, it becomes "H", and all the signals are always "H" and never "H" at the same time.
【００６６】フリップフロップ２７，２８，２９のクロ
ック入力である内部クリア解除タイミング信号（SNCRE
P）は、図５（ｃ）に示すように、システムリセットが
かかったとき、表示コントローラ２０の内部のクリアシ
ーケンスが始まり内部レジスタ等をクリアするが、その
際、内部クリアが解除されるタイミング（図５（ｂ）参
照）に同期して出力される。An internal clear release timing signal (SNCRE) which is a clock input to the flip-flops 27, 28 and 29.
As shown in FIG. 5C, when a system reset is applied, P) starts the internal clear sequence of the display controller 20 and clears internal registers and the like. At that time, the timing at which the internal clear is released ( It is output in synchronization with FIG.
【００６７】ここで上記実施例に於ける、ＳＴＮモノク
ロＬＣＤ表示の場合のクロック制御について説明する。
上記内部クリア期間中にＢＩＯＳインターフェイスによ
りＳＴＮモノクロＬＣＤが設定された際（即ち、ディス
プレイ制御レジスタ２３Ａに、CRT ＝“Ｌ”，C/M ＝
“Ｌ”のコンフィグレーション情報がセットされた際）
は、各表示装置の表示／非表示を示す信号（CRT ，STN
C，STNM）のうち、STNM信号が“Ｈ”となり、CRT 信
号、及びSTNC信号がそれぞれ“Ｌ”となる。Clock control in the case of STN monochrome LCD display in the above embodiment will now be described.
When the STN monochrome LCD is set by the BIOS interface during the internal clear period (that is, CRT = “L”, C / M = in the display control register 23A).
(When "L" configuration information is set)
Is a signal (CRT, STN) indicating the display / non-display of each display device.
Among C, STNM), the STNM signal becomes "H" and the CRT signal and STNC signal become "L".
【００６８】この各信号（CRT ，STNC，STNM）が内部ク
リア解除時に立ち上がる内部クリア解除タイミングパル
ス（SNCREP）に従いフリップフロップ２７，２８，２９
により内部同期化されてエンコーダ３０に供給される。These signals (CRT, STNC, STNM) are flip-flops 27, 28, 29 according to the internal clear release timing pulse (SNCREP) which rises when the internal clear is released.
Is internally synchronized by and is supplied to the encoder 30.
【００６９】これによりエンコーダ３０からは、ＲＡＭ
及びＤＡＣのパワーダウン信号（RAMPD0，RAMPD1，DACP
D ）として、RAMPD0＝“Ｈ”，RAMPD1＝“Ｌ”，DACPD0
＝“Ｌ”の信号が出力され（図６の［３］参照）、ＲＡ
ＭＤＡＣ４０部にパワーダウンを知らせる。As a result, from the encoder 30, the RAM
And DAC power down signal (RAMPD0, RAMPD1, DACP
D), RAMPD0 = "H", RAMPD1 = "L", DACPD0
= “L” signal is output (see [3] in FIG. 6), and RA
Notify the power down to MDAC section 40.
【００７０】一方、表示コントローラ２０の内部クリア
解除により、起動時から出始める文字単位クロック（図
５（ｅ）参照）の２クロック目でフリップフロップ３１
の出力である起動信号（FFIN0 ）が“１”となる。On the other hand, when the internal clear of the display controller 20 is released, the flip-flop 31 is started at the second clock of the character unit clock (see FIG. 5 (e)) which starts from the start-up.
The start signal (FFIN0), which is the output of, becomes "1".
【００７１】この信号（FFIN0 ）とフリップフロップ２
９の出力（STNM）とがＮＡＮＤ回路３２に入力され、Ｎ
ＡＮＤ回路３２から出力されるＤＡＣクロックのイネー
ブル信号（DACLKEN ）が“０”となる。This signal (FFIN0) and the flip-flop 2
9 output (STNM) is input to the NAND circuit 32, and N
The enable signal (DACLKEN) of the DAC clock output from the AND circuit 32 becomes "0".
【００７２】このＮＡＮＤ回路３２の出力信号（DACLKE
N ）により、ＡＮＤ回路３３より出力されるクロック
（BCK ）をＡＮＤ回路３３で出力制御することによっ
て、ＤＡＣ４３へ供給するクロック（DACLK ）をエンコ
ーダ３０より出力される上記ＤＡＣパワーダウン信号
（DACPD ）より数十クロック遅れたタイミングで停止さ
せて、パワーダウンを完了する。The output signal of this NAND circuit 32 (DACLKE
N) controls the clock (BCK) output from the AND circuit 33 by the AND circuit 33 to output the clock (DACLK) to be supplied to the DAC 43 from the DAC power down signal (DACPD) output from the encoder 30. The power-down is completed by stopping at a timing delayed by several tens of clocks.
【００７３】この際のＤＡＣパワーダウン信号（DACPD
）が“Ｌ”となった後に出力されるＤＡＣクロック（D
ACLK ）のうち、３個のクロック（DACLK ）によりＤＡ
Ｃ４３のパワーダウンシーケンスが実行され、ＤＡＣ４
３が正常終了する。At this time, the DAC power down signal (DACPD
) Becomes “L”, the DAC clock (D
DA among three ACLK clocks (DACLK)
C43 power down sequence is executed, DAC4
3 ends normally.
【００７４】次に、サスペンド（SUSPEND ）の場合のク
ロック制御について説明する。ＢＩＯＳインターフェイ
スによりクロック制御レジスタ２３Ｂにサスペンド（SU
SPEND ）信号として“Ｌ”がセットされると、エンコー
ダ３０より出力されるＲＡＭ及びＤＡＣのパワーダウン
信号（RAMPD0，RAMPD1，DACPD ）は、RAMPD0＝“Ｌ”，
RAMPD1＝“Ｌ”，DACPD ＝“Ｌ”となり、ＤＡＣパワー
ダウンモードとなる。Next, the clock control in the case of suspend (SUSPEND) will be described. Suspend (SU) to the clock control register 23B by the BIOS interface.
When "L" is set as the SPEND) signal, the RAM and DAC power down signals (RAMPD0, RAMPD1, DACPD) output from the encoder 30 are RAMPD0 = "L",
RAMPD1 = "L", DACPD = "L", and the DAC power down mode is set.
【００７５】この後に、クロック制御レジスタ２３Ｂ
に、クロック供給／停止指示信号（MCK ）として“０”
をセットすることにより、ＡＮＤ回路３３の出力（BCK
）は、クロック（CLK ）に関係なく“０”となり、こ
れによりＡＮＤ回路３４の出力であるＤＡＣ動作用クロ
ック（DACLK ）も停止し、ＤＡＣパワーダウンが完了す
る。After this, the clock control register 23B
"0" as the clock supply / stop instruction signal (MCK)
Output of the AND circuit 33 (BCK
) Becomes "0" regardless of the clock (CLK), whereby the DAC operation clock (DACLK) which is the output of the AND circuit 34 is also stopped, and the DAC power down is completed.
【００７６】この際は、サスペンド（SUSPEND ）信号を
セットしてから、クロック供給／停止指示信号（MCK ）
をセットするまでの間、最低でもＩ／Ｏライト（IOW ）
周期の期間に亘って、ＤＡＣ動作用クロック（DACLK ）
が出力されるので、その際の３クロックによりＤＡＣ４
３のパワーダウンシーケンスが実行され、ＤＡＣ４３が
正常終了する。At this time, after setting the suspend (SUSPEND) signal, the clock supply / stop instruction signal (MCK)
I / O write (IOW) at least until you set
DAC operation clock (DACLK) over the period of the cycle
Is output, the DAC4
The power down sequence of No. 3 is executed, and the DAC 43 ends normally.
【００７７】このように、ＢＩＯＳインターフェイスで
指示された表示ドライブ対象がＤＡＣ４３を必要としな
い表示装置（モノクロＬＣＤ表示）であるとき、ＤＡＣ
４３を正常にパワーダウン制御しつつ、ＤＡＣ４３の動
作用クロック（DACLK ）を停止して、ＤＡＣ４３の不要
な動作による無駄な電力消費を排除できる。As described above, when the display drive target instructed by the BIOS interface is a display device (monochrome LCD display) which does not require the DAC 43, the DAC
It is possible to eliminate unnecessary power consumption due to unnecessary operation of the DAC 43 by stopping the operation clock (DACLK) of the DAC 43 while normally performing power-down control of 43.
【００７８】次に図７及び図８を参照して本発明の第２
実施例に於ける動作を説明する。ここでは説明を簡素に
するため、上記した第１実施例と同一構成部分の動作に
ついては説明を省略する。Next, referring to FIGS. 7 and 8, the second embodiment of the present invention will be described.
The operation of the embodiment will be described. Here, in order to simplify the description, the description of the operation of the same components as those in the first embodiment will be omitted.
【００７９】上記した第１実施例に於いては、ＮＡＮＤ
回路３２の出力信号（DACLKEN ）により、ＡＮＤ回路３
３より出力されるクロック（BCK ）をＡＮＤ回路３３で
出力制御することによって、ＤＡＣ４３へ供給するクロ
ック（DACLK ）をエンコーダ３０より出力される上記Ｄ
ＡＣパワーダウン信号（DACPD ）より数十クロック遅れ
たタイミングで停止させて、パワーダウンを完了させて
いる。この際、ＤＡＣパワーダウン信号（DACPD ）が
“Ｌ”となった後に出力されるＤＡＣクロック（DACLK
）のうち、３個のクロック（DACLK ）によりＤＡＣ４
３のパワーダウンシーケンスが実行され、ＤＡＣ４３が
正常終了する。In the first embodiment described above, the NAND
According to the output signal (DACLKEN) of the circuit 32, the AND circuit 3
By controlling the output of the clock (BCK) output from the AND circuit 3 by the AND circuit 33, the clock (DACLK) supplied to the DAC 43 is output from the encoder 30 as the above D.
The power-down is completed by stopping at a timing several tens of clocks behind the AC power-down signal (DACPD). At this time, the DAC clock (DACLK) output after the DAC power down signal (DACPD) becomes "L".
3) of the three clocks (DACLK)
The power down sequence of No. 3 is executed, and the DAC 43 ends normally.
【００８０】これに対してこの第２実施例では、他回路
が用いる周波数の低い既存のクロック信号を有効に利用
して、ＤＡＣ４３のパワーダウンシーケンスを実行させ
るとともに、ＤＡＣ４３の動作クロック低減によりＤＡ
Ｃ４３の無駄な電力消費を排除している。On the other hand, in the second embodiment, the existing clock signal having a low frequency used by another circuit is effectively used to execute the power down sequence of the DAC 43, and the DA 43 is reduced by reducing the operation clock of the DAC 43.
The useless power consumption of C43 is eliminated.
【００８１】即ち、この第２実施例では、図７に示すよ
うに、ＤＡＣ動作用クロック（DACLK ）の出力制御回路
２２に、ＤＡＣのパワーダウン信号（DACPD ）に従い切
換制御されるＤＡＣクロック切換回路（ＳＥＬ）３６を
設けて、ＡＮＤ回路３３より出力されるクロック（BCK
）と、図示しないＤＲＡＭコントローラに供給される
メモリリフレッシュ信号（REFF）とを選択対象に、その
いずれか一方の信号をＤＡＣ動作用クロック（DACLK ）
として選択し出力する構成としている。That is, in the second embodiment, as shown in FIG. 7, the output control circuit 22 for the DAC operation clock (DACLK) is controlled to be switched by the DAC clock switching circuit according to the power down signal (DACPD) of the DAC. (SEL) 36 is provided, and the clock (BCK
) And a memory refresh signal (REFF) supplied to a DRAM controller (not shown) are selected, and either one of them is selected as a DAC operation clock (DACLK).
Is selected and output.
【００８２】上記構成に於いては、図８に示すように、
ＤＡＣパワーダウン信号（DACPD ）が“Ｌ”（有効）と
なったとき、上記クロック（BCK ）に代えて、同クロッ
クより周波数が著しく低いメモリリフレッシュ信号（RE
FF）をＤＡＣ動作用クロック（DACLK ）として上記ＲＡ
ＭＤＡＣ４０に供給する。In the above structure, as shown in FIG.
When the DAC power down signal (DACPD) becomes "L" (valid), the memory refresh signal (RE) whose frequency is significantly lower than the clock (BCK) is used instead of the clock (BCK).
FF) as the clock for DAC operation (DACLK)
Supply to MDAC40.
【００８３】この際、ＤＡＣクロック切換回路（ＳＥ
Ｌ）３６より出力される、メモリリフレッシュ信号（RE
FF）を用いた周波数の低いＤＡＣ動作用クロック（DACL
K ）により、ＤＡＣ４３のパワーダウンシーケンスが実
行され、ＤＡＣ４３が正常終了する。At this time, the DAC clock switching circuit (SE
L) 36, the memory refresh signal (RE
FF) low frequency DAC operation clock (DACL)
K), the power down sequence of the DAC 43 is executed, and the DAC 43 ends normally.
【００８４】この際、ＤＡＣクロック切換回路（ＳＥ
Ｌ）３６の選択対象となる、クロック信号（BCK ）と、
メモリリフレッシュ信号（REFF）とは、そのクロック周
波数が図８（BCK/REEP）に示すように極端に相違し、選
択出力されたＤＲＡＭリフレッシュ信号（REFF）のクロ
ック周波数が著しく低いことから、ＲＡＭＤＡＣ４０の
電力消費は極端に低減され、ＲＡＭＤＡＣ４０は所謂ス
リープ状態となる。At this time, the DAC clock switching circuit (SE
L) 36, the clock signal (BCK) to be selected,
The clock frequency of the memory refresh signal (REFF) is extremely different as shown in FIG. 8 (BCK / REEP), and the clock frequency of the selectively output DRAM refresh signal (REFF) is extremely low. The power consumption is extremely reduced, and the RAMDAC 40 enters a so-called sleep state.
【００８５】このようなＤＡＣパワーダウン時のＤＡＣ
へのクロック周波数の切換え制御により、ＤＡＣの正常
なパワーダウンシーケンス制御が確立されるとともに、
その期間に於けるＲＡＭＤＡＣ４０の消費電力を極端に
低減させることができるため、ＤＡＣを正常にパワーダ
ウン制御でき、かつＤＡＣの消費電力を大幅に低減でき
る。DAC at the time of such DAC power down
By controlling the switching of the clock frequency to, the normal power-down sequence control of the DAC is established, and
Since the power consumption of the RAMDAC 40 during that period can be extremely reduced, the DAC can be normally powered down and the power consumption of the DAC can be significantly reduced.
【００８６】尚、実施例に於いては、ＲＡＭＤＡＣパワ
ーダウン制御信号（RAMPD0，RAMPD1，DACPD ）を生成す
るＲＡＭＤＡＣパワーダウン制御信号生成回路２１をフ
リップフロップ２７，２８，２９を用いて構成し、ＤＡ
Ｃ動作用クロック（DACLK ）の出力制御回路２２をＮＡ
ＮＤゲート、及びＡＮＤゲートを用いて実現したが、こ
れに限らず、例えば内部クリア解除タイミングパルス
（SNCREP）を動作イネーブルとするエンコーダ回路を実
現することによりフリップフロップ２７，２８，２９が
不要となり、又、ＤＡＣ動作用クロック（DACLK ）の出
力制御回路２２も、ＤＡＣパワーダウンモードとなった
後、少なくとも３個のＤＡＣ動作クロック（DACLK ）を
出力して後、同クロック（DACLK ）の出力を停止する論
理回路構成であればよい。In the embodiment, the RAMDAC power down control signal generation circuit 21 for generating the RAMDAC power down control signals (RAMPD0, RAMPD1, DACPD) is constructed by using flip-flops 27, 28, 29, and DA
Set the output control circuit 22 for the C operation clock (DACLK) to NA.
Although it is realized by using the ND gate and the AND gate, the present invention is not limited to this, and the flip-flops 27, 28, 29 are not required by realizing an encoder circuit that enables the operation of the internal clear release timing pulse (SNCREP), Further, the DAC operation clock (DACLK) output control circuit 22 also outputs at least three DAC operation clocks (DACLK) after the DAC power down mode, and then stops the output of the same clock (DACLK). Any logic circuit configuration can be used.
【００８７】以上説明したように、この発明の表示制御
装置においては、ＲＡＭ４をディスエーブルするための
パワーダウン信号RAMPD とＤＡＣ５をディスエーブルす
るためのパワーダウン信号DACPD とが別個に用意されて
おり、これらパワーダウン信号RAMPD ，DACPD の発生
は、表示対象のディスプレイを指定するディスプレイモ
ード情報に応じて制御される。このため、ＣＲＴディス
プレイを使用する場合にはＲＡＭ４とＤＡＣ５の双方を
イネーブル、ＴＦＴカラーＬＣＤや、ＳＴＮカラーＬＣ
Ｄパネルに表示する場合にはＲＡＭ４をイネーブル、Ｄ
ＡＣ５をディスエーブル、モノクロＬＣＤを使用する場
合にはＲＡＭ４およびＤＡＣ５を共にディスエーブルす
るといった、パワーダウン制御が行われる。As described above, in the display control device of the present invention, the power down signal RAMPD for disabling the RAM 4 and the power down signal DACPD for disabling the DAC 5 are separately prepared. Generation of these power-down signals RAMPD and DACPD is controlled according to display mode information designating a display to be displayed. For this reason, when using a CRT display, enable both RAM4 and DAC5, TFT color LCD and STN color LC.
When displaying on the D panel, enable RAM4, D
Power-down control is performed such that AC5 is disabled and RAM4 and DAC5 are both disabled when a monochrome LCD is used.
【００８８】したがって、表示対象のディスプレイの種
類に応じてＲＡＭとＤＡＣのパワーダウン制御を適切に
実行できるようになり、効果的に消費電力の低減を実現
できる。Therefore, the power-down control of the RAM and the DAC can be appropriately executed according to the type of display to be displayed, and the power consumption can be effectively reduced.
【００８９】[0089]
【発明の効果】以上詳記したように本発明によれば、表
示対象の表示装置に応じてＲＡＭとＤＡＣのパワーダウ
ン制御を実行できるようになり、低消費電力の実現に適
した表示制御装置および表示制御方法を実現できる。As described in detail above, according to the present invention, the power down control of the RAM and the DAC can be executed according to the display device to be displayed, and the display control device suitable for realizing the low power consumption. And a display control method can be realized.
【図１】本発明の実施例による表示制御装置の構成を概
念的に示すブロック図。FIG. 1 is a block diagram conceptually showing the structure of a display control device according to an embodiment of the present invention.
【図２】図１に示すＲＡＭＤＡＣのパワーダウンの状態
を説明するための図。FIG. 2 is a diagram for explaining a power-down state of the RAMDAC shown in FIG.
【図３】本発明の実施例による表示制御装置の具体的構
成を示すブロック図。FIG. 3 is a block diagram showing a specific configuration of a display control device according to an embodiment of the present invention.
【図４】本発明の実施例による表示制御回路の回路構成
を示す回路図。FIG. 4 is a circuit diagram showing a circuit configuration of a display control circuit according to an embodiment of the present invention.
【図５】図３に示す実施例の動作を説明するためのタイ
ミングチャート。5 is a timing chart for explaining the operation of the embodiment shown in FIG.
【図６】図５に示す実施例に於ける、エンコーダの出力
信号とＲＡＭＤＡＣパワーダウン種類との関係を示す
図。FIG. 6 is a diagram showing a relationship between an encoder output signal and a RAMDAC power down type in the embodiment shown in FIG. 5;
【図７】本発明の第２実施例による表示制御回路の構成
を示す回路図。FIG. 7 is a circuit diagram showing a configuration of a display control circuit according to a second embodiment of the present invention.
【図８】図６に示す実施例の動作を説明するためのタイ
ミングチャート。FIG. 8 is a timing chart for explaining the operation of the embodiment shown in FIG.
【図９】従来の表示制御装置の構成を示すブロック図。FIG. 9 is a block diagram showing a configuration of a conventional display control device.
１０…システムバス、１１…ＣＰＵ、１２…ＢＩＯＳー
ＲＯＭ、１３…ＲＴＣメモリ（不揮発性メモリ）、２０
…表示コントローラ、２１…ＲＡＭＤＡＣパワーダウン
制御信号生成回路、２２…ＤＡＣ動作用クロック（DACL
K ）の出力制御回路、２３Ａ，２３Ｂ…モードレジスタ
（２３Ａ…ディスプレイ制御レジスタ、２３Ｂ…クロッ
ク制御レジスタ）、２４…タイミング信号生成回路（Ｔ
ＩＭ）、２５…クロック信号生成回路（ＣＬＫーＧＥ
Ｎ）、２６…デコード回路、２７，２８，２９，３１…
フリップフロップ、３０…エンコーダ、３２…ＮＡＮＤ
回路、３３，３４…ＡＮＤ回路、３６…ＤＡＣクロック
切換回路（ＳＥＬ）、４０…ＲＡＭＤＡＣ、４１…イン
ターフェイス（Ｉ／Ｆ）、４２…ＲＡＭ、４３…ＤＡ
Ｃ、５０…カラーＣＲＴディスプレイ。10 ... System bus, 11 ... CPU, 12 ... BIOS-ROM, 13 ... RTC memory (nonvolatile memory), 20
... display controller, 21 ... RAMDAC power down control signal generation circuit, 22 ... DAC operation clock (DACL
K) output control circuit, 23A, 23B ... Mode register (23A ... Display control register, 23B ... Clock control register), 24 ... Timing signal generation circuit (T
IM), 25 ... Clock signal generation circuit (CLK-GE
N), 26 ... Decoding circuit, 27, 28, 29, 31 ...
Flip-flop, 30 ... Encoder, 32 ... NAND
AND circuit, 36 ... DAC clock switching circuit (SEL), 40 ... RAMDAC, 41 ... Interface (I / F), 42 ... RAM, 43 ... DA
C, 50 ... Color CRT display.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219738AJP2557606B2 (en) | 1992-06-04 | 1993-09-03 | Display control device and power down control method for the display control device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-144214 | 1992-06-04 | ||
| JP14421492 | 1992-06-04 | ||
| JP5219738AJP2557606B2 (en) | 1992-06-04 | 1993-09-03 | Display control device and power down control method for the display control device |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4260098ADivisionJPH0651727A (en) | 1992-06-04 | 1992-09-29 | Display control method and controller therefor |
| Publication Number | Publication Date |
|---|---|
| JPH06167957A JPH06167957A (en) | 1994-06-14 |
| JP2557606B2true JP2557606B2 (en) | 1996-11-27 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5219738AExpired - Fee RelatedJP2557606B2 (en) | 1992-06-04 | 1993-09-03 | Display control device and power down control method for the display control device |
| Country | Link |
|---|---|
| JP (1) | JP2557606B2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5019668B2 (en)* | 2000-09-18 | 2012-09-05 | 三洋電機株式会社 | Display device and control method thereof |
| Publication number | Publication date |
|---|---|
| JPH06167957A (en) | 1994-06-14 |
| Publication | Publication Date | Title |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |