【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマトリクス表示素子などに用いる薄膜電界効
果型トランジスタおよびその製造方法に関する。The present invention relates to a thin film field effect transistor used for a matrix display device and the like, and a method for manufacturing the same.
ガラスなどの絶縁性基板上にシリコン薄膜を用いて薄
膜トランジスタを構成する技術は、マトリクス表示素子
などの中心的技術として重要である。マトリクス表示素
子を高度化するためには、画素のスイッチング素子とし
ての、薄膜電界効果型トランジスタの高性能化が要求さ
れる。その一つの方策として、薄膜電界効果型トランジ
スタ（TFT）を自己整合化して作製することにより、フ
ォトリソグラフィのプロセスにおける目合せの負担を軽
減し、トランジスタの短チャネル化を行なうことが提案
されている。自己整合化を実現するための一つの方法と
して、ゲート電極を基板側に配するいわゆる逆スタガー
ド形の構造をとるTFTにおいて、ソース・ドレイン領域
を分離するために配する絶縁膜を基板の裏面から照射し
た光により露光するいわゆる背面露光によりそのパタン
を形成し、この絶縁膜またはそれを形成するために用い
たレジスト材をマスクとして、ソース・ドレイン領域に
選択的にイオン注入し、さらにこの表面にCrなどの金属
を成膜したときに、非晶質シリコン薄膜の表面のみに、
低抵抗の金属シリサイドが形成されることを用いて、ゲ
ート電極とソース・ドレイン領域間の微妙な目合わせが
不要でかつ寄生容量が小さくなる第２図の構造をとるTF
Tが提案されている（例えば特願昭61−307039号明細
書、特願昭61−311828号明細書）。なお、第２図中、第
１図と同じ番号は第１と同じものを示している。A technique for forming a thin film transistor by using a silicon thin film on an insulating substrate such as glass is important as a central technique for a matrix display device and the like. In order to improve the sophistication of the matrix display element, it is required to improve the performance of the thin film field effect transistor as a pixel switching element. As one of the measures, it has been proposed to reduce the burden of alignment in the photolithography process and shorten the channel of the transistor by manufacturing a thin film field effect transistor (TFT) in a self-aligned manner. . One way to achieve self-alignment is to use a so-called inverted staggered TFT structure in which the gate electrode is arranged on the substrate side, and the insulating film that is arranged to separate the source / drain regions from the back surface of the substrate. The pattern is formed by so-called back exposure, which is exposure with irradiated light, and this insulating film or the resist material used to form it is used as a mask to selectively ion-implant the source / drain regions and further to this surface. When depositing a metal such as Cr, only on the surface of the amorphous silicon thin film,
By using the formation of low-resistance metal silicide, there is no need for fine alignment between the gate electrode and the source / drain regions, and the parasitic capacitance is small.
T has been proposed (for example, Japanese Patent Application No. 61-307039, Japanese Patent Application No. 61-311828). In FIG. 2, the same numbers as in FIG. 1 indicate the same items as in FIG.
しかし、チャネル長を１μｍ程度まで縮小すると、TF
Tの膜厚は約0.5μｍ程度あり、各電極の電位より発生す
る電界強度分布を２次元的に考慮する必要のある状況が
発生し、これらは必ずしもTFTの特性の向上につながら
ないことが多かった。However, if the channel length is reduced to about 1 μm, TF
Since the film thickness of T is about 0.5 μm, it is necessary to consider the electric field strength distribution generated from the potential of each electrode two-dimensionally, and these often do not necessarily lead to the improvement of the TFT characteristics. .
本発明の目的は、通常のゲート絶縁膜を介してのゲー
ト電圧によるチャネルの電界分布コントロールに加え
て、チャネルの逆側から電界を印加し、チャネル内の電
子及びホールの状態を、ソース・ドレイン電極からの影
響を排除し、TFT動作に望ましい形に制御する形を自己
整合的に実現できる構造と、その製造方法とを提供する
ことにある。The object of the present invention is to control the electric field distribution of a channel by a gate voltage through a normal gate insulating film, and also to apply an electric field from the opposite side of the channel to determine the state of electrons and holes in the channel as a source / drain. It is an object of the present invention to provide a structure that can eliminate the influence from the electrodes and can realize a desired shape for TFT operation in a self-aligning manner, and a manufacturing method thereof.
この発明は、絶縁性基板上に、基板側からゲート電
極、ゲート絶縁膜、非晶質シリコン膜の順に配置され、
ゲート電極直上の非晶質シリコン膜上の一部領域にソー
ス・ドレイン電極を分離する絶縁膜が配置され、ソース
・ドレイン分離絶縁膜の両側の非晶質シリコン膜に不純
物を導入した領域で成るソース・ドレイン領域を備え、
このソース・ドレイン領域表面上に金属シリサイドが形
成され、金属シリサイド上にそれぞれソース電極、及び
ドレイン電極を備えた構造をとり、さらにソース、ドレ
イン電極を分離する絶縁膜上の一部領域にさらに非晶質
シリコン薄膜が積層され、その表面に金属シリサイドが
形成されており、この金属シリサイドの電位を制御する
電極を形成してあることを特徴とする薄膜電界効果型ト
ランジスタである。さらに、本発明の薄膜電界効果形ト
ランジスタの製造方法は、絶縁性基板上に、ゲート電極
形成後、ゲート絶縁膜、非晶質シリコン膜を積層し、さ
らにこの上にソース・ドレイン領域を分離する絶縁膜お
よび非晶質シリコン薄膜を積層・形成し、レジスト塗布
後基板の裏面より紫外線を照射し、すでに形成されてい
るゲート電極により照射光が遮光されている部分以外の
領域を露光してレジストを感光させることによって形成
したパタンを用いてこのソース・ドレイン分離絶縁膜上
の非晶質シリコン薄膜及びソース・ドレイン分離絶縁膜
をエッチングし、ゲート電極直上に残ったソース・ドレ
イン分離絶縁膜の両側の非晶質シリコン膜部分に不純物
をドーピングしソース・ドレイン領域を形成した後、こ
の上に金属薄膜を積層し、不用部分をエッチング除去し
てソース・ドレイン領域及びソース・ドレイン分離絶縁
膜上の非晶質シリコン薄膜に金属シリサイドを自己整合
的に形成することを特徴とする構成になっている。According to the present invention, a gate electrode, a gate insulating film, and an amorphous silicon film are arranged in this order from the substrate side on an insulating substrate,
An insulating film for separating the source / drain electrodes is arranged in a partial region on the amorphous silicon film immediately above the gate electrode, and the regions are formed by introducing impurities into the amorphous silicon film on both sides of the source / drain separation insulating film. Equipped with source / drain regions,
A metal silicide is formed on the surface of the source / drain region, and a structure is provided in which a source electrode and a drain electrode are provided on the metal silicide, respectively. A thin film field effect transistor characterized in that a crystalline silicon thin film is laminated, a metal silicide is formed on the surface thereof, and an electrode for controlling the potential of the metal silicide is formed. Further, according to the method of manufacturing a thin film field effect transistor of the present invention, after forming a gate electrode on an insulating substrate, a gate insulating film and an amorphous silicon film are laminated, and a source / drain region is further separated thereon. Insulating film and amorphous silicon thin film are laminated and formed, and after coating the resist, irradiate ultraviolet rays from the back surface of the substrate and expose the area other than the part where the irradiation light is shielded by the already formed gate electrode to expose the resist. The amorphous silicon thin film on the source / drain isolation insulating film and the source / drain isolation insulating film are etched by using a pattern formed by exposing the film to both sides of the source / drain isolation insulating film left on the gate electrode. After the source / drain regions are formed by doping impurities into the amorphous silicon film part of, the metal thin film is laminated on this, and the unnecessary part is removed. And etching removal has become a metal silicide amorphous silicon thin film on the source and drain regions and the source-drain isolation insulating film structure, characterized by a self-aligned manner.
3000Å程度の絶縁膜を介して、通常の水素化非晶質シ
リコン薄膜に10V程度の電圧をかけると、該半導体薄膜
内のフェルミレベルは絶縁膜とシリコン薄膜との界面よ
り5000Åから１μｍ程度の範囲で影響を受ける。When a voltage of about 10V is applied to an ordinary hydrogenated amorphous silicon thin film through an insulating film of about 3000Å, the Fermi level in the semiconductor thin film is in the range of 5000Å to 1 μm from the interface between the insulating film and the silicon thin film. Affected by.
この分布はさらに、ソース電極およびドレイン電極の
電位の影響を両電極から5000Å程度の領域で受ける結
果、ゲート長が１μｍ程度の短チャネルTFTではチャネ
ル内の電位の分布は複雑となり、かならずしも、ゲート
電極による電界だけで、チャネルコンダクタンスが制御
できなくなる。特にスタガード構造をとる第２図のTFT
の場合、ゲートとソース・ドレイン電極は半導体薄膜層
をはさんで反対側に配されるため、このことが顕著にな
る。This distribution is further affected by the potentials of the source electrode and the drain electrode in a region of about 5000 Å from both electrodes. As a result, in a short channel TFT with a gate length of about 1 μm, the distribution of the potential in the channel becomes complicated. The channel conductance cannot be controlled only by the electric field generated by. In particular, the TFT of Fig. 2 which has a staggered structure
In this case, since the gate and the source / drain electrodes are arranged on opposite sides of the semiconductor thin film layer, this becomes remarkable.
これに対して、本発明はチャネルにゲートMIS界面と
は反対方向から電圧をかけることにより、たとえばこれ
をゲートと等電位にすることにより、チャネル内の電位
分布は、短チャネル化した場合でも、ソース、ドレイン
電極の影響を排除し、ゲートによるチャネルコンダクタ
ンスのコントロールが行いやすくなる。On the other hand, according to the present invention, by applying a voltage to the channel from the direction opposite to the gate MIS interface, for example, by setting the same potential as the gate, the potential distribution in the channel can be shortened even if the channel is shortened. The influence of the source and drain electrodes is eliminated, and the channel conductance can be easily controlled by the gate.
一般的に水素化非晶質シリコン薄膜はこれをドーピン
グしても、かなり高抵抗であることが知られているが、
この表面を清浄化し弗酸などで自然酸化膜を除去したあ
とに、Crなどの金属を形成すると金属と非晶質シリコン
薄膜の界面に低抵抗な金属シリサイドが形成され、これ
はCrをエッチングした後も残り、非晶質シリコンTFTに
おいて、これを電極として用いると有効であることが知
られている。また形成される部分が非晶質シリコン薄膜
の表面から数10Å程度の部分に限定され、他の電極とシ
ョートしたりするプロセス欠陥を防ぎやすい。これをソ
ース・ドレイン分離絶縁膜上に形成することにより、チ
ャネル長の短かいTFTにおいて、バックチャネルからの
電界制御を有効に行うことのできる電極を、自己整合的
にかつ加工制御性よく形成することができる。It is generally known that a hydrogenated amorphous silicon thin film has considerably high resistance even if doped with it.
After cleaning this surface and removing the natural oxide film with hydrofluoric acid, etc., when a metal such as Cr is formed, a low resistance metal silicide is formed at the interface between the metal and the amorphous silicon thin film, which is etched by Cr. It is known that it is effective to use this as an electrode in an amorphous silicon TFT after the rest. Further, the formed portion is limited to a portion of about several tens of liters from the surface of the amorphous silicon thin film, and it is easy to prevent a process defect such as a short circuit with another electrode. By forming this on the source / drain isolation insulating film, in a TFT with a short channel length, an electrode that can effectively control the electric field from the back channel is formed in a self-aligned manner with good process controllability. be able to.
これをソース・ドレイン分離絶縁膜上にこれと同じパ
タン形状で薄く非晶質シリコン層を形成し、この表面に
選択的にCrシリサイドを形成して、この電位をコントロ
ールできるよう電極を形成すると、サイドエッチによる
該電極とソース・ドレイン領域との短絡の可能性や目合
わせの負担を無くして、チャネルの逆側からチャネルの
電界を制御しチャネルコンダクタンスのコントロールを
よりよく行うことのできる構造を自己整合的に作成する
ことができる。By forming a thin amorphous silicon layer on the source / drain isolation insulating film with the same pattern shape as this, selectively forming Cr silicide on this surface, and forming an electrode so that this potential can be controlled, By eliminating the possibility of short-circuiting between the electrode and the source / drain region due to side etching and the burden of alignment, the electric field of the channel can be controlled from the opposite side of the channel to better control the channel conductance. Can be created consistently.
第１図（ａ）に、本発明のTFTの一実施例の断面図を
示す。第１図（ｂ）にはこのトランジスタの平面図を示
す。以下、このTFT作製のプロセスについて述べる。FIG. 1A shows a sectional view of an embodiment of the TFT of the present invention. FIG. 1B shows a plan view of this transistor. The process of manufacturing this TFT will be described below.
まず、ガラスで成る絶縁性基板１上にCrをスパッタ法
により500Å堆積させる。このCr薄膜をゲート電極２の
パタンを残し、不要なCr薄膜をエッチング除去する。さ
らに、これを純粋で十分に洗浄したのち、プラズマCVD
法を用いて、ゲート絶縁膜３として非晶質窒化シリコン
薄膜を4000Å、能動層として水素化非晶質シリコン膜4a
を700Å連続的に堆積する。First, Cr is deposited on the insulating substrate 1 made of glass by 500 Å by a sputtering method. The Cr thin film is removed by etching while leaving the pattern of the gate electrode 2 unnecessarily. In addition, after cleaning this thoroughly and thoroughly, plasma CVD
By using the method, an amorphous silicon nitride thin film is used as the gate insulating film 3, and a hydrogenated amorphous silicon film 4a is used as the active layer.
700 Å is continuously deposited.
ここで水素化非晶質シリコン膜4aを第３図に示すよう
な形で一部14をエッチング除去した後、この上に１層目
として弗酸に対するエッチングレートの小さい非晶質窒
化シリコン薄膜10を150Å、２層目として弗酸に対する
エッチングレートの大きい非晶質窒化シリコン薄膜11を
2000Å、３層目に水素化非晶質シリコン薄膜4bを100Å
積層する。この後、レジスト塗布後、基板の裏面より紫
外線を照射し、ゲート電極にマスクされない部分のみを
露光することにより、レジストにソース・ドレイン分離
絶縁膜のパタンを自己整合的に形成する。Here, the hydrogenated amorphous silicon film 4a is partially removed by etching in the form as shown in FIG. 3, and then a first layer of the amorphous silicon nitride thin film 10 having a small etching rate for hydrofluoric acid is formed thereon. 150Å as the second layer of amorphous silicon nitride thin film 11 with a large etching rate for hydrofluoric acid
2000 Å 100 Å hydrogenated amorphous silicon thin film 4b as the third layer
Stack. After that, after the resist is applied, ultraviolet rays are irradiated from the back surface of the substrate to expose only the portion that is not masked by the gate electrode, thereby forming the pattern of the source / drain separation insulating film in a self-aligned manner.
このパタン状のレジストをマスクにして表面の非晶質
シリコン薄膜4bを非晶質窒化シリコン薄膜10,11に対し
て選択性よくドライエッチングを行ったあと、これを方
向性の強いRIEモードで非晶質窒化シリコン薄膜２層を
垂直にドライエッチングする。この時、エッチングされ
ずにゲート電極直上領域に残った非晶質窒化シリコン薄
膜10,11がソース・ドレイン分離絶縁膜となる。エッチ
ングに際しては、非晶質窒化シリコン薄膜と非晶質シリ
コン薄膜のエッチング選択比は十分大きくとり、非晶質
シリコン膜4aのエッチング量は50Å以下にし、しかも非
晶質窒化シリコンは完全に除去する。この状態で十分に
希釈した弗酸に浸し、２層目の非晶質窒化シリコン薄膜
11を600Åから1000Å程度サイドエッチさせる。After the amorphous silicon thin film 4b on the surface is dry-etched with good selectivity to the amorphous silicon nitride thin films 10 and 11 using this pattern-shaped resist as a mask, the amorphous silicon thin film 4b is not etched in a directional RIE mode. Two crystalline silicon nitride thin film layers are vertically dry-etched. At this time, the amorphous silicon nitride thin films 10 and 11 left in the region directly above the gate electrode without being etched become the source / drain separation insulating film. At the time of etching, the etching selection ratio between the amorphous silicon nitride thin film and the amorphous silicon thin film should be sufficiently large, the etching amount of the amorphous silicon film 4a should be 50 Å or less, and the amorphous silicon nitride should be completely removed. . In this state, dip it into a sufficiently diluted hydrofluoric acid to form a second layer of amorphous silicon nitride thin film.
Side etch 11 to 600Å to 1000Å.
レジスト除去後、この上にリンを25kVで４×1015dose
/cm2だけ、全面均一にイオン注入を行なう。このとき、
２層目の非晶質窒化シリコン薄膜11をサイドエッチさせ
た部分では非晶質窒化シリコン薄膜10の下の非晶質シリ
コン膜4aにリンが注入され、２層目が残っている部分で
は非晶質シリコン膜にリンが到達しない。これに伴いリ
ンは第４図のように分布（リンイオン注入領域12）する
ことになる。After removing the resist, phosphorus is added on this at 25 kV and 4 × 1015 dose.
Ion implantation is performed uniformly over the entire surface by only / cm2 . At this time,
Phosphorus is implanted into the amorphous silicon film 4a below the amorphous silicon nitride thin film 10 in the side-etched portion of the second layer amorphous silicon nitride thin film 11, and non-phosphorus is injected in the portion where the second layer remains. Phosphorus does not reach the crystalline silicon film. Along with this, phosphorus is distributed (phosphorus ion implantation region 12) as shown in FIG.
さらにこれを、希ふっ酸で非晶質シリコン薄膜表面に
形成された自然酸化膜を除去し、その後速やかにCr薄膜
をスパッタ法により500Å堆積させる。このCr薄膜を第
５図に示すようにソース・ドレイン電極およびソース・
ドレイン分離絶縁膜上のCrシリサイドの電位をコントロ
ールする電極とを含むパタンによりエッチングする。こ
の時１層目の非晶質窒化シリコン薄膜がサイドエッチさ
れる量が、この前のプロセスで２層目の非晶質窒化シリ
コン薄膜がサイドエッチされた量に比べて十分小さくな
るようにしなければならない。このプロセスにより１層
目の非晶質窒化シリコン薄膜が残っていない部分、およ
びソース・ドレイン分離絶縁膜上の非晶質シリコン薄膜
表面上で低抵抗のCrシリサイド7,8,9が形成される。こ
れらのCrシリサイドは前者がソース・ドレイン電極とし
て、後者がゲート電極の反対側からチャネルの電界を制
御する電極として機能する。Furthermore, the natural oxide film formed on the surface of the amorphous silicon thin film is removed with dilute hydrofluoric acid, and then a Cr thin film is immediately deposited by 500 Å by the sputtering method. As shown in FIG.
Etching is performed with a pattern including an electrode for controlling the potential of Cr silicide on the drain isolation insulating film. At this time, the amount of side etching of the first layer of amorphous silicon nitride thin film should be sufficiently smaller than the amount of side etching of the second layer of amorphous silicon nitride thin film in the previous process. I have to. By this process, low-resistance Cr silicide 7,8,9 is formed on the surface of the amorphous silicon thin film on the source / drain isolation insulating film where the first layer of the amorphous silicon nitride thin film is not left. . The former of these Cr silicide functions as a source / drain electrode, and the latter functions as an electrode for controlling the electric field of the channel from the side opposite to the gate electrode.
この状態で第６図のパタンにより不必要な部分の非晶
質シリコン薄膜を、ドライエッチにより除去し、またゲ
ート電極とのコンタクト部上のゲート絶縁膜用の非晶質
窒化シリコン薄膜をエッチング除去する。In this state, the unnecessary portion of the amorphous silicon thin film is removed by dry etching by the pattern of FIG. 6, and the amorphous silicon nitride thin film for the gate insulating film on the contact portion with the gate electrode is removed by etching. To do.
以上のプロセスを用いて作成したTFTにおいて、例え
ばソース・ドレイン分離絶縁膜上のCrシリサイドにかけ
る電位をゲート電極と等電位にすると、これをゲート長
が５μｍ程度以下と短チャネルのTFTに適用した場合に
有効であり、ON/OFF比、立ち上がり特性とも、ゲート電
極の反対側からチャネルに電界を加えないTFTに比べて
性能が向上した。In the TFT manufactured using the above process, for example, when the potential applied to the Cr silicide on the source / drain isolation insulating film is made equal to the potential of the gate electrode, this is applied to a TFT with a gate length of about 5 μm or less and a short channel. This is effective in cases where the ON / OFF ratio and the rising characteristics are improved as compared with a TFT in which no electric field is applied to the channel from the side opposite to the gate electrode.
本実施例では電極材料としてCrを用いたが材料は必ず
しもCrに限定せず、モリブデンなどでも構わない。Although Cr is used as the electrode material in this embodiment, the material is not necessarily limited to Cr, and molybdenum or the like may be used.
また使用する際はソース・ドレイン分離絶縁膜上のシ
リサイドにかける電圧は、必ずしも、ゲート電極と等電
位にする必要はない。When used, the voltage applied to the silicide on the source / drain isolation insulating film does not necessarily have to be at the same potential as the gate electrode.
このように、本発明により作成した非晶質シリコンTF
T構造を特に短チャネルのTFTに対して用いることによ
り、ON/OFF比、立ち上がり特性ともに従来型のものと比
べて大きく向上し、大面積、高性能のアクティブマトリ
クス液晶ディスプレイのスイッチング素子として非常に
有効なTFTを作製することができた。Thus, the amorphous silicon TF produced according to the present invention
By using the T structure for short-channel TFTs in particular, the ON / OFF ratio and rise characteristics are greatly improved compared to the conventional type, and it is extremely useful as a switching element for large-area, high-performance active matrix liquid crystal displays. We were able to fabricate an effective TFT.
【図面の簡単な説明】 第１図（ａ）は本発明の一実施例の断面図。（ｂ）はそ
の平面図。第２図は従来型のTFTの断面図。第３図には
ソース・ドレイン分離絶縁膜を形成する前に非晶質シリ
コン層をエッチングする部分を示す図。第４図はイオン
注入後の注入イオンの分布を示す図。第５図には上部電
極を形成するパタンの図。第６図には非晶質シリコンを
島状にエッチングする時のパタンを示す図である。 図において、１……ガラス基板、２……ゲート電極、３
……ゲート絶縁膜、4a,4b……非晶質シリコン薄膜、７
……ドレイン電極Crシリサイド、８……ソース電極Crシ
リサイド、９……チャネル制御用Crシリサイド、10……
１層目の窒化シリコン膜、11……２層目の窒化シリコン
膜、12……リンをイオン注入した部分。14……ソース・
ドレイン分離絶縁膜形成前にエッチングする非晶質シリ
コン薄膜。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1A is a sectional view of an embodiment of the present invention. (B) is the top view. Figure 2 is a cross-sectional view of a conventional TFT. FIG. 3 is a view showing a portion where the amorphous silicon layer is etched before the source / drain isolation insulating film is formed. FIG. 4 is a diagram showing the distribution of implanted ions after the ion implantation. FIG. 5 is a diagram of a pattern forming the upper electrode. FIG. 6 is a diagram showing a pattern when etching amorphous silicon into islands. In the figure, 1 ... Glass substrate, 2 ... Gate electrode, 3
...... Gate insulating film, 4a, 4b …… Amorphous silicon thin film, 7
...... Drain electrode Cr silicide, 8 ...... Source electrode Cr silicide, 9 ...... Channel control Cr silicide, 10 ......
1st layer silicon nitride film, 11 ... 2nd layer silicon nitride film, 12 ... Portion where phosphorus is ion-implanted. 14 ... source
An amorphous silicon thin film that is etched before the drain isolation insulating film is formed.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21791289AJP2503679B2 (en) | 1989-08-23 | 1989-08-23 | Thin film field effect transistor and manufacturing method thereof |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21791289AJP2503679B2 (en) | 1989-08-23 | 1989-08-23 | Thin film field effect transistor and manufacturing method thereof |
| Publication Number | Publication Date |
|---|---|
| JPH0380570A JPH0380570A (en) | 1991-04-05 |
| JP2503679B2true JP2503679B2 (en) | 1996-06-05 |
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| JP21791289AExpired - LifetimeJP2503679B2 (en) | 1989-08-23 | 1989-08-23 | Thin film field effect transistor and manufacturing method thereof |
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| JP (1) | JP2503679B2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4552239B2 (en)* | 1999-05-12 | 2010-09-29 | ソニー株式会社 | Thin film semiconductor element for display and display device |
| Publication number | Publication date |
|---|---|
| JPH0380570A (en) | 1991-04-05 |
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| US4943837A (en) | Thin film semiconductor device and method of fabricating the same | |
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