本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、情報処理装置、それ
らの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装
置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製
造方法に関する。The present invention relates to an object, a method, or a manufacturing method. Alternatively, the present invention relates to a process, a machine, a manufacture, or a composition of matter. In particular, one embodiment of the present invention relates to a semiconductor device, a display device, a light-emitting device, a memory device, a data processing device, a driving method thereof, or a manufacturing method thereof. In particular, one embodiment of the present invention relates to a semiconductor device, a display device, a light-emitting device, a power storage device, a memory device, a driving method thereof, or a manufacturing method thereof.
発光素子を用いたアクティブマトリクス型の表示装置は、具体的に提案されている構成が
メーカーによって異なるが、通常、少なくとも発光素子と、画素へのビデオ信号の入力を
制御するトランジスタ（スイッチング用トランジスタ）と、該発光素子に供給する電流値
を制御するトランジスタ（駆動用トランジスタ）とが、各画素に設けられている。The specific configurations proposed for active matrix display devices using light-emitting elements vary depending on the manufacturer, but typically, each pixel is provided with at least a light-emitting element, a transistor (switching transistor) that controls the input of a video signal to the pixel, and a transistor (driving transistor) that controls the value of current supplied to the light-emitting element.
そして、画素に設ける上記トランジスタをすべて同じ極性とすることで、トランジスタの
作製工程において、半導体膜に一導電性を付与する不純物元素の添加などの工程を、一部
省略することができる。下記の特許文献１には、ｎチャネル型トランジスタのみで画素が
構成されている発光素子型ディスプレイについて、記載されている。Furthermore, by making all the transistors provided in a pixel have the same polarity, it is possible to omit some steps in the manufacturing process of the transistors, such as adding an impurity element that imparts one conductivity type to a semiconductor film. Patent Document 1 listed below describes a light-emitting device type display in which pixels are composed of only n-channel transistors.
ところで、発光装置では、駆動用トランジスタのドレイン電流が発光素子に供給されるた
め、画素間において駆動用トランジスタの閾値電圧にばらつきが生じると、発光素子の輝
度にもそのばらつきが反映されてしまう。従って、閾値電圧のばらつきを見越して駆動用
トランジスタの電流値を補正することができる画素構成の提案は、発光装置の画質向上を
図る上で、重要な課題である。In a light-emitting device, the drain current of the driving transistor is supplied to the light-emitting element, so if there is variation in the threshold voltage of the driving transistor between pixels, the variation will be reflected in the brightness of the light-emitting element. Therefore, proposing a pixel configuration that can correct the current value of the driving transistor in anticipation of the variation in threshold voltage is an important issue in improving the image quality of light-emitting devices.
上述したような技術的背景のもと、駆動用トランジスタの閾値電圧のばらつきによる画素
間の輝度のばらつきが抑えられる、発光装置の提供を課題の一つとする。In view of the above-described technical background, one object is to provide a light-emitting device in which variations in luminance between pixels due to variations in threshold voltage of driving transistors can be suppressed.
なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、こ
れらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、
必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細
書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求
項などの記載から、これら以外の課題を抽出することが可能である。Note that one object of one embodiment of the present invention is to provide a novel semiconductor device or the like. Note that the description of these objects does not preclude the existence of other objects. Note that one embodiment of the present invention is
It is not necessary to solve all of these problems. Problems other than these will become apparent from the description in the specification, drawings, claims, etc., and it is possible to extract other problems from the description in the specification, drawings, claims, etc.
本発明の一態様にかかる発光装置は、半導体膜を介して互いに重畳する第１のゲート及び
第２のゲートを有するトランジスタと、上記トランジスタのソース及びドレインの一方と
、上記第１のゲートとの間の電位差を保持する第１の容量素子と、上記トランジスタのソ
ース及びドレインの一方と、上記第２のゲートとの間の電位差を保持する第２の容量素子
と、上記トランジスタの第２のゲートと、配線との間の導通状態を制御するスイッチと、
上記トランジスタのドレイン電流が供給される発光素子と、を備える。A light-emitting device according to one embodiment of the present invention includes: a transistor having a first gate and a second gate overlapping each other with a semiconductor film interposed therebetween; a first capacitor that holds a potential difference between the first gate and one of a source and a drain of the transistor; a second capacitor that holds a potential difference between the second gate and one of the source and a drain of the transistor; and a switch that controls conduction between the second gate of the transistor and a wiring.
and a light emitting element to which the drain current of the transistor is supplied.
本発明の一態様により、トランジスタの閾値電圧のばらつきによる画素間の輝度のばらつ
きが抑えられる、発光装置を提供することができる。According to one embodiment of the present invention, a light-emitting device in which variation in luminance between pixels due to variation in threshold voltage of a transistor can be suppressed can be provided.
なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、こ
れらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、
必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。According to one embodiment of the present invention, a novel semiconductor device or the like can be provided. Note that the description of these effects does not preclude the existence of other effects.
It is not necessary for the invention to have all of these effects. Effects other than these will become apparent from the description in the specification, drawings, claims, etc., and it is possible to extract other effects from the description in the specification, drawings, claims, etc.
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the following description, and it will be readily understood by those skilled in the art that various changes in form and details can be made without departing from the spirit and scope of the present invention. Therefore, the present invention should not be interpreted as being limited to the description of the embodiments shown below.
なお、本明細書において発光装置とは、発光素子が各画素に形成されたパネルと、駆動回
路またはコントローラを含むＩＣ等を当該パネルに実装した状態にあるモジュールとを、
その範疇に含む。さらに、本発明の一態様に係る発光装置は、当該発光装置を作製する過
程における、発光素子が完成する前の一形態に相当する素子基板をその範疇に含み、当該
素子基板は、トランジスタと、トランジスタを介して電圧が供給される画素電極とを、複
数の各画素に備える。In this specification, a light-emitting device refers to a module in which a panel in which a light-emitting element is formed in each pixel and an IC including a driver circuit or a controller are mounted on the panel.
Furthermore, a light-emitting device according to one embodiment of the present invention includes, in its category, an element substrate corresponding to one form before a light-emitting element is completed in a process of manufacturing the light-emitting device, and the element substrate includes, for each of a plurality of pixels, a transistor and a pixel electrode to which a voltage is supplied via the transistor.
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領
域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジ
スタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に電
気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。The source of a transistor refers to a source region that is part of a semiconductor film that functions as an active layer, or a source electrode electrically connected to the semiconductor film. Similarly, the drain of a transistor refers to a drain region that is part of the semiconductor film, or a drain electrode electrically connected to the semiconductor film. The gate refers to a gate electrode.
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられ
る電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタ
では、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレイ
ンと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレ
インと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、
ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明す
る場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わ
る。The names of the source and drain of a transistor are interchangeable depending on the conductivity type of the transistor and the level of the potential applied to each terminal. Generally, in an n-channel transistor, a terminal to which a low potential is applied is called a source, and a terminal to which a high potential is applied is called a drain. In addition, in a p-channel transistor, a terminal to which a low potential is applied is called a drain, and a terminal to which a high potential is applied is called a source. In this specification, for convenience,
The connection relationship of a transistor may be explained assuming that the source and drain are fixed, but in reality, the names of the source and drain are interchangeable according to the above-mentioned potential relationship.
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、
図または文章に示された接続関係以外のものも、図または文章に記載されているものとす
る。Furthermore, in the present specification, etc., when it is explicitly stated that X and Y are connected, it is assumed that the present specification, etc. discloses the cases where X and Y are electrically connected, where X and Y are functionally connected, and where X and Y are directly connected.
Therefore, the present invention is not limited to predetermined connection relationships, for example, connection relationships shown in drawings or text.
Connections other than those shown in the drawings or text are also deemed to be described in the drawings or text.
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。Here, X and Y are assumed to be objects (for example, devices, elements, circuits, wiring, electrodes, terminals, conductive films, layers, etc.).
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。An example of a case where X and Y are directly connected is a case where an element that enables an electrical connection between X and Y (for example, a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display element, a light-emitting element, a load, etc.) is not connected between X and Y, and a case where X and Y are connected without an element that enables an electrical connection between X and Y (for example, a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display element, a light-emitting element, a load, etc.).
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択し
て切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘと
Ｙとが直接的に接続されている場合を含むものとする。As an example of a case where X and Y are electrically connected, one or more elements (e.g., a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display element, a light-emitting element, a load, etc.) that enable the electrical connection between X and Y can be connected between X and Y. The switch has a function of controlling on/off. That is, the switch has a function of being in a conductive state (on state) or a non-conductive state (off state) and controlling whether or not a current flows. Alternatively, the switch has a function of selecting and switching a path for the current to flow. The case where X and Y are electrically connected includes a case where X and Y are directly connected.
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る
回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成
回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能であ
る。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号
がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹ
とが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹ
とが電気的に接続されている場合とを含むものとする。An example of a case where X and Y are functionally connected is a circuit that enables the functional connection between X and Y (for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.), a signal conversion circuit (a DA conversion circuit, an AD conversion circuit, a gamma correction circuit, etc.), a potential level conversion circuit (a power supply circuit (a step-up circuit, a step-down circuit, etc.), a level shifter circuit that changes the potential level of a signal, etc.)
One or more of the following may be connected between X and Y: a voltage source, a current source, a switching circuit, an amplifier circuit (a circuit that can increase the signal amplitude or the amount of current, such as an operational amplifier, a differential amplifier circuit, a source follower circuit, or a buffer circuit), a signal generation circuit, a memory circuit, or a control circuit. As an example, even if another circuit is sandwiched between X and Y, if a signal output from X is transmitted to Y, X and Y are considered to be functionally connected.
When X and Y are functionally connected, there are two cases: when X and Y are directly connected, and when X and Y are
This also includes the case where the and are electrically connected.
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。Note that when it is explicitly stated that X and Y are electrically connected, it is assumed that the following cases are disclosed in this specification etc.: when X and Y are electrically connected (i.e., when they are connected with another element or another circuit between them), when X and Y are functionally connected (i.e., when they are functionally connected with another circuit between them), and when X and Y are directly connected (i.e., when X and Y are connected without another element or another circuit between them). In other words, when it is explicitly stated that X and Y are electrically connected, it is assumed that the same content as when it is simply and explicitly stated that they are connected is disclosed in this specification etc.
〈画素の構成例〉
図１に、本発明の一態様に係る発光装置の、画素１０の構成を一例として示す。図１に示
す画素１０は、トランジスタ１１と、スイッチ１６と、容量素子１３と、容量素子１８と
、発光素子１４とを有する。<Pixel configuration example>
1 illustrates an example of a structure of a pixel 10 in a light-emitting device according to one embodiment of the present invention. The pixel 10 illustrated in FIG. 1 includes a transistor 11, a switch 16, a capacitor 13, a capacitor 18, and a light-emitting element 14.
発光素子１４は、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）やＯＬＥＤ（Ｏ
ｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの、電流または電圧に
よって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、
陽極と、陰極とを少なくとも有している。ＥＬ層は陽極と陰極の間に設けられた単層また
は複数の層で構成されており、これらの層の中に、発光性の物質を含む発光層を少なくと
も含んでいる。ＥＬ層は、陰極と陽極間の電位差が、発光素子１４の閾値電圧Ｖｔｈｅ以
上になったときに供給される電流により、エレクトロルミネッセンスが得られる。エレク
トロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項
励起状態から基底状態に戻る際の発光（リン光）とが含まれる。The light emitting element 14 is a light emitting diode (LED) or an organic light emitting diode (OLED).
The category includes elements whose luminance is controlled by current or voltage, such as organic light-emitting diodes (OLEDs). For example, an OLED comprises an EL layer and
The light-emitting element 14 has at least an anode and a cathode. The EL layer is composed of a single layer or multiple layers provided between the anode and the cathode, and at least one of these layers includes a light-emitting layer containing a light-emitting substance. The EL layer generates electroluminescence when a current is supplied when the potential difference between the cathode and the anode becomes equal to or greater than the threshold voltage Vthe of the light-emitting element 14. Electroluminescence includes light emission (fluorescence) when returning from a singlet excited state to the ground state and light emission (phosphorescence) when returning from a triplet excited state to the ground state.
また、発光素子１４が有する陽極及び陰極は、いずれか一方が画素電極として機能し、他
方が共通電極として機能する。図１では、発光素子１４の陽極を画素電極として用い、発
光素子１４の陰極を共通電極として用いた画素１０の構成を例示している。In addition, one of the anode and cathode of the light-emitting element 14 functions as a pixel electrode, and the other functions as a common electrode. Figure 1 illustrates the configuration of the pixel 10 in which the anode of the light-emitting element 14 is used as a pixel electrode, and the cathode of the light-emitting element 14 is used as a common electrode.
トランジスタ１１は、通常のゲート（第１のゲート）に加えて、半導体膜を間に介して上
記第１のゲートと重畳する第２のゲートを有する。図１では、第１のゲートをＧ１として
図示し、第２のゲートをＧ２として図示する。The transistor 11 has a first gate and a second gate overlapping the first gate with a semiconductor film interposed therebetween. In FIG. 1, the first gate is illustrated as G1 and the second gate is illustrated as G2.
また、トランジスタ１１の第１のゲートの電位は、配線ＳＬから供給される画像信号に従
って制御される。スイッチ１６は、トランジスタ１１が有する第２のゲートへの、配線Ｂ
Ｌの電位の供給を制御する機能を有する。The potential of the first gate of the transistor 11 is controlled in accordance with an image signal supplied from the wiring SL.
It has a function of controlling the supply of the L potential.
なお、スイッチ１６は、トランジスタを単数または複数用いて、それぞれ構成することが
できる。或いは、スイッチ１６は、単数または複数のトランジスタに加えて、容量素子を
用いていても良い。The switches 16 can be configured using one or more transistors, or the switches 16 may be configured using a capacitor in addition to one or more transistors.
容量素子１３は、トランジスタ１１の第２のゲートと、トランジスタ１１のソース及びド
レインの一方との間の電位差を、保持する機能を有する。容量素子１８は、トランジスタ
１１の第１のゲートと、トランジスタ１１のソース及びドレインの一方との間の電位差を
、保持する機能を有する。The capacitor 13 has a function of holding a potential difference between the second gate of the transistor 11 and one of the source and drain of the transistor 11. The capacitor 18 has a function of holding a potential difference between the first gate of the transistor 11 and one of the source and drain of the transistor 11.
図１では、トランジスタ１１がｎチャネル型である場合を例示しているが、この場合、ト
ランジスタ１１のソース及びドレインの一方は、発光素子１４のアノードに電気的に接続
されている。そして、トランジスタ１１のソース及びドレインの他方は、配線ＶＬに電気
的に接続されており、発光素子１４のカソードは、配線ＣＬに電気的に接続されている。
また、配線ＶＬの電位は、配線ＣＬの電位に発光素子１４の閾値電圧Ｖｔｈｅと、トラン
ジスタ１１の閾値電圧Ｖｔｈとを加算した電位よりも、高いものとする。よって、画像信
号に従ってトランジスタ１１のドレイン電流の値が定まると、上記ドレイン電流が発光素
子１４に供給されることで、発光素子１４は発光の状態となる。1 illustrates an example in which the transistor 11 is an n-channel transistor, in which one of the source and the drain of the transistor 11 is electrically connected to the anode of the light-emitting element 14. The other of the source and the drain of the transistor 11 is electrically connected to a wiring VL, and the cathode of the light-emitting element 14 is electrically connected to a wiring CL.
The potential of the wiring VL is set to be higher than the potential of the wiring CL plus the threshold voltage Vthe of the light-emitting element 14 and the threshold voltage Vth of the transistor 11. Therefore, when the value of the drain current of the transistor 11 is determined in accordance with an image signal, the drain current is supplied to the light-emitting element 14, causing the light-emitting element 14 to emit light.
トランジスタ１１がｐチャネル型である場合は、図３５に示すように、トランジスタ１１
のソース及びドレインの一方は、発光素子１４のカソードに電気的に接続されている。そ
して、トランジスタ１１のソース及びドレインの他方は配線ＶＬに電気的に接続されてお
り、発光素子１４のアノードは、配線ＣＬに電気的に接続されている。また、配線ＣＬの
電位は、配線ＶＬの電位に発光素子１４の閾値電圧Ｖｔｈｅと、トランジスタ１１の閾値
電圧Ｖｔｈとを加算した電位よりも、高いものとする。そして、トランジスタ１１がｎチ
ャネル型である場合と同様に、トランジスタ１１がｐチャネル型である場合も、画像信号
に従ってトランジスタ１１のドレイン電流の値が定まると、上記ドレイン電流が発光素子
１４に供給されることで、発光素子１４は発光の状態となる。When the transistor 11 is a p-channel type, as shown in FIG.
One of the source and drain of the transistor 11 is electrically connected to the cathode of the light-emitting element 14. The other of the source and drain of the transistor 11 is electrically connected to a wiring VL, and the anode of the light-emitting element 14 is electrically connected to a wiring CL. The potential of the wiring CL is higher than the potential of the wiring VL plus the threshold voltage Vthe of the light-emitting element 14 and the threshold voltage Vth of the transistor 11. As in the case where the transistor 11 is an n-channel type, also in the case where the transistor 11 is a p-channel type, when the value of the drain current of the transistor 11 is determined in accordance with an image signal, the drain current is supplied to the light-emitting element 14, causing the light-emitting element 14 to emit light.
そして、本発明の一態様では、画像信号に従ってトランジスタ１１のドレイン電流の値を
定める前に、トランジスタ１１のソース及びドレインの一方と、第２のゲートとの間の電
圧Ｖｂｇを制御することで、トランジスタ１１の閾値電圧Ｖｔｈを補正し、画素１０間で
トランジスタ１１の閾値電圧Ｖｔｈにばらつきが生じるのを防ぐ。In one embodiment of the present invention, before determining the value of the drain current of the transistor 11 according to an image signal, the voltage Vbg between one of the source and drain of the transistor 11 and the second gate is controlled to correct the threshold voltage Vth of the transistor 11 and prevent variations in the threshold voltage Vth of the transistor 11 between pixels 10.
具体的には、スイッチ１６を介してトランジスタ１１の第２のゲートに配線ＢＬの電位を
供給することで、トランジスタ１１をノーマリオンとする。例えば、トランジスタ１１が
ｎチャネル型である場合、電圧Ｖｂｇを高くすると閾値電圧Ｖｔｈはマイナス方向にシフ
トし、トランジスタ１１はノーマリオンとなる。また、トランジスタ１１がｐチャネル型
である場合、電圧Ｖｂｇを低くすると閾値電圧Ｖｔｈはプラス方向にシフトし、トランジ
スタ１１はノーマリオンとなる。Specifically, the transistor 11 is made normally on by supplying the potential of the wiring BL to the second gate of the transistor 11 via the switch 16. For example, if the transistor 11 is an n-channel type, increasing the voltage Vbg shifts the threshold voltage Vth in the negative direction, and the transistor 11 becomes normally on. On the other hand, if the transistor 11 is a p-channel type, decreasing the voltage Vbg shifts the threshold voltage Vth in the positive direction, and the transistor 11 becomes normally on.
図９に、トランジスタ１１がｎチャネル型である場合の、電圧Ｖｂｇと閾値電圧Ｖｔｈの
関係を示す。電圧Ｖｂｇが０のときのトランジスタ１１の閾値電圧ＶｔｈをＶｔｈ０とす
る。そして、電圧Ｖｂｇを０からプラス方向にシフトさせてＶｂｇ１とすると、閾値電圧
ＶｔｈはＶｔｈ０からマイナス方向にシフトし、Ｖｔｈ１（Ｖｔｈ１＜０）となる。9 shows the relationship between the voltage Vbg and the threshold voltage Vth when the transistor 11 is an n-channel type. The threshold voltage Vth of the transistor 11 when the voltage Vbg is 0 is set to Vth0. When the voltage Vbg is shifted from 0 in the positive direction to Vbg1, the threshold voltage Vth shifts from Vth0 in the negative direction to Vth1 (Vth1<0).
そして、トランジスタ１１がノーマリオンの状態で、トランジスタ１１の第１のゲートと
ソース及びドレインの一方との電位差であるゲート電圧Ｖｇｓを一定の値に保ち、なおか
つ、トランジスタ１１のドレイン電流がトランジスタ１１の第２のゲート及び容量素子１
３に流れる構成とする。When the transistor 11 is in a normally-on state, the gate voltage Vgs, which is the potential difference between the first gate of the transistor 11 and one of the source and drain, is kept at a constant value, and the drain current of the transistor 11 flows through the second gate of the transistor 11 and the capacitance element 1
The configuration is as follows:
上記構成により、トランジスタ１１の第２のゲート及び容量素子１３に蓄積されている電
荷が移動し、トランジスタ１１のソース及びドレインの一方の電位がシフトする。そして
、トランジスタ１１のソース及びドレインの一方の電位がシフトするのに伴い、電圧Ｖｂ
ｇが変化するため、トランジスタ１１の閾値電圧は、ノーマリオフとなる方向にシフトす
る。例えば、トランジスタ１１がｎチャネル型である場合、電圧Ｖｂｇがマイナス方向に
シフトするため、閾値電圧Ｖｔｈはプラス方向にシフトする。また、トランジスタ１１が
ｐチャネル型である場合、電圧Ｖｂｇがプラス方向にシフトするため、閾値電圧Ｖｔｈは
マイナス方向にシフトする。With the above configuration, the charge stored in the second gate of the transistor 11 and the capacitor 13 moves, and the potential of one of the source and drain of the transistor 11 shifts. As the potential of one of the source and drain of the transistor 11 shifts, the voltage Vb
As the voltage Vbg changes, the threshold voltage of the transistor 11 shifts toward a normally-off state. For example, if the transistor 11 is an n-channel type, the voltage Vbg shifts toward the negative side, causing the threshold voltage Vth to shift toward the positive side. If the transistor 11 is a p-channel type, the voltage Vbg shifts toward the positive side, causing the threshold voltage Vth to shift toward the negative side.
そして、最終的に、トランジスタ１１の閾値電圧Ｖｔｈが、一定の値に保たれたゲート電
圧Ｖｇｓに限りなく近づくと、ドレイン電流が０に収束し、トランジスタ１１はオフする
。このときの、トランジスタ１１の閾値電圧ＶｔｈをＶｔｈ２とする。図９に示すように
、電圧ＶｂｇがＶｂｇ２となると、ゲート電圧Ｖｇｓが一定の値に保たれたトランジスタ
１１のドレイン電流が０に収束する。これにより、閾値電圧ＶｔｈがＶｔｈ２に補正され
ることとなる。上記電位差ΔＶ０は、容量素子１３に保持される。Finally, when the threshold voltage Vth of the transistor 11 approaches the gate voltage Vgs, which is maintained at a constant value, the drain current converges to 0, and the transistor 11 turns off. The threshold voltage Vth of the transistor 11 at this time is Vth2. As shown in FIG. 9 , when the voltage Vbg reaches Vbg2, the drain current of the transistor 11, whose gate voltage Vgs is maintained at a constant value, converges to 0. As a result, the threshold voltage Vth is corrected to Vth2. The potential difference ΔV0 is held in the capacitance element 13.
本発明の一態様では、上記構成により、画素１０間において生じたトランジスタ１１の閾
値電圧のばらつきが、トランジスタ１１のドレイン電流の値に影響を及ぼすのを防ぐこと
ができる。その結果、画素間の輝度のばらつきを抑えることができる。In one embodiment of the present invention, the above structure can prevent variation in the threshold voltage of the transistor 11 between pixels 10 from affecting the value of the drain current of the transistor 11. As a result, variation in luminance between pixels can be suppressed.
なお、図１では、トランジスタ１１のソース及びドレインの一方と、第２のゲートとの間
の電圧Ｖｂｇを制御することで、トランジスタ１１の閾値電圧Ｖｔｈを補正することがで
きる画素１０の構成について示したが、トランジスタ１１のソース及びドレインの一方と
、第１のゲートとの間の電圧Ｖｇｓを制御することで、トランジスタ１１の閾値電圧Ｖｔ
ｈを補正できるようにしても良い。1 shows the configuration of the pixel 10 in which the threshold voltage Vth of the transistor 11 can be corrected by controlling the voltage Vbg between one of the source and drain of the transistor 11 and the second gate. However, the threshold voltage Vt of the transistor 11 can be corrected by controlling the voltage Vgs between one of the source and drain of the transistor 11 and the first gate.
It is also possible to make it possible to correct h.
図３３に、電圧Ｖｇｓを制御することで、トランジスタ１１の閾値電圧Ｖｔｈを補正でき
る画素１０の構成を、一例として示す。図３３に示す画素１０では、トランジスタ１１の
第２のゲートの電位は、配線ＳＬから供給される画像信号に従って制御される。スイッチ
１６は、トランジスタ１１が有する第１のゲートへの、配線ＢＬの電位の供給を制御する
機能を有する。容量素子１３は、トランジスタ１１の第１のゲートと、トランジスタ１１
のソース及びドレインの一方との間の電位差を、保持する機能を有する。容量素子１８は
、トランジスタ１１の第２のゲートと、トランジスタ１１のソース及びドレインの一方と
の間の電位差を、保持する機能を有する。本発明の一態様では、上記構成により、画像信
号に従ってトランジスタ１１のドレイン電流の値を定める前に、トランジスタ１１のソー
ス及びドレインの一方と、第１のゲートとの間の電圧Ｖｇｓを制御することで、トランジ
スタ１１の閾値電圧Ｖｔｈを補正し、画素１０間でトランジスタ１１の閾値電圧Ｖｔｈに
ばらつきが生じるのを防ぐことができる。33 shows an example of the configuration of a pixel 10 in which the threshold voltage Vth of a transistor 11 can be corrected by controlling the voltage Vgs. In the pixel 10 shown in FIG. 33, the potential of the second gate of the transistor 11 is controlled in accordance with an image signal supplied from a wiring SL. The switch 16 has a function of controlling the supply of the potential of the wiring BL to the first gate of the transistor 11. The capacitor 13 is connected between the first gate of the transistor 11 and the
The capacitor 18 has a function of maintaining a potential difference between the second gate of the transistor 11 and one of the source and drain of the transistor 11. In one embodiment of the present invention, with the above structure, the threshold voltage Vth of the transistor 11 can be corrected by controlling the voltage Vgs between the first gate and one of the source and drain of the transistor 11 before determining the value of the drain current of the transistor 11 in accordance with an image signal, thereby preventing variation in the threshold voltage Vth of the transistor 11 among pixels 10.
〈画素の具体的な構成例１〉
図２（Ａ）に、図１に示した画素１０の、具体的な構成を一例として示す。<Specific pixel configuration example 1>
FIG. 2A shows an example of a specific configuration of the pixel 10 shown in FIG.
図２（Ａ）に示す画素１０は、トランジスタ１１、スイッチ１２、容量素子１３、及び発
光素子１４に加えて、スイッチ１５乃至スイッチ１７と、容量素子１８とを有する。A pixel 10 shown in FIG. 2A includes switches 15 to 17 and a capacitor 18 in addition to a transistor 11, a switch 12, a capacitor 13, and a light-emitting element 14.
具体的に、図２（Ａ）に示す画素１０では、配線ＳＬは、スイッチ１５を介してトランジ
スタ１１の第１のゲートに電気的に接続されている。また、配線ＳＬは、スイッチ１５及
びスイッチ１２を介して、発光素子１４が有する画素電極に電気的に接続されている。ト
ランジスタ１１は、ソース及びドレインの一方が、発光素子１４の画素電極に電気的に接
続されており、ソース及びドレインの他方が、配線ＶＬに電気的に接続されている。トラ
ンジスタ１１の第２のゲートは、スイッチ１６を介して配線ＢＬに電気的に接続されてい
る。発光素子１４が有する画素電極は、スイッチ１７を介して配線ＩＬに電気的に接続さ
れている。容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲート
に電気的に接続されており、他方が発光素子１４の画素電極に電気的に接続されている。
容量素子１８が有する一対の電極は、一方がトランジスタ１１の第１のゲートに電気的に
接続されており、他方が発光素子１４の画素電極に電気的に接続されている。発光素子１
４の共通電極は、配線ＣＬに電気的に接続されている。Specifically, in the pixel 10 shown in FIG. 2A , the wiring SL is electrically connected to a first gate of the transistor 11 through the switch 15. The wiring SL is also electrically connected to a pixel electrode of the light-emitting element 14 through the switches 15 and 12. One of the source and the drain of the transistor 11 is electrically connected to the pixel electrode of the light-emitting element 14, and the other of the source and the drain is electrically connected to a wiring VL. The second gate of the transistor 11 is electrically connected to a wiring BL through the switch 16. The pixel electrode of the light-emitting element 14 is electrically connected to a wiring IL through the switch 17. One of a pair of electrodes of the capacitor 13 is electrically connected to the second gate of the transistor 11, and the other is electrically connected to the pixel electrode of the light-emitting element 14.
One of a pair of electrodes of the capacitor 18 is electrically connected to the first gate of the transistor 11, and the other is electrically connected to the pixel electrode of the light-emitting element 14.
The common electrode 4 is electrically connected to the wiring CL.
次いで、図２（Ｂ）に、図１に示した画素１０の、別の具体的な構成を一例として示す。Next, Figure 2(B) shows another example of a specific configuration of the pixel 10 shown in Figure 1.
図２（Ｂ）に示す画素１０は、スイッチ１９をさらに有する点において、図２（Ａ）に示
す画素１０と構成が異なる。The pixel 10 shown in FIG. 2B is different in configuration from the pixel 10 shown in FIG. 2A in that it further includes a switch 19 .
具体的に、図２（Ｂ）に示す画素１０では、配線ＳＬは、スイッチ１５を介してトランジ
スタ１１の第１のゲートに電気的に接続されている。また、配線ＳＬは、スイッチ１５、
スイッチ１２、及びスイッチ１９を介して、発光素子１４が有する画素電極に電気的に接
続されている。トランジスタ１１は、ソース及びドレインの一方が、スイッチ１９を介し
て発光素子１４の画素電極に電気的に接続されており、ソース及びドレインの他方が、配
線ＶＬに電気的に接続されている。トランジスタ１１の第２のゲートは、スイッチ１６を
介して配線ＢＬに電気的に接続されている。発光素子１４が有する画素電極は、スイッチ
１７及びスイッチ１９を介して配線ＩＬに電気的に接続されている。容量素子１３が有す
る一対の電極は、一方がトランジスタ１１の第２のゲートに電気的に接続されており、他
方がスイッチ１９を介して発光素子１４の画素電極に電気的に接続されている。容量素子
１８が有する一対の電極は、一方がトランジスタ１１の第１のゲートに電気的に接続され
ており、他方がスイッチ１９を介して発光素子１４の画素電極に電気的に接続されている
。発光素子１４の共通電極は、配線ＣＬに電気的に接続されている。Specifically, in the pixel 10 shown in FIG. 2B, the wiring SL is electrically connected to the first gate of the transistor 11 through the switch 15.
The transistor 11 is electrically connected to a pixel electrode of the light-emitting element 14 through the switch 12 and the switch 19. One of the source and drain of the transistor 11 is electrically connected to the pixel electrode of the light-emitting element 14 through the switch 19, and the other of the source and drain is electrically connected to a wiring VL. A second gate of the transistor 11 is electrically connected to a wiring BL through the switch 16. A pixel electrode of the light-emitting element 14 is electrically connected to a wiring IL through the switches 17 and 19. One of a pair of electrodes of the capacitor 13 is electrically connected to the second gate of the transistor 11, and the other is electrically connected to the pixel electrode of the light-emitting element 14 through the switch 19. One of a pair of electrodes of the capacitor 18 is electrically connected to the first gate of the transistor 11, and the other is electrically connected to the pixel electrode of the light-emitting element 14 through the switch 19. A common electrode of the light-emitting element 14 is electrically connected to a wiring CL.
次いで、図２（Ａ）に示す画素１０において、各スイッチにトランジスタを用いた場合の
、画素の構成例について説明する。図２（Ａ）に示す画素１０の、スイッチ１２と、スイ
ッチ１５乃至スイッチ１７としてそれぞれトランジスタを用いた場合の、画素１０の構成
例を図３（Ａ）に示す。Next, a configuration example of the pixel 10 shown in Fig. 2A will be described in which a transistor is used as each switch in the pixel 10. Fig. 3A shows a configuration example of the pixel 10 shown in Fig. 2A in which a transistor is used as each of the switch 12 and the switches 15 to 17.
図３（Ａ）に示す画素１０は、トランジスタ１１と、スイッチ１２としての機能を有する
トランジスタ１２ｔと、スイッチ１５乃至スイッチ１７としての機能をそれぞれ有するト
ランジスタ１５ｔ乃至トランジスタ１７ｔと、容量素子１３、容量素子１８、及び発光素
子１４とを有する。A pixel 10 shown in FIG. 3A includes a transistor 11, a transistor 12t that functions as a switch 12, transistors 15t to 17t that function as switches 15 to 17, respectively, a capacitor 13, a capacitor 18, and a light-emitting element 14.
具体的に、トランジスタ１５ｔは、ゲートが配線ＧＬａに、ソース及びドレインの一方が
配線ＳＬに、ソース及びドレインの他方がトランジスタ１１の第１のゲートに、それぞれ
電気的に接続されている。トランジスタ１２ｔは、ゲートが配線ＧＬｂに、ソース及びド
レインの一方が発光素子１４の画素電極に、ソース及びドレインの他方がトランジスタ１
１の第１のゲートに、それぞれ電気的に接続されている。トランジスタ１１は、ソース及
びドレインの一方が発光素子１４の画素電極に、ソース及びドレインの他方が配線ＶＬに
、それぞれ電気的に接続されている。トランジスタ１６ｔは、ゲートが配線ＧＬｂに、ソ
ース及びドレインの一方が配線ＢＬに、ソース及びドレインの他方がトランジスタ１１の
第２のゲートに、それぞれ電気的に接続されている。トランジスタ１７ｔは、ゲートが配
線ＧＬｄに、ソース及びドレインの一方が配線ＩＬに、ソース及びドレインの他方が発光
素子１４の画素電極に、それぞれ電気的に接続されている。Specifically, the transistor 15t has a gate electrically connected to a wiring GLa, one of a source and a drain electrically connected to a wiring SL, and the other of the source and drain electrically connected to the first gate of the transistor 11. The transistor 12t has a gate electrically connected to a wiring GLb, one of a source and a drain electrically connected to a pixel electrode of the light-emitting element 14, and the other of the source and drain electrically connected to the first gate of the transistor 11.
The transistor 16t has a gate electrically connected to a wiring GLb, one of a source and a drain to a wiring BL, and the other of a source and a drain to a second gate of the transistor 11. The transistor 11 has a source and a drain electrically connected to a pixel electrode of the light-emitting element 14, and the other of a source and a drain to a wiring VL. The transistor 16t has a gate electrically connected to a wiring GLb, one of a source and a drain to a wiring BL, and the other of a source and a drain to a second gate of the transistor 11. The transistor 17t has a gate electrically connected to a wiring GLd, one of a source and a drain to a wiring IL, and the other of a source and a drain to a pixel electrode of the light-emitting element 14.
また、容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲートに電
気的に接続されており、他方が発光素子１４の画素電極に電気的に接続されている。容量
素子１８が有する一対の電極は、一方がトランジスタ１１の第１のゲートに電気的に接続
されており、他方が発光素子１４の画素電極に電気的に接続されている。発光素子１４の
共通電極は、配線ＣＬに電気的に接続されている。One of the pair of electrodes of the capacitor 13 is electrically connected to the second gate of the transistor 11, and the other is electrically connected to the pixel electrode of the light-emitting element 14. One of the pair of electrodes of the capacitor 18 is electrically connected to the first gate of the transistor 11, and the other is electrically connected to the pixel electrode of the light-emitting element 14. The common electrode of the light-emitting element 14 is electrically connected to the wiring CL.
次いで、図２（Ｂ）に示す画素１０において、各スイッチにトランジスタを用いた場合の
、画素の構成例について説明する。図２（Ｂ）に示す画素１０の、スイッチ１２と、スイ
ッチ１５乃至スイッチ１７と、スイッチ１９として、それぞれトランジスタを用いた場合
の、画素１０の構成例を図３（Ｂ）に示す。Next, a configuration example of the pixel 10 shown in Fig. 2B will be described in which a transistor is used as each switch in the pixel 10. Fig. 3B shows a configuration example of the pixel 10 shown in Fig. 2B in which a transistor is used as each of the switch 12, switches 15 to 17, and switch 19.
図３（Ｂ）に示す画素１０は、トランジスタ１１と、スイッチ１２としての機能を有する
トランジスタ１２ｔと、スイッチ１５乃至スイッチ１７としての機能をそれぞれ有するト
ランジスタ１５ｔ乃至トランジスタ１７ｔと、スイッチ１９としての機能を有するトラン
ジスタ１９ｔと、容量素子１３、容量素子１８、及び発光素子１４とを有する。The pixel 10 shown in Figure 3 (B) includes a transistor 11, a transistor 12t that functions as a switch 12, transistors 15t to 17t that function as switches 15 to 17, respectively, a transistor 19t that functions as a switch 19, a capacitor 13, a capacitor 18, and a light-emitting element 14.
具体的に、トランジスタ１５ｔは、ゲートが配線ＧＬａに、ソース及びドレインの一方が
配線ＳＬに、ソース及びドレインの他方がトランジスタ１１の第１のゲートに、それぞれ
電気的に接続されている。トランジスタ１２ｔは、ゲートが配線ＧＬｂに、ソース及びド
レインの一方がトランジスタ１９ｔのソース及びドレインの一方に、ソース及びドレイン
の他方がトランジスタ１１の第１のゲートに、それぞれ電気的に接続されている。トラン
ジスタ１１は、ソース及びドレインの一方がトランジスタ１９ｔのソース及びドレインの
一方に、ソース及びドレインの他方が配線ＶＬに、それぞれ電気的に接続されている。ト
ランジスタ１６ｔは、ゲートが配線ＧＬｂに、ソース及びドレインの一方が配線ＢＬに、
ソース及びドレインの他方がトランジスタ１１の第２のゲートに、それぞれ電気的に接続
されている。トランジスタ１７ｔは、ゲートが配線ＧＬｄに、ソース及びドレインの一方
が配線ＩＬに、ソース及びドレインの他方がトランジスタ１９ｔのソース及びドレインの
一方に、それぞれ電気的に接続されている。トランジスタ１９ｔは、ゲートが配線ＧＬｃ
に、ソース及びドレインの他方が発光素子１４の画素電極に、それぞれ電気的に接続され
ている。Specifically, the transistor 15t has a gate electrically connected to a wiring GLa, one of its source and drain electrically connected to a wiring SL, and the other of its source and drain electrically connected to a first gate of the transistor 11. The transistor 12t has a gate electrically connected to a wiring GLb, one of its source and drain electrically connected to one of the source and drain of the transistor 19t, and the other of its source and drain electrically connected to a first gate of the transistor 11. The transistor 11 has one of its source and drain electrically connected to one of the source and drain of the transistor 19t and the other of the source and drain electrically connected to a wiring VL. The transistor 16t has a gate electrically connected to a wiring GLb, one of its source and drain electrically connected to a wiring BL, and
The other of the source and the drain is electrically connected to the second gate of the transistor 11. The transistor 17t has a gate electrically connected to a wiring GLd, one of the source and the drain electrically connected to a wiring IL, and the other of the source and the drain electrically connected to one of the source and the drain of the transistor 19t.
The other of the source and drain is electrically connected to the pixel electrode of the light emitting element 14 .
また、容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲートに電
気的に接続されており、他方がトランジスタ１９ｔのソース及びドレインの一方に電気的
に接続されている。容量素子１８が有する一対の電極は、一方がトランジスタ１１の第１
のゲートに電気的に接続されており、他方がトランジスタ１９ｔのソース及びドレインの
一方に電気的に接続されている。発光素子１４の共通電極は、配線ＣＬに電気的に接続さ
れている。One of the pair of electrodes of the capacitor 13 is electrically connected to the second gate of the transistor 11, and the other is electrically connected to one of the source and drain of the transistor 19t.
The other end is electrically connected to one of the source and drain of the transistor 19t. The common electrode of the light-emitting element 14 is electrically connected to the wiring CL.
次いで、図２（Ｂ）に示す画素１０の、スイッチ１２と、スイッチ１５乃至スイッチ１７
としてそれぞれトランジスタを用いた場合の、画素１０の別の構成例を図４（Ａ）に示す
。Next, the switch 12 and the switches 15 to 17 of the pixel 10 shown in FIG.
FIG. 4A shows another example of the configuration of the pixel 10 in the case where transistors are used for the respective electrodes.
図４（Ａ）に示す画素１０は、トランジスタ１６ｔのソース及びドレインの一方が、配線
ＢＬではなく、配線ＶＬに電気的に接続されている点において、図３（Ｂ）に示す画素１
０と構成が異なる。The pixel 10 shown in FIG. 4A is different from the pixel 1 shown in FIG. 3B in that one of the source and the drain of the transistor 16t is electrically connected to the wiring VL instead of the wiring BL.
The configuration is different from 0.
次いで、図２（Ｂ）に示す画素１０の、スイッチ１２と、スイッチ１５乃至スイッチ１７
と、スイッチ１９として、それぞれトランジスタを用いた場合の、画素１０の別の構成例
を図４（Ｂ）に示す。Next, the switch 12 and the switches 15 to 17 of the pixel 10 shown in FIG.
FIG. 4B shows another example of the configuration of the pixel 10 in which transistors are used as the gate electrode 14 and the switch 19.
図４（Ｂ）に示す画素１０は、トランジスタ１７ｔのゲートが、配線ＧＬｄではなく、配
線ＧＬａに電気的に接続されている点において、図３（Ｂ）に示す画素１０と構成が異な
る。The pixel 10 shown in FIG. 4B has a different configuration from the pixel 10 shown in FIG. 3B in that the gate of the transistor 17t is electrically connected to the wiring GLa instead of the wiring GLd.
〈画素の具体的な動作例１〉
次いで、図３（Ｂ）に示す画素１０を例に挙げて、本発明の一態様にかかる発光装置の画
素の動作について説明する。<Specific example of pixel operation 1>
Next, the operation of a pixel of a light-emitting device according to one embodiment of the present invention will be described using the pixel 10 illustrated in FIG. 3B as an example.
図５に、配線ＧＬａ乃至配線ＧＬｄに入力される電位のタイミングチャートと、配線ＳＬ
に入力される画像信号Ｖｄａｔａの、電位のタイミングチャートとを示す。なお、図５に
示すタイミングチャートは、図３（Ｂ）に示す画素１０に含まれるトランジスタが全てｎ
チャネル型である場合を例示するものである。また、図６及び図７に、各期間における画
素１０の動作を模式的に示す。ただし、図６及び図７では、画素１０の動作を分かりやす
く示すために、トランジスタ１１以外のトランジスタを、スイッチとして図示する。FIG. 5 shows a timing chart of potentials input to the wirings GLa to GLd and a timing chart of potentials input to the wirings SL
5A and 5B are timing charts of the potential of the image signal Vdata input to the pixel 10 shown in FIG.
6 and 7 show an example of a case where the pixel 10 is a channel type. The operation of the pixel 10 in each period is also shown in FIGS. 6 and 7. However, in order to clearly show the operation of the pixel 10, transistors other than the transistor 11 are illustrated as switches in FIGS. 6 and 7.
まず、期間ｔ１では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにハイレベ
ルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにハイレベ
ルの電位が与えられる。よって、図６（Ａ）に示すように、トランジスタ１２ｔ、トラン
ジスタ１６ｔ、及びトランジスタ１７ｔがオンとなり、トランジスタ１５ｔ、及びトラン
ジスタ１９ｔはオフとなる。First, in the period t1, a low-level potential is applied to the wiring GLa, a high-level potential is applied to the wiring GLb, a low-level potential is applied to the wiring GLc, and a high-level potential is applied to the wiring GLd. Therefore, as shown in FIG. 6A, the transistors 12t, 16t, and 17t are turned on, and the transistors 15t and 19t are turned off.
また、配線ＶＬには電位Ｖａｎｏが、配線ＢＬには電位Ｖ０が、配線ＩＬには電位Ｖ１が
、発光素子１４の共通電極に電気的に接続された配線ＣＬには電位Ｖｃａｔが、それぞれ
与えられている。よって、トランジスタ１１の第１のゲート（ノードＡと示す）には電位
Ｖ１が与えられ、トランジスタ１１の第２のゲート（ノードＢと示す）には電位Ｖ０が与
えられ、トランジスタ１１のソース及びドレインの一方（ノードＣと示す）には電位Ｖ１
が与えられる。A potential Vano is applied to the wiring VL, a potential V0 to the wiring BL, a potential V1 to the wiring IL, and a potential Vcat to the wiring CL electrically connected to the common electrode of the light-emitting element 14. Thus, a potential V1 is applied to the first gate (denoted as node A) of the transistor 11, a potential V0 is applied to the second gate (denoted as node B) of the transistor 11, and a potential V1 is applied to one of the source and drain (denoted as node C) of the transistor 11.
is given.
電位Ｖａｎｏは、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅと、トランジスタ１１
の閾値電圧Ｖｔｈとを加算した電位よりも、高くすることが望ましい。そして、電位Ｖ０
は、トランジスタ１１の閾値電圧Ｖｔｈをマイナス方向にシフトさせる程度に、ノードＣ
に対して十分高い電位であることが望ましい。具体的には、図９に示すように、電圧Ｖｂ
ｇが０であるときのトランジスタ１１の閾値電圧ＶｔｈがＶｔｈ０であるとし、ノードＢ
とノードＣの電位差に相当する電圧ＶｂｇをＶｂｇ１とする。これにより、期間ｔ１では
、トランジスタ１１の閾値電圧ＶｔｈはＶｔｈ１となる。上記構成により、トランジスタ
１１はノーマリオンとなるため、ノードＡとノードＣの電位差、すなわち、トランジスタ
１１のゲート電圧が０であっても、トランジスタ１１をオンにすることができる。The potential Vano is the potential Vcat plus the threshold voltage Vthe of the light emitting element 14 and the potential Vth of the transistor 11.
It is desirable to set the potential higher than the sum of the threshold voltage Vth of the potential V0
is set to a value at the node C to a value that shifts the threshold voltage Vth of the transistor 11 in the negative direction.
Specifically, as shown in FIG.
When g is 0, the threshold voltage Vth of the transistor 11 is Vth0.
The voltage Vbg corresponding to the potential difference between node A and node C is set to Vbg1. As a result, the threshold voltage Vth of transistor 11 becomes Vth1 during period t1. With the above configuration, transistor 11 is normally on, so that even if the potential difference between node A and node C, i.e., the gate voltage of transistor 11, is zero, transistor 11 can be turned on.
なお、トランジスタ１１がｐチャネル型である場合、電位Ｖ０は、トランジスタ１１の閾
値電圧Ｖｔｈをプラス方向にシフトさせる程度に、ノードＣに対して十分低い電位である
ことが望ましい。上記構成により、トランジスタ１１はノーマリオンとなるため、ノード
ＡとノードＣの電位差、すなわち、トランジスタ１１のゲート電圧が０であっても、トラ
ンジスタ１１をオンにすることができる。If the transistor 11 is a p-channel type, the potential V0 is preferably sufficiently low relative to the node C so as to shift the threshold voltage Vth of the transistor 11 in the positive direction. With the above configuration, the transistor 11 is normally on, so that the transistor 11 can be turned on even if the potential difference between the nodes A and C, i.e., the gate voltage of the transistor 11, is zero.
次いで、期間ｔ２では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにハイレ
ベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにローレ
ベルの電位が与えられる。よって、図６（Ｂ）に示すように、トランジスタ１２ｔ及びト
ランジスタ１６ｔがオンとなり、トランジスタ１５ｔ、トランジスタ１７ｔ、及びトラン
ジスタ１９ｔはオフとなる。Next, in a period t2, a low-level potential is applied to the wiring GLa, a high-level potential is applied to the wiring GLb, a low-level potential is applied to the wiring GLc, and a low-level potential is applied to the wiring GLd. Therefore, as shown in FIG. 6B , the transistors 12t and 16t are turned on, and the transistors 15t, 17t, and 19t are turned off.
また、配線ＶＬには電位Ｖａｎｏが、配線ＢＬには電位Ｖ０が、それぞれ与えられている
。よって、ノードＢに電位Ｖ０が与えられた状態が維持されており、期間ｔ２の開始時に
はトランジスタ１１の閾値電圧ＶｔｈはＶｔｈ１とマイナス方向にシフトしたままなので
、トランジスタ１１はオンである。そして、期間ｔ２では、配線ＶＬと配線ＩＬの間の電
流の経路は、スイッチ１７により遮断されるので、トランジスタ１１のドレイン電流によ
りノードＡ及びノードＣの電位は上昇を始める。ノードＣの電位が上昇すると、ノードＢ
とノードＣの電位差に相当する電圧Ｖｂｇが低くなり、トランジスタ１１の閾値電圧Ｖｔ
ｈはプラス方向にシフトしていく。そして、最終的に、トランジスタ１１の閾値電圧Ｖｔ
ｈが０に限りなく近づくと、トランジスタ１１はオフする。トランジスタ１１の閾値電圧
Ｖｔｈが０であるときの、ノードＢとノードＣの電位差はＶ０－Ｖ２とする。A potential Vano is applied to the wiring VL, and a potential V0 is applied to the wiring BL. Therefore, the state in which the potential V0 is applied to the node B is maintained, and at the start of the period t2, the threshold voltage Vth of the transistor 11 remains shifted in the negative direction from Vth1, so the transistor 11 is on. During the period t2, the current path between the wiring VL and the wiring IL is blocked by the switch 17, and the potentials of the nodes A and C start to rise due to the drain current of the transistor 11. When the potential of the node C rises, the potential of the node B
The voltage Vbg corresponding to the potential difference between node A and node B is lowered, and the threshold voltage Vt
h shifts in the positive direction. Finally, the threshold voltage Vt of the transistor 11
When h approaches 0, the transistor 11 turns off. When the threshold voltage Vth of the transistor 11 is 0, the potential difference between the node B and the node C is V0-V2.
すなわち、トランジスタ１１は、ノードＢとノードＣの電位差がＶ０－Ｖ２であるときに
、ゲート電圧０に対してドレイン電流が０に収束するように、その閾値電圧Ｖｔｈが０に
補正されることとなる。ノードＢとノードＣの電位差Ｖ０－Ｖ２は、容量素子１３に印加
される。That is, when the potential difference between node B and node C is V0-V2, the threshold voltage Vth of transistor 11 is corrected to 0 so that the drain current converges to 0 for a gate voltage of 0. The potential difference V0-V2 between node B and node C is applied to capacitive element 13.
次いで、期間ｔ３では、配線ＧＬａにハイレベルの電位が与えられ、配線ＧＬｂにローレ
ベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにハイレ
ベルの電位が与えられる。よって、図７（Ａ）に示すように、トランジスタ１５ｔ及びト
ランジスタ１７ｔがオンとなり、トランジスタ１２ｔ、トランジスタ１６ｔ、及びトラン
ジスタ１９ｔはオフとなる。Next, in a period t3, a high-level potential is applied to the wiring GLa, a low-level potential is applied to the wiring GLb, a low-level potential is applied to the wiring GLc, and a high-level potential is applied to the wiring GLd. Therefore, as shown in FIG. 7A, the transistors 15t and 17t are turned on, and the transistors 12t, 16t, and 19t are turned off.
また、配線ＶＬには電位Ｖａｎｏが、配線ＳＬには、画像情報が含まれる電位Ｖｄａｔａ
が、配線ＩＬには電位Ｖ１がそれぞれ与えられている。そして、ノードＢはフローティン
グの状態にあるので、ノードＣが電位Ｖ２から電位Ｖ１に変化することで、容量素子１３
によりノードＢは電位Ｖ０から電位Ｖ０＋Ｖ１－Ｖ２に変化する。そして、容量素子１３
には電位差Ｖ０－Ｖ２が保持されているため、トランジスタ１１の閾値電圧Ｖｔｈは０に
維持されている。また、ノードＡに電位Ｖｄａｔａが与えられ、トランジスタ１１のゲー
ト電圧はＶｄａｔａ－Ｖ１となる。The wiring VL is supplied with a potential Vano, and the wiring SL is supplied with a potential Vdata containing image information.
The potential V1 is applied to the wiring IL. Since the node B is in a floating state, the potential of the node C changes from the potential V2 to the potential V1, and the potential of the capacitor 13
As a result, the potential at node B changes from V0 to V0+V1-V2.
Since a potential difference V0-V2 is held at node A, the threshold voltage Vth of the transistor 11 is maintained at 0. Furthermore, a potential Vdata is applied to node A, and the gate voltage of the transistor 11 becomes Vdata-V1.
次いで、期間ｔ４では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにローレ
ベルの電位が与えられ、配線ＧＬｃにハイレベルの電位が与えられ、配線ＧＬｄにローレ
ベルの電位が与えられる。よって、図７（Ｂ）に示すように、トランジスタ１９ｔがオン
となり、トランジスタ１２ｔ、トランジスタ１５ｔ、トランジスタ１６ｔ、及びトランジ
スタ１７ｔはオフとなる。Next, in a period t4, a low-level potential is applied to the wiring GLa, a low-level potential is applied to the wiring GLb, a high-level potential is applied to the wiring GLc, and a low-level potential is applied to the wiring GLd. Therefore, as shown in FIG. 7B , the transistor 19t is turned on, and the transistors 12t, 15t, 16t, and 17t are turned off.
また、配線ＶＬには電位Ｖａｎｏが、発光素子１４の共通電極に電気的に接続された配線
ＣＬには電位Ｖｃａｔが、それぞれ与えられている。期間ｔ４では、トランジスタ１９ｔ
がオンになることで、ノードＣの電位が変動し、電位Ｖ３になると、ノードＡは電位Ｖｄ
ａｔａ＋Ｖ３－Ｖ１、ノードＢは電位Ｖ０－Ｖ２＋Ｖ３となる。ノードＡ、ノードＢ、及
びノードＣの電位が変化しても、容量素子１３には電位差Ｖ０－Ｖ２が保持されており、
容量素子１８には電位差Ｖｄａｔａ－Ｖ１が保持されている。そして、配線ＶＬと配線Ｃ
Ｌの間には、トランジスタ１１のゲート電圧に対応する値のドレイン電流が流れる。発光
素子１４の輝度は、上記ドレイン電流の値に従って定まる。A potential Vano is applied to the wiring VL, and a potential Vcat is applied to the wiring CL electrically connected to the common electrode of the light-emitting element 14.
When the potential at node C changes to V3, node A is at Vd
The potential of node A is V0-V2+V3, and the potential of node B is V0-V2+V3. Even if the potentials of nodes A, B, and C change, the potential difference V0-V2 is held in the capacitor 13.
The capacitance element 18 holds a potential difference Vdata-V1.
A drain current of a value corresponding to the gate voltage of the transistor 11 flows between L and L. The luminance of the light emitting element 14 is determined according to the value of the drain current.
なお、図３（Ｂ）に示した画素１０を有する発光装置では、トランジスタ１１のソース及
びドレインの他方と、トランジスタ１１の第２のゲートとが電気的に分離しているので、
それぞれの電位を個別に制御することができる。そのため、トランジスタ１１がノーマリ
オンである場合に、すなわちトランジスタ１１の元の閾値電圧Ｖｔｈ０がマイナスの値を
有している場合に、期間ｔ２においてトランジスタ１１のソース及びドレインの一方の電
位が第２のゲートの電位Ｖ０よりも高くなるまで、容量素子１３に電荷を蓄積することが
できる。よって、本発明の一態様に係る発光装置では、トランジスタ１１がノーマリオン
であっても、期間ｔ２において、ゲート電圧０に対してドレイン電流が０に収束するよう
に、その閾値電圧Ｖｔｈを０に補正することができる。In the light-emitting device having the pixel 10 shown in FIG. 3B, the other of the source and the drain of the transistor 11 is electrically separated from the second gate of the transistor 11.
The potentials of the transistors 11 and 13 can be controlled individually. Therefore, when the transistor 11 is normally on, that is, when the original threshold voltage Vth0 of the transistor 11 has a negative value, charge can be accumulated in the capacitor 13 until the potential of one of the source and drain of the transistor 11 becomes higher than the potential V0 of the second gate during the period t2. Therefore, in the light-emitting device according to one embodiment of the present invention, even when the transistor 11 is normally on, the threshold voltage Vth can be corrected to 0 during the period t2 so that the drain current converges to 0 for a gate voltage of 0.
したがって、トランジスタ１１のソース及びドレインの他方と、トランジスタ１１の第２
のゲートとが電気的に分離している、図３（Ａ）、図３（Ｂ）、図４（Ｂ）に示す画素１
０を有する発光装置では、例えばトランジスタ１１の半導体膜に酸化物半導体を用いた場
合などに、トランジスタ１１がノーマリオンとなっても、表示ムラを低減でき、高い画質
の表示を行うことができる。Therefore, the other of the source and drain of the transistor 11 and the second
3A, 3B, and 4B, in which the gates of the first and second electrodes are electrically isolated from each other.
In a light-emitting device having the above-mentioned EL element, even if the transistor 11 is normally on, for example, when an oxide semiconductor is used for the semiconductor film of the transistor 11, display unevenness can be reduced and high-quality display can be achieved.
なお、回路構成の例として、図２（Ａ）、図２（Ｂ）などを示したが、本発明の一態様は
、これに限定されない。例えば、スイッチは、様々な箇所に配置することができる。例え
ば、図６（Ａ）の場合には、図３６（Ａ）のような構成となっており、図６（Ｂ）の場合
には、図３６（Ｂ）のような構成となっており、図７（Ａ）の場合には、図３７（Ａ）の
ような構成となっており、図７（Ｂ）の場合には、図３７（Ｂ）のような構成となってい
ればよい。それぞれの場合において、このような構成となるように、スイッチを適切な場
所に配置すればよい。Note that although examples of circuit configurations are shown in FIGS. 2A and 2B, one embodiment of the present invention is not limited thereto. For example, the switch can be arranged in various locations. For example, in the case of FIG. 6A, the configuration shown in FIG. 36A is used, in the case of FIG. 6B, the configuration shown in FIG. 36B is used, in the case of FIG. 7A, the configuration shown in FIG. 37A is used, and in the case of FIG. 7B, the configuration shown in FIG. 37B is used. In each case, the switch may be arranged in an appropriate location so as to achieve such a configuration.
以上が、画素１０内における閾値電圧の補正（以下、内部補正と呼ぶ）を含んだ、画素１
０の動作例に相当する。次いで、内部補正に加えて、閾値電圧のばらつきに起因する画素
１０間の輝度のばらつきを、画像信号の補正（以下、外部補正と呼ぶ）により抑える場合
の、画素１０の動作について説明する。The above is the correction of the threshold voltage in the pixel 10 (hereinafter referred to as internal correction).
Next, the operation of the pixel 10 will be described when, in addition to the internal correction, the luminance variation among the pixels 10 caused by the variation in the threshold voltage is suppressed by the correction of the image signal (hereinafter referred to as the external correction).
図３（Ｂ）に示す画素１０を例に挙げて、内部補正に加えて外部補正を行う場合の、配線
ＧＬａ乃至配線ＧＬｄに入力される電位のタイミングチャートと、配線ＳＬに入力される
画像信号Ｖｄａｔａの、電位のタイミングチャートとを図８に示す。なお、図８に示すタ
イミングチャートは、図３（Ｂ）に示す画素１０に含まれるトランジスタが全てｎチャネ
ル型である場合を例示するものである。8 shows a timing chart of potentials input to the wirings GLa to GLd and a timing chart of the potential of the image signal Vdata input to the wiring SL when external correction is performed in addition to internal correction, using the pixel 10 shown in FIG. 3B as an example. Note that the timing chart shown in FIG. 8 illustrates a case where all transistors included in the pixel 10 shown in FIG. 3B are n-channel transistors.
まず、期間ｔ１乃至期間ｔ４までは、図５に示すタイミングチャートと同様に、上述した
説明に従って画素１０は動作する。First, from period t1 to period t4, the pixel 10 operates in accordance with the above description, similarly to the timing chart shown in FIG.
次いで、期間ｔ５では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにローレ
ベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにハイレ
ベルの電位が与えられる。よって、トランジスタ１７ｔがオンとなり、トランジスタ１２
ｔ、トランジスタ１５ｔ、トランジスタ１６ｔ、及びトランジスタ１９ｔはオフとなる。Next, in a period t5, a low-level potential is applied to the wiring GLa, a low-level potential is applied to the wiring GLb, a low-level potential is applied to the wiring GLc, and a high-level potential is applied to the wiring GLd.
t, transistor 15t, transistor 16t, and transistor 19t are turned off.
また、配線ＶＬには電位Ｖａｎｏが、配線ＩＬには電位Ｖ１がそれぞれ与えられている。
さらに、配線ＩＬは、モニター回路に電気的に接続される。A potential Vano is applied to the wiring VL, and a potential V1 is applied to the wiring IL.
Furthermore, the wiring IL is electrically connected to a monitor circuit.
上記動作により、トランジスタ１１のドレイン電流は、トランジスタ１７ｔ及び配線ＩＬ
を介して、モニター回路に供給される。モニター回路は、配線ＩＬに流れたドレイン電流
を用いて、当該ドレイン電流の値を情報として含む信号を生成する。そして、本発明の一
態様にかかる発光装置では、上記信号を用いて、画素１０に供給される画像信号の電位Ｖ
ｄａｔａの値を、補正することができる。By the above operation, the drain current of the transistor 11 flows through the transistor 17t and the wiring IL
The drain current flowing through the wiring IL is supplied to a monitor circuit via the wiring IL. The monitor circuit generates a signal including the value of the drain current as information, using the signal. In the light-emitting device according to one embodiment of the present invention, the potential V of the image signal supplied to the pixel 10 is calculated using the signal.
The value of data can be corrected.
なお、期間ｔ５において行われる外部補正の動作は、期間ｔ４の後、常に行う必要はない
。例えば、発光装置において、期間ｔ１乃至期間ｔ４の動作を複数回繰り返した後に、期
間ｔ５の動作を行うようにしても良い。また、一行の画素１０において期間ｔ５の動作を
行った後、最小の階調値０に対応する画像信号を、当該動作を行った一行の画素１０に書
き込むことで、発光素子１４を非発光の状態にした後、次の行の画素１０において、期間
ｔ５の動作を行うようにしても良い。It should be noted that the external correction operation performed in period t5 does not always need to be performed after period t4. For example, in a light-emitting device, the operation in period t5 may be performed after the operations in periods t1 to t4 are repeated multiple times. Furthermore, after the operation in period t5 is performed on one row of pixels 10, an image signal corresponding to the minimum gradation value 0 may be written to the pixels 10 in the row that performed the operation, thereby putting the light-emitting elements 14 into a non-emitting state, and then the operation in period t5 may be performed on the pixels 10 in the next row.
なお、内部補正を行わずに外部補正を行う場合でも、画素１０間に存在するトランジスタ
１１の閾値電圧のばらつきのみならず、移動度など、閾値電圧以外のトランジスタ１１の
電気的特性のばらつきをも補正することができる。ただし、外部補正に加えて内部補正も
行う場合、閾値電圧のマイナスシフト或いはプラスシフトの補正は、内部補正によって行
われる。よって、外部補正では、移動度などの、トランジスタ１１における閾値電圧以外
の電気的特性のばらつきを補正すればよい。したがって、外部補正に加えて内部補正も行
う場合、外部補正だけを行う場合にくらべて、補正後における画像信号の電位の振幅を、
小さく抑えることができる。よって、画像信号の電位の振幅が大きすぎるために、階調値
間における画像信号の電位差が大きくなり、画像内の輝度の変化をなめらかなグラデーシ
ョンで表現することが難しくなる、という事態が生じるのを防ぐことができ、画質が低下
するのを防ぐことができる。Note that even when external correction is performed without internal correction, it is possible to correct not only the variations in the threshold voltage of the transistors 11 present between the pixels 10, but also the variations in the electrical characteristics of the transistors 11 other than the threshold voltage, such as mobility. However, when internal correction is performed in addition to external correction, the correction of the negative or positive shift in the threshold voltage is performed by internal correction. Therefore, external correction only needs to correct the variations in the electrical characteristics other than the threshold voltage of the transistors 11, such as mobility. Therefore, when internal correction is performed in addition to external correction, the amplitude of the potential of the image signal after correction is
This prevents a situation in which the potential difference of the image signal between gradation values becomes large due to the potential amplitude of the image signal being too large, making it difficult to express changes in brightness within the image with smooth gradation, and thus prevents a deterioration in image quality.
なお、図３（Ａ）に示す画素１０の場合も、図５または図８に示す配線ＧＬａ、配線ＧＬ
ｂ、配線ＧＬｄ、及び配線ＳＬに与えられる電位のタイミングチャートに従って、同様に
動作させることができる。ただし、図３（Ａ）に示す画素１０の場合、期間ｔ２において
、トランジスタ１１のドレイン電流が発光素子１４に流れないように、電位Ｖ０を、発光
素子１４の閾値電圧Ｖｔｈｅ、及びトランジスタ１５ｔの閾値電圧Ｖｔｈを、電位Ｖｃａ
ｔに加算した電位よりも低くすることが望ましい。In the case of the pixel 10 shown in FIG. 3A, the wiring GLa and the wiring GL shown in FIG.
3A, in the period t2, the potential V0 is set to Vca so that the drain current of the transistor 11 does not flow to the light-emitting element 14, and the threshold voltage Vthe of the light-emitting element 14 and the threshold voltage Vth of the transistor 15t are set to Vca so that the drain current of the transistor 11 does not flow to the light-emitting element 14.
It is desirable to make it lower than the potential added to t.
また、図４（Ａ）に示す画素１０の場合も、図５または図８に示す配線ＧＬａ、配線ＧＬ
ｂ、配線ＧＬｃ、配線ＧＬｄ、及び配線ＳＬに与えられる電位のタイミングチャートに従
って、同様に動作させることができる。In the case of the pixel 10 shown in FIG. 4A, the wiring GLa and the wiring GL shown in FIG.
The operation can be performed in the same manner according to the timing chart of potentials applied to the wirings GLb, GLc, GLd, and SL.
また、図４（Ｂ）に示す画素１０の場合も、図５または図８に示す配線ＧＬａ、配線ＧＬ
ｂ、配線ＧＬｃ、及び配線ＳＬに与えられる電位のタイミングチャートに従って、同様に
動作させることができる。4B, the wiring GLa and the wiring GL shown in FIG.
The operation can be performed in the same manner according to the timing chart of potentials applied to the wirings GLb, GLc, and SL.
なお、例えば、外部補正を行わないような場合には、配線ＩＬは、配線ＣＬと接続しても
よい。または、配線ＩＬと配線ＣＬとを１本にまとめることによって、配線ＩＬを省略し
てもよい。これにより、配線数を減らすことができる。一例として、図２（Ａ）において
、配線ＩＬを省略した場合の例を、図３８（Ａ）に示す。同様に、図２（Ｂ）に適用した
場合の例を、図３８（Ｂ）に示す。他の図面において、同様に適用することが出来る。Note that, for example, when external correction is not performed, the wiring IL may be connected to the wiring CL. Alternatively, the wiring IL and the wiring CL may be combined into one wiring, thereby eliminating the wiring IL. This allows the number of wirings to be reduced. As an example, FIG. 38A shows an example in which the wiring IL is omitted in FIG. 2A. Similarly, FIG. 38B shows an example in which the present invention is applied to FIG. 2B. The same can be applied to other drawings.
〈画素部と選択回路の構成例〉
次いで、図１０に、本発明の一態様に係る発光装置の、画素部の構成を一例として示す。
図１０では、画素部４０が、マトリクス状に配列された複数の画素１０を有している。ま
た、画素部４０は、配線ＧＬ、配線ＳＬ、配線ＶＬ、配線ＢＬ、配線ＩＬ、及び配線ＣＬ
（図示しない）を少なくとも有する。複数の各画素１０は、配線ＧＬの少なくとも一つと
、配線ＳＬの少なくとも一つと、配線ＶＬの少なくとも一つと、配線ＢＬの少なくとも一
つと、配線ＩＬの少なくとも一つと、配線ＣＬとに、それぞれ電気的に接続されている。<Configuration example of pixel section and selection circuit>
Next, FIG. 10 illustrates an example of a structure of a pixel portion of a light-emitting device according to one embodiment of the present invention.
10, the pixel section 40 has a plurality of pixels 10 arranged in a matrix. The pixel section 40 also includes a wiring GL, a wiring SL, a wiring VL, a wiring BL, a wiring IL, and a wiring CL.
Each of the pixels 10 is electrically connected to at least one of the wirings GL, at least one of the wirings SL, at least one of the wirings VL, at least one of the wirings BL, at least one of the wirings IL, and the wiring CL.
なお、上記配線の種類及びその数は、画素１０の構成、数及び配置によって決めることが
できる。具体的に、図１０に示す画素部４０の場合、ｘ列×ｙ行の画素１０がマトリクス
状に電気的に接続されている。そして、配線ＧＬ１乃至配線ＧＬｙで示す複数の配線ＧＬ
と、配線ＳＬ１乃至配線ＳＬｘで示す複数の配線ＳＬと、配線ＶＬ１乃至配線ＶＬｘで示
す複数の配線ＶＬと、配線ＢＬ１乃至配線ＢＬｘで示す複数の配線ＢＬと、配線ＩＬ１乃
至配線ＩＬｘで示す複数の配線ＩＬと、一の配線ＣＬとが、画素部４０内に配置されてい
る場合を例示している。The type and number of the wirings can be determined depending on the configuration, number, and arrangement of the pixels 10. Specifically, in the case of the pixel section 40 shown in FIG. 10, the pixels 10 of x columns and y rows are electrically connected in a matrix. Then, a plurality of wirings GL1 to GLy are connected to each other.
The example shows a case where a plurality of wirings SL indicated by wirings SL1 to SLx, a plurality of wirings VL indicated by wirings VL1 to VLx, a plurality of wirings BL indicated by wirings BL1 to BLx, a plurality of wirings IL indicated by wirings IL1 to ILx, and one wiring CL are arranged within a pixel portion 40.
そして、図１０に示す各配線ＧＬは、配線ＧＬａ、配線ＧＬｂ、配線ＧＬｃ、または配線
ＧＬｄの全て、またはいずれか複数をそれぞれ含むものとする。Each wiring GL shown in FIG. 10 includes all or a plurality of wirings GLa, GLb, GLc, and GLd.
なお、図１０に示すように、画素１０がマトリクス状に接続されている場合、ある行にお
いて、例えば、図６（Ａ）、図６（Ｂ）、図７（Ｂ）などの動作が行われている場合、別
の行において、例えば、図７（Ａ）の動作を行うことが出来る。したがって、図６（Ａ）
や図６（Ｂ）などの動作を、十分に長い期間にわたって、実行することができる。そのた
め、精度よく補正することが出来る。10, when the pixels 10 are connected in a matrix, for example, when an operation such as that shown in FIG. 6(A), FIG. 6(B), or FIG. 7(B) is performed in a certain row, for example, an operation such as that shown in FIG. 7(A) can be performed in another row.
6B can be performed for a sufficiently long period of time, thereby enabling accurate correction.
なお、図６（Ａ）、図６（Ｂ）などの動作と、図７（Ａ）などの動作とを、別の行で同時
に行わない場合には、例えば、配線ＢＬは、配線ＳＬと接続してもよい。または、例えば
、配線ＢＬと配線ＳＬとを１本にまとめることによって、配線ＢＬを省略してもよい。こ
れにより、配線数を減らすことができる。一例として、図２（Ａ）において、配線ＢＬを
省略した場合の例を、図３９（Ａ）に示す。同様に、図２（Ｂ）に適用した場合の例を、
図３９（Ｂ）に示す。他の図面において、同様に適用することが出来る。Note that when the operations of FIGS. 6A and 6B and the operations of FIG. 7A are not performed simultaneously on different rows, the wiring BL may be connected to the wiring SL, for example. Alternatively, the wiring BL may be omitted by combining the wiring BL and the wiring SL into one wiring, for example. This allows the number of wirings to be reduced. As an example, FIG. 39A shows an example in which the wiring BL is omitted in FIG. 2A. Similarly, an example in which the same is applied to FIG. 2B is as follows:
This is shown in Figure 39(B). The same can be applied to other figures.
また、図７（Ａ）などにおいて、画像信号の電位Ｖｄａｔａを入力する期間において、図
６（Ｂ）に示すような、ノードＢとノードＣの電位差Ｖ０－Ｖ２を容量素子１３に印加す
る動作を行わないため、図７（Ａ）などにおいて、画像信号の電位Ｖｄａｔａを、点順次
で画素に入力させることができる。その場合の例を図４０に示す。スイッチ６０Ａ、スイ
ッチ６０Ｂ、スイッチ６０Ｃなどが、回路６１によって制御されながら、順にオンしてい
く。その結果、点順次駆動を行うことが出来る。ここで、回路６１は、１個ずつシフトし
た波形を出力することが出来る機能を有している。例えば、回路６１は、シフトレジスタ
としての機能を有している。したがって、スイッチ６０Ａ、スイッチ６０Ｂ、スイッチ６
０Ｃ、回路６１は、ソース線駆動回路としての機能を有しているということもできる。Furthermore, in FIG. 7A and the like, during the period in which the potential Vdata of the image signal is input, the operation of applying the potential difference V0-V2 between the nodes B and C to the capacitor 13 as shown in FIG. 6B is not performed, so that the potential Vdata of the image signal can be input to the pixels in a dot-sequential manner in FIG. 7A and the like. An example of this case is shown in FIG. 40. The switches 60A, 60B, 60C, and the like are turned on in order under the control of the circuit 61. As a result, dot-sequential driving can be performed. Here, the circuit 61 has a function of being able to output a waveform that is shifted one by one. For example, the circuit 61 has a function as a shift register. Therefore, the switches 60A, 60B, 60C, and the like are turned on in order.
0C, the circuit 61 can also be said to have a function as a source line driver circuit.
または、別の例として、配線ＳＬ１乃至配線ＳＬｘで示す複数の配線ＳＬにおいて、その
中の複数の配線において、どれか一つの配線を選択して、画像信号の電位Ｖｄａｔａを入
力していくようにしてもよい。例えば、配線ＳＬ１と配線ＳＬ２とを、スイッチ６２Ａと
スイッチ６２Ｂとで選択し、配線ＳＬ３と配線ＳＬ４とを、スイッチ６２Ｃとスイッチ６
２Ｄとで選択する場合の例を、図４１に示す。図４１では、配線６３Ａが選択されること
によって、スイッチ６２Ａとスイッチ６２Ｃがオン状態になり、配線６３Ｂが選択される
ことによって、スイッチ６２Ｂとスイッチ６２Ｄなどがオン状態になる。ここでは、２本
の配線ＳＬの中から１本を選択する場合の例を示したが、本発明の一態様は、これに限定
されない。さらに多くの配線ＳＬの中から、１本を選択するようにしてもよい。Alternatively, as another example, among the plurality of wirings SL indicated by the wirings SL1 to SLx, one of the plurality of wirings may be selected to input the potential Vdata of the image signal. For example, the wirings SL1 and SL2 may be selected by the switches 62A and 62B, and the wirings SL3 and SL4 may be selected by the switches 62C and 62D.
41 shows an example of selecting one of the wirings SL and SL2D. In FIG. 41, when the wiring 63A is selected, the switches 62A and 62C are turned on, and when the wiring 63B is selected, the switches 62B and 62D are turned on. Here, an example is shown in which one of two wirings SL is selected, but one embodiment of the present invention is not limited to this. One of more wirings SL may be selected.
次いで、外部補正を行う機能を有する発光装置の、画素部４０と選択回路４１の、接続構
成の一例を図１１に示す。選択回路４１は、電位Ｖ１が与えられる配線４２と、モニター
回路との接続端子ＴＥＲのいずれか一方を選択する機能を有する。選択された配線４２及
び接続端子ＴＥＲのいずれか一方と、配線ＩＬとの間を、導通状態にすることができる。11 shows an example of a connection configuration between a pixel portion 40 and a selection circuit 41 of a light-emitting device having a function of performing external correction. The selection circuit 41 has a function of selecting either a wiring 42 to which a potential V1 is applied or a connection terminal TER with a monitor circuit. The selection circuit 41 can establish electrical continuity between the selected wiring 42 or the connection terminal TER and the wiring IL.
具体的に、図１１に示す選択回路４１は、配線４２の電位Ｖ１の、一の配線ＩＬへの供給
を制御するスイッチ４３と、上記一の配線ＩＬと接続端子ＴＥＲとの間の導通状態を制御
するスイッチ４４とを有する。Specifically, the selection circuit 41 shown in FIG. 11 includes a switch 43 that controls the supply of the potential V1 of the wiring 42 to one wiring IL, and a switch 44 that controls the conduction state between the one wiring IL and the connection terminal TER.
〈モニター回路の構成例〉
次いで、モニター回路４５の構成例を図１２に示す。図１２に示すモニター回路４５は、
オペアンプ４６と、容量素子４７と、スイッチ４８とを有する。<Monitor circuit configuration example>
Next, a configuration example of the monitor circuit 45 is shown in FIG. 12. The monitor circuit 45 shown in FIG.
The circuit includes an operational amplifier 46 , a capacitance element 47 , and a switch 48 .
容量素子４７が有する一対の電極の一方は、オペアンプ４６の反転入力端子（－）に接続
され、容量素子４７が有する一対の電極の他方は、オペアンプ４６の出力端子に接続され
ている。スイッチ４８は、容量素子４７に蓄積されている電荷を放出させる機能を有して
おり、具体的には、容量素子４７が有する一対の電極間の電気的な導通状態を制御する機
能を有する。オペアンプ４６の非反転入力端子（＋）は配線４９に接続されており、配線
４９には電位Ｖ１が供給される。One of a pair of electrodes of the capacitor 47 is connected to the inverting input terminal (−) of the operational amplifier 46, and the other of the pair of electrodes of the capacitor 47 is connected to the output terminal of the operational amplifier 46. The switch 48 has a function of discharging charge accumulated in the capacitor 47, and specifically, a function of controlling the electrical conduction state between the pair of electrodes of the capacitor 47. A non-inverting input terminal (+) of the operational amplifier 46 is connected to a wiring 49, and a potential V1 is supplied to the wiring 49.
本発明の一態様では、内部補正を行うために、画素１０の配線ＩＬに電位Ｖ１を供給する
際には、モニター回路４５をボルテージフォロワとして機能させる。具体的には、スイッ
チ４８をオンにすることで、配線４９に供給される電位Ｖ１を、モニター回路４５を介し
て配線ＩＬに供給することができる。In one embodiment of the present invention, in order to perform internal correction, the monitor circuit 45 functions as a voltage follower when the potential V1 is supplied to the wiring IL of the pixel 10. Specifically, by turning on the switch 48, the potential V1 supplied to the wiring 49 can be supplied to the wiring IL through the monitor circuit 45.
また、外部補正を行うために、画素１０から配線ＩＬを介して電流を取り出す際には、ま
ず、モニター回路４５をボルテージフォロワとして機能させることで、配線ＩＬに電位Ｖ
１を供給した後、モニター回路４５を積分回路として機能させることで、画素１０から取
り出した電流を電圧に変換する。具体的には、スイッチ４８をオンにすることで、配線４
９に供給された電位Ｖ１を、モニター回路４５を介して配線ＩＬに供給した後、スイッチ
４８をオフにする。スイッチ４８がオフの状態において、画素１０から取り出されたドレ
イン電流が配線ＴＥＲに供給されると、容量素子４７に電荷が蓄積され、容量素子４７が
有する一対の電極間に電圧が生じる。上記電圧は、配線ＴＥＲに供給されたドレイン電流
の総量に比例するので、オペアンプ４６の出力端子に接続された配線ＯＵＴには、所定の
期間内におけるドレイン電流の総量に対応した電位が、与えられる。In addition, when a current is extracted from the pixel 10 through the wiring IL in order to perform external correction, the monitor circuit 45 is first made to function as a voltage follower, so that a potential V
After supplying the current 41, the monitor circuit 45 is made to function as an integrating circuit, thereby converting the current extracted from the pixel 10 into a voltage.
The potential V1 supplied to the pixel 10 via the monitor circuit 45 is then supplied to the wiring IL, and the switch 48 is then turned off. When the drain current extracted from the pixel 10 is supplied to the wiring TER while the switch 48 is in the off state, charge is accumulated in the capacitor 47, and a voltage is generated between a pair of electrodes of the capacitor 47. Since the voltage is proportional to the total amount of the drain current supplied to the wiring TER, a potential corresponding to the total amount of the drain current within a predetermined period is applied to the wiring OUT connected to the output terminal of the operational amplifier 46.
〈画素の具体的な構成例２〉
図１３（Ａ）に、図１に示した画素１０の、具体的な構成を一例として示す。<Specific example of pixel configuration 2>
FIG. 13A shows an example of a specific configuration of the pixel 10 shown in FIG.
図１３（Ａ）に示す画素１０は、トランジスタ１１、容量素子１３、及び発光素子１４に
加えて、スイッチ１５乃至スイッチ１７と、容量素子１８とを有する。A pixel 10 shown in FIG. 13A includes switches 15 to 17 and a capacitor 18 in addition to a transistor 11, a capacitor 13, and a light-emitting element 14.
具体的に、図１３（Ａ）に示す画素１０では、配線ＳＬは、スイッチ１５を介してトラン
ジスタ１１の第１のゲートに電気的に接続されている。トランジスタ１１は、ソース及び
ドレインの一方が、発光素子１４の画素電極に電気的に接続されており、ソース及びドレ
インの他方が、配線ＶＬに電気的に接続されている。トランジスタ１１の第２のゲートは
、スイッチ１６を介して配線ＢＬに電気的に接続されている。発光素子１４が有する画素
電極は、スイッチ１７を介して配線ＩＬに電気的に接続されている。容量素子１３が有す
る一対の電極は、一方がトランジスタ１１の第２のゲートに電気的に接続されており、他
方が発光素子１４の画素電極に電気的に接続されている。容量素子１８が有する一対の電
極は、一方がトランジスタ１１の第１のゲートに電気的に接続されており、他方が発光素
子１４の画素電極に電気的に接続されている。発光素子１４の共通電極は、配線ＣＬに電
気的に接続されている。Specifically, in the pixel 10 shown in FIG. 13A , the wiring SL is electrically connected to the first gate of the transistor 11 through the switch 15. One of the source and drain of the transistor 11 is electrically connected to a pixel electrode of the light-emitting element 14, and the other of the source and drain is electrically connected to the wiring VL. The second gate of the transistor 11 is electrically connected to the wiring BL through the switch 16. The pixel electrode of the light-emitting element 14 is electrically connected to the wiring IL through the switch 17. One of a pair of electrodes of the capacitor 13 is electrically connected to the second gate of the transistor 11, and the other is electrically connected to the pixel electrode of the light-emitting element 14. One of a pair of electrodes of the capacitor 18 is electrically connected to the first gate of the transistor 11, and the other is electrically connected to the pixel electrode of the light-emitting element 14. The common electrode of the light-emitting element 14 is electrically connected to the wiring CL.
次いで、図１３（Ｂ）に、図１に示した画素１０の、別の具体的な構成を一例として示す
。Next, FIG. 13B shows another specific configuration example of the pixel 10 shown in FIG.
図１３（Ｂ）に示す画素１０は、スイッチ１９をさらに有する点において、図１３（Ａ）
に示す画素１０と構成が異なる。The pixel 10 shown in FIG. 13B is similar to the pixel 10 shown in FIG. 13A in that it further includes a switch 19.
1. The pixel 10 shown in FIG.
具体的に、図１３（Ｂ）に示す画素１０では、配線ＳＬは、スイッチ１５を介してトラン
ジスタ１１の第１のゲートに電気的に接続されている。トランジスタ１１は、ソース及び
ドレインの一方が、スイッチ１９を介して発光素子１４の画素電極に電気的に接続されて
おり、ソース及びドレインの他方が、配線ＶＬに電気的に接続されている。トランジスタ
１１の第２のゲートは、スイッチ１６を介して配線ＢＬに電気的に接続されている。発光
素子１４が有する画素電極は、スイッチ１７及びスイッチ１９を介して配線ＩＬに電気的
に接続されている。容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２
のゲートに電気的に接続されており、他方がスイッチ１９を介して発光素子１４の画素電
極に電気的に接続されている。容量素子１８が有する一対の電極は、一方がトランジスタ
１１の第１のゲートに電気的に接続されており、他方がスイッチ１９を介して発光素子１
４の画素電極に電気的に接続されている。発光素子１４の共通電極は、配線ＣＬに電気的
に接続されている。Specifically, in the pixel 10 shown in FIG. 13B, the wiring SL is electrically connected to the first gate of the transistor 11 through the switch 15. One of the source and drain of the transistor 11 is electrically connected to the pixel electrode of the light-emitting element 14 through the switch 19, and the other of the source and drain is electrically connected to the wiring VL. The second gate of the transistor 11 is electrically connected to the wiring BL through the switch 16. The pixel electrode of the light-emitting element 14 is electrically connected to the wiring IL through the switches 17 and 19. One of the pair of electrodes of the capacitor 13 is electrically connected to the second gate of the transistor 11.
The capacitor 18 has a pair of electrodes, one of which is electrically connected to the first gate of the transistor 11 and the other of which is electrically connected to the pixel electrode of the light-emitting element 14 via the switch 19.
The common electrode of the light emitting element 14 is electrically connected to the pixel electrode of the light emitting element 14. The common electrode of the light emitting element 14 is electrically connected to the wiring CL.
次いで、図１３（Ａ）に示す画素１０において、各スイッチにトランジスタを用いた場合
の、画素の構成例について説明する。図１３（Ａ）に示す画素１０の、スイッチ１５乃至
スイッチ１７としてそれぞれトランジスタを用いた場合の、画素１０の構成例を図１４（
Ａ）に示す。Next, a configuration example of the pixel 10 shown in FIG. 13A in the case where transistors are used as the switches is described. A configuration example of the pixel 10 shown in FIG. 13A in the case where transistors are used as the switches 15 to 17 is described.
As shown in A).
図１４（Ａ）に示す画素１０は、トランジスタ１１と、スイッチ１５乃至スイッチ１７と
しての機能をそれぞれ有するトランジスタ１５ｔ乃至トランジスタ１７ｔと、容量素子１
３、容量素子１８、及び発光素子１４とを有する。The pixel 10 shown in FIG. 14A includes a transistor 11, transistors 15t to 17t each functioning as a switch 15 to a switch 17, and a capacitor 1
3, a capacitance element 18, and a light emitting element 14.
具体的に、トランジスタ１５ｔは、ゲートが配線ＧＬａに、ソース及びドレインの一方が
配線ＳＬに、ソース及びドレインの他方がトランジスタ１１の第１のゲートに、それぞれ
電気的に接続されている。トランジスタ１１は、ソース及びドレインの一方が発光素子１
４の画素電極に、ソース及びドレインの他方が配線ＶＬに、それぞれ電気的に接続されて
いる。トランジスタ１６ｔは、ゲートが配線ＧＬｂに、ソース及びドレインの一方が配線
ＢＬに、ソース及びドレインの他方がトランジスタ１１の第２のゲートに、それぞれ電気
的に接続されている。トランジスタ１７ｔは、ゲートが配線ＧＬｄに、ソース及びドレイ
ンの一方が配線ＩＬに、ソース及びドレインの他方が発光素子１４の画素電極に、それぞ
れ電気的に接続されている。Specifically, the transistor 15t has a gate electrically connected to a wiring GLa, one of a source and a drain electrically connected to a wiring SL, and the other of the source and the drain electrically connected to a first gate of the transistor 11.
The other of the source and the drain is electrically connected to the pixel electrode of the light-emitting element 14 and the wiring VL. The gate of the transistor 16t is electrically connected to the wiring GLb, one of the source and the drain is electrically connected to the wiring BL, and the other of the source and the drain is electrically connected to the second gate of the transistor 11. The gate of the transistor 17t is electrically connected to the wiring GLd, one of the source and the drain is electrically connected to the wiring IL, and the other of the source and the drain is electrically connected to the pixel electrode of the light-emitting element 14.
また、容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲートに電
気的に接続されており、他方が発光素子１４の画素電極に電気的に接続されている。容量
素子１８が有する一対の電極は、一方がトランジスタ１１の第１のゲートに電気的に接続
されており、他方が発光素子１４の画素電極に電気的に接続されている。発光素子１４の
共通電極は、配線ＣＬに電気的に接続されている。One of the pair of electrodes of the capacitor 13 is electrically connected to the second gate of the transistor 11, and the other is electrically connected to the pixel electrode of the light-emitting element 14. One of the pair of electrodes of the capacitor 18 is electrically connected to the first gate of the transistor 11, and the other is electrically connected to the pixel electrode of the light-emitting element 14. The common electrode of the light-emitting element 14 is electrically connected to the wiring CL.
次いで、図１３（Ｂ）に示す画素１０において、各スイッチにトランジスタを用いた場合
の、画素の構成例について説明する。図１３（Ｂ）に示す画素１０の、スイッチ１５乃至
スイッチ１７と、スイッチ１９として、それぞれトランジスタを用いた場合の、画素１０
の構成例を図１４（Ｂ）に示す。Next, a configuration example of the pixel 10 shown in FIG. 13B in which transistors are used as the switches will be described. The pixel 10 shown in FIG. 13B in which transistors are used as the switches 15 to 17 and the switch 19
A configuration example of the above is shown in FIG.
図１４（Ｂ）に示す画素１０は、トランジスタ１１と、スイッチ１５乃至スイッチ１７と
しての機能をそれぞれ有するトランジスタ１５ｔ乃至トランジスタ１７ｔと、スイッチ１
９としての機能を有するトランジスタ１９ｔと、容量素子１３、容量素子１８、及び発光
素子１４とを有する。The pixel 10 shown in FIG. 14B includes a transistor 11, transistors 15t to 17t each functioning as a switch 15 to a switch 17, and a transistor 18t.
The pixel includes a transistor 19t having the functions of the pixel 9, a capacitor 13, a capacitor 18, and a light-emitting element 14.
具体的に、トランジスタ１５ｔは、ゲートが配線ＧＬａに、ソース及びドレインの一方が
配線ＳＬに、ソース及びドレインの他方がトランジスタ１１の第１のゲートに、それぞれ
電気的に接続されている。トランジスタ１１は、ソース及びドレインの一方がトランジス
タ１９ｔのソース及びドレインの一方に、ソース及びドレインの他方が配線ＶＬに、それ
ぞれ電気的に接続されている。トランジスタ１６ｔは、ゲートが配線ＧＬｂに、ソース及
びドレインの一方が配線ＢＬに、ソース及びドレインの他方がトランジスタ１１の第２の
ゲートに、それぞれ電気的に接続されている。トランジスタ１７ｔは、ゲートが配線ＧＬ
ｄに、ソース及びドレインの一方が配線ＩＬに、ソース及びドレインの他方がトランジス
タ１９ｔのソース及びドレインの一方に、それぞれ電気的に接続されている。トランジス
タ１９ｔは、ゲートが配線ＧＬｃに、ソース及びドレインの他方が発光素子１４の画素電
極に、それぞれ電気的に接続されている。Specifically, the transistor 15t has a gate electrically connected to a wiring GLa, one of its source and drain electrically connected to a wiring SL, and the other of its source and drain electrically connected to a first gate of the transistor 11. The transistor 11 has a source and drain electrically connected to one of the source and drain of the transistor 19t and the other of the source and drain electrically connected to a wiring VL. The transistor 16t has a gate electrically connected to a wiring GLb, one of its source and drain electrically connected to a wiring BL, and the other of the source and drain electrically connected to a second gate of the transistor 11. The transistor 17t has a gate electrically connected to a wiring GL
In the transistor 19t shown in FIG. 1, one of the source and drain is electrically connected to a wiring IL, and the other of the source and drain is electrically connected to one of the source and drain of a transistor 19t. The transistor 19t has a gate electrically connected to a wiring GLc and the other of the source and drain electrically connected to a pixel electrode of the light-emitting element 14.
また、容量素子１３が有する一対の電極は、一方がトランジスタ１１の第２のゲートに電
気的に接続されており、他方がトランジスタ１９ｔのソース及びドレインの一方に電気的
に接続されている。容量素子１８が有する一対の電極は、一方がトランジスタ１１の第１
のゲートに電気的に接続されており、他方がトランジスタ１９ｔのソース及びドレインの
一方に電気的に接続されている。発光素子１４の共通電極は、配線ＣＬに電気的に接続さ
れている。One of the pair of electrodes of the capacitor 13 is electrically connected to the second gate of the transistor 11, and the other is electrically connected to one of the source and drain of the transistor 19t.
The other end is electrically connected to one of the source and drain of the transistor 19t. The common electrode of the light-emitting element 14 is electrically connected to the wiring CL.
次いで、図１３（Ｂ）に示す画素１０の、スイッチ１５乃至スイッチ１７としてそれぞれ
トランジスタを用いた場合の、画素１０の別の構成例を図１５（Ａ）に示す。Next, FIG. 15A shows another example of the configuration of the pixel 10 in the case where transistors are used as the switches 15 to 17 of the pixel 10 shown in FIG. 13B.
図１５（Ａ）に示す画素１０は、トランジスタ１６ｔのソース及びドレインの一方が、配
線ＢＬではなく、配線ＶＬに電気的に接続されている点において、図１４（Ｂ）に示す画
素１０と構成が異なる。The pixel 10 shown in FIG. 15A has a different configuration from the pixel 10 shown in FIG. 14B in that one of the source and the drain of the transistor 16t is electrically connected to the wiring VL instead of the wiring BL.
次いで、図１３（Ｂ）に示す画素１０の、スイッチ１５乃至スイッチ１７と、スイッチ１
９として、それぞれトランジスタを用いた場合の、画素１０の別の構成例を図１５（Ｂ）
に示す。Next, the switches 15 to 17 and the switch 1 of the pixel 10 shown in FIG.
15B shows another example of the configuration of the pixel 10 when transistors 9 are used as the pixel electrodes.
Shown below.
図１５（Ｂ）に示す画素１０は、トランジスタ１７ｔのゲートが、配線ＧＬｄではなく、
配線ＧＬａに電気的に接続されている点において、図１４（Ｂ）に示す画素１０と構成が
異なる。In the pixel 10 shown in FIG. 15B, the gate of the transistor 17t is connected to the wiring GLd,
The pixel 10 shown in FIG. 14B has a different configuration from the pixel 10 shown in FIG. 14B in that it is electrically connected to the wiring GLa.
〈画素の具体的な動作例２〉
次いで、図１４（Ｂ）に示す画素１０を例に挙げて、本発明の一態様にかかる発光装置の
画素の動作について説明する。<Specific example of pixel operation 2>
Next, the operation of a pixel of a light-emitting device according to one embodiment of the present invention will be described using the pixel 10 illustrated in FIG. 14B as an example.
図１６に、配線ＧＬａ乃至配線ＧＬｄに入力される電位のタイミングチャートと、配線Ｓ
Ｌに入力される画像信号Ｖｄａｔａの、電位のタイミングチャートとを示す。なお、図１
６に示すタイミングチャートは、図１４（Ｂ）に示す画素１０に含まれるトランジスタが
全てｎチャネル型である場合を例示するものである。FIG. 16 shows a timing chart of potentials input to the wirings GLa to GLd and a timing chart of potentials input to the wirings S
1 and 2. The timing chart of the potential of the image signal Vdata input to the LCD panel 10 is also shown.
The timing chart shown in FIG. 6 illustrates a case where all the transistors included in the pixel 10 shown in FIG. 14B are n-channel transistors.
まず、期間ｔ１では、配線ＧＬａにハイレベルの電位が与えられ、配線ＧＬｂにハイレベ
ルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにハイレベ
ルの電位が与えられる。よって、トランジスタ１５ｔ、トランジスタ１６ｔ、及びトラン
ジスタ１７ｔがオンとなり、トランジスタ１９ｔはオフとなる。First, in the period t1, a high-level potential is applied to the wiring GLa, a high-level potential is applied to the wiring GLb, a low-level potential is applied to the wiring GLc, and a high-level potential is applied to the wiring GLd. Therefore, the transistors 15t, 16t, and 17t are turned on, and the transistor 19t is turned off.
また、配線ＳＬには電位Ｖ４が、配線ＶＬには電位Ｖａｎｏが、配線ＢＬには電位Ｖ０が
、配線ＩＬには電位Ｖ１が、発光素子１４の共通電極に電気的に接続された配線ＣＬには
電位Ｖｃａｔが、それぞれ与えられている。よって、トランジスタ１１の第１のゲート（
ノードＡと示す）には電位Ｖ４が与えられ、トランジスタ１１の第２のゲート（ノードＢ
と示す）には電位Ｖ０が与えられ、トランジスタ１１のソース及びドレインの一方（ノー
ドＣと示す）には電位Ｖ１が与えられる。A potential V4 is applied to the wiring SL, a potential Vano is applied to the wiring VL, a potential V0 is applied to the wiring BL, a potential V1 is applied to the wiring IL, and a potential Vcat is applied to the wiring CL electrically connected to the common electrode of the light-emitting element 14.
A potential V4 is applied to the second gate of the transistor 11 (denoted as node B)
A potential V0 is applied to one of the source and drain of the transistor 11 (denoted as a node C), and a potential V1 is applied to the other of the source and drain of the transistor 11 (denoted as a node C).
電位Ｖａｎｏは、電位Ｖｃａｔに発光素子１４の閾値電圧Ｖｔｈｅと、トランジスタ１１
の閾値電圧Ｖｔｈとを加算した電位よりも、高くすることが望ましい。そして、電位Ｖ０
は、トランジスタ１１の閾値電圧Ｖｔｈをマイナス方向にシフトさせる程度に、ノードＣ
に対して十分高い電位であることが望ましい。具体的には、図９に示すように、電圧Ｖｂ
ｇが０であるときのトランジスタ１１の閾値電圧ＶｔｈがＶｔｈ０であるとすると、期間
ｔ１では、ノードＢとノードＣの電位差に相当する電圧ＶｂｇをＶｂｇ１とし、それによ
って、トランジスタ１１の閾値電圧ＶｔｈをＶｔｈ１とする。上記構成により、トランジ
スタ１１はノーマリオンとなるため、ノードＡとノードＣの電位差、すなわち、トランジ
スタ１１のゲート電圧がＶ４－Ｖ１であっても、トランジスタ１１をオンにすることがで
きる。The potential Vano is the potential Vcat plus the threshold voltage Vthe of the light emitting element 14 and the potential Vth of the transistor 11.
It is desirable to set the potential higher than the sum of the threshold voltage Vth of the potential V0
is set to a value at the node C to a value that shifts the threshold voltage Vth of the transistor 11 in the negative direction.
Specifically, as shown in FIG.
If the threshold voltage Vth of transistor 11 is Vth0 when g is 0, then during period t1, the voltage Vbg corresponding to the potential difference between node B and node C is set to Vbg1, thereby setting the threshold voltage Vth of transistor 11 to Vth1. With the above configuration, transistor 11 is normally on, so that even if the potential difference between node A and node C, i.e., the gate voltage of transistor 11, is V4-V1, transistor 11 can be turned on.
なお、トランジスタ１１がｐチャネル型である場合、電位Ｖ０は、トランジスタ１１の閾
値電圧Ｖｔｈをプラス方向にシフトさせる程度に、ノードＣに対して十分低い電位である
ことが望ましい。上記構成により、トランジスタ１１はノーマリオンとなるため、ノード
ＡとノードＣの電位差、すなわち、トランジスタ１１のゲート電圧がＶ４－Ｖ１であって
も、トランジスタ１１をオンにすることができる。If the transistor 11 is a p-channel type, the potential V0 is preferably sufficiently low relative to the potential at the node C so as to shift the threshold voltage Vth of the transistor 11 in the positive direction. With the above configuration, the transistor 11 is normally on, and therefore the transistor 11 can be turned on even if the potential difference between the nodes A and C, i.e., the gate voltage of the transistor 11, is V4-V1.
次いで、期間ｔ２では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにハイレ
ベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにローレ
ベルの電位が与えられる。よって、トランジスタ１６ｔがオンとなり、トランジスタ１５
ｔ、トランジスタ１７ｔ、及びトランジスタ１９ｔはオフとなる。Next, in a period t2, a low-level potential is applied to the wiring GLa, a high-level potential is applied to the wiring GLb, a low-level potential is applied to the wiring GLc, and a low-level potential is applied to the wiring GLd.
t, transistor 17t, and transistor 19t are turned off.
また、配線ＶＬには電位Ｖａｎｏが、配線ＢＬには電位Ｖ０が、それぞれ与えられている
。よって、ノードＢに電位Ｖ０が与えられた状態が維持されており、期間ｔ２の開始時に
はトランジスタ１１の閾値電圧ＶｔｈはＶｔｈ１とマイナス方向にシフトしたままなので
、トランジスタ１１はオンである。そして、期間ｔ２では、配線ＶＬと配線ＩＬの間の電
流の経路は、スイッチ１７により遮断されるので、トランジスタ１１のドレイン電流によ
りノードＡ及びノードＣの電位は上昇を始める。ノードＣの電位が上昇すると、ノードＢ
とノードＣの電位差に相当する電圧Ｖｂｇが低くなり、トランジスタ１１の閾値電圧Ｖｔ
ｈはプラス方向にシフトしていく。そして、最終的に、トランジスタ１１の閾値電圧Ｖｔ
ｈがトランジスタ１１のゲート電圧Ｖ４－Ｖ１に限りなく近づくと、トランジスタ１１は
オフする。トランジスタ１１の閾値電圧ＶｔｈがＶ４－Ｖ１であるときの、ノードＢとノ
ードＣの電位差はＶ０－Ｖ２とする。A potential Vano is applied to the wiring VL, and a potential V0 is applied to the wiring BL. Therefore, the state in which the potential V0 is applied to the node B is maintained, and at the start of the period t2, the threshold voltage Vth of the transistor 11 remains shifted in the negative direction from Vth1, so the transistor 11 is on. During the period t2, the current path between the wiring VL and the wiring IL is blocked by the switch 17, and the potentials of the nodes A and C start to rise due to the drain current of the transistor 11. When the potential of the node C rises, the potential of the node B
The voltage Vbg corresponding to the potential difference between node A and node B is lowered, and the threshold voltage Vt
h shifts in the positive direction. Finally, the threshold voltage Vt of the transistor 11
The transistor 11 turns off when h approaches the gate voltage V4-V1 of the transistor 11. When the threshold voltage Vth of the transistor 11 is V4-V1, the potential difference between the node B and the node C is V0-V2.
すなわち、トランジスタ１１は、ノードＢとノードＣの電位差がＶ０－Ｖ２であるときに
、ゲート電圧Ｖ４－Ｖ１に対してドレイン電流が０に収束するように、その閾値電圧Ｖｔ
ｈがＶ４－Ｖ１に補正されることとなる。ノードＢとノードＣの電位差Ｖ０－Ｖ２は、容
量素子１３に印加される。That is, when the potential difference between the node B and the node C is V0-V2, the transistor 11 has its threshold voltage Vt
The potential difference V0-V2 between the node B and the node C is applied to the capacitance element 13.
次いで、期間ｔ３では、配線ＧＬａにハイレベルの電位が与えられ、配線ＧＬｂにローレ
ベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線ＧＬｄにハイレ
ベルの電位が与えられる。よって、トランジスタ１５ｔ及びトランジスタ１７ｔがオンと
なり、トランジスタ１６ｔ、及びトランジスタ１９ｔはオフとなる。Next, in a period t3, a high-level potential is applied to the wiring GLa, a low-level potential is applied to the wiring GLb, a low-level potential is applied to the wiring GLc, and a high-level potential is applied to the wiring GLd. As a result, the transistors 15t and 17t are turned on, and the transistors 16t and 19t are turned off.
また、配線ＶＬには電位Ｖａｎｏが、配線ＳＬには、画像情報が含まれる電位Ｖｄａｔａ
が、配線ＩＬには電位Ｖ１がそれぞれ与えられている。そして、ノードＢはフローティン
グの状態にあるので、ノードＣが電位Ｖ２から電位Ｖ１に変化することで、容量素子１３
によりノードＢは電位Ｖ０から電位Ｖ０＋Ｖ１－Ｖ２に変化する。そして、容量素子１３
には電位差Ｖ０－Ｖ２が保持されているため、トランジスタ１１の閾値電圧ＶｔｈはＶ４
－Ｖ１に維持されている。また、ノードＡに電位Ｖｄａｔａが与えられ、トランジスタ１
１のゲート電圧はＶｄａｔａ－Ｖ１となる。The wiring VL is supplied with a potential Vano, and the wiring SL is supplied with a potential Vdata containing image information.
The potential V1 is applied to the wiring IL. Since the node B is in a floating state, the potential of the node C changes from the potential V2 to the potential V1, and the potential of the capacitor 13
As a result, the potential at node B changes from V0 to V0+V1-V2.
Since the potential difference V0-V2 is maintained at V4, the threshold voltage Vth of the transistor 11 is V4.
The potential Vdata is applied to the node A, and the potential Vdata is maintained at −V1.
The gate voltage of 1 is Vdata-V1.
次いで、期間ｔ４では、配線ＧＬａにローレベルの電位が与えられ、配線ＧＬｂにローレ
ベルの電位が与えられ、配線ＧＬｃにハイレベルの電位が与えられ、配線ＧＬｄにローレ
ベルの電位が与えられる。よって、トランジスタ１９ｔがオンとなり、トランジスタ１５
ｔ、トランジスタ１６ｔ、及びトランジスタ１７ｔはオフとなる。Next, in a period t4, a low-level potential is applied to the wiring GLa, a low-level potential is applied to the wiring GLb, a high-level potential is applied to the wiring GLc, and a low-level potential is applied to the wiring GLd. Therefore, the transistor 19t is turned on, and the transistor 15
t, transistor 16t, and transistor 17t are turned off.
また、配線ＶＬには電位Ｖａｎｏが、発光素子１４の共通電極に電気的に接続された配線
ＣＬには電位Ｖｃａｔが、それぞれ与えられている。期間ｔ４では、トランジスタ１９ｔ
がオンになることで、ノードＣの電位が変動し、電位Ｖ３になると、ノードＡは電位Ｖｄ
ａｔａ＋Ｖ３－Ｖ１、ノードＢは電位Ｖ０－Ｖ２＋Ｖ３となる。ノードＡ、ノードＢ、及
びノードＣの電位が変化しても、容量素子１３には電位差Ｖ０－Ｖ２が保持されており、
容量素子１８には電位差Ｖｄａｔａ－Ｖ１が保持されている。そして、配線ＶＬと配線Ｃ
Ｌの間には、トランジスタ１１のゲート電圧に対応する値のドレイン電流が流れる。発光
素子１４の輝度は、上記ドレイン電流の値に従って定まる。A potential Vano is applied to the wiring VL, and a potential Vcat is applied to the wiring CL electrically connected to the common electrode of the light-emitting element 14.
When the potential at node C changes to V3, node A is at Vd
The potential of node A is V0-V2+V3, and the potential of node B is V0-V2+V3. Even if the potentials of nodes A, B, and C change, the potential difference V0-V2 is held in the capacitor 13.
The capacitance element 18 holds a potential difference Vdata-V1.
A drain current of a value corresponding to the gate voltage of the transistor 11 flows between L and L. The luminance of the light emitting element 14 is determined according to the value of the drain current.
なお、図１４（Ｂ）に示した画素１０を有する発光装置では、トランジスタ１１のソース
及びドレインの他方と、トランジスタ１１の第２のゲートとが電気的に分離しているので
、それぞれの電位を個別に制御することができる。そのため、トランジスタ１１がノーマ
リオンである場合に、すなわちトランジスタ１１の元の閾値電圧Ｖｔｈ０がマイナスの値
を有している場合に、期間ｔ２においてトランジスタ１１のソース及びドレインの一方の
電位が第２のゲートの電位Ｖ０よりも高くなるまで、容量素子１３に電荷を蓄積すること
ができる。よって、本発明の一態様に係る発光装置では、トランジスタ１１がノーマリオ
ンであっても、期間ｔ２において、ゲート電圧Ｖ４－Ｖ１に対してドレイン電流が０に収
束するように、その閾値電圧ＶｔｈをＶ４－Ｖ１に補正することができる。14B , the other of the source and drain of the transistor 11 and the second gate of the transistor 11 are electrically isolated from each other, allowing the potentials of the source and drain to be controlled individually. Therefore, when the transistor 11 is normally on, that is, when the original threshold voltage Vth0 of the transistor 11 has a negative value, charge can be accumulated in the capacitor 13 until the potential of one of the source and drain of the transistor 11 becomes higher than the potential V0 of the second gate during the period t2. Therefore, in the light-emitting device according to one embodiment of the present invention, even when the transistor 11 is normally on, the threshold voltage Vth can be corrected to V4-V1 during the period t2 so that the drain current converges to 0 relative to the gate voltage V4-V1.
したがって、トランジスタ１１のソース及びドレインの他方と、トランジスタ１１の第２
のゲートとが電気的に分離している、図１４（Ａ）、図１４（Ｂ）、図１５（Ｂ）に示す
画素１０を有する発光装置では、例えばトランジスタ１１の半導体膜に酸化物半導体を用
いた場合などに、トランジスタ１１がノーマリオンとなっても、表示ムラを低減でき、高
い画質の表示を行うことができる。Therefore, the other of the source and drain of the transistor 11 and the second
In a light-emitting device having the pixel 10 shown in FIGS. 14A, 14B, and 15B in which the gate of the transistor 11 is electrically isolated from the gate of the transistor 11, for example, when an oxide semiconductor is used for the semiconductor film of the transistor 11, even if the transistor 11 is normally on, display unevenness can be reduced and high-quality display can be achieved.
以上が、内部補正を含んだ、画素１０の動作例に相当する。次いで、内部補正に加えて、
閾値電圧のばらつきに起因する画素１０間の輝度のばらつきを、外部補正により抑える場
合の、画素１０の動作について説明する。The above corresponds to an example of the operation of the pixel 10 including the internal correction.
The operation of the pixel 10 when variations in luminance among the pixels 10 due to variations in threshold voltage are suppressed by external correction will be described.
図１４（Ｂ）に示す画素１０を例に挙げて、内部補正に加えて外部補正を行う場合、期間
ｔ１乃至期間ｔ４までは、図１６に示すタイミングチャートと同様に、上述した説明に従
って画素１０は動作する。Taking the pixel 10 shown in Figure 14 (B) as an example, when external correction is performed in addition to internal correction, the pixel 10 operates in accordance with the above-mentioned description from period t1 to period t4, similar to the timing chart shown in Figure 16.
次いで、期間ｔ４後の期間ｔ５では、配線ＧＬａにローレベルの電位が与えられ、配線Ｇ
Ｌｂにローレベルの電位が与えられ、配線ＧＬｃにローレベルの電位が与えられ、配線Ｇ
Ｌｄにハイレベルの電位が与えられる。よって、トランジスタ１７ｔがオンとなり、トラ
ンジスタ１５ｔ、トランジスタ１６ｔ、及びトランジスタ１９ｔはオフとなる。Next, in a period t5 after the period t4, a low-level potential is applied to the wiring GLa.
A low-level potential is applied to the wiring GLb, a low-level potential is applied to the wiring GLc, and a low-level potential is applied to the wiring G
A high-level potential is applied to Ld, so that the transistor 17t is turned on and the transistors 15t, 16t, and 19t are turned off.
また、配線ＶＬには電位Ｖａｎｏが、配線ＩＬには電位Ｖ１がそれぞれ与えられている。
さらに、配線ＩＬは、モニター回路に電気的に接続される。A potential Vano is applied to the wiring VL, and a potential V1 is applied to the wiring IL.
Furthermore, the wiring IL is electrically connected to a monitor circuit.
上記動作により、トランジスタ１１のドレイン電流は、トランジスタ１７ｔ及び配線ＩＬ
を介して、モニター回路に供給される。モニター回路は、配線ＩＬに流れたドレイン電流
を用いて、当該ドレイン電流の値を情報として含む信号を生成する。そして、本発明の一
態様にかかる発光装置では、上記信号を用いて、画素１０に供給される画像信号の電位Ｖ
ｄａｔａの値を、補正することができる。By the above operation, the drain current of the transistor 11 flows through the transistor 17t and the wiring IL
The drain current flowing through the wiring IL is supplied to a monitor circuit via the wiring IL. The monitor circuit generates a signal including the value of the drain current as information, using the signal. In the light-emitting device according to one embodiment of the present invention, the potential V of the image signal supplied to the pixel 10 is calculated using the signal.
The value of data can be corrected.
なお、期間ｔ５において行われる外部補正の動作は、期間ｔ４の後、常に行う必要はない
。例えば、発光装置において、期間ｔ１乃至期間ｔ４の動作を複数回繰り返した後に、期
間ｔ５の動作を行うようにしても良い。また、一行の画素１０において期間ｔ５の動作を
行った後、最小の階調値０に対応する画像信号を、当該動作を行った一行の画素１０に書
き込むことで、発光素子１４を非発光の状態にした後、次の行の画素１０において、期間
ｔ５の動作を行うようにしても良い。It should be noted that the external correction operation performed in period t5 does not always need to be performed after period t4. For example, in a light-emitting device, the operation in period t5 may be performed after the operations in periods t1 to t4 are repeated multiple times. Furthermore, after the operation in period t5 is performed on one row of pixels 10, an image signal corresponding to the minimum gradation value 0 may be written to the pixels 10 in the row that performed the operation, thereby putting the light-emitting elements 14 into a non-emitting state, and then the operation in period t5 may be performed on the pixels 10 in the next row.
なお、図１４（Ａ）に示す画素１０の場合も、図１６に示す配線ＧＬａ、配線ＧＬｂ、配
線ＧＬｄ、及び配線ＳＬに与えられる電位のタイミングチャートに従って、同様に動作さ
せることができる。また、外部補正の動作も、図１４（Ｂ）に示す画素と同様に行うこと
ができる。ただし、図１４（Ａ）に示す画素１０の場合、期間ｔ２において、トランジス
タ１１のドレイン電流が発光素子１４に流れないように、電位Ｖ０を、発光素子１４の閾
値電圧Ｖｔｈｅ、及びトランジスタ１５ｔの閾値電圧Ｖｔｈを、電位Ｖｃａｔに加算した
電位よりも低くすることが望ましい。14A can also be operated in the same manner according to the timing chart of potentials applied to the wirings GLa, GLb, GLd, and SL shown in FIG. 16. The external correction operation can also be performed in the same manner as the pixel shown in FIG. 14B. However, in the pixel 10 shown in FIG. 14A, it is preferable to set the potential V0 lower than the potential obtained by adding the threshold voltage Vthe of the light-emitting element 14 and the threshold voltage Vth of the transistor 15t to the potential Vcat during the period t2 so that the drain current of the transistor 11 does not flow to the light-emitting element 14.
また、図１５（Ａ）に示す画素１０の場合も、図１６に示す配線ＧＬａ、配線ＧＬｂ、配
線ＧＬｃ、配線ＧＬｄ、及び配線ＳＬに与えられる電位のタイミングチャートに従って、
同様に動作させることができる。また、外部補正の動作も、図１４（Ｂ）に示す画素と同
様に行うことができる。15A , potentials applied to the wirings GLa, GLb, GLc, GLd, and SL are also applied according to the timing chart of FIG. 16 .
The external correction operation can also be performed in the same manner as the pixel shown in FIG.
また、図１５（Ｂ）に示す画素１０の場合も、図１６に示す配線ＧＬａ、配線ＧＬｂ、配
線ＧＬｃ、及び配線ＳＬに与えられる電位のタイミングチャートに従って、同様に動作さ
せることができる。また、外部補正の動作も、図１４（Ｂ）に示す画素と同様に行うこと
ができる。15B can be operated in the same manner according to the timing chart of potentials applied to the wirings GLa, GLb, GLc, and SL shown in Fig. 16. The external correction operation can also be performed in the same manner as in the pixel shown in Fig. 14B.
〈トランジスタの構成例１〉
次いで、チャネル形成領域が酸化物半導体膜で形成されているトランジスタ（ＯＳトラン
ジスタ）について説明する。<Transistor Configuration Example 1>
Next, a transistor in which a channel formation region is formed using an oxide semiconductor film (OS transistor) will be described.
図２７（Ａ）、図２７（Ｂ）および図２７（Ｃ）に、デバイス構造の異なる３つのトラン
ジスタ（ＴＡ１、ＴＡ２、ＴＢ１）の上面図（レイアウト図）と、それぞれの回路記号を
示す。図２８は、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）の断面図である。トランジス
タＴＡ１のａ１－ａ２線およびｂ１－ｂ２線による断面図、トランジスタＴＡ２のａ３－
ａ４線およびｂ３－ｂ４線による断面図、ならびにトランジスタＴＢ１のａ５－ａ６線、
ｂ５－ｂ６線による断面図を、図２８（Ａ）、図２８（Ｂ）に示す。これらトランジスタ
のチャネル長方向の断面構造が、図２８（Ａ）に示され、同チャネル幅方向の断面構造が
図２８（Ｂ）に示されている。27(A), 27(B), and 27(C) show top views (layout diagrams) of three transistors (TA1, TA2, TB1) with different device structures and their respective circuit symbols. FIG. 28 is a cross-sectional view of the transistors (TA1, TA2, TB1). It shows a cross-sectional view of the transistor TA1 taken along the a1-a2 line and the b1-b2 line, and a cross-sectional view of the transistor TA2 taken along the a3-a2 line.
Cross-sectional views taken along lines a4 and b3-b4, and lines a5-a6 of the transistor TB1;
Cross-sectional views taken along line b5-b6 are shown in Figures 28(A) and 28(B). The cross-sectional structures of these transistors in the channel length direction are shown in Figure 28(A), and the cross-sectional structures in the channel width direction are shown in Figure 28(B).
図２８（Ａ）、図２８（Ｂ）に示すように、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）は
、同一絶縁表面上に集積されており、これらのトランジスタは、同一の作製工程で作成す
ることが可能である。なお、ここでは、デバイス構造の明瞭化のため、各トランジスタの
ゲート（Ｇ）、ソース（Ｓ）、およびドレイン（Ｄ）への電位や電源の供給するための配
線との電気的な接続は省略している。28A and 28B, the transistors (TA1, TA2, and TB1) are integrated on the same insulating surface, and these transistors can be fabricated using the same fabrication process. Note that, in order to clarify the device structure, electrical connections between the gate (G), source (S), and drain (D) of each transistor and wiring for supplying potential and power are omitted here.
トランジスタＴＡ１（図２７（Ａ））、トランジスタＴＡ２（図２７（Ｂ））は、ゲート
（Ｇ）とバックゲート（ＢＧ）を有するトランジスタである。ゲート（Ｇ）及びバックゲ
ート（ＢＧ）は、いずれか一方が第１のゲートに相当し、他方が第２のゲートに相当する
。トランジスタＴＡ１、トランジスタＴＡ２はバックゲートをゲートに接続した構造とし
ている。トランジスタＴＢ１（図２７（Ｃ））は、ＢＧを有さないトランジスタである。
図２８に示すように、これらのトランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）は、基板３０に
形成されている。以下、図２７、図２８を参照して、これらのトランジスタの構成を説明
する。The transistor TA1 (FIG. 27A) and the transistor TA2 (FIG. 27B) are transistors having a gate (G) and a back gate (BG). One of the gate (G) and the back gate (BG) corresponds to a first gate, and the other corresponds to a second gate. The transistors TA1 and TA2 have a structure in which the back gate is connected to the gate. The transistor TB1 (FIG. 27C) is a transistor without a back gate.
28, these transistors (TA1, TA2, TB1) are formed on a substrate 30. The configuration of these transistors will be described below with reference to FIGS.
（トランジスタＴＡ１）
トランジスタＴＡ１は、ゲート電極ＧＥ１、ソース電極ＳＥ１、ドレイン電極ＤＥ１、バ
ックゲート電極ＢＧＥ１、および酸化物半導体膜ＯＳ１を有する。(Transistor TA1)
The transistor TA1 includes a gate electrode GE1, a source electrode SE1, a drain electrode DE1, a backgate electrode BGE1, and an oxide semiconductor film OS1.
以下の説明において、トランジスタＴＡ１をＴＡ１と呼ぶ、バックゲートをＢＧと呼ぶ、
酸化物半導体膜ＯＳ１をＯＳ１や膜ＯＳ１と呼ぶなど、素子や素子の構成要素を省略して
呼ぶ場合がある。また、信号、電位、回路などについても同様に省略する場合がある。In the following description, the transistor TA1 will be referred to as TA1, and the back gate will be referred to as BG.
An element or a component of an element may be abbreviated, such as an oxide semiconductor film OS1 being referred to as OS1 or a film OS1. Similarly, a signal, a potential, a circuit, and the like may also be abbreviated.
また、本実施の形態では、ＯＳトランジスタのチャネル長は、ソース電極とドレイン電極
間の距離とする。また、ＯＳトランジスタのチャネル幅は、酸化物半導体膜とゲート電極
が重なる領域でのソース電極またはドレイン電極の幅とする。トランジスタＴＡ１のチャ
ネル長は、Ｌａ１であり、チャネル幅はＷａ１である。In this embodiment, the channel length of an OS transistor is the distance between the source electrode and the drain electrode. The channel width of an OS transistor is the width of the source or drain electrode in a region where the oxide semiconductor film overlaps with the gate electrode. The channel length of transistor TA1 is La1, and the channel width is Wa1.
膜ＯＳ１は、絶縁膜３４を介して電極ＧＥ１と重なっている。膜ＯＳ１の上面および側面
に接して一対の電極（ＳＥ１、ＤＥ１）が形成されている。図２７（Ａ）に示すように、
膜ＯＳ１は、電極ＧＥ１および一対の電極（ＳＥ１、ＤＥ１）と重ならない部分を有して
いる。膜ＯＳ１は、チャネル長方向の長さがチャネル長Ｌａ１よりも長く、かつチャネル
幅方向の長さがチャネル幅Ｗａ１よりも長い。The film OS1 overlaps with the electrode GE1 via the insulating film 34. A pair of electrodes (SE1, DE1) are formed in contact with the top and side surfaces of the film OS1. As shown in FIG.
The film OS1 has a portion that does not overlap with the electrode GE1 and the pair of electrodes (SE1, DE1). The length of the film OS1 in the channel length direction is longer than the channel length La1, and the length of the film OS1 in the channel width direction is longer than the channel width Wa1.
膜ＯＳ１、電極ＧＥ１、電極ＳＥ１および電極ＤＥ１を覆って、絶縁膜３５が形成されて
いる。絶縁膜３５上に電極ＢＧＥ１が形成されている。電極ＢＧＥ１は、膜ＯＳ１および
電極ＧＥ１と重なるように設けられている。ここでは、一例として、電極ＧＥ１と同じ形
状で、同じ位置に配置されるように電極ＢＧＥ１を設けている。電極ＢＧＥ１は、絶縁膜
３４絶縁膜３５および絶縁膜３６を貫通する開口ＣＧ１において、電極ＧＥ１に接してい
る。この構造により、トランジスタＴＡ１のゲートとバックゲートが電気的に接続される
。An insulating film 35 is formed to cover the film OS1, the electrode GE1, the electrode SE1, and the electrode DE1. An electrode BGE1 is formed on the insulating film 35. The electrode BGE1 is provided so as to overlap the film OS1 and the electrode GE1. Here, as an example, the electrode BGE1 is provided so as to have the same shape as the electrode GE1 and be disposed in the same position as the electrode GE1. The electrode BGE1 contacts the electrode GE1 at an opening CG1 that penetrates the insulating films 34, 35, and 36. With this structure, the gate and back gate of the transistor TA1 are electrically connected.
バックゲート電極ＢＧＥ１をゲート電極ＧＥ１に接続することで、トランジスタＴＡ１の
オン電流を増加させることができる。バックゲートＢＧＥ１を設けることで、トランジス
タＴＡ１の強度を向上させることができる。基板３０の曲げ等の変形に対して、電極ＢＧ
Ｅ１が補強部材となってトランジスタＴＡ１を壊れにくくすることができる。By connecting the back gate electrode BGE1 to the gate electrode GE1, the on-current of the transistor TA1 can be increased. By providing the back gate BGE1, the strength of the transistor TA1 can be improved.
E1 acts as a reinforcing member to make the transistor TA1 less likely to break.
チャネル形成領域を含む膜ＯＳ１は多層構造であり、ここでは、一例として３つの酸化物
半導体膜（３１、３２、３３）でなる３層構造としている。膜ＯＳ１を構成する酸化物半
導体膜は、少なくとも１つ同じ金属元素を含む金属酸化物膜であることが好ましく、Ｉｎ
を含むことが特に好ましい。トランジスタの半導体膜を構成することが可能なＩｎを含む
金属酸化物としては、Ｉｎ－Ｇａ酸化物膜、Ｉｎ－Ｍ－Ｚｎ酸化物膜（ＭはＡｌ、Ｇａ、
Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）が代表的である。また、このような金属酸化物膜に
他の元素や材料を添加した膜を用いることもできる。The film OS1 including the channel formation region has a multilayer structure, and here, as an example, it has a three-layer structure including three oxide semiconductor films (31, 32, and 33). The oxide semiconductor films constituting the film OS1 are preferably metal oxide films containing at least one of the same metal element, and In
As a metal oxide containing In that can be used to form a semiconductor film of a transistor, an In—Ga oxide film, an In-M-Zn oxide film (where M is Al, Ga,
Typically, the metal oxide film is made of a metal such as Y, Zr, La, Ce, or Nd. Films in which other elements or materials are added to such metal oxide films can also be used.
『３２』は、トランジスタＴＡ１のチャネル形成領域を構成する膜である。また、『３３
』は、後述するトランジスタＴＡ２およびトランジスタＴＢ１のチャネル形成領域を構成
する膜でもある。そのため、トランジスタＴＡ２およびトランジスタＴＢ１に要求される
電気的特性（例えば、電界効果移動度、しきい値電圧など）に応じて、適切な組成の酸化
物半導体膜を用いればよい。例えば、『３３』にチャネルが形成されるように、酸化物半
導体膜３１－３２の主成分である金属元素の組成を調節することが好ましい。"32" is a film that forms the channel forming region of the transistor TA1.
" 33 " also constitutes a channel formation region of the transistor TA2 and the transistor TB1, which will be described later. Therefore, an oxide semiconductor film with an appropriate composition may be used depending on the electrical characteristics (e.g., field-effect mobility, threshold voltage, etc.) required for the transistor TA2 and the transistor TB1. For example, it is preferable to adjust the composition of the metal element that is the main component of the oxide semiconductor films 31 and 32 so that a channel is formed at " 33 ".
トランジスタＴＡ１において、『３２』にチャネルが形成されるようにすることで、チャ
ネル形成領域が絶縁膜３４、３５に接しないようにすることができる。また、酸化物半導
体膜３１－３２を少なくとも１つ同じ金属元素を含む金属酸化物膜とすることで、『３２
』と『３１』の界面、および『３２』と『３３』の界面において、界面散乱が起こりにく
くすることができる。これにより、トランジスタＴＡ１の電界効果移動度をトランジスタ
ＴＡ２やトランジスタＴＢ１よりも高くすることができる、また、オン状態でのドレイン
電流（オン電流）を増加させることができる。In the transistor TA1, by forming a channel in the region "32", the channel formation region can be prevented from contacting the insulating films 34 and 35. In addition, by using metal oxide films containing at least one of the same metal element as the oxide semiconductor films 31 and 32, the region "32" can be prevented from contacting the insulating films 34 and 35.
This makes it possible to make it difficult for interface scattering to occur at the interface between " and " 31 " and the interface between " 32 " and " 33 ". This makes it possible to make the field-effect mobility of transistor TA1 higher than that of transistor TA2 and transistor TB1, and also to increase the drain current (on-current) in the on-state.
（トランジスタＴＡ２）
トランジスタＴＡ２は、ゲート電極ＧＥ２、ソース電極ＳＥ２、ドレイン電極ＤＥ２、バ
ックゲート電極ＢＧＥ２、および酸化物半導体膜ＯＳ２を有する。電極ＢＧＥ２は、絶縁
膜３４乃至絶縁膜３６を貫通する開口ＣＧ２において電極ＧＥ２に接している。トランジ
スタＴＡ２は、トランジスタＴＡ１の変形例であり、膜ＯＳ２が酸化物半導体膜３３でな
る単層構造である点でトランジスタＴＡ１と異なり、その他については同様である。ここ
では、トランジスタＴＡ２のチャネル長Ｌａ２、チャネル幅Ｗａ２は、トランジスタＴＡ
１のチャネル長Ｌａ１、チャネル幅Ｗａ１と等しくなるようにしている。(Transistor TA2)
The transistor TA2 includes a gate electrode GE2, a source electrode SE2, a drain electrode DE2, a backgate electrode BGE2, and an oxide semiconductor film OS2. The electrode BGE2 is in contact with the electrode GE2 through an opening CG2 that penetrates the insulating films 34 to 36. The transistor TA2 is a modified example of the transistor TA1, and is similar to the transistor TA1 except that the film OS2 has a single-layer structure formed of the oxide semiconductor film 33. Here, the channel length La2 and the channel width Wa2 of the transistor TA2 are the same as those of the transistor TA1.
The channel length La1 and the channel width Wa1 of the first transistor are set equal to each other.
（トランジスタＴＢ１）
トランジスタＴＢ１は、ゲート電極ＧＥ３、ソース電極ＳＥ３、ドレイン電極ＤＥ３およ
び酸化物半導体膜ＯＳ３を有する。トランジスタＴＢ１は、トランジスタＴＡ２の変形例
である。トランジスタＴＡ２と同様に、膜ＯＳ３が酸化物半導体膜３３でなる単層構造で
ある。トランジスタＴＡ２とは、バックゲート電極を有していない点で異なる。また、膜
ＯＳ３および電極（ＧＥ３、ＳＥ３、ＤＥ３）のレイアウトが異なる。図２７（Ｃ）に示
すように、膜ＯＳ３は、電極ＧＥ３と重なっていない領域は、電極ＳＥ３または電極ＤＥ
３の何れかと重なっている。そのため、トランジスタＴＢ１のチャネル幅Ｗｂ１は、膜Ｏ
Ｓ３の幅で決定されている。チャネル長Ｌｂ１は、トランジスタＴＡ２と同様、電極ＳＥ
３と電極ＤＥ３間の距離で決定され、ここでは、トランジスタＴＡ２のチャネル長Ｌａ２
よりも長くしている。(Transistor TB1)
The transistor TB1 has a gate electrode GE3, a source electrode SE3, a drain electrode DE3, and an oxide semiconductor film OS3. The transistor TB1 is a modified example of the transistor TA2. Like the transistor TA2, the film OS3 has a single-layer structure made of an oxide semiconductor film 33. The transistor TB1 differs from the transistor TA2 in that it does not have a back gate electrode. The layout of the film OS3 and the electrodes (GE3, SE3, DE3) is also different. As shown in FIG. 27C , the region of the film OS3 that does not overlap with the electrode GE3 is covered by the electrode SE3 or the electrode DE3.
3. Therefore, the channel width Wb1 of the transistor TB1 is
The channel length Lb1 is determined by the width of the electrode SE, as in the transistor TA2.
3 and the electrode DE3, and here, the channel length La2 of the transistor TA2
It's longer than that.
［絶縁膜］
絶縁膜３４、絶縁膜３５および絶縁膜３６は、基板３０のトランジスタ（ＴＡ１、ＴＡ２
、ＴＢ１）が形成される領域全体に形成される膜である。絶縁膜３４、絶縁膜３５、及び
絶縁膜３６は、単層あるいは複数層の絶縁膜で形成される。絶縁膜３４は、トランジスタ
（ＴＡ１、ＴＡ２、ＴＢ１）のゲート絶縁膜を構成する膜である。また、絶縁膜３５およ
び絶縁膜３６は、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）のバックチャネル側のゲート
絶縁膜を構成する膜である。また、最上面の絶縁膜３６は、基板３０に形成されるトラン
ジスタの保護膜として機能するような材料で形成することが好ましい。絶縁膜３６は適宜
設ければよい。３層目の電極ＢＧＥ１と２層目の電極（ＳＥ１、ＤＥ１）を絶縁するため
に、これらの間に少なくとも１層絶縁膜が存在していればよい。[Insulating film]
The insulating films 34, 35, and 36 are formed on the transistors (TA1, TA2
, TB1) are formed. The insulating films 34, 35, and 36 are formed of a single layer or multiple layers of insulating films. The insulating film 34 is a film that constitutes the gate insulating film of the transistors (TA1, TA2, TB1). The insulating films 35 and 36 are films that constitute the gate insulating film on the back channel side of the transistors (TA1, TA2, TB1). The insulating film 36 on the top surface is preferably formed of a material that functions as a protective film for the transistors formed on the substrate 30. The insulating film 36 may be provided as appropriate. In order to insulate the third-layer electrode BGE1 from the second-layer electrodes (SE1, DE1), it is sufficient that at least one insulating film layer exists between them.
絶縁膜３４乃至絶縁膜３６は、単層の絶縁膜で、または２層以上の多層の絶縁膜で形成す
ることができる。これら絶縁膜３４乃至絶縁膜３６を構成する絶縁膜としては、酸化アル
ミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、
酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等でなる膜があげられ
る。また、これらの絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法または
ＰＬＤ法を用いて形成することができる。The insulating films 34 to 36 can be formed of a single layer insulating film or a multilayer insulating film of two or more layers. Examples of insulating films constituting the insulating films 34 to 36 include aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide,
Examples of the insulating film include films made of lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide, etc. These insulating films can be formed by sputtering, CVD, MBE, ALD, or PLD.
［酸化物半導体膜］
ここでは、ＯＳトランジスタの半導体膜を構成する酸化物半導体膜について説明する。膜
ＯＳ１にように半導体膜を多層構造とする場合、これらを構成する酸化物半導体膜は、少
なくとも１つ同じ金属元素を含む金属酸化物膜であることが好ましく、Ｉｎを含むことが
好ましい。[Oxide semiconductor film]
Here, an oxide semiconductor film that forms a semiconductor film of an OS transistor will be described. When a semiconductor film has a multilayer structure like the film OS1, the oxide semiconductor films that form the multilayer structure are preferably metal oxide films containing at least one of the same metal elements, and preferably contain In.
例えば、『３１』がＩｎ－Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子数比よりも
小さくする。Ｉｎ－Ｍ－Ｚｎ酸化物膜（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、または
Ｎｄ）の場合、Ｉｎの原子数比をＭの原子数比よりも小さくする。この場合、Ｚｎの原子
数比が最も大きくなるようにすることができる。For example, if "31" is an In-Ga oxide film, the atomic ratio of In is made smaller than the atomic ratio of Ga. If it is an In-M-Zn oxide film (M is Al, Ga, Y, Zr, La, Ce, or Nd), the atomic ratio of In is made smaller than the atomic ratio of M. In this case, the atomic ratio of Zn can be made the largest.
例えば、『３２』がＩｎ－Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子数比よりも
大きくする。Ｉｎ－Ｍ－Ｚｎ酸化物膜の場合、Ｉｎの原子数比をＭの原子数比よりも大き
くする。Ｉｎ－Ｍ－Ｚｎ酸化物膜では、Ｉｎの原子数比がＭおよびＺｎの原子数比よりも
大きくすることが好ましい。For example, when "32" is an In-Ga oxide film, the atomic ratio of In is made larger than the atomic ratio of Ga. When it is an In-M-Zn oxide film, the atomic ratio of In is made larger than the atomic ratio of M. In the In-M-Zn oxide film, it is preferable that the atomic ratio of In is made larger than the atomic ratios of M and Zn.
例えば、『３３』がＩｎ－Ｇａ酸化物膜の場合、Ｉｎの原子数比をＧａの原子数比と同じ
にする、または小さくする。Ｉｎ－Ｍ－Ｚｎ酸化物膜の場合、Ｉｎの原子数比をＭの原子
数比と同じにする。この場合、Ｚｎの原子数比が、ＩｎおよびＭよりも大きくすることが
できる。ここでは、『３３』は、後述するトランジスタＴＡ２、トランジスタＴＢ１のチ
ャネル形成領域を構成する膜でもある。For example, if "33" is an In--Ga oxide film, the atomic ratio of In is made the same as or smaller than the atomic ratio of Ga. If it is an In-M-Zn oxide film, the atomic ratio of In is made the same as the atomic ratio of M. In this case, the atomic ratio of Zn can be made larger than those of In and M. Here, "33" is also a film that constitutes the channel formation regions of transistors TA2 and TB1, which will be described later.
酸化物半導体膜３１乃至酸化物半導体膜３３の原子数比は、スパッタリング法で成膜する
場合は、ターゲットの構成材料の原子数比等を調節することで可能である。また、ＣＶＤ
法で成膜する場合は、原料ガスの流量比などを調節することで可能である。以下、酸化物
半導体膜３１乃至酸化物半導体膜３３として、スパッタリング法でＩｎ－Ｍ－Ｚｎ酸化物
膜を形成する場合を例に、成膜に使用されるターゲットについて述べる。これらの膜を成
膜するために、Ｉｎ－Ｍ－Ｚｎ酸化物でなるターゲットが用いられる。When the oxide semiconductor films 31 to 33 are formed by a sputtering method, the atomic ratio of the oxide semiconductor films 31 to 33 can be adjusted by adjusting the atomic ratio of constituent materials of the target.
When the oxide semiconductor films 31 to 33 are formed by sputtering, the target used for the film formation can be adjusted by adjusting the flow rate ratio of source gases, etc. Hereinafter, a target used for the film formation will be described taking as an example a case where In-M-Zn oxide films are formed by sputtering as the oxide semiconductor films 31 to 33. A target made of In-M-Zn oxide is used to form these films.
『３１』のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とする
と、ｘ１／ｙ１は、１／６以上１未満であることが好ましい。また、ｚ１／ｙ１は、１／
３以上６以下、さらには１以上６以下であることが好ましい。If the atomic ratio of the metal elements of the target "31" is In:M:Zn=x1:y1:z1, then x1/y1 is preferably 1/6 or more and less than 1. Furthermore, z1/y1 is preferably 1/6 or more and less than 1.
It is preferably 3 or more and 6 or less, and more preferably 1 or more and 6 or less.
ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ
：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、
Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：
６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：
５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝
１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。Typical examples of the atomic ratio of the metal elements in the target are In:M:Zn=1:3:2, In
:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8,
In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:
6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:
5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=
Examples include In:M:Zn=1:5:8, In:M:Zn=1:6:8, etc.
『３２』のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とする
と、ｘ２／ｙ２は、１より大きく６以下であることが好ましい。また、ｚ２／ｙ２は１よ
り大きく６以下であることが好ましい。ターゲットの金属元素の原子数比の代表例として
は、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚ
ｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝３：１：３、Ｉｎ：Ｍ
：Ｚｎ＝３：１：４等がある。If the atomic ratio of the metal elements of the target "32" is In:M:Zn = x2:y2:z2, then x2/y2 is preferably greater than 1 and equal to or less than 6. Also, z2/y2 is preferably greater than 1 and equal to or less than 6. Representative examples of atomic ratios of the metal elements of the target include In:M:Zn = 2:1:1.5, In:M:Zn = 2:1:2.3, In:M:Z
n=2:1:3, In:M:Zn=3:1:2, In:M:Zn=3:1:3, In:M
:Zn=3:1:4 etc.
『３３』のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３とする
と、ｘ３／ｙ３は、１／６以上１以下であることが好ましい。また、ｚ３／ｙ３は、１／
３以上６以下、さらには１以上６以下であることが好ましい。ターゲットの金属元素の原
子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．
２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：
３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝
１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚ
ｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ
：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等があ
る。If the atomic ratio of the metal elements of the target "33" is In:M:Zn=x3:y3:z3, it is preferable that x3/y3 is 1/6 or more and 1 or less. Also, z3/y3 is 1/6 or more and 1 or less.
It is preferably 3 or more and 6 or less, and more preferably 1 or more and 6 or less. Typical examples of the atomic ratio of the metal elements in the target include In:M:Zn=1:1:1, In:M:Zn=1:1:1.
2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:
3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=
1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Z
n=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M
:Zn=1:5:7, In:M:Zn=1:5:8, In:M:Zn=1:6:8, etc.
Ｉｎ－Ｍ－Ｚｎ酸化物膜の成膜用ターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：
Ｚｎ＝ｘ：ｙ：ｚとした場合、１≦ｚ／ｙ≦６とすることで、Ｉｎ－Ｍ－Ｚｎ酸化物膜と
してＣＡＡＣ－ＯＳ膜が形成されやすくなるため好ましい。なお、ＣＡＡＣ－ＯＳ膜につ
いては後述する。In the target for forming the In-M-Zn oxide film, the atomic ratio of the metal elements is In:M:
When Zn=x:y:z, it is preferable that 1≦z/y≦6 be satisfied, because a CAAC-OS film is easily formed as an In-M-Zn oxide film.
酸化物半導体膜３１乃至酸化物半導体膜３３としては、キャリア密度の低い酸化物半導体
膜を用いる。例えば、酸化物半導体膜３１乃至酸化物半導体膜３３として、キャリア密度
が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好まし
くは１×１０１３個／ｃｍ３以下の酸化物半導体膜を用いる。特に、酸化物半導体膜３１
乃至酸化物半導体膜３３として、キャリア密度が、８×１０１１個／ｃｍ３未満、より好
ましくは１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満で
あり、且つ、１×１０－９個／ｃｍ３以上の酸化物半導体膜を用いることが好ましい。As the oxide semiconductor films 31 to 33, oxide semiconductor films with low carrier density are used. For example, oxide semiconductor films with carrier density of 1×1017 /cm3 or less, preferably 1×1015 /cm3 or less, further preferably 1×1013 /cm3 or less are used as the oxide semiconductor films 31 to 33. In particular, the oxide semiconductor film 31
As the oxide semiconductor film 33, an oxide semiconductor film having a carrier density of less than 8×1011 /cm3 , more preferably less than 1×1011 /cm3 , further preferably less than 1×1010 /cm3 and 1×10−9 /cm3 or more is preferably used.
酸化物半導体膜３１乃至酸化物半導体膜３３として、不純物濃度が低く、欠陥準位密度の
低い酸化物半導体膜を用いることで、さらに優れた電気的特性を有するトランジスタを作
製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少
ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高
純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くする
ことができる場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトラ
ンジスタは、しきい値電圧がマイナスとなる電気的特性（ノーマリオンともいう。）にな
ることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、
欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性ま
たは実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅
が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電
極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラ
メータアナライザの測定限界以下、すなわち１×１０－１３Ａ以下という特性を得ること
ができる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電
気的特性の変動が小さく、信頼性の高いトランジスタとなる。不純物としては、水素、窒
素、アルカリ金属、またはアルカリ土類金属等がある。By using oxide semiconductor films with a low impurity concentration and a low density of defect states as the oxide semiconductor films 31 to 33, transistors with better electrical characteristics can be manufactured. Here, a low impurity concentration and a low density of defect states (few oxygen vacancies) are referred to as highly pure intrinsic or substantially highly pure intrinsic. A highly pure intrinsic or substantially highly pure intrinsic oxide semiconductor has few carrier generation sources, and therefore the carrier density can be reduced in some cases. Therefore, a transistor whose channel region is formed in the oxide semiconductor film rarely has electrical characteristics in which the threshold voltage is negative (also referred to as normally on). Furthermore, a highly pure intrinsic or substantially highly pure intrinsic oxide semiconductor film has the following characteristics:
Since the density of defect states is low, the density of trap states may also be low. Furthermore, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a significantly small off-state current. Even in an element having a channel width of 1×106 μm and a channel length L of 10 μm, the off-state current is below the measurement limit of a semiconductor parameter analyzer, i.e., 1×10−13 A or less, when the voltage between the source electrode and the drain electrode (drain voltage) is in the range of 1 V to 10 V. Therefore, a transistor having a channel region formed in the oxide semiconductor film exhibits small fluctuations in electrical characteristics and is highly reliable. Examples of impurities include hydrogen, nitrogen, alkali metals, and alkaline earth metals.
酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸
素が脱離した格子（または酸素が脱離した部分）に酸素欠損が形成される。当該酸素欠損
に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が
金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。
従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリオン特性とな
りやすい。Hydrogen contained in the oxide semiconductor film reacts with oxygen bonded to metal atoms to form water, and oxygen vacancies are formed in the lattice from which oxygen has been released (or in the portion from which oxygen has been released). When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. Furthermore, when some of the hydrogen bonds with oxygen bonded to metal atoms, electrons serving as carriers may be generated.
Therefore, a transistor including an oxide semiconductor containing hydrogen tends to have normally-on characteristics.
このため、酸化物半導体膜３１乃至酸化物半導体膜３３は酸素欠損と共に、水素ができる
限り低減されていることが好ましい。具体的には、酸化物半導体膜３１乃至酸化物半導体
膜３３において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａ
ｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、５×１０１９ａｔｏｍｓ
／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔ
ｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは
５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ
３以下とする。For this reason, it is preferable that the oxide semiconductor films 31 to 33 have oxygen vacancies and hydrogen reduced as much as possible. Specifically, the oxide semiconductor films 31 to 33 are analyzed by secondary ion mass spectrometry (SIMS).
The hydrogen concentration obtained by spectrometry was 5×1019 atoms
/cm3 or less, more preferably 1×1019 atoms/cm3 or less, 5×1018 at
ms/cm3 or less, preferably 1×1018 atoms/cm3 or less, more preferably 5×1017 atoms/cm3 or less, and even more preferably 1×1016 atoms/cm
The number must be3 or less.
酸化物半導体膜３１乃至酸化物半導体膜３３に第１４族元素の一つであるシリコンや炭素
が含まれると、膜中の酸素欠損が増加し、これらの膜がｎ型化してしまう。このため、酸
化物半導体膜３１乃至酸化物半導体膜３３におけるシリコンや炭素の濃度（二次イオン質
量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２
×１０１７ａｔｏｍｓ／ｃｍ３以下とする。When the oxide semiconductor films 31 to 33 contain silicon or carbon, which is one of the Group 14 elements, oxygen vacancies in the films increase, causing these films to become n-type. Therefore, the concentration of silicon or carbon in the oxide semiconductor films 31 to 33 (concentration obtained by secondary ion mass spectrometry) is set to 2×10 18 atoms/cm3 or less, preferably 2×1018 atoms/cm 3 or less.
×1017 atoms/cm3 or less.
また、酸化物半導体膜３１乃至酸化物半導体膜３３において、二次イオン質量分析法によ
り得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃ
ｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びア
ルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジ
スタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜３１乃至酸化物
半導体膜３３のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。In the oxide semiconductor films 31 to 33, the concentration of alkali metal or alkaline earth metal measured by secondary ion mass spectrometry was 1×1018 atoms/cm
The concentration of alkali metal or alkaline earth metal is set to 2×1016 atoms/cm3 or less, preferably 2×10 16 atoms/cm3 or less. When an alkali metal or alkaline earth metal is bonded to an oxide semiconductor, it may generate carriers, which may increase the off-state current of a transistor. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor films 31 to 33.
酸化物半導体膜３１乃至酸化物半導体膜３３に窒素が含まれていると、キャリアである電
子が生じ、キャリア密度が増加し、ｎ型化しやすい。そのため窒素が含まれている酸化物
半導体を用いたトランジスタはノーマリオン特性となりやすいので、酸化物半導体膜３１
乃至酸化物半導体膜３３の窒素含有量はできる限り低減されていることが好ましい、例え
ば、二次イオン質量分析法により得られる窒素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３以
下にすることが好ましい。When nitrogen is contained in the oxide semiconductor films 31 to 33, electrons serving as carriers are generated, the carrier density increases, and the oxide semiconductor films 31 to 33 tend to have n-type conductivity. Therefore, a transistor using an oxide semiconductor containing nitrogen tends to have normally-on characteristics.
The nitrogen content in the oxide semiconductor film 33 is preferably reduced as much as possible; for example, the nitrogen concentration measured by secondary ion mass spectrometry is preferably 5×1018 atoms/cm3 or less.
以上、酸化物半導体膜３１乃至酸化物半導体膜３３について述べたが、これらに限られず
、必要とするトランジスタの半導体特性及び電気的特性（電界効果移動度、しきい値電圧
等）に応じて適切な組成の酸化物半導体膜を用いればよい。また、必要とするトランジス
タの半導体特性及び電気的特性を得るために、酸化物半導体膜３１乃至酸化物半導体膜３
３のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密
度等を適切なものとすることが好ましい。The oxide semiconductor films 31 to 33 have been described above, but the present invention is not limited to these. Oxide semiconductor films having appropriate compositions may be used depending on the semiconductor characteristics and electrical characteristics (field-effect mobility, threshold voltage, etc.) of the transistors.
It is preferable that the carrier density, impurity concentration, defect density, atomic ratio of metal element to oxygen, interatomic distance, density, etc. of 3 be set to appropriate values.
トランジスタＴＡ１は、ＧａまたはＭ（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、または
Ｎｄ）の原子数比よりもＩｎの原子数比が大きい酸化物半導体膜３２でチャネルが形成さ
れるため、電界効果移動度を高くすることができる。代表的には、その電界効果移動度は
、１０ｃｍ２／Ｖｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以上
５０ｃｍ２／Ｖｓ未満である。そのため、アクティブマトリクス型表示装置の回路にトラ
ンジスタＴＡ１を用いる場合は、高速動作が要求される駆動回路に好適である。The transistor TA1 can have a high field-effect mobility because its channel is formed in the oxide semiconductor film 32 in which the atomic ratio of In is greater than the atomic ratio of Ga or M (M is Al, Ga, Y, Zr, La, Ce, or Nd). Typically, the field-effect mobility is greater than 10 cm2 /Vs and less than 60 cm2 /Vs, and preferably 15 cm2 /Vs or more and less than 50 cm2 /Vs. Therefore, when the transistor TA1 is used in the circuitry of an active matrix display device, it is suitable for a drive circuit that requires high-speed operation.
また、トランジスタＴＡ１は、遮光された領域に、設けることが好ましい。また高い電界
効果移動度を有するトランジスタＴＡ１を駆動回路に設けることで、駆動周波数を高くす
ることができるため、より高精細な表示装置を実現することができる。The transistor TA1 is preferably provided in a light-shielded region. By providing the transistor TA1 having high field-effect mobility in a driver circuit, the drive frequency can be increased, thereby realizing a display device with higher resolution.
チャネル形成領域が酸化物半導体膜３３で形成されるトランジスタＴＡ２、ＴＢ１は、ト
ランジスタＴＡ１よりも電界効果移動度が低く、その大きさは、３ｃｍ２／Ｖｓ以上１０
ｃｍ２／Ｖｓ以下程度である。トランジスタＴＡ２、ＴＢ１は、酸化物半導体膜３２を有
していないため、トランジスタＴＡ１よりも光によって劣化しにくく、光照射によるオフ
電流の増大量が少ない。そのため、チャネル形成領域が酸化物半導体膜３３で形成される
トランジスタＴＡ２、ＴＢ１は光が照射されるような画素部に好適である。The transistors TA2 and TB1, whose channel formation regions are formed using the oxide semiconductor film 33,have a lower field-effect mobility than the transistor TA1.
The transistors TA2 and TB1 do not have the oxide semiconductor film 32, and therefore are less susceptible to degradation by light than the transistor TA1, and the increase in off-state current due to light irradiation is smaller. Therefore, the transistorsTA2 and TB1, whose channel formation region is formed using the oxide semiconductor film 33, are suitable for a pixel portion that is irradiated with light.
トランジスタＴＡ１は、酸化物半導体膜３２を有しないトランジスタＴＡ２と比較して、
光が照射されるとオフ状態における電流が増大しやすい。トランジスタＴＡ１が画素部の
ように遮光が十分できない画素部よりも光の影響が少ない周辺駆動回路に適している理由
の１つである。また、もちろん、トランジスタＴＡ２、ＴＢ１のような構成のトランジス
タも、駆動回路に設けることが可能である。The transistor TA1 has the following characteristics compared to the transistor TA2 that does not have the oxide semiconductor film 32:
When exposed to light, the current in the off state tends to increase. This is one of the reasons why transistor TA1 is suitable for peripheral driver circuits that are less affected by light than pixel sections that cannot be sufficiently shielded from light. Of course, transistors with configurations like transistors TA2 and TB1 can also be provided in driver circuits.
以上、トランジスタ（ＴＡ１、ＴＡ２、ＴＢ１）と酸化物半導体膜３１乃至酸化物半導体
膜３３について述べたが、これらに限られず、必要とするトランジスタの半導体特性及び
電気的特性に応じて、トランジスタの構成を変更すればよい。例えば、バックゲート電極
の有無、酸化物半導体膜の積層構造、酸化物半導体膜、ゲート電極、ソース電極およびド
レイン電極の形状や配置等を適宜変更することができる。The transistors (TA1, TA2, and TB1) and the oxide semiconductor films 31 to 33 have been described above, but the present invention is not limited thereto. The configuration of the transistor may be changed depending on the required semiconductor characteristics and electrical characteristics of the transistor. For example, the presence or absence of a back gate electrode, the stacked structure of the oxide semiconductor film, the shapes and arrangements of the oxide semiconductor film, the gate electrode, the source electrode, and the drain electrode may be changed as appropriate.
（酸化物半導体の構造）
次に、酸化物半導体の構造について説明する。(Structure of oxide semiconductor)
Next, the structure of the oxide semiconductor will be described.
なお本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配
置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「
略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう
。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状
態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは
、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。In this specification, "parallel" refers to a state in which two straight lines are arranged at an angle of -10° or more and 10° or less. Therefore, the angle also includes a case in which the angle is -5° or more and 5° or less.
"Substantially parallel" refers to a state in which two straight lines are arranged at an angle of -30° or more and 30° or less. "Perpendicular" refers to a state in which two straight lines are arranged at an angle of 80° or more and 100° or less. Therefore, this also includes cases in which the angle is 85° or more and 95° or less. "Substantially perpendicular" refers to a state in which two straight lines are arranged at an angle of 60° or more and 120° or less.
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。In addition, in this specification, when the crystal is a trigonal or rhombohedral crystal, it is expressed as a hexagonal crystal system.
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。ま
たは、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられ
る。Oxide semiconductor films are classified into non-single-crystal oxide semiconductor films and single-crystal oxide semiconductor films, or into, for example, crystalline oxide semiconductors and amorphous oxide semiconductors.
なお、非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物
半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導
体としては、単結晶酸化物半導体、ＣＡＡＣ－ＯＳ、多結晶酸化物半導体、微結晶酸化物
半導体などがある。Note that the non-single-crystal oxide semiconductor can be a CAAC-OS (C Axis Aligned
Examples of crystalline oxide semiconductors include single-crystal oxide semiconductors, CAAC-OS, polycrystalline oxide semiconductors, and microcrystalline oxide semiconductors.
まずは、ＣＡＡＣ－ＯＳ膜について説明する。First, we will explain the CAAC-OS film.
ＣＡＡＣ－ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。A CAAC-OS film is one type of oxide semiconductor film that has multiple crystal parts aligned along the c-axis.
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ－ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。Transmission Electron Microscope (TEM)
A bright-field image and a combined analysis image of the diffraction pattern of the CAAC-OS film (
By observing the high-resolution TEM image, multiple crystalline regions can be confirmed.
On the other hand, even in a high-resolution TEM image, a clear boundary between crystalline parts, that is, a grain boundary, cannot be confirmed. Therefore, it can be said that a decrease in electron mobility due to grain boundaries is unlikely to occur in the CAAC-OS film.
試料面と略平行な方向から、ＣＡＡＣ－ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。A high-resolution TEM image of a cross section of a CAAC-OS film observed from a direction approximately parallel to the sample surface shows
It can be seen that the metal atoms are arranged in layers in the crystalline part. Each layer of metal atoms is
The shape of the CAAC-OS film reflects the unevenness of a surface on which the CAAC-OS film is formed (also referred to as a surface on which the CAAC-OS film is formed) or the top surface thereof, and the CAAC-OS film is arranged parallel to the surface on which the CAAC-OS film is formed or the top surface thereof.
一方、試料面と略垂直な方向から、ＣＡＡＣ－ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。On the other hand, when a high-resolution TEM image of a planar surface of a CAAC-OS film is observed from a direction substantially perpendicular to the sample surface, it can be seen that metal atoms are arranged in a triangular or hexagonal shape in the crystalline parts, but no regularity is observed in the arrangement of metal atoms between different crystalline parts.
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜
のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。When a CAAC-OS film is subjected to structural analysis using an X-ray diffraction (XRD) device, for example, a peak may appear at a diffraction angle (2θ) of about 31° in an out-of-plane analysis of a CAAC-OS film having InGaZnO crystals. This peak is attributed to the (009 ) plane of the InGaZnO crystals, which confirms that the crystals of the CAAC-OS film have c-axis orientation, and the c-axis is oriented in a direction substantially perpendicular to the surface on which the CAAC-OS film is formed or the top surface.
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。Note that, in an out-of-plane analysis of a CAAC-OS film containing InGaZnOcrystals , in addition to a peak when 2θ is around 31°, a peak also appears when 2θ is around 36° in some cases. The peak when 2θ is around 36° indicates that part of the CAAC-OS film contains crystals that do not have c-axis orientation. It is preferable that the CAAC-OS film exhibit a peak when 2θ is around 31° and not exhibit a peak when 2θ is around 36°.
ＣＡＡＣ－ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。The CAAC-OS film is an oxide semiconductor film with a low concentration of impurities.
These elements are elements other than the main components of the oxide semiconductor film, such as silicon and transition metal elements. In particular, elements such as silicon that bond more strongly with oxygen than the metal elements constituting the oxide semiconductor film deprive the oxide semiconductor film of oxygen, thereby disrupting the atomic arrangement of the oxide semiconductor film and causing a decrease in crystallinity. In addition, heavy metals such as iron and nickel, argon, and carbon dioxide have large atomic radii (or molecular radii), and therefore, when contained inside the oxide semiconductor film, they disrupt the atomic arrangement of the oxide semiconductor film and cause a decrease in crystallinity. Note that impurities contained in the oxide semiconductor film may act as carrier traps or carrier generation sources.
また、ＣＡＡＣ－ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。The CAAC-OS film is an oxide semiconductor film with a low density of defect states. For example, oxygen vacancies in the oxide semiconductor film can serve as carrier traps or as carrier generation sources by capturing hydrogen.
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。An oxide semiconductor film having a low impurity concentration and a low density of defect states (few oxygen vacancies) is called a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film. An oxide semiconductor film that is highly purified intrinsic or substantially highly purified intrinsic can have a low carrier density because it has few carrier generation sources.
The transistor including the oxide semiconductor film has electrical characteristics such that the threshold voltage is negative (
(Also referred to as normally-on). Furthermore, a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has few carrier traps. Therefore, a transistor using such an oxide semiconductor film has little fluctuation in electrical characteristics and is highly reliable. Note that charges trapped in carrier traps in the oxide semiconductor film take a long time to be released and may behave as if they were fixed charges. Therefore, a transistor using an oxide semiconductor film with a high impurity concentration and a high density of defect states may have unstable electrical characteristics.
また、ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。Furthermore, a transistor using a CAAC-OS film has small changes in electrical characteristics due to irradiation with visible light or ultraviolet light.
次に、微結晶酸化物半導体膜について説明する。Next, we will explain the microcrystalline oxide semiconductor film.
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ－ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。A microcrystalline oxide semiconductor film has a region where a crystalline portion can be confirmed in a high-resolution TEM image and a region where a clear crystalline portion cannot be confirmed. The crystalline portion contained in the microcrystalline oxide semiconductor film often has a size of 1 nm to 100 nm, or 1 nm to 10 nm. In particular, an oxide semiconductor film having nanocrystals (nc), which are microcrystals having a size of 1 nm to 10 nm, or 1 nm to 3 nm, is referred to as an nc
-OS (nanocrystalline oxide semiconductor)
In the nc-OS film, the grain boundaries may not be clearly observed in a high-resolution TEM image, for example.
ｎｃ－ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ－ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ－ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ－ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。The nc-OS film has periodic atomic arrangement in a small region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm). Furthermore, the nc-OS film does not exhibit regularity in the crystal orientation between different crystalline parts. Therefore, no orientation is observed throughout the film. Therefore, the nc-OS film may be indistinguishable from an amorphous oxide semiconductor film depending on the analysis method. For example, when an nc-OS film is subjected to X-ray analysis using X-rays with a diameter larger than that of the crystalline parts,
When structural analysis is performed using a D apparatus, no peaks indicating crystal planes are detected in the out-of-plane analysis. Furthermore, when electron diffraction (also referred to as selected area electron diffraction) is performed on an nc-OS film using an electron beam with a probe diameter larger than the crystalline portion (for example, 50 nm or more), a diffraction pattern resembling a halo pattern is observed. On the other hand, when nanobeam electron diffraction is performed on an nc-OS film using an electron beam with a probe diameter close to or smaller than the crystalline portion, spots are observed. Furthermore, when nanobeam electron diffraction is performed on an nc-OS film, a circular (ring-shaped) region of high brightness is sometimes observed. Furthermore,
When nanobeam electron diffraction is performed on the nc-OS film, a plurality of spots are observed within a ring-shaped region in some cases.
ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－Ｏ
Ｓ膜は、ＣＡＡＣ－ＯＳ膜と比べて欠陥準位密度が高くなる。The nc-OS film is an oxide semiconductor film with higher order than an amorphous oxide semiconductor film. Therefore, the nc-OS film has a lower density of defect states than an amorphous oxide semiconductor film.
In the nc-OS film, there is no regularity in the crystal orientation between different crystal parts.
The S film has a higher density of defect states than the CAAC-OS film.
次に、非晶質酸化物半導体膜について説明する。Next, we will explain amorphous oxide semiconductor films.
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。An amorphous oxide semiconductor film is an oxide semiconductor film in which the atomic arrangement is disordered and no crystalline parts are included, such as an amorphous oxide semiconductor film like quartz.
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。In amorphous oxide semiconductor films, no crystalline parts can be seen in high-resolution TEM images.
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ－ｏｆ－ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。When the structure of the amorphous oxide semiconductor film is analyzed using an XRD device, out-of-phase
In the analysis by the Lane method, no peak indicating a crystal plane is detected. Furthermore, when electron diffraction is performed on the amorphous oxide semiconductor film, a halo pattern is observed. Furthermore, when nanobeam electron diffraction is performed on the amorphous oxide semiconductor film, no spots are observed, but a halo pattern is observed.
なお、酸化物半導体膜は、ｎｃ－ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。Note that an oxide semiconductor film may have a structure that exhibits physical properties intermediate between those of an nc-OS film and an amorphous oxide semiconductor film. An oxide semiconductor film having such a structure is particularly referred to as an amorphous-like oxide semiconductor (a-like OS).
The film is called a conductor film.
ａ－ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。ａ－ｌｉｋｅ ＯＳ膜は、
ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なｎｃ－ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電
子照射による結晶化はほとんど見られない。In a high-resolution TEM image, voids may be observed in the a-like OS film. The high-resolution TEM image also includes a region where a crystalline part can be clearly seen and a region where a crystalline part cannot be seen. The a-like OS film has the following characteristics:
In some cases, crystallization occurs due to a small amount of electron irradiation, which is observed in TEM observation, and growth of crystalline parts is observed. On the other hand, in a high-quality nc-OS film, crystallization due to a small amount of electron irradiation, which is observed in TEM observation, is hardly observed.
なお、ａ－ｌｉｋｅ ＯＳ膜およびｎｃ－ＯＳ膜の結晶部の大きさの計測は、高分解能Ｔ
ＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、
Ｉｎ－Ｏ層の間に、Ｇａ－Ｚｎ－Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子
は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－Ｏ層を６層有する、計９層がｃ軸方向に層
状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の
格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍ
と求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔
が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧ
ａＺｎＯ４の結晶のａ－ｂ面に対応する。The size of the crystal parts of the a-like OS film and the nc-OS film was measured using a high-resolution T
This can be done using EM images. For example,InGaZnO4 crystals have a layered structure,
Two Ga-Zn-O layers are placed between the In-O layers. The unit lattice of theInGaZnO4 crystal has a structure in which a total of nine layers, consisting of three In-O layers and six Ga-Zn-O layers, are stacked in the c-axis direction. Therefore, the spacing between these adjacent layers is approximately the same as the lattice spacing (also called the d value) of the (009) plane, and crystal structure analysis has determined that this value is 0.29 nm.
Therefore, by focusing on the lattice fringes in the high-resolution TEM image, it is possible to determine that in the areas where the spacing between the lattice fringes is 0.28 nm or more and 0.30 nm or less, each lattice fringe is InG.
This corresponds to the ab plane of theZnO4 crystal.
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導
体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、
その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ－
ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶
の密度に対し、ｎｃ－ＯＳ膜の密度およびＣＡＡＣ－ＯＳ膜の密度は９２．３％以上１０
０％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、
成膜すること自体が困難である。In addition, the density of an oxide semiconductor film may differ depending on the structure. For example, if the composition of a certain oxide semiconductor film is known, the density can be determined by comparing it with the density of a single crystal having the same composition.
The structure of the oxide semiconductor film can be estimated.
The density of the nc-OS film and the CAAC-OS film is 92.3% or more and 10% or less than the density of a single crystal.
Note that an oxide semiconductor film having a density of less than 78% of the density of a single crystal has a
The film formation itself is difficult.
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４
の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
［原子数比］を満たす酸化物半導体膜において、ａ－ｌｉｋｅ ＯＳ膜の密度は５．０ｇ
／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ｎｃ－ＯＳ膜の密度およびＣＡＡＣ－
ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。The above will be described using a specific example. For example, in an oxide semiconductor film that satisfies the atomic ratio of In:Ga:Zn=1:1:1, single crystal InGaZnO4 having a rhombohedral crystal structure is
The density of In is 6.357 g/cm3. Therefore, for example, In:Ga:Zn=1:1:1
In the oxide semiconductor film that satisfies the atomic ratio, the density of the a-like OS film is 5.0 g
/cm3 or more and less than 5.9 g/cm3. In addition, for example, In:Ga:Zn=1:1:
In the oxide semiconductor film satisfying the atomic ratio of 1, the density of the nc-OS film and the CAAC-
The density of the OS film is greater than or equal to 5.9 g/cm3 and less than 6.3 g/cm3 .
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することが
できる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて算出することが好ましい。Note that there may be cases where single crystals of the same composition do not exist. In such cases, the density corresponding to a single crystal of the desired composition can be calculated by combining single crystals of different compositions in any ratio. The density of a single crystal of the desired composition can be calculated using a weighted average of the ratio of the single crystals of different compositions combined. However, it is preferable to calculate the density by combining as few types of single crystals as possible.
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ－ｌｉｋｅ ＯＳ膜、微結
晶酸化物半導体膜、ＣＡＡＣ－ＯＳ膜のうち、二種以上を有する積層膜であってもよい。Note that the oxide semiconductor film may be a stacked film including two or more of an amorphous oxide semiconductor film, an a-like OS film, a microcrystalline oxide semiconductor film, and a CAAC-OS film, for example.
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。As described above, OS transistors can achieve extremely excellent off-state current characteristics.
［基板３０］
基板３０としては、様々な基板を用いることができ、特定のものに限定されることはない
。基板３０の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ
基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、
ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを
有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィル
ムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケ
イ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基
材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフ
タレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（
ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹
脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニ
ル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、
アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結
晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイ
ズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを
製造することができる。このようなトランジスタによって回路を構成すると、回路の低消
費電力化、又は回路の高集積化を図ることができる。[Substrate 30]
The substrate 30 is not limited to a specific one and various substrates can be used. Examples of the substrate 30 include a semiconductor substrate (for example, a single crystal substrate or a silicon substrate), an SOI substrate, and the like.
Substrates, glass substrates, quartz substrates, plastic substrates, metal substrates, stainless steel substrates,
Examples of the substrate include a substrate having a stainless steel foil, a tungsten substrate, a substrate having a tungsten foil, a flexible substrate, a laminated film, paper containing a fibrous material, or a base film. Examples of the glass substrate include barium borosilicate glass, aluminoborosilicate glass, or soda lime glass. Examples of the flexible substrate, laminated film, base film, etc. include the following: polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (
Examples of the material include plastics such as PE (polyethylene stearate copolymer). Examples of the material include synthetic resins such as acrylic. Examples of the material include polypropylene, polyester, polyvinyl fluoride, and polyvinyl chloride. Examples of the material include polyamide, polyimide,
Examples of suitable substrates include aramid, epoxy, inorganic vapor-deposited films, and paper. In particular, by manufacturing transistors using semiconductor substrates, single-crystal substrates, SOI substrates, or the like, it is possible to manufacture transistors with small size, high current capability, and little variation in characteristics, size, or shape. Constructing a circuit using such transistors can reduce the power consumption of the circuit or increase the circuit integration.
ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）を形成する前に、基板３０上に下地絶縁膜を形成
してもよい。下地絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒
化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム
、酸化窒化アルミニウム等がある。なお、下地絶縁膜として、窒化シリコン、酸化ガリウ
ム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板３０
から不純物（代表的にはアルカリ金属、水、水素等）が酸化物半導体膜（ＯＳ１－ＯＳ３
）への拡散を抑制することができる。Before forming the gate electrodes (GE1, GE2, GE3), a base insulating film may be formed on the substrate 30. Examples of the base insulating film include silicon oxide, silicon oxynitride, silicon nitride, silicon nitride oxide, gallium oxide, hafnium oxide, yttrium oxide, aluminum oxide, and aluminum oxynitride. By using silicon nitride, gallium oxide, hafnium oxide, yttrium oxide, aluminum oxide, or the like as the base insulating film, the substrate 30
Impurities (typically, alkali metal, water, hydrogen, or the like) are removed from the oxide semiconductor film (OS1-OS3
) can be suppressed.
［ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）］
ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）は、単層の導電膜、または２つ以上の導電膜が積
層された多層構造の膜である。ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）として形成される
導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンか
ら選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を
組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのい
ずれか一または複数から選択された金属元素を用いてもよい。また、アルミニウムに、チ
タン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ば
れた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。また、インジ
ウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイン
ジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫
酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有
する導電性材料を適用することもできる。[Gate electrodes (GE1, GE2, GE3)]
The gate electrodes (GE1, GE2, GE3) are single-layer conductive films or multilayer films in which two or more conductive films are stacked. The conductive films formed as the gate electrodes (GE1, GE2, GE3) can be formed using a metal element selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, and tungsten, an alloy containing the above metal element, or an alloy combining the above metal elements. Metal elements selected from one or more of manganese and zirconium may also be used. Alternatively, an alloy film or a nitride film combining aluminum with one or more elements selected from titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium may also be used. Light-transmitting conductive materials such as indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and indium tin oxide containing silicon oxide may also be used.
例えば、ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）として、シリコンを含むアルミニウム膜
を形成することができる。ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）を２層構造とする場合
は、例えば、アルミニウム膜上にチタン膜を形成する、窒化チタン膜上にチタン膜を形成
する、窒化チタン膜上にタングステン膜を形成する、窒化タンタル膜または窒化タングス
テン膜上にタングステン膜を形成すればよい。また、ゲート電極（ＧＥ１、ＧＥ２、ＧＥ
３）を３層構造とする場合は、例えば、チタン膜と、そのチタン膜上にアルミニウム膜を
積層し、さらにその上にチタン膜を形成すればよい。For example, an aluminum film containing silicon can be formed as the gate electrodes (GE1, GE2, GE3). When the gate electrodes (GE1, GE2, GE3) have a two-layer structure, for example, a titanium film may be formed on an aluminum film, a titanium film may be formed on a titanium nitride film, a tungsten film may be formed on a titanium nitride film, or a tungsten film may be formed on a tantalum nitride film or a tungsten nitride film. In addition, the gate electrodes (GE1, GE2, GE3) may have a two-layer structure, for example, a titanium film may be formed on an aluminum film, a titanium film may be formed on a titanium nitride film, a tungsten film may be formed on a tantalum nitride film or a tungsten nitride film.
When 3) is to be made into a three-layer structure, for example, a titanium film may be formed, an aluminum film may be laminated on the titanium film, and a titanium film may be further formed on the aluminum film.
スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等により
ゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）を形成する。The gate electrodes (GE1, GE2, GE3) are formed by sputtering, vacuum evaporation, pulsed laser deposition (PLD), thermal CVD, or the like.
なお、タングステン膜はＡＬＤを利用する成膜装置により成膜することができる。この場
合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し
、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ
２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。The tungsten film can be formed by afilm forming apparatus using ALD. In this case,WF6 gas andB2H6 gas are introduced repeatedly in sequence to form an initial tungsten film, and thenWF6 gas andH2 gas are introduced simultaneously to form a tungsten film.
SiH4 gas may be used instead of2 H6 gas.
ゲート電極ＧＥ１－ＧＥ３の形成は、上記形成方法の他に、電解メッキ法、印刷法、イン
クジェット法等で行うことが可能である。The gate electrodes GE1 to GE3 can be formed by the above-mentioned method, as well as by electrolytic plating, printing, ink jetting, or the like.
［絶縁膜３４（ゲート絶縁膜）］
ゲート電極ＧＥ１－ＧＥ３を覆って、絶縁膜３４を形成する。絶縁膜３４は、単層の絶縁
膜あるいは２層以上の多層構造の絶縁膜である。絶縁膜３４として形成される絶縁膜は、
酸化物絶縁膜、窒化物絶縁膜、酸化窒化絶縁膜、および窒化酸化絶縁膜等が挙げられる。
なお、本明細書において、酸化窒化物とは、窒素より酸素の含有量が多い材料であり、窒
化酸化物とは酸素より窒素の含有量が多い材料とする。[Insulating film 34 (gate insulating film)]
An insulating film 34 is formed to cover the gate electrodes GE1-GE3. The insulating film 34 is a single-layer insulating film or an insulating film having a multi-layer structure of two or more layers. The insulating film formed as the insulating film 34 has the following characteristics:
Examples of the insulating film include an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film.
In this specification, an oxynitride is a material in which the oxygen content is higher than the nitrogen content, and a nitride oxide is a material in which the nitrogen content is higher than the oxygen content.
絶縁膜３４として形成される絶縁膜としては、例えば、酸化シリコン、酸化窒化シリコン
、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム
またはＧａ－Ｚｎ系金属酸化物などでなる絶縁膜を形成することができる。また、このよ
うな絶縁膜として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウ
ムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（Ｈｆ
ＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ－ｋ材料でなる膜
を形成することができる。ｈｉｇｈ－ｋ材料を用いることでトランジスタのゲートリーク
を低減できる。The insulating film formed as the insulating film 34 may be made of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, gallium oxide, or Ga—Zn-based metal oxide. Examples of such insulating films include hafnium silicate (HfSiOx ), hafnium silicate doped with nitrogen (HfSix Oy Nz ), and hafnium aluminate doped with nitrogen (Hf
It is possible to form a film made of a high-k material such as Alx Oy Nz , hafnium oxide, yttrium oxide, etc. The use of a high-k material can reduce gate leakage of a transistor.
絶縁膜３４はゲート絶縁膜を構成する膜であるため、酸化物半導体膜（ＯＳ１、ＯＳ２、
ＯＳ３）とゲート絶縁膜との界面特性を向上させるため、絶縁膜３４においてこれらの層
（ＯＳ１、ＯＳ２、ＯＳ３）と接する領域は酸化物絶縁膜あるいは酸化窒化絶縁膜で形成
することが好ましい。例えば、絶縁膜３４の最上層の膜は、酸化シリコン膜あるいは酸化
窒化シリコン膜とすればよい。The insulating film 34 is a film that forms a gate insulating film, and therefore is an oxide semiconductor film (OS1, OS2,
In order to improve the interface characteristics between the insulating film 34 and the gate insulating film, the region of the insulating film 34 that is in contact with these layers (OS1, OS2, and OS3) is preferably formed of an oxide insulating film or an oxynitride insulating film. For example, the top layer of the insulating film 34 may be a silicon oxide film or a silicon oxynitride film.
絶縁膜３４の厚さは、例えば５ｎｍ以上４００ｎｍ以下とすればよい。その厚さは、好ま
しくは１０ｎｍ以上３００ｎｍ以下であり、より好ましくは５０ｎｍ以上２５０ｎｍ以下
である。The thickness of the insulating film 34 may be, for example, 5 nm to 400 nm, preferably 10 nm to 300 nm, and more preferably 50 nm to 250 nm.
スパッタリング法で酸化物半導体膜（ＯＳ１、ＯＳ２、ＯＳ３）を形成する場合、プラズ
マを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜
用いることができる。When the oxide semiconductor films (OS1, OS2, and OS3) are formed by a sputtering method, an RF power supply, an AC power supply, a DC power supply, or the like can be used as appropriate as a power supply for generating plasma.
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び
酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して
酸素のガス比を高めることが好ましい。The sputtering gas may be a rare gas (typically argon) atmosphere, an oxygen atmosphere, or a mixed gas of rare gas and oxygen. In the case of a mixed gas of rare gas and oxygen, it is preferable to increase the gas ratio of oxygen to rare gas.
また、ターゲットは、形成する酸化物半導体膜（ＯＳ１、ＯＳ２、ＯＳ３）の組成にあわ
せて、適宜選択すればよい。The target may be selected as appropriate depending on the composition of the oxide semiconductor film (OS1, OS2, or OS3) to be formed.
なお、酸化物半導体膜（ＯＳ１、ＯＳ２、ＯＳ３）の形成にスパッタリング法を用いる場
合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さら
に好ましくは２００℃以上３５０℃以下とすることで、酸化物半導体膜３１－３２として
、ＣＡＡＣ－ＯＳ膜を形成することができる。When a sputtering method is used to form the oxide semiconductor films (OS1, OS2, and OS3), the substrate temperature is set to 150° C. or higher and 750° C. or lower, preferably 150° C. or higher and 450° C. or lower, further preferably 200° C. or higher and 350° C. or lower, whereby CAAC-OS films can be formed as the oxide semiconductor films 31 and 32.
また、ＣＡＡＣ－ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。Furthermore, the following conditions are preferably applied to form a CAAC-OS film.
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低
減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が－
８０℃以下、好ましくは－１００℃以下である成膜ガスを用いる。By suppressing the inclusion of impurities during film formation, it is possible to suppress the destruction of the crystalline state due to impurities. For example, the impurity concentration (hydrogen, water, carbon dioxide, nitrogen, etc.) present in the film formation chamber can be reduced. Also, the impurity concentration in the film formation gas can be reduced. Specifically, the dew point can be reduced to -
A deposition gas having a temperature of 80° C. or less, preferably −100° C. or less, is used.
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上が好ましく、１００体
積％がより好ましい。It is also preferable to reduce plasma damage during film formation by increasing the oxygen ratio in the film formation gas and optimizing the power. The oxygen ratio in the film formation gas is preferably 30% by volume or more, and more preferably 100% by volume.
酸化物半導体膜を加熱しながら成膜することで、あるいは酸化物半導体膜を形成した後、
加熱処理を行うことで、酸化物半導体膜の水素濃度を２×１０２０ａｔｏｍｓ／ｃｍ３以
下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔ
ｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａ
ｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好
ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。The oxide semiconductor film is formed while being heated, or after being formed,
By the heat treatment, the hydrogen concentration in the oxide semiconductor film can be reduced to 2×1020 atoms/cm3 or less, preferably 5×1019 atoms/cm 3 or less, more preferably 1×1019 atoms/cm3 or less.
ms/cm3 or less, less than 5×1018 atoms/cm3 , preferably 1×1018 a
The concentration can be set to 5×1017 atoms/cm3 or less, more preferably 5×10 17 atoms/cm3 or less, and even more preferably 1×1016 atoms/cm3 or less.
なお、加熱処理は、３５０℃より高く６５０℃以下、好ましくは４５０℃以上６００℃以
下で行うことで、後述するＣＡＡＣ化率が、７０％以上１００％未満、好ましくは８０％
以上１００％未満、好ましくは９０％以上１００％未満、より好ましくは９５％以上９８
％以下である酸化物半導体膜を得ることができる。また、水素、水等の含有量が低減され
た酸化物半導体膜を得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密度
の低い酸化物半導体膜を形成することができる。The heat treatment is carried out at a temperature higher than 350° C. and lower than 650° C., preferably higher than 450° C. and lower than 600° C., so that the CAAC conversion rate described later is 70% or higher but lower than 100%, preferably 80%.
or more and less than 100%, preferably 90% or more and less than 100%, more preferably 95% or more and less than 98%.
% or less. In addition, it is possible to obtain an oxide semiconductor film with a reduced content of hydrogen, water, and the like. That is, an oxide semiconductor film with a low impurity concentration and a low density of defect states can be formed.
ＡＬＤを利用する成膜装置により酸化物半導体膜を形成することができる。例えばＩｎＧ
ａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰
り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に
導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを同時に導入し
てＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガ
スを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ
層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスで
バブリングしたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好まし
い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。ま
た、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚ
ｎ（ＣＨ３）２ガスを用いてもよい。An oxide semiconductor film can be formed using a film formation apparatus that uses ALD.
When forming aZnOx (X>0) film, In(CH3 )3 gas andO3 gas are introduced repeatedly in sequence to form anInO2 layer, then Ga(CH3 )3 gas andO3 gas are introduced simultaneously to form a GaO layer, and then Zn(CH3 )2 gas andO3 gas are introduced simultaneously to form a ZnO layer. Note that the order of these layers is not limited to this example. Also, by mixing these gases, anInGaO2 layer, an InZnO2 layer,a GaInO layer, a ZnInO layer, a GaZnO layer, etc. can be formed.
A mixed compound layer such as a ZnO layer may be formed. Instead ofO3 gas,H2O gas bubbled with an inert gas such as Ar may be used, but it is preferable to useO3 gas that does not contain H. Also, instead of In(CH3 )3 gas, In(C2H5)3 gas may be used. Also, instead of Ga(CH3 )3 gas, Ga(C2H5 )3 gas may be used. Also, insteadof Z
n(CH3 )2 gas may also be used.
酸化物半導体膜３２、および酸化物半導体膜３３は、トランジスタのチャネルが形成され
る膜であり、その膜厚を３ｎｍ以上２００ｎｍ以下とすることができる。それらの厚さは
、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３０ｎｍ以上５０ｎｍ
以下である。酸化物半導体膜３１の膜厚は例えば、３ｎｍ以上１００ｎｍ以下とすること
ができ、好ましくは３ｎｍ以上３０ｎｍ以下であり、より好ましくは３ｎｍ以上１５ｎｍ
以下である。酸化物半導体膜３１は、酸化物半導体膜３２、酸化物半導体膜３３よりも薄
く形成することが好ましい。The oxide semiconductor film 32 and the oxide semiconductor film 33 are films in which channels of transistors are formed, and their thicknesses can be set to 3 nm to 200 nm, preferably 3 nm to 100 nm, more preferably 30 nm to 50 nm.
The thickness of the oxide semiconductor film 31 can be, for example, 3 nm to 100 nm, preferably 3 nm to 30 nm, and more preferably 3 nm to 15 nm.
The oxide semiconductor film 31 is preferably formed thinner than the oxide semiconductor film 32 and the oxide semiconductor film 33 .
ここでは、酸化物半導体膜３１、３２、３３として、Ｉｎ－Ｇａ－Ｚｎ膜をスパッタリン
グ法で成膜する。これらの成膜に用いられるターゲットの金属元素の原子数比（Ｉｎ：Ｇ
ａ：Ｚｎ）は、例えば、酸化物半導体膜３１は１：３：６であり、酸化物半導体膜３２は
３：１：２であり、酸化物半導体膜３３は、１：１：１．２または１：１：１とすること
ができる。また、酸化物半導体膜３１、３２、３３の厚さは、それぞれ、５ｎｍ、３５ｎ
ｍ、３５ｎｍとすることができる。Here, In—Ga—Zn films are formed by sputtering as the oxide semiconductor films 31, 32, and 33. The atomic ratio of metal elements in the targets used for forming these films (In:Ga) is
The ratio of the oxide semiconductor film 31 to the oxide semiconductor film 32 (a:Zn) can be, for example, 1:3:6, 3:1:2, and 1:1:1.2 or 1:1:1 for the oxide semiconductor film 33. The thicknesses of the oxide semiconductor films 31, 32, and 33 are 5 nm and 35 nm, respectively.
m, 35 nm.
［ソース電極、ドレイン電極］
電極（ＳＥ１、ＤＥ１、ＳＥ２、ＤＥ２、ＳＥ３、ＤＥ３）はゲート電極（ＧＥ１、ＧＥ
２、ＧＥ３）と同様に形成することができる。[Source electrode, drain electrode]
The electrodes (SE1, DE1, SE2, DE2, SE3, DE3) are gate electrodes (GE1, GE
2, GE3) can be formed in the same manner.
例えば、厚さ５０ｎｍの銅－マンガン合金膜、厚さ４００ｎｍの銅膜、及び厚さ１００ｎ
ｍの銅－マンガン合金膜の順に、これらの膜をスパッタリング法により積層することで、
３層構造の電極（ＳＥ１、ＤＥ１、ＳＥ２、ＤＥ２、ＳＥ３、ＤＥ３）を形成することが
できる。For example, a copper-manganese alloy film having a thickness of 50 nm, a copper film having a thickness of 400 nm, and a copper film having a thickness of 100 nm
These films are laminated by a sputtering method in this order,
An electrode having a three-layer structure (SE1, DE1, SE2, DE2, SE3, DE3) can be formed.
発光装置の駆動回路などに用いられるトランジスタのように、高速で動作させるトランジ
スタには、トランジスタ（ＴＡ１、ＴＡ２）、あるいはトランジスタ（ＴＡ３、ＴＡ４、
ＴＣ１）のように、チャネル長を短くすることが好ましい。このようなトランジスタのチ
ャネル長は、２．５μｍ未満とすることが好ましい。例えば、２．２μｍ以下とすればよ
い。本実施の形態のトランジスタでは、チャネル長はソース電極とドレイン電極間の距離
で決定されるため、チャネル長の最小値は、電極（ＳＥ１、ＤＥ１、ＳＥ２、ＤＥ２、Ｓ
Ｅ３、ＤＥ３）となる導電膜を加工する精度で制約される。本実施の形態のトランジスタ
では、例えば、チャネル長は０．５μｍ以上、あるいは１．０μｍ以上とすることができ
る。Transistors that operate at high speed, such as transistors used in driving circuits of light-emitting devices, include transistors (TA1, TA2) and transistors (TA3, TA4,
It is preferable to shorten the channel length, such as SE1, DE1, SE2, DE2, and SE3. The channel length of such a transistor is preferably less than 2.5 μm. For example, it may be 2.2 μm or less. In the transistor of this embodiment, the channel length is determined by the distance between the source electrode and the drain electrode. Therefore, the minimum value of the channel length is determined by the distance between the electrodes (SE1, DE1, SE2, DE2, and SE3).
In the transistor of this embodiment, the channel length can be set to, for example, 0.5 μm or more, or 1.0 μm or more.
［絶縁膜３５、３６］
例えば、『３５』としては、２層構造の絶縁膜を形成することができる。ここでは、『３
５』の１層目の膜を絶縁膜３５ａと呼び、２層目の膜を絶縁膜３５ｂと呼ぶことにする。[Insulating films 35, 36]
For example, a two-layer insulating film can be formed as "35".
The first layer of the film of "5" is called an insulating film 35a, and the second layer is called an insulating film 35b.
絶縁膜３５ａとしては、例えば酸化シリコンなどでなる酸化物絶縁膜、あるいは窒素を含
み、且つ欠陥量の少ない酸化物絶縁膜を形成することができる。窒素を含み、且つ欠陥量
の少ない酸化物絶縁膜の代表例としては、酸化窒化シリコン膜、酸化窒化アルミニウム膜
等がある。The insulating film 35 a may be an oxide insulating film made of, for example, silicon oxide or an oxide insulating film containing nitrogen and having few defects. Typical examples of oxide insulating films containing nitrogen and having few defects include a silicon oxynitride film and an aluminum oxynitride film.
欠陥の少ない酸化物絶縁膜は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにお
いてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．
００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナ
ルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２
のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍ
Ｔである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．０
０１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下で
ある第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり
、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満
である。An oxide insulating film with few defects has a first signal with a g value of 2.037 or more and 2.039 or less, a second signal with a g value of 2.001 or more and 2.002 or less in a spectrum obtained by ESR measurement at 100K or less, and a third signal with a g value of 2.001 or more and 2.003 or less.
A second signal having a g value of 1.964 or more and a third signal having a g value of 1.966 or less are observed.
The split width of the first signal and the third signal is about 5 m in the X-band ESR measurement.
T. In addition, the first signal has a g value of 2.037 or more and 2.039 or less, and the g value is 2.0
The sum of the spin densities of the second signal having a g value of 1.01 or more and 2.003 or less and the third signal having a g value of 1.964 or more and 1.966 or less is less than 1×1018 spins/cm3 , typically 1×1017 spins/cm3 or more and less than 1×1018 spins/cm3 .
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の
第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．
９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０以上２以下
、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては、
一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１の
シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６
４以上１．９６６以下である第３のシグナルのスピンの密度の合計が少ないほど、酸化物
絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。In the ESR spectrum at 100K or less, there are a first signal with a g value of 2.037 or more and 2.039 or less, a second signal with a g value of 2.001 or more and 2.003 or less, and a second signal with a g value of 1.
The third signal of 1.964 or more and 1.966 or less corresponds to a signal caused by nitrogen oxides (NOx, x is 0 or more and 2 or less, preferably 1 or more and 2 or less). Representative examples of nitrogen oxides include:
Nitric oxide, nitrogen dioxide, etc. That is, a first signal having a g value of 2.037 or more and 2.039 or less, a second signal having a g value of 2.001 or more and 2.003 or less, and a third signal having a g value of 1.96
It can be said that the smaller the total spin density of the third signal is, which is greater than or equal to 4 and less than or equal to 1.966, the smaller the content of nitrogen oxides in the oxide insulating film.
絶縁膜３５ａが、窒素酸化物の含有量が少ない膜であることで、絶縁膜３５ａと層（ＯＳ
１、ＯＳ２、ＯＳ３）との界面におけるキャリアのトラップを低減することが可能である
。この結果、トランジスタのしきい値電圧のシフトを低減することが可能であり、トラン
ジスタの電気的特性の変動を低減することができる。Since the insulating film 35a is a film containing a small amount of nitrogen oxides, the insulating film 35a and the layer (OS
Therefore, carrier traps at the interface with the silicon dioxide (OS1, OS2, and OS3) can be reduced. As a result, a shift in the threshold voltage of the transistor can be reduced, and fluctuations in the electrical characteristics of the transistor can be reduced.
また、トランジスタの信頼性向上のため、絶縁膜３５ａは、ＳＩＭＳ（Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される窒素濃度が６×１０２
０／ｃｍ３以下であることが好ましい。それは、トランジスタの作製工程中に絶縁膜３５
ａにおいて、窒素酸化物が生成されにくくなるからである。In order to improve the reliability of the transistor, the insulating film 35a is formed by SIMS (Secondary Ion Sputtering).
The nitrogen concentration measured by ion mass spectrometry was 6×10
0 /cm3 or less. This is because the insulating film 35
This is because nitrogen oxides are less likely to be produced in a.
絶縁膜３５ａとして、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の一例として、ＣＶ
Ｄ法により酸化窒化シリコン膜を形成することができる。この場合、原料ガスとしては、
シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積
性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化
性気体としては、一酸化二窒素、二酸化窒素等がある。As an example of the insulating film 35a, an oxide insulating film containing nitrogen and having a small amount of defects is
A silicon oxynitride film can be formed by the method D. In this case, the source gas is
It is preferable to use a silicon-containing deposition gas and an oxidizing gas. Typical examples of silicon-containing deposition gases include silane, disilane, trisilane, and fluorinated silane. Examples of oxidizing gases include nitrous oxide and nitrogen dioxide.
また、堆積性気体に対する酸化性気体を２０倍より大きく１００倍未満、好ましくは４０
倍以上８０倍以下とし、処理室内の圧力を１００Ｐａ未満、好ましくは５０Ｐａ以下とす
るＣＶＤ法を用いることで、絶縁膜３５ａとして、窒素を含み、且つ欠陥量の少ない酸化
物絶縁膜を形成することができる。The ratio of the oxidizing gas to the deposition gas is more than 20 times but less than 100 times, preferably 40
By using a CVD method in which the pressure in the treatment chamber is set to less than 100 Pa, preferably less than 50 Pa, an oxide insulating film containing nitrogen and having few defects can be formed as the insulating film 35a.
絶縁膜３５ｂとして、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化
物絶縁膜を用いて形成することができる。化学量論的組成を満たす酸素よりも多くの酸素
を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素
よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の
脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏ
ｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面
温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ま
しい。The insulating film 35b can be formed using, for example, an oxide insulating film containing more oxygen than the stoichiometric composition. The oxide insulating film containing more oxygen than the stoichiometric composition loses some of its oxygen when heated. The oxide insulating film containing more oxygen than the stoichiometric composition has a TDS analysis in which the amount of released oxygen, calculated as oxygen atoms, is 1.0×1018 atoms/cm3 or more, preferably 3.0×1020 atoms/cm 3 or more.
The oxide insulating film has a resistivity of ms/cm3 or more. The surface temperature of the film during the TDS analysis is preferably in the range of 100° C. or more and 700° C. or less, or 100° C. or more and 500° C. or less.
絶縁膜３５ｂとしては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４
００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。絶縁膜３５
ｂとして、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形
成する場合、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜として酸
化窒化シリコン膜をＣＶＤ法を用いて形成することができる。The insulating film 35b has a thickness of 30 nm to 500 nm, preferably 50 nm to 400 nm.
The insulating film 35 may be made of silicon oxide, silicon oxynitride, or the like, having a thickness of 00 nm or less.
When b is formed using an oxide insulating film containing more oxygen than the stoichiometric composition, a silicon oxynitride film can be formed by a CVD method as the oxide insulating film containing more oxygen than the stoichiometric composition.
絶縁膜３５ｂとして、酸化シリコン膜または酸化窒化シリコン膜を形成する場合、次のよ
うな条件で成膜を行うことができる。プラズマＣＶＤ装置の真空排気された処理室内に載
置された基板を１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下
に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐ
ａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電
極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ
２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する。When a silicon oxide film or a silicon oxynitride film is formed as the insulating film 35b, the film can be formed under the following conditions: A substrate placed in an evacuated processing chamber of a plasma CVD apparatus is maintained at 180° C. to 280° C., more preferably 200° C. to 240° C., and a source gas is introduced into the processing chamber to maintain the pressure in the processing chamber at 100 Pa to 250 Pa.
a or less, more preferably 100 Pa or more and 200 Pa or less, and the electrode provided in the processing chamber is set to 0.17 W/cm2 or more and 0.5 W/cm2 or less, more preferably 0.25 W/cm
High frequency power of2 or more and 0.35 W/cm2 or less is supplied.
絶縁膜３６としては、少なくとも、水素及び酸素のブロッキング効果を有する膜を用いる
。さらに、好ましくは、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキ
ング効果を有する。代表的には、窒化シリコンなどの窒化物絶縁膜を形成すればよい。窒
化シリコン膜の他、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜
等も用いることができる。The insulating film 36 is preferably a film that has a blocking effect against at least hydrogen and oxygen. Furthermore, it is more preferably a film that has a blocking effect against oxygen, hydrogen, water, alkali metals, alkaline earth metals, and the like. Typically, a nitride insulating film such as silicon nitride may be formed. In addition to a silicon nitride film, a silicon nitride oxide film, an aluminum nitride film, an aluminum nitride oxide film, or the like may also be used.
また、絶縁膜３６を構成する膜として酸素、水素、水等に対してブロッキング効果を有す
る酸化物絶縁膜を設けてもよい。このような酸化物絶縁膜としては、酸化アルミニウム、
酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化
イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。Further, an oxide insulating film having a blocking effect against oxygen, hydrogen, water, and the like may be provided as a film constituting the insulating film 36. Examples of such an oxide insulating film include aluminum oxide,
Examples include aluminum oxide nitride, gallium oxide, gallium oxide nitride, yttrium oxide, yttrium oxide nitride, hafnium oxide, and hafnium oxide nitride.
また、絶縁膜３６の厚さは５０ｎｍ以上３００ｎｍ以下とすればよく、好ましくは１００
ｎｍ以上２００ｎｍ以下である。酸素、水素、水等に対してブロッキング効果を有する絶
縁膜３６を形成することで、酸化物半導体膜３１乃至酸化物半導体膜３３から外部への酸
素の拡散を防ぎ、また外部から酸化物半導体膜３１乃至酸化物半導体膜３３への水素、水
等の侵入を防ぐことができる。The thickness of the insulating film 36 may be 50 nm or more and 300 nm or less, and preferably 100
By forming the insulating film 36 having a blocking effect against oxygen, hydrogen, water, and the like, diffusion of oxygen from the oxide semiconductor films 31 to 33 to the outside and entry of hydrogen, water, and the like into the oxide semiconductor films 31 to 33 from the outside can be prevented.
絶縁膜３６としてプラズマＣＶＤ法により窒化シリコン膜を形成する場合、シリコンを含
む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。これらの
原料ガスを用いることで、プラズマ中でアンモニアが解離し、活性種が発生する。当該活
性種が、シリコンを含む堆積性気体に含まれるシリコン及び水素の結合、及び窒素の三重
結合を切断する。この結果、シリコン及び窒素の結合が促進され、シリコン及び水素の結
合が少なく、欠陥が少なく、緻密な窒化シリコン膜を形成することができる。一方、原料
ガスにおいて、窒素に対するアンモニアの量が多いと、シリコンを含む堆積性気体及び窒
素それぞれの分解が進まず、シリコン及び水素結合が残存してしまい、欠陥が増大した、
且つ粗な窒化シリコン膜が形成されてしまう。これらのため、原料ガスにおいて、アンモ
ニアに対する窒素の流量比を５以上５０以下、好ましくは１０以上５０以下とすることが
好ましい。When forming a silicon nitride film as the insulating film 36 by plasma CVD, it is preferable to use a silicon-containing deposition gas, nitrogen, and ammonia as source gases. By using these source gases, ammonia dissociates in the plasma, generating active species. The active species breaks the silicon-hydrogen bond and the nitrogen triple bond contained in the silicon-containing deposition gas. As a result, the silicon-nitrogen bond is promoted, and a dense silicon nitride film with fewer silicon-hydrogen bonds and fewer defects can be formed. On the other hand, if the amount of ammonia relative to nitrogen in the source gas is too high, the silicon-containing deposition gas and nitrogen do not decompose, and silicon-hydrogen bonds remain, resulting in increased defects.
In addition, a coarse silicon nitride film is formed. For these reasons, it is preferable that the flow rate ratio of nitrogen to ammonia in the source gas is set to 5 or more and 50 or less, and more preferably 10 or more and 50 or less.
絶縁膜３５を形成した後、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、
１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３
００℃以上４５０℃以下とする。当該加熱処理により、絶縁膜３５の２層目を構成する酸
化物絶縁膜に含まれる酸素を、酸化物半導体膜３１乃至酸化物半導体膜３３に移動させて
、これらに含まれる酸素欠損を低減することができる。加熱処理は、例えば、窒素及び酸
素を含む混合ガス雰囲気で、加熱温度３５０℃、加熱時間１時間とすればよい。After the insulating film 35 is formed, heat treatment may be performed. The temperature of the heat treatment is typically
150°C or higher and lower than the substrate distortion point, preferably 200°C or higher and 450°C or lower, more preferably 3
The heat treatment is performed at a temperature of 350° C. to 450° C. By this heat treatment, oxygen contained in the oxide insulating film that forms the second layer of the insulating film 35 can be transferred to the oxide semiconductor films 31 to 33, thereby reducing oxygen vacancies in these films. The heat treatment may be performed, for example, in a mixed gas atmosphere containing nitrogen and oxygen at a heating temperature of 350° C. for one hour.
また、絶縁膜３６を形成した後、酸化物半導体膜３１乃至酸化物半導体膜３３から水素等
を放出させることを目的として加熱処理を行ってもよい。この加熱処理は、例えば、窒素
及び酸素を含む混合ガス雰囲気で、加熱温度３５０℃、加熱時間１時間とすればよい。After the insulating film 36 is formed, heat treatment may be performed to release hydrogen and the like from the oxide semiconductor films 31 to 33. This heat treatment may be performed, for example, in a mixed gas atmosphere containing nitrogen and oxygen at a heating temperature of 350° C. for one hour.
［バックゲート電極］
バックゲート電極（ＢＧＥ１、ＢＧＥ２）はゲート電極（ＧＥ１、ＧＥ２、ＧＥ３）と同
様に形成することができる。[Back gate electrode]
The back gate electrodes (BGE1, BGE2) can be formed in the same manner as the gate electrodes (GE1, GE2, GE3).
以下、トランジスタのいくつかの他の構成例を示す。Below are some other examples of transistor configurations.
（トランジスタＴＡ３、ＴＡ４）
図２９（Ａ）、図２９（Ｂ）に、それぞれ、トランジスタＴＡ３、トランジスタＴＡ４の
上面図（レイアウト図）と、その回路記号を示す。図３０（Ａ）、図３０（Ｂ）に、トラ
ンジスタＴＡ３のａ７－ａ８線およびｂ７－ｂ８線による断面図、並びにトランジスタＴ
Ａ４のａ９－ａ１０線およびｂ９－ｂ１０線による断面図を示す。(Transistors TA3 and TA4)
29A and 29B are top views (layout diagrams) of the transistor TA3 and the transistor TA4, respectively, and their circuit symbols.
A cross-sectional view taken along lines a9-a10 and b9-b10 of A4 is shown.
トランジスタＴＡ３は、ゲート電極ＧＥ４、酸化物半導体膜ＯＳ４、ソース電極ＳＥ４、
ドレイン電極ＤＥ４、およびバックゲート電極ＢＧＥ４を有する。トランジスタＴＡ３は
、トランジスタＴＡ１の変形例であり、電極ＢＧＥ４が、２つの開口ＣＧ４、ＣＧ５にお
いて、電極ＧＥ４と接している点がトランジスタＴＡ１と異なり、他はトランジスタＴＡ
１と同様である。図３０（Ｂ）に示すように、チャネル幅方向で、膜ＯＳ４が電極ＧＥ４
と電極ＢＧＥ４で囲まれており、トランジスタＴＡ３の強度をより向上させることができ
る。The transistor TA3 includes a gate electrode GE4, an oxide semiconductor film OS4, a source electrode SE4,
The transistor TA3 has a drain electrode DE4 and a back gate electrode BGE4. The transistor TA3 is a modified example of the transistor TA1, and differs from the transistor TA1 in that the electrode BGE4 is in contact with the electrode GE4 at two openings CG4 and CG5.
As shown in FIG. 30B, the film OS4 is formed on the electrode GE4 in the channel width direction.
and the electrode BGE4, which can further improve the strength of the transistor TA3.
トランジスタＴＡ４は、ゲート電極ＧＥ５、酸化物半導体膜ＯＳ５、ソース電極ＳＥ５、
ドレイン電極ＤＥ５、およびバックゲート電極ＢＧＥ５を有する。トランジスタＴＡ４は
、トランジスタＴＡ２の変形例であり、電極ＢＧＥ５を電極ＧＥ５と接続せず、電極ＢＧ
Ｅ５を電極ＧＥ５に異なる信号や電位を入力可能としている。例えば、電極ＧＥ５にトラ
ンジスタＴＡ４の導通状態を制御する信号を入力し、電極ＢＧＥ５にトランジスタＴＡ４
のしきい値電圧を補正するような信号や電位を入力することが可能である。The transistor TA4 includes a gate electrode GE5, an oxide semiconductor film OS5, a source electrode SE5,
The transistor TA4 has a drain electrode DE5 and a back gate electrode BGE5. The transistor TA4 is a modified example of the transistor TA2, and the electrode BGE5 is not connected to the electrode GE5.
For example, a signal for controlling the conductive state of the transistor TA4 is input to the electrode GE5, and a signal for controlling the conductive state of the transistor TA4 is input to the electrode BGE5.
It is possible to input a signal or potential that corrects the threshold voltage of the transistor.
（トランジスタＴＣ１、ＴＢ２、ＴＤ１）
図３１（Ａ）、図３１（Ｂ）、図３１（Ｃ）に、それぞれ、トランジスタＴＣ１、トラン
ジスタＴＢ２、およびトランジスタＴＤ１の上面図（レイアウト図）と、その回路記号を
示す。図３２（Ａ）、図３２（Ｂ）に、トランジスタＴＣ１のａ１１－ａ１２線およびｂ
１１ｂ１２線による断面図、トランジスタＴＢ２のａ１３－ａ１４線およびｂ１３－ｂ１
４線による断面図、並びにトランジスタＴＤ１のａ１５－ａ１６線およびｂ１５－ｂ１６
線による断面図を示す。(Transistors TC1, TB2, TD1)
31A, 31B, and 31C show top views (layout diagrams) of the transistors TC1, TB2, and TD1, respectively, and their circuit symbols.
11b12 line, a13-a14 line and b13-b1 line of transistor TB2
A cross-sectional view taken along line 4, and lines a15-a16 and b15-b16 of transistor TD1
A cross-sectional view is shown.
トランジスタＴＣ１は、ゲート電極ＧＥ６、酸化物半導体膜ＯＳ６、ソース電極ＳＥ６、
ドレイン電極ＤＥ６、およびバックゲート電極ＢＧＥ６を有する。電極ＢＧＥ６は開口Ｃ
Ｇ６において電極ＧＥ６に接している。トランジスタＴＣ１は、トランジスタＴＡ１の変
形例であり、膜ＯＳ６が２層構造としている。膜ＯＳ６は、『３２』と『３３』とでなる
。トランジスタＴＣ１もトランジスタＴＡ１と同様に、チャネル形成領域が『３２』で構
成されるトランジスタである。そのため、トランジスタＴＣ１も、トランジスタＴＡ１と
同程度に高い電界効果移動のトランジスタであり、代表的には、電界効果移動度が１０ｃ
ｍ２／Ｖｓより大きく６０ｃｍ２／Ｖｓ未満、好ましくは１５ｃｍ２／Ｖｓ以上５０ｃｍ
２／Ｖｓ未満のトランジスタである。よって、トランジスタＴＣ１もトランジスタＴＡ１
と同様に、駆動回路のような高速動作させるトランジスタに好適である。The transistor TC1 includes a gate electrode GE6, an oxide semiconductor film OS6, a source electrode SE6,
The drain electrode DE6 and the back gate electrode BGE6 are provided.
The transistor TC1 is a modified example of the transistor TA1, and the film OS6 has a two-layer structure. The film OS6 is composed of "32" and "33". Like the transistor TA1, the transistor TC1 is also a transistor whose channel formation region is composed of "32". Therefore, the transistor TC1 is also a transistor with a high field-effect mobility similar to that of the transistor TA1, and typically has a field-effect mobility of 10 c
m2 /Vs or more and less than 60 cm2 /Vs, preferably 15 cm2 /Vs or more and 50 cm
2 /Vs. Therefore, the transistor TC1 and the transistor TA1
Similarly, it is suitable for transistors that operate at high speeds, such as in driver circuits.
トランジスタＴＢ２は、ゲート電極ＧＥ７、酸化物半導体膜ＯＳ７、ソース電極ＳＥ７、
ドレイン電極ＤＥ７、およびバックゲート電極ＢＧＥ７を有する。電極ＢＧＥ７は開口Ｃ
Ｇ７において電極ＧＥ７に接している。トランジスタＴＢ２は、トランジスタＴＢ１の変
形例であり、電極ＢＧＥ７を有する点でトランジスタＴＢ２と異なる。トランジスタＴＢ
２は、電極ＧＥ７と接続された電極ＢＧＥ７を有しているため、トランジスタＴＢ１より
もオン電流が高く、また機械的な強度が向上されている。The transistor TB2 includes a gate electrode GE7, an oxide semiconductor film OS7, a source electrode SE7,
The drain electrode DE7 and the back gate electrode BGE7 are provided.
The transistor TB2 is a modified example of the transistor TB1, and differs from the transistor TB2 in that it has an electrode BGE7.
Since the transistor 2 has an electrode BGE7 connected to the electrode GE7, it has a higher on-state current than the transistor TB1 and has improved mechanical strength.
トランジスタＴＤ１は、ゲート電極ＧＥ８、酸化物半導体膜ＯＳ８、ソース電極ＳＥ８、
およびドレイン電極ＤＥ８を有する。トランジスタＴＤ１は、トランジスタＴＢ１の変形
例であり、膜ＯＳ８全体が電極ＧＥ８に重なっており、電極ＧＥ８の端部の外側にある部
分を有していない。このように、トランジスタＴＤ１は、膜ＯＳ８がトランジスタＴＢ１
よりも光に曝されにくい構造となっているため、画素部のトランジスタに好適である。The transistor TD1 includes a gate electrode GE8, an oxide semiconductor film OS8, a source electrode SE8,
and a drain electrode DE8. The transistor TD1 is a modification of the transistor TB1, in which the entire film OS8 overlaps the electrode GE8, and does not have a portion outside the edge of the electrode GE8. In this way, the transistor TD1 has the film OS8 overlapping the electrode GE8 of the transistor TB1.
Since the structure is less exposed to light than the structure of the polyimide film, it is suitable for the transistor in the pixel portion.
なお、トランジスタＴＡ１、トランジスタＴＡ２およびトランジスタＴＢ１を構成する膜
（絶縁膜、酸化物半導体膜、金属酸化物膜、導電膜等）は、スパッタリング法、化学気相
堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成すること
ができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパ
ッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法で
もよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積）法やＡＬＤ（原子層成
膜）法を使ってもよい。Films (insulating films, oxide semiconductor films, metal oxide films, conductive films, etc.) constituting the transistors TA1, TA2, and TB1 can be formed by sputtering, chemical vapor deposition (CVD), vacuum evaporation, or pulsed laser deposition (PLD). Alternatively, they can be formed by coating or printing. Typical film formation methods include sputtering and plasma enhanced chemical vapor deposition (PECVD), but thermal CVD may also be used. Examples of thermal CVD include metal organic chemical vapor deposition (MOCVD) and atomic layer deposition (ALD).
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャ
ンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマ
ダメージにより欠陥が生成されることが無いという利点を有する。In thermal CVD, a film is formed by simultaneously feeding a source gas and an oxidizing agent into a chamber under atmospheric or reduced pressure, causing them to react near or on the substrate and depositing the film on the substrate. As such, thermal CVD is a film formation method that does not generate plasma, and therefore has the advantage of not generating defects due to plasma damage.
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、
それぞれのスイッチングバルブ（高速バルブともよぶ）を切り替えて２種類以上の原料ガ
スを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと
同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料
ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガ
スとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また
、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の
原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成
膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上
に積層されて薄膜が形成される。In the ALD method, the pressure inside a chamber is set to atmospheric pressure or reduced pressure, raw material gases for reaction are sequentially introduced into the chamber, and the order of gas introduction is repeated to form a film. For example,
Two or more source gases are sequentially supplied to the chamber by switching the respective switching valves (also called high-speed valves). An inert gas (e.g., argon or nitrogen) is introduced simultaneously with or after the first source gas to prevent the multiple source gases from mixing, and then the second source gas is introduced. When the inert gas is introduced simultaneously, the inert gas serves as a carrier gas, and the inert gas may also be introduced simultaneously with the introduction of the second source gas. Alternatively, instead of introducing the inert gas, the first source gas may be evacuated by vacuum evacuation before the second source gas is introduced. The first source gas is adsorbed on the surface of the substrate to form a first monoatomic layer, which then reacts with the second source gas introduced later, depositing the second monoatomic layer on the first monoatomic layer to form a thin film.
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性
に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によ
って調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作
製する場合に適している。By controlling the gas introduction sequence and repeating this process multiple times until the desired thickness is achieved, a thin film with excellent step coverage can be formed. The thickness of the thin film can be adjusted by the number of times the gas introduction sequence is repeated, allowing for precise film thickness adjustment, making it suitable for fabricating fine transistors.
〈画素の具体的な構成例３〉〈Specific pixel configuration example 3〉
図１７に、図１に示した画素１０の、具体的な構成を一例として示す。図１７に示す画素
１０は、図４（Ａ）に示す画素１０と、トランジスタ１９ｔの位置が異なる。具体的に、
図１７に示す画素１０では、トランジスタ１９ｔが配線ＶＬと、トランジスタ１１のソー
ス及びドレインの他方、及びトランジスタ１６ｔのソース及びドレインの一方との間に接
続されている点において、図４（Ａ）に示す画素１０と構成が異なる。17 shows an example of a specific configuration of the pixel 10 shown in FIG. 1. The pixel 10 shown in FIG. 17 is different from the pixel 10 shown in FIG. 4A in the position of the transistor 19t. Specifically,
The pixel 10 shown in FIG. 17 has a different configuration from the pixel 10 shown in FIG. 4A in that a transistor 19t is connected between a wiring VL and the other of the source and drain of the transistor 11 and one of the source and drain of the transistor 16t.
図１８に、図１に示した画素１０の、具体的な構成を一例として示す。図１８に示す画素
１０は、図１５（Ａ）に示す画素１０と、トランジスタ１９ｔの位置が異なる。具体的に
、図１８に示す画素１０では、トランジスタ１９ｔが配線ＶＬと、トランジスタ１１のソ
ース及びドレインの他方、及びトランジスタ１６ｔのソース及びドレインの一方との間に
接続されている点において、図１５（Ａ）に示す画素１０と構成が異なる。Fig. 18 shows an example of a specific configuration of the pixel 10 shown in Fig. 1. The pixel 10 shown in Fig. 18 differs from the pixel 10 shown in Fig. 15A in the position of the transistor 19t. Specifically, the pixel 10 shown in Fig. 18 differs from the pixel 10 shown in Fig. 15A in that the transistor 19t is connected between the wiring VL and the other of the source and drain of the transistor 11 and one of the source and drain of the transistor 16t.
なお、本発明の一態様にかかる発光装置の画素１０では、トランジスタ１１以外のトラン
ジスタが、ゲートを半導体膜の片側において少なくとも有していれば良いが、半導体膜を
間に介して当該ゲートと重畳するもう一つのゲートを、さらに有していても良い。トラン
ジスタ１１以外のトランジスタが、一対のゲートを有している場合、一対のゲートの一方
をバックゲートとすると、通常のゲート及びバックゲートに同じ高さの電位が与えられて
いても良いし、バックゲートにのみ接地電位などの固定の電位が与えられていても良い。
バックゲートに与える電位の高さを制御することで、トランジスタの閾値電圧を制御する
ことができる。また、バックゲートを設けることで、チャネル形成領域が増え、ドレイン
電流の増加を実現することができる。また、バックゲートを設けることで、半導体膜に空
乏層ができやすくなるため、Ｓ値の改善を図ることができる。In the pixel 10 of the light-emitting device according to one embodiment of the present invention, the transistor other than the transistor 11 may have at least a gate on one side of the semiconductor film, or may further have another gate overlapping with the gate with the semiconductor film interposed therebetween. When the transistor other than the transistor 11 has a pair of gates, and one of the pair of gates is a back gate, the same potential may be applied to the normal gate and the back gate, or a fixed potential such as ground potential may be applied only to the back gate.
The threshold voltage of the transistor can be controlled by controlling the potential applied to the back gate. Furthermore, providing a back gate increases the channel formation region, thereby increasing the drain current. Furthermore, providing a back gate facilitates the formation of a depletion layer in the semiconductor film, thereby improving the S value.
〈トランジスタの構成例２〉
本発明の一態様にかかる発光装置に用いられるトランジスタは、非晶質、微結晶、多結晶
または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チ
ャネル形成領域を有していても良い。シリコンの薄膜を用いてトランジスタを形成する場
合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製
された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させ
た多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単
結晶シリコンなどを用いることができる。<Transistor Configuration Example 2>
A transistor used in a light-emitting device according to one embodiment of the present invention may have a channel formation region in an amorphous, microcrystalline, polycrystalline, or single-crystalline semiconductor film or semiconductor substrate of silicon, germanium, etc. When a transistor is formed using a silicon thin film, the thin film can be made of amorphous silicon manufactured by a vapor phase growth method such as a plasma CVD method or a sputtering method, polycrystalline silicon obtained by crystallizing amorphous silicon by a process such as laser annealing, or single-crystal silicon obtained by injecting hydrogen ions or the like into a single-crystal silicon wafer to peel off a surface layer thereof.
図３４に、本発明の一態様にかかる発光装置に用いることができる、薄膜のシリコン膜を
用いたトランジスタの断面図を例示する。図３４では、ｎチャネル型のトランジスタ７０
と、ｐチャネル型のトランジスタ７１とを示す。34 illustrates a cross-sectional view of a transistor including a thin silicon film, which can be used in a light-emitting device according to one embodiment of the present invention.
and a p-channel transistor 71.
トランジスタ７０は、絶縁表面を有する基板７２上に、ゲートとして機能する導電膜７３
と、導電膜７３上の絶縁膜７４と、絶縁膜７４を間に介して導電膜７３と重畳する半導体
膜７５と、半導体膜７５上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜７５と重畳
し、なおかつゲートとして機能する導電膜７７ａ及び導電膜７７ｂと、導電膜７７ａ及び
導電膜７７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁膜７８及び絶縁膜７
９に設けられた開口部において半導体膜７５に電気的に接続され、なおかつソースまたは
ドレインとして機能する導電膜８０及び導電膜８１とを有する。The transistor 70 is formed by forming a conductive film 73 serving as a gate on a substrate 72 having an insulating surface.
an insulating film 74 over the conductive film 73; a semiconductor film 75 overlapping with the conductive film 73 with the insulating film 74 interposed therebetween; an insulating film 76 over the semiconductor film 75; conductive films 77a and 77b overlapping with the semiconductor film 75 with the insulating film 76 interposed therebetween and functioning as gates; an insulating film 78 over the conductive films 77a and 77b; an insulating film 79 over the insulating film 78;
9, a conductive film 80 and a conductive film 81 are electrically connected to the semiconductor film 75 and function as a source or a drain.
導電膜７７ｂは、チャネル長方向における幅が導電膜７７ａよりも短く、導電膜７７ａ及
び導電膜７７ｂは、絶縁膜７６側から順に積層されている。また、半導体膜７５は、導電
膜７７ｂと重畳する位置にチャネル形成領域８２と、チャネル形成領域８２を間に挟むよ
うに位置する一対のＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域８３と、チャネ
ル形成領域８２、ＬＤＤ領域８３を間に挟むように位置する一対の不純物領域８４とを有
する。一対の不純物領域８４はソース領域またはドレイン領域として機能する。また、Ｌ
ＤＤ領域８３、及び不純物領域８４は、ｎ型の導電型を半導体膜７５に付与する不純物元
素、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等が添加されてい
る。The width of the conductive film 77b in the channel length direction is shorter than that of the conductive film 77a, and the conductive films 77a and 77b are stacked in this order from the insulating film 76 side. The semiconductor film 75 also has a channel formation region 82 at a position overlapping with the conductive film 77b, a pair of LDD (Light Doped Drain) regions 83 positioned to sandwich the channel formation region 82 therebetween, and a pair of impurity regions 84 positioned to sandwich the channel formation region 82 and the LDD region 83 therebetween. The pair of impurity regions 84 function as a source region or a drain region.
The DD region 83 and the impurity region 84 are doped with an impurity element that imparts n-type conductivity to the semiconductor film 75, such as boron (B), aluminum (Al), or gallium (Ga).
また、トランジスタ７１は、絶縁表面を有する基板７２上に、ゲートとして機能する導電
膜８５と、導電膜８５上の絶縁膜７４と、絶縁膜７４を間に介して導電膜８５と重畳する
半導体膜８６と、半導体膜８６上の絶縁膜７６と、絶縁膜７６を間に介して半導体膜８６
と重畳し、なおかつゲートとして機能する導電膜８７ａ及び導電膜８７ｂと、導電膜８７
ａ及び導電膜８７ｂ上の絶縁膜７８と、絶縁膜７８上の絶縁膜７９と、絶縁膜７８及び絶
縁膜７９に設けられた開口部において半導体膜８６に電気的に接続され、なおかつソース
またはドレインとして機能する導電膜８８及び導電膜８９とを有する。The transistor 71 includes, over a substrate 72 having an insulating surface, a conductive film 85 functioning as a gate, an insulating film 74 over the conductive film 85, a semiconductor film 86 overlapping with the conductive film 85 with the insulating film 74 interposed therebetween, an insulating film 76 over the semiconductor film 86, and a semiconductor film 86 overlapping with the insulating film 76 interposed therebetween.
and a conductive film 87a and a conductive film 87b which overlap with the conductive film 87a and function as gates.
a and the conductive film 87b, an insulating film 78 over the insulating film 78, and a conductive film 88 and a conductive film 89 that are electrically connected to the semiconductor film 86 in openings provided in the insulating film 78 and the insulating film 79 and function as a source or a drain.
導電膜８７ｂは、チャネル長方向における幅が導電膜８７ａよりも短く、導電膜８７ａ及
び導電膜８７ｂは、絶縁膜７６側から順に積層されている。また、半導体膜７５は、導電
膜８７ｂと重畳する位置にチャネル形成領域９０と、チャネル形成領域９０を間に挟むよ
うに位置する一対の不純物領域９１とを有する。一対の不純物領域９１はソース領域また
はドレイン領域として機能する。また、不純物領域９１は、ｐ型の導電型を半導体膜８６
に付与する不純物元素、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が添加されている。The width of the conductive film 87b in the channel length direction is shorter than that of the conductive film 87a, and the conductive films 87a and 87b are stacked in this order from the insulating film 76 side. The semiconductor film 75 has a channel formation region 90 overlapping with the conductive film 87b, and a pair of impurity regions 91 sandwiching the channel formation region 90 therebetween. The pair of impurity regions 91 function as a source region or a drain region. The impurity regions 91 impart p-type conductivity to the semiconductor film 86.
The silicon substrate is doped with impurity elements such as phosphorus (P) and arsenic (As).
なお、半導体膜７５または半導体膜８６は、様々な技術により結晶化しても良い。様々な
結晶化方法として、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある
。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもで
きる。また、基板７２として石英のような耐熱性に優れている基板を用いる場合、電熱炉
を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結
晶化法、９５０℃程度の高温アニールを組み合わせた結晶化法を用いても良い。The semiconductor film 75 or the semiconductor film 86 may be crystallized by various techniques. Examples of the various crystallization methods include laser crystallization using laser light and crystallization using a catalytic element. Alternatively, a combination of a crystallization method using a catalytic element and a laser crystallization method may be used. Furthermore, when a substrate with excellent heat resistance such as quartz is used as the substrate 72, a combination of a thermal crystallization method using an electric furnace, a lamp annealing crystallization method using infrared light, a crystallization method using a catalytic element, and a crystallization method combining high-temperature annealing at about 950° C. may be used.
〈発光装置の作製方法１〉
次いで、本発明の一態様にかかる発光装置４００の作製方法について、図１９及び図２０
を用いて説明する。<Method 1 for manufacturing a light-emitting device>
Next, a method for manufacturing the light-emitting device 400 according to one embodiment of the present invention will be described with reference to FIGS. 19 and 20.
This will be explained using:
まず、基板４６２上に絶縁膜４２０を形成し、絶縁膜４２０上に第１の素子層４１０を形
成する（図１９（Ａ）参照）。第１の素子層４１０には、半導体素子が設けられている。
或いは、第１の素子層４１０には、半導体素子に加え、表示素子、または画素電極などの
表示素子の一部が設けられていても良い。First, an insulating film 420 is formed over a substrate 462, and a first element layer 410 is formed over the insulating film 420 (see FIG. 19A). A semiconductor element is provided on the first element layer 410.
Alternatively, the first element layer 410 may be provided with a display element or a part of a display element such as a pixel electrode in addition to a semiconductor element.
基板４６２としては、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要
がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板４
６２として用いてもよい。The substrate 462 must have at least heat resistance sufficient to withstand subsequent heat treatment. For example, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like may be used as the substrate 462.
62 may also be used.
基板４６２にガラス基板を用いる場合、基板４６２と絶縁膜４２０との間に、酸化シリコ
ン膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化シリコン膜等の絶縁膜を形成すると、ガラ
ス基板からの汚染を防止でき、好ましい。When a glass substrate is used as the substrate 462, it is preferable to form an insulating film such as a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a silicon nitride oxide film between the substrate 462 and the insulating film 420 because contamination from the glass substrate can be prevented.
絶縁膜４２０には、例えば、エポキシ樹脂、アラミド樹脂、アクリル樹脂、ポリイミド樹
脂、ポリアミド樹脂、ポリアミドイミド樹脂等の有機樹脂膜を用いることができる。中で
もポリイミド樹脂を用いると耐熱性が高いため好ましい。絶縁膜４２０として、例えば、
ポリイミド樹脂を用いる場合、該ポリイミド樹脂の膜厚は、３ｎｍ以上２０μｍ以下、好
ましくは５００ｎｍ以上２μｍ以下である。絶縁膜４２０として、ポリイミド樹脂を用い
る場合、スピンコート法、ディップコート法、ドクターブレード法等により形成すること
ができる。例えば、絶縁膜４２０としてポリイミド樹脂を用いる場合、ドクターブレード
法により、当該ポリイミド樹脂を用いた膜の一部を除去することで、所望の厚さを有する
絶縁膜４２０を得ることができる。The insulating film 420 can be made of, for example, an organic resin film such as an epoxy resin, an aramid resin, an acrylic resin, a polyimide resin, a polyamide resin, or a polyamideimide resin. Among these, polyimide resin is preferable because of its high heat resistance.
When a polyimide resin is used, the film thickness of the polyimide resin is 3 nm to 20 μm, preferably 500 nm to 2 μm. When a polyimide resin is used as the insulating film 420, it can be formed by a spin coating method, a dip coating method, a doctor blade method, or the like. For example, when a polyimide resin is used as the insulating film 420, the insulating film 420 can be obtained with a desired thickness by removing a portion of the film using the polyimide resin by a doctor blade method.
なお、第１の素子層４１０は、その作製工程における温度が室温以上３００℃以下である
と好ましい。例えば、第１の素子層４１０に含まれる、無機材料を用いた絶縁膜または導
電膜は、成膜温度が１５０℃以上３００℃以下、さらには２００℃以上２７０℃以下で形
成されることが好ましい。また、第１の素子層４１０に含まれる、有機樹脂材料を用いた
絶縁膜等は、成膜温度が室温以上１００℃以下で形成されると好ましい。Note that the temperature in the manufacturing process of the first element layer 410 is preferably room temperature or higher and 300° C. or lower. For example, an insulating film or a conductive film using an inorganic material included in the first element layer 410 is preferably formed at a film formation temperature of 150° C. or higher and 300° C. or lower, further preferably 200° C. or higher and 270° C. Furthermore, an insulating film or the like using an organic resin material included in the first element layer 410 is preferably formed at a film formation temperature of room temperature or higher and 100° C. or lower.
また、第１の素子層４１０に含まれるトランジスタの酸化物半導体膜には、前述したＣＡ
ＡＣ－ＯＳを用いることが好ましい。当該トランジスタの酸化物半導体膜にＣＡＡＣ－Ｏ
Ｓを用いると、例えば、発光装置４００を折り曲げる際に、チャネル形成領域にクラック
等が入りづらく、曲げに対する耐性を高めることが可能となる。In addition, the oxide semiconductor film of the transistor included in the first element layer 410 is formed of the above-described CA
It is preferable to use AC-OS for the oxide semiconductor film of the transistor.
If S is used, for example, cracks or the like are less likely to occur in the channel formation region when the light emitting device 400 is bent, and resistance to bending can be increased.
また、第１の素子層４１０に含まれる導電膜として、酸化シリコンを添加したインジウム
錫酸化物を用いると、発光装置４００を折り曲げる際に、当該導電膜にクラック等が入り
づらくなるため、好ましい。Furthermore, it is preferable to use indium tin oxide to which silicon oxide is added as the conductive film included in the first element layer 410 because cracks or the like are less likely to occur in the conductive film when the light-emitting device 400 is bent.
次に、第１の素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着
し、基板４６２から絶縁膜４２０と第１の素子層４１０を剥離する。これにより、絶縁膜
４２０と第１の素子層４１０は、仮支持基板４６６側に設けられる（図１９（Ｂ）参照）
。Next, the first element layer 410 and a temporary support substrate 466 are bonded together using a peeling adhesive 464, and the insulating film 420 and the first element layer 410 are peeled off from the substrate 462. As a result, the insulating film 420 and the first element layer 410 are provided on the temporary support substrate 466 side (see FIG. 19B).
.
仮支持基板４６６としては、ガラス基板、石英基板、サファイア基板、セラミック基板、
金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を
有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いてもよい
。The temporary support substrate 466 may be a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate,
A metal substrate or the like can be used. Alternatively, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment mode may be used, or a flexible substrate such as a film may be used.
剥離用接着剤４６４としては、水や溶媒に可溶なものや、紫外線などの照射により可塑化
させることが可能であるもののように、必要時に仮支持基板４６６と素子層４１０とを化
学的もしくは物理的に分離することが可能な接着剤を用いる。The peeling adhesive 464 is an adhesive that can chemically or physically separate the temporary support substrate 466 and the element layer 410 when necessary, such as an adhesive that is soluble in water or a solvent, or an adhesive that can be plasticized by exposure to ultraviolet light or the like.
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば
、基板４６２の絶縁膜４２０が形成されていない側、すなわち図１９（Ｂ）に示す下方側
より絶縁膜４２０にレーザ光４６８を照射することで、絶縁膜４２０を脆弱化させること
で基板４６２と絶縁膜４２０を剥離することができる。また、上記レーザ光４６８の照射
エネルギー密度を調整することで、基板４６２と絶縁膜４２０の密着性が高い領域と、基
板４６２と絶縁膜４２０の密着性が低い領域を作り分けてから剥離してもよい。Note that various methods can be appropriately used for the transfer step to the temporary support substrate 466. For example, the insulating film 420 can be weakened by irradiating the insulating film 420 with laser light 468 from the side of the substrate 462 where the insulating film 420 is not formed, that is, from the lower side shown in FIG. 19B , thereby peeling the substrate 462 from the insulating film 420. Furthermore, by adjusting the irradiation energy density of the laser light 468, a region where the substrate 462 and the insulating film 420 have high adhesion and a region where the substrate 462 and the insulating film 420 have low adhesion may be selectively formed before peeling.
なお、本実施の形態においては、基板４６２と絶縁膜４２０の界面で剥離する方法につい
て例示したが、これに限定されない。例えば、絶縁膜４２０と第１の素子層４１０との界
面で剥離してもよい。Note that although this embodiment mode illustrates a method in which peeling occurs at the interface between the substrate 462 and the insulating film 420, the present invention is not limited to this. For example, peeling may occur at the interface between the insulating film 420 and the first element layer 410.
また、基板４６２と絶縁膜４２０との界面に液体を浸透させて基板４６２から絶縁膜４２
０を剥離してもよい。または、絶縁膜４２０と第１の素子層４１０との界面に液体を浸透
させて絶縁膜４２０から第１の素子層４１０を剥離してもよい。上記液体としては、例え
ば、水、極性溶媒等を用いることができる。絶縁膜４２０を剥離する界面、具体的には基
板４６２と絶縁膜４２０との界面または絶縁膜４２０と第１の素子層４１０との界面に液
体を浸透させることによって、第１の素子層４１０に与えられる剥離に伴い発生する静電
気等の影響を抑制することができる。In addition, the liquid is allowed to penetrate into the interface between the substrate 462 and the insulating film 420 to transfer the liquid from the substrate 462 to the insulating film 420.
Alternatively, the first element layer 410 may be peeled off from the insulating film 420 by allowing a liquid to penetrate into the interface between the insulating film 420 and the first element layer 410. As the liquid, for example, water, a polar solvent, or the like can be used. By allowing a liquid to penetrate into the interface at which the insulating film 420 is peeled off, specifically the interface between the substrate 462 and the insulating film 420 or the interface between the insulating film 420 and the first element layer 410, the influence of static electricity and the like that is generated due to peeling and that is applied to the first element layer 410 can be suppressed.
次に、接着層４１８を用いて、絶縁膜４２０に第１の基板４０１を接着させる（図１９（
Ｃ）参照）。Next, the first substrate 401 is bonded to the insulating film 420 using the adhesive layer 418 (FIG. 19(
See C).
次に、剥離用接着剤４６４を溶解または可塑化させて、第１の素子層４１０から剥離用接
着剤４６４及び仮支持基板４６６を取り外す（図１９（Ｄ）参照）。Next, the peeling adhesive 464 is dissolved or plasticized to remove the peeling adhesive 464 and the temporary supporting substrate 466 from the first element layer 410 (see FIG. 19D).
なお、第１の素子層４１０の表面が露出するように剥離用接着剤４６４を水や溶媒などで
除去すると好ましい。Note that it is preferable to remove the peeling adhesive 464 with water, a solvent, or the like so that the surface of the first element layer 410 is exposed.
以上により、第１の基板４０１上に第１の素子層４１０を作製することができる。In this manner, the first element layer 410 can be manufactured on the first substrate 401.
次に、図１９（Ａ）乃至図１９（Ｄ）に示す工程と同様の形成方法により、第２の基板４
０５と、第２の基板４０５上の接着層４１２と、接着層４１２上の絶縁膜４４０と、第２
の素子層４１１と、を形成する（図２０（Ａ）参照）。Next, the second substrate 4 is formed by the same forming method as the steps shown in FIGS.
05, an adhesive layer 412 on the second substrate 405, an insulating film 440 on the adhesive layer 412, and
An element layer 411 is formed (see FIG. 20A).
第２の素子層４１１が有する絶縁膜４４０としては、絶縁膜４２０と同様の材料、ここで
は有機樹脂を用いて形成することができる。The insulating film 440 included in the second element layer 411 can be formed using the same material as the insulating film 420, here, an organic resin.
次に、第１の素子層４１０と第２の素子層４１１の間に、封止層４３２を充填し、第１の
素子層４１０と第２の素子層４１１と、を貼り合わせる（図２０（Ｂ）参照）。Next, a sealing layer 432 is filled between the first element layer 410 and the second element layer 411, and the first element layer 410 and the second element layer 411 are attached to each other (see FIG. 20B).
封止層４３２により、例えば、固体封止させることができる。ただし、封止層４３２とし
ては、可撓性を有する構成が好ましい。封止層４３２としては、例えば、ガラスフリット
などのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂
、熱硬化性の樹脂などの樹脂材料を用いることができる。For example, solid sealing can be achieved by the sealing layer 432. However, a flexible configuration is preferable for the sealing layer 432. For example, a glass material such as glass frit, a curable resin that cures at room temperature such as a two-component mixed resin, a photocurable resin, a thermosetting resin, or other resin material can be used for the sealing layer 432.
以上により、発光装置４００を作製することができる。The light-emitting device 400 can be manufactured in this way.
〈発光装置の作製方法２〉
次いで、本発明の一態様にかかる発光装置４００の別の作製方法について、図２１を用い
て説明する。なお、図２１では、絶縁膜４２０及び絶縁膜４４０として無機絶縁膜を用い
る構成について説明する。<Method 2 for manufacturing a light-emitting device>
Next, another method for manufacturing the light-emitting device 400 according to one embodiment of the present invention will be described with reference to Fig. 21. Note that Fig. 21 illustrates a structure in which inorganic insulating films are used as the insulating films 420 and 440.
まず、基板４６２上に剥離層４６３を形成する。次に、剥離層４６３上に絶縁膜４２０を
形成し、絶縁膜４２０上に第１の素子層４１０を形成する（図２１（Ａ）参照）。First, a separation layer 463 is formed over a substrate 462. Next, an insulating film 420 is formed over the separation layer 463, and a first element layer 410 is formed over the insulating film 420 (see FIG. 21A).
剥離層４６３としては、例えば、タングステン、モリブデン、チタン、タンタル、ニオブ
、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オス
ミウム、イリジウム、シリコンから選択された元素、該元素を含む合金材料、または該元
素を含む化合物材料を含み、単層または積層された構造を用いることができる。また、シ
リコンを含む層の場合、該シリコンを含む層の結晶構造としては、非晶質、微結晶、多結
晶、単結晶のいずれでもよい。The peeling layer 463 may have a single layer or a stacked structure containing an element selected from the group consisting of tungsten, molybdenum, titanium, tantalum, niobium, nickel, cobalt, zirconium, zinc, ruthenium, rhodium, palladium, osmium, iridium, and silicon, an alloy material containing the element, or a compound material containing the element. In the case of a layer containing silicon, the crystal structure of the layer containing silicon may be amorphous, microcrystalline, polycrystalline, or single crystalline.
剥離層４６３は、スパッタリング法、ＰＥＣＶＤ法、塗布法、印刷法等により形成できる
。なお、塗布法は、スピンコーティング法、液滴吐出法、ディスペンス法を含む。The peeling layer 463 can be formed by a sputtering method, a PECVD method, a coating method, a printing method, etc. Note that the coating method includes a spin coating method, a droplet discharging method, and a dispensing method.
剥離層４６３が単層構造の場合、タングステン、モリブデン、またはタングステンとモリ
ブデンの混合物を含む層を形成することが好ましい。また、タングステンの酸化物もしく
は酸化窒化物を含む層、モリブデンの酸化物もしくは酸化窒化物を含む層、またはタング
ステンとモリブデンの混合物の酸化物もしくは酸化窒化物を含む層を形成してもよい。な
お、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金
に相当する。When the separation layer 463 has a single-layer structure, it is preferable to form a layer containing tungsten, molybdenum, or a mixture of tungsten and molybdenum. Alternatively, a layer containing an oxide or oxynitride of tungsten, a layer containing an oxide or oxynitride of molybdenum, or a layer containing an oxide or oxynitride of a mixture of tungsten and molybdenum may be formed. Note that the mixture of tungsten and molybdenum corresponds to, for example, an alloy of tungsten and molybdenum.
また、剥離層４６３として、タングステンを含む層とタングステンの酸化物を含む層の積
層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される
絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を
含む層が形成されることを活用してもよい。また、タングステンを含む層の表面を、熱酸
化処理、酸素プラズマ処理、亜酸化窒素（Ｎ２Ｏ）プラズマ処理、オゾン水等の酸化力の
強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。またプラ
ズマ処理や加熱処理は、酸素、窒素、亜酸化窒素単独、あるいは該ガスとその他のガスと
の混合気体雰囲気下で行ってもよい。上記プラズマ処理や加熱処理により、剥離層４６３
の表面状態を変えることにより、剥離層４６３と後に形成される絶縁膜４２０との密着性
を制御することが可能である。Furthermore, when forming a stacked structure of a layer containing tungsten and a layer containing tungsten oxide as the peeling layer 463, it is possible to utilize the fact that a layer containing tungsten oxide is formed at the interface between the tungsten layer and the insulating layer by forming a layer containing tungsten and then forming an insulating layer made of oxide thereon. Furthermore, the surface of the layer containing tungsten may be subjected to thermal oxidation treatment, oxygen plasma treatment, nitrous oxide (N2 O) plasma treatment, treatment with a solution having a strong oxidizing power such as ozone water, or the like to form a layer containing tungsten oxide. Furthermore, the plasma treatment or heat treatment may be performed in an atmosphere of oxygen, nitrogen, or nitrous oxide alone, or in a mixed gas atmosphere of these gases and other gases. The peeling layer 463 may be formed by the above-described plasma treatment or heat treatment.
By changing the surface state of the peeling layer 463, it is possible to control the adhesion between the peeling layer 463 and the insulating film 420 to be formed later.
絶縁膜４２０には、例えば、酸化シリコン膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化シ
リコン膜、酸化アルミニウム膜などの透湿性の低い無機絶縁膜を用いることができる。上
記無機絶縁膜は、例えば、スパッタリング法、ＰＥＣＶＤ法等を用いて形成することがで
きる。For example, an inorganic insulating film with low moisture permeability, such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a silicon nitride oxide film, or an aluminum oxide film, can be used for the insulating film 420. The inorganic insulating film can be formed by, for example, a sputtering method, a PECVD method, or the like.
次に、第１の素子層４１０と、仮支持基板４６６とを、剥離用接着剤４６４を用いて接着
し、剥離層４６３から絶縁膜４２０と第１の素子層４１０を剥離する。これにより、絶縁
膜４２０と第１の素子層４１０は、仮支持基板４６６側に設けられる（図２１（Ｂ）参照
）。Next, the first element layer 410 and a temporary support substrate 466 are bonded using a peeling adhesive 464, and the insulating film 420 and the first element layer 410 are peeled from the peeling layer 463. As a result, the insulating film 420 and the first element layer 410 are provided on the temporary support substrate 466 side (see FIG. 21B).
なお、仮支持基板４６６への転置工程は、様々な方法を適宜用いることができる。例えば
、剥離層４６３と絶縁膜４２０との界面に金属酸化膜を含む層を形成した場合は、該金属
酸化膜を結晶化により脆弱化して、剥離層４６３から絶縁膜４２０を剥離することができ
る。また、剥離層４６３をタングステン膜で形成した場合は、アンモニア水と過酸化水素
水の混合溶液によりタングステン膜をエッチングしながら剥離を行ってもよい。Note that various methods can be used as appropriate for the transfer step to the temporary support substrate 466. For example, when a layer including a metal oxide film is formed at the interface between the separation layer 463 and the insulating film 420, the metal oxide film can be weakened by crystallization, and the insulating film 420 can be peeled off from the separation layer 463. When the separation layer 463 is formed using a tungsten film, the tungsten film may be etched with a mixed solution of ammonia water and hydrogen peroxide water to perform the peeling.
また、剥離層４６３と絶縁膜４２０との界面に液体を浸透させて剥離層４６３から絶縁膜
４２０を剥離してもよい。上記液体としては、例えば、水、極性溶媒等を用いることがで
きる。絶縁膜４２０を剥離する界面、具体的には剥離層４６３と絶縁膜４２０との界面に
液体を浸透させることによって、第１の素子層４１０に与えられる剥離に伴い発生する静
電気等の影響を抑制することができる。Alternatively, the insulating film 420 may be peeled off from the peeling layer 463 by allowing a liquid to penetrate into the interface between the peeling layer 463 and the insulating film 420. As the liquid, for example, water, a polar solvent, or the like can be used. By allowing a liquid to penetrate into the interface at which the insulating film 420 is peeled off, specifically, the interface between the peeling layer 463 and the insulating film 420, the influence of static electricity and the like that is generated due to peeling and that is applied to the first element layer 410 can be suppressed.
次に、絶縁膜４２０に接着層４１８を用いて第１の基板４０１を接着する（図２１（Ｃ）
参照）。Next, the first substrate 401 is bonded to the insulating film 420 using an adhesive layer 418 (FIG. 21(C)
reference).
次に、剥離用接着剤４６４を溶解または可塑化させて、第１の素子層４１０から剥離用接
着剤４６４と仮支持基板４６６を取り除く（図２１（Ｄ）参照）。Next, the peeling adhesive 464 is dissolved or plasticized to remove the peeling adhesive 464 and the temporary supporting substrate 466 from the first element layer 410 (see FIG. 21D).
なお、第１の素子層４１０の表面が露出するように剥離用接着剤４６４を水や溶媒などで
除去すると好ましい。Note that it is preferable to remove the peeling adhesive 464 with water, a solvent, or the like so that the surface of the first element layer 410 is exposed.
以上により、第１の基板４０１上に第１の素子層４１０を作製することができる。In this manner, the first element layer 410 can be manufactured on the first substrate 401.
次に、図２１（Ａ）乃至図２１（Ｄ）に示す工程と同様の形成方法により、第２の基板４
０５と、第２の基板４０５上の接着層４１２と、接着層４１２上の絶縁膜４４０と、第２
の素子層４１１と、を形成する。その後、第１の素子層４１０と第２の素子層４１１の間
に、封止層４３２を充填し、第１の素子層４１０と第２の素子層４１１と、を貼り合わせ
る。Next, the second substrate 4 is formed by the same forming method as the steps shown in FIGS.
05, an adhesive layer 412 on the second substrate 405, an insulating film 440 on the adhesive layer 412, and
Then, a sealing layer 432 is filled between the first element layer 410 and the second element layer 411, and the first element layer 410 and the second element layer 411 are attached to each other.
最後に、接続電極３６０に異方性導電膜３８０とＦＰＣ４０８を貼り付ける。必要があれ
ばＩＣチップなどを実装させてもよい。Finally, an anisotropic conductive film 380 and an FPC 408 are attached to the connection electrode 360. If necessary, an IC chip or the like may be mounted.
以上により、発光装置４００を作製することができる。The light-emitting device 400 can be manufactured in this way.
〈発光装置の断面構造〉
図２２に、本発明の一態様に係る発光装置の、画素部の断面構造を一例として示す。なお
、図２２では、図３（Ａ）に示す画素１０が有する、トランジスタ１１、容量素子１８、
及び発光素子１４の、断面構造を例示している。<Cross-sectional structure of light-emitting device>
22 illustrates an example of a cross-sectional structure of a pixel portion of a light-emitting device according to one embodiment of the present invention. Note that in FIG. 22, the transistor 11, the capacitor 18, and the like included in the pixel 10 illustrated in FIG.
1 and 2 illustrate cross-sectional structures of the light-emitting element 14.
具体的に、図２２に示す発光装置は、基板５００上にトランジスタ１１と、容量素子１８
とを有する。トランジスタ１１は、第１のゲートとして機能する導電膜５０１と、導電膜
５０１上の絶縁膜５０２と、絶縁膜５０２を間に介して導電膜５０１と重畳する半導体膜
５０３と、半導体膜５０３に電気的に接続されたソースまたはドレインとして機能する導
電膜５０４及び導電膜５０５と、半導体膜５０３、導電膜５０４及び導電膜５０５上の絶
縁膜５５０と、絶縁膜５５０を間に介して導電膜５０１と重畳し、第２のゲートとして機
能する導電膜５５１と、を有する。Specifically, the light-emitting device shown in FIG. 22 has a transistor 11 and a capacitor 18 on a substrate 500.
The transistor 11 includes a conductive film 501 that functions as a first gate, an insulating film 502 over the conductive film 501, a semiconductor film 503 that overlaps with the conductive film 501 with the insulating film 502 interposed therebetween, conductive films 504 and 505 that function as a source or a drain electrically connected to the semiconductor film 503, an insulating film 550 over the semiconductor film 503, the conductive film 504, and the conductive film 505, and a conductive film 551 that overlaps with the conductive film 501 with the insulating film 550 interposed therebetween and functions as a second gate.
容量素子１８は、電極として機能する導電膜５０１と、導電膜５０１上の絶縁膜５０２と
、絶縁膜５０２を間に挟んで導電膜５０１と重なり、なおかつ電極として機能する導電膜
５０４とを有する。The capacitor 18 includes a conductive film 501 that functions as an electrode, an insulating film 502 over the conductive film 501, and a conductive film 504 that overlaps with the conductive film 501 with the insulating film 502 interposed therebetween and functions as an electrode.
絶縁膜５０２としては、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素
、窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化
ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以
上含む絶縁膜を、単層で、または積層させて用いればよい。なお、本明細書中において、
酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物
は、その組成として、酸素よりも窒素の含有量が多い材料を指す。The insulating film 502 may be a single layer or a stack of insulating films containing one or more of aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide.
An oxynitride refers to a material whose composition contains more oxygen than nitrogen, and an oxynitride refers to a material whose composition contains more nitrogen than oxygen.
また、半導体膜５０３、導電膜５０４、及び導電膜５０５上には絶縁膜５１１が設けられ
ている。半導体膜５０３として酸化物半導体を用いる場合、絶縁膜５１１は、半導体膜５
０３に酸素を供給させることが可能な材料を用いることが望ましい。上記材料を絶縁膜５
１１に用いることで、絶縁膜５１１に含まれる酸素を半導体膜５０３に移動させることが
可能であり、半導体膜５０３の酸素欠損量を低減することができる。絶縁膜５１１に含ま
れる酸素の半導体膜５０３への移動は、絶縁膜５１１を形成した後に、加熱処理を行うこ
とで効率的に行うことができる。Further, an insulating film 511 is provided over the semiconductor film 503, the conductive film 504, and the conductive film 505. When an oxide semiconductor is used for the semiconductor film 503, the insulating film 511 is formed over the semiconductor film 503.
It is desirable to use a material that can supply oxygen to the insulating film 5.
By using the insulating film 511 as the insulating film 511, oxygen contained in the insulating film 511 can be transferred to the semiconductor film 503, thereby reducing the amount of oxygen vacancies in the semiconductor film 503. The oxygen contained in the insulating film 511 can be efficiently transferred to the semiconductor film 503 by performing heat treatment after the insulating film 511 is formed.
絶縁膜５１１上には絶縁膜５２０が設けられており、絶縁膜５２０上には導電膜５２４が
設けられている。導電膜５２４は、絶縁膜５１１及び絶縁膜５２０に設けられた開口部に
おいて、導電膜５０４に接続されている。An insulating film 520 is provided over the insulating film 511, and a conductive film 524 is provided over the insulating film 520. The conductive film 524 is connected to the conductive film 504 in an opening provided in the insulating film 511 and the insulating film 520.
絶縁膜５２０及び導電膜５２４上には絶縁膜５２５が設けられている。絶縁膜５２５は、
導電膜５２４と重なる位置に開口部を有する。また、絶縁膜５２５上において、絶縁膜５
２５の開口部とは異なる位置に、絶縁膜５２６が設けられている。そして、絶縁膜５２５
及び絶縁膜５２６上には、ＥＬ層５２７及び導電膜５２８が、順に積層するように設けら
れている。導電膜５２４及び導電膜５２８が、ＥＬ層５２７を間に挟んで重なり合う部分
が、発光素子１４として機能する。そして、導電膜５２４及び導電膜５２８は、一方が陽
極、他方が陰極として機能する。An insulating film 525 is provided over the insulating film 520 and the conductive film 524. The insulating film 525
The insulating film 525 has an opening at a position overlapping with the conductive film 524.
An insulating film 526 is provided at a position different from the opening of the insulating film 525.
An EL layer 527 and a conductive film 528 are stacked in this order over the insulating film 526 and the insulating film 524. A portion where the conductive film 524 and the conductive film 528 overlap with each other with the EL layer 527 sandwiched therebetween functions as the light-emitting element 14. One of the conductive film 524 and the conductive film 528 functions as an anode and the other functions as a cathode.
また、発光装置は、発光素子１４を間に挟んで基板５００と対峙する、基板５３０を有す
る。基板５３０上、すなわち、基板５３０の発光素子１４に近い側の面上には、光を遮蔽
する機能を有する遮蔽膜５３１が設けられている。そして、遮蔽膜５３１は、発光素子１
４と重なる領域に開口部を有している。発光素子１４に重なる開口部において、基板５３
０上には特定の波長範囲の可視光を透過する着色層５３２が設けられている。The light emitting device also has a substrate 530 that faces the substrate 500 with the light emitting element 14 sandwiched therebetween. A shielding film 531 having a light shielding function is provided on the substrate 530, i.e., on the surface of the substrate 530 that is closer to the light emitting element 14. The shielding film 531 is provided on the light emitting element 1.
The substrate 53 has an opening in the region where the substrate 53 overlaps the light emitting element 14.
A colored layer 532 that transmits visible light in a specific wavelength range is provided on the substrate 530.
〈発光装置の外観〉
図２３（Ａ）は、本発明の一態様に係る発光装置の外観の一例を示す、斜視図である。図
２３（Ａ）に示す発光装置は、パネル１６０１と、コントローラ、電源回路、画像処理回
路、画像メモリ、ＣＰＵなどが設けられた回路基板１６０２と、接続部１６０３とを有し
ている。パネル１６０１は、画素が複数設けられた画素部１６０４と、複数の画素を行ご
とに選択する駆動回路１６０５と、選択された行内の画素への画像信号Ｓｉｇの入力を制
御する駆動回路１６０６とを有する。<Appearance of the light-emitting device>
23A is a perspective view illustrating an example of the appearance of a light-emitting device according to one embodiment of the present invention. The light-emitting device illustrated in FIG. 23A includes a panel 1601, a circuit board 1602 provided with a controller, a power supply circuit, an image processing circuit, an image memory, a CPU, and the like, and a connection portion 1603. The panel 1601 includes a pixel portion 1604 including a plurality of pixels, a driver circuit 1605 that selects the plurality of pixels for each row, and a driver circuit 1606 that controls input of an image signal Sig to the pixels in the selected row.
回路基板１６０２から、接続部１６０３を介して、各種信号と、電源の電位とが、パネル
１６０１に入力される。接続部１６０３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅ
ｄ Ｃｉｒｃｕｉｔ）などを用いることができる。ＦＰＣにチップを実装したものをＣＯ
Ｆテープと呼び、ＣＯＦテープを用いると、より小さい面積でより高密度の実装を行うこ
とができる。また、接続部１６０３にＣＯＦテープを用いる場合、回路基板１６０２内の
一部の回路、或いはパネル１６０１が有する駆動回路１６０５や駆動回路１６０６の一部
などを別途用意したチップに形成しておき、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用
いて当該チップをＣＯＦテープに接続しておいても良い。Various signals and a power supply potential are input to the panel 1601 from the circuit board 1602 via a connection portion 1603. The connection portion 1603 is connected to an FPC (Flexible Printed Circuit)
The FPC with the chip mounted on it can be used as a CO
When COF tape is used for the connection portion 1603, a part of the circuit in the circuit board 1602 or a part of the driver circuit 1605 or 1606 of the panel 1601 may be formed on a separately prepared chip, and the chip may be connected to the COF tape using a COF (Chip On Film) method.
また、ＣＯＦテープ１６０７を用いた発光装置の外観の一例を示す斜視図を図２３（Ｂ）
に示す。FIG. 23B is a perspective view showing an example of the appearance of a light-emitting device using the COF tape 1607.
Shown below.
チップ１６０８は、バンプなどの端子を表面に有する半導体ベアチップ（ＩＣ、ＬＳＩな
ど）である。さらに、ＣＯＦテープ１６０７に、ＣＲ部品も実装でき、回路基板１６０２
の面積縮小も図れる。フレキシブル基板の配線パターンは、実装するチップの端子に対応
して複数形成される。チップ１６０８は、ボンダー装置などにより、配線パターンを有す
るフレキシブル基板上に位置決めして配置し、熱圧着することによって実装される。The chip 1608 is a semiconductor bare chip (IC, LSI, etc.) having terminals such as bumps on its surface. Furthermore, CR components can also be mounted on the COF tape 1607, and the circuit board 1602
The flexible substrate has a plurality of wiring patterns formed corresponding to the terminals of the chip to be mounted. The chip 1608 is positioned and placed on the flexible substrate having the wiring patterns using a bonder or the like, and is mounted by thermocompression bonding.
図２３（Ｂ）には一つのチップ１６０８を実装した一つのＣＯＦテープ１６０７の例を示
したが特に限定されない。１つのＣＯＦテープ１６０７の片面または両面に複数列のチッ
プを実装することができるが、コスト削減のためには、実装するチップ数を少なくするた
め一列とすることが好ましく、さらに好ましくは１個とすることが望ましい。23B shows an example of one COF tape 1607 mounted with one chip 1608, but this is not particularly limited. Although multiple rows of chips can be mounted on one or both sides of one COF tape 1607, in order to reduce costs, it is preferable to mount one row of chips to reduce the number of chips to be mounted, and more preferably, it is more preferable to mount only one chip.
〈回路基板の構成例〉
図２５に、回路基板２００３の外観図を示す。回路基板２００３は、スリット２２１１を
有するＦＰＣ２２０１上に、Ｂｌｕｅｔｏｏｔｈ（登録商標。ＩＥＥＥ８０２．１５．１
に同じ。）規格の通信装置２１０１、マイコン２１０２、記憶装置２１０３、ＦＰＧＡ２
１０４、ＤＡコンバータ２１０５、充電制御ＩＣ２１０６、レベルシフタ２１０７を設け
た構成を有する。また、回路基板２００３は、入出力コネクタ２１０８を介して本発明の
一態様にかかる発光装置と電気的に接続する。また、ＦＰＣ２２０１にスリット２２１１
を設けることにより、ＦＰＣ２２０１を用いた回路基板２００３の可撓性を高めている。<Example of circuit board configuration>
25 shows an external view of the circuit board 2003. The circuit board 2003 has a Bluetooth (registered trademark) IEEE802.15.1 on an FPC 2201 having a slit 2211.
) standard communication device 2101, microcomputer 2102, storage device 2103, FPGA 2
104, a DA converter 2105, a charge control IC 2106, and a level shifter 2107 are provided. The circuit board 2003 is electrically connected to the light-emitting device according to one embodiment of the present invention through an input/output connector 2108. The FPC 2201 has a slit 2211.
By providing the FPC 2201, the flexibility of the circuit board 2003 using the FPC 2201 is increased.
本発明の一態様にかかる発光装置に可撓性を有する基板を用いることで、回路基板２００
３と共に発光装置も湾曲させることができる。よって、可撓性を有する基板を用いた発光
装置と、回路基板２００３とは、装着部位の形状に合わせて繰り返し変形することができ
るので、腕や足などの身体に装着可能な電子機器に利用するのに適している。By using a flexible substrate in the light-emitting device according to one embodiment of the present invention, the circuit board 200
The light emitting device can be bent along with the flexible substrate 3. Therefore, the light emitting device using the flexible substrate and the circuit substrate 2003 can be repeatedly deformed to fit the shape of the part where it is worn, and are therefore suitable for use in electronic devices that can be worn on the body, such as the arm or leg.
〈情報処理装置の構成例〉
図２６（Ａ）は本発明の一態様の情報処理装置１０００の外観を説明する模式図であり、
図２６（Ｂ）は、図２６（Ａ）に示す切断線Ｘ１－Ｘ２における断面の構造を説明する断
面図である。また、図２６（Ｃ）および図２６（Ｄ）は本発明の一態様の情報処理装置１
０００の外観を説明する模式図であり、図２６（Ｅ）は、図２６（Ｃ）および図２６（Ｄ
）に示す切断線Ｘ３－Ｘ４における断面の構造を説明する断面図である。図２６（Ｃ）は
情報処理装置１０００の正面を説明する模式図であり。図２６（Ｄ）は情報処理装置１０
００の背面を説明する模式図である。<Configuration example of information processing device>
FIG. 26A is a schematic diagram illustrating the appearance of a data processing device 1000 of one embodiment of the present invention.
26B is a cross-sectional view illustrating a cross-sectional structure taken along the line X1-X2 in FIG. 26A. Also, FIGS. 26C and 26D are diagrams illustrating the structure of the information processing device 1 according to one embodiment of the present invention.
26(D) is a schematic diagram illustrating the appearance of the 000.
26(C) is a schematic diagram illustrating the front of the information processing device 1000. FIG. 26(D) is a schematic diagram illustrating the front of the information processing device 1000.
1 is a schematic diagram illustrating the rear surface of .00.
図２６（Ｃ）、図２６（Ｄ）に示すように、位置入力部１００１または表示部１００２は
、情報処理装置１０００の正面だけでなく、側面や背面にも設けられていてもよい。また
、位置入力部１００１または表示部１００２は、情報処理装置１０００の上面に設けられ
ていてもよい。また、位置入力部１００１または表示部１００２は、情報処理装置１００
０の底面に設けられていてもよい。As shown in Figures 26(C) and 26(D), the position input unit 1001 or the display unit 1002 may be provided not only on the front surface of the information processing device 1000 but also on the side or rear surface. Also, the position input unit 1001 or the display unit 1002 may be provided on the top surface of the information processing device 1000. Also, the position input unit 1001 or the display unit 1002 may be provided on the front surface of the information processing device 1000.
0 may be provided on the bottom surface.
なお、筐体１００３の表面には位置入力部１００１のほか、ハードウェアボタンや外部接
続端子等を有していてもよい。In addition to the position input unit 1001, the surface of the housing 1003 may also have hardware buttons, external connection terminals, and the like.
このような構成とすることで、従来の情報処理装置のように筐体１００３の正面に平行な
面にのみ表示するのではなく、筐体１００３の側面にも表示を行うことが可能となる。特
に、筐体１００３の２以上の側面に沿って表示領域を設けると、表示の多様性がより高ま
るため好ましい。With this configuration, it is possible to display not only on a surface parallel to the front of the housing 1003 as in conventional information processing devices, but also on the side surfaces of the housing 1003. In particular, providing display areas along two or more side surfaces of the housing 1003 is preferable because it further increases the versatility of the display.
情報処理装置の正面に沿って配置される表示領域と、側面に沿って配置された各表示領域
は、それぞれ独立な表示領域として用いて異なる画像等を表示してもよいし、いずれか２
つ以上の表示領域にわたって一つの画像等を表示してもよい。例えば、情報処理装置の正
面に沿って配置された表示領域に表示する画像を、情報処理装置の側面に沿って設けられ
る表示領域などに連続して表示してもよい。The display area arranged along the front surface of the information processing device and the display areas arranged along the sides may be used as independent display areas to display different images, or any two of them may be used as independent display areas to display different images, or any two of them may be used as independent display areas to display different images, or
For example, an image displayed in a display area arranged along the front of the information processing device may be continuously displayed in a display area provided along the side of the information processing device.
また、演算装置１００５は、筐体１００３の内部に設けられている。図２６（Ｂ）では、
演算装置１００５が表示部１００２と離隔した位置に設けられている。図２６（Ｅ）では
、演算装置１００５が表示部１００２と重なる位置に設けられている。The arithmetic unit 1005 is provided inside the housing 1003.
The arithmetic device 1005 is provided at a position separated from the display portion 1002. In FIG.
位置入力部１００１は、一例としては、第１の領域１００１（１）と、第１の領域１００
１（１）に対向する第２の領域１００１（２）と、第１の領域１００１（１）および第２
の領域１００１（２）の間に第３の領域１００１（３）と、が形成されるように折り曲げ
ることができる可撓性を有する（図２６（Ｂ）参照）。また、他の一例として、第１の領
域１００１（１）と、第３の領域１００１（３）と、第３の領域１００１（３）に対向す
る第４の領域１００１（４）と、が形成されるように折り曲げることができる可撓性を有
する（図２６（Ｅ）参照）。The position input unit 1001 includes, for example, a first area 1001(1) and a second area 100(2).
a second region 1001(2) facing the first region 1001(1) and a second region 1001(2) facing the second region 1001(1)
The flexible film has flexibility that allows it to be bent so that the first region 1001(1), the third region 1001(3), and the fourth region 1001(4) facing the third region 1001(3) are formed between the first region 1001(2) and the third region 1001(3) (see FIG. 26(B)). As another example, the flexible film has flexibility that allows it to be bent so that the first region 1001(1), the third region 1001(3), and the fourth region 1001(4) facing the third region 1001(3) are formed (see FIG. 26(E)).
また、他の一例として、第３の領域１００１（３）と、第５の領域１００１（５）と、第
３の領域１００１（３）に対向する第４の領域１００１（４）と、が形成されるように折
り曲げることができる可撓性を有していても良い。As another example, the film may be flexible enough to be bent so as to form a third region 1001(3), a fifth region 1001(5), and a fourth region 1001(4) opposite the third region 1001(3).
なお、第１の領域１００１（１）に対向する第２の領域１００１（２）の配置は、第１の
領域１００１（１）に正対する配置に限られず、第１の領域１００１（１）に傾きを持っ
て向き合う配置も含むものとする。また、第３の領域１００１（３）に対向する第４の領
域１００１（４）の配置は、第３の領域１００１（３）に正対する配置に限られず、第３
の領域１００１（３）に傾きを持って向き合う配置も含むものとする。The arrangement of the second region 1001(2) facing the first region 1001(1) is not limited to a direct arrangement to the first region 1001(1), but also includes an arrangement facing the first region 1001(1) at an angle. Also, the arrangement of the fourth region 1001(4) facing the third region 1001(3) is not limited to a direct arrangement to the third region 1001(3), but also includes an arrangement facing the third region 1001(4).
This also includes an arrangement in which the area 1001 faces the area 1001(3) at an angle.
表示部１００２は、少なくとも第１の領域１００１（１）、第２の領域１００１（２）、
第３の領域１００１（３）、または第４の領域１００１（４）の一部と重なるように配置
される。The display unit 1002 includes at least a first area 1001(1), a second area 1001(2),
It is arranged so as to overlap a part of the third region 1001(3) or the fourth region 1001(4).
情報処理装置１０００は、近接または接触するものを検知する可撓性の位置入力部１００
１を含んで構成される。そして、位置入力部１００１は、例えば、第１の領域１００１（
１）と、第１の領域に対向する第２の領域１００１（２）と、第１の領域１００１（１）
および第２の領域１００１（２）の間に表示部１００２と重なる第３の領域１００１（３
）と、が形成されるように折り曲げることができる。これにより、例えば掌もしくは手の
指の何れかが、第１の領域１００１（１）または第２の領域１００１（２）などの何れか
に近接したのかを知ることができる。その結果、操作性に優れたヒューマンインターフェ
イスを提供できる。または、操作性に優れた新規な情報処理装置を提供できる。The information processing device 1000 includes a flexible position input unit 100 that detects an object in proximity or contact.
1. The position input unit 1001 is configured to include, for example, a first area 1001 (
1), a second region 1001(2) facing the first region, and the first region 1001(1).
A third area 1001(3) overlapping the display unit 1002 is formed between the second area 1001(2).
) and can be bent so as to form. This makes it possible to know whether, for example, the palm or any of the fingers of the hand is in proximity to the first region 1001(1) or the second region 1001(2). As a result, a human interface with excellent operability can be provided. Alternatively, a novel information processing device with excellent operability can be provided.
表示部１００２に用いられる基板としては、可撓性を有する程度の厚さの樹脂が適用でき
る。樹脂としては、例えばポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ア
ラミド、エポキシ、ポリカーボネート若しくはアクリル樹脂等を挙げることができる。ま
た、可撓性を有さないような通常の基板としては、ガラス基板、石英基板、半導体基板な
どを用いることが出来る。A resin having a thickness sufficient to provide flexibility can be used as the substrate used for the display unit 1002. Examples of resins include polyester, polyolefin, polyamide, polyimide, aramid, epoxy, polycarbonate, and acrylic resin. Ordinary substrates that do not have flexibility can include glass substrates, quartz substrates, and semiconductor substrates.
〈電子機器の構成例〉
本発明の一態様に係る発光装置は、表示装置、ノート型パーソナルコンピュータ、記録媒
体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄ
ｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用い
ることができる。その他に、本発明の一態様に係る発光装置を用いることができる電子機
器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタ
ルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）
、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイ
ヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払
い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２４に示す
。<Example of electronic device configuration>
The light-emitting device according to one embodiment of the present invention is applicable to a display device, a laptop personal computer, an image reproducing device including a recording medium (typically, a DVD: Digital Versatile Disc,
Other electronic devices that can use the light-emitting device according to one embodiment of the present invention include mobile phones, portable game consoles, personal digital assistants, e-books, cameras such as video cameras and digital still cameras, and goggle displays (head-mounted displays).
, navigation systems, audio playback devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, printer-combined machines, automated teller machines (ATMs), vending machines, etc. Specific examples of these electronic devices are shown in FIG.
図２４（Ａ）は表示装置であり、筐体５００１、表示部５００２、支持台５００３等を有
する。本発明の一態様に係る発光装置は、表示部５００２に用いることができる。なお、
表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情
報表示用表示装置が含まれる。24A shows a display device including a housing 5001, a display portion 5002, a support base 5003, and the like. The light-emitting device according to one embodiment of the present invention can be used for the display portion 5002.
The display device includes all display devices for displaying information, such as those for personal computers, TV broadcast reception, and advertisement displays.
図２４（Ｂ）は携帯情報端末であり、筐体５１０１、表示部５１０２、操作キー５１０３
等を有する。本発明の一態様に係る発光装置は、表示部５１０２に用いることができる。FIG. 24B shows a portable information terminal, which includes a housing 5101, a display portion 5102, and operation keys 5103.
The light-emitting device according to one embodiment of the present invention can be used for the display portion 5102.
図２４（Ｃ）は表示装置であり、曲面を有する筐体５７０１、表示部５７０２等を有する
。本発明の一態様に係る発光装置に可撓性を有する基板を用いることで、曲面を有する筐
体５７０１に支持された表示部５７０２に、当該発光装置を用いることができ、フレキシ
ブルかつ軽くて使い勝手の良い表示装置を提供することができる。24C shows a display device including a curved housing 5701, a display portion 5702, and the like. By using a flexible substrate for the light-emitting device according to one embodiment of the present invention, the light-emitting device can be used in the display portion 5702 supported by the curved housing 5701, and a flexible, lightweight, and easy-to-use display device can be provided.
図２４（Ｄ）は携帯型ゲーム機であり、筐体５３０１、筐体５３０２、表示部５３０３、
表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、スタ
イラス５３０８等を有する。本発明の一態様に係る発光装置は、表示部５３０３または表
示部５３０４に用いることができる。表示部５３０３または表示部５３０４に本発明の一
態様に係る発光装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにく
い携帯型ゲーム機を提供することができる。なお、図２４（Ｄ）に示した携帯型ゲーム機
は、２つの表示部５３０３と表示部５３０４とを有しているが、携帯型ゲーム機が有する
表示部の数は、これに限定されない。FIG. 24D shows a portable game machine, which includes a housing 5301, a housing 5302, a display portion 5303,
The portable game console includes a display portion 5304, a microphone 5305, a speaker 5306, operation keys 5307, a stylus 5308, and the like. The light-emitting device according to one embodiment of the present invention can be used for the display portion 5303 or the display portion 5304. By using the light-emitting device according to one embodiment of the present invention for the display portion 5303 or the display portion 5304, a portable game console that is comfortable to use and unlikely to suffer from deterioration in quality can be provided. Note that although the portable game console shown in FIG. 24D has two display portions, 5303 and 5304, the number of display portions included in the portable game console is not limited to this.
図２４（Ｅ）は電子書籍であり、筐体５６０１、表示部５６０２等を有する。本発明の一
態様に係る発光装置は、表示部５６０２に用いることができる。そして、可撓性を有する
基板を用いることで、発光装置に可撓性を持たせることができるので、フレキシブルかつ
軽くて使い勝手の良い電子書籍を提供することができる。24E shows an e-book reader including a housing 5601, a display portion 5602, and the like. The light-emitting device according to one embodiment of the present invention can be used for the display portion 5602. By using a flexible substrate, the light-emitting device can have flexibility; therefore, a flexible, lightweight, and easy-to-use e-book reader can be provided.
図２４（Ｆ）は携帯電話であり、筐体５９０１に、表示部５９０２、マイク５９０７、ス
ピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタン５９０５が設
けられている。表示部５９０２に、本発明の一態様に係る発光装置を用いることできる。
また、本発明の一態様に係る発光装置を、可撓性を有する基板に形成した場合、図２４（
Ｆ）に示すような曲面を有する表示部５９０２に当該発光装置を適用することが可能であ
る。24F shows a mobile phone, which includes a housing 5901 and is provided with a display portion 5902, a microphone 5907, a speaker 5904, a camera 5903, an external connection portion 5906, and operation buttons 5905. The light-emitting device according to one embodiment of the present invention can be used for the display portion 5902.
Furthermore, when the light-emitting device according to one embodiment of the present invention is formed over a flexible substrate,
The light-emitting device can be applied to a display portion 5902 having a curved surface as shown in FIG.
〈実施例〉
本実施例では、上記の実施の形態に示す画素を用いて作製した表示装置について説明する
。Example
In this embodiment, a display device manufactured using the pixel shown in the above embodiment mode will be described.
まず、画素に用いるトランジスタの特性を測定した。画素に用いるトランジスタは、ＣＡ
ＡＣ－ＯＳ膜を用いて形成したＯＳトランジスタとし、ＣＡＡＣ－ＯＳ膜は、Ｉｎ－Ｇａ
－Ｚｎ酸化物を用いて形成した。First, the characteristics of the transistor used in the pixel were measured.
An OS transistor is formed using an AC-OS film. The CAAC-OS film is an In—Ga
It was formed using Zn oxide.
図４２（Ａ）に、ＯＳトランジスタのＩ－Ｖ特性の測定結果を示す。ここでは、ソース－
ドレイン間の電圧（Ｖｄｓ）を０．１Ｖとした場合と１０Ｖとした場合の測定結果を示し
ている。なお、ＯＳトランジスタのチャネル長Ｌは６μｍ、チャネル幅Ｗは６μｍとした
。また、ＯＳトランジスタにはバックゲートを設けており、バックゲート－ソース間の電
圧（Ｖｂｇｓ）が０Ｖの状態で測定を行った。FIG. 42A shows the measurement results of the IV characteristics of an OS transistor.
The measurement results are shown when the drain-to-drain voltage (Vds) was 0.1 V and 10 V. The OS transistor had a channel length L of 6 μm and a channel width W of 6 μm. The OS transistor had a back gate, and the measurement was performed when the back gate-to-source voltage (Vbgs) was 0 V.
測定は、同一基板内の２０点において行った。測定によって得られたＯＳトランジスタの
閾値電圧の中央値は４．３８Ｖであり、閾値電圧のばらつきは３σ＝０．８８Ｖであった
。The measurement was performed at 20 points on the same substrate. The median threshold voltage of the OS transistors measured was 4.38 V, and the variation in threshold voltage was 3σ=0.88 V.
なお、バックゲートを設けることにより、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａ
ｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）効果が減少する。バックゲートを用いないシングルゲー
ト構造の場合、チャネル長変調係数が約０．０５Ｖ－１であったのに対し、バックゲート
を用いた場合は約０．００９Ｖ－１となっており、飽和性が向上していた。By providing a back gate, DIBL (Drain Induced Back-gate)
In the case of a single gate structure without a back gate, the channel length modulation coefficient was approximately 0.05 V−1 , whereas in the case of a back gate, it was approximately 0.009 V−1 , indicating improved saturation.
次に、ＯＳトランジスタの閾値電圧ＶｔｈのＶｂｇｓ依存性の測定結果を、図４２（Ｂ）
に示す。図４２（Ｂ）は、ＯＳトランジスタのソース電位を固定した状態で、Ｖｂｇｓを
変化させてＩ－Ｖ特性を測定し、その測定結果から閾値電圧を算出してプロットしたグラ
フである。なお、図４２（Ｂ）は、Ｖｄｓ＝１０Ｖの場合の測定結果である。Next, the measurement results of the Vbgs dependence of the threshold voltage Vth of the OS transistor are shown in FIG.
42B is a graph in which the threshold voltages are calculated from the I-V characteristics measured by changing Vbgs while the source potential of the OS transistor is fixed, and the threshold voltages are plotted. Note that FIG. 42B shows the measurement results when Vds is 10 V.
Ｖｂｇｓがプラス側に変化すると閾値電圧はマイナス側にシフトし、Ｖｂｇｓがマイナス
側に変化すると閾値電圧はプラス側にシフトしていることがわかる。さらに、ＶｔｈはＶ
ｂｇｓに対して線形にシフトしていることがわかる。なお、閾値電圧のシフト量は、チャ
ネル部とバックゲート部の間の層間膜の膜厚および層間膜の誘電率にも依存する。層間膜
の膜厚が厚いほど、また、誘電率が低いほど、Ｖｂｇｓが閾値電圧に与える影響は小さく
なる。It can be seen that when Vbgs changes to the positive side, the threshold voltage shifts to the negative side, and when Vbgs changes to the negative side, the threshold voltage shifts to the positive side.
It can be seen that the threshold voltage shifts linearly with Vbgs. The amount of threshold voltage shift also depends on the thickness of the interlayer film between the channel section and the back gate section and the dielectric constant of the interlayer film. The thicker the interlayer film is and the lower the dielectric constant, the smaller the effect of Vbgs on the threshold voltage.
上記のＯＳトランジスタを用いて、画素を構成した。図４３（Ａ）に、画素の回路構成を
示す。なお、図４３（Ａ）に示す画素は、図３（Ｂ）、図４（Ｂ）に示す画素１０に対応
する。そして、図４３（Ａ）に示す画素を図４３（Ｂ）に示すタイミングチャートに従っ
て駆動することにより、閾値電圧の補正を行った。閾値電圧の補正の動作は、上記の実施
の形態の記載を参酌することができる。なお、期間Ｉにおいて、Ｇ３はハイレベルであり
、Ｔｒ４はオン状態であり、駆動トランジスタＤｒＴｒのソース電位はＣＡＴＨＯＤＥ電
位にＯＬＥＤの閾値ＶｔｈＯＬＥＤを足した電位となる。A pixel was constructed using the above OS transistor. FIG. 43A shows the circuit configuration of the pixel. The pixel shown in FIG. 43A corresponds to the pixel 10 shown in FIGS. 3B and 4B. The pixel shown in FIG. 43A was driven according to the timing chart shown in FIG. 43B to correct the threshold voltage. The above-described embodiment can be referred to for the operation of correcting the threshold voltage. During period I, G3 is at a high level, Tr4 is on, and the source potential of the driving transistor DrTr is a potential obtained by adding the CATHODE potential to the threshold VthOLED of the OLED.
上記の画素を用いて作製した表示装置の仕様を、表１に示す。表示装置の解像度は３０２
ｐｐｉであり、開口率は６１％であった。また、スキャンドライバはガラス上に内蔵し、
ソースドライバにはＣＯＦを用いている。The specifications of the display device manufactured using the above pixels are shown in Table 1. The resolution of the display device was 302
The aperture ratio was 61%. The scan driver was built into the glass.
The source driver uses a COF.
表示装置は、白色ＥＬ素子とカラーフィルター（ＣＦ）を用いたトップエミッション型と
した。表示装置の構造を、図４４（Ａ）に示す。The display device was a top-emission type using a white EL element and a color filter (CF). The structure of the display device is shown in Figure 44(A).
また、白色ＥＬ素子は、図４４（Ｂ）に示すような積層構造とした。白色ＥＬ素子は、青
色の蛍光材料による発光ユニットと、緑色と赤色の燐光材料による発光ユニットを直列に
接続した２層のタンデム素子構造とした。The white EL element had a layered structure as shown in Fig. 44(B) , which was a two-layer tandem element structure in which a light-emitting unit made of a blue fluorescent material and a light-emitting unit made of green and red phosphorescent materials were connected in series.
図４５に、実際に作製した表示装置の表示写真を示す。表示写真に表示ムラなどはなく、
正常に表示できていることがわかる。Figure 45 shows a display photograph of the actual display device that was manufactured. There is no display unevenness in the display photograph.
It can be seen that it is displayed correctly.
図４６に、図４３（Ａ）に示す駆動トランジスタＤｒＴｒの閾値電圧を変化させた時の計
算結果を示す。ここで、グラフの横軸であるΔＶｔｈは、閾値電圧の補正によるＶｔｈの
シフト量である。また、グラフの縦軸であるＶｇｓ－Ｖｔｈは、図４３（Ｂ）の期間ＩＶ
の発光期間における駆動トランジスタＤｒＴｒのＶｇｓから、閾値電圧の補正後の駆動ト
ランジスタＤｒＴｒの閾値電圧を引いた値である。閾値電圧の補正が正常に行われていれ
ば、Ｖｇｓ－Ｖｔｈの値は閾値電圧に依存しないため、グラフの傾きは０となる。46 shows the calculation results when the threshold voltage of the drive transistor DrTr shown in FIG. 43A is changed. Here, ΔVth on the horizontal axis of the graph is the amount of Vth shift due to threshold voltage correction. Also, Vgs-Vth on the vertical axis of the graph is the amount of Vth shift due to threshold voltage correction during period IV in FIG. 43B.
This is the value obtained by subtracting the threshold voltage of the drive transistor DrTr after the threshold voltage correction from the Vgs of the drive transistor DrTr during the light emission period of . If the threshold voltage correction is performed normally, the value of Vgs-Vth does not depend on the threshold voltage, and the slope of the graph will be 0.
図４６に示す計算結果より、ΔＶｔｈが－１．５Ｖから＋１．５Ｖの範囲におけるＶｇｓ
－Ｖｔｈの値のばらつきが、ΔＶｔｈ＝０におけるＶｇｓ－Ｖｔｈの値の１０％程度に抑
えられていることがわかる。From the calculation results shown in FIG. 46, Vgs in the range of ΔVth from −1.5 V to +1.5 V
It can be seen that the variation in the −Vth value is suppressed to about 10% of the value of Vgs−Vth when ΔVth=0.
なお、図４３（Ａ）に示す画素において、ＯＬＥＤの閾値をＶｔｈＯＬＥＤとすると、駆
動トランジスタＤｒＴｒの閾値電圧Ｖｔｈがプラス値である場合は、Ｖｔｈ＝０からＶ０
－（Ｃａｔｈｏｄｅ＋ＶｔｈＯＬＥＤ）の電位だけプラス側にシフトした範囲までを補正
することができ、駆動トランジスタＤｒＴｒの閾値電圧がマイナス値である場合は、Ｖｔ
ｈ＝０からＡｎｏｄｅ－Ｖ０の電位だけマイナス側にシフトした範囲までの閾値電圧のば
らつきを補正することができる。また、駆動トランジスタＤｒＴｒの閾値電圧のばらつき
がプラス値の範囲におさまる場合には、Ｖ０の電源をＡｎｏｄｅとすることができる。こ
の場合、画素内の電源線Ｖ０を１つ減らすことができる。In the pixel shown in FIG. 43A, if the threshold voltage Vth of the OLED is VthOLED , when the threshold voltage Vth of the driving transistor DrTr is a positive value, Vth=0 to V0
It is possible to correct up to a range where the potential of −(Cathode+VthOLED ) is shifted to the positive side, and when the threshold voltage of the driving transistor DrTr is a negative value, Vt
It is possible to correct the variation in threshold voltage from h=0 to a range shifted to the negative side by the potential of Anode-V0. Also, when the variation in the threshold voltage of the driving transistor DrTr falls within a range of positive values, the power supply for V0 can be Anode. In this case, it is possible to reduce the number of power supply lines V0 in the pixel by one.
以上のように、本発明を用いることにより、閾値電圧を補正し、表示ムラを低減した表示
装置を作製することができる。As described above, by using the present invention, a display device in which the threshold voltage is corrected and display unevenness is reduced can be manufactured.
１０ 画素
１１ トランジスタ
１２ スイッチ
１２ｔ トランジスタ
１３ 容量素子
１４ 発光素子
１５ スイッチ
１５ｔ トランジスタ
１６ スイッチ
１６ｔ トランジスタ
１７ スイッチ
１７ｔ トランジスタ
１８ 容量素子
１９ スイッチ
１９ｔ トランジスタ
３０ 基板
３１ 酸化物半導体膜
３１－３２ 酸化物半導体膜
３２ 酸化物半導体膜
３３ 酸化物半導体膜
３４ 絶縁膜
３５ 絶縁膜
３５ａ 絶縁膜
３５ｂ 絶縁膜
３６ 絶縁膜
４０ 画素部
４１ 選択回路
４２ 配線
４３ スイッチ
４４ スイッチ
４５ モニター回路
４６ オペアンプ
４７ 容量素子
４８ スイッチ
４９ 配線
６０Ａ スイッチ
６０Ｂ スイッチ
６０Ｃ スイッチ
６１ 回路
６２Ａ スイッチ
６２Ｂ スイッチ
６２Ｃ スイッチ
６３Ａ 配線
６３Ｂ 配線
７０ トランジスタ
７１ トランジスタ
７２ 基板
７３ 導電膜
７４ 絶縁膜
７５ 半導体膜
７６ 絶縁膜
７７ａ 導電膜
７７ｂ 導電膜
７８ 絶縁膜
７９ 絶縁膜
８０ 導電膜
８１ 導電膜
８２ チャネル形成領域
８３ ＬＤＤ領域
８４ 不純物領域
８５ 導電膜
８６ 半導体膜
８７ａ 導電膜
８７ｂ 導電膜
８８ 導電膜
８９ 導電膜
９０ チャネル形成領域
９１ 不純物領域
３６０ 接続電極
３８０ 異方性導電膜
４００ 発光装置
４０１ 基板
４０５ 基板
４０８ ＦＰＣ
４１０ 素子層
４１１ 素子層
４１２ 接着層
４１８ 接着層
４２０ 絶縁膜
４３２ 封止層
４４０ 絶縁膜
４６２ 基板
４６３ 剥離層
４６４ 剥離用接着剤
４６６ 仮支持基板
４６８ レーザ光
５００ 基板
５０１ 導電膜
５０２ 絶縁膜
５０３ 半導体膜
５０４ 導電膜
５０５ 導電膜
５１１ 絶縁膜
５２０ 絶縁膜
５２４ 導電膜
５２５ 絶縁膜
５２６ 絶縁膜
５２７ ＥＬ層
５２８ 導電膜
５３０ 基板
５３１ 遮蔽膜
５３２ 着色層
５５０ 絶縁膜
５５１ 導電膜
８０２ ＩＥＥＥ
１０００ 情報処理装置
１００１ 位置入力部
１００１（１） 第１の領域
１００１（２） 第２の領域
１００１（３） 第３の領域
１００１（４） 第４の領域
１００２ 表示部
１００３ 筐体
１００５ 演算装置
１６０１ パネル
１６０２ 回路基板
１６０３ 接続部
１６０４ 画素部
１６０５ 駆動回路
１６０６ 駆動回路
１６０７ ＣＯＦテープ
１６０８ チップ
２００３ 回路基板
２１０１ 通信装置
２１０２ マイコン
２１０３ 記憶装置
２１０４ ＦＰＧＡ
２１０５ ＤＡコンバータ
２１０６ 充電制御ＩＣ
２１０７ レベルシフタ
２１０８ 入出力コネクタ
２２０１ ＦＰＣ
２２１１ スリット
５００１ 筐体
５００２ 表示部
５００３ 支持台
５１０１ 筐体
５１０２ 表示部
５１０３ 操作キー
５３０１ 筐体
５３０２ 筐体
５３０３ 表示部
５３０４ 表示部
５３０５ マイクロホン
５３０６ スピーカー
５３０７ 操作キー
５３０８ スタイラス
５６０１ 筐体
５６０２ 表示部
５７０１ 筐体
５７０２ 表示部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク10 Pixel 11 Transistor 12 Switch 12t Transistor 13 Capacitor 14 Light-emitting element 15 Switch 15t Transistor 16 Switch 16t Transistor 17 Switch 17t Transistor 18 Capacitor 19 Switch 19t Transistor 30 Substrate 31 Oxide semiconductor film 31-32 Oxide semiconductor film 32 Oxide semiconductor film 33 Oxide semiconductor film 34 Insulating film 35 Insulating film 35a Insulating film 35b Insulating film 36 Insulating film 40 Pixel portion 41 Selection circuit 42 Wiring 43 Switch 44 Switch 45 Monitor circuit 46 Operational amplifier 47 Capacitor 48 Switch 49 Wiring 60A Switch 60B Switch 60C Switch 61 Circuit 62A Switch 62B Switch 62C Switch 63A Wiring 63B Wiring 70 Transistor 71 Transistor 72 Substrate 73 Conductive film 74 Insulating film 75 Semiconductor film 76 Insulating film 77a Conductive film 77b Conductive film 78 Insulating film 79 Insulating film 80 Conductive film 81 Conductive film 82 Channel formation region 83 LDD region 84 Impurity region 85 Conductive film 86 Semiconductor film 87a Conductive film 87b Conductive film 88 Conductive film 89 Conductive film 90 Channel formation region 91 Impurity region 360 Connection electrode 380 Anisotropic conductive film 400 Light emitting device 401 Substrate 405 Substrate 408 FPC
410 Element layer 411 Element layer 412 Adhesive layer 418 Adhesive layer 420 Insulating film 432 Sealing layer 440 Insulating film 462 Substrate 463 Peeling layer 464 Peeling adhesive 466 Temporary support substrate 468 Laser light 500 Substrate 501 Conductive film 502 Insulating film 503 Semiconductor film 504 Conductive film 505 Conductive film 511 Insulating film 520 Insulating film 524 Conductive film 525 Insulating film 526 Insulating film 527 EL layer 528 Conductive film 530 Substrate 531 Shielding film 532 Coloring layer 550 Insulating film 551 Conductive film 802 IEEE
1000 Information processing device 1001 Position input unit 1001 (1) First area 1001 (2) Second area 1001 (3) Third area 1001 (4) Fourth area 1002 Display unit 1003 Housing 1005 Arithmetic unit 1601 Panel 1602 Circuit board 1603 Connection unit 1604 Pixel unit 1605 Driver circuit 1606 Driver circuit 1607 COF tape 1608 Chip 2003 Circuit board 2101 Communication device 2102 Microcomputer 2103 Storage device 2104 FPGA
2105 DA converter 2106 Charging control IC
2107 Level shifter 2108 Input/output connector 2201 FPC
2211 Slit 5001 Housing 5002 Display portion 5003 Support base 5101 Housing 5102 Display portion 5103 Operation keys 5301 Housing 5302 Housing 5303 Display portion 5304 Display portion 5305 Microphone 5306 Speaker 5307 Operation keys 5308 Stylus 5601 Housing 5602 Display portion 5701 Housing 5702 Display portion 5901 Housing 5902 Display portion 5903 Camera 5904 Speaker 5905 Button 5906 External connection portion 5907 Microphone
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013257337 | 2013-12-12 | ||
| JP2013257337 | 2013-12-12 | ||
| JP2020186635AJP2021039368A (en) | 2013-12-12 | 2020-11-09 | Light emitting device |
| JP2022078786AJP7297124B2 (en) | 2013-12-12 | 2022-05-12 | light emitting device |
| JP2023096943AJP7586965B2 (en) | 2013-12-12 | 2023-06-13 | Light-emitting device |
| JP2024195151AJP7708958B2 (en) | 2013-12-12 | 2024-11-07 | Light-emitting device |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024195151ADivisionJP7708958B2 (en) | 2013-12-12 | 2024-11-07 | Light-emitting device |
| Publication Number | Publication Date |
|---|---|
| JP2025138825Atrue JP2025138825A (en) | 2025-09-25 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019087986AExpired - Fee RelatedJP6793222B2 (en) | 2013-12-12 | 2019-05-08 | Electronics |
| JP2020186635AWithdrawnJP2021039368A (en) | 2013-12-12 | 2020-11-09 | Light emitting device |
| JP2022078786AActiveJP7297124B2 (en) | 2013-12-12 | 2022-05-12 | light emitting device |
| JP2023096943AActiveJP7586965B2 (en) | 2013-12-12 | 2023-06-13 | Light-emitting device |
| JP2024195151AActiveJP7708958B2 (en) | 2013-12-12 | 2024-11-07 | Light-emitting device |
| JP2025112720APendingJP2025138825A (en) | 2013-12-12 | 2025-07-03 | Light-emitting device |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019087986AExpired - Fee RelatedJP6793222B2 (en) | 2013-12-12 | 2019-05-08 | Electronics |
| JP2020186635AWithdrawnJP2021039368A (en) | 2013-12-12 | 2020-11-09 | Light emitting device |
| JP2022078786AActiveJP7297124B2 (en) | 2013-12-12 | 2022-05-12 | light emitting device |
| JP2023096943AActiveJP7586965B2 (en) | 2013-12-12 | 2023-06-13 | Light-emitting device |
| JP2024195151AActiveJP7708958B2 (en) | 2013-12-12 | 2024-11-07 | Light-emitting device |
| Country | Link |
|---|---|
| JP (6) | JP6793222B2 (en) |
| KR (2) | KR20220018536A (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113571002A (en)* | 2020-04-29 | 2021-10-29 | 深圳市柔宇科技股份有限公司 | Pixel circuit, display panel and electronic equipment |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003195810A (en) | 2001-12-28 | 2003-07-09 | Casio Comput Co Ltd | Driving circuit, driving device, and driving method of optical element |
| JP4608999B2 (en) | 2003-08-29 | 2011-01-12 | セイコーエプソン株式会社 | Electronic circuit driving method, electronic circuit, electronic device, electro-optical device, electronic apparatus, and electronic device driving method |
| JP5207885B2 (en) | 2008-09-03 | 2013-06-12 | キヤノン株式会社 | Pixel circuit, light emitting display device and driving method thereof |
| JP5310244B2 (en) | 2009-05-12 | 2013-10-09 | ソニー株式会社 | Display device and display method |
| JP2010286502A (en)* | 2009-05-15 | 2010-12-24 | Fujifilm Corp | Display device |
| JP6099336B2 (en)* | 2011-09-14 | 2017-03-22 | 株式会社半導体エネルギー研究所 | Light emitting device |
| JP5832399B2 (en)* | 2011-09-16 | 2015-12-16 | 株式会社半導体エネルギー研究所 | Light emitting device |
| CN103280182B (en)* | 2013-05-29 | 2015-04-15 | 中国科学院上海高等研究院 | Compensation method and compensation circuit for AMOLED threshold voltage |
| Publication number | Publication date |
|---|---|
| JP2023130353A (en) | 2023-09-20 |
| JP2021039368A (en) | 2021-03-11 |
| KR20230030605A (en) | 2023-03-06 |
| KR102618182B1 (en) | 2023-12-27 |
| JP2019174817A (en) | 2019-10-10 |
| JP6793222B2 (en) | 2020-12-02 |
| JP7708958B2 (en) | 2025-07-15 |
| KR20220018536A (en) | 2022-02-15 |
| JP2022116050A (en) | 2022-08-09 |
| JP2025013573A (en) | 2025-01-24 |
| JP7586965B2 (en) | 2024-11-19 |
| JP7297124B2 (en) | 2023-06-23 |
| Publication | Publication Date | Title |
|---|---|---|
| US12068335B2 (en) | Light-emitting device | |
| JP7668414B2 (en) | Display device | |
| US10002972B2 (en) | OLED display device comprising dual gate transistor | |
| US10262570B2 (en) | Semiconductor device and method for driving the same | |
| JP2022126669A (en) | Display device | |
| JP2025138825A (en) | Light-emitting device |
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination | Free format text:JAPANESE INTERMEDIATE CODE: A621 Effective date:20250710 |