JP2024166957A - Nitride Semiconductor Devices - Google Patents

Abstract

To provide a nitride semiconductor device capable of achieving increase in a diameter of a substrate.SOLUTION: A nitride semiconductor device 1 includes: a substrate 10; a drift layer 14; a first foundation layer 16; a second foundation layer 18; a gate opening 20 that penetrates through the second foundation layer 18 and the first foundation layer 16 to reach the drift layer 14; an electron transit layer 22 and an electron supply layer 24 that are provided, in order from the bottom, so as to cover the top surface of the second foundation layer 18 and the gate opening 20; a gate electrode 32 that is provided above the electron supply layer 24 so as to cover the gate opening 20; a source electrode 34 that is provided at a position away from the gate electrode 32; and a drain electrode 36 that is provided below the substrate 10. The substrate 10 includes a silicon carbide layer 12 and a carbon layer 13 provided above the silicon carbide layer 12, the carbon layer 13 including at least one of a graphene layer and a graphene buffer layer.SELECTED DRAWING: Figure 1

Description

Translated fromJapanese

本開示は、窒化物半導体デバイスに関する。This disclosure relates to nitride semiconductor devices.

ＧａＮに代表される窒化物半導体は、バンドギャップが大きいワイドギャップ半導体であり、絶縁破壊電界が大きく、電子の飽和ドリフト速度がＧａＡｓなどの化合物半導体またはＳｉ半導体などに比べて大きいという特長を有している。例えば、ＧａＮおよびＡｌＮのバンドギャップはそれぞれ、室温で３．４ｅＶ、６．２ｅＶである。このため、高出力化および／または高耐圧化に有利な窒化物半導体を用いたパワートランジスタの研究開発が現在活発に行われている。Nitride semiconductors, such as GaN, are wide-gap semiconductors with a large band gap, and have the advantages of a large dielectric breakdown field and a high electron saturation drift velocity compared to compound semiconductors such as GaAs or Si semiconductors. For example, the band gaps of GaN and AlN are 3.4 eV and 6.2 eV, respectively, at room temperature. For this reason, research and development of power transistors using nitride semiconductors, which are advantageous for achieving high output and/or high voltage resistance, is currently being actively conducted.

また、ＡｌＧａＮ／ＧａＮヘテロ構造において、（０００１）面上にて自発分極およびピエゾ分極によりヘテロ界面に高濃度の２次元電子ガス（２ＤＥＧ：２ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）が生じ、アンドープ時においても１×１０^１３ｃｍ^－２以上のシートキャリア濃度が得られる特徴がある。例えば、特許文献１には、ＡｌＧａＮ／ＧａＮヘテロ界面に発生した２次元電子ガスからなるチャネルをゲート電圧によって開閉することが可能なＧａＮ系縦型トランジスタが開示されている。 Furthermore, in an AlGaN/GaN heterostructure, spontaneous polarization and piezoelectric polarization on the (0001) plane cause a high concentration of two-dimensional electron gas (2DEG) to be generated at the heterointerface, and a sheet carrier concentration of 1×10¹³ cm^-2 or more can be obtained even in an undoped state. For example,Patent Document 1 discloses a GaN-based vertical transistor capable of opening and closing a channel made of two-dimensional electron gas generated at an AlGaN/GaN heterointerface by a gate voltage.

特許第６５１１６４５号公報Patent No. 6511645特開２０１９－１０２７６７号公報JP 2019-102767 A

Ponce et al., “Microstructure of GaN epitaxy on SiC using AlN buffer layers”, Appl. Phys. Lett., 67, 410-412, (1995)Ponce et al., “Microstructure of GaN epitaxy on SiC using AlN buffer layers”, Appl. Phys. Lett., 67, 410-412, (1995)

従来の窒化物半導体デバイスに対しては、基板の大口径化に改善の余地がある。There is room for improvement in increasing the diameter of the substrate compared to conventional nitride semiconductor devices.

そこで、本開示は、基板の大口径化が可能な窒化物半導体デバイスを提供する。Therefore, this disclosure provides a nitride semiconductor device that allows for a larger diameter substrate.

本開示の一態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられた第１のｐ型窒化物半導体層と、前記第１のｐ型窒化物半導体層の上方に設けられた第２の窒化物半導体層と、前記第２の窒化物半導体層および前記第１のｐ型窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、前記第２の窒化物半導体層の上面および前記第１の開口部を覆うように下から順に設けられた電子走行層および電子供給層と、前記第１の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、前記ゲート電極から離れた位置に設けられたソース電極と、前記基板の下方に設けられたドレイン電極と、を備え、前記基板は、炭化ケイ素層と、前記炭化ケイ素層の上方に設けられた炭素層と、を含み、前記炭素層は、グラフェン層およびグラフェンバッファ層の少なくとも一方を含む。A nitride semiconductor device according to one aspect of the present disclosure includes a substrate, a first nitride semiconductor layer provided above the substrate, a first p-type nitride semiconductor layer provided above the first nitride semiconductor layer, a second nitride semiconductor layer provided above the first p-type nitride semiconductor layer, a first opening penetrating the second nitride semiconductor layer and the first p-type nitride semiconductor layer and reaching the first nitride semiconductor layer, an electron transit layer and an electron supply layer provided in this order from below to cover the upper surface of the second nitride semiconductor layer and the first opening, a gate electrode provided above the electron supply layer to cover the first opening, a source electrode provided at a position away from the gate electrode, and a drain electrode provided below the substrate, the substrate including a silicon carbide layer and a carbon layer provided above the silicon carbide layer, and the carbon layer including at least one of a graphene layer and a graphene buffer layer.

本開示の別の一態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に設けられた第１の炭化ケイ素層と、前記第１の炭化ケイ素層の上面の少なくとも一部を露出させるように、前記第１の炭化ケイ素層の上方に設けられたｐ型の炭化ケイ素層と、グラフェン層またはグラフェンバッファ層の少なくとも一方を含み、前記ｐ型の炭化ケイ素層の上方に設けられた炭素層と、前記第１の炭化ケイ素層および前記炭素層の上方に設けられた電子走行層と、前記電子走行層の上方に設けられた電子供給層と、前記電子供給層の上方に設けられたゲート電極と、前記ゲート電極から離れた位置に設けられたソース電極と、前記基板の下方に設けられたドレイン電極と、を備え、前記炭素層は、前記第１の炭化ケイ素層の一部を露出させる開口を有する。A nitride semiconductor device according to another aspect of the present disclosure includes a substrate, a first silicon carbide layer provided above the substrate, a p-type silicon carbide layer provided above the first silicon carbide layer so as to expose at least a portion of the upper surface of the first silicon carbide layer, and at least one of a graphene layer and a graphene buffer layer, and includes a carbon layer provided above the p-type silicon carbide layer, an electron transit layer provided above the first silicon carbide layer and the carbon layer, an electron supply layer provided above the electron transit layer, a gate electrode provided above the electron supply layer, a source electrode provided at a position away from the gate electrode, and a drain electrode provided below the substrate, and the carbon layer has an opening that exposes a portion of the first silicon carbide layer.

本開示によれば、基板の大口径化が可能な窒化物半導体デバイスを提供することが可能となる。This disclosure makes it possible to provide nitride semiconductor devices that allow for larger diameter substrates.

図１は、実施の形態１に係る窒化物半導体デバイスの断面図である。FIG. 1 is a cross-sectional view of a nitride semiconductor device according to the first embodiment.図２は、ＳｉＣ上のグラフェンバッファ層とエピタキシャルグラフェン層とを示す図である。FIG. 2 shows a graphene buffer layer and epitaxial graphene layers on SiC.図３は、エピタキシャルグラフェン層の層数とＧａＮ膜の結晶性との関係を示す図である。FIG. 3 is a diagram showing the relationship between the number of epitaxial graphene layers and the crystallinity of the GaN film.図４は、実施の形態２に係る窒化物半導体デバイスの断面図である。FIG. 4 is a cross-sectional view of a nitride semiconductor device according to the second embodiment.図５Ａは、炭素層の開口形状の一例を示す平面図である。FIG. 5A is a plan view showing an example of the shape of openings in a carbon layer.図５Ｂは、炭素層の開口形状の別の一例を示す平面図である。FIG. 5B is a plan view showing another example of the shape of the openings in the carbon layer.図６は、実施の形態２の変形例に係る窒化物半導体デバイスの断面図である。FIG. 6 is a cross-sectional view of a nitride semiconductor device according to a modification of the second embodiment.図７Ａは、実施の形態２の変形例に係る窒化物半導体デバイスの一例を示す平面図である。FIG. 7A is a plan view showing an example of a nitride semiconductor device according to a modification of the second embodiment. FIG.図７Ｂは、図７Ａに示す窒化物半導体デバイスが備える炭素層の平面図である。FIG. 7B is a plan view of a carbon layer included in the nitride semiconductor device shown in FIG. 7A.図８Ａは、実施の形態２に係る窒化物半導体デバイスの別の一例を示す平面図である。FIG. 8A is a plan view showing another example of the nitride semiconductor device according to the second embodiment. FIG.図８Ｂは、図８Ａに示す窒化物半導体デバイスが備える炭素層の平面図である。FIG. 8B is a plan view of a carbon layer included in the nitride semiconductor device shown in FIG. 8A.図９は、実施の形態３に係る窒化物半導体デバイスの断面図である。FIG. 9 is a cross-sectional view of a nitride semiconductor device according to the third embodiment.図１０は、実施の形態３の変形例に係る窒化物半導体デバイスの断面図である。FIG. 10 is a cross-sectional view of a nitride semiconductor device according to a modification of the third embodiment.図１１は、実施の形態４に係る窒化物半導体デバイスの断面図である。FIG. 11 is a cross-sectional view of a nitride semiconductor device according to the fourth embodiment.図１２は、実施の形態４の変形例に係る窒化物半導体デバイスの断面図である。FIG. 12 is a cross-sectional view of a nitride semiconductor device according to a modification of the fourth embodiment.

（本開示の基礎となった知見）
本発明者らは、従来の窒化物半導体デバイスに関し、以下の問題が生じることを見出した。 (Findings that formed the basis of this disclosure)
The present inventors have found that the following problems occur with conventional nitride semiconductor devices.

従来の窒化物半導体デバイスでは、導電性のＧａＮ基板上にエピタキシャル成長させたｎ^－－ＧａＮドリフト層等の窒化物半導体膜を利用して、トランジスタ構造を形成していた。しかし、ＧａＮ基板は、大口径化が困難であるため、基板サイズが制限されるという課題がある。これは、例えば、ＧａＮ基板を大口径化した場合には、オフ角のばらつきの影響を受けて信頼性が低下するためである。 In conventional nitride semiconductor devices, a transistor structure is formed by using a nitride semiconductor film such as an n^- -GaN drift layer epitaxially grown on a conductive GaN substrate. However, since it is difficult to increase the diameter of a GaN substrate, there is a problem that the substrate size is limited. This is because, for example, when the diameter of a GaN substrate is increased, the reliability decreases due to the influence of the variation in the off-angle.

大口径化が可能な基板としては、Ｓｉ基板またはＳｉＣ基板が知られている。Ｓｉ基板へのＧａＮのエピタキシャル成長を行う技術が、特許文献２に開示されている。具体的には、特許文献２に開示された技術では、Ｓｉ基板上の３Ｃ－ＳｉＣ薄膜上に、ＡｌＮバッファ層を形成している。また、非特許文献１に開示されているように、６Ｈ－ＳｉＣ基板上においても同様に、ＡｌＮバッファ層を形成することで、ＧａＮのエピタキシャル成長が可能である。ＡｌＮをバッファ層として用いる理由は、表１に示す半導体材料の格子定数と熱膨張係数との関係によるものである。Si substrates and SiC substrates are known as substrates that can be made larger in diameter.Patent Document 2 discloses a technique for epitaxially growing GaN on a Si substrate. Specifically, in the technique disclosed inPatent Document 2, an AlN buffer layer is formed on a 3C-SiC thin film on a Si substrate. As disclosed inNon-Patent Document 1, epitaxial growth of GaN is also possible on a 6H-SiC substrate by forming an AlN buffer layer. The reason for using AlN as a buffer layer is due to the relationship between the lattice constant and the thermal expansion coefficient of semiconductor materials shown in Table 1.

表１に示すように、ＳｉＣは、ＧａＮに比べて熱膨張係数が小さいので成長温度から室温まで温度を下げると、ＧａＮのエピタキシャル膜には大きな引張り応力がかかり、割れが発生する。ＧａＮより熱膨張係数が大きく、ＳｉＣとの格子不整合が小さいＡｌＮをバッファ層に用いることでＧａＮに圧縮応力を発生させることができるので、割れを防ぐことができる。As shown in Table 1, SiC has a smaller thermal expansion coefficient than GaN, so when the temperature is lowered from the growth temperature to room temperature, the GaN epitaxial film is subjected to a large tensile stress, causing cracks. By using AlN, which has a larger thermal expansion coefficient than GaN and a small lattice mismatch with SiC, as the buffer layer, compressive stress can be generated in the GaN, preventing cracks.

しかし、ＡｌＮバッファ層は高抵抗なので、電流を基板に対して垂直方向に流す縦型トランジスタには適用できない。そこで、ＡｌＮバッファ層を用いずに、大口径基板を利用して窒化物半導体デバイスを実現する技術が求められている。なお、大口径基板としては、例えば、直径が６インチを超えるＳｉ基板またはＳｉＣ基板が知られているが、基板の直径はこれに限定されない。直径が６インチ未満の基板であっても、ＧａＮ基板の代わりにＳｉ基板等を利用することで、低コスト化および信頼性の向上等が期待される。However, because the AlN buffer layer has high resistance, it cannot be applied to vertical transistors in which current flows perpendicular to the substrate. Therefore, there is a demand for technology that realizes nitride semiconductor devices using large-diameter substrates without using an AlN buffer layer. Note that, although Si substrates or SiC substrates with a diameter of more than 6 inches are known as large-diameter substrates, the diameter of the substrate is not limited to these. Even for substrates with a diameter of less than 6 inches, it is expected that costs will be reduced and reliability will be improved by using a Si substrate instead of a GaN substrate.

本開示の第１の態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に設けられた第１の窒化物半導体層と、前記第１の窒化物半導体層の上方に設けられた第１のｐ型窒化物半導体層と、前記第１のｐ型窒化物半導体層の上方に設けられた第２の窒化物半導体層と、前記第２の窒化物半導体層および前記第１のｐ型窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、前記第２の窒化物半導体層の上面および前記第１の開口部を覆うように下から順に設けられた電子走行層および電子供給層と、前記第１の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、前記ゲート電極から離れた位置に設けられたソース電極と、前記基板の下方に設けられたドレイン電極と、を備え、前記基板は、炭化ケイ素層と、前記炭化ケイ素層の上方に設けられた炭素層と、を含み、前記炭素層は、グラフェン層およびグラフェンバッファ層の少なくとも一方を含む。The nitride semiconductor device according to the first aspect of the present disclosure includes a substrate, a first nitride semiconductor layer provided above the substrate, a first p-type nitride semiconductor layer provided above the first nitride semiconductor layer, a second nitride semiconductor layer provided above the first p-type nitride semiconductor layer, a first opening penetrating the second nitride semiconductor layer and the first p-type nitride semiconductor layer and reaching the first nitride semiconductor layer, an electron transit layer and an electron supply layer provided in this order from below to cover the upper surface of the second nitride semiconductor layer and the first opening, a gate electrode provided above the electron supply layer to cover the first opening, a source electrode provided at a position away from the gate electrode, and a drain electrode provided below the substrate, the substrate including a silicon carbide layer and a carbon layer provided above the silicon carbide layer, and the carbon layer including at least one of a graphene layer and a graphene buffer layer.

このように、炭素層が設けられることにより、炭化ケイ素層と第１の窒化物半導体層との結合を弱めることができる。このため、ＡｌＮを設けることなく、結晶性が良好な第１の窒化物半導体層を形成することができる。このため、Ｓｉ基板またはＳｉＣ基板等の既存の大口径基板を適用することができる。このように、本態様によれば、基板の大口径化が可能な窒化物半導体デバイスを実現することができる。In this way, by providing a carbon layer, the bond between the silicon carbide layer and the first nitride semiconductor layer can be weakened. Therefore, a first nitride semiconductor layer with good crystallinity can be formed without providing AlN. Therefore, existing large-diameter substrates such as Si substrates or SiC substrates can be applied. In this way, according to this aspect, a nitride semiconductor device that allows the substrate diameter to be increased can be realized.

また、本開示の第２の態様に係る窒化物半導体デバイスでは、第１の態様に係る窒化物半導体デバイスにおいて、前記炭素層は、前記炭化ケイ素層の一部を露出させる開口を有する。In addition, in the nitride semiconductor device according to the second aspect of the present disclosure, in the nitride semiconductor device according to the first aspect, the carbon layer has an opening that exposes a portion of the silicon carbide layer.

これにより、開口が設けられた部分では、炭化ケイ素層と第１の窒化物半導体層との結合が強くなる。よって、基板の剥離が抑制されるので、信頼性の高い窒化物半導体デバイスを実現することができる。This strengthens the bond between the silicon carbide layer and the first nitride semiconductor layer in the area where the opening is provided. This prevents the substrate from peeling off, resulting in a highly reliable nitride semiconductor device.

また、本開示の第３の態様に係る窒化物半導体デバイスでは、第２の態様に係る窒化物半導体デバイスにおいて、前記開口の平面視形状は、四角形である。In addition, in the nitride semiconductor device according to the third aspect of the present disclosure, the planar shape of the opening in the nitride semiconductor device according to the second aspect is a rectangle.

また、本開示の第４の態様に係る窒化物半導体デバイスでは、第２の態様に係る窒化物半導体デバイスにおいて、前記開口の平面視形状は、六角形である。In addition, in the nitride semiconductor device according to the fourth aspect of the present disclosure, the planar shape of the opening in the nitride semiconductor device according to the second aspect is hexagonal.

また、本開示の第５の態様に係る窒化物半導体デバイスでは、第２の態様に係る窒化物半導体デバイスにおいて、前記開口の平面視形状は、円形である。In addition, in the nitride semiconductor device according to the fifth aspect of the present disclosure, the planar shape of the opening in the nitride semiconductor device according to the second aspect is circular.

このように、炭素層に設ける開口の平面視形状には、特に限定されない。パターニング等によって形状および配置を所望の設計値に合わせることも可能であり、あるいは、レーザー照射等によってランダムに発生させた格子欠陥を開口として利用することができる。求められる仕様に適した手法で開口を形成することができるので、信頼性の高い、または、製造が容易な窒化物半導体デバイスを実現することができる。As described above, there is no particular limitation on the planar shape of the openings provided in the carbon layer. The shape and arrangement can be adjusted to the desired design values by patterning or the like, or lattice defects randomly generated by laser irradiation or the like can be used as the openings. Since the openings can be formed by a method suited to the required specifications, a highly reliable or easy-to-manufacture nitride semiconductor device can be realized.

また、本開示の第６の態様に係る窒化物半導体デバイスは、第１の態様から第５の態様のいずれか１つに係る窒化物半導体デバイスにおいて、前記電子供給層と前記ゲート電極との間に設けられた第２のｐ型窒化物半導体層を備える。The nitride semiconductor device according to the sixth aspect of the present disclosure is the nitride semiconductor device according to any one of the first to fifth aspects, further comprising a second p-type nitride semiconductor layer provided between the electron supply layer and the gate electrode.

これにより、ゲート電極の直下のキャリア濃度を低減することができ、トランジスタの閾値電圧を正側にシフトさせることができる。このため、本態様に係る窒化物半導体デバイスをノーマリオフ型のＦＥＴとして容易に実現することができる。This allows the carrier concentration directly below the gate electrode to be reduced, and the threshold voltage of the transistor to be shifted to the positive side. This makes it easy to realize the nitride semiconductor device according to this embodiment as a normally-off FET.

また、本開示の第７の態様に係る窒化物半導体デバイスでは、第６の態様に係る窒化物半導体デバイスにおいて、前記炭素層は、平面視において、前記第２のｐ型窒化物半導体層に重なる位置のみに設けられる。In addition, in the nitride semiconductor device according to the seventh aspect of the present disclosure, in the nitride semiconductor device according to the sixth aspect, the carbon layer is provided only at a position overlapping the second p-type nitride semiconductor layer in a plan view.

これにより、第１の窒化物半導体層のうち、ゲート電極とドレイン電極とに挟まれた部分に発生する転位を抑えることができる。このため、オフ時にゲート－ドレイン間を流れうるリーク電流を抑制することができる。This makes it possible to suppress dislocations that occur in the portion of the first nitride semiconductor layer that is sandwiched between the gate electrode and the drain electrode. This makes it possible to suppress leakage current that can flow between the gate and drain when the device is off.

また、本開示の第８の態様に係る窒化物半導体デバイスは、第１の態様から第７の態様のいずれか１つに係る窒化物半導体デバイスにおいて、前記ゲート電極から離れた位置で、前記電子供給層および前記電子走行層を貫通し、前記第１のｐ型窒化物半導体層にまで達する第２の開口部を備え、前記ソース電極は、前記第２の開口部を覆うように設けられている。The nitride semiconductor device according to the eighth aspect of the present disclosure is the nitride semiconductor device according to any one of the first to seventh aspects, further comprising a second opening that penetrates the electron supply layer and the electron transit layer at a position away from the gate electrode and reaches the first p-type nitride semiconductor layer, and the source electrode is provided so as to cover the second opening.

これにより、第２の開口部の側面で２次元電子ガスとソース電極とを直接接続することができるので、ソースコンタクト抵抗を低減することができる。This allows the two-dimensional electron gas to be directly connected to the source electrode on the side of the second opening, thereby reducing the source contact resistance.

また、本開示の第９の態様に係る窒化物半導体デバイスでは、第１の態様から第８の態様のいずれか１つに係る窒化物半導体デバイスにおいて、前記基板は、前記炭化ケイ素層より下方に位置するシリコン基板層を含み、前記ドレイン電極は、前記シリコン基板層の下面に設けられている。In addition, in the nitride semiconductor device according to the ninth aspect of the present disclosure, in the nitride semiconductor device according to any one of the first to eighth aspects, the substrate includes a silicon substrate layer located below the silicon carbide layer, and the drain electrode is provided on the lower surface of the silicon substrate layer.

これにより、安価で大口径化が容易なＳｉ基板を利用することができる。This allows the use of inexpensive silicon substrates, which are easy to make larger in diameter.

また、本開示の第１０の態様に係る窒化物半導体デバイスでは、第１の態様から第８の態様のいずれか１つに係る窒化物半導体デバイスにおいて、前記炭化ケイ素層は、六方晶炭化ケイ素基板層であり、前記ドレイン電極は、前記炭化ケイ素層の下面に設けられている。In addition, in the nitride semiconductor device according to the tenth aspect of the present disclosure, in the nitride semiconductor device according to any one of the first to eighth aspects, the silicon carbide layer is a hexagonal silicon carbide substrate layer, and the drain electrode is provided on the lower surface of the silicon carbide layer.

これにより、六方晶炭化ケイ素は、立方晶炭化ケイ素よりも移動度が高いので、オン抵抗の低抵抗化およびドレイン電流の大電流化を実現することができる。As a result, hexagonal silicon carbide has a higher mobility than cubic silicon carbide, making it possible to achieve a lower on-resistance and a larger drain current.

また、本開示の第１１の態様に係る窒化物半導体デバイスでは、第１の態様から第８の態様のいずれか１つに係る窒化物半導体デバイスにおいて、前記炭化ケイ素層は、立方晶炭化ケイ素基板層であり、前記ドレイン電極は、前記炭化ケイ素層の下面に設けられている。In addition, in the nitride semiconductor device according to the eleventh aspect of the present disclosure, in the nitride semiconductor device according to any one of the first to eighth aspects, the silicon carbide layer is a cubic silicon carbide substrate layer, and the drain electrode is provided on the lower surface of the silicon carbide layer.

これにより、立方晶炭化ケイ素は、六方晶炭化ケイ素よりも熱伝導率が高いので、動作時に発生する熱を速やかに放散させることができる。このため、熱による誤動作の発生を抑制することができ、信頼性の高い窒化物半導体デバイスを実現することができる。As a result, cubic silicon carbide has a higher thermal conductivity than hexagonal silicon carbide, and is therefore able to quickly dissipate heat generated during operation. This makes it possible to suppress malfunctions caused by heat, resulting in a highly reliable nitride semiconductor device.

また、本開示の第１２の態様に係る窒化物半導体デバイスでは、第１の態様から第８の態様のいずれか１つに係る窒化物半導体デバイスにおいて、前記基板は、前記炭化ケイ素層より下方に位置する六方晶炭化ケイ素基板層または立方晶炭化ケイ素基板層を含み、前記炭化ケイ素層の不純物濃度は、前記六方晶炭化ケイ素基板層または立方晶炭化ケイ素基板層の不純物濃度より低い。In addition, in the nitride semiconductor device according to the twelfth aspect of the present disclosure, in the nitride semiconductor device according to any one of the first to eighth aspects, the substrate includes a hexagonal silicon carbide substrate layer or a cubic silicon carbide substrate layer located below the silicon carbide layer, and the impurity concentration of the silicon carbide layer is lower than the impurity concentration of the hexagonal silicon carbide substrate layer or the cubic silicon carbide substrate layer.

これにより、基板の主面に平行な方向へ電流を拡散する目的で、炭素層を利用することができる。このため、ドレイン電流の大電流化を実現することができる。This allows the carbon layer to be used to diffuse the current in a direction parallel to the main surface of the substrate. This makes it possible to achieve a large drain current.

また、本開示の第１３の態様に係る窒化物半導体デバイスは、基板と、前記基板の上方に設けられた第１の炭化ケイ素層と、前記第１の炭化ケイ素層の上面の少なくとも一部を露出させるように、前記第１の炭化ケイ素層の上方に設けられたｐ型の炭化ケイ素層と、グラフェン層またはグラフェンバッファ層の少なくとも一方を含み、前記ｐ型の炭化ケイ素層の上方に設けられた炭素層と、前記第１の炭化ケイ素層および前記炭素層の上方に設けられた電子走行層と、前記電子走行層の上方に設けられた電子供給層と、前記電子供給層の上方に設けられたゲート電極と、前記ゲート電極から離れた位置に設けられたソース電極と、前記基板の下方に設けられたドレイン電極と、を備え、前記炭素層は、前記第１の炭化ケイ素層の一部を露出させる開口を有する。In addition, a nitride semiconductor device according to a thirteenth aspect of the present disclosure includes a substrate, a first silicon carbide layer provided above the substrate, a p-type silicon carbide layer provided above the first silicon carbide layer so as to expose at least a portion of the upper surface of the first silicon carbide layer, and at least one of a graphene layer and a graphene buffer layer, and includes a carbon layer provided above the p-type silicon carbide layer, an electron transit layer provided above the first silicon carbide layer and the carbon layer, an electron supply layer provided above the electron transit layer, a gate electrode provided above the electron supply layer, a source electrode provided at a position away from the gate electrode, and a drain electrode provided below the substrate, and the carbon layer has an opening that exposes a portion of the first silicon carbide layer.

これにより、炭素層が設けられることにより、炭化ケイ素層と第１の窒化物半導体層との結合を弱めることができる。このため、ＡｌＮを設けることなく、結晶性が良好な第１の窒化物半導体層を形成することができる。このため、Ｓｉ基板またはＳｉＣ基板等の既存の大口径基板を適用することができる。このように、本態様によれば、基板の大口径化が可能な窒化物半導体デバイスを実現することができる。また、ゲート開口部を設けなくてよいので、製造工程を簡略化することができ、デバイスの信頼性も高めることができる。By providing the carbon layer, the bond between the silicon carbide layer and the first nitride semiconductor layer can be weakened. Therefore, a first nitride semiconductor layer with good crystallinity can be formed without providing AlN. Therefore, existing large-diameter substrates such as Si substrates or SiC substrates can be applied. In this way, according to this aspect, a nitride semiconductor device that allows the substrate diameter to be increased can be realized. In addition, since there is no need to provide a gate opening, the manufacturing process can be simplified and the reliability of the device can be improved.

また、本開示の第１４の態様に係る窒化物半導体デバイスでは、第１３の態様に係る窒化物半導体デバイスにおいて、前記ゲート電極は、前記基板の平面視において、前記開口に重なる位置に設けられている。In addition, in the nitride semiconductor device according to the fourteenth aspect of the present disclosure, in the nitride semiconductor device according to the thirteenth aspect, the gate electrode is provided at a position overlapping the opening in a plan view of the substrate.

また、本開示の第１５の態様に係る窒化物半導体デバイスでは、第１３の態様に係る窒化物半導体デバイスにおいて、前記ゲート電極は、前記基板の平面視において、前記ｐ型の炭化ケイ素層に重なる位置に設けられている。In addition, in the nitride semiconductor device according to the fifteenth aspect of the present disclosure, in the nitride semiconductor device according to the thirteenth aspect, the gate electrode is provided at a position overlapping the p-type silicon carbide layer in a plan view of the substrate.

これにより、ゲート電極とドレイン電極との間にｐ型の炭化ケイ素層が配置されるので、ゲート－ドレイン間の寄生容量を小さくすることができる。このため、トランジスタ動作の高速化を実現することができる。As a result, a p-type silicon carbide layer is placed between the gate electrode and the drain electrode, which reduces the parasitic capacitance between the gate and drain. This makes it possible to achieve faster transistor operation.

また、本開示の第１６の態様に係る窒化物半導体デバイスは、第１３の態様から第１５の態様のいずれか１つに係る窒化物半導体デバイスにおいて、前記電子供給層と前記ゲート電極との間に設けられたｐ型窒化物半導体層を備える。The nitride semiconductor device according to the sixteenth aspect of the present disclosure is a nitride semiconductor device according to any one of the thirteenth to fifteenth aspects, further comprising a p-type nitride semiconductor layer provided between the electron supply layer and the gate electrode.

これにより、ゲート電極の直下のキャリア濃度を低減することができ、トランジスタの閾値電圧を正側にシフトさせることができる。このため、本態様に係る窒化物半導体デバイスをノーマリオフ型のＦＥＴとして容易に実現することができる。This allows the carrier concentration directly below the gate electrode to be reduced, and the threshold voltage of the transistor to be shifted to the positive side. This makes it easy to realize the nitride semiconductor device according to this embodiment as a normally-off FET.

以下、本開示の実施の形態について、図面を参照しながら説明する。The following describes an embodiment of the present disclosure with reference to the drawings.

なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素の配置位置および接続形態、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。The embodiments described below are all comprehensive or specific examples. The numerical values, shapes, materials, position and connection of components, order of steps, etc. shown in the following embodiments are merely examples and are not intended to limit the present disclosure. Furthermore, among the components in the following embodiments, components that are not described in an independent claim are described as optional components.

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。In addition, each figure is a schematic diagram and is not necessarily an exact illustration. Therefore, for example, the scales of each figure do not necessarily match. In addition, in each figure, the same reference numerals are used for substantially the same configuration, and duplicate explanations are omitted or simplified.

また、本明細書において、平行または直交などの要素間の関係性を示す用語、および、矩形または台形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。In addition, in this specification, terms indicating the relationship between elements, such as parallel or perpendicular, terms indicating the shape of elements, such as rectangular or trapezoidal, and numerical ranges are not expressions that only express a strict meaning, but are expressions that include a substantially equivalent range, for example, a difference of about a few percent.

また、本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、三次元直交座標系の三軸を示している。ｘ軸およびｙ軸はそれぞれ、基板の平面視形状が矩形である場合に、当該矩形の第１の辺、および、当該第１の辺に直交する第２の辺に平行な方向である。ｚ軸は、基板の厚み方向である。なお、本明細書において、基板の「厚み方向」とは、基板の主面に垂直な方向のことをいう。厚み方向は、半導体層の積層方向と同じであり、「縦方向」とも記載される。また、基板の主面に平行な方向を「横方向」と記載する場合がある。In this specification and the drawings, the x-axis, y-axis, and z-axis refer to the three axes of a three-dimensional Cartesian coordinate system. When the planar shape of the substrate is rectangular, the x-axis and y-axis are directions parallel to a first side of the rectangle and a second side perpendicular to the first side. The z-axis is the thickness direction of the substrate. In this specification, the "thickness direction" of the substrate refers to the direction perpendicular to the main surface of the substrate. The thickness direction is the same as the stacking direction of the semiconductor layers, and is also referred to as the "vertical direction". The direction parallel to the main surface of the substrate may be referred to as the "horizontal direction".

また、基板に対してゲート電極およびソース電極が設けられた側（ｚ軸の正側）を「上方」または「上側」とみなし、基板に対してドレイン電極が設けられた側（ｚ軸の負側）を「下方」または「下側」とみなす。In addition, the side of the substrate on which the gate electrode and source electrode are provided (the positive side of the z-axis) is considered to be the "upper" or "upper side", and the side of the substrate on which the drain electrode is provided (the negative side of the z-axis) is considered to be the "lower" or "lower side".

なお、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。In this specification, the terms "above" and "below" do not refer to the upward (vertically upward) and downward (vertically downward) directions in an absolute spatial sense, but are used as terms defined by a relative positional relationship based on the stacking order in a stacked configuration. Furthermore, the terms "above" and "below" are not only used when two components are arranged with a gap between them and another component is present between them, but also when two components are arranged in close contact with each other and are in contact with each other.

また、本明細書において、「平面視」とは、特に断りのない限り、窒化物半導体デバイスの基板の主面に対して垂直な方向から見たとき、すなわち、基板の主面を正面から見たときのことをいう。In addition, in this specification, unless otherwise specified, "planar view" refers to a view perpendicular to the main surface of the substrate of the nitride semiconductor device, i.e., a view of the main surface of the substrate from the front.

また、本明細書において、「第１」、「第２」などの序数詞は、特に断りのない限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。In addition, in this specification, ordinal numbers such as "first" and "second" do not refer to the number or order of components, unless otherwise specified, but are used for the purpose of avoiding confusion and distinguishing between components of the same type.

また、本明細書において、ＡｌＧａＮとは、３元混晶Ａｌ_ｘＧａ_１－ｘＮ（０＜ｘ＜１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＡｌＩｎＮ、ＧａＩｎＮ等でもって略記される。例えば、窒化物半導体の一例であるＡｌ_ｘＧａ_{１－ｘ－ｙ}Ｉｎ_ｙＮ（０＜ｘ＜１、０＜ｙ＜１、かつ、０＜ｘ＋ｙ＜１）は、ＡｌＧａＩｎＮと略記される。 In this specification, AlGaN refers to ternary mixed crystal Al_x Ga_1-x N (0<x<1). Hereinafter, multi-element mixed crystals are abbreviated by the arrangement of the symbols of the respective constituent elements, for example, AlInN, GaInN, etc. For example, Al_x Ga_1-x-y In_y N (0<x<1, 0<y<1, and 0<x+y<1), which is an example of a nitride semiconductor, is abbreviated as AlGaInN.

（実施の形態１）
［構成］
まず、実施の形態１に係る窒化物半導体デバイスの構成について、図１を用いて説明する。 (Embodiment 1)
[composition]
First, the configuration of a nitride semiconductor device according to the first embodiment will be described with reference to FIG.

図１は、本実施の形態に係る窒化物半導体デバイス１の断面図である。図１では、半導体層および電極等の各構成要素に対して、断面を表す斜線の網掛けを付している。なお、電子走行層２２内の２次元電子ガス２６を模式的に表す破線の見やすさを考慮して、電子走行層２２には斜線の網掛けを付していない。Figure 1 is a cross-sectional view of anitride semiconductor device 1 according to this embodiment. In Figure 1, each component, such as a semiconductor layer and electrodes, is shaded with diagonal lines to indicate a cross section. Note that theelectron transit layer 22 is not shaded with diagonal lines to make it easier to see the dashed lines that typically represent the two-dimensional electron gas 26 in theelectron transit layer 22.

図１に示すように、本実施の形態に係る窒化物半導体デバイス１は、いわゆる縦型の電界効果トランジスタ（ＦＥＴ）である。具体的には、窒化物半導体デバイス１では、ドレイン電極３６とソース電極３４との間で、電流が基板１０の主面に垂直な方向に流れる。As shown in FIG. 1, thenitride semiconductor device 1 according to this embodiment is a so-called vertical field effect transistor (FET). Specifically, in thenitride semiconductor device 1, a current flows between thedrain electrode 36 and thesource electrode 34 in a direction perpendicular to the main surface of thesubstrate 10.

窒化物半導体デバイス１は、ＧａＮおよびＡｌＧａＮなどの窒化物半導体を主成分として含む窒化物半導体層の積層構造を有するデバイスである。なお、「ＡがＢを主成分として含む」とは、ＡにおけるＢの含有率が５０％以上であることを意味する。Thenitride semiconductor device 1 is a device having a laminated structure of nitride semiconductor layers containing nitride semiconductors such as GaN and AlGaN as the main components. Note that "A contains B as the main component" means that the content of B in A is 50% or more.

本実施の形態に係る窒化物半導体デバイス１は、ノーマリオフ型のＦＥＴである。窒化物半導体デバイス１では、例えば、ソース電極３４が接地され（すなわち、電位が０Ｖ）、ドレイン電極３６に正の電位が与えられている。ドレイン電極３６に与えられる電位は、例えば１００Ｖ以上１２００Ｖ以下であるが、これに限らない。窒化物半導体デバイス１がオフ状態である場合には、ゲート電極３２には０Ｖまたは負の電位（例えば－５Ｖ）が印加されている。窒化物半導体デバイス１がオン状態である場合には、ゲート電極３２には正の電位（例えば＋５Ｖ）が印加されている。なお、窒化物半導体デバイス１は、ノーマリオン型のＦＥＴであってもよい。Thenitride semiconductor device 1 according to this embodiment is a normally-off type FET. In thenitride semiconductor device 1, for example, thesource electrode 34 is grounded (i.e., the potential is 0 V), and a positive potential is applied to thedrain electrode 36. The potential applied to thedrain electrode 36 is, for example, not limited to, 100 V or more and 1200 V or less. When thenitride semiconductor device 1 is in the off state, 0 V or a negative potential (for example, -5 V) is applied to thegate electrode 32. When thenitride semiconductor device 1 is in the on state, a positive potential (for example, +5 V) is applied to thegate electrode 32. Thenitride semiconductor device 1 may be a normally-on type FET.

図１に示すように、窒化物半導体デバイス１は、基板１０と、ドリフト層１４と、第１の下地層１６と、第２の下地層１８と、ゲート開口部２０と、電子走行層２２と、電子供給層２４と、閾値調整層２８と、ソース開口部３０と、ゲート電極３２と、ソース電極３４と、ドレイン電極３６と、を備える。電子走行層２２と電子供給層２４との界面には、チャネルとして機能する２次元電子ガス（２ＤＥＧ）２６が発生する。As shown in FIG. 1, thenitride semiconductor device 1 includes asubstrate 10, adrift layer 14, afirst underlayer 16, asecond underlayer 18, agate opening 20, anelectron transit layer 22, anelectron supply layer 24, athreshold adjustment layer 28, a source opening 30, agate electrode 32, asource electrode 34, and adrain electrode 36. At the interface between theelectron transit layer 22 and theelectron supply layer 24, a two-dimensional electron gas (2DEG) 26 that functions as a channel is generated.

以下では、窒化物半導体デバイス１が備える各構成要素の詳細について説明する。The following describes in detail each of the components of thenitride semiconductor device 1.

基板１０は、シリコン基板層１１と、炭化ケイ素層１２と、炭素層１３と、を含む。基板１０の平面視形状は、例えば、矩形であるが、これに限定されない。Thesubstrate 10 includes asilicon substrate layer 11, asilicon carbide layer 12, and acarbon layer 13. The planar shape of thesubstrate 10 is, for example, rectangular, but is not limited to this.

シリコン基板層１１は、炭化ケイ素層１２よりも下方に位置する基板本体である。シリコン基板層１１は、例えば、ｎ^＋型のＳｉ基板である。シリコン基板層１１の上面の結晶面方位は、例えば（１１１）である。なお、ｎ型およびｐ型は、半導体の導電型を示している。ｎ^＋型とは、半導体にｎ型のドーパントが高濃度に添加された状態、いわゆるヘビードープを表している。また、ｎ^－型とは、半導体にｎ型のドーパントが低濃度に添加された状態、いわゆるライトドープを表している。ｎ^＋型およびｎ^－型はいずれも、ｎ型の一例であり、それぞれを区別せずにｎ型と記載する場合がある。また、ｐ^＋型およびｐ^－型についても同様である。 Thesilicon substrate layer 11 is a substrate body located below thesilicon carbide layer 12. Thesilicon substrate layer 11 is, for example, an n⁺ type Si substrate. The crystal plane orientation of the upper surface of thesilicon substrate layer 11 is, for example, (111). The n type and p type indicate the conductivity type of a semiconductor. The n⁺ type represents a state in which a semiconductor is doped with a high concentration of n-type dopants, that is, a so-called heavy dope. The n^- type represents a state in which a semiconductor is doped with a low concentration of n-type dopants, that is, a so-called light dope. Both the n⁺ type and the n^- type are examples of the n type, and may be referred to as n type without distinguishing between them. The same applies to the p⁺ type and the p^- type.

炭化ケイ素層１２は、シリコン基板層１１の上方に設けられている。炭化ケイ素層１２は、例えば、立方晶炭化ケイ素層であり、具体的には３Ｃ－ＳｉＣからなる層である。炭化ケイ素層１２の上面の結晶面方位は、例えば、（１１１）である。炭化ケイ素層１２の膜厚は、例えば１００ｎｍ以下である。例えば、炭化ケイ素層１２は、アンドープであるが、ｎ型にドープされていてもよい。炭化ケイ素層１２のドナー濃度は、例えば、１×１０^１５ｃｍ^－３以上、１×１０^１７ｃｍ^－３以下であるが、これに限定されない。 Thesilicon carbide layer 12 is provided above thesilicon substrate layer 11. Thesilicon carbide layer 12 is, for example, a cubic silicon carbide layer, specifically, a layer made of 3C-SiC. The crystal plane orientation of the upper surface of thesilicon carbide layer 12 is, for example, (111). The film thickness of thesilicon carbide layer 12 is, for example, 100 nm or less. For example, thesilicon carbide layer 12 is undoped, but may be doped to n-type. The donor concentration of thesilicon carbide layer 12 is, for example, not limited to, 1×10¹⁵ cm⁻³ or more and 1×10¹⁷ cm⁻³ or less.

炭化ケイ素層１２は、シリコン基板層１１上への３Ｃ－ＳｉＣ結晶のエピタキシャル成長によって形成される。エピタキシャル成長には、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などの成長法が主に用いられている。Thesilicon carbide layer 12 is formed by epitaxial growth of 3C-SiC crystals on thesilicon substrate layer 11. The epitaxial growth is mainly performed using growth methods such as MBE (Molecular Beam Epitaxy) and thermal CVD (Chemical Vapor Deposition).

３Ｃ－ＳｉＣの結晶成長には、１０００℃以上の温度が必要である。結晶成長時にシリコン基板層１１の表面からのＳｉの昇華を抑えるために、初期に低温にて、例えば、エチレン（Ｃ_２Ｈ_４）またはアセチレン（Ｃ_２Ｈ_２）などの炭化水素ガスを用いて、シリコン基板層１１の上面に薄い炭化膜を形成する。その後、炭化水素およびシラン系の混合ガスを用いてエピタキシャル成長プロセスを行うのが一般的な形成手法である。シラン系ガスとしては、例えば、ジクロロシラン（ＳｉＨ_２Ｃｌ_２）またはシラン（ＳｉＨ_４）などが使われる。また、炭化水素およびシラン系の混合ガスの代わりに、モノメチルシラン（ＣＨ_３ＳｉＨ_３）を用いてもよい。３Ｃ－ＳｉＣの結晶成長時に窒素ガスなどを混入させて、ｎ型の３Ｃ－ＳｉＣを形成してもよい。 The crystal growth of 3C-SiC requires a temperature of 1000° C. or higher. In order to suppress the sublimation of Si from the surface of thesilicon substrate layer 11 during the crystal growth, a thin carbonized film is formed on the upper surface of thesilicon substrate layer 11 at a low temperature in the early stage, using a hydrocarbon gas such as ethylene (C₂ H₄ ) or acetylene (C₂ H₂ ). Then, a typical formation method is to perform an epitaxial growth process using a mixed gas of a hydrocarbon and a silane-based gas. As the silane-based gas, for example, dichlorosilane (SiH₂ Cl₂ ) or silane (SiH₄ ) is used. Instead of the mixed gas of a hydrocarbon and a silane-based gas, monomethylsilane (CH₃ SiH₃ ) may be used. Nitrogen gas or the like may be mixed during the crystal growth of 3C-SiC to form n-type 3C-SiC.

炭素層１３は、炭化ケイ素層１２の上方に設けられている。炭素層１３は、基板１０の最上層に位置している。炭素層１３は、グラフェン層およびグラフェンバッファ層の少なくとも一方を含む。本実施の形態では、炭素層１３は、炭化ケイ素層１２とドリフト層１４との界面の全体に設けられている。炭素層１３の詳細等については、後で説明する。Thecarbon layer 13 is provided above thesilicon carbide layer 12. Thecarbon layer 13 is located on the uppermost layer of thesubstrate 10. Thecarbon layer 13 includes at least one of a graphene layer and a graphene buffer layer. In this embodiment, thecarbon layer 13 is provided over the entire interface between thesilicon carbide layer 12 and thedrift layer 14. Details of thecarbon layer 13 will be described later.

ドリフト層１４は、基板１０の上方に設けられた第１の窒化物半導体層の一例である。ドリフト層１４は、例えば、厚さが８μｍのｎ^－型のＧａＮからなる膜である。ドリフト層１４のドナー濃度は、例えば１×１０^１５ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であり、一例として１×１０^１６ｃｍ^－３である。また、ドリフト層１４の炭素濃度（Ｃ濃度）は、例えば１×１０^１５ｃｍ^－３以上２×１０^１７ｃｍ^－３以下である。 Thedrift layer 14 is an example of a first nitride semiconductor layer provided above thesubstrate 10. Thedrift layer 14 is, for example, a film made of n^- type GaN with a thickness of 8 μm. The donor concentration of thedrift layer 14 is, for example, 1×10¹⁵ cm^-3 or more and 1×10¹⁷ cm^-3 or less, for example, 1×10¹⁶ cm^-3 . The carbon concentration (C concentration) of thedrift layer 14 is, for example, 1×10¹⁵ cm^-3 or more and 2×10¹⁷ cm^-3 or less.

ドリフト層１４は、例えば、基板１０の上面（主面）に接触して設けられている。ドリフト層１４は、例えば、有機金属気相エピタキシャル成長（ＭＯＶＰＥ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法、ハイドライド気相成長（ＨＶＰＥ：Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法などの結晶成長により、基板１０の主面上に形成される。Thedrift layer 14 is provided, for example, in contact with the upper surface (main surface) of thesubstrate 10. Thedrift layer 14 is formed on the main surface of thesubstrate 10 by crystal growth, for example, by metal organic vapor phase epitaxy (MOVPE) or hydride vapor phase epitaxy (HVPE).

第１の下地層１６は、ドリフト層１４の上方に設けられた第１のｐ型窒化物半導体層の一例である。第１の下地層１６は、例えば、厚さが４００ｎｍであり、キャリア濃度が１×１０^１７ｃｍ^－３であるｐ型のＧａＮからなる膜である。第１の下地層１６は、ドリフト層１４の上面に接触して設けられている。第１の下地層１６は、例えば、ＭＯＶＰＥ法、ＨＶＰＥ法などの結晶成長により、ドリフト層１４上に形成される。 Thefirst underlayer 16 is an example of a first p-type nitride semiconductor layer provided above thedrift layer 14. Thefirst underlayer 16 is, for example, a film made of p-type GaN having a thickness of 400 nm and a carrier concentration of 1×10¹⁷ cm⁻³ . Thefirst underlayer 16 is provided in contact with the upper surface of thedrift layer 14. Thefirst underlayer 16 is formed on thedrift layer 14 by crystal growth using, for example, MOVPE, HVPE, or the like.

なお、第１の下地層１６は、結晶成長で形成しているが、例えば、成膜したｉ－ＧａＮへマグネシウム（Ｍｇ）を注入することで形成してもよい。さらに言えば、第１の下地層１６は、ｐ型の窒化物半導体層ではなく、鉄（Ｆｅ）またはホウ素（Ｂ）を注入するなどを行うことで得られる絶縁層であってもよい。Thefirst underlayer 16 is formed by crystal growth, but may also be formed, for example, by injecting magnesium (Mg) into the formed i-GaN film. Furthermore, thefirst underlayer 16 may not be a p-type nitride semiconductor layer, but may be an insulating layer obtained by injecting iron (Fe) or boron (B).

第１の下地層１６は、ブロック層とも呼ばれ、ソース電極３４とドレイン電極３６との間のリーク電流を抑制する。例えば、第１の下地層１６とドリフト層１４とで形成されるｐｎ接合に対して逆方向電圧が印加された場合、具体的には、ソース電極３４よりもドレイン電極３６が高電位となった場合に、ドリフト層１４に空乏層が延びる。これにより、窒化物半導体デバイス１の高耐圧化が可能である。本実施の形態では、オフ状態およびオン状態のいずれにおいても逆導通動作の場合を除いて、ソース電極３４よりドレイン電極３６が高電位となっている。このため、窒化物半導体デバイス１の高耐圧化が実現される。Thefirst underlayer 16 is also called a blocking layer, and suppresses leakage current between thesource electrode 34 and thedrain electrode 36. For example, when a reverse voltage is applied to the pn junction formed by thefirst underlayer 16 and thedrift layer 14, specifically when thedrain electrode 36 has a higher potential than thesource electrode 34, a depletion layer extends to thedrift layer 14. This allows thenitride semiconductor device 1 to have a high breakdown voltage. In this embodiment, thedrain electrode 36 has a higher potential than thesource electrode 34 in both the off state and the on state, except in the case of reverse conduction. This allows thenitride semiconductor device 1 to have a high breakdown voltage.

第２の下地層１８は、第１の下地層１６の上方に設けられた第２の窒化物半導体層の一例である。第２の下地層１８は、第１の下地層１６よりも抵抗が高い高抵抗層である。第２の下地層１８は、例えば、厚さが２００ｎｍのアンドープＧａＮ（ｉ－ＧａＮ）からなる膜である。第２の下地層１８は、第１の下地層１６に接触して設けられている。例えば、第２の下地層１８は、例えば、ＭＯＶＰＥ法、ＨＶＰＥ法などの結晶成長により、第１の下地層１６上に形成される。Thesecond underlayer 18 is an example of a second nitride semiconductor layer provided above thefirst underlayer 16. Thesecond underlayer 18 is a high-resistance layer having a higher resistance than thefirst underlayer 16. Thesecond underlayer 18 is, for example, a film made of undoped GaN (i-GaN) having a thickness of 200 nm. Thesecond underlayer 18 is provided in contact with thefirst underlayer 16. For example, thesecond underlayer 18 is formed on thefirst underlayer 16 by crystal growth using, for example, the MOVPE method, the HVPE method, or the like.

第２の下地層１８については、アンドープの半導体層を想定しているが、絶縁層または半絶縁層でもよい。ここで“アンドープ”とは、ＧａＮの極性をｎ型またはｐ型に変化させるＳｉまたはＭｇ等のドーパントがドープされていないことを意味する。本実施の形態では、第２の下地層１８には、炭素（Ｃ）がドープされていてもよい。例えば、第２の下地層１８の炭素濃度は、第１の下地層１６の炭素濃度より高い。Thesecond underlayer 18 is assumed to be an undoped semiconductor layer, but may be an insulating layer or semi-insulating layer. Here, "undoped" means that it is not doped with a dopant such as Si or Mg that changes the polarity of GaN to n-type or p-type. In this embodiment, thesecond underlayer 18 may be doped with carbon (C). For example, the carbon concentration of thesecond underlayer 18 is higher than the carbon concentration of thefirst underlayer 16.

例えば、第２の下地層１８の炭素濃度は、３×１０^１７ｃｍ^－３以上であるが、１×１０^１８ｃｍ^－３以上であってもよい。このとき、ｎ型不純物となるケイ素（Ｓｉ）または酸素（Ｏ）の各濃度は、炭素濃度より低い。例えば、第２の下地層１８のケイ素濃度または酸素濃度は、５×１０^１６ｃｍ^－３以下であるが、２×１０^１６ｃｍ^－３以下であってもよい。第２の下地層１８および第１の下地層１６に注入されるイオンの種類としては、半導体層を高抵抗化できるイオン種であれば、上記以外のイオン種でも同様の効果が得られる。 For example, the carbon concentration of thesecond underlayer 18 is 3×10¹⁷ cm⁻³ or more, but may be 1×10¹⁸ cm⁻³ or more. At this time, the respective concentrations of silicon (Si) or oxygen (O) which are n-type impurities are lower than the carbon concentration. For example, the silicon concentration or oxygen concentration of thesecond underlayer 18 is 5×10¹⁶ cm⁻³ or less, but may be 2×10¹⁶ cm⁻³ or less. As for the type of ions implanted into thesecond underlayer 18 and thefirst underlayer 16, ion species other than those mentioned above can be used to obtain the same effect as long as they are ion species that can increase the resistance of the semiconductor layer.

また、第２の下地層１８の上面には、第１の下地層１６からＭｇなどのｐ型不純物が拡散するのを抑制するための層が設けられていてもよい。例えば、第２の下地層１８上には、厚さが２０ｎｍのＡｌＧａＮ層が設けられていてもよい。In addition, a layer for suppressing the diffusion of p-type impurities such as Mg from thefirst underlayer 16 may be provided on the upper surface of thesecond underlayer 18. For example, an AlGaN layer having a thickness of 20 nm may be provided on thesecond underlayer 18.

ゲート開口部２０は、第２の下地層１８および第１の下地層１６を貫通して、ドリフト層１４にまで達する第１の開口部の一例である。ゲート開口部２０の底面２０ａは、ドリフト層１４の上面の一部である。図１に示すように、底面２０ａは、第１の下地層１６の下面より下側に位置している。なお、第１の下地層１６の下面は、第１の下地層１６とドリフト層１４との界面に相当する。底面２０ａは、例えば、基板１０の主面に平行である。窒化物半導体デバイス１のオン時のドレイン電流は、このゲート開口部２０の底面２０ａを通じて流れる。Thegate opening 20 is an example of a first opening that penetrates thesecond underlayer 18 and thefirst underlayer 16 and reaches thedrift layer 14. Thebottom surface 20a of thegate opening 20 is a part of the upper surface of thedrift layer 14. As shown in FIG. 1, thebottom surface 20a is located below the lower surface of thefirst underlayer 16. The lower surface of thefirst underlayer 16 corresponds to the interface between thefirst underlayer 16 and thedrift layer 14. Thebottom surface 20a is, for example, parallel to the main surface of thesubstrate 10. The drain current when thenitride semiconductor device 1 is on flows through thebottom surface 20a of thegate opening 20.

本実施の形態では、ゲート開口部２０は、基板１０から遠ざかる程、開口面積が大きくなるよう形成されている。具体的には、ゲート開口部２０の側面２０ｂは、斜めに傾斜している。図１に示すように、ゲート開口部２０の断面形状は、逆台形、より具体的には逆等脚台形である。In this embodiment, thegate opening 20 is formed so that the opening area increases as it is farther away from thesubstrate 10. Specifically, theside surface 20b of thegate opening 20 is inclined obliquely. As shown in FIG. 1, the cross-sectional shape of thegate opening 20 is an inverted trapezoid, more specifically, an inverted isosceles trapezoid.

底面２０ａに対する側面２０ｂの傾斜角は、例えば２０°以上８０°以下であるが、３０°以上４５°以下であってもよい。傾斜角が小さい程、側面２０ｂがｃ面に近づくので、結晶再成長により側面２０ｂに沿って形成される電子走行層２２などの膜質を高めることができる。一方で、傾斜角が大きい程、ゲート開口部２０が大きくなりすぎることが抑制され、窒化物半導体デバイス１の小型化が実現される。The inclination angle of theside surface 20b with respect to thebottom surface 20a is, for example, 20° to 80°, but may be 30° to 45°. The smaller the inclination angle, the closer theside surface 20b is to the c-plane, and the better the film quality of theelectron transit layer 22 and other layers formed along theside surface 20b by crystal regrowth. On the other hand, the larger the inclination angle, the more thegate opening 20 is prevented from becoming too large, and the smaller thenitride semiconductor device 1 can be achieved.

ゲート開口部２０は、基板１０の主面上に、ドリフト層１４、第１の下地層１６および第２の下地層１８をこの順で連続的な成膜により形成した後、部分的にドリフト層１４を露出させるように、第２の下地層１８および第１の下地層１６の各々の一部を除去することで形成される。このとき、ドリフト層１４の表層部分を所定の厚さ分、例えば３００ｎｍ、除去することで、ゲート開口部２０の底面２０ａは、第１の下地層１６の下面よりも下方に形成される。Thegate opening 20 is formed by successively depositing thedrift layer 14, thefirst underlayer 16, and thesecond underlayer 18 in this order on the main surface of thesubstrate 10, and then removing a portion of each of thesecond underlayer 18 and thefirst underlayer 16 so as to partially expose thedrift layer 14. At this time, by removing a surface portion of thedrift layer 14 by a predetermined thickness, for example 300 nm, thebottom surface 20a of thegate opening 20 is formed below the bottom surface of thefirst underlayer 16.

第２の下地層１８および第１の下地層１６を除去する方法として、誘導結合プラズマエッチング（ＩＣＰ）などのドライエッチングなどを用い、プロセスガスとして塩素系のガスを用いることが多い。The method of removing thesecond underlayer 18 and thefirst underlayer 16 is to use dry etching such as inductively coupled plasma etching (ICP), and often uses a chlorine-based gas as the process gas.

電子走行層２２は、第２の下地層１８の上面およびゲート開口部２０を覆うように設けられた第１の再成長層の一例である。具体的には、電子走行層２２の一部は、ゲート開口部２０の底面２０ａおよび側面２０ｂに沿って設けられ、電子走行層２２の他の部分は、第２の下地層１８の上面上に設けられている。電子走行層２２は、例えば、厚さが１５０ｎｍのアンドープＧａＮからなる膜である。なお、電子走行層２２は、アンドープを想定しているが、一部Ｓｉドープなどでｎ型化されてもよい。Theelectron transit layer 22 is an example of a first regrown layer provided to cover the upper surface of thesecond underlayer 18 and thegate opening 20. Specifically, a part of theelectron transit layer 22 is provided along thebottom surface 20a and theside surface 20b of thegate opening 20, and the other part of theelectron transit layer 22 is provided on the upper surface of thesecond underlayer 18. Theelectron transit layer 22 is, for example, a film made of undoped GaN with a thickness of 150 nm. Note that although theelectron transit layer 22 is assumed to be undoped, it may be partially doped with Si to be n-type.

電子走行層２２は、ゲート開口部２０の底面２０ａおよび側面２０ｂにおいてドリフト層１４に接触している。電子走行層２２は、ゲート開口部２０の側面２０ｂにおいて、第１の下地層１６および第２の下地層１８の各々に接触している。さらに、電子走行層２２は、第２の下地層１８の上面に接触している。Theelectron transit layer 22 is in contact with thedrift layer 14 at thebottom surface 20a and theside surface 20b of thegate opening 20. Theelectron transit layer 22 is in contact with each of thefirst underlayer 16 and thesecond underlayer 18 at theside surface 20b of thegate opening 20. Furthermore, theelectron transit layer 22 is in contact with the top surface of thesecond underlayer 18.

電子走行層２２は、チャネル領域を有する。具体的には、電子走行層２２と電子供給層２４との界面の近傍には、チャネルとなる２次元電子ガス２６が発生する。図１では、２次元電子ガス２６が模式的に破線で図示されている。２次元電子ガス２６は、電子走行層２２と電子供給層２４との界面に沿って、すなわち、ゲート開口部２０の内面に沿って屈曲している。Theelectron transit layer 22 has a channel region. Specifically, a two-dimensional electron gas 26 that serves as a channel is generated near the interface between theelectron transit layer 22 and theelectron supply layer 24. In FIG. 1, the two-dimensional electron gas 26 is shown diagrammatically by a dashed line. The two-dimensional electron gas 26 is bent along the interface between theelectron transit layer 22 and theelectron supply layer 24, that is, along the inner surface of thegate opening 20.

また、図１には示していないが、電子走行層２２と電子供給層２４との間に、厚さが１ｎｍ程度のＡｌＮ層が第２の再成長層として設けられている。これにより、合金散乱が抑制されてチャネル移動度が向上し、オン抵抗を低減することが可能になる。なお、ＡｌＮ層は、必ずしも必要ではない。Although not shown in FIG. 1, an AlN layer with a thickness of about 1 nm is provided as a second regrown layer between theelectron transit layer 22 and theelectron supply layer 24. This suppresses alloy scattering, improves channel mobility, and makes it possible to reduce on-resistance. Note that the AlN layer is not necessarily required.

電子供給層２４は、第２の下地層１８の上面およびゲート開口部２０を覆うように設けられた第３の再成長層の一例である。電子走行層２２と電子供給層２４とは、基板１０側からこの順で設けられている。電子供給層２４は、例えば厚さが２０ｎｍのアンドープＡｌＧａＮからなる膜である。電子供給層２４は、電子走行層２２の上面に沿った形状でほぼ均一な厚さで形成されている。Theelectron supply layer 24 is an example of a third regrown layer provided to cover the upper surface of thesecond underlayer 18 and thegate opening 20. Theelectron transit layer 22 and theelectron supply layer 24 are provided in this order from thesubstrate 10 side. Theelectron supply layer 24 is a film made of undoped AlGaN with a thickness of, for example, 20 nm. Theelectron supply layer 24 is formed with a shape that conforms to the upper surface of theelectron transit layer 22 and with an approximately uniform thickness.

電子供給層２４は、電子走行層２２よりもバンドギャップが大きい。このため、電子供給層２４と電子走行層２２との間には、ＡｌＧａＮ／ＧａＮのヘテロ界面が形成されている。電子供給層２４は、電子走行層２２に形成されるチャネル領域（２次元電子ガス２６）への電子の供給を行う。Theelectron supply layer 24 has a larger band gap than theelectron transit layer 22. Therefore, an AlGaN/GaN heterointerface is formed between theelectron supply layer 24 and theelectron transit layer 22. Theelectron supply layer 24 supplies electrons to a channel region (two-dimensional electron gas 26) formed in theelectron transit layer 22.

閾値調整層２８は、電子供給層２４とゲート電極３２との間に設けられた第２のｐ型窒化物半導体層の一例である。閾値調整層２８は、例えば、厚さが１００ｎｍであり、キャリア濃度が１×１０^１７ｃｍ^－３であるｐ型のＡｌＧａＮからなる膜である。 Thethreshold adjustment layer 28 is an example of a second p-type nitride semiconductor layer provided between theelectron supply layer 24 and thegate electrode 32. Thethreshold adjustment layer 28 is, for example, a film made of p-type AlGaN having a thickness of 100 nm and a carrier concentration of 1×10¹⁷ cm⁻³ .

閾値調整層２８が設けられていることにより、チャネル部分のポテンシャルが持ち上がる。このため、トランジスタの閾値を増大させることができ、ノーマリオフ化が実現できる。By providing thethreshold adjustment layer 28, the potential of the channel portion is increased. This allows the threshold of the transistor to be increased, realizing a normally-off state.

なお、閾値調整層２８は設けられずに、ゲート電極３２が電子供給層２４に接触して設けられてもよい。また、例えば、閾値調整層２８の代わりに、ＳｉＮまたはＳｉＯ_２のような絶縁層がゲート電極３２と電子供給層２４との間に設けられてもよい。これにより、ゲート電流を抑制し、かつ、閾値を正方向にシフトさせノーマリオフ動作を実現することが可能になる。 Thethreshold adjustment layer 28 may not be provided, and thegate electrode 32 may be provided in contact with theelectron supply layer 24. Alternatively, instead of thethreshold adjustment layer 28, an insulating layer such as SiN or_SiO2 may be provided between thegate electrode 32 and theelectron supply layer 24. This makes it possible to suppress the gate current and shift the threshold in the positive direction to achieve a normally-off operation.

電子走行層２２、電子供給層２４および閾値調整層２８は、ゲート開口部２０を形成した後に、結晶の再成長工程によって窒化物半導体膜を連続的に成膜し、所定形状にパターニングすることによって形成される。具体的には、電子走行層２２の基になるアンドープＧａＮ膜、電子供給層２４の基になるアンドープＡｌＧａＮ膜、および、閾値調整層２８の基になるｐ型ＡｌＧａＮ膜を、ＭＯＶＰＥ法またはＨＶＰＥ法などによって連続的に成膜する。成膜後、ｐ型ＡｌＧａＮ膜の一部を、アンドープＡｌＧａＮ膜が露出するまでエッチングで除去することによって、閾値調整層２８が形成される。さらに、アンドープＡｌＧａＮ膜およびアンドープＧａＮ膜の各々の一部と第２の下地層１８の一部とを、第１の下地層１６が露出するまで連続的にエッチングで除去する。これにより、第１の下地層１６にまで達するソース開口部３０が形成され、所定形状にパターニングされた電子供給層２４および電子走行層２２が形成される。Theelectron transit layer 22, theelectron supply layer 24, and thethreshold adjustment layer 28 are formed by forming thegate opening 20, and then successively depositing nitride semiconductor films by a crystal regrowth process and patterning them into a predetermined shape. Specifically, the undoped GaN film that is the basis of theelectron transit layer 22, the undoped AlGaN film that is the basis of theelectron supply layer 24, and the p-type AlGaN film that is the basis of thethreshold adjustment layer 28 are successively deposited by MOVPE or HVPE. After deposition, a portion of the p-type AlGaN film is removed by etching until the undoped AlGaN film is exposed, thereby forming thethreshold adjustment layer 28. Furthermore, a portion of each of the undoped AlGaN film and the undoped GaN film and a portion of thesecond underlayer 18 are continuously removed by etching until thefirst underlayer 16 is exposed. This forms a source opening 30 that reaches thefirst underlayer 16, and forms anelectron supply layer 24 and anelectron transit layer 22 that are patterned into a predetermined shape.

ソース開口部３０は、ゲート電極３２から離れた位置で、電子供給層２４および電子走行層２２を貫通し、第１の下地層１６にまで達する第２の開口部の一例である。本実施の形態では、ソース開口部３０は、基板１０の平面視において、ゲート開口部２０および閾値調整層２８のいずれからも離れた位置に設けられている。Thesource opening 30 is an example of a second opening that penetrates theelectron supply layer 24 and theelectron transit layer 22 at a position away from thegate electrode 32 and reaches thefirst underlayer 16. In this embodiment, the source opening 30 is provided at a position away from both thegate opening 20 and thethreshold adjustment layer 28 in a plan view of thesubstrate 10.

ソース開口部３０の底面３０ａは、第１の下地層１６の上面の一部である。図１では、底面３０ａが第２の下地層１８と第１の下地層１６との界面と面一になっているが、これに限定されない。底面３０ａは、第２の下地層１８と第１の下地層１６との界面より下方に位置していてもよい。すなわち、ソース開口部３０は、第１の下地層１６の表層部分を除去することで形成されていてもよい。底面３０ａは、例えば基板１０の主面に平行である。Thebottom surface 30a of the source opening 30 is a part of the upper surface of thefirst underlayer 16. In FIG. 1, thebottom surface 30a is flush with the interface between thesecond underlayer 18 and thefirst underlayer 16, but is not limited to this. Thebottom surface 30a may be located below the interface between thesecond underlayer 18 and thefirst underlayer 16. In other words, the source opening 30 may be formed by removing a surface portion of thefirst underlayer 16. Thebottom surface 30a is, for example, parallel to the main surface of thesubstrate 10.

また、図１に示すように、ソース開口部３０は、基板１０からの距離によらず開口面積が一定になるように形成されている。具体的には、ソース開口部３０の側面３０ｂは、底面３０ａに対して垂直である。つまり、ソース開口部３０の断面視形状は、矩形である。As shown in FIG. 1, the source opening 30 is formed so that the opening area is constant regardless of the distance from thesubstrate 10. Specifically, theside surface 30b of the source opening 30 is perpendicular to thebottom surface 30a. In other words, the cross-sectional shape of the source opening 30 is rectangular.

あるいは、ソース開口部３０は、基板１０から遠ざかる程、開口面積が大きくなるように形成されていてもよい。具体的には、ソース開口部３０の側面３０ｂは、斜めに傾斜していてもよい。例えば、ソース開口部３０の断面形状は、逆台形、より具体的には、逆等脚台形であってもよい。このとき、底面３０ａに対する側面３０ｂの傾斜角は、例えば、３０°以上６０°以下の範囲であってもよい。側面３０ｂが斜めに傾斜していることで、ソース電極３４と電子走行層２２（２次元電子ガス２６）との接触面積が増えるので、オーミック接続が行われやすくなる。なお、２次元電子ガス２６は、ソース開口部３０の側面３０ｂに露出し、露出部分でソース電極３４に接続されている。Alternatively, the source opening 30 may be formed so that the opening area increases as it is farther from thesubstrate 10. Specifically, theside surface 30b of the source opening 30 may be inclined obliquely. For example, the cross-sectional shape of the source opening 30 may be an inverted trapezoid, more specifically, an inverted isosceles trapezoid. In this case, the inclination angle of theside surface 30b with respect to thebottom surface 30a may be, for example, in the range of 30° to 60°. The oblique inclination of theside surface 30b increases the contact area between thesource electrode 34 and the electron transit layer 22 (two-dimensional electron gas 26), making it easier to make an ohmic connection. The two-dimensional electron gas 26 is exposed to theside surface 30b of the source opening 30, and is connected to thesource electrode 34 at the exposed portion.

なお、ソース開口部３０は、必ずしも必要ではない。ソース開口部３０が設けられていることにより、チャネルとして機能する２次元電子ガス２６とソース電極３４とのオーミックコンタクト抵抗を低減することができる。また、第１の下地層１６とソース電極３４とを電気的に接続することができるので、第１の下地層１６の電位を安定させて耐圧の向上等の効果を得ることができる。Thesource opening 30 is not necessarily required. The provision of the source opening 30 can reduce the ohmic contact resistance between the two-dimensional electron gas 26 functioning as a channel and thesource electrode 34. In addition, thefirst underlayer 16 and thesource electrode 34 can be electrically connected, so that the potential of thefirst underlayer 16 can be stabilized, thereby improving the breakdown voltage, and other effects can be obtained.

ゲート電極３２は、電子供給層２４の上方でゲート開口部２０を覆うように設けられている。具体的には、ゲート電極３２は、閾値調整層２８の上面に接触して設けられている。Thegate electrode 32 is provided above theelectron supply layer 24 so as to cover thegate opening 20. Specifically, thegate electrode 32 is provided in contact with the upper surface of thethreshold adjustment layer 28.

ゲート電極３２は、例えば、金属等の導電性の材料を用いて形成されている。例えば、ゲート電極３２は、ｐ型のＧａＮ層に対してオーミック接触される材料を用いることができる。例えば、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）系材料、タングステンシリサイド（ＷＳｉ）、金（Ａｕ）などを用いることができる。Thegate electrode 32 is formed using a conductive material such as a metal. For example, thegate electrode 32 can be made of a material that makes ohmic contact with the p-type GaN layer. For example, palladium (Pd), nickel (Ni)-based material, tungsten silicide (WSi), gold (Au), etc. can be used.

ゲート電極３２は、閾値調整層２８の形成後、ソース開口部３０の形成後、または、ソース電極３４の形成後に、スパッタまたは蒸着などによって導電膜を成膜し、成膜した導電膜をパターニングすることにより形成される。Thegate electrode 32 is formed by forming a conductive film by sputtering or deposition after the formation of thethreshold adjustment layer 28, the formation of the source opening 30, or the formation of thesource electrode 34, and then patterning the conductive film.

ソース電極３４は、ゲート電極３２から離れた位置に設けられている。本実施の形態では、ソース電極３４は、ソース開口部３０を覆うように設けられている。具体的には、ソース電極３４は、ソース開口部３０を埋めるように、ソース開口部３０の底面３０ａおよび側面３０ｂに接触して設けられている。ソース電極３４は、ソース開口部３０の側面３０ｂで２次元電子ガス２６と直接接触している。これにより、ソース電極３４と２次元電子ガス２６とのコンタクト抵抗を低減することができる。なお、ソース電極３４の一部は、電子供給層２４の上面上に設けられていてもよい。Thesource electrode 34 is provided at a position away from thegate electrode 32. In this embodiment, thesource electrode 34 is provided so as to cover thesource opening 30. Specifically, thesource electrode 34 is provided so as to be in contact with thebottom surface 30a and theside surface 30b of the source opening 30 so as to fill thesource opening 30. Thesource electrode 34 is in direct contact with the two-dimensional electron gas 26 at theside surface 30b of thesource opening 30. This makes it possible to reduce the contact resistance between thesource electrode 34 and the two-dimensional electron gas 26. Note that a part of thesource electrode 34 may be provided on the upper surface of theelectron supply layer 24.

ソース電極３４は、金属などの導電性の材料を用いて形成されている。ソース電極３４の材料としては、例えば、Ｔｉ／Ａｌ（Ｔｉ層とＡｌ層との積層構造）など、熱処理することでｎ型のＧａＮ層に対してオーミック接続される材料を用いることができる。ソース電極３４は、例えば、スパッタまたは蒸着などによって成膜した導電膜をパターニングすることにより形成される。Thesource electrode 34 is formed using a conductive material such as a metal. For example, a material that can be ohmically connected to the n-type GaN layer by heat treatment, such as Ti/Al (a laminated structure of a Ti layer and an Al layer), can be used as the material for thesource electrode 34. Thesource electrode 34 is formed by patterning a conductive film formed by, for example, sputtering or vapor deposition.

ドレイン電極３６は、基板１０の下方に設けられている。具体的には、ドレイン電極３６は、基板１０のシリコン基板層１１の下面に設けられている。Thedrain electrode 36 is provided below thesubstrate 10. Specifically, thedrain electrode 36 is provided on the lower surface of thesilicon substrate layer 11 of thesubstrate 10.

ドレイン電極３６は、金属等の導電性材料を用いて形成されている。ドレイン電極３６の材料としては、例えば、ＡｕＳｂ／Ａｕ等のｎ型のＳｉに対してオーミック接触される材料を用いることができる。ドレイン電極３６は、例えば、スパッタまたは蒸着などによって形成される。Thedrain electrode 36 is formed using a conductive material such as a metal. The material of thedrain electrode 36 may be, for example, a material that makes ohmic contact with n-type Si, such as AuSb/Au. Thedrain electrode 36 is formed by, for example, sputtering or vapor deposition.

［主な特徴的な構成］
続いて、本実施の形態に係る窒化物半導体デバイス１の主な特徴的な構成について説明する。 [Main characteristic configuration]
Next, a main characteristic configuration of thenitride semiconductor device 1 according to the present embodiment will be described.

上述したように、窒化物半導体デバイス１では、基板１０の最上層には炭素層１３が設けられている。図２に示すように、炭素層１３は、グラフェンバッファ層１３ａと、エピタキシャルグラフェン層１３ｂと、を含む。図２は、ＳｉＣ（炭化ケイ素層１２）上のグラフェンバッファ層１３ａとエピタキシャルグラフェン層１３ｂとを示す図である。As described above, in thenitride semiconductor device 1, thecarbon layer 13 is provided on the top layer of thesubstrate 10. As shown in FIG. 2, thecarbon layer 13 includes agraphene buffer layer 13a and anepitaxial graphene layer 13b. FIG. 2 is a diagram showing thegraphene buffer layer 13a and theepitaxial graphene layer 13b on SiC (silicon carbide layer 12).

グラフェンバッファ層１３ａは、炭化ケイ素層１２の最表面上に設けられた炭素原子層である。炭素原子の４つの結合手はそれぞれ、他の３つの炭素原子に結合し、残りの１つの結合手は、炭化ケイ素層１２の最表面のシリコン原子に結合している。Thegraphene buffer layer 13a is a carbon atom layer provided on the top surface of thesilicon carbide layer 12. Each of the four bonds of the carbon atom is bonded to three other carbon atoms, and the remaining bond is bonded to a silicon atom on the top surface of thesilicon carbide layer 12.

エピタキシャルグラフェン層１３ｂは、炭化ケイ素層１２の上方に設けられた炭素原子層である。複数の炭素原子は、平面内に配置されて、六角格子構造を形成している。図２では、エピタキシャルグラフェン層１３ｂが１層設けられている例を示しているが、複数のエピタキシャルグラフェン層１３ｂが積層されていてもよい。Theepitaxial graphene layer 13b is a carbon atom layer provided above thesilicon carbide layer 12. A plurality of carbon atoms are arranged in a plane to form a hexagonal lattice structure. Although FIG. 2 shows an example in which oneepitaxial graphene layer 13b is provided, a plurality of epitaxial graphene layers 13b may be stacked.

炭化ケイ素層１２上への炭素層１３の形成は、真空中およびＡｒなどの不活性ガス雰囲気中での高温アニール処理によって行われる。高温アニール処理の温度は、Ｓｉの融点である１４２０℃以下の温度であり、例えば、１１５０℃以上１２５０℃以下である。図２に示すように、アニール時にＳｉＣ表面からＳｉが脱離し、残されたＣがグラフェン層を形成する。１１５０℃のアニールでグラフェンバッファ層１３ａがＳｉＣ表面に形成される。さらに、１２５０℃でアニールすると、ＳｉＣの熱分解が進み、グラフェンバッファ層１３ａとＳｉＣとの界面に新しいグラフェンバッファ層１３ａが形成される。そして先に形成されたグラフェンバッファ層１３ａが最表面に位置し、エピタキシャルグラフェン層１３ｂとなる。このとき、エピタキシャルグラフェン層１３ｂとグラフェンバッファ層１３ａとの界面にはファンデルワールス力のような弱い結合しか存在しない。一方、グラフェンバッファ層１３ａとＳｉＣとの界面では、ＳｉＣ最表面のＳｉ原子とグラフェンバッファ層１３ａのＣ原子とが共有結合している。Thecarbon layer 13 is formed on thesilicon carbide layer 12 by high-temperature annealing in a vacuum and in an inert gas atmosphere such as Ar. The temperature of the high-temperature annealing is equal to or lower than 1420°C, which is the melting point of Si, and is, for example, 1150°C to 1250°C. As shown in FIG. 2, Si is desorbed from the SiC surface during annealing, and the remaining C forms a graphene layer. Annealing at 1150°C forms agraphene buffer layer 13a on the SiC surface. Furthermore, annealing at 1250°C advances the thermal decomposition of SiC, and a newgraphene buffer layer 13a is formed at the interface between thegraphene buffer layer 13a and SiC. The previously formedgraphene buffer layer 13a is then positioned at the top surface, becoming theepitaxial graphene layer 13b. At this time, only weak bonds such as van der Waals forces exist at the interface between theepitaxial graphene layer 13b and thegraphene buffer layer 13a. On the other hand, at the interface between thegraphene buffer layer 13a and SiC, Si atoms on the outermost surface of the SiC are covalently bonded to C atoms in thegraphene buffer layer 13a.

異種基板上へのヘテロ成長において、熱膨張係数の差および格子不整合で成長膜の結晶性が悪化し、割れが発生する原因は、ヘテロ界面に共有結合のような強い結合が存在するからである。強い結合が存在することで、本来の結晶構造から歪められ、膜厚の増加または成長温度の昇降温で歪みエネルギーが蓄積する。蓄積したエネルギーが臨界値を超えると、転位と呼ばれる結晶欠陥が発生する。In hetero growth on dissimilar substrates, the difference in thermal expansion coefficients and lattice mismatch can cause the crystallinity of the grown film to deteriorate, resulting in cracks. This is due to the presence of strong bonds, such as covalent bonds, at the hetero interface. The presence of strong bonds distorts the original crystal structure, and distortion energy accumulates as the film thickness increases or the growth temperature rises and falls. When the accumulated energy exceeds a critical value, a crystal defect called a dislocation occurs.

これに対して、図２に示すように、ＳｉＣ上にグラフェンバッファ層１３ａまたはエピタキシャルグラフェン層１３ｂを形成することで、ＳｉＣ最表面のダングリングボンドは終端され、エピタキシャルグラフェン層１３ｂまたはグラフェンバッファ層１３ａ上に形成されるＧａＮとの間にはファンデルワールス力のような弱い結合しか存在しない。そのため、格子定数および熱膨張係数が異なっていても、ＧａＮ自身の結晶構造および格子定数をもってエピタキシャル成長することができる。これにより、ＧａＮに代表される窒化物半導体膜の結晶性を高めることができる。In contrast, as shown in FIG. 2, by forming agraphene buffer layer 13a or anepitaxial graphene layer 13b on SiC, the dangling bonds on the top surface of the SiC are terminated, and only weak bonds such as van der Waals forces exist between theepitaxial graphene layer 13b or the GaN formed on thegraphene buffer layer 13a. Therefore, even if the lattice constants and thermal expansion coefficients are different, epitaxial growth can be achieved with the crystal structure and lattice constant of GaN itself. This can improve the crystallinity of nitride semiconductor films such as GaN.

なお、エピタキシャルグラフェン層１３ｂが３層以上になるとＧａＮの結晶性が急激に悪化する。これは、図３に示すように、ＳｉＣ最表面ではダングリングボンドが終端されているが、エピタキシャルグラフェン層１３ｂ上のＧａＮは、ＳｉＣの弱い表面ポテンシャルを感じてエピタキシャル成長しているためである。When theepitaxial graphene layer 13b has three or more layers, the crystallinity of GaN deteriorates rapidly. This is because, as shown in FIG. 3, the dangling bonds are terminated on the top surface of the SiC, but the GaN on theepitaxial graphene layer 13b grows epitaxially by sensing the weak surface potential of the SiC.

なお、図３は、エピタキシャルグラフェン層１３ｂの層数とＧａＮ膜の結晶性との関係を示す図である。図３では、層間に生じるファンデルワールス力を両矢印で模式的に表している。ＧａＮの下地層として、エピタキシャルグラフェン層１３ｂの層数が２層、１層、グラフェンバッファ層１３ａのみの順に層が薄くなると、ＳｉＣの表面ポテンシャルをＧａＮ自身が強く感じることができる。このため、ＧａＮの結晶性は向上する。Figure 3 shows the relationship between the number of epitaxial graphene layers 13b and the crystallinity of the GaN film. In Figure 3, the van der Waals forces occurring between the layers are diagrammatically represented by double-headed arrows. As the number of epitaxial graphene layers 13b as the underlayer for GaN becomes thinner in the order of two layers, one layer, and only thegraphene buffer layer 13a, GaN itself can strongly sense the surface potential of SiC. This improves the crystallinity of GaN.

以上のように、基板１０の最表面に、グラフェンバッファ層１３ａおよびエピタキシャルグラフェン層１３ｂの少なくとも一方を含む炭素層１３を設けることによって、窒化物半導体膜とは異なる基板１０上に、結晶性に優れた窒化物半導体膜を形成することができる。基板１０としては、安価で大口径化が可能なＳｉまたはＳｉＣからなる基板を利用することができるので、窒化物半導体デバイス１の基板１０の大口径化が可能になる。As described above, by providing thecarbon layer 13 including at least one of thegraphene buffer layer 13a and theepitaxial graphene layer 13b on the outermost surface of thesubstrate 10, a nitride semiconductor film with excellent crystallinity can be formed on thesubstrate 10, which is different from the nitride semiconductor film. As thesubstrate 10 can be made of Si or SiC, which is inexpensive and can be made large in diameter, it becomes possible to make thesubstrate 10 of thenitride semiconductor device 1 large in diameter.

［閾値調整層およびゲート電極の端部の位置］
窒化物半導体デバイス１では、閾値調整層２８の端部の位置に応じて、トランジスタの閾値を調整することができる。なお、閾値調整層２８が設けられていない場合には、ゲート電極３２の端部の位置に応じて、トランジスタの閾値を調整することができる。 [Positions of Ends of Threshold Adjustment Layer and Gate Electrode]
In thenitride semiconductor device 1, the threshold of the transistor can be adjusted according to the position of the end of thethreshold adjustment layer 28. When thethreshold adjustment layer 28 is not provided, the threshold of the transistor can be adjusted according to the position of the end of thegate electrode 32.

具体的には、閾値調整層２８の端部の位置をゲート開口部２０の開口端（具体的には、側面２０ｂの上端）よりも内側に配置する場合、トランジスタの閾値は、ゲート開口部２０の側面２０ｂに沿った部分、すなわち、電子走行層２２の傾斜部のみで決まる。このような構成では、電子走行層２２の平坦部、すなわち、第２の下地層１８の上方に位置する部分のキャリア濃度を大きくすることができるため、オン抵抗を低減できる。Specifically, when the end of thethreshold adjustment layer 28 is positioned inside the opening end of the gate opening 20 (specifically, the upper end of theside surface 20b), the threshold of the transistor is determined only by the portion along theside surface 20b of thegate opening 20, i.e., the sloped portion of theelectron transit layer 22. In this configuration, the carrier concentration in the flat portion of theelectron transit layer 22, i.e., the portion located above thesecond underlayer 18, can be increased, thereby reducing the on-resistance.

一方で、閾値調整層２８の端部の位置をゲート開口部２０の開口端よりも外側に配置する場合、トランジスタの閾値は、電子走行層２２の傾斜部および平坦部のうち、閾値が大きい方で決まる。例えば、トランジスタの閾値を平坦部で決まるようにする場合は、傾斜部の閾値だけを小さく（具体的には、負に）する必要がある。この場合は、基板１０の主面と平行な方向における電子走行層２２の膜厚を、基板１０の主面と垂直な方向における電子走行層２２の膜厚よりも大きくする。これにより、ｐ型の第１の下地層１６と傾斜部の２次元電子ガス２６（チャネル）との距離を、第１の下地層１６と平坦部の２次元電子ガス２６（チャネル）との距離よりも大きくすることができる。よって、傾斜部のチャネルに対する第１の下地層１６からの空乏化の影響を、平坦部に比べて低減できるので、傾斜部のチャネルの閾値を選択的に小さくすることが可能になる。したがって、トランジスタの閾値を平坦部で決まるようにすることができる。On the other hand, when the end position of thethreshold adjustment layer 28 is positioned outside the opening end of thegate opening 20, the threshold of the transistor is determined by the sloped portion or the flat portion of theelectron transit layer 22, whichever has the larger threshold. For example, when the threshold of the transistor is determined by the flat portion, it is necessary to make only the threshold of the sloped portion smaller (specifically, negative). In this case, the film thickness of theelectron transit layer 22 in the direction parallel to the main surface of thesubstrate 10 is made larger than the film thickness of theelectron transit layer 22 in the direction perpendicular to the main surface of thesubstrate 10. This makes it possible to make the distance between the p-typefirst underlayer 16 and the two-dimensional electron gas 26 (channel) of the slope larger than the distance between thefirst underlayer 16 and the two-dimensional electron gas 26 (channel) of the flat portion. Therefore, the influence of depletion from thefirst underlayer 16 on the channel of the sloped portion can be reduced compared to the flat portion, so that it is possible to selectively reduce the threshold of the channel of the sloped portion. Therefore, it is possible to make the threshold of the transistor determined by the flat portion.

［電子走行層の膜厚］
窒化物半導体デバイス１では、電子走行層２２の膜厚を、部位によって異ならせることにより、オン抵抗を低減させることができる。具体的には、基板１０の主面に垂直な方向における電子走行層２２の膜厚よりも、基板１０の主面に平行な方向における電子走行層２２の膜厚が大きい。なお、基板１０の主面に平行な方向における電子走行層２２の膜厚は、ゲート開口部２０の上端と電子供給層２４との間の、基板１０の主面に平行な方向の距離である。 [Thickness of electron transport layer]
In thenitride semiconductor device 1, the on-resistance can be reduced by varying the film thickness of theelectron travel layer 22 depending on the location. Specifically, the film thickness of theelectron travel layer 22 in a direction parallel to the main surface of thesubstrate 10 is greater than the film thickness of theelectron travel layer 22 in a direction perpendicular to the main surface of thesubstrate 10. The film thickness of theelectron travel layer 22 in the direction parallel to the main surface of thesubstrate 10 is the distance between the upper end of thegate opening 20 and theelectron supply layer 24 in the direction parallel to the main surface of thesubstrate 10.

本実施の形態では、上述したように、傾斜部の２次元電子ガス２６と第１の下地層１６との距離を遠ざけてキャリア濃度の低下を抑制できる。一般的に、縦型ＧａＮの結晶成長は、ＧａＮ結晶のｃ面が基板１０の主面と平行になるように行う。この場合、基板１０の主面と平行な２次元電子ガス２６に比べて、基板１０の主面から傾いた２次元電子ガス２６は、分極が小さくなるため、キャリア濃度が低下する。つまり、傾斜部の２次元電子ガス２６は、平坦部の２次元電子ガス２６に比べてキャリア濃度は低い。そのため、傾斜部の２次元電子ガス２６は、平坦部の２次元電子ガス２６に比べて、ｐ型の第１の下地層１６から延びる空乏層の狭窄効果を受けやすい。よって、傾斜部の２次元電子ガス２６を第１の下地層１６から遠ざけた方が、よりオン抵抗を低減できる。In this embodiment, as described above, the distance between the two-dimensional electron gas 26 in the inclined portion and thefirst underlayer 16 can be increased to suppress the decrease in carrier concentration. Generally, vertical GaN crystal growth is performed so that the c-plane of the GaN crystal is parallel to the main surface of thesubstrate 10. In this case, the two-dimensional electron gas 26 inclined from the main surface of thesubstrate 10 has a smaller polarization than the two-dimensional electron gas 26 parallel to the main surface of thesubstrate 10, and therefore the carrier concentration is decreased. In other words, the two-dimensional electron gas 26 in the inclined portion has a lower carrier concentration than the two-dimensional electron gas 26 in the flat portion. Therefore, the two-dimensional electron gas 26 in the inclined portion is more susceptible to the constriction effect of the depletion layer extending from the p-typefirst underlayer 16 than the two-dimensional electron gas 26 in the flat portion. Therefore, the on-resistance can be further reduced by moving the two-dimensional electron gas 26 in the inclined portion away from thefirst underlayer 16.

一方、基板１０の主面と垂直な方向の電子走行層２２の厚さが厚いと、ソース電極３４と第１の下地層１６とをコンタクトするためのソース開口部３０を設ける際に、平坦部における電子走行層２２の厚さが薄い方が、ソース開口部３０の深さを浅くすることができる。ソース開口部３０の深さが浅い方がプロセス時間を短縮でき、後に形成するソース電極３４のカバレッジも良好になる。これにより、プロセスを容易にしつつオン抵抗を低減することが可能になる。このように、電子走行層２２の厚さは、基板１０の主面に垂直な方向における膜厚よりも基板１０の主面に平行な方向における膜厚が大きいことで、プロセスを容易にしつつオン抵抗を低減することが可能になる。On the other hand, if the thickness of theelectron transit layer 22 in the direction perpendicular to the main surface of thesubstrate 10 is large, when a source opening 30 for contacting thesource electrode 34 and thefirst underlayer 16 is provided, the thinner the thickness of theelectron transit layer 22 in the flat portion, the shallower the depth of the source opening 30 can be. A shallower source opening 30 can shorten the process time and improve the coverage of thesource electrode 34 to be formed later. This makes it possible to reduce the on-resistance while facilitating the process. In this way, the thickness of theelectron transit layer 22 is greater in the direction parallel to the main surface of thesubstrate 10 than in the direction perpendicular to the main surface of thesubstrate 10, making it possible to reduce the on-resistance while facilitating the process.

（実施の形態２）
続いて、実施の形態２について説明する。 (Embodiment 2)
Next, a second embodiment will be described.

実施の形態２では、炭素層に開口が設けられている点が実施の形態１とは主として相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。The main difference between the second embodiment and the first embodiment is that an opening is provided in the carbon layer. The following description will focus on the differences from the first embodiment, and the description of the commonalities will be omitted or simplified.

図４は、本実施の形態に係る窒化物半導体デバイス１０１の断面図である。図４に示すように、本実施の形態に係る窒化物半導体デバイス１０１は、図１に示した窒化物半導体デバイス１と比較して、基板１０の代わりに基板１１０を備える点が相違する。基板１１０は、炭素層１３の代わりに炭素層１１３を備える。Figure 4 is a cross-sectional view of anitride semiconductor device 101 according to this embodiment. As shown in Figure 4, thenitride semiconductor device 101 according to this embodiment differs from thenitride semiconductor device 1 shown in Figure 1 in that it includes asubstrate 110 instead of thesubstrate 10. Thesubstrate 110 includes acarbon layer 113 instead of thecarbon layer 13.

図４に示すように、炭素層１１３は、炭化ケイ素層１２の一部を露出させる開口１１３ａを有する。言い換えると、炭素層１１３は、炭化ケイ素層１２の上面の全体を覆うのではなく、炭化ケイ素層１２の上面に対して部分的に設けられている。開口１１３ａは、複数設けられているが、１つのみであってもよい。As shown in FIG. 4, thecarbon layer 113 has anopening 113a that exposes a portion of thesilicon carbide layer 12. In other words, thecarbon layer 113 does not cover the entire upper surface of thesilicon carbide layer 12, but is provided partially on the upper surface of thesilicon carbide layer 12. Althoughmultiple openings 113a are provided, there may be only one opening.

図５Ａおよび図５Ｂはそれぞれ、炭素層１１３の開口１１３ａの形状の一例を示す平面図である。開口１１３ａの平面視形状は、例えば、図５Ａに示すように、四角形である。あるいは、開口１１３ａの平面視形状は、六角形等の他の多角形、または、円形もしくは楕円形等であってもよい。また、図５Ｂに示すように、複数の開口１１３ａの各々の平面視形状は、互いに異なっていてもよい。Figures 5A and 5B are plan views showing an example of the shape of theopenings 113a in thecarbon layer 113. For example, the planar shape of theopenings 113a is a rectangle as shown in Figure 5A. Alternatively, the planar shape of theopenings 113a may be another polygon such as a hexagon, or a circle or an ellipse. Also, as shown in Figure 5B, the planar shapes of themultiple openings 113a may be different from each other.

開口１１３ａは、例えば、レジストでパターニングしてからＯ_２プラズマアッシングを用いて選択的にエッチングすることで形成される。これにより、所望の形状の開口１１３ａを所望の位置に設けることができる。 Theopening 113a is formed, for example, by patterning with a resist and then selectively etching using_O2 plasma ashing, thereby making it possible to provide theopening 113a of a desired shape at a desired position.

あるいは、開口１１３ａは、低エネルギーの希ガスイオンビーム照射およびＮ_２プラズマ照射によって、ランダムに格子欠陥を導入することで形成されてもよい。ランダムに格子欠陥を導入した場合、図５Ｂに示すように、平面視形状が異なる複数の開口１１３ａを容易に形成することができる。 Alternatively, theopenings 113a may be formed by randomly introducing lattice defects by low-energy rare gas ion beam irradiation and_N2 plasma irradiation. When lattice defects are randomly introduced, as shown in FIG. 5B, a plurality ofopenings 113a having different shapes in plan view can be easily formed.

炭素層１１３とＧａＮからなるドリフト層１４との界面は、ファンデルワールス力のような弱い結合しか存在しないため、密着強度が弱い。窒化物半導体デバイス１０１は、パワートランジスタとして大電流でのスイッチング用途に用いられる場合があるので、炭素層１１３とドリフト層１４との密着強度が弱いと、信頼性が損なわれるおそれがある。The interface between thecarbon layer 113 and thedrift layer 14 made of GaN has only weak bonds such as van der Waals forces, and therefore has a weak adhesion strength. Since thenitride semiconductor device 101 may be used as a power transistor for switching at high currents, if the adhesion strength between thecarbon layer 113 and thedrift layer 14 is weak, reliability may be impaired.

そこで、窒化物半導体デバイス１０１では、炭素層１１３が炭化ケイ素層１２の上面に対して部分的に設けられている。すなわち、炭素層１１３は、炭化ケイ素層１２の上面を露出させる開口１１３ａを有する。炭素層１１３が設けられていない箇所、すなわち、開口１１３ａには、炭化ケイ素層１２の表面が剥き出しになっている。このため、開口１１３ａ内では、炭化ケイ素層１２とドリフト層１４との界面には共有結合のような強い結合が存在する。したがって、ドリフト層１４と基板１１０との密着強度を高めることができ、窒化物半導体デバイス１０１の信頼性を高めることができる。Therefore, in thenitride semiconductor device 101, thecarbon layer 113 is partially provided on the upper surface of thesilicon carbide layer 12. That is, thecarbon layer 113 has anopening 113a that exposes the upper surface of thesilicon carbide layer 12. The surface of thesilicon carbide layer 12 is exposed in the area where thecarbon layer 113 is not provided, i.e., in theopening 113a. Therefore, in theopening 113a, a strong bond such as a covalent bond exists at the interface between thesilicon carbide layer 12 and thedrift layer 14. Therefore, the adhesion strength between thedrift layer 14 and thesubstrate 110 can be increased, and the reliability of thenitride semiconductor device 101 can be improved.

なお、開口１１３ａ内では、ドリフト層１４に転位（図面では点線で模式的に示している）が形成されるおそれはあるが、炭素層１１３上では良好なＧａＮが形成される。このため、密着強度の向上とＧａＮの良好な結晶性とを両立することができる。In theopening 113a, there is a risk of dislocations (schematically shown by dotted lines in the drawing) forming in thedrift layer 14, but good GaN is formed on thecarbon layer 113. This makes it possible to achieve both improved adhesion strength and good GaN crystallinity.

［変形例］
図６は、本実施の形態の変形例に係る窒化物半導体デバイス１０２の断面図である。図６に示すように、本変形例に係る窒化物半導体デバイス１０２では、図４に示した窒化物半導体デバイス１０１と比較して、炭素層１１３の開口１１３ａの位置が相違する。具体的には、開口１１３ａは、平面視において、閾値調整層２８に重ならないように設けられている。言い換えると、炭素層１１３は、平面視において、閾値調整層２８に重なる位置のみに設けられる。 [Modification]
Fig. 6 is a cross-sectional view of anitride semiconductor device 102 according to a modification of the present embodiment. As shown in Fig. 6, thenitride semiconductor device 102 according to this modification is different from thenitride semiconductor device 101 shown in Fig. 4 in the position of theopening 113a in thecarbon layer 113. Specifically, theopening 113a is provided so as not to overlap thethreshold adjustment layer 28 in a plan view. In other words, thecarbon layer 113 is provided only at a position that overlaps thethreshold adjustment layer 28 in a plan view.

オフ時にドレイン電極３６に高い電圧が印加されると、閾値調整層２８の下部および第１の下地層１６の端部に電界が集中しやすい。したがって、ドリフト層１４のうち、閾値調整層２８および第１の下地層１６の端部の下方に位置する部分には、オフリーク電流を抑制するために、高品質のエピタキシャル膜が求められる。When a high voltage is applied to thedrain electrode 36 during off-state, an electric field tends to concentrate at the bottom of thethreshold adjustment layer 28 and the end of thefirst underlayer 16. Therefore, a high-quality epitaxial film is required for the portion of thedrift layer 14 located below the ends of thethreshold adjustment layer 28 and thefirst underlayer 16 in order to suppress off-leakage current.

本変形例に係る窒化物半導体デバイス１０２では、平面視において閾値調整層２８に重なる位置に炭素層１１３が設けられている。このため、ドリフト層１４のうち、平面視において閾値調整層２８に重なる部分の結晶性を高めることができる。よって、オフリーク電流を十分に抑えることができる。In thenitride semiconductor device 102 according to this modification, thecarbon layer 113 is provided at a position overlapping thethreshold adjustment layer 28 in a planar view. This makes it possible to improve the crystallinity of the portion of thedrift layer 14 that overlaps thethreshold adjustment layer 28 in a planar view. This makes it possible to sufficiently suppress the off-leak current.

図７Ａは、本変形例に係る窒化物半導体デバイス１０２の一例を示す平面図である。図７Ｂは、図７Ａに示す窒化物半導体デバイス１０２が備える炭素層１１３の平面図である。図７Ａに示すＶＩ－ＶＩ線における断面が図６に示す断面に相当する。Figure 7A is a plan view showing an example of anitride semiconductor device 102 according to this modification. Figure 7B is a plan view of acarbon layer 113 provided in thenitride semiconductor device 102 shown in Figure 7A. The cross section taken along line VI-VI shown in Figure 7A corresponds to the cross section shown in Figure 6.

図７Ａに示す例では、ｙ軸方向に沿って延びる長尺なソース電極３４が、ｘ軸方向およびｙ軸方向の各々に並んで配置されている。ゲート電極３２は、複数のソース電極３４を個別に囲むように設けられている。具体的には、ゲート電極３２は、複数のソース電極３４にそれぞれ対応する複数の長尺状の開口が設けられた１枚の板状の電極である。平面視において、ゲート電極３２と複数のソース電極３４とはそれぞれ、距離を空けて設けられており、重複していない。閾値調整層２８は、ゲート電極３２と同様に、複数のソース電極３４にそれぞれ対応する複数の長尺状の開口が設けられた１枚の板状の半導体層である。平面視において、閾値調整層２８と複数のソース電極３４とはそれぞれ、距離を空けて設けられており、重複していない。閾値調整層２８に設けられた長尺状の開口は、ゲート電極３２に設けられた長尺状の開口よりも一回り小さい。このため、平面視において、ゲート電極３２に設けられた長尺状の開口から閾値調整層２８の開口端部が露出した状態になる。7A, theelongated source electrodes 34 extending along the y-axis direction are arranged in parallel in the x-axis direction and the y-axis direction. Thegate electrode 32 is provided so as to surround each of thesource electrodes 34. Specifically, thegate electrode 32 is a plate-shaped electrode provided with a plurality of elongated openings corresponding to thesource electrodes 34. In a plan view, thegate electrode 32 and thesource electrodes 34 are provided at a distance from each other and do not overlap. Thethreshold adjustment layer 28 is a plate-shaped semiconductor layer provided with a plurality of elongated openings corresponding to thesource electrodes 34, similar to thegate electrode 32. In a plan view, thethreshold adjustment layer 28 and thesource electrodes 34 are provided at a distance from each other and do not overlap. The elongated opening provided in thethreshold adjustment layer 28 is one size smaller than the elongated opening provided in thegate electrode 32. Therefore, in a plan view, the opening end of thethreshold adjustment layer 28 is exposed from the elongated opening provided in thegate electrode 32.

図７Ａに示す窒化物半導体デバイス１０２は、図７Ｂに示す炭素層１１３を備える。図７Ｂに示す炭素層１１３には、複数の開口１１３ａが設けられており、複数の開口１１３ａの平面視形状は、閾値調整層２８（またはゲート電極３２）に設けられた長尺状の開口の平面視形状と同じである。また、複数の開口１１３ａの位置は、閾値調整層２８に設けられた長尺状の開口の位置と同じである。これにより、平面視において、ソース電極３４に重なる位置には、炭素層１１３の開口１１３ａが位置し、ゲート電極３２および閾値調整層２８に重なる位置には、炭素層１１３が設けられた構成を実現することができる。Thenitride semiconductor device 102 shown in FIG. 7A includes acarbon layer 113 shown in FIG. 7B. Thecarbon layer 113 shown in FIG. 7B has a plurality ofopenings 113a, and the planar shape of the plurality ofopenings 113a is the same as the planar shape of the elongated openings provided in the threshold adjustment layer 28 (or the gate electrode 32). The positions of the plurality ofopenings 113a are the same as the positions of the elongated openings provided in thethreshold adjustment layer 28. This realizes a configuration in which theopenings 113a of thecarbon layer 113 are located at positions overlapping thesource electrode 34 in planar view, and thecarbon layer 113 is provided at positions overlapping thegate electrode 32 and thethreshold adjustment layer 28.

なお、複数のソース電極３４の形状および配置は、これに限定されない。図８Ａは、別の変形例に係る窒化物半導体デバイス１０３の断面図である。図８Ｂは、図８Ａに示す窒化物半導体デバイス１０３が備える炭素層１１３の平面図である。図８Ａに示すＶＩ－ＶＩ線における断面が図６に示す断面に相当する。The shape and arrangement of themultiple source electrodes 34 are not limited to this. FIG. 8A is a cross-sectional view of anitride semiconductor device 103 according to another modified example. FIG. 8B is a plan view of thecarbon layer 113 provided in thenitride semiconductor device 103 shown in FIG. 8A. The cross section taken along line VI-VI in FIG. 8A corresponds to the cross section shown in FIG. 6.

図８Ａに示す例では、平面視形状が正六角形のソース電極３４が、面内で並んで配置されている。具体的には、複数のソース電極３４は、充填配置された正三角形の各頂点に、ソース電極３４の中心が位置するように配置されている。ゲート電極３２は、複数のソース電極３４を個別に囲むように設けられている。具体的には、ゲート電極３２は、複数のソース電極３４にそれぞれ対応する複数の正六角形の開口が設けられた１枚の板状の電極である。平面視において、ゲート電極３２と複数のソース電極３４とはそれぞれ、距離を空けて設けられており、重複していない。閾値調整層２８は、ゲート電極３２と同様に、複数のソース電極３４にそれぞれ対応する複数の正六角形の開口が設けられた１枚の板状の半導体層である。平面視において、閾値調整層２８と複数のソース電極３４とはそれぞれ、距離を空けて設けられており、重複していない。閾値調整層２８に設けられた正六角形の開口は、ゲート電極３２に設けられた正六角形の開口よりも一回り小さい。このため、平面視において、ゲート電極３２に設けられた正六角形の開口から閾値調整層２８の開口端部が露出した状態になる。In the example shown in FIG. 8A, thesource electrodes 34, each having a regular hexagonal shape in plan view, are arranged side by side in the plane. Specifically, thesource electrodes 34 are arranged so that the centers of thesource electrodes 34 are located at the vertices of the equilateral triangles arranged in a packed arrangement. Thegate electrode 32 is provided so as to surround thesource electrodes 34 individually. Specifically, thegate electrode 32 is a plate-shaped electrode provided with a plurality of regular hexagonal openings corresponding to thesource electrodes 34, respectively. In a planar view, thegate electrode 32 and the plurality ofsource electrodes 34 are provided at a distance from each other and do not overlap. Thethreshold adjustment layer 28 is a plate-shaped semiconductor layer provided with a plurality of regular hexagonal openings corresponding to the plurality ofsource electrodes 34, similar to thegate electrode 32. In a planar view, thethreshold adjustment layer 28 and the plurality ofsource electrodes 34 are provided at a distance from each other and do not overlap. The regular hexagonal openings provided in thethreshold adjustment layer 28 are one size smaller than the regular hexagonal openings provided in thegate electrode 32. As a result, in plan view, the opening end of thethreshold adjustment layer 28 is exposed from the regular hexagonal opening in thegate electrode 32.

図８Ａに示す窒化物半導体デバイス１０３は、図８Ｂに示す炭素層１１３を備える。図８Ｂに示す炭素層１１３には、複数の開口１１３ａが設けられており、複数の開口１１３ａの平面視形状は、閾値調整層２８（またはゲート電極３２）に設けられた正六角形の開口の平面視形状と同じである。また、複数の開口１１３ａの位置は、閾値調整層２８に設けられた正六角形の開口の位置と同じである。これにより、平面視において、ソース電極３４に重なる位置には、炭素層１１３の開口１１３ａが位置し、ゲート電極３２および閾値調整層２８に重なる位置には、炭素層１１３が設けられた構成を実現することができる。Thenitride semiconductor device 103 shown in FIG. 8A includes acarbon layer 113 shown in FIG. 8B. Thecarbon layer 113 shown in FIG. 8B has a plurality ofopenings 113a, and the planar shape of the plurality ofopenings 113a is the same as the planar shape of the regular hexagonal openings provided in the threshold adjustment layer 28 (or the gate electrode 32). The positions of the plurality ofopenings 113a are the same as the positions of the regular hexagonal openings provided in thethreshold adjustment layer 28. This realizes a configuration in which theopenings 113a of thecarbon layer 113 are located at positions overlapping thesource electrode 34 in planar view, and thecarbon layer 113 is provided at positions overlapping thegate electrode 32 and thethreshold adjustment layer 28.

このように、炭素層１１３のパターニングは、作製する縦型トランジスタのレイアウトに合わせて、変更することができる。なお、炭素層１１３に設けられる開口１１３ａの平面視形状は、ゲート電極３２または閾値調整層２８に設けられる平面視形状と同じでなくてもよい。In this way, the patterning of thecarbon layer 113 can be changed according to the layout of the vertical transistor to be fabricated. Note that the planar shape of theopening 113a provided in thecarbon layer 113 does not have to be the same as the planar shape provided in thegate electrode 32 or thethreshold adjustment layer 28.

例えば、炭素層１１３は、閾値調整層２８のうち、ゲート開口部２０内に位置する底部と平面視で重なる位置に設けられており、ゲート開口部２０の側面２０ｂに沿った傾斜部、および、ゲート開口部２０の上端に沿った上端部には重なっていなくてもよい。言い換えると、開口１１３ａは、平面視において、閾値調整層２８の一部、具体的には、閾値調整層２８の傾斜部および上端部に重なる位置に設けられていてもよい。この場合であっても、ドリフト層１４のうち、電界が集中しやすい閾値調整層２８の底部とドレイン電極３６との間の部分の結晶性が高まるため、リーク電流を抑制することができる。For example, thecarbon layer 113 may be provided at a position overlapping the bottom of thethreshold adjustment layer 28 located in the gate opening 20 in a plan view, and may not overlap the inclined portion along theside surface 20b of the gate opening 20 or the upper end along the upper end of thegate opening 20. In other words, theopening 113a may be provided at a position overlapping a part of thethreshold adjustment layer 28, specifically, the inclined portion and the upper end of thethreshold adjustment layer 28, in a plan view. Even in this case, the crystallinity of the portion of thedrift layer 14 between the bottom of thethreshold adjustment layer 28 and thedrain electrode 36, where the electric field is likely to concentrate, is increased, so that the leakage current can be suppressed.

（実施の形態３）
続いて、実施の形態３について説明する。 (Embodiment 3)
Next, a third embodiment will be described.

実施の形態３では、実施の形態１と比較して、基板がシリコン基板層の代わりに炭化ケイ素層を備える点が主として相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。The third embodiment differs from the first embodiment mainly in that the substrate has a silicon carbide layer instead of a silicon substrate layer. The following description will focus on the differences from the first embodiment, and the description of the commonalities will be omitted or simplified.

図９は、本実施の形態に係る窒化物半導体デバイス２０１の断面図である。図９に示すように、本実施の形態の窒化物半導体デバイス２０１は、図１に示した窒化物半導体デバイス１と比較して、基板１０の代わりに基板２１０を備える点が相違する。基板２１０は、ＳｉＣ基板層２１１と、炭素層１３と、を含む。Figure 9 is a cross-sectional view of anitride semiconductor device 201 according to this embodiment. As shown in Figure 9, thenitride semiconductor device 201 according to this embodiment differs from thenitride semiconductor device 1 shown in Figure 1 in that it includes asubstrate 210 instead of thesubstrate 10. Thesubstrate 210 includes aSiC substrate layer 211 and acarbon layer 13.

ＳｉＣ基板層２１１は、炭化ケイ素層の一例である。ＳｉＣ基板層２１１は、六方晶炭化ケイ素基板層または立方晶炭化ケイ素基板層であり、具体的には、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣまたは３Ｃ－ＳｉＣからなる基板本体である。ＳｉＣ基板層２１１の下面にドレイン電極３６が設けられている。ＳｉＣ基板層２１１は、例えば、ｎ^＋型のＳｉＣからなり、一例として、厚さは１００μｍであり、ドナー濃度は１×１０^１７ｃｍ^－３以上１×１０^１９ｃｍ^－３以下である。 TheSiC substrate layer 211 is an example of a silicon carbide layer. TheSiC substrate layer 211 is a hexagonal silicon carbide substrate layer or a cubic silicon carbide substrate layer, and specifically, is a substrate body made of 4H-SiC, 6H-SiC, or 3C-SiC. Adrain electrode 36 is provided on the lower surface of theSiC substrate layer 211. TheSiC substrate layer 211 is made of, for example, n⁺ type SiC, and, as an example, has a thickness of 100 μm and a donor concentration of 1×10¹⁷ cm⁻³ or more and 1×10¹⁹ cm⁻³ or less.

本実施の形態に係る窒化物半導体デバイス２０１では、六方晶または立方晶のＳｉＣ基板を用いることにより、放熱特性を高めたＧａＮ縦型トランジスタを得ることができる。一般的に、ＳｉＣの熱伝導率は４．９Ｗ／ｃｍ・Ｋであり、Ｓｉの熱伝導率である１．５Ｗ／ｃｍ・Ｋより高い。そのため、大電力機器への応用の際、熱を効率的に放熱することができるため、トランジスタの損失を低減できる。In thenitride semiconductor device 201 according to this embodiment, a hexagonal or cubic SiC substrate is used, making it possible to obtain a GaN vertical transistor with improved heat dissipation characteristics. In general, the thermal conductivity of SiC is 4.9 W/cm·K, which is higher than the thermal conductivity of Si, which is 1.5 W/cm·K. Therefore, when applied to high-power equipment, heat can be efficiently dissipated, thereby reducing transistor loss.

［変形例］
図１０は、本実施の形態の変形例に係る窒化物半導体デバイス２０２の断面図である。図１０に示すように、本変形例に係る窒化物半導体デバイス２０２では、図９に示した窒化物半導体デバイス２０１と比較して、基板２１０の代わりに基板２１０Ａを備える点が相違する。基板２１０Ａは、ＳｉＣ基板層２１１と、ドリフト層２１２と、炭素層１３と、を含む。 [Modification]
Fig. 10 is a cross-sectional view of anitride semiconductor device 202 according to a modification of the present embodiment. As shown in Fig. 10, thenitride semiconductor device 202 according to this modification is different from thenitride semiconductor device 201 shown in Fig. 9 in that asubstrate 210A is provided instead of thesubstrate 210. Thesubstrate 210A includes aSiC substrate layer 211, adrift layer 212, and acarbon layer 13.

本変形例では、ドリフト層２１２は、炭化ケイ素層の一例である。ドリフト層２１２は、ＳｉＣ基板層２１１の上方に設けられている。ドリフト層２１２は、例えば、ｎ^－型のＳｉＣからなる膜である。例えば、ドリフト層２１２のドナー濃度は、１×１０^１５ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であり、厚さは７μｍであるが、これに限定されない。例えば、ドリフト層２１２は、ＳｉＣ基板層２１１の上面にエピタキシャル成長によって形成することができる。ドリフト層２１２の膜厚は、例えば、ドリフト層１４の膜厚よりも薄い。これにより、炭素層１３をゲート開口部２０の底面２０ａに近づけて配置することができる。 In this modification, thedrift layer 212 is an example of a silicon carbide layer. Thedrift layer 212 is provided above theSiC substrate layer 211. Thedrift layer 212 is, for example, a film made of n^- type SiC. For example, the donor concentration of thedrift layer 212 is 1×10¹⁵ cm⁻³ or more and 1×10¹⁷ cm⁻³ or less, and the thickness is 7 μm, but is not limited thereto. For example, thedrift layer 212 can be formed by epitaxial growth on the upper surface of theSiC substrate layer 211. The film thickness of thedrift layer 212 is, for example, thinner than the film thickness of thedrift layer 14. This allows thecarbon layer 13 to be disposed close to thebottom surface 20a of thegate opening 20.

炭素層１３は、高移動度特性を有するグラフェンバッファ層１３ａおよびエピタキシャルグラフェン層１３ｂの少なくとも一方を含むので、電流拡散層として機能させることができる。本変形例では、炭素層１３がゲート開口部２０の底面２０ａに近いので、窒化物半導体デバイス２０２の広い範囲を電流経路に利用することができる。よって、窒化物半導体デバイス２０２の低オン抵抗特性を実現することができる。また、ＳｉＣ基板層２１１と同様に、ＳｉＣからなるドリフト層２１２も高い熱伝導率を有するため、放熱特性を高めることができる。Thecarbon layer 13 includes at least one of thegraphene buffer layer 13a and theepitaxial graphene layer 13b, both of which have high mobility characteristics, and can therefore function as a current diffusion layer. In this modification, thecarbon layer 13 is close to thebottom surface 20a of thegate opening 20, and therefore a wide range of thenitride semiconductor device 202 can be used as a current path. This allows thenitride semiconductor device 202 to achieve low on-resistance characteristics. In addition, like theSiC substrate layer 211, thedrift layer 212 made of SiC also has high thermal conductivity, and therefore can improve heat dissipation characteristics.

（実施の形態４）
続いて、実施の形態４について説明する。 (Embodiment 4)
Next, a fourth embodiment will be described.

実施の形態４では、実施の形態１と比較して、エッチングによって形成されるゲート開口部が設けられていない点が主として相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。The main difference between embodiment 4 andembodiment 1 is that there is no gate opening formed by etching. The following description will focus on the differences fromembodiment 1, and the description of the commonalities will be omitted or simplified.

図１１は、本実施の形態に係る窒化物半導体デバイス３０１の断面図である。図１１に示すように、本実施の形態に係る窒化物半導体デバイス３０１は、基板３１０と、ドリフト層３１２と、ブロック層３１４と、炭素層３１３と、電子走行層２２と、電子供給層２４と、閾値調整層２８と、ソース開口部３０と、ゲート電極３２と、ソース電極３４と、ドレイン電極３６と、を備える。電子走行層２２と、電子供給層２４と、閾値調整層２８と、ソース開口部３０と、ゲート電極３２と、ソース電極３４と、ドレイン電極３６と、は、実施の形態１と実質的に同じである。Figure 11 is a cross-sectional view of anitride semiconductor device 301 according to this embodiment. As shown in Figure 11, thenitride semiconductor device 301 according to this embodiment includes asubstrate 310, adrift layer 312, ablock layer 314, acarbon layer 313, anelectron transit layer 22, anelectron supply layer 24, athreshold adjustment layer 28, a source opening 30, agate electrode 32, asource electrode 34, and adrain electrode 36. Theelectron transit layer 22, theelectron supply layer 24, thethreshold adjustment layer 28, the source opening 30, thegate electrode 32, thesource electrode 34, and thedrain electrode 36 are substantially the same as those in the first embodiment.

基板３１０は、六方晶炭化ケイ素基板または立方晶炭化ケイ素基板であり、具体的には、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣまたは３Ｃ－ＳｉＣからなる基板である。基板３１０は、例えば、ｎ^＋型のＳｉＣからなり、一例として、厚さは１００μｍであり、ドナー濃度は１×１０^１７ｃｍ^－３以上１×１０^１９ｃｍ^－３以下である。 Thesubstrate 310 is a hexagonal silicon carbide substrate or a cubic silicon carbide substrate, specifically, a substrate made of 4H-SiC, 6H-SiC, or 3C-SiC. Thesubstrate 310 is made of, for example, n⁺ type SiC, and, for example, has a thickness of 100 μm and a donor concentration of 1×10¹⁷ cm⁻³ or more and 1×10¹⁹ cm⁻³ or less.

ドリフト層３１２は、基板３１０の上方に設けられた第１の炭化ケイ素層の一例である。ドリフト層３１２は、例えば、ｎ^－型のＳｉＣからなる膜である。ドリフト層３１２のドナー濃度は、１×１０^１５ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であり、厚さは８μｍであるが、これに限定されない。例えば、ドリフト層３１２は、基板３１０の上面にエピタキシャル成長によって形成することができる。 Thedrift layer 312 is an example of a first silicon carbide layer provided above thesubstrate 310. Thedrift layer 312 is, for example, a film made of n^- type SiC. The donor concentration of thedrift layer 312 is 1×10¹⁵ cm⁻³ or more and 1×10¹⁷ cm⁻³ or less, and the thickness is 8 μm, but is not limited thereto. For example, thedrift layer 312 can be formed by epitaxial growth on the upper surface of thesubstrate 310.

ブロック層３１４は、ドリフト層３１２の上面の少なくとも一部を露出させるように、ドリフト層３１２の上方に設けられたｐ型の炭化ケイ素層である。なお、ドリフト層３１２の上方とは、ドリフト層３１２の少なくとも一部よりも上方であることを意味する。Theblock layer 314 is a p-type silicon carbide layer provided above thedrift layer 312 so as to expose at least a portion of the upper surface of thedrift layer 312. Note that above thedrift layer 312 means above at least a portion of thedrift layer 312.

本実施の形態では、ブロック層３１４は、基板３１０の上面にエピタキシャル成長によって形成されたｎ^－型のＳｉＣ膜の表層部分の所定領域に、ｐ型不純物をイオン注入することによって形成される。ｐ型不純物が注入されていない部分が、ドリフト層３１２の上面になる。ブロック層３１４の上面とドリフト層３１２の上面とは、面一になる。 In this embodiment,block layer 314 is formed by ion implanting p-type impurities into a predetermined region of a surface layer portion of an n^- type SiC film formed by epitaxial growth on the upper surface ofsubstrate 310. A portion into which the p-type impurities are not implanted becomes the upper surface ofdrift layer 312. The upper surface ofblock layer 314 and the upper surface ofdrift layer 312 are flush with each other.

炭素層３１３は、ブロック層３１４の上方に設けられている。炭素層３１３は、実施の形態１に係る炭素層１３と同様に、グラフェンバッファ層またはエピタキシャルグラフェン層の少なくとも一方を含む。Thecarbon layer 313 is provided above theblock layer 314. Thecarbon layer 313 includes at least one of a graphene buffer layer or an epitaxial graphene layer, similar to thecarbon layer 13 in the first embodiment.

本実施の形態では、炭素層３１３は、開口３１３ａを有する。開口３１３ａは、炭素層３１３とドリフト層３１２とが接触するのを防ぐために設けられている。これにより、ゲート電極３２を挟んで配置された複数のソース電極３４同士が炭素層３１３を介して電気的にショートするのを抑制することができる。なお、ゲート電極３２は、基板３１０の平面視において、開口３１３ａに重なる位置に設けられている。In this embodiment, thecarbon layer 313 has anopening 313a. Theopening 313a is provided to prevent thecarbon layer 313 from contacting thedrift layer 312. This makes it possible to prevent themultiple source electrodes 34 arranged on either side of thegate electrode 32 from being electrically shorted out via thecarbon layer 313. Thegate electrode 32 is provided at a position that overlaps theopening 313a when viewed from above thesubstrate 310.

開口３１３ａを有する炭素層３１３は、実施の形態２と同様の手法で形成される。具体的には、ドリフト層３１２およびブロック層３１４の各々に対する高温アニール処理を行うことで、ドリフト層３１２およびブロック層３１４の最表面にグラフェンバッファ層および／またはエピタキシャルグラフェン層を形成した後、レジストを用いてパターニングし、Ｏ_２プラズマアッシングによって選択的にエッチングすることにより、開口３１３ａを有する炭素層３１３が形成される。Carbon layer 313 havingopening 313a is formed by the same method as inembodiment 2. Specifically,drift layer 312 andblock layer 314 are each subjected to high-temperature annealing treatment to form a graphene buffer layer and/or an epitaxial graphene layer on the outermost surfaces ofdrift layer 312 andblock layer 314, respectively, and then the graphene buffer layer and/or epitaxial graphene layer are patterned using a resist and selectively etched by_O2 plasma ashing, thereby formingcarbon layer 313 havingopening 313a.

炭素層３１３が形成された後、ＧａＮの再成長を行うことで、電子走行層２２および電子供給層２４を順に形成する。電子走行層２２および電子供給層２４はそれぞれ、ドリフト層３１２、ブロック層３１４および炭素層３１３を覆うように設けられている。なお、図１１では、炭素層３１３の厚みを誇張して示しているが、炭素層３１３の厚みは、グラフェン数層分の厚みである。このため、電子走行層２２および電子供給層２４は、ほぼ均一な厚みで平坦な上面を有するように形成される。After thecarbon layer 313 is formed, GaN is regrown to form theelectron transit layer 22 and theelectron supply layer 24 in sequence. Theelectron transit layer 22 and theelectron supply layer 24 are provided to cover thedrift layer 312, theblock layer 314, and thecarbon layer 313, respectively. Note that the thickness of thecarbon layer 313 is exaggerated in FIG. 11, but the thickness of thecarbon layer 313 is equivalent to the thickness of several layers of graphene. Therefore, theelectron transit layer 22 and theelectron supply layer 24 are formed to have a substantially uniform thickness and a flat upper surface.

本実施の形態では、炭素層３１３の開口３１３ａでは、ＧａＮからなる電子走行層２２とＳｉＣからなるドリフト層３１２とが接触している。このため、電子走行層２２には、ＳｉＣ（ドリフト層３１２）に起因する転位が発生するおそれがある。ただ、電子走行層２２は、厚みが１５０ｎｍと薄い場合が覆いため、転位の発生は抑制される。In this embodiment, theelectron transit layer 22 made of GaN and thedrift layer 312 made of SiC are in contact at theopening 313a of thecarbon layer 313. Therefore, there is a risk of dislocations occurring in theelectron transit layer 22 due to SiC (drift layer 312). However, since theelectron transit layer 22 is thin, having a thickness of only 150 nm, the occurrence of dislocations is suppressed.

また、本実施の形態では、ソース開口部３０は、ｐ型のブロック層３１４の少なくとも一部を露出させるように設けられる。例えば、図１１に示すように、ソース開口部３０の底面３０ａは、ブロック層３１４と炭素層３１３との界面と面一であるが、これに限らない。ソース開口部３０の底面３０ａは、ブロック層３１４と炭素層３１３との界面よりも下方に位置していてもよい。これにより、ソース電極３４は、ｐ型のブロック層３１４に電気的に接続される。In the present embodiment, the source opening 30 is provided so as to expose at least a portion of the p-type block layer 314. For example, as shown in FIG. 11, thebottom surface 30a of the source opening 30 is flush with the interface between theblock layer 314 and thecarbon layer 313, but is not limited to this. Thebottom surface 30a of the source opening 30 may be located below the interface between theblock layer 314 and thecarbon layer 313. This allows thesource electrode 34 to be electrically connected to the p-type block layer 314.

本実施の形態によれば、熱伝導率の高いＳｉＣ基板を利用することができるので、窒化物半導体デバイス３０１の放熱性を高めることができる。また、縦型トランジスタの耐圧をｎ^－型のＳｉＣからなるドリフト層３１２とｐ型のＳｉＣからなるブロック層３１４とのｐｎ接合部分でもたせることができるので、アバランシェ耐量が向上する。一般的に、ＳｉＣはイオン注入で良質なｐ型を形成できるため、ＧａＮよりもｐｎ接合のアバランシェ耐量が大きい。したがって、アバランシェ降伏によるデバイス破壊を抑制することができる。 According to this embodiment, since a SiC substrate with high thermal conductivity can be used, the heat dissipation of thenitride semiconductor device 301 can be improved. In addition, the withstand voltage of the vertical transistor can be provided by the pn junction between thedrift layer 312 made of n^- type SiC and theblock layer 314 made of p-type SiC, improving the avalanche resistance. In general, since SiC can be formed into a good quality p-type by ion implantation, the avalanche resistance of the pn junction is greater than that of GaN. Therefore, device destruction due to avalanche breakdown can be suppressed.

［変形例］
図１２は、本実施の形態の変形例に係る窒化物半導体デバイス３０２の断面図である。図１２に示すように、本変形例に係る窒化物半導体デバイス３０２では、図１１に示した窒化物半導体デバイス３０１と比較して、閾値調整層２８およびゲート電極３２の代わりに、閾値調整層３２８およびゲート電極３３２を備える点が相違する。 [Modification]
Fig. 12 is a cross-sectional view of anitride semiconductor device 302 according to a modification of the present embodiment. As shown in Fig. 12, thenitride semiconductor device 302 according to this modification is different from thenitride semiconductor device 301 shown in Fig. 11 in that it includes athreshold adjustment layer 328 and agate electrode 332 instead of thethreshold adjustment layer 28 and thegate electrode 32.

閾値調整層３２８およびゲート電極３３２は、閾値調整層２８およびゲート電極３２とは、設けられる位置が異なる。具体的には、図１２に示すように、閾値調整層３２８およびゲート電極３３２はそれぞれ、平面視においてｐ型のブロック層３１４に重なる位置に設けられている。閾値調整層３２８およびゲート電極３３２は、基板３１０の平面視において、炭素層３１３に重なる位置に設けられており、開口３１３ａには重なっていない。Thethreshold adjustment layer 328 and thegate electrode 332 are provided at positions different from thethreshold adjustment layer 28 and thegate electrode 32. Specifically, as shown in FIG. 12, thethreshold adjustment layer 328 and thegate electrode 332 are each provided at a position overlapping the p-type block layer 314 in a planar view. Thethreshold adjustment layer 328 and thegate electrode 332 are provided at a position overlapping thecarbon layer 313 in a planar view of thesubstrate 310, and do not overlap theopening 313a.

このように、ゲート電極３３２とドレイン電極３６との間には、ｐ型のブロック層３１４が配置されているので、ゲート電極３３２とドレイン電極３６とが対向する面積を実質的になくすことができる。これにより、ゲート－ドレイン間の寄生容量Ｃｇｄを大幅に削減することができる。帰還容量Ｃｒｓｓは、ゲート－ドレイン間の寄生容量Ｃｇｄそのものであり、帰還容量Ｃｒｓｓが大きいと、ゲートをオンにしてもドレイン電流の立ち上がりが遅く、オフの場合は立ち下がりが遅くなる。つまり、帰還容量Ｃｒｓｓ（寄生容量Ｃｇｄ）を削減することで、スイッチング速度を向上できるので、高速スイッチングにより電力機器の小型化を実現できる。In this way, since the p-type block layer 314 is disposed between thegate electrode 332 and thedrain electrode 36, the area where thegate electrode 332 and thedrain electrode 36 face each other can be substantially eliminated. This allows the parasitic capacitance Cgd between the gate and drain to be significantly reduced. The feedback capacitance Crss is the parasitic capacitance Cgd between the gate and drain, and if the feedback capacitance Crss is large, the rise of the drain current is slow even when the gate is turned on, and the fall is slow when the gate is turned off. In other words, by reducing the feedback capacitance Crss (parasitic capacitance Cgd), the switching speed can be improved, and high-speed switching can be achieved to reduce the size of power equipment.

なお、本実施の形態及び変形例において、電子供給層２４とゲート電極３２または３３２との間に設けられたｐ型窒化物半導体層の一例として、閾値調整層２８または３２８が設けられているが、これに限らない。閾値調整層２８または３２８が設けられずに、ゲート電極３２または３３２が電子供給層２４に接触して設けられていてもよい。あるいは、電子供給層２４とゲート電極３２または３２３との間には、ＳｉＮまたはＳｉＯ_２のような絶縁層が設けられてもよい。 In the present embodiment and the modified example, thethreshold adjustment layer 28 or 328 is provided as an example of a p-type nitride semiconductor layer provided between theelectron supply layer 24 and thegate electrode 32 or 332, but this is not limiting. Thethreshold adjustment layer 28 or 328 may not be provided, and thegate electrode 32 or 332 may be provided in contact with theelectron supply layer 24. Alternatively, an insulating layer such as SiN or_SiO2 may be provided between theelectron supply layer 24 and thegate electrode 32 or 323.

（他の実施の形態）
以上、１つまたは複数の態様に係る窒化物半導体デバイスについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。 Other Embodiments
Although the nitride semiconductor device according to one or more aspects has been described based on the embodiments, the present disclosure is not limited to these embodiments. As long as it does not deviate from the gist of the present disclosure, various modifications conceivable by a person skilled in the art to the present embodiment and forms constructed by combining components of different embodiments are also included within the scope of the present disclosure.

例えば、炭素層１３は、グラフェンバッファ層１３ａのみを含んでもよい。ＳｉＣに対する高温アニール処理を１１５０℃で行い、グラフェンバッファ層１３ａのみが形成された時点で高温アニール処理を終了してもよい。For example, thecarbon layer 13 may include only thegraphene buffer layer 13a. The high-temperature annealing process may be performed on the SiC at 1150°C, and the high-temperature annealing process may be terminated when only thegraphene buffer layer 13a is formed.

あるいは、炭素層１３は、グラフェンバッファ層１３ａを含まずに、１層または複数層のエピタキシャルグラフェン層１３ｂのみを含んでもよい。例えば、基板１０に含まれる炭化ケイ素層１２の最上面の面方位が（１１０）または（００１）などである場合、高温アニール処理を行うことで、グラフェンバッファ層１３ａが形成されずにエピタキシャルグラフェン層１３ｂを形成することができる。Alternatively, thecarbon layer 13 may include only one or more epitaxial graphene layers 13b without including thegraphene buffer layer 13a. For example, when the surface orientation of the top surface of thesilicon carbide layer 12 included in thesubstrate 10 is (110) or (001), theepitaxial graphene layer 13b can be formed without forming thegraphene buffer layer 13a by performing a high-temperature annealing process.

また、例えば、ドリフト層１４、２１２または３１２は、基板１０側から上方に向かって徐々に不純物濃度（ドナー濃度）を低減させていくグレーデッド構造にしてもよい。なお、ドナー濃度の制御は、ドナーとなるＳｉで制御してもよいし、Ｓｉを補償するようなアクセプタとなる炭素で制御してもよい。あるいは、ドリフト層１４、２１２または３１２は、不純物濃度が異なる複数の窒化物半導体層の積層構造を有してもよい。For example, thedrift layer 14, 212 or 312 may have a graded structure in which the impurity concentration (donor concentration) is gradually reduced from thesubstrate 10 side upward. The donor concentration may be controlled by Si, which acts as a donor, or by carbon, which acts as an acceptor that compensates for Si. Alternatively, thedrift layer 14, 212 or 312 may have a stacked structure of multiple nitride semiconductor layers with different impurity concentrations.

また、上記の各実施の形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。Furthermore, each of the above embodiments may be modified, substituted, added, omitted, etc. in various ways within the scope of the claims or their equivalents.

本開示に係る窒化物半導体デバイスは、例えば、ｘＥＶの主機インバータや車載充電器、パワーコンディショナーの汎用インバータ等の電源回路で用いられるパワートランジスタに利用することができる。The nitride semiconductor device according to the present disclosure can be used, for example, in power transistors used in power supply circuits such as the main inverter of an xEV, an on-board charger, and a general-purpose inverter of a power conditioner.

１、１０１、１０２、１０３、２０１、２０２、３０１、３０２ 窒化物半導体デバイス
１０、１１０、２１０、２１０Ａ、３１０ 基板
１１ シリコン基板層
１２ 炭化ケイ素層
１３、１１３、３１３ 炭素層
１３ａ グラフェンバッファ層
１３ｂ エピタキシャルグラフェン層
１４、２１２、３１２ ドリフト層
１６ 第１の下地層
１８ 第２の下地層
２０ ゲート開口部
２０ａ、３０ａ 底面
２０ｂ、３０ｂ 側面
２２ 電子走行層
２４ 電子供給層
２６ ２次元電子ガス
２８、３２８ 閾値調整層
３０ ソース開口部
３２、３３２ ゲート電極
３４ ソース電極
３６ ドレイン電極
１１３ａ、３１３ａ 開口
２１１ ＳｉＣ基板層
３１４ ブロック層1, 101, 102, 103, 201, 202, 301, 302Nitride semiconductor device 10, 110, 210, 210A, 310Substrate 11Silicon substrate layer 12Silicon carbide layer 13, 113, 313Carbon layer 13aGraphene buffer layer 13bEpitaxial graphene layer 14, 212, 312Drift layer 16First underlayer 18Second underlayer 20Gate opening 20a,30a Bottom surface 20b,30b Side surface 22Electron transit layer 24Electron supply layer 26 Two-dimensional electron gas 28, 328Threshold adjustment layer 30Source opening 32, 332Gate electrode 34Source electrode 36Drain electrode 113a,313a Opening 211SiC substrate layer 314 Block layer

Claims (16)

Translated fromJapanese

基板と、
前記基板の上方に設けられた第１の窒化物半導体層と、
前記第１の窒化物半導体層の上方に設けられた第１のｐ型窒化物半導体層と、
前記第１のｐ型窒化物半導体層の上方に設けられた第２の窒化物半導体層と、
前記第２の窒化物半導体層および前記第１のｐ型窒化物半導体層を貫通し、前記第１の窒化物半導体層にまで達する第１の開口部と、
前記第２の窒化物半導体層の上面および前記第１の開口部を覆うように下から順に設けられた電子走行層および電子供給層と、
前記第１の開口部を覆うように前記電子供給層の上方に設けられたゲート電極と、
前記ゲート電極から離れた位置に設けられたソース電極と、
前記基板の下方に設けられたドレイン電極と、を備え、
前記基板は、
炭化ケイ素層と、
前記炭化ケイ素層の上方に設けられた炭素層と、を含み、
前記炭素層は、グラフェン層およびグラフェンバッファ層の少なくとも一方を含む、
窒化物半導体デバイス。 A substrate;
a first nitride semiconductor layer provided above the substrate;
a first p-type nitride semiconductor layer provided above the first nitride semiconductor layer;
a second nitride semiconductor layer provided above the first p-type nitride semiconductor layer;
a first opening that penetrates the second nitride semiconductor layer and the first p-type nitride semiconductor layer and reaches the first nitride semiconductor layer;
an electron transit layer and an electron supply layer provided in this order from below so as to cover an upper surface of the second nitride semiconductor layer and the first opening;
a gate electrode provided above the electron supply layer so as to cover the first opening;
a source electrode provided at a position spaced from the gate electrode;
a drain electrode provided below the substrate;
The substrate is
a silicon carbide layer;
a carbon layer disposed above the silicon carbide layer;
The carbon layer includes at least one of a graphene layer and a graphene buffer layer.
Nitride semiconductor devices. 前記炭素層は、前記炭化ケイ素層の一部を露出させる開口を有する、
請求項１に記載の窒化物半導体デバイス。 the carbon layer having an opening exposing a portion of the silicon carbide layer;
The nitride semiconductor device of claim 1 . 前記開口の平面視形状は、四角形である、
請求項２に記載の窒化物半導体デバイス。 The planar shape of the opening is rectangular.
The nitride semiconductor device of claim 2 . 前記開口の平面視形状は、六角形である、
請求項２に記載の窒化物半導体デバイス。 The planar shape of the opening is hexagonal.
The nitride semiconductor device of claim 2 . 前記開口の平面視形状は、円形である、
請求項２に記載の窒化物半導体デバイス。 The planar shape of the opening is circular.
The nitride semiconductor device of claim 2 . 前記電子供給層と前記ゲート電極との間に設けられた第２のｐ型窒化物半導体層を備える、
請求項１に記載の窒化物半導体デバイス。 a second p-type nitride semiconductor layer provided between the electron supply layer and the gate electrode;
The nitride semiconductor device of claim 1 . 前記炭素層は、平面視において、前記第２のｐ型窒化物半導体層に重なる位置のみに設けられる、
請求項６に記載の窒化物半導体デバイス。 the carbon layer is provided only at a position overlapping the second p-type nitride semiconductor layer in a plan view;
The nitride semiconductor device of claim 6. 前記ゲート電極から離れた位置で、前記電子供給層および前記電子走行層を貫通し、前記第１のｐ型窒化物半導体層にまで達する第２の開口部を備え、
前記ソース電極は、前記第２の開口部を覆うように設けられている、
請求項１に記載の窒化物半導体デバイス。 a second opening that is disposed at a position away from the gate electrode, passes through the electron supply layer and the electron transit layer, and reaches the first p-type nitride semiconductor layer;
The source electrode is provided to cover the second opening.
The nitride semiconductor device of claim 1 . 前記基板は、前記炭化ケイ素層より下方に位置するシリコン基板層を含み、
前記ドレイン電極は、前記シリコン基板層の下面に設けられている、
請求項１から８のいずれか１項に記載の窒化物半導体デバイス。 the substrate includes a silicon substrate layer underlying the silicon carbide layer;
The drain electrode is provided on a lower surface of the silicon substrate layer.
The nitride semiconductor device according to any one of claims 1 to 8. 前記炭化ケイ素層は、六方晶炭化ケイ素基板層であり、
前記ドレイン電極は、前記炭化ケイ素層の下面に設けられている、
請求項１から８のいずれか１項に記載の窒化物半導体デバイス。 the silicon carbide layer is a hexagonal silicon carbide substrate layer;
The drain electrode is provided on a lower surface of the silicon carbide layer.
The nitride semiconductor device according to any one of claims 1 to 8. 前記炭化ケイ素層は、立方晶炭化ケイ素基板層であり、
前記ドレイン電極は、前記炭化ケイ素層の下面に設けられている、
請求項１から８のいずれか１項に記載の窒化物半導体デバイス。 the silicon carbide layer is a cubic silicon carbide substrate layer;
The drain electrode is provided on a lower surface of the silicon carbide layer.
The nitride semiconductor device according to any one of claims 1 to 8. 前記基板は、前記炭化ケイ素層より下方に位置する六方晶炭化ケイ素基板層または立方晶炭化ケイ素基板層を含み、
前記炭化ケイ素層の不純物濃度は、前記六方晶炭化ケイ素基板層または立方晶炭化ケイ素基板層の不純物濃度より低い、
請求項１から８のいずれか１項に記載の窒化物半導体デバイス。 the substrate includes a hexagonal silicon carbide substrate layer or a cubic silicon carbide substrate layer underlying the silicon carbide layer;
The impurity concentration of the silicon carbide layer is lower than the impurity concentration of the hexagonal silicon carbide substrate layer or the cubic silicon carbide substrate layer;
The nitride semiconductor device according to any one of claims 1 to 8. 基板と、
前記基板の上方に設けられた第１の炭化ケイ素層と、
前記第１の炭化ケイ素層の上面の少なくとも一部を露出させるように、前記第１の炭化ケイ素層の上方に設けられたｐ型の炭化ケイ素層と、
グラフェン層またはグラフェンバッファ層の少なくとも一方を含み、前記ｐ型の炭化ケイ素層の上方に設けられた炭素層と、
前記第１の炭化ケイ素層および前記炭素層の上方に設けられた電子走行層と、
前記電子走行層の上方に設けられた電子供給層と、
前記電子供給層の上方に設けられたゲート電極と、
前記ゲート電極から離れた位置に設けられたソース電極と、
前記基板の下方に設けられたドレイン電極と、を備え、
前記炭素層は、前記第１の炭化ケイ素層の一部を露出させる開口を有する、
窒化物半導体デバイス。 A substrate;
a first silicon carbide layer disposed above the substrate;
a p-type silicon carbide layer provided above the first silicon carbide layer so as to expose at least a portion of an upper surface of the first silicon carbide layer;
a carbon layer including at least one of a graphene layer and a graphene buffer layer and disposed above the p-type silicon carbide layer;
an electron transit layer provided above the first silicon carbide layer and the carbon layer;
an electron supply layer provided above the electron transit layer;
a gate electrode provided above the electron supply layer;
a source electrode provided at a position spaced from the gate electrode;
a drain electrode provided below the substrate;
the carbon layer has an opening exposing a portion of the first silicon carbide layer.
Nitride semiconductor devices. 前記ゲート電極は、前記基板の平面視において、前記開口に重なる位置に設けられている、
請求項１３に記載の窒化物半導体デバイス。 the gate electrode is provided at a position overlapping the opening in a plan view of the substrate;
The nitride semiconductor device of claim 13. 前記ゲート電極は、前記基板の平面視において、前記ｐ型の炭化ケイ素層に重なる位置に設けられている、
請求項１３に記載の窒化物半導体デバイス。 The gate electrode is provided at a position overlapping the p-type silicon carbide layer in a plan view of the substrate.
The nitride semiconductor device of claim 13. 前記電子供給層と前記ゲート電極との間に設けられたｐ型窒化物半導体層を備える、
請求項１３から１５のいずれか１項に記載の窒化物半導体デバイス。 a p-type nitride semiconductor layer provided between the electron supply layer and the gate electrode;
16. The nitride semiconductor device according to any one of claims 13 to 15.

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