JP2024019558A - semiconductor equipment - Google Patents
semiconductor equipmentDownload PDFInfo
- Publication number
- JP2024019558A JP2024019558AJP2023211473AJP2023211473AJP2024019558AJP 2024019558 AJP2024019558 AJP 2024019558AJP 2023211473 AJP2023211473 AJP 2023211473AJP 2023211473 AJP2023211473 AJP 2023211473AJP 2024019558 AJP2024019558 AJP 2024019558A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- layer
- insulating layer
- oxide semiconductor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02551—Group 12/16 materials
- H01L21/02554—Oxides
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Layout of the interconnection structure
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/86—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group II-VI materials, e.g. ZnO
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
- H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Electroluminescent Light Sources (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Translated fromJapaneseDescription
Translated fromJapanese開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。The disclosed invention relates to a semiconductor device using a semiconductor element and a method for manufacturing the same.
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記
憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別さ
れる。Memory devices using semiconductor elements are broadly classified into volatile memory devices, which lose their stored contents when power is no longer supplied, and nonvolatile memory devices, which retain their stored contents even when power is no longer supplied.
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。A typical example of a volatile storage device is DRAM (Dynamic Random Ac
cess Memory). DRAM stores information by selecting a transistor that constitutes a storage element and storing charge in a capacitor.
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み出しの後、再度情報を記憶するには、再度の書き込み動作が必要と
なる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、選択されていな
い状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定
の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減
することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間
の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。Based on the above-mentioned principle, in a DRAM, when information is read, the charge in the capacitor is lost. Therefore, after data is read, in order to store the information again, a write operation is required again. Furthermore, leakage current exists in the transistors that constitute the memory element, and charge flows out or flows in even when the transistor is not selected, so that the data retention period is short. Therefore, it is necessary to perform a write operation (refresh operation) again at a predetermined period, and it is difficult to sufficiently reduce power consumption. Furthermore, since the stored contents are lost when the power supply is cut off, a separate storage device using magnetic or optical materials is required to maintain long-term memory.
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。Another example of a volatile storage device is SRAM (Static Random Access
Memory). SRAM uses circuits such as flip-flops to hold memory contents, so it does not require a refresh operation, and is advantageous over DRAM in this respect. However, since circuits such as flip-flops are used, there is a problem in that the unit price per storage capacity is high. Furthermore, it is no different from DRAM in that the stored contents are lost when the power supply is cut off.
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。A typical example of a nonvolatile storage device is a flash memory. Flash memory has a floating gate between the gate electrode of the transistor and the channel formation region, and stores data by holding charge in the floating gate, so the data retention period is extremely long (semi-permanent) and it does not volatilize. It has the advantage of not requiring the refresh operation required in a static storage device (for example, see Patent Document 1).
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。However, since the gate insulating layer constituting the memory element deteriorates due to the tunnel current generated during writing, a problem arises in that the memory element stops functioning after a predetermined number of writes. In order to alleviate the influence of this problem, for example, a method is adopted in which the number of writes to each memory element is equalized, but in order to realize this, a complicated peripheral circuit is required. Even if such a method is adopted, the fundamental problem of lifespan will not be solved. In other words, flash memory is not suitable for applications where information is frequently rewritten.
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去の高速化が容易ではないという問題もある。Also, a high voltage is required to hold charge in the floating gate or remove the charge. Another problem is that it takes a relatively long time to retain or remove charges, making it difficult to increase the speed of writing and erasing.
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。または、多値化が容易な構成の半導体装置を提供することを目的
の一とする。In view of the above-mentioned problems, an object of one embodiment of the disclosed invention is to provide a semiconductor device with a new structure that can retain memory contents even in a situation where power is not supplied and that has no limit on the number of times of writing. It shall be one of the following. Another object of the present invention is to provide a semiconductor device having a configuration that allows easy multi-value processing.
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のよう
な構成を採用することができる。One embodiment of the present invention is a semiconductor device having a stacked structure of a transistor formed using an oxide semiconductor and a transistor formed using another material. For example, the following configuration can be adopted.
本発明の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と、複数
のワード線と、ソース線と、ビット線との間に、並列に接続された複数のメモリセルと、
アドレス信号が入力され、複数のメモリセルのうちアドレス信号によって指定されたメモ
リセルを選択するように、複数の第２信号線および複数のワード線を駆動する、第２信号
線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第１信号線に
出力する、第１信号線の駆動回路と、ビット線の電位と複数の参照電位とが入力され、ビ
ット線の電位と、複数の参照電位とを比較してデータを読み出す読み出し回路と、複数の
書き込み電位および複数の参照電位を生成して第１信号線の駆動回路および読み出し回路
に供給する、電位生成回路と、電位生成回路に電位を供給する昇圧回路と、を有し、複数
のメモリセルの一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極
を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のド
レイン電極を有する第２のトランジスタと、第３のゲート電極、第３のソース電極、およ
び第３のドレイン電極を有する第３のトランジスタと、を有し、第１のトランジスタは、
半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成さ
れ、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気
的に接続され、ソース線と、第１のソース電極とは、電気的に接続され、第１のドレイン
電極と、第３のソース電極とは、電気的に接続され、ビット線と、第３のドレイン電極と
は、電気的に接続され、第１信号線と、第２のソース電極または第２のドレイン電極の他
方とは、電気的に接続され、複数の第２信号線の一と、第２のゲート電極とは、電気的に
接続され、複数のワード線の一と、第３のゲート電極とは電気的に接続された半導体装置
である。In one embodiment of the present invention, a source line, a bit line, a first signal line, a plurality of second signal lines, a plurality of word lines, a source line, and a bit line are connected in parallel. a plurality of memory cells,
Driving of second signal lines and word lines in which an address signal is input and the plurality of second signal lines and the plurality of word lines are driven so as to select a memory cell designated by the address signal from among the plurality of memory cells. a first signal line drive circuit that selects one of the plurality of write potentials and outputs it to the first signal line; the bit line potential and the plurality of reference potentials are input; , a readout circuit that reads data by comparing the potentials with a plurality of reference potentials; a potential generation circuit that generates a plurality of write potentials and a plurality of reference potentials and supplies them to the drive circuit and the readout circuit of the first signal line; a booster circuit that supplies a potential to a generation circuit; one of the plurality of memory cells includes a first transistor having a first gate electrode, a first source electrode, and a first drain electrode; a second transistor having two gate electrodes, a second source electrode, and a second drain electrode; and a third transistor having a third gate electrode, a third source electrode, and a third drain electrode. , and the first transistor is
The second transistor is provided on a substrate including a semiconductor material, and includes an oxide semiconductor layer, and the first gate electrode and one of the second source electrode and the second drain electrode are electrically connected to each other. The source line and the first source electrode are electrically connected, the first drain electrode and the third source electrode are electrically connected, and the bit line and the third drain electrode are electrically connected. The electrode is electrically connected, the first signal line and the other of the second source electrode or the second drain electrode are electrically connected, and one of the plurality of second signal lines and the second The gate electrode is electrically connected, and one of the plurality of word lines and the third gate electrode are electrically connected to each other in a semiconductor device.
また、上記構成において、第１のゲート電極と、第２のソース電極または第２のドレイン
電極の一方と、に電気的に接続された容量素子を有する半導体装置である。Moreover, in the above structure, the semiconductor device has a capacitive element electrically connected to the first gate electrode and one of the second source electrode and the second drain electrode.
また、本発明の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と
、複数のワード線と、ソース線と、ビット線との間に、並列に接続された複数のメモリセ
ルと、アドレス信号が入力され、複数のメモリセルのうちアドレス信号によって指定され
たメモリセルを選択するように、複数の第２信号線および複数のワード線を駆動する、第
２信号線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第１信
号線に出力する、第１信号線の駆動回路と、ビット線の電位と複数の参照電位が入力され
、参照メモリセルを有し、指定されたメモリセルのコンダクタンスと、参照メモリセルの
コンダクタンスとを比較してデータを読み出す読み出し回路と、複数の書き込み電位およ
び複数の参照電位を生成して第１信号線の駆動回路および読み出し回路に供給する、電位
生成回路と、電位生成回路に電位を供給する昇圧回路と、を有し、複数のメモリセルの一
は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のト
ランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有す
る第２のトランジスタと、第３のゲート電極、第３のソース電極、および第３のドレイン
電極を有する第３のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む
基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート
電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、ソ
ース線と、第１のソース電極とは、電気的に接続され、第１のドレイン電極と、第３のソ
ース電極とは、電気的に接続され、ビット線と、第３のドレイン電極とは、電気的に接続
され、第１信号線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に
接続され、複数の第２信号線の一と、第２のゲート電極とは、電気的に接続され、複数の
ワード線の一と、第３のゲート電極とは電気的に接続された半導体装置である。Further, in one embodiment of the present invention, the source line, the bit line, the first signal line, the plurality of second signal lines, the plurality of word lines, the source line, and the bit line are connected in parallel. A plurality of connected memory cells and an address signal are input, and the plurality of second signal lines and the plurality of word lines are driven so as to select a memory cell designated by the address signal from among the plurality of memory cells. A drive circuit for a second signal line and a word line, a drive circuit for a first signal line that selects one of a plurality of write potentials and outputs it to the first signal line, and a drive circuit that selects one of a plurality of write potentials and outputs it to the first signal line; a read circuit that reads data by comparing the conductance of a specified memory cell and the conductance of the reference memory cell; It has a potential generation circuit that supplies a potential to a drive circuit and a readout circuit of one signal line, and a booster circuit that supplies a potential to the potential generation circuit, and one of the plurality of memory cells has a first gate electrode, a first a first transistor having a source electrode, and a first drain electrode; a second transistor having a second gate electrode, a second source electrode, and a second drain electrode; a third gate electrode; a third transistor having a third source electrode and a third drain electrode, the first transistor is provided on a substrate including a semiconductor material, and the second transistor includes an oxide semiconductor layer. The first gate electrode and one of the second source electrode or the second drain electrode are electrically connected, and the source line and the first source electrode are electrically connected. , the first drain electrode and the third source electrode are electrically connected, the bit line and the third drain electrode are electrically connected, and the first signal line and the second source electrode are electrically connected. The other of the electrode or the second drain electrode is electrically connected, one of the plurality of second signal lines and the second gate electrode are electrically connected, and one of the plurality of word lines is electrically connected, A semiconductor device is electrically connected to the third gate electrode.
また、本発明の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と
、複数のワード線と、ソース線と、ビット線との間に、並列に接続された複数のメモリセ
ルと、アドレス信号と複数の参照電位とが入力され、複数のメモリセルのうちアドレス信
号によって指定されたメモリセルを選択するように、複数の第２信号線および複数のワー
ド線を駆動し、選択された一のワード線に複数の参照電位のいずれかを選択して出力する
、第２信号線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第
１信号線に出力する、第１信号線の駆動回路と、ビット線と接続された、指定されたメモ
リセルのコンダクタンスを読み出すことによりデータを読み出す読み出し回路と、複数の
書き込み電位および複数の参照電位を生成して第１信号線の駆動回路および読み出し回路
に供給する、電位生成回路と、電位生成回路に電位を供給する昇圧回路と、を有し、複数
のメモリセルの一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極
を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のド
レイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のトランジスタは
、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成
され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量
素子の一方の電極は、電気的に接続され、ソース線と、第１のソース電極とは、電気的に
接続され、ビット線と、第１のドレイン電極とは、電気的に接続され、第１信号線と、第
２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、複数の第２信
号線の一と、第２のゲート電極とは、電気的に接続され、複数のワード線の一と、容量素
子の他方の電極とは電気的に接続された半導体装置である。Further, in one embodiment of the present invention, the source line, the bit line, the first signal line, the plurality of second signal lines, the plurality of word lines, the source line, and the bit line are connected in parallel. A plurality of connected memory cells, an address signal, and a plurality of reference potentials are input, and a plurality of second signal lines and a plurality of A second signal line and word line drive circuit that drives a word line and selects and outputs one of a plurality of reference potentials to a selected word line, and a drive circuit that selects one of a plurality of write potentials. a first signal line drive circuit that outputs data to the first signal line; a read circuit that reads data by reading the conductance of a designated memory cell connected to the bit line; It has a potential generation circuit that generates a reference potential and supplies it to the drive circuit and readout circuit of the first signal line, and a booster circuit that supplies the potential to the potential generation circuit, and one of the plurality of memory cells has a a first transistor having a first gate electrode, a first source electrode, and a first drain electrode; a second transistor having a second gate electrode, a second source electrode, and a second drain electrode; , a capacitive element, the first transistor is provided on a substrate including a semiconductor material, the second transistor includes an oxide semiconductor layer, and has a first gate electrode and a second source. One of the electrodes or the second drain electrode and one electrode of the capacitor are electrically connected, the source line and the first source electrode are electrically connected, and the bit line and the first The drain electrode is electrically connected, the first signal line and the other of the second source electrode or the second drain electrode are electrically connected, and one of the plurality of second signal lines and the second signal line are electrically connected. The second gate electrode is a semiconductor device that is electrically connected, and one of the plurality of word lines and the other electrode of the capacitive element are electrically connected.
上記において、第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成
領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の
第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気
的に接続する第１のソース電極および第１のドレイン電極と、を有する。In the above, the first transistor includes a channel formation region provided in a substrate including a semiconductor material, an impurity region provided to sandwich the channel formation region, and a first gate insulating layer on the channel formation region. The semiconductor device has a first gate electrode on a first gate insulating layer, and a first source electrode and a first drain electrode that are electrically connected to the impurity region.
また、上記において、第２のトランジスタは、半導体材料を含む基板上の第２のゲート電
極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導
体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極
と、を有する。Further, in the above, the second transistor includes a second gate electrode on a substrate including a semiconductor material, a second gate insulating layer on the second gate electrode, and an oxide layer on the second gate insulating layer. It has a semiconductor layer, and a second source electrode and a second drain electrode that are electrically connected to the oxide semiconductor layer.
また、上記において、第３のトランジスタは、半導体材料を含む基板に設けられたチャネ
ル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領
域上の第３のゲート絶縁層と、第３のゲート絶縁層上の第３のゲート電極と、不純物領域
と電気的に接続する第３のソース電極及び第３のドレイン電極と、を有する。Further, in the above, the third transistor includes a channel formation region provided in a substrate including a semiconductor material, an impurity region provided to sandwich the channel formation region, and a third gate insulating layer over the channel formation region. a third gate electrode on a third gate insulating layer; a third source electrode and a third drain electrode electrically connected to the impurity region.
また、上記において、半導体材料を含む基板としては、単結晶半導体基板を採用するのが
好適である。特に、半導体材料はシリコンとするのが好適である。また、半導体材料を含
む基板としてＳＯＩ基板を用いても良い。Further, in the above, it is preferable to employ a single crystal semiconductor substrate as the substrate containing the semiconductor material. In particular, the semiconductor material is preferably silicon. Furthermore, an SOI substrate may be used as the substrate containing the semiconductor material.
また、上記において、酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体材料を
含むことが好適である。特に、酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を含むこ
とが好適である。さらに、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下とすることが好適である。また、第２のトランジスタのオフ電流は１×１０－１３Ａ
以下とすることが好適である。Further, in the above, the oxide semiconductor layer preferably contains an In-Ga-Zn-O-based oxide semiconductor material. In particular, the oxide semiconductor layer preferably includes crystals of In2 Ga2 ZnO7 . Furthermore, the hydrogen concentration of the oxide semiconductor layer is 5×1019 atoms/cm3
It is preferable to do the following. Also, the off-state current of the second transistor is 1×10−13 A
It is preferable to do the following.
また、上記において、第２のトランジスタは、第１のトランジスタと重畳する領域に設け
られた構成とすることができる。Further, in the above, the second transistor can be provided in a region overlapping with the first transistor.
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」
または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第１の
ゲート電極」の表現であれば、ゲート絶縁層と第１のゲート電極との間に他の構成要素を
含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現
に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。Note that in this specification, etc., the terms "above" and "below" mean that the positional relationship of components is "directly above".
It is not limited to "directly below". For example, the expression "a first gate electrode on a gate insulating layer" does not exclude the inclusion of other components between the gate insulating layer and the first gate electrode. Further, the terms "upper" and "lower" are merely expressions used for convenience of explanation, and unless otherwise specified, the terms "upper" and "lower" may also be interchanged.
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合なども含む。Further, in this specification and the like, the terms "electrode" and "wiring" do not functionally limit these components. For example, an "electrode" may be used as part of a "wiring" and vice versa. Furthermore, the terms "electrode" and "wiring" include cases where a plurality of "electrodes" and "wiring" are formed integrally.
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。Furthermore, the functions of "source" and "drain" may be interchanged when transistors with different polarities are used, or when the direction of current changes during circuit operation. Therefore, in this specification, the terms "source" and "drain" can be used interchangeably.
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。Note that in this specification and the like, "electrically connected" includes a case where the two are connected via "something that has some kind of electrical effect." Here, "something that has some kind of electrical effect" is not particularly limited as long as it enables transmission and reception of electrical signals between connected objects.
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。For example, "something that has some kind of electrical action" includes not only electrodes and wiring, but also switching elements such as transistors, resistive elements, inductors, capacitors, and other elements with various functions.
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体
層は、シリコン半導体層に限定されない。また、「ＳＯＩ基板」における基板は、シリコ
ンウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板
などの非半導体基板をも含む。つまり、導体基板や絶縁体基板上に半導体材料からなる層
を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書等において、「半導
体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を含む基板全般
を示すものとする。つまり、本明細書等においては「ＳＯＩ基板」も広く「半導体基板」
に含まれる。Furthermore, in general, an "SOI substrate" refers to a substrate having a structure in which a silicon semiconductor layer is provided on an insulating surface, but in this specification, etc., a "SOI substrate" is a substrate having a structure in which a semiconductor layer made of a material other than silicon is provided on an insulating surface. It is used as a concept that also includes substrates. In other words, the semiconductor layer included in the "SOI substrate" is not limited to a silicon semiconductor layer. Furthermore, the substrate in the "SOI substrate" is not limited to semiconductor substrates such as silicon wafers, but also includes non-semiconductor substrates such as glass substrates, quartz substrates, sapphire substrates, and metal substrates. In other words, "SOI substrates" broadly include those having a layer made of a semiconductor material on a conductive substrate or an insulating substrate. Furthermore, in this specification and the like, the term "semiconductor substrate" does not only refer to a substrate made of only a semiconductor material, but also refers to any substrate containing a semiconductor material. In other words, in this specification, "SOI substrate" is also broadly referred to as "semiconductor substrate".
include.
また、本明細書等において、酸化物半導体以外の半導体材料とは、酸化物半導体以外の半
導体材料であればどのような半導体材料であっても良い。例えば、シリコン、ゲルマニウ
ム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、等がある。他に、有機半導体
材料などを用いることもできる。なお、半導体装置などを構成する材料について特に言及
しない場合は、酸化物半導体材料または酸化物半導体以外の半導体材料のどちらを用いて
もよい。Further, in this specification and the like, a semiconductor material other than an oxide semiconductor may be any semiconductor material other than an oxide semiconductor. Examples include silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, and the like. In addition, organic semiconductor materials and the like can also be used. Note that unless there is any particular mention of the material constituting the semiconductor device or the like, either an oxide semiconductor material or a semiconductor material other than an oxide semiconductor may be used.
本発明の一態様では、下部にはチャネル形成領域に酸化物半導体以外の材料を用いたトラ
ンジスタを有し、上部にはチャネル形成領域に酸化物半導体を用いたトランジスタを有す
る半導体装置が提供される。In one embodiment of the present invention, a semiconductor device is provided that includes a transistor in which a channel formation region is made of a material other than an oxide semiconductor in a lower part and a transistor in which an oxide semiconductor is used in a channel formation region in an upper part. .
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。Since a transistor using an oxide semiconductor has an extremely small off-state current, it is possible to retain memory content for an extremely long period of time. In other words, the refresh operation becomes unnecessary or the frequency of the refresh operation can be made extremely low, so that power consumption can be sufficiently reduced. Furthermore, even when there is no power supply, it is possible to retain stored contents for a long period of time.
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば従来の
不揮発性メモリのように浮遊ゲートへの電子の注入と引き抜きを行う必要がないため、ゲ
ート絶縁層の劣化といった劣化が全く生じることがない。すなわち、本実施形態に係る半
導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を書き換える際
、前の情報を消去するための動作が不要であるというメリットもある。Furthermore, writing information does not require a high voltage, and there is no problem of element deterioration. For example, unlike conventional nonvolatile memories, there is no need to inject and extract electrons from the floating gate, and therefore no deterioration such as deterioration of the gate insulating layer occurs. In other words, the semiconductor device according to this embodiment has no limit to the number of times it can be rewritten, which is a problem with conventional nonvolatile memories.
Reliability improves dramatically. Furthermore, since information is written depending on the on/off state of the transistor, high-speed operation can be easily realized. Another advantage is that when rewriting information, there is no need to perform an operation to erase the previous information.
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。Further, since a transistor using a material other than an oxide semiconductor can operate at a sufficiently high speed, by using the transistor, it is possible to read out stored contents at high speed.
さらに、昇圧回路を有することで多値化が容易となるため、記憶容量を向上させることが
可能である。Furthermore, since the provision of a booster circuit facilitates multi-value processing, it is possible to improve the storage capacity.
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。In this way, by integrally including a transistor using a material other than an oxide semiconductor and a transistor using an oxide semiconductor, a semiconductor device having unprecedented characteristics can be realized.
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。An example of an embodiment of the present invention will be described below using the drawings. However, those skilled in the art will easily understand that the present invention is not limited to the following description, and that the form and details thereof can be changed in various ways without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the contents described in the embodiments shown below.
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等に開
示された位置、大きさ、範囲などに限定されない。Note that the position, size, range, etc. of each structure shown in the drawings etc. may not represent the actual position, size, range, etc. for ease of understanding. Therefore, the location, size, range, etc. are not necessarily limited to those disclosed in the drawings or the like.
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。It should be noted that ordinal numbers such as "first,""second," and "third" in this specification, etc. are added to avoid confusion between constituent elements, and are not intended to be numerically limited. do.
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図１乃至図１５を参照して説明する。(Embodiment 1)
In this embodiment, the structure and manufacturing method of a semiconductor device according to one embodiment of the disclosed invention will be described with reference to FIGS. 1 to 15.
＜半導体装置の回路構成＞
図１には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の
材料を用いたトランジスタ１６０と酸化物半導体を用いたトランジスタ１６２によって構
成される。なお、図１において、トランジスタ１６２は、酸化物半導体を用いたことを明
示するために、ＯＳの符号を合わせて付している。<Circuit configuration of semiconductor device>
FIG. 1 shows an example of a circuit configuration of a semiconductor device. The semiconductor device includes a
ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ
：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２
の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極と
は、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも
呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続
され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２の
ゲート電極とは、電気的に接続されている。Here, the gate electrode of the
: also called a source line) and the source electrode of the
The wiring (2nd Line: also referred to as a bit line) and the drain electrode of the
酸化物半導体以外の材料を用いたトランジスタ１６０は十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。The
The
ゲート電極の電位を長時間にわたって保持することが可能という特徴を生かすことで、次
のように、情報の書き込み、保持、読み出しが可能である。By taking advantage of the feature that the potential of the gate electrode can be held for a long time, it is possible to write, hold, and read information as follows.
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる（書き
込み）。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として
、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の
電位が保持される（保持）。First, writing and holding information will be explained. First, the potential of the fourth wiring is set to a potential at which the
As a result, the potential of the third wiring is applied to the gate electrode of the transistor 160 (writing). Thereafter, by setting the potential of the fourth wiring to a potential at which the
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電位は長時間にわたって保持される。例えば、トランジスタ１６０のゲート電極の電位が
トランジスタ１６０をオン状態とする電位であれば、トランジスタ１６０のオン状態が長
時間にわたって保持されることになる。また、トランジスタ１６０のゲート電極の電位が
トランジスタ１６０をオフ状態とする電位であれば、トランジスタ１６０のオフ状態が長
時間にわたって保持される。Since the off-state current of
次に、情報の読み出しについて説明する。上述のように、トランジスタ１６０のオン状態
またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えら
れると、トランジスタ１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異
なる値をとる。例えば、トランジスタ１６０がオン状態の場合には、第１の配線の電位の
影響を受けて、第２の配線の電位が低下することになる。逆に、トランジスタ１６０がオ
フ状態の場合には、第２の配線の電位は変化しない。Next, reading information will be explained. As described above, when a predetermined potential (low potential) is applied to the first wiring while the
このように、情報が保持された状態において、第１の配線の電位と第２の配線の電位とを
比較することで、情報を読み出すことができる。In this way, in a state where the information is held, the information can be read by comparing the potential of the first wiring and the potential of the second wiring.
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、
第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１
６２をオフ状態とすることにより、新たな情報が保持された状態となる。Next, rewriting of information will be explained. Rewriting of information is performed in the same manner as writing and retaining the above information. That is, the potential of the fourth wiring is set to a potential at which the
The potential of the fourth wiring is set as the potential at which the
By turning 62 off, new information is held.
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。In this manner, in the semiconductor device according to the disclosed invention, information can be directly rewritten by rewriting the information. Therefore, an erase operation required in a flash memory or the like is unnecessary, and a decrease in operating speed due to the erase operation can be suppressed.
In other words, high-speed operation of the semiconductor device is realized.
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ
）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔をキャリアと
するｐ型トランジスタを用いることができるのはいうまでもない。Note that the above explanation is for the case of using an n-type transistor (n-channel transistor) that uses electrons as carriers, but it is also possible to use a p-type transistor that uses holes as carriers instead of the n-type transistor. It goes without saying that you can do it.
また、トランジスタ１６０のゲート電極の電位の保持を容易にするために、トランジスタ
１６０のゲート電極に、容量素子などを付加しても良いことはいうまでもない。Further, it goes without saying that a capacitor or the like may be added to the gate electrode of the
＜半導体装置の平面構成および断面構成＞
図２は、上記半導体装置の構成の一例である。図２（Ａ）には、半導体装置の断面を、図
２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２（Ａ）は、図２（Ｂ）
の線Ａ１－Ａ２および線Ｂ１－Ｂ２における断面に相当する。図２（Ａ）および図２（Ｂ
）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０
を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。なお、ト
ランジスタ１６０およびトランジスタ１６２は、いずれもｎ型トランジスタとして説明す
るが、ｐ型トランジスタを採用しても良い。特に、トランジスタ１６０は、ｐ型とするこ
とが可能である。<Planar configuration and cross-sectional configuration of semiconductor device>
FIG. 2 shows an example of the configuration of the semiconductor device. FIG. 2A shows a cross section of the semiconductor device, and FIG. 2B shows a plane view of the semiconductor device. Here, FIG. 2(A) is similar to FIG. 2(B).
This corresponds to the cross section taken along lines A1-A2 and B1-B2. Figure 2(A) and Figure 2(B)
) has a
, and includes a
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１
６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不
純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１
６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート
電極１１０ａと、チャネル形成領域１１６の一方の側に設けられた不純物領域１１４と電
気的に接続するソース電極またはドレイン電極１３０ａと、チャネル形成領域１１６の他
方の側に設けられた不純物領域１１４と電気的に接続するソース電極またはドレイン電極
１３０ｂを有する。。The
6, an
6, a
ここで、ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。
また、基板１００に、平面的に見てサイドウォール絶縁層１１８を挟むように設けられた
、高濃度不純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１２４
が存在する。また、基板１００上にはｐ型トランジスタ１６０を囲むように素子分離絶縁
層１０６が設けられており、ｐ型トランジスタ１６０を覆うように、層間絶縁層１２６お
よび層間絶縁層１２８が設けられている。層間絶縁層１２６および層間絶縁層１２８に形
成された開口を通じて、ソース電極またはドレイン電極１３０ａは、チャネル形成領域１
１６の一方の側に設けられた金属化合物領域１２４と電気的に接続され、ソース電極また
はドレイン電極１３０ｂは、チャネル形成領域１１６の他方の側に設けられた金属化合物
領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ
は、チャネル形成領域１１６の一方の側に設けられた金属化合物領域１２４を介してチャ
ネル形成領域１１６の一方の側に設けられた高濃度不純物領域１２０およびチャネル形成
領域１１６の一方の側に設けられた不純物領域１１４と電気的に接続され、ソース電極ま
たはドレイン電極１３０ｂは、チャネル形成領域１１６の他方の側に設けられた金属化合
物領域１２４を介してチャネル形成領域１１６の他方の側に設けられた高濃度不純物領域
１２０およびチャネル形成領域１１６の他方の側に設けられた不純物領域１１４と電気的
に接続されている。また、ゲート電極１１０ａには、ソース電極またはドレイン電極１３
０ａやソース電極またはドレイン電極１３０ｂと同様に設けられた電極１３０ｃが電気的
に接続されている。Here, a
Further, the
exists. Further, an element
The source electrode or
is provided on one side of the
0a and an
トランジスタ１６２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート
電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた
酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と
電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂと、を有する。The
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極または
ドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂ
に接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されてい
る。Here, the
An
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。Further, a protective
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０
１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望
ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、十分な酸素を含有すること
により、酸素欠乏に起因する欠陥が低減されたものであることが望ましい。水素濃度が十
分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４
０では、キャリア濃度が１×１０１２／ｃｍ３以下、望ましくは、１×１０１１／ｃｍ３
以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を
用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。例
えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが－５
Ｖから－２０Ｖの範囲では、オフ電流は１×１０－１３Ａ以下である。このように、水素
濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導
体層１４０を適用し、トランジスタ１６２のオフ電流を低減することにより、新たな構成
の半導体装置を実現することができる。なお、上述の酸化物半導体層１４０中の水素濃度
は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅ
ｃｔｒｏｓｃｏｐｙ）で測定したものである。Here, the
19 atoms/cm3 or less, preferably 5×1018 atoms/cm3 or less, more preferably 5×1017 atoms/cm3 or less. Furthermore, it is desirable that defects caused by oxygen deficiency are reduced by containing sufficient oxygen. Oxide semiconductor layer 14 whose hydrogen concentration is sufficiently reduced to be highly purified and defects caused by oxygen deficiency are reduced.
0, the carrier concentration is 1×1012 /cm3 or less, preferably 1×1011 /cm3
The following is true. In this way, by using an oxide semiconductor that is i-type (intrinsic) or substantially i-type, the
In the range from V to -20V, the off-state current is 1×10−13 A or less. In this way, by applying the highly purified
CTroscopy).
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。Further, an insulating
The
54d is in contact with the
つまり、図２に示される半導体装置では、トランジスタ１６０のゲート電極１１０ａと、
トランジスタ１６２のソース電極またはドレイン電極１４２ａとが、電極１３０ｃ、電極
１３６ｃ、電極１５０ｃ、電極１５４ｃおよび電極１５０ｄを介して電気的に接続されて
いる。That is, in the semiconductor device shown in FIG. 2, the
A source or
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図３を参照して説明し、その後、上部のトランジス
タ１６２の作製方法について図４および図５を参照して説明する。<Method for manufacturing semiconductor device>
Next, an example of a method for manufacturing the above semiconductor device will be described. In the following, a method for manufacturing the
＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図３（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。<Method for manufacturing lower transistor>
First, a
The substrate includes a structure in which a semiconductor layer is provided on an insulating substrate such as a glass substrate with an insulating layer interposed therebetween.
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミ
ニウム、ガリウムなどを用いることができる。A
An insulating layer made of silicon nitride oxide or the like can be used. Note that before and after this step, an impurity element that imparts n-type conductivity or an impurity element that imparts p-type conductivity may be added to the
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半
導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチン
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
ッチング液については被エッチング材料に応じて適宜選択することができる。Next, etching is performed using the
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチングなどがあるが、そ
のいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１
０６の形成後には、上記保護層１０２を除去する。Next, an insulating layer is formed to cover the
After forming 06, the
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。Next, an insulating layer is formed over the
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プ
ラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより
、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などを組み合わせた混合ガ
スを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎ
ｍ以上１００ｎｍ以下とすることができる。The insulating layer will become the gate insulating layer later, and is a single layer of a film containing silicon oxide, silicon nitride oxide, silicon nitride, hafnium oxide, aluminum oxide, tantalum oxide, etc., obtained using a CVD method, sputtering method, etc. It is preferable to have a structure or a laminated structure. Alternatively, the insulating layer may be formed by oxidizing and nitriding the surface of the
This can be carried out using a mixed gas that is a combination of a rare gas such as e, and oxygen, nitrogen oxide, ammonia, nitrogen, hydrogen, or the like. Further, the thickness of the insulating layer is not particularly limited, but for example, 1n
The thickness can be greater than or equal to m and less than or equal to 100 nm.
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、Ｃ
ＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。The layer containing a conductive material can be formed using a metal material such as aluminum, copper, titanium, tantalum, or tungsten. Further, a layer containing a conductive material may be formed using a semiconductor material such as polycrystalline silicon containing a conductive material. The formation method is also not particularly limited, and vapor deposition method, C
Various film forming methods such as a VD method, a sputtering method, and a spin coating method can be used.
Note that in this embodiment, an example in which a layer containing a conductive material is formed using a metal material will be described.
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
ａ、ゲート電極１１０ａを形成する（図３（Ｃ）参照）。Thereafter, the insulating layer and the layer containing the conductive material are selectively etched to form the gate insulating layer 108.
a. Form a
次に、ゲート電極１１０ａを覆う絶縁層１１２を形成する（図３（Ｃ）参照）。そして、
半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領
域１１４を形成する（図３（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するた
めにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）や
アルミニウム（Ａｌ）などの不純物元素を添加すればよい。なお、不純物領域１１４の形
成により、半導体領域１０４のゲート絶縁層１０８ａ下部には、チャネル形成領域１１６
が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することが
できるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望まし
い。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採
用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良
い。Next, an insulating
Phosphorus (P), arsenic (As), or the like is added to the
is formed (see FIG. 3(C)). Here, the concentration of the added impurity can be set as appropriate, but when semiconductor elements are highly miniaturized, it is desirable to increase the concentration. Further, although the step of forming the
次に、サイドウォール絶縁層１１８を形成する（図３（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチングを適用することで、自己整合的に形成することができる。また、この際に、
絶縁層１１２を部分的にエッチングして、ゲート電極１１０ａの上面と、不純物領域１１
４の上面を露出させると良い。Next, a
The insulating
It is best to expose the top surface of 4.
次に、ゲート電極１１０ａ、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよ
うに、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素
（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図３（Ｅ）参照）。その
後、上記絶縁層を除去し、ゲート電極１１０ａ、サイドウォール絶縁層１１８、高濃度不
純物領域１２０等を覆うように金属層１２２を形成する（図３（Ｅ）参照）。当該金属層
１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて
形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応
して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金
属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金
等がある。Next, an insulating layer is formed to cover the
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ｆ）参照）。
なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極１１
０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。Next, heat treatment is performed to cause the
Note that when using polycrystalline silicon or the like as the
A metal compound region is also formed in the portion that contacts the
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域１２４は、金属材料と半導体材料との反応により形
成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域１２４
を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお
、金属化合物領域１２４を形成した後には、金属層１２２は除去する。As the heat treatment, for example, heat treatment by irradiation with a flash lamp can be used. Of course, other heat treatment methods may be used, but in order to improve the controllability of the chemical reaction related to the formation of the metal compound, it is desirable to use a method that can realize heat treatment in a very short time. Note that the above
By forming this, electrical resistance can be sufficiently reduced and device characteristics can be improved. Note that after forming the
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、
アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶
縁層１２６と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定
されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチングなどによっ
て平坦化しておくことが望ましい。Next, an
It is also possible to form using an organic insulating material such as acrylic. Note that although a two-layer structure including the interlayer insulating
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを
形成する（図３（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極また
はドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて
導電層を形成した後、エッチングやＣＭＰといった方法を用いて、上記導電層の一部を除
去することにより形成することができる。Thereafter, an opening reaching the
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。Note that when a portion of the conductive layer is removed to form the source or
When a tungsten film is formed to fill the opening, unnecessary tungsten film, titanium film, titanium nitride film, etc. can be removed by subsequent CMP, and the flatness of the surface can be improved. In this way, by flattening the surface including the source or
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０ａと接触する電極（例えば、図２（Ａ）における電極１３０ｃ）などをあ
わせて形成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極また
はドレイン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導
電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タング
ステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることがで
きる。Note that here, the source electrode or drain electrode 130 in contact with the
Although only the
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。な
お、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造と
して、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高
度に集積化した半導体装置を提供することができる。Through the above steps, the
＜上部のトランジスタの作製方法＞
次に、図４および図５を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工
程について説明する。なお、図４および図５は、層間絶縁層１２８上の各種電極や、トラ
ンジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在
するトランジスタ１６０等については省略している。<Method for manufacturing upper transistor>
Next, a process for manufacturing the
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図４（Ａ）参照）。絶
縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。First, an insulating
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。この際、後
にゲート電極１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層１３４を形成する（図４（Ｂ）参照）。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチ
ング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッ
チングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成
膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては
、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム
、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げ
られる。Next, openings are formed in the insulating
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界
面の酸化膜を還元し、下部電極（ここではソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂ、電極１３０ｃなど）との接触抵抗を低減させる機能
を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリ
ア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ
法により銅膜を形成してもよい。More specifically, for example, a titanium film is formed thinly by the PVD method in the area including the opening, and then CVD is applied.
A method can be applied in which a titanium nitride film is formed thinly by method D, and then a tungsten film is formed so as to fill the opening. Here, the titanium film formed by the PVD method reduces the oxide film at the interface and reduces the contact resistance with the lower electrode (here, the source or
導電層１３４を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１３４
の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３６
ｃ、ゲート電極１３６ｄを形成する（図４（Ｃ）参照）。なお、上記導電層１３４の一部
を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する
際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、
電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化するこ
とにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成すること
が可能となる。After forming the
By removing a portion of the insulating
c. Form a
By planarizing the surfaces of the
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄ
を覆うように、ゲート絶縁層１３８を形成する（図４（Ｄ）参照）。ゲート絶縁層１３８
は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でな
るゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定さ
れないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は
、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁
層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。Next, the insulating
A
can be formed using a CVD method, a sputtering method, or the like. Further, the
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高
純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品
質化が要求されることになる。Note that an oxide semiconductor that is made i-type or substantially i-type by removing impurities (highly purified oxide semiconductor) is extremely sensitive to interface states and interfacial charges. When using such an oxide semiconductor for an oxide semiconductor layer, the interface with the gate insulating layer is important. In other words, the
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の
高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。For example, a high-density plasma CVD method using μ waves (2.45 GHz) is suitable because it can form a dense, high-quality
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の
方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質さ
れる絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好
であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるもの
を形成すれば良い。Of course, as long as a high-quality insulating layer can be formed as the gate insulating layer, other methods such as sputtering or plasma CVD can be applied even if a highly purified oxide semiconductor layer is used. can. Further, an insulating layer whose film quality and interface characteristics are modified by heat treatment after formation may be applied. In any case, the
さらに、温度８５℃、電界強度２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱スト
レス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と
酸化物半導体の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切
断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる
。Furthermore, in a gate bias/thermal stress test (BT test) conducted at a temperature of 85°C and an electric field strength of 2×106 V/cm for 12 hours, it was found that when an impurity is added to an oxide semiconductor, the relationship between the impurity and the oxide semiconductor increases. The bond with the main component is broken by a strong electric field (B: bias) and high temperature (T: temperature), and the generated dangling bonds induce a drift in the threshold voltage (Vth).
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジス
タを得ることが可能である。On the other hand, by eliminating impurities in the oxide semiconductor, especially hydrogen and water, as much as possible and improving the interface characteristics with the gate insulating layer as described above, a transistor that is stable even in the BT test can be obtained. Is possible.
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成す
る（図４（Ｅ）参照）。Next, an oxide semiconductor layer is formed over the
酸化物半導体層としては、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏや、三元
系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ、Ｉｎ－Ａｌ－Ｚｎ－
Ｏ、Ｓｎ－Ｇａ－Ｚｎ－Ｏ、Ａｌ－Ｇａ－Ｚｎ－Ｏ、Ｓｎ－Ａｌ－Ｚｎ－Ｏや、二元系金
属酸化物であるＩｎ－Ｚｎ－Ｏ、Ｓｎ－Ｚｎ－Ｏ、Ａｌ－Ｚｎ－Ｏ、Ｚｎ－Ｍｇ－Ｏ、Ｓ
ｎ－Ｍｇ－Ｏ、Ｉｎ－Ｍｇ－Ｏや、単元系金属酸化物であるＩｎ－Ｏ、Ｓｎ－Ｏ、Ｚｎ－
Ｏなどを用いた酸化物半導体層を適用することができる。また、上記酸化物半導体材料に
ＳｉＯ２を含ませても良い。The oxide semiconductor layer may be In-Sn-Ga-Zn-O, which is a quaternary metal oxide, In-Ga-Zn-O, In-Sn-Zn-O, or In-Sn-Zn-O, which is a ternary metal oxide. In-Al-Zn-
O, Sn-Ga-Zn-O, Al-Ga-Zn-O, Sn-Al-Zn-O, and binary metal oxides In-Zn-O, Sn-Zn-O, Al-Zn -O, Zn-Mg-O, S
n-Mg-O, In-Mg-O, monoatomic metal oxides In-O, Sn-O, Zn-
An oxide semiconductor layer using O or the like can be used. Further, the oxide semiconductor material may contain SiO2 .
また、酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜
のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導
体と呼び、その薄膜をＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体膜（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系
非晶質膜）などと呼ぶこととする。Further, as the oxide semiconductor layer, a thin film expressed as InMO3 (ZnO)m (m>0) can be used. Here, M represents one or more metal elements selected from Ga, Al, Mn, and Co. For example, M may include Ga, Ga and Al, Ga and Mn, or Ga and Co. Among oxide semiconductor films having a structure represented by InMO3 (ZnO)m (m>0), an oxide semiconductor having a structure containing Ga as M is called an In-Ga-Zn-O-based oxide semiconductor, The thin film will be referred to as an In-Ga-Zn-O-based oxide semiconductor film (In-Ga-Zn-O-based amorphous film).
本実施の形態では、酸化物半導体層としてＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体成膜用
ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。
なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制するこ
とができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用い
て酸化物半導体層を形成しても良い。In this embodiment, an amorphous oxide semiconductor layer is formed by a sputtering method using an In-Ga-Zn-O-based oxide semiconductor film formation target as the oxide semiconductor layer.
Note that by addingsilicon to an amorphous oxide semiconductor layer, it is possible to suppress its crystallization. A semiconductor layer may also be formed.
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、
およびＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）などを用いることもできる。また、Ｉｎ、Ｇａ
、およびＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚ
ｎＯ＝１：１：２［ｍｏｌ数比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４
［ｍｏｌ数比］の組成比を有するターゲットなどを用いても良い。酸化物半導体成膜用タ
ーゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％
）である。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な酸化
物半導体層が形成される。As a target for manufacturing the oxide semiconductor layer by a sputtering method, for example, a metal oxide target containing zinc oxide as a main component can be used. Also, In, Ga,
and Zn-containing oxide semiconductor film formation target (composition ratio: In2 O3 :Ga2 O
3 :ZnO=1:1:1 [molar ratio]) etc. can also be used. Also, In, Ga
, and as a target for forming an oxide semiconductor film containing Zn, In2 O3 :Ga2 O3 :Z
nO=1:1:2 [molar ratio], or In2 O3 :Ga2 O3 :ZnO=1:1:4
A target having a composition ratio of [mol number ratio] or the like may be used. The filling rate of the target for oxide semiconductor film formation is 90% or more and 100% or less, preferably 95% or more (for example, 99.9%).
). By using an oxide semiconductor deposition target with a high filling rate, a dense oxide semiconductor layer is formed.
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度数ｐｐｍ程度（望ま
しくは濃度数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。The atmosphere in which the oxide semiconductor layer is formed is preferably a rare gas (typically argon) atmosphere, an oxygen atmosphere, or a mixed atmosphere of a rare gas (typically argon) and oxygen. Specifically, it is preferable to use a high-purity gas in which impurities such as hydrogen, water, hydroxyl groups, and hydrides have been removed to a concentration of about several ppm (preferably about several ppb).
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱
しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を
低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室
内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物
をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには
、吸着型の真空ポンプを用いるのが好適である。例えば、クライオポンプ、イオンポンプ
、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ター
ボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好まし
くは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体
層に含まれる不純物の濃度を低減できる。When forming the oxide semiconductor layer, the substrate is held in a processing chamber maintained in a reduced pressure state, and the substrate temperature is set to 100° C. or more and 600° C. or less, preferably 200° C. or more and 400° C. or less. By forming the oxide semiconductor layer while heating the substrate, the concentration of impurities contained in the oxide semiconductor layer can be reduced. Also, damage caused by sputtering is reduced. Then, while removing residual moisture in the processing chamber, a sputtering gas from which hydrogen and water have been removed is introduced, and an oxide semiconductor layer is formed using the metal oxide as a target. In order to remove residual moisture in the processing chamber, it is preferable to use an adsorption type vacuum pump. For example, a cryopump, an ion pump, or a titanium sublimation pump can be used. Furthermore, the exhaust means may be a turbo pump with a cold trap added. For example, hydrogen atoms, compounds containing hydrogen atoms such as water (H2 O) (more preferably compounds containing carbon atoms), etc. are evacuated from the film forming chamber evacuated using a cryopump. The concentration of impurities contained in the oxide semiconductor layer formed in the chamber can be reduced.
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６
Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、
といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜
時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一とな
るため、好適である。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは
５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異
なるから、その厚さは用いる材料に応じて適宜選択すればよい。As for the formation conditions, for example, the distance between the substrate and the target is 100 mm, and the pressure is 0.6.
Pa, direct current (DC) power is 0.5kW, atmosphere is oxygen (oxygen
Conditions such as the following can be applied. Note that it is preferable to use a pulsed direct current (DC) power source because powdery substances (also referred to as particles or dust) generated during film formation can be reduced and the film thickness distribution can be made uniform. The thickness of the oxide semiconductor layer is 2 nm or more and 200 nm or less, preferably 5 nm or more and 30 nm or less. Note that the appropriate thickness varies depending on the oxide semiconductor material used, so the thickness may be appropriately selected depending on the material used.
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、または
酸素雰囲気などを用いても良い。Note that before forming the oxide semiconductor layer by a sputtering method, it is preferable to perform reverse sputtering in which argon gas is introduced to generate plasma to remove dust attached to the surface of the
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エ
ッチング時間、温度等）を適宜設定する。For etching the oxide semiconductor layer, either dry etching or wet etching may be used. Of course, both can be used in combination. Etching conditions (etching gas, etching solution, etching time, temperature, etc.) are appropriately set according to the material so that the desired shape can be etched.
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（
ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭
素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（Ｃ
ＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）
やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。Etching gas used for dry etching includes, for example, chlorine-containing gas (chlorine-based gas,
For example, chlorine (Cl2 ), boron chloride (BCl3 ), silicon chloride (SiCl4 ), carbon tetrachloride (
CCl4 ), etc.). In addition, gases containing fluorine (fluorine-based gases such as carbon tetrafluoride (CF4 ), sulfur hexafluoride (SF6 ), nitrogen trifluoride (NF3 ), trifluoromethane (C
HF3 ), hydrogen bromide (HBr), oxygen (O2 ), helium (He)
Alternatively, a gas to which a rare gas such as argon (Ar) is added may be used.
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。As a dry etching method, parallel plate type RIE (Reactive Ion Etch
ing) etching method or ICP (Inductively Coupled Plasma) etching method can be used. Etching conditions (the amount of power applied to the coil-shaped electrode, the amount of power applied to the electrode on the substrate side, the temperature of the electrode on the substrate side, etc.) are appropriately set so that the desired shape can be etched.
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用
いてもよい。As the etching solution used for wet etching, a solution containing phosphoric acid, acetic acid, and nitric acid, ammonia peroxide (31% by weight hydrogen peroxide solution: 28% by weight ammonia solution: water = 5:2:2), etc. can be used. can. Alternatively, an etching solution such as ITO07N (manufactured by Kanto Kagaku Co., Ltd.) may be used.
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、
３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲
気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に
触れないようにし、水や水素の再混入が行われないようにする。Next, it is desirable to perform a first heat treatment on the oxide semiconductor layer. This first heat treatment allows the oxide semiconductor layer to be dehydrated or dehydrogenated. The temperature of the first heat treatment is
The temperature is 300° C. or higher and 750° C. or lower, preferably 400° C. or higher and lower than the strain point of the substrate. for example,
The substrate is introduced into an electric furnace using a resistance heating element or the like, and heat treatment is performed on the
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＬＲＴＡ（Ｌａｍｐ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。Note that the heat treatment device is not limited to an electric furnace, and may be a device that heats the object to be processed by heat conduction or heat radiation from a medium such as a heated gas. For example, LRTA (Lamp
Rapid Thermal Anneal) device, GRTA (Gas Rapid
RTA (Rapid Thermal Anneal) equipment, etc.
eal) device can be used. An LRTA device is a device that heats a workpiece by radiation of light (electromagnetic waves) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, or a high pressure mercury lamp. A GRTA device is a device that performs heat treatment using high-temperature gas. As the gas, a rare gas such as argon or an inert gas such as nitrogen that does not react with the object to be processed during heat treatment is used.
例えば、第１の熱処理として、６５０℃～７００℃の高温に加熱した不活性ガス中に基板
を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行っ
てもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。For example, as the first heat treatment, a GRTA treatment may be performed in which the substrate is placed in an inert gas heated to a high temperature of 650° C. to 700° C., heated for several minutes, and then taken out from the inert gas. . GRTA treatment enables high-temperature heat treatment in a short time. Furthermore, since the heat treatment is performed for a short time, it can be applied even under temperature conditions exceeding the distortion point of the substrate.
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち
、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。Note that the first heat treatment is preferably performed in an atmosphere containing nitrogen or a rare gas (helium, neon, argon, etc.) as a main component and not containing water, hydrogen, or the like. For example, the purity of nitrogen or rare gas such as helium, neon, or argon introduced into the heat treatment equipment is
The impurity concentration is 6N (99.9999%) or more, preferably 7N (99.99999%) or more (that is, the impurity concentration is 1 ppm or less, preferably 0.1 ppm or less).
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０
％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。Depending on the conditions of the first heat treatment or the material of the oxide semiconductor layer, the oxide semiconductor layer may be crystallized to become microcrystalline or polycrystalline. For example, the crystallization rate is 90% or more, or 80% or more.
% or more of the microcrystalline oxide semiconductor layer. Furthermore, depending on the conditions of the first heat treatment or the material of the oxide semiconductor layer, the oxide semiconductor layer may become an amorphous oxide semiconductor layer that does not contain a crystal component.
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に結晶（粒径１ｎｍ以上
２０ｎｍ以下代表的には２ｎｍ以上４ｎｍ以下）が混在する酸化物半導体層となる場合も
ある。Further, the oxide semiconductor layer may have a mixture of crystals (grain size of 1 nm or more and 20 nm or less, typically 2 nm or more and 4 nm or less) in an amorphous oxide semiconductor (for example, on the surface of the oxide semiconductor layer).
また、非晶質の表面に結晶層を設けることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体成膜用ターゲットを
用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７
の結晶粒が配向した結晶部を形成することで、酸化物半導体層の電気的特性を変化させる
ことができる。Further, by providing a crystal layer on an amorphous surface, the electrical characteristics of the oxide semiconductor layer can be changed. For example, when forming an oxide semiconductor layer using an In-Ga-Zn-O-based oxide semiconductor film formation target, In2 Ga2 ZnO7 having electrical anisotropy is used.
By forming a crystal part in which crystal grains are oriented, electrical characteristics of the oxide semiconductor layer can be changed.
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を
有する。More specifically, for example, by orienting the c-axis of In2 Ga2 ZnO7 in a direction perpendicular to the surface of the oxide semiconductor layer, the conductivity in the direction parallel to the surface of the oxide semiconductor layer can be improved. can be improved, and the insulation in the direction perpendicular to the surface of the oxide semiconductor layer can be improved. Further, such a crystal part has a function of suppressing impurities such as water and hydrogen from entering the oxide semiconductor layer.
なお、上述の結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表
面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量よ
り小さいスパッタターゲットを用いることで、より好適に形成することが可能である。Note that the oxide semiconductor layer having the above crystalline portion can be formed by heating the surface of the oxide semiconductor layer through GRTA treatment. Further, by using a sputter target in which the content of Zn is smaller than the content of In or Ga, it is possible to form it more suitably.
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する
前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。The first heat treatment on the
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化または脱水素化の効果がある
から、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水
素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはドレ
イン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、
などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素
化処理は、一回に限らず複数回行っても良い。Note that the above heat treatment has the effect of dehydrating or dehydrogenating the
It is possible to do this at the following timing. Further, such dehydration treatment and dehydrogenation treatment may be performed not only once but multiple times.
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂを形成する（図４（Ｆ）参照）。ソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１
４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。Next, a source or
A source or
It can be formed by forming a conductive layer to cover 40 and then selectively etching the conductive layer.
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、トリウムから選択されたいずれか一または複数の元素を成分とする材料を用いてもよ
い。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネ
オジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いても
よい。The conductive layer can be formed using a PVD method such as a sputtering method, or a CVD method such as a plasma CVD method. In addition, materials for the conductive layer include aluminum, chromium, copper,
Elements selected from tantalum, titanium, molybdenum, and tungsten, alloys containing the above-mentioned elements, and the like can be used. A material containing one or more elements selected from manganese, magnesium, zirconium, beryllium, and thorium may be used. Alternatively, a material consisting of aluminum and one or more elements selected from titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium may be used.
また、導電層は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸
化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジ
ウム酸化スズ合金（Ｉｎ２Ｏ３－ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジ
ウム酸化亜鉛合金（Ｉｎ２Ｏ３－ＺｎＯ）または前記金属酸化物材料にシリコン若しくは
酸化シリコンを含ませたものを用いることができる。Further, the conductive layer may be formed of a conductive metal oxide. Examples of conductive metal oxides include indium oxide (In2 O3 ), tin oxide (SnO2 ), zinc oxide (ZnO), and indium tin oxide alloy (In2 O3 -SnO2 , sometimes abbreviated as ITO). ), an indium oxide zinc oxide alloy (In2 O3 --ZnO), or the metal oxide material containing silicon or silicon oxide can be used.
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。The conductive layer may have a single layer structure or a laminated structure of two or more layers. Examples include a single-layer structure of an aluminum film containing silicon, a two-layer structure in which a titanium film is stacked on an aluminum film, and a three-layer structure in which a titanium film, an aluminum film, and a titanium film are stacked.
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦ
レーザ光を用いるのが好適である。Here, for exposure when forming the mask used for etching, ultraviolet rays, KrF laser light, ArF laser light, etc.
Preferably, laser light is used.
図４（Ｆ）に示すように、トランジスタのチャネル長（Ｌ）は、酸化物半導体層１４０上
のソース電極またはドレイン電極１４２ａの下端部と、酸化物半導体層１４０上のソース
電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル
長（Ｌ）が２５ｎｍ未満のパターンの露光を行う場合には、数ｎｍ～数１０ｎｍと極めて
波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の
露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成
されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可
能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消費
電力が大きくならずに済む。As shown in FIG. 4F, the channel length (L) of the transistor is the same as the lower end of the source or
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部
）を有する酸化物半導体層となることもある。Note that when etching the conductive layer, each material and etching conditions are adjusted as appropriate so that the
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半
導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａやソース電極または
ドレイン電極１４２ｂを形成するための導電層は、連続して形成すること（連続成膜）が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。Further, an oxide conductive layer may be formed between the
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、
異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の
多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマス
クを形成することができる。よって、露光マスク数を削減することができ、対応するフォ
トリソグラフィ工程も削減できるため、工程の簡略化が図れる。In addition, in order to reduce the number of masks used and the number of steps, a resist mask may be formed using a multi-tone mask, which is an exposure mask in which transmitted light has multiple intensities, and the etching process may be performed using this. . A resist mask formed using a multi-tone mask has a shape (step-like) with multiple thicknesses, and the shape can be further deformed by ashing.
It can be used in multiple etching steps to process different patterns. In other words, resist masks corresponding to at least two or more different patterns can be formed using one multi-tone mask. Therefore, the number of exposure masks can be reduced, and the corresponding photolithography process can also be reduced, so that the process can be simplified.
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスなど、酸素を含有するガ
スを用いたプラズマ処理を行ってもよい。これによって酸化物半導体層に酸素を供給し、
酸素欠乏に起因する欠陥を低減することが可能である。Note that after the above steps, it is preferable to perform plasma treatment using a gas such as N2 O, N2 or Ar. Through the plasma treatment, water and the like attached to the exposed surface of the oxide semiconductor layer are removed. Alternatively, plasma treatment may be performed using a gas containing oxygen, such as a mixed gas of oxygen and argon. This supplies oxygen to the oxide semiconductor layer,
It is possible to reduce defects caused by oxygen deficiency.
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４
４を形成する（図４（Ｇ）参照）。Next, the protective insulating layer 14 is in contact with a part of the
4 (see FIG. 4(G)).
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することができる。また、その厚さは、１ｎｍ以上とする。
保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪
素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造と
しても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とする
のが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希
ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。The protective
Examples of materials that can be used for the protective insulating
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１
４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。When hydrogen is contained in the protective insulating
It is important not to use hydrogen in the formation method so that 44 contains as little hydrogen as possible.
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成するのが好適である。酸
化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないよう
にするためである。Further, it is preferable to form the protective insulating
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いるのが好適である。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いるのが好
適である。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層１４４に含まれる不純物の濃度を低減できる。In order to remove residual moisture in the processing chamber, it is preferable to use an adsorption type vacuum pump.
For example, it is preferable to use a cryopump, an ion pump, or a titanium sublimation pump. Further, the exhaust means may be a turbo pump with a cold trap added. For example, the film forming chamber evacuated using a cryopump can contain hydrogen atoms, water (H2
Since compounds containing hydrogen atoms such as O) are removed, the concentration of impurities contained in the protective insulating
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または
水素化物などの不純物が、濃度数ｐｐｍ程度（望ましくは、濃度数ｐｐｂ程度）にまで除
去された高純度ガスを用いるのが好適である。The sputtering gas used when forming the protective insulating
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば
、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを低減することができる。また、第２の熱処理によって
、酸化物半導体層に酸素を供給することが可能である。Next, a second heat treatment (preferably 20
It is desirable to perform the heating at a temperature of 0°C or more and 400°C or less, for example 250°C or more and 350°C or less). For example, the second heat treatment is performed at 250° C. for 1 hour in a nitrogen atmosphere. By performing the second heat treatment, variations in the electrical characteristics of the transistor can be reduced. Further, oxygen can be supplied to the oxide semiconductor layer by the second heat treatment.
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以
上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。
減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記
第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。Alternatively, heat treatment may be performed in the air at 100° C. or more and 200° C. or less for 1 hour or more and 30 hours or less. This heat treatment may be performed by heating while maintaining a constant heating temperature, or by repeating heating from room temperature to a heating temperature of 100°C or higher and 200°C or lower, and then lowering the temperature from the heating temperature to room temperature multiple times. Good too. Further, this heat treatment may be performed under reduced pressure before forming the protective insulating layer.
When the heat treatment is performed under reduced pressure, the heating time can be shortened. Note that the heat treatment may be performed in place of the second heat treatment, or may be performed before or after the second heat treatment.
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図５（Ａ）参照）。層間絶
縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成
後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ま
しい。Next, an
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１
３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース
電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように
導電層１４８を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行う
ことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。Next, the
36a, the
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の
酸化膜を還元し、下部電極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂなど）と
の接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタンは、導電性
材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア
膜を形成した後に、メッキ法により銅膜を形成してもよい。Specifically, for example, a method may be applied in which a titanium film is formed thinly in a region including an opening by a PVD method, a titanium nitride film is formed thinly by a CVD method, and then a tungsten film is formed to fill the opening. can. Here, the titanium film formed by the PVD method reduces the oxide film at the interface and lowers the lower electrodes (here,
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８
の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図５（Ｃ）参照）。なお、上記導電層
１４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電
極１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このよ
うに、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、
電極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶
縁層、半導体層などを形成することが可能となる。After forming the
By removing a portion of the interlayer insulating
50c, an
By flattening the surface of the
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し
、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４
ｄを形成する（図５（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様で
あるから、詳細は省略する。Further, an insulating
50c, the
d (see FIG. 5(D)). The process is the same as that for forming the
上述のような方法でトランジスタ１６２を作製した場合、酸化物半導体層１４０の水素濃
度は５×１０１９／ｃｍ３以下となり、また、トランジスタ１６２のオフ電流は１×１０
－１３Ａ以下となる。このような、水素濃度が十分に低減されて高純度化され、酸素欠乏
に起因する欠陥が低減された酸化物半導体層１４０を適用することで、優れた特性のトラ
ンジスタ１６２を得ることができる。また、下部に酸化物半導体以外の材料を用いたトラ
ンジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有する優れた
特性の半導体装置を作製することができる。When the
-13A or less. By using the highly purified
なお、酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）等の物性研
究は多くなされているが、これらの研究は、エネルギーギャップ中の局在準位そのものを
十分に減らすという思想を含まない。開示する発明の一態様では、局在準位の原因である
水や水素を酸化物半導体中より除去することで、高純度化した酸化物半導体を作製する。
これは、局在準位そのものを十分に減らすという思想に立脚するものである。そして、こ
れによって極めて優れた工業製品の製造を可能とするものである。Note that although many studies have been conducted on physical properties of oxide semiconductors, such as DOS (density of state), these studies do not include the idea of sufficiently reducing the localized levels themselves in the energy gap. In one embodiment of the disclosed invention, a highly purified oxide semiconductor is manufactured by removing water and hydrogen that cause localized levels from the oxide semiconductor.
This is based on the idea of sufficiently reducing the localized levels themselves. This makes it possible to manufacture extremely superior industrial products.
なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。この
ため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局
在準位を減少させることにより、酸化物半導体をさらに高純度化（ｉ型化）するのは好適
である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、２００℃～
４００℃、代表的には２５０℃程度の温度条件での熱処理を行うことで、当該酸化膜から
酸化物半導体中へ酸素を供給して、酸素欠陥による局在準位を減少させることが可能であ
る。また、第２の熱処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。第２
の熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲気における降温過
程を経ることで、酸化物半導体中に酸素を供給することも可能である。Note that when removing hydrogen, water, etc., oxygen may be removed at the same time. Therefore, it is possible to further purify the oxide semiconductor (to make it i-type) by supplying oxygen to the metal dangling bonds generated due to oxygen deficiency and reducing the localized levels due to oxygen defects. suitable. For example, by forming an oxide film with excess oxygen in close contact with the channel formation region,
By performing heat treatment at a temperature of 400°C, typically around 250°C, it is possible to supply oxygen from the oxide film into the oxide semiconductor and reduce localized levels caused by oxygen defects. be. Further, during the second heat treatment, the inert gas may be switched to a gas containing oxygen. Second
Following the heat treatment, oxygen can be supplied into the oxide semiconductor by performing a cooling process in an oxygen atmosphere or an atmosphere from which hydrogen and water have been sufficiently removed.
酸化物半導体の特性の悪化は、過剰な水素による伝導帯下０．１～０．２ｅＶの浅い準位
や、酸素欠損による深い準位、などに起因するものと考えられる。これらの欠陥を無くす
ために、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正しいものであ
ろう。The deterioration in the characteristics of the oxide semiconductor is thought to be caused by a shallow level of 0.1 to 0.2 eV below the conduction band due to excess hydrogen, a deep level due to oxygen vacancies, and the like. In order to eliminate these defects, the technical concept of thoroughly removing hydrogen and supplying sufficient oxygen is probably correct.
開示する発明では酸化物半導体を高純度化しているため、酸化物半導体中のキャリア密度
は十分小さい。In the disclosed invention, since the oxide semiconductor is highly purified, the carrier density in the oxide semiconductor is sufficiently low.
さらに、常温でのフェルミ・ディラック分布則を用いると、エネルギーギャップが３．０
５～３．１５ｅＶである酸化物半導体の真性キャリア密度は１×１０－７／ｃｍ３となり
、真性キャリア密度が１．４５×１０１０／ｃｍ３であるシリコンと比べてはるかに小さ
い。Furthermore, using the Fermi-Dirac distribution law at room temperature, the energy gap is 3.0
The intrinsic carrier density of an oxide semiconductor, which is 5 to 3.15 eV, is 1×10−7 /cm3 , which is much smaller than that of silicon, which has an intrinsic carrier density of 1.45×1010 /cm3 .
そのため、少数キャリアであるホールも極めて少なく、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）におけるオフ状態での
リーク電流は常温において１００ａＡ／μｍ以下、好ましくは１０ａＡ／μｍ以下、さら
に好ましくは１ａＡ／μｍ以下を実現することができる。なお、ここで１ａＡ／μｍとい
う表記は、トランジスタのチャネル幅１μｍ当たり１ａＡ（１×１０－１８Ａ）の電流が
流れることを示す。Therefore, there are very few holes that are minority carriers, and IGFET (Insulated
The leakage current in the OFF state of the gate field effect transistor (Gate Field Effect Transistor) can be realized to be 100 aA/μm or less, preferably 10 aA/μm or less, and more preferably 1 aA/μm or less at room temperature. Note that the notation 1aA/μm here indicates that a current of 1aA (1×10−18 A) flows per 1 μm of channel width of the transistor.
もっとも、エネルギーギャップが３ｅＶ以上のワイドギャップ半導体としてＳｉＣ（３．
２６ｅＶ）、ＧａＮ（３．４２ｅＶ）などが知られており、同様なトランジスタ特性が得
られることが期待される。しかし、これらの半導体材料は１５００℃以上のプロセス温度
を経由するため、薄膜化は実質的に不可能である。また、シリコン集積回路の上に三次元
の積層化をしようとしても、プロセス温度が高すぎるため不可能である。他方、酸化物半
導体は、室温～４００℃の加熱スパッタによる薄膜形成が可能であり、脱水化・脱水素化
（酸化物半導体層から水素や水を除去すること）及び加酸化（酸化物半導体層に酸素を供
給すること）を４５０～７００℃で実現することができるため、シリコン集積回路の上に
三次元的な積層構造を形成することができる。However, as a wide gap semiconductor with an energy gap of 3 eV or more, SiC (3.
26 eV), GaN (3.42 eV), etc. are known, and it is expected that similar transistor characteristics can be obtained. However, since these semiconductor materials undergo a process temperature of 1500° C. or higher, it is virtually impossible to make them thin. Furthermore, three-dimensional stacking on silicon integrated circuits is impossible because the process temperature is too high. On the other hand, oxide semiconductors can be formed into thin films by heating sputtering at room temperature to 400°C, and can be formed by dehydration/dehydrogenation (removal of hydrogen and water from the oxide semiconductor layer) and oxidation (removal of hydrogen and water from the oxide semiconductor layer). (Supplying oxygen to silicon) can be realized at 450 to 700°C, making it possible to form a three-dimensional stacked structure on a silicon integrated circuit.
なお、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、水や水素
などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでｉ
型化を実現する。この点、シリコンなどのように不純物を添加してのｉ型化ではなく、従
来にない技術思想を含むものといえる。Note that oxide semiconductors are generally n-type, but in one embodiment of the disclosed invention, by removing impurities such as water and hydrogen and supplying oxygen, which is a constituent element of the oxide semiconductor,
Achieve formalization. In this respect, it can be said that it involves an unconventional technical idea, rather than making it i-type by adding impurities like silicon.
なお、本実施の形態では、酸化物半導体を用いたトランジスタ１６２がボトムゲート型で
ある構成について説明したが、本発明はこれに限定されるものではない。トランジスタ１
６２の構成は、トップゲート型、あるいはデュアルゲート型としてもよい。デュアルゲー
ト型トランジスタとは、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲ
ート電極層を有するトランジスタのことを言う。Note that in this embodiment, a structure in which the
The configuration of 62 may be a top gate type or a dual gate type. A dual-gate transistor is a transistor that has two gate electrode layers placed above and below a channel region with a gate insulating layer interposed therebetween.
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図６乃至図９を用いて説
明する。なお、以下の説明は一考察に過ぎず、これに基づいて発明の有効性が否定される
ものではないことを付記する。<Conduction mechanism of transistor using oxide semiconductor>
Here, the conduction mechanism of a transistor using an oxide semiconductor will be described with reference to FIGS. 6 to 9. It should be noted that the following explanation is only one consideration, and the validity of the invention is not denied based on this.
図６は、酸化物半導体を用いたデュアルゲート型のトランジスタ（薄膜トランジスタ）の
断面図である。ゲート電極（ＧＥ）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（
ＯＳ）が設けられ、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられ、ソ
ース電極（Ｓ）およびドレイン電極（Ｄ）を覆うように絶縁層が設けられている。FIG. 6 is a cross-sectional view of a dual-gate transistor (thin film transistor) using an oxide semiconductor. An oxide semiconductor layer (
A source electrode (S) and a drain electrode (D) are provided thereon, and an insulating layer is provided to cover the source electrode (S) and the drain electrode (D).
図７には、図６のＡ－Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図
７中の黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（－ｑ，＋ｑ
）を有している。FIG. 7 shows an energy band diagram (schematic diagram) at the AA' cross section in FIG. 6. In addition, black circles (●) in FIG. 7 indicate electrons, white circles (○) indicate holes, and each has a charge (-q, +q
)have.
ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電極に電圧を印加し
ない場合（ＶＧ＝０）、実線はゲート電極に正の電圧（ＶＧ＞０）を印加する場合を示す
。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために電極から酸化物半
導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲート
に正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。The broken line indicates the case when a positive voltage (VD >0) is applied to the drain electrode and no voltage is applied to the gate electrode (VG =0), and the solid line indicates the case when a positive voltage (VG >0) is applied to the gate electrode. The case where the voltage is applied is shown. When no voltage is applied to the gate electrode, carriers (electrons) are not injected from the electrode to the oxide semiconductor side due to a high potential barrier, resulting in an off state in which no current flows. On the other hand, when a positive voltage is applied to the gate, the potential barrier decreases, indicating an on state in which current flows.
図８には、図６におけるＢ－Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。
図８（Ａ）は、ゲート電極（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態であり、
ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。ま
た、図８（Ｂ）は、ゲート電極（ＧＥ１）に負の電圧（ＶＧ＜０）が印加された状態であ
り、オフ状態（少数キャリアは流れない状態）である場合を示す。FIG. 8 shows an energy band diagram (schematic diagram) in a cross section taken along line BB' in FIG. 6.
FIG. 8(A) shows a state in which a positive voltage (VG >0) is applied to the gate electrode (GE1),
This shows an on state in which carriers (electrons) flow between the source electrode and the drain electrode. Further, FIG. 8B shows a state in which a negative voltage (VG <0) is applied to the gate electrode (GE1), and the gate electrode (GE1) is in an off state (a state in which minority carriers do not flow).
図９は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を
示す。FIG. 9 shows the relationship between the vacuum level, the work function (φM ) of the metal, and the electron affinity (χ) of the oxide semiconductor.
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、
従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャップ中央に
位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化
物半導体において水素の一部はドナーとなりｎ型化する要因の一つであることが知られて
いる。At room temperature, electrons in metals are degenerate, and the Fermi level is located within the conduction band. on the other hand,
Conventional oxide semiconductors are n-type, and their Fermi level (EF ) is located closer to the conduction band, away from the intrinsic Fermi level (Ei ) located at the center of the band gap. Note that it is known that in an oxide semiconductor, a portion of hydrogen serves as a donor and is one of the factors causing the oxide semiconductor to become n-type.
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれな
いように高純度化することにより真性（ｉ型）とし、または限りなく真性に近づけたもの
である。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極
力除去することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを
特徴としている。これにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同程
度とすることができる。In contrast, in the oxide semiconductor according to one embodiment of the disclosed invention, hydrogen, which is a factor for n-type conversion, is removed from the oxide semiconductor, and elements other than the main components of the oxide semiconductor (impurity elements) are contained as much as possible. It is made into an intrinsic (i-type) by highly purified so that it does not exist, or it is made as close to the intrinsic as possible. That is, instead of adding impurity elements to make it i-type, it is characterized by removing impurities such as hydrogen and water as much as possible to make it a highly purified i-type (intrinsic semiconductor) or close to it. Thereby, the Fermi level (Ef ) can be made comparable to the intrinsic Fermi level (Ei ).
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極やドレイン電極を構成するチタン（Ｔｉ）の仕事
関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属－酸化物半導体
界面において、電子に対してショットキー型の障壁は形成されない。When the band gap (Eg ) of an oxide semiconductor is 3.15 eV, the electron affinity (χ) is said to be 4.3 eV. The work function of titanium (Ti) constituting the source electrode and the drain electrode is approximately equal to the electron affinity (χ) of the oxide semiconductor. In this case, no Schottky-type barrier for electrons is formed at the metal-oxide semiconductor interface.
このとき電子は、図８（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体
との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。At this time, as shown in FIG. 8A, the electrons move near the interface between the gate insulating layer and the highly purified oxide semiconductor (the lowest energetically stable part of the oxide semiconductor).
また、図８（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少数
キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。Furthermore, as shown in FIG. 8(B), when a negative potential is applied to the gate electrode (GE1), the number of holes, which are minority carriers, is essentially zero, so the current becomes extremely close to zero. .
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純
度化することにより、真性（ｉ型）とし、または実質的に真性となるため、ゲート絶縁層
との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を
形成できるものが要求される。具体的には、例えば、ＶＨＦ帯～マイクロ波帯の電源周波
数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング
法で作製される絶縁層などを用いることが好ましい。In this way, by highly purifying the oxide semiconductor so that it contains as few elements as possible other than the main components (impurity elements), the oxide semiconductor becomes intrinsic (i-type) or substantially intrinsic, so it can be used as a gate insulating layer. The interfacial properties of Therefore, the gate insulating layer is required to be capable of forming a good interface with the oxide semiconductor. Specifically, for example, it is preferable to use an insulating layer produced by a CVD method using high-density plasma generated at a power frequency in the VHF band to microwave band, an insulating layer produced by a sputtering method, etc. .
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅（Ｗ）が１×１０４μｍ、チャネル長
（Ｌ）が３μｍの場合には、１０－１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサブス
レッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得る。By increasing the purity of the oxide semiconductor and improving the interface between the oxide semiconductor and the gate insulating layer, for example, the channel width (W) of a transistor can be 1×104 μm and the channel length (L) can be increased. In the case of 3 μm, off-state current of 10−13 A or less, 0.1 V/dec. A subthreshold swing value (S value) of (gate insulating layer thickness: 100 nm) can be achieved.
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。In this way, by highly purifying the oxide semiconductor so that elements other than the main components (impurity elements) are contained as little as possible, the operation of the transistor can be improved.
＜キャリア濃度＞
開示する発明に係る技術思想は、酸化物半導体層におけるキャリア濃度を十分に小さくし
、できるだけ真性（ｉ型）に近づけようとするものである。以下、キャリア濃度の求め方
、および、実際に測定したキャリア濃度に関し、図１０および図１１を参照して説明する
。<Carrier concentration>
The technical concept of the disclosed invention is to sufficiently reduce the carrier concentration in the oxide semiconductor layer to make it as close to intrinsic (i-type) as possible. Hereinafter, how to determine the carrier concentration and the actually measured carrier concentration will be explained with reference to FIGS. 10 and 11.
まず、キャリア濃度の求め方について簡単に説明する。キャリア濃度は、ＭＯＳキャパシ
タを作製し、ＭＯＳキャパシタのＣＶ測定の結果（ＣＶ特性）を評価することで求めるこ
とが可能である。First, the method of determining the carrier concentration will be briefly explained. The carrier concentration can be determined by manufacturing a MOS capacitor and evaluating the CV measurement results (CV characteristics) of the MOS capacitor.
より具体的には、ＭＯＳキャパシタのゲート電圧Ｖｇと容量Ｃとの関係をプロットしたＣ
－Ｖ特性を取得し、当該Ｃ－Ｖ特性からゲート電圧Ｖｇと（１／Ｃ）２との関係を表すグ
ラフを取得し、当該グラフにおいて弱反転領域での（１／Ｃ）２の微分値を求め、当該微
分値を式（１）に代入することによりキャリア濃度Ｎｄの大きさが求められる。なお、式
（１）において、ｅは電気素量、ε０は真空の誘電率、εは酸化物半導体の比誘電率であ
る。More specifically, C is a plot of the relationship between gate voltage Vg and capacitance C of a MOS capacitor.
Obtain the -V characteristic, obtain a graph representing the relationship between the gate voltage Vg and (1/C)2 from the CV characteristic, and calculate the differential value of (1/C)2 in the weak inversion region in the graph. By determining the differential value and substituting the differential value into equation (1), the magnitude of the carrier concentration Nd can be determined. Note that in Equation (1), e is the elementary charge, ε0 is the permittivity of vacuum, and ε is the relative dielectric constant of the oxide semiconductor.
次に、上記の方法を用いて実際に測定したキャリア濃度について説明する。測定には、ガ
ラス基板上にチタン膜を３００ｎｍの厚さで形成し、チタン膜上に窒化チタン膜を１００
ｎｍの厚さで形成し、窒化チタン膜上に、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体を用い
た酸化物半導体層を２μｍの厚さで形成し、酸化物半導体層上に銀膜を３００ｎｍの厚さ
で形成した試料（ＭＯＳキャパシタ）を用いた。なお、酸化物半導体層は、Ｉｎ、Ｇａ、
およびＺｎを含む酸化物半導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１
：１：１［ｍｏｌ数比］）を用いたスパッタリング法により形成した。また、酸化物半導
体層の形成雰囲気は、アルゴンと酸素の混合雰囲気（流量比は、Ａｒ：Ｏ２＝３０（ｓｃ
ｃｍ）：１５（ｓｃｃｍ））とした。Next, the carrier concentration actually measured using the above method will be explained. For the measurements, a titanium film was formed with a thickness of 300 nm on a glass substrate, and a titanium nitride film was formed on the titanium film with a thickness of 100 nm.
An oxide semiconductor layer using an In-Ga-Zn-O-based oxide semiconductor is formed on the titanium nitride film to a thickness of 2 μm, and a silver film is formed on the oxide semiconductor layer. A sample (MOS capacitor) formed with a thickness of 300 nm was used. Note that the oxide semiconductor layer is made of In, Ga,
and an oxide semiconductor film formation target containing Zn (In2 O3 :Ga2 O3 :ZnO=1
:1:1 [mol number ratio]) by a sputtering method. The atmosphere for forming the oxide semiconductor layer is a mixed atmosphere of argon and oxygen (flow rate ratio is Ar:O2 =30 (sc
cm): 15 (sccm)).
図１０にはＣ－Ｖ特性を、図１１にはＶｇと（１／Ｃ）２との関係を、それぞれ示す。図
１１の弱反転領域における（１／Ｃ）２の微分値から式（１）を用いて得られたキャリア
濃度は、６．０×１０１０／ｃｍ３であった。FIG. 10 shows the CV characteristics, and FIG. 11 shows the relationship between Vg and (1/C)2 . The carrier concentration obtained using equation (1) from the differential value of (1/C)2 in the weak inversion region of FIG. 11 was 6.0×1010 /cm3 .
このように、ｉ型化または実質的にｉ型化された酸化物半導体（例えば、キャリア濃度が
１×１０１２／ｃｍ３以下、望ましくは、１×１０１１／ｃｍ３以下）を用いることで、
極めて優れたオフ電流特性のトランジスタを得ることが可能である。In this way, by using an oxide semiconductor that is i-type or substantially i-type (for example, has a carrier concentration of 1×1012 /cm3 or less, preferably 1×1011 /cm3 or less), ,
It is possible to obtain a transistor with extremely excellent off-current characteristics.
＜変形例＞
図１２乃至図１５には、半導体装置の構成の変形例を示す。なお、以下では、変形例とし
て、トランジスタ１６２の構成が上記とは異なるものについて説明する。つまり、トラン
ジスタ１６０の構成は上記と同様である。<Modified example>
FIGS. 12 to 15 show modified examples of the structure of the semiconductor device. Note that, as a modification, an example in which the structure of the
図１２には、酸化物半導体層１４０の下にゲート電極１３６ｄを有し、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面において酸化物半導体層１４０と接する構成のトランジスタ１６２を有す
る半導体装置の例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから
、ここでは、断面についてのみ示すこととする。In FIG. 12, a
An example of a semiconductor device including a
図１２に示す構成と図２に示す構成の大きな相違点として、ソース電極またはドレイン電
極１４２ａや、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０との接
続の位置がある。つまり、図２に示す構成では、酸化物半導体層１４０の上側表面が、ソ
ース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接す
るのに対して、図１２に示す構成では、酸化物半導体層１４０の下側表面が、ソース電極
またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接する。そし
て、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なるものとなって
いる。各構成要素の詳細は、図２と同様である。A major difference between the structure shown in FIG. 12 and the structure shown in FIG. 2 is the position of connection between the source or
具体的には、半導体装置は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲ
ート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けら
れた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの
上側表面に接する酸化物半導体層１４０と、を有する。Specifically, the semiconductor device includes a
and an
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極または
ドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂ
に接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されてい
る。Here, the
An
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。Further, a protective
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。Further, an insulating
The
54d is in contact with the
図１３は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。こ
こで、図１３（Ａ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはド
レイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０
と接する構成の例であり、図１３（Ｂ）は、ソース電極またはドレイン電極１４２ａや、
ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の上側表面において酸
化物半導体層１４０と接する構成の例である。FIG. 13 shows an example of a structure in which the
FIG. 13B shows an example of a structure in which the source electrode or
This is an example of a structure in which the source electrode or the
図２や図１２に示す構成と図１３に示す構成の大きな相違点は、酸化物半導体層１４０の
上にゲート電極１３６ｄを有する点である。また、図１３（Ａ）に示す構成と図１３（Ｂ
）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極
またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいず
れにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電
極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様
である。A major difference between the structures shown in FIGS. 2 and 12 and the structure shown in FIG. 13 is that the
) is that the source or
具体的には、半導体装置は、図１３（Ａ）では、層間絶縁層１２８上に設けられたソース
電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電
極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接
する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８
と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄ
と、を有する。Specifically, in FIG. 13A, the semiconductor device includes a source electrode or
and a
and has.
また、図１３（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸
化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極
１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０、ソース電
極またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極１４２ｂ上に設
けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳す
る領域のゲート電極１３６ｄと、を有する。Further, in FIG. 13B, the
なお、図１３に示す構成では、図２に示す構成などと比較して、構成要素が省略できる場
合がある（例えば、電極１５０ａや、電極１５４ａなど）。この場合、作製工程の簡略化
という副次的な効果も得られる。もちろん、図２などに示す構成においても、必須ではな
い構成要素を省略できることはいうまでもない。Note that in the configuration shown in FIG. 13, compared to the configuration shown in FIG. 2, some components may be omitted (for example, the
図１４は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲー
ト電極１３６ｄを有する構成の例である。この場合、表面の平坦性やカバレッジに対する
要求は比較的厳しくないため、配線や電極などを絶縁層中に埋め込むように形成する必要
はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６ｄなど
を形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０につい
ても、同様に作製することが可能である。FIG. 14 shows an example of a structure in which the element is relatively large in size and has a
図１４（Ａ）に示す構成と図１４（Ｂ）に示す構成の大きな相違点は、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図２などと同様である。The major difference between the structure shown in FIG. 14(A) and the structure shown in FIG. 14(B) is that the source electrode or
40 on the lower surface or the upper surface. and,
Due to these differences, the arrangement of other electrodes, insulating layers, etc. is different.
Details of each component are the same as in FIG. 2 and the like.
具体的には、半導体装置は、図１４（Ａ）では、層間絶縁層１２８上に設けられたゲート
電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁
層１３８上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはド
レイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。Specifically, in FIG. 14A, the semiconductor device includes a
また、図１４（Ｂ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲー
ト電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート電
極１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０
の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電
極またはドレイン電極１４２ｂと、を有する。In addition, in FIG. 14B, a region overlaps with the
It has a source electrode or
なお、図１４に示す構成においても、図２に示す構成などと比較して、構成要素が省略さ
れる場合がある。この場合も、作製工程の簡略化という効果が得られる。Note that even in the configuration shown in FIG. 14, compared to the configuration shown in FIG. 2, some constituent elements may be omitted. In this case as well, the effect of simplifying the manufacturing process can be obtained.
図１５は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲー
ト電極１３６ｄを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対
する要求は比較的厳しくないため、配線や電極などを絶縁層中に埋め込むように形成する
必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６ｄ
などを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０に
ついても、同様に作製することが可能である。FIG. 15 shows an example of a structure in which the element is relatively large in size and has a
It is possible to form, etc. Note that although not shown here, the
図１５（Ａ）に示す構成と図１５（Ｂ）に示す構成の大きな相違点は、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図２などと同様である。The major difference between the structure shown in FIG. 15(A) and the structure shown in FIG. 15(B) is that the source electrode or
40 on the lower surface or the upper surface. and,
Due to these differences, the arrangement of other electrodes, insulating layers, etc. is different.
Details of each component are the same as in FIG. 2 and the like.
具体的には、半導体装置は、図１５（Ａ）では、層間絶縁層１２８上に設けられたソース
電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電
極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接
する酸化物半導体層１４０と、ソース電極またはドレイン電極１４２ａ、ソース電極また
はドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、
ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１
３６ｄと、を有する。Specifically, in FIG. 15A, the semiconductor device includes a source electrode or
36d.
また、半導体装置は、図１５（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体
層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極または
ドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０
上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と
重畳する領域に設けられたゲート電極１３６ｄと、を有する。Further, in FIG. 15B, the semiconductor device includes an
The
なお、図１５に示す構成においても、図２に示す構成などと比較して、構成要素が省略で
きる場合がある。この場合も、作製工程の簡略化という効果が得られる。Note that even in the configuration shown in FIG. 15, compared to the configuration shown in FIG. 2, some components can be omitted in some cases. In this case as well, the effect of simplifying the manufacturing process can be obtained.
以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現さ
れる。本実施の形態では、トランジスタ１６０とトランジスタ１６２を積層して形成する
例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施
の形態では、トランジスタ１６０とトランジスタ１６２のチャネル長方向が互いに垂直と
なる例を説明したが、トランジスタ１６０とトランジスタ１６２の位置関係などはこれに
限られるものではない。さらに、トランジスタ１６０とトランジスタ１６２とを重畳して
設けても良い。As described above, according to one embodiment of the disclosed invention, a semiconductor device with a new configuration is realized. In this embodiment, an example in which the
また、本実施の形態では理解の簡単のため、最小記憶単位（１ビット）の半導体装置につ
いて説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を
適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装
置を複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線
の構成も図１に限定されず、適宜変更することができる。Further, in this embodiment, for ease of understanding, a semiconductor device with a minimum memory unit (1 bit) has been described, but the configuration of the semiconductor device is not limited to this. A more advanced semiconductor device can also be constructed by appropriately connecting a plurality of semiconductor devices. For example, it is possible to configure a NAND type or NOR type semiconductor device by using a plurality of the above semiconductor devices. The wiring configuration is not limited to that shown in FIG. 1 either, and can be changed as appropriate.
本実施の形態に係る半導体装置は、トランジスタ１６２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の半導体装置として用いることが可能である。The semiconductor device according to this embodiment can retain information for an extremely long time due to the low off-state current characteristics of the
また、トランジスタ１６２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオンまたはオ
フによって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。ま
た、フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要である
というメリットもある。In addition, since information is written by the switching operation of the
It does not require high voltage and there is no problem of element deterioration. Furthermore, since information is written or erased by turning on or off the transistor, high-speed operation can be easily achieved. Another advantage is that there is no need for an operation to erase information required in a flash memory or the like.
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。Further, since a transistor using a material other than an oxide semiconductor can operate at a sufficiently high speed, by using the transistor, it is possible to read out stored contents at high speed.
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。The structure, method, etc. shown in this embodiment can be used in appropriate combination with the structures, methods, etc. shown in other embodiments.
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明
する。(Embodiment 2)
In this embodiment, a circuit configuration and operation of a semiconductor device according to one embodiment of the present invention will be described.
図１６に半導体装置が有する記憶素子（以下、メモリセルとも記す）の回路図の一例を示
す。図１６に示すメモリセル２００は、多値型であり、ソース線ＳＬと、ビット線ＢＬと
、第１信号線Ｓ１と、第２信号線Ｓ２と、ワード線ＷＬと、トランジスタ２０１と、トラ
ンジスタ２０２と、トランジスタ２０３と、容量素子２０５と、から構成されている。ト
ランジスタ２０１及びトランジスタ２０３は、酸化物半導体以外の材料を用いて形成され
ており、トランジスタ２０２は酸化物半導体を用いて形成されている。FIG. 16 shows an example of a circuit diagram of a memory element (hereinafter also referred to as a memory cell) included in a semiconductor device. The
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはド
レイン電極の一方とは、電気的に接続されている。また、ソース線ＳＬと、トランジスタ
２０１のソース電極とは、電気的に接続され、トランジスタ２０１のドレイン電極と、ト
ランジスタ２０３のソース電極とは、電気的に接続されている。そして、ビット線ＢＬと
、トランジスタ２０３のドレイン電極とは、電気的に接続され、第１信号線Ｓ１と、トラ
ンジスタ２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信
号線Ｓ２と、トランジスタ２０２のゲート電極とは、電気的に接続され、ワード線ＷＬと
、トランジスタ２０３のゲート電極とは電気的に接続されている。また、容量素子２０５
の一方の電極と、トランジスタ２０１のゲート電極及びトランジスタ２０２のソース電極
またはドレイン電極の一方とは、電気的に接続され、容量素子２０５の他方の電極には、
所定の電位が与えられている。所定の電位とは、例えばＧＮＤなどである。Here, the gate electrode of the
is electrically connected to one of the gate electrode of the
A predetermined potential is applied. The predetermined potential is, for example, GND.
次に、図１６に示すメモリセル２００の動作について説明する。４値型の場合を説明する
。メモリセル２００の４状態を、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ
”とし、その時のノードＡの電位を、それぞれＶ００、Ｖ０１、Ｖ１０、Ｖ１１（Ｖ００
＜Ｖ０１＜Ｖ１０＜Ｖ１１）とする。Next, the operation of the
”, and the potential of node A at that time is V00, V01, V10, V11 (V00
<V01<V10<V11).
メモリセル２００へ書き込みを行う場合、ソース線ＳＬを０［Ｖ］、ワード線ＷＬを０［
Ｖ］、ビット線ＢＬを０［Ｖ］、第２信号線Ｓ２を２［Ｖ］とする。データ”００ｂ”を
書き込む場合には、第１信号線Ｓ１をＶ００［Ｖ］とする。データ”０１ｂ”を書き込む
場合には、第１信号線Ｓ１をＶ０１［Ｖ］とする。データ”１０ｂ”を書き込む場合には
、第１信号線Ｓ１をＶ１０［Ｖ］とする。データ”１１ｂ”を書き込む場合には、第１信
号線Ｓ１をＶ１１［Ｖ］とする。このとき、トランジスタ２０３はオフ状態、トランジス
タ２０２はオン状態となる。なお、書き込み終了にあたっては、第１信号線Ｓ１の電位が
変化する前に、第２信号線Ｓ２を０［Ｖ］として、トランジスタ２０２をオフ状態にする
。When writing to the
V], the bit line BL is set to 0 [V], and the second signal line S2 is set to 2 [V]. When writing data "00b", the first signal line S1 is set to V00 [V]. When writing data "01b", the first signal line S1 is set to V01 [V]. When writing data "10b", the first signal line S1 is set to V10 [V]. When writing data "11b", the first signal line S1 is set to V11 [V]. At this time, the
その結果、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”の書き込み後にはト
ランジスタ２０１のゲート電極に接続されるノード（以下、ノードＡ）の電位がそれぞれ
、約Ｖ００［Ｖ］、約Ｖ０１［Ｖ］、約Ｖ１０［Ｖ］、約Ｖ１１［Ｖ］となる。ノードＡ
には、第１信号線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ２０２のオフ電
流が極めて小さい、あるいは実質０であることから、トランジスタ２０１のゲート電極の
電位は長時間にわたって保持される。As a result, after writing data "00b", "01b", "10b", and "11b", the potential of the node (hereinafter referred to as node A) connected to the gate electrode of the
A charge corresponding to the potential of the first signal line S1 is accumulated in the
メモリセル２００の読み出しを行う場合は、まず、ビット線ＢＬをプリチャージし、Ｖｐ
ｃ［Ｖ］としておく。そして、ソース線ＳＬをＶｓ＿ｒｅａｄ［Ｖ］とし、ワード線ＷＬ
を２［Ｖ］、第２信号線Ｓ２を０［Ｖ］、第１信号線Ｓ１を０［Ｖ］とする。このとき、
トランジスタ２０３はオン状態、トランジスタ２０２はオフ状態となる。なお、電位Ｖｐ
ｃはＶ００－Ｖｔｈより低くする。Ｖｓ＿ｒｅａｄはＶ１１－Ｖｔｈより高くする。When reading the
Let it be c[V]. Then, the source line SL is set to Vs_read [V], and the word line WL
is 2 [V], the second signal line S2 is 0 [V], and the first signal line S1 is 0 [V]. At this time,
The
c is lower than V00-Vth. Vs_read is set higher than V11-Vth.
その結果、ソース線ＳＬからビット線ＢＬに電流が流れ、ビット線ＢＬは（ノードＡの電
位）－（トランジスタ２０１のしきい値電圧Ｖｔｈ）で表される電位まで充電される。そ
の結果、ビット線ＢＬ電位は、データ”００ｂ”，”０１ｂ”，”１０ｂ”，”１１ｂ”
に対し、それぞれＶ００－Ｖｔｈ、Ｖ０１－Ｖｔｈ、Ｖ１０－Ｖｔｈ、Ｖ１１－Ｖｔｈと
なる。ビット線ＢＬに接続された読み出し回路は、これらの電位の違いから、データ”０
０ｂ”，”０１ｂ”，”１０ｂ”，”１１ｂ”を読み出すことができる。As a result, a current flows from the source line SL to the bit line BL, and the bit line BL is charged to a potential expressed by (potential of node A)−(threshold voltage Vth of transistor 201). As a result, the bit line BL potential is set to the data “00b”, “01b”, “10b”, “11b”.
However, they are V00-Vth, V01-Vth, V10-Vth, and V11-Vth, respectively. Due to the difference in these potentials, the read circuit connected to the bit line BL reads data “0”.
0b", "01b", "10b", and "11b" can be read.
図１７に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。FIG. 17 shows a block circuit diagram of a semiconductor device according to one embodiment of the present invention having a memory capacity of m×n bits.
本発明の一態様に係る半導体装置は、ｍ本のワード線ＷＬ及び第２信号線Ｓ２と、ｎ本の
ビット線ＢＬ、第１信号線Ｓ１及びソース線ＳＬと、複数のメモリセル２００（１、１）
～２００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に
配置されたメモリセルアレイ２１０と、読み出し回路２１１や、第１信号線駆動回路２１
２や、第２信号線及びワード線の駆動回路２１３や、電位生成回路２１４といった周辺回
路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよ
い。A semiconductor device according to one embodiment of the present invention includes m word lines WL and second signal lines S2, n bit lines BL, first signal lines S1, and source lines SL, and a plurality of memory cells 200 (1 ,1)
~200 (m, n) are arranged in a matrix of m vertically (rows) x horizontally n (columns) (m, n are natural numbers), a
2, a
各メモリセル、例えばメモリセル２００（ｉ、ｊ）を考える。ここで、ｉは１以上ｍ以下
の整数、ｊは１以上ｎ以下の整数）。メモリセル２００（ｉ，ｊ）は、ビット線ＢＬ（ｊ
）、第１信号線Ｓ１（ｊ）、ソース線ＳＬ（ｊ）、ワード線ＷＬ（ｉ）及び第２信号線Ｓ
２（ｉ）にそれぞれ接続されている。また、ビット線ＢＬ（１）～ＢＬ（ｎ）及びソース
線ＳＬ（１）～ＳＬ（ｎ）は、読み出し回路２１１に、第１信号線Ｓ１（１）～Ｓ１（ｎ
）は第１信号線駆動回路２１２に、ワード線ＷＬ（１）～ＷＬ（ｍ）及び第２信号線Ｓ２
（１）～Ｓ２（ｍ）は第２信号線及びワード線の駆動回路２１３にそれぞれ接続されてい
る。Consider each memory cell, for example memory cell 200(i,j). Here, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less. The memory cell 200(i,j) is connected to the bit line BL(j
), first signal line S1(j), source line SL(j), word line WL(i), and second signal line S
2(i) respectively. Further, the bit lines BL(1) to BL(n) and the source lines SL(1) to SL(n) are connected to the
) is connected to the first signal
(1) to S2(m) are connected to the second signal line and word
図１８に、第２信号線及びワード線の駆動回路２１３の一例を示す。第２信号線及びワー
ド線の駆動回路２１３は、デコーダ２１５を有し、当該デコーダ２１５は、第２信号線Ｓ
２およびワード線ＷＬと、スイッチを介して接続されている。また、第２信号線Ｓ２およ
びワード線ＷＬは、スイッチを介してＧＮＤ（接地電位）と接続されている。上記スイッ
チは、リードイネーブル信号（ＲＥ信号）またはライトイネーブル信号（ＷＥ信号）によ
って制御される。デコーダ２１５には、外部からアドレス信号ＡＤＲが入力される。FIG. 18 shows an example of the second signal line and word
2 and word line WL via a switch. Further, the second signal line S2 and the word line WL are connected to GND (ground potential) via a switch. The switch is controlled by a read enable signal (RE signal) or a write enable signal (WE signal). An address signal ADR is input to the
第２信号線及びワード線の駆動回路２１３にアドレス信号ＡＤＲが入力されると、アドレ
スが指定した行（以下、選択行とも記す）がアサート（有効化）され、それ以外の行（以
下、非選択行とも記す）はデアサート（非有効化）される。また、ワード線ＷＬは、ＲＥ
信号がアサートされるとデコーダ２１５の出力に接続され、ＲＥ信号がデアサートされる
とＧＮＤに接続される。第２信号線Ｓ２は、ＷＥ信号がアサートされるとデコーダ２１５
の出力に接続され、ＷＥ信号がデアサートされるとＧＮＤに接続される。When the address signal ADR is input to the second signal line and word
When the signal is asserted, it is connected to the output of the
When the WE signal is deasserted, it is connected to GND.
図１９には第１信号線駆動回路２１２の一例を示す。第１信号線駆動回路２１２は、マル
チプレクサ（ＭＵＸ１）を有する。マルチプレクサ（ＭＵＸ１）には入力データＤＩ、及
び書き込み電位Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１が入力される。マルチプレクサ（ＭＵＸ
１）の出力端子は、スイッチを介して第１信号線Ｓ１と接続されている。また、第１信号
線Ｓ１は、スイッチを介してＧＮＤと接続されている。上記スイッチは、ライトイネーブ
ル信号（ＷＥ信号）によって制御される。FIG. 19 shows an example of the first signal
The output terminal of 1) is connected to the first signal line S1 via a switch. Further, the first signal line S1 is connected to GND via a switch. The above switch is controlled by a write enable signal (WE signal).
第１信号線駆動回路２１２にＤＩが入力されると、マルチプレクサ（ＭＵＸ１）は、ＤＩ
の値に応じて、書き込み電位Ｖｗを、Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１から一つ選択する
。マルチプレクサ（ＭＵＸ１）の振る舞いを表１に示す。ＷＥ信号がアサートされると、
第１信号線Ｓ１には選択された書き込み電位Ｖｗが印加され、ＷＥ信号がデアサートされ
ると、第１信号線Ｓ１には０［Ｖ］が印加される（第１信号線Ｓ１はＧＮＤに接続される
）。When DI is input to the first signal
According to the value of , one of the write potentials Vw is selected from V00, V01, V10, and V11. Table 1 shows the behavior of the multiplexer (MUX1). When the WE signal is asserted,
The selected write potential Vw is applied to the first signal line S1, and when the WE signal is deasserted, 0 [V] is applied to the first signal line S1 (the first signal line S1 is connected to GND). ).
図２０には読み出し回路２１１の一例を示す。読み出し回路２１１は、複数のセンスアン
プ回路と、論理回路２２９などを有する。各センスアンプ回路の一方の入力端子は、スイ
ッチを介してビット線ＢＬを接続し、またはＶｐｃが印加される。各センスアンプ回路の
他方の入力端子には、参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２のいずれかが入力さ
れる。また、各センスアンプ回路の出力端子は、論理回路２２９の入力端子と接続されて
いる。なお、上記スイッチは、リードイネーブル信号（ＲＥ信号）によって制御される。FIG. 20 shows an example of the
参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２の値を、Ｖ００－Ｖｔｈ＜Ｖｒｅｆ０＜Ｖ
０１－Ｖｔｈ＜Ｖｒｅｆ１＜Ｖ１０－Ｖｔｈ＜Ｖｒｅｆ２＜Ｖ１１－Ｖｔｈを満たすよう
に設定することで、メモリセルの状態を３ビットのデジタル信号として読み出すことがで
きる。例えば、データ”００ｂ”の場合には、ビット線ＢＬの電位はＶ００－Ｖｔｈであ
る。これは、参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２のいずれと比較しても小さい
値であるため、センスアンプ回路の出力ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ
２は、いずれも、”０”、”０”、”０”となる。同様に、データ”０１ｂ”の場合には
、ビット線ＢＬの電位はＶ０１－Ｖｔｈであり、センスアンプ回路の出力ＳＡ＿ＯＵＴ０
、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２は、それぞれ”１”、”０”、”０”となり、データ
”１０ｂ”の場合には、ビット線ＢＬの電位はＶ１０－Ｖｔｈであり、センスアンプ回路
の出力ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２は、それぞれ”１”、”１”、
”０”に、データ”１１ｂ”の場合には、ビット線ＢＬの電位はＶ１１－Ｖｔｈであり、
センスアンプ回路の出力ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２は、それぞれ
”１”、”１”、”１”になる。その後、表２に示す論理値表で表される論理回路２２９
を用いて、２ビットのデータＤＯが生成され、読み出し回路２１１から出力される。The values of reference potentials Vref0, Vref1, and Vref2 are set to V00−Vth<Vref0<V
By setting to satisfy 01-Vth<Vref1<V10-Vth<Vref2<V11-Vth, the state of the memory cell can be read out as a 3-bit digital signal. For example, in the case of data "00b", the potential of the bit line BL is V00-Vth. This is a small value compared to any of the reference potentials Vref0, Vref1, and Vref2, so the outputs SA_OUT0, SA_OUT1, and SA_OUT of the sense amplifier circuit
2 are all "0", "0", and "0". Similarly, in the case of data "01b", the potential of the bit line BL is V01-Vth, and the output SA_OUT0 of the sense amplifier circuit is
, SA_OUT1, and SA_OUT2 are "1", "0", and "0", respectively. In the case of data "10b", the potential of the bit line BL is V10-Vth, and the outputs of the sense amplifier circuit SA_OUT0, SA_OUT1, SA_OUT2 is "1", "1", and
In the case of "0" and data "11b", the potential of the bit line BL is V11-Vth,
The outputs SA_OUT0, SA_OUT1, and SA_OUT2 of the sense amplifier circuit become "1", "1", and "1", respectively. After that, the
, 2-bit data DO is generated and output from the
なお、図示した読み出し回路２１１では、ＲＥ信号がデアサートされると、ソース線ＳＬ
がＧＮＤに接続されて、ソース線ＳＬに０［Ｖ］が印加されると共に、ビット線ＢＬ及び
ビット線ＢＬに接続されるセンスアンプ回路の端子に電位Ｖｐｃ［Ｖ］が印加される。Ｒ
Ｅ信号がアサートされると、ソース線ＳＬにはＶｓ＿ｒｅａｄ［Ｖ］が印加され、その結
果、ビット線ＢＬにはデータを反映した電位が充電される。そして、上述した読み出しが
行われる。なお、電位ＶｐｃはＶ００－Ｖｔｈより低くする。Ｖｓ＿ｒｅａｄはＶ１１－
Ｖｔｈより高くする。Note that in the illustrated
is connected to GND, 0 [V] is applied to the source line SL, and a potential Vpc [V] is applied to the bit line BL and the terminal of the sense amplifier circuit connected to the bit line BL. R
When the E signal is asserted, Vs_read [V] is applied to the source line SL, and as a result, the bit line BL is charged with a potential reflecting the data. Then, the above-mentioned reading is performed. Note that the potential Vpc is set lower than V00-Vth. Vs_read is V11-
Make it higher than Vth.
なお、読み出しにおいて比較する「ビット線ＢＬの電位」には、スイッチを介してビット
線ＢＬと接続されたセンスアンプの入力端子のノードの電位が含まれるものとする。つま
り、読み出し回路２１１において比較される電位は、厳密にビット線ＢＬの電位と同一で
ある必要はない。Note that the "potential of the bit line BL" to be compared during reading includes the potential of the node of the input terminal of the sense amplifier connected to the bit line BL via a switch. That is, the potential compared in the
図２１には電位生成回路２１４の一例を示す。電位生成回路２１４では、所望の電位を、
Ｖｄｄ－ＧＮＤ間の抵抗分割によって生成することができる。そして、生成した電位を、
アナログバッファ２２０を介して出力する。このようにして、書き込み電位Ｖ００、Ｖ０
１、Ｖ１０、Ｖ１１、及び参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２が生成される。
なお、図では、Ｖ００＜Ｖｒｅｆ０＜Ｖ０１＜Ｖｒｅｆ１＜Ｖ１０＜Ｖｒｅｆ２＜Ｖ１１
となる構成を示したが、電位の大小関係はこれに限らない。抵抗素子や参照するノードを
調整することで、必要となる電位を適宜生成することができる。また、Ｖ００、Ｖ０１、
Ｖ１０、Ｖ１１とＶｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２を別の電位生成回路を用いて生成
しても構わない。FIG. 21 shows an example of the
It can be generated by resistor division between Vdd and GND. Then, the generated potential is
Output via
1, V10, and V11, and reference potentials Vref0, Vref1, and Vref2 are generated.
In addition, in the figure, V00<Vref0<V01<Vref1<V10<Vref2<V11
Although a configuration in which the following is shown is shown, the magnitude relationship of the potentials is not limited to this. By adjusting the resistance element and the reference node, the necessary potential can be generated as appropriate. Also, V00, V01,
V10, V11, Vref0, Vref1, and Vref2 may be generated using different potential generation circuits.
電位生成回路２１４へは、電源電位Ｖｄｄに代えて、昇圧回路で昇圧した電位を供給して
も良い。昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きくとる
ことができるようになり、より高い電位を供給することができるようになるためである。The
なお、電源電位Ｖｄｄを直接、電位生成回路に供給する場合であっても、多数の電位に分
割することは可能である。しかし、この場合には、隣接する電位との区別が困難になり、
書き込みミスや読み出しミスが増大することになってしまう。この点、昇圧回路の出力を
電位生成回路へ供給することで、電位差の絶対値を大きくとることができるようになるた
め、分割数を増大させても隣接する電位との差を十分に確保することができる。Note that even in the case where the power supply potential Vdd is directly supplied to the potential generation circuit, it is possible to divide it into a large number of potentials. However, in this case, it becomes difficult to distinguish between adjacent potentials,
This results in an increase in write errors and read errors. In this regard, by supplying the output of the booster circuit to the potential generation circuit, the absolute value of the potential difference can be increased, so even if the number of divisions is increased, a sufficient difference between adjacent potentials can be ensured. be able to.
これにより、書き込みミスや読み出しミスを増大させることなく、一のメモリセルの記憶
容量を増大させることが可能である。Thereby, it is possible to increase the storage capacity of one memory cell without increasing write errors or read errors.
図２２（Ａ）に４段の昇圧を行う昇圧回路の一例として、昇圧回路２１９を示す。図２２
（Ａ）において、第１のダイオード４０２の入力端子には電源電位Ｖｄｄが供給される。
第１のダイオード４０２の出力端子には第２のダイオード４０４の入力端子及び第１の容
量素子４１２の一方の端子が接続されている。同様に、第２のダイオード４０４の出力端
子には第３のダイオード４０６の入力端子及び第２の容量素子４１４の一方の端子が接続
されている。以下、同様であるため詳細な説明は省略するが、第ｎのダイオードの出力端
子には第ｎの容量素子の一方の端子が接続されているということもできる（ｎ：自然数）
。なお、第５のダイオード４１０の出力が、昇圧回路２１９の出力Ｖｏｕｔとなる。FIG. 22A shows a
In (A), the input terminal of the
The input terminal of the
. Note that the output of the
さらに、第１の容量素子４１２の他方の端子及び第３の容量素子４１６の他方の端子には
、クロック信号ＣＬＫが入力される。また、第２の容量素子４１４の他方の端子及び第４
の容量素子４１８の他方の端子には、反転クロック信号ＣＬＫＢが入力される。すなわち
、第２ｋ－１の容量素子の他方の端子にはクロック信号ＣＬＫが入力され、第２ｋの容量
素子の他方の端子には反転クロック信号ＣＬＫＢが入力されるといえる（ｋ：自然数）。
ただし、最終段の容量素子の他方の端子には、接地電位ＧＮＤが入力される。Furthermore, the clock signal CLK is input to the other terminal of the first
The inverted clock signal CLKB is input to the other terminal of the
However, the ground potential GND is input to the other terminal of the final stage capacitive element.
クロック信号ＣＬＫがＨｉｇｈである場合、つまり反転クロック信号ＣＬＫＢがＬｏｗで
ある場合には、第１の容量素子４１２および第３の容量素子４１６が充電され、クロック
信号ＣＬＫと容量結合するノードＮ１およびノードＮ３の電位は、所定の電圧分だけ引き
上げられる。一方で、反転クロック信号ＣＬＫＢと容量結合するノードＮ２およびノード
Ｎ４の電位は、所定の電圧分だけ引き下げられる。When the clock signal CLK is High, that is, when the inverted clock signal CLKB is Low, the
これにより、第１のダイオード４０２、第３のダイオード４０６、第５のダイオード４１
０、を通じて電荷が移動し、ノードＮ２およびノードＮ４の電位が所定の値まで引き上げ
られる。As a result, the
Charge moves through 0, and the potentials of node N2 and node N4 are raised to a predetermined value.
次にクロック信号ＣＬＫがＬｏｗになり、反転クロック信号ＣＬＫＢがＨｉｇｈになると
、ノードＮ２及びノードＮ４の電位がさらに引き上げられる。一方で、ノードＮ１、ノー
ドＮ３、ノードＮ５の電位は、所定の電圧分だけ引き下げられる。Next, when the clock signal CLK becomes Low and the inverted clock signal CLKB becomes High, the potentials of the nodes N2 and N4 are further raised. On the other hand, the potentials of node N1, node N3, and node N5 are lowered by a predetermined voltage.
これにより、第２のダイオード４０４、第４のダイオード４０８を通じて電荷が移動し、
その結果、ノードＮ３及びノードＮ５の電位が所定の電位まで引き上げられることになる
。このように、それぞれのノードにおける電位がＶＮ５＞ＶＮ４（ＣＬＫＢ＝Ｈｉｇｈ）
＞ＶＮ３（ＣＬＫ＝Ｈｉｇｈ）＞ＶＮ２（ＣＬＫＢ＝Ｈｉｇｈ）＞ＶＮ１（ＣＬＫ＝Ｈｉ
ｇｈ）＞Ｖｄｄとなることにより、昇圧が行われる。なお、昇圧回路２１９の構成は、４
段の昇圧を行うものに限定されない。昇圧の段数は適宜変更することができる。As a result, charges move through the
As a result, the potentials of node N3 and node N5 are raised to a predetermined potential. In this way, the potential at each node is VN5 > VN4 (CLKB=High)
>VN3 (CLK=High) >VN2 (CLKB=High) >VN1 (CLK=Hi
gh) >Vdd, the voltage is boosted. Note that the configuration of the
The present invention is not limited to those that boost the pressure of stages. The number of boosting stages can be changed as appropriate.
なお、昇圧回路２１９の出力Ｖｏｕｔは、ダイオードの特性のばらつきに大きく影響され
る。例えば、ダイオードは、トランジスタのソース電極とゲート電極とを接続することで
実現されるが、この場合、トランジスタのしきい値のばらつきの影響を受けることになる
。Note that the output Vout of the
出力Ｖｏｕｔを精度良く制御するためには、出力Ｖｏｕｔをフィードバックする構成を採
用すればよい。図２２（Ｂ）には、出力Ｖｏｕｔをフィードバックする場合の回路構成の
一例を示す。図２２（Ｂ）中の昇圧回路２１９は、図２２（Ａ）に示す昇圧回路２１９に
相当するものである。In order to control the output Vout with high precision, a configuration in which the output Vout is fed back may be adopted. FIG. 22(B) shows an example of a circuit configuration when the output Vout is fed back. A
昇圧回路２１９の出力端子は、抵抗Ｒ１を介して、センスアンプ回路の一方の入力端子と
接続されている。また、センスアンプ回路の一方の入力端子は、抵抗Ｒ２を介して、接地
されている。つまり、センスアンプ回路の一方の入力端子には、出力Ｖｏｕｔに対応する
電位Ｖ１が入力されることになる。ここで、Ｖ１＝Ｖｏｕｔ・Ｒ２／（Ｒ１＋Ｒ２）であ
る。The output terminal of the
また、センスアンプ回路の他方の入力端子には、参照電位Ｖｒｅｆが入力される。つまり
、センスアンプ回路ではＶ１とＶｒｅｆとが比較されることになる。センスアンプ回路の
出力端子は、制御回路に接続される。また、制御回路にはクロック信号ＣＬＫ０が入力さ
れる。制御回路は、センスアンプ回路からの出力に応じて、昇圧回路２１９にクロック信
号ＣＬＫ及び反転クロック信号ＣＬＫＢを出力する。Further, the reference potential Vref is input to the other input terminal of the sense amplifier circuit. In other words, V1 and Vref are compared in the sense amplifier circuit. The output terminal of the sense amplifier circuit is connected to the control circuit. Further, a clock signal CLK0 is input to the control circuit. The control circuit outputs a clock signal CLK and an inverted clock signal CLKB to the
Ｖ１＞Ｖｒｅｆの場合、センスアンプ回路の出力ｓｉｇ＿１がアサートされ、制御回路は
、昇圧回路２１９へのクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの供給を停止す
る。これにより、昇圧動作が停止することになるため、電位Ｖｏｕｔの上昇は停止する。
そして、昇圧回路２１９の出力に接続される回路が電力を消費することで、電位Ｖｏｕｔ
は徐々に低下する。When V1>Vref, the output sig_1 of the sense amplifier circuit is asserted, and the control circuit stops supplying the clock signal CLK and the inverted clock signal CLKB to the
Then, as the circuit connected to the output of the
gradually decreases.
Ｖ１＜Ｖｒｅｆの場合、センスアンプ回路の出力ｓｉｇ＿１がデアサートされ、制御回路
は、昇圧回路２１９へのクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの供給を開始
する。これにより、昇圧動作が行われるため、電位Ｖｏｕｔは徐々に上昇する。When V1<Vref, the output sig_1 of the sense amplifier circuit is deasserted, and the control circuit starts supplying the clock signal CLK and the inverted clock signal CLKB to the
このように、昇圧回路２１９の出力電位Ｖｏｕｔをフィードバックすることで、昇圧回路
２１９の出力電位Ｖｏｕｔを一定の値に保つことが可能である。当該構成は、ダイオード
にばらつきがある場合には特に有効である。また、参照電位Ｖｒｅｆをもとに、所定の電
位を生成したい場合などにおいても有効である。なお、昇圧回路２１９では、異なる複数
の参照電位を用いることで、複数の電位を生成することも可能である。In this way, by feeding back the output potential Vout of the
昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きくとることがで
きる。このため、電位差の最小単位を変更することなく、より高い電位を生成することが
可能である。つまり、一のメモリセルの記憶容量を増大させることが可能である。By supplying the output of the booster circuit to the potential generation circuit, the absolute value of the potential difference can be increased. Therefore, it is possible to generate a higher potential without changing the minimum unit of potential difference. In other words, it is possible to increase the storage capacity of one memory cell.
図２３には、センスアンプ回路の一例として、差動型センスアンプを示す。差動型センス
アンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（－）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋
）とＶｉｎ（－）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（－）であればＶｏｕｔは概ね
Ｈｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（－）であればＶｏｕｔは概ねＬｏｗ出力となる。FIG. 23 shows a differential sense amplifier as an example of a sense amplifier circuit. The differential sense amplifier has input terminals Vin(+) and Vin(-) and an output terminal Vout.
) and Vin(-) is amplified. If Vin(+)>Vin(-), Vout is approximately a High output, and if Vin(+)<Vin(-), Vout is approximately a Low output.
図２４には、センスアンプ回路の一例として、ラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する
。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源を遮断する。そして、比較
を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとし
て、電源を供給すると、電源供給前の電位がＶ１＞Ｖ２であれば、Ｖ１はＨｉｇｈ出力、
Ｖ２はＬｏｗ出力となり、Ｖ１＜Ｖ２であれば、Ｖ１はＬｏｗ出力、Ｖ２はＨｉｇｈ出力
となる。このようにして、Ｖ１とＶ２の差を増幅する。FIG. 24 shows a latch type sense amplifier as an example of the sense amplifier circuit. The latch type sense amplifier has input/output terminals V1 and V2 and input terminals for control signals Sp and Sn. First, the signal Sp is set to High, the signal Sn is set to Low, and the power is cut off. Then, potentials for comparison are applied to V1 and V2. After that, when power is supplied by setting the signal Sp to Low and the signal Sn to High, if the potential before power supply is V1>V2, V1 outputs High,
V2 becomes a Low output, and if V1<V2, V1 becomes a Low output and V2 becomes a High output. In this way, the difference between V1 and V2 is amplified.
書き込み動作のタイミングチャートの一例を図２５（Ａ）に示す。図に示すのは、メモリ
セルにデータ”１０ｂ”を書き込む場合のタイミングチャートである。選択される第２信
号線Ｓ２は第１信号線Ｓ１より早く０［Ｖ］になる。書き込み期間の第１信号線Ｓ１の電
位はＶ１０となる。なお、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬは０［Ｖ］である
。また、読み出し動作のタイミングチャートの一例を図２５（Ｂ）に示す。図に示すのは
、メモリセルからデータ”１０ｂ”を読み出す場合のタイミングチャートである。選択さ
れたワード線ＷＬがアサートされ、ソース線ＳＬがＶｓ＿ｒｅａｄ［Ｖ］となると、ビッ
ト線ＢＬはメモリセルのデータ”１０ｂ”に対応して、Ｖ１０－Ｖｔｈ［Ｖ］に充電され
る。その結果、ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２、がそれぞれ”１”、
”１”、”０”となる。なお、第１信号線Ｓ１、第２信号線Ｓ２は０［Ｖ］である。An example of a timing chart of a write operation is shown in FIG. 25(A). What is shown in the figure is a timing chart for writing data "10b" into a memory cell. The selected second signal line S2 becomes 0 [V] earlier than the first signal line S1. The potential of the first signal line S1 during the write period is V10. Note that the word line WL, bit line BL, and source line SL are at 0 [V]. Further, an example of a timing chart of a read operation is shown in FIG. 25(B). What is shown in the figure is a timing chart when reading data "10b" from a memory cell. When the selected word line WL is asserted and the source line SL becomes Vs_read [V], the bit line BL is charged to V10-Vth [V] corresponding to the data "10b" of the memory cell. As a result, SA_OUT0, SA_OUT1, and SA_OUT2 are each "1",
It becomes "1" and "0". Note that the first signal line S1 and the second signal line S2 are at 0 [V].
ここで、具体的な動作電位（電圧）の一例を示す。例えば、トランジスタ２０１のしきい
値電圧を約０．３Ｖ、電源電位をＶＤＤ＝２Ｖとし、Ｖ１１＝１．６Ｖ、Ｖ１０＝１．２
Ｖ、Ｖ０１＝０．８Ｖ、Ｖ００＝０Ｖ、及びＶｒｅｆ０＝０．６Ｖ、Ｖｒｅｆ１＝１．０
Ｖ、Ｖｒｅｆ２＝１．４Ｖ、とすることができる。電位Ｖｐｃは例えば、０Ｖとするとよ
い。Here, an example of a specific operating potential (voltage) will be shown. For example, the threshold voltage of the
V, V01=0.8V, V00=0V, and Vref0=0.6V, Vref1=1.0
V, Vref2=1.4V. The potential Vpc is preferably set to 0V, for example.
また、本実施の形態では、第１信号線Ｓ１をビット線ＢＬ方向（列方向）に配置し、第２
信号線Ｓ２をワード線ＷＬ方向（行方向）に配置する構成としたが、必ずしもこれに限ら
れるものではない。例えば、第１信号線Ｓ１をワード線ＷＬ方向（行方向）に配置し、第
２信号線Ｓ２をビット線ＢＬ方向（列方向）に配置する構成としてもよい。その場合、第
１の信号線Ｓ１が接続される駆動回路及び第２の信号線Ｓ２が接続される駆動回路は適宜
配置すればよい。Further, in this embodiment, the first signal line S1 is arranged in the bit line BL direction (column direction), and the second
Although the signal line S2 is arranged in the word line WL direction (row direction), it is not necessarily limited to this. For example, the first signal line S1 may be arranged in the word line WL direction (row direction), and the second signal line S2 may be arranged in the bit line BL direction (column direction). In that case, the drive circuit to which the first signal line S1 is connected and the drive circuit to which the second signal line S2 is connected may be appropriately arranged.
本実施の形態では、４値のメモリセルの動作、つまり、１つのメモリセルに４つの異なる
状態のいずれかを書き込み、また、読み出す場合について説明したが、回路構成を適宜変
更することで、ｎ値のメモリセルの動作、つまり、任意のｎの異なる状態のいずれか（ｎ
は２以上の整数）の書き込み及び読み出しが可能である。In this embodiment, the operation of a four-level memory cell, that is, the case where one of four different states is written to and read from one memory cell, has been described. However, by appropriately changing the circuit configuration, n The operation of a memory cell for a value, i.e., any n different states (n
is an integer greater than or equal to 2) can be written and read.
例えば、８値のメモリセルでは、２値の場合と比較して、メモリ容量は３倍となる。書き
込みでは、ノードＡの電位を決める書き込み電位を８種類準備して、８つの状態を生成す
る。読み出しでは、８つの状態を区別することが可能な７種類の参照電位を準備する。読
み出しでは、センスアンプを１つ設け、７回の比較を行って読み出すことが可能である。
また、比較結果をフィードバックすることで、比較回数を３回に減らすことも可能である
。ソース線ＳＬを駆動する読み出し方式では、センスアンプを７つ設けることにより、１
回の比較で読み出すこともできる。また、複数個のセンスアンプを設けて複数回の比較を
行う構成も可能である。For example, in an 8-level memory cell, the memory capacity is three times that of a 2-level memory cell. In writing, eight types of write potentials that determine the potential of node A are prepared to generate eight states. For reading, seven types of reference potentials that can distinguish eight states are prepared. For reading, it is possible to provide one sense amplifier and perform seven comparisons for reading.
Furthermore, by feeding back the comparison results, it is possible to reduce the number of comparisons to three. In the read method that drives the source line SL, by providing seven sense amplifiers, one
It can also be read by comparing times. Furthermore, a configuration in which a plurality of sense amplifiers are provided and comparison is performed multiple times is also possible.
一般に、２ｋ（ｋは１以上の整数）値のメモリセルでは、２値の場合と比較して、メモリ
容量はｋ倍となる。書き込みでは、ノードＡの電位を決める書き込み電位を２ｋ種類準備
して、２ｋ個の状態を生成する。読み出しでは、２ｋ個の状態を区別することが可能な２
ｋ－１種類の参照電位を準備するとよい。センスアンプを１つ設けて２ｋ－１回の比較を
行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回
数をｋ回に減らすことも可能である。ソース線ＳＬを駆動する読み出し方式では、センス
アンプを２ｋ－１個設けて、１回の比較で読み出すこともできる。また、複数個のセンス
アンプを設けて、複数回の比較を行う構成も可能である。Generally, in a memory cell with a value of 2k (k is an integer greater than or equal to 1), the memory capacity is k times as large as that in a case with a binary value. In writing, 2k types of write potentials that determine the potential of node A are prepared, and 2k states are generated. For readout, 2k states can be distinguished.
It is preferable to preparek -1 types of reference potentials. It is possible to read by providing one sense amplifier and performing 2k −1 comparisons. Furthermore, by feeding back the comparison results, it is possible to reduce the number of comparisons to k times. In the read method that drives the source line SL, 2k −1 sense amplifiers may be provided and read can be performed by one comparison. It is also possible to provide a configuration in which multiple sense amplifiers are provided to perform multiple comparisons.
本実施の形態に係る半導体装置は、トランジスタ２０２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の記憶装置として用いることが可能である。The semiconductor device according to this embodiment can retain information for an extremely long time due to the low off-state current characteristics of the
また、トランジスタ２０２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。
これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動
作に起因する動作速度の低下を抑制することができる。In addition, since information is written by the switching operation of the
It does not require high voltage and there is no problem of element deterioration. Furthermore, since information is written and erased by turning on and off the transistors, high-speed operation can be easily realized. Also,
Information can be directly rewritten by controlling the potential input to the transistor.
This eliminates the need for an erase operation that is required in a flash memory or the like, and can suppress a decrease in operating speed caused by the erase operation.
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。Further, since a transistor using a material other than an oxide semiconductor can operate at a sufficiently high speed, by using the transistor, it is possible to read out stored contents at high speed.
また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくす
ることができる。よって、半導体装置の小型化、高集積化を図ることができる。また、書
き込み動作において、フローティングとなるノードの電位を直接制御することができるの
で、多値型のメモリに要求される高精度の半導体装置のしきい値電圧制御を容易に行うこ
とができる。また、これにより、多値型のメモリに要求される書き込み後の状態確認を省
くこともできるので、その場合は書き込みに掛かる時間を短縮することができる。Furthermore, since the semiconductor device according to this embodiment is of a multilevel type, the storage capacity per area can be increased. Therefore, the semiconductor device can be made smaller and more highly integrated. In addition, since the potential of a floating node can be directly controlled in a write operation, it is possible to easily control the threshold voltage of a semiconductor device with high precision required for a multilevel memory. Furthermore, this also makes it possible to omit the post-write status check required for multivalued memories, so in that case, the time required for writing can be shortened.
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明
する。(Embodiment 3)
In this embodiment, a circuit configuration and operation of a semiconductor device according to one embodiment of the present invention will be described.
本実施の形態では、図１６に示した記憶素子の回路構成を用いて、実施の形態２とは異な
る読み出し動作を行う場合を示す。なお、図１６において、容量素子２０５は有さない場
合もある。記憶素子は多値型であり、４値型の場合を説明する。メモリセル２００の４状
態をデータ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”とし、その時のノードＡの
電位をＶ００、Ｖ０１、Ｖ１０、Ｖ１１（Ｖ００＜Ｖ０１＜Ｖ１０＜Ｖ１１）とする。In this embodiment, a case is shown in which a read operation different from that in
メモリセル２００へ書き込みを行う場合、ソース線ＳＬを０［Ｖ］、ワード線ＷＬを０［
Ｖ］、ビット線ＢＬを０［Ｖ］、第２信号線Ｓ２を２［Ｖ］とする。データ”００ｂ”を
書き込む場合には、第１信号線Ｓ１をＶ００［Ｖ］とする。データ”０１ｂ”を書き込む
場合には、第１信号線Ｓ１をＶ０１［Ｖ］とする。データ”１０ｂ”を書き込む場合には
、第１信号線Ｓ１をＶ１０［Ｖ］とする。データ”１１ｂ”を書き込む場合には、第１信
号線Ｓ１をＶ１１［Ｖ］とする。このとき、トランジスタ２０３はオフ状態、トランジス
タ２０２はオン状態となる。なお、書き込み終了にあたっては、第１信号線Ｓ１の電位が
変化する前に、第２信号線Ｓ２を０［Ｖ］として、トランジスタ２０２をオフ状態にする
。When writing to the
V], the bit line BL is set to 0 [V], and the second signal line S2 is set to 2 [V]. When writing data "00b", the first signal line S1 is set to V00 [V]. When writing data "01b", the first signal line S1 is set to V01 [V]. When writing data "10b", the first signal line S1 is set to V10 [V]. When writing data "11b", the first signal line S1 is set to V11 [V]. At this time, the
その結果、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”書き込み後にはトラ
ンジスタ２０１のゲート電極に接続されるノード（以下、ノードＡ）の電位がそれぞれ、
約Ｖ００［Ｖ］、約Ｖ０１［Ｖ］、約Ｖ１０［Ｖ］、約Ｖ１１［Ｖ］となる。ノードＡに
は、第１信号線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ２０２のオフ電流
が極めて小さい、あるいは実質０であることから、トランジスタ２０１のゲート電極の電
位は長時間にわたって保持される。As a result, after writing data "00b", "01b", "10b", and "11b", the potential of the node connected to the gate electrode of the transistor 201 (hereinafter referred to as node A) becomes
They are approximately V00 [V], approximately V01 [V], approximately V10 [V], and approximately V11 [V]. Charges corresponding to the potential of the first signal line S1 are accumulated in the node A, but since the off-state current of the
次に、メモリセル２００の読み出しを行う場合は、ソース線ＳＬを０［Ｖ］、ワード線Ｗ
ＬをＶＤＤ、第２信号線Ｓ２を０［Ｖ］、第１信号線Ｓ１を０［Ｖ］とし、ビット線ＢＬ
に接続されている読み出し回路２１１を動作状態とする。このとき、トランジスタ２０３
はオン状態、トランジスタ２０２はオフ状態となる。Next, when reading the
L is VDD, the second signal line S2 is 0 [V], the first signal line S1 is 0 [V], and the bit line BL
The
is in the on state, and the
その結果、メモリセル２００の状態に応じて、メモリセル２００のソース線ＳＬと対応す
るビット線ＢＬ間の実効的な抵抗値が決まる。ノードＡの電位が高いほど、実効的な抵抗
値は低くなる。読み出し回路は、この抵抗値の違いから生じる電位の違いから、データ”
００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”を読み出すことができる。なお、ノード
Ａの電位が最も低い状態”００ｂ”以外は、トランジスタ２０１はオン状態となるのが好
適である。As a result, the effective resistance value between the source line SL of the
00b", "01b", "10b", and "11b" can be read out. Note that it is preferable that the
図２６に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図の他の一例を示す。FIG. 26 shows another example of a block circuit diagram of a semiconductor device according to one embodiment of the present invention having a memory capacity of m×n bits.
図２６に示す半導体装置は、ｍ本のワード線ＷＬ及び第２信号線Ｓ２と、ｎ本のビット線
ＢＬ及び第１信号線Ｓ１と、複数のメモリセル２００（１、１）～２００（ｍ、ｎ）が縦
ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルア
レイ２１０と、読み出し回路２１１や、第１信号線駆動回路２１２や、第２信号線及びワ
ード線の駆動回路２１３や、電位生成回路２１４といった周辺回路によって構成されてい
る。他の周辺回路として、リフレッシュ回路等が設けられてもよい。The semiconductor device shown in FIG. 26 includes m word lines WL and second signal lines S2, n bit lines BL and first signal lines S1, and a plurality of memory cells 200(1,1) to 200(m). , n) arranged in a matrix of m cells (rows) x n cells (columns) (m and n are natural numbers), a
各メモリセル例えば、メモリセル２００（ｉ、ｊ）を考える。ここで、ｉは１以上ｍ以下
の整数、ｊは１以上ｎ以下の整数とする。メモリセル２００（ｉ、ｊ）は、ビット線ＢＬ
（ｊ）、第１信号線Ｓ１（ｊ）、ワード線ＷＬ（ｉ）及び第２信号線Ｓ２（ｉ）、ソース
配線にそれぞれ接続されている。ソース配線にはソース線電位Ｖｓ（たとえば０［Ｖ］）
が印加される。また、ビット線ＢＬ（１）～ＢＬ（ｎ）は読み出し回路２１１に、第１信
号線Ｓ１（１）～Ｓ１（ｎ）は第１信号線駆動回路２１２に、ワード線ＷＬ（１）～ＷＬ
（ｍ）及び第２信号線Ｓ２（１）～Ｓ２（ｍ）は第２信号線及びワード線の駆動回路２１
３にそれぞれ接続されている。Consider each memory cell, for example, memory cell 200(i,j). Here, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less. The memory cell 200 (i, j) is connected to the bit line BL
(j), the first signal line S1(j), the word line WL(i), the second signal line S2(i), and the source wiring, respectively. The source wiring has a source line potential Vs (for example, 0 [V])
is applied. Further, the bit lines BL(1) to BL(n) are connected to the
(m) and second signal lines S2(1) to S2(m) are the second signal line and word line drive circuit 21.
3 are connected to each other.
なお、電位生成回路２１４、第２信号線及びワード線の駆動回路２１３、第１信号線駆動
回路２１２の構成は、例えば、図２１の構成、図１８の構成及び図１９の構成と同様の構
成とすることができる。Note that the configurations of the
図２７には読み出し回路２２１の一例を示す。読み出し回路２２１は、センスアンプ回路
、参照セル２２５、論理回路２２９、マルチプレクサ（ＭＵＸ２）、フリップフロップ回
路ＦＦ０、ＦＦ１、ＦＦ２、バイアス回路２２３などを有する。参照セル２２５はトラン
ジスタ２１６、トランジスタ２１７、トランジスタ２１８を有する。参照セル２２５が有
するトランジスタ２１６、２１７、２１８はメモリセルが有するトランジスタ２０１、２
０２、２０３にそれぞれ対応し、メモリセルと同じ回路構成を有する。トランジスタ２１
６及びトランジスタ２１８は、酸化物半導体以外の材料を用いて形成されており、トラン
ジスタ２１７は酸化物半導体を用いて形成されているのが好適である。また、メモリセル
が容量素子２０５を有する場合には、参照セル２２５も容量素子を有するのが好適である
。バイアス回路２２３の２つの出力端子は、それぞれスイッチを介してビット線ＢＬ及び
参照セル２２５が有するトランジスタ２１８のドレイン電極に接続される。また、バイア
ス回路２２３の出力端子は、センスアンプ回路の入力端子に接続される。センスアンプ回
路の出力端子は、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２に接続される。フリップ
フロップ回路ＦＦ０、ＦＦ１、ＦＦ２の出力端子は、論理回路２２９の入力端子と接続さ
れる。マルチプレクサ（ＭＵＸ２）には信号ＲＥ０、ＲＥ１、ＲＥ２、及び参照電位Ｖｒ
ｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２、ＧＮＤが入力される。マルチプレクサ（ＭＵＸ２）の
出力端子は、参照セル２２５が有するトランジスタ２１７のソース電極またはドレイン電
極の一方に接続されている。また、ビット線ＢＬおよび参照セル２２５が有するトランジ
スタ２１８のドレイン電極はスイッチを介して配線Ｖｐｃに接続される。なお、上記スイ
ッチは、信号ΦＡによって制御される。FIG. 27 shows an example of the
02 and 203, respectively, and have the same circuit configuration as the memory cell. transistor 21
6 and the
ef0, Vref1, Vref2, and GND are input. The output terminal of the multiplexer (MUX2) is connected to either the source electrode or the drain electrode of the
読み出し回路２２１は、メモリセルから出力された電位と参照セル２２５から出力された
電位を比較して、メモリセルと参照セル２２５のコンダクタンスを比較する構成である。
本構成はセンスアンプ回路を１つ有し、４つの状態を読み出すために３回の比較を行うこ
ととする。つまり、３種類の参照電位に対して、それぞれメモリセルと参照セル２２５の
コンダクタンスを比較する。３回の比較は、信号ＲＥ０、ＲＥ１、ＲＥ２、及びΦＡによ
って制御される。マルチプレクサ（ＭＵＸ２）は、信号ＲＥ０、ＲＥ１、ＲＥ２の値に応
じて、３種類の参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２、または、ＧＮＤのいずれ
かを選択する。マルチプレクサ（ＭＵＸ２）の振る舞いを表３に示す。また、フリップフ
ロップ回路ＦＦ０、ＦＦ１、ＦＦ２は、それぞれ、信号ＲＥ０、ＲＥ１、ＲＥ２によって
制御され、センスアンプの出力信号ＳＡ＿ＯＵＴの値を格納する。The
This configuration has one sense amplifier circuit and performs three comparisons to read out four states. That is, the conductances of the memory cell and the
参照電位は、Ｖ００＜Ｖｒｅｆ０＜Ｖ０１＜Ｖｒｅｆ１＜Ｖ１０＜Ｖｒｅｆ２＜Ｖ１１と
なるように値を決める。このようにすることで、３回の比較の結果、４つの状態を読み出
すことができる。データ”００ｂ”の場合には、ＦＦ０、ＦＦ１、ＦＦ２の値が”０”、
”０”、”０”、データ”０１ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”
０”、”０”、データ”１０ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”１
”、”０”、データ”１１ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”１”
、”１”となる。このように、メモリセルの状態を３ビットのデジタル信号として読み出
すことができる。その後、表２に示す論理値表で表される論理回路２２９を用いて、２ビ
ットのデータＤＯが生成され、読み出し回路から出力される。The value of the reference potential is determined so that V00<Vref0<V01<Vref1<V10<Vref2<V11. By doing this, four states can be read out as a result of three comparisons. In the case of data "00b", the values of FF0, FF1, FF2 are "0",
"0", "0", if the data is "01b", the values of FF0, FF1, FF2 are "1", "
0", "0", and in the case of data "10b", the values of FF0, FF1, FF2 are "1", "1"
”, “0”, in the case of data “11b”, the values of FF0, FF1, FF2 are “1”, “1”
, becomes "1". In this way, the state of the memory cell can be read out as a 3-bit digital signal. Thereafter, 2-bit data DO is generated using the
なお、図２７に示した読み出し回路では、信号ＲＥがデアサートさると、ビット線ＢＬ及
び参照セル２２５を配線Ｖｐｃに接続しプリチャージを行う。信号ＲＥがアサートされる
と、ビット線ＢＬとバイアス回路２２３、参照セル２２５とバイアス回路２２３がそれぞ
れ導通する。Note that in the read circuit shown in FIG. 27, when the signal RE is deasserted, the bit line BL and the
なお、プリチャージは行わなくても良い。本回路では、センスアンプ回路に入力する二つ
の信号を生成する回路同士の構成を、極力同じにするのが好適である。例えば、参照セル
２２５とメモリセルで対応するトランジスタを同じ構成とするのが好適である。対応する
バイアス回路２２３やスイッチも同じ構成とするのが好適である。Note that precharging does not need to be performed. In this circuit, it is preferable that the configurations of the circuits that generate the two signals input to the sense amplifier circuit be made as similar as possible. For example, it is preferable that corresponding transistors in the
書き込み動作のタイミングチャートは図２５（Ａ）と同様である。読み出し動作のタイミ
ングチャートの一例を図２８に示す。図に示すのは、メモリセルからデータ”１０ｂ”を
読み出す場合のタイミングチャートである。信号ＲＥ０、ＲＥ１、ＲＥ２がアサートされ
る期間では、それぞれマルチプレクサ（ＭＵＸ２）の出力ＭＵＸ２＿ＯＵＴにＶｒｅｆ０
、Ｖｒｅｆ１、Ｖｒｅｆ２が入力される。各期間の前半は信号ΦＡがアサートされ、参照
セル２２５のトランジスタのノードＢに所定の電位が印加される。各期間の後半は信号Φ
Ａがデアサートされ、参照セル２２５のトランジスタのノードＢに所定の電位が保持され
るとともに、参照セル２２５が有するトランジスタ２１８のドレイン電極がバイアス回路
２２３に接続される。そして、センスアンプ回路での比較結果が、フリップフロップ回路
ＦＦ０、ＦＦ１、ＦＦ２にそれぞれ格納される。メモリセルのデータが”１０ｂ”の場合
には、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２の値は”１”、”１”、”０”とな
る。なお、第１信号線Ｓ１、第２信号線Ｓ２は０［Ｖ］である。The timing chart of the write operation is similar to that shown in FIG. 25(A). FIG. 28 shows an example of a timing chart of a read operation. What is shown in the figure is a timing chart when reading data "10b" from a memory cell. During the period in which the signals RE0, RE1, and RE2 are asserted, Vref0 is applied to the output MUX2_OUT of the multiplexer (MUX2), respectively.
, Vref1, and Vref2 are input. In the first half of each period, the signal ΦA is asserted, and a predetermined potential is applied to the node B of the transistor of the
A is deasserted, a predetermined potential is held at node B of the transistor of the
次に、図２０に示した形態とは異なる読み出し回路および読み出し方法について説明する
。Next, a readout circuit and a readout method different from that shown in FIG. 20 will be described.
図２９には読み出し回路２３１の一例を示す。読み出し回路２３１は、センスアンプ回路
、複数の参照セル（参照セル２２５ａ、参照セル２２５ｂ、参照セル２２５ｃ）、論理回
路２２９、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２、バイアス回路２２３などを有
する。FIG. 29 shows an example of the
複数の参照セルは、それぞれトランジスタ２１６、トランジスタ２１７、トランジスタ２
１８を有する。トランジスタ２１６、２１７、２１８はメモリセル２００が有するトラン
ジスタ２０１、２０２、２０３にそれぞれ対応し、メモリセル２００と同じ回路構成を有
する。トランジスタ２１６及びトランジスタ２１８は、酸化物半導体以外の材料を用いて
形成されており、トランジスタ２１７は酸化物半導体を用いて形成されていることが好ま
しい。また、メモリセルが容量素子２０５を有する場合には、参照セルも容量素子を有す
ることが好ましい。バイアス回路２２３の２つの出力端子は、それぞれスイッチを介して
ビット線ＢＬ及び複数の参照セルが有するトランジスタ２１８のドレイン電極に接続され
る。また、バイアス回路２２３の出力端子は、センスアンプ回路の入力端子に接続される
。センスアンプ回路の出力端子は、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２に接続
される。フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２の出力端子は、論理回路２２９の
入力端子と接続される。また、ビット線ＢＬおよび複数の参照セルが有するトランジスタ
２１８のドレイン電極はスイッチを介して配線Ｖｐｃに接続される。なお、上記スイッチ
は、リードイネーブル信号（ＲＥ信号）によって制御される。The plurality of reference cells are
It has 18.
読み出し回路２３１は、メモリセルから出力された電位と参照セル２２５から出力された
電位を比較して、メモリセルと複数の参照セルのコンダクタンスを比較する構成である。
本構成はセンスアンプ回路を１つ有し、４つの状態を読み出すために３回の比較を行うこ
ととする。つまり、メモリセルと３つの参照セルのコンダクタンスをそれぞれ比較する。
３回の比較は、信号ＲＥ０、ＲＥ１、ＲＥ２によって制御される。３つの参照セルは、ト
ランジスタ２１６のゲート電極がトランジスタ２１７を介して、Ｖｒｅｆ０、Ｖｒｅｆ１
、Ｖｒｅｆ２がそれぞれ入力されている。読み出しを行う前に、信号ΦＡをアサートし、
すべてのトランジスタ２１７をオン状態とし、参照セルへの書き込みを行っておく。参照
セルへの書き込みは、読み出し動作前に一度行っておけば良い。勿論、数回の読み出しに
一回、あるいは毎回行っても構わない。また、フリップフロップ回路ＦＦ０、ＦＦ１、Ｆ
Ｆ２は、それぞれ、信号ＲＥ０、ＲＥ１、ＲＥ２によって制御され、センスアンプの出力
信号ＳＡ＿ＯＵＴの値を格納する。The
This configuration has one sense amplifier circuit and performs three comparisons to read out four states. That is, the conductances of the memory cell and three reference cells are compared.
The three comparisons are controlled by signals RE0, RE1, RE2. The three reference cells have the gate electrode of the
, Vref2 are respectively input. Before reading, assert the signal ΦA,
All
F2 is controlled by signals RE0, RE1, and RE2, respectively, and stores the value of the sense amplifier output signal SA_OUT.
参照電位は、Ｖ００＜Ｖｒｅｆ０＜Ｖ０１＜Ｖｒｅｆ１＜Ｖ１０＜Ｖｒｅｆ２＜Ｖ１１と
なるように値を決める。このようにすることで、３回の比較の結果、４つの状態を読み出
すことができる。データ”００ｂ”の場合には、ＦＦ０、ＦＦ１、ＦＦ２の値が”０”、
”０”、”０”、データ”０１ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”
０”、”０”、データ”１０ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”１
”、”０”、データ”１１ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”１”
、”１”となる。このように、メモリセルの状態を３ビットのデジタル信号として読み出
すことができる。その後、表２に示す論理値表で表される論理回路２２９を用いて、２ビ
ットのデータＤＯが生成され、読み出し回路から出力される。The value of the reference potential is determined so that V00<Vref0<V01<Vref1<V10<Vref2<V11. By doing this, four states can be read out as a result of three comparisons. In the case of data "00b", the values of FF0, FF1, FF2 are "0",
"0", "0", if the data is "01b", the values of FF0, FF1, FF2 are "1", "
0", "0", and in the case of data "10b", the values of FF0, FF1, FF2 are "1", "1"
”, “0”, in the case of data “11b”, the values of FF0, FF1, FF2 are “1”, “1”
, becomes "1". In this way, the state of the memory cell can be read out as a 3-bit digital signal. Thereafter, 2-bit data DO is generated using the
なお、図２９に示した読み出し回路では、ＲＥ信号がデアサートされると、ビット線ＢＬ
及び参照セルをＶｐｃに接続しプリチャージを行う。ＲＥ信号がアサートされると、ビッ
ト線ＢＬとバイアス回路２２３、参照セルとバイアス回路２２３がそれぞれ導通する。Note that in the readout circuit shown in FIG. 29, when the RE signal is deasserted, the bit line BL
Then, the reference cell is connected to Vpc and precharge is performed. When the RE signal is asserted, the bit line BL and the
なお、プリチャージは行わなくても良い。本回路では、センスアンプ回路に入力する二つ
の信号を生成する回路同士の構成を、極力同じにするのが好適である。例えば、参照セル
とメモリセルで対応するトランジスタを同じ構成とするのが好適である。対応するバイア
ス回路２２３やスイッチも同じ構成とするのが好適である。Note that precharging does not need to be performed. In this circuit, it is preferable that the configurations of the circuits that generate the two signals input to the sense amplifier circuit be made as similar as possible. For example, it is preferable that corresponding transistors in the reference cell and the memory cell have the same configuration. It is preferable that the
書き込み動作のタイミングチャートは図２５（Ａ）と同様である。読み出し動作のタイミ
ングチャートの一例を図３０に示す。図に示すのは、メモリセルからデータ”１０ｂ”を
読み出す場合のタイミングチャートである。ＲＥ０、ＲＥ１、ＲＥ２がアサートされる期
間では、それぞれ、参照セル２２５ａ、参照セル２２５ｂ、参照セル２２５ｃが選択され
バイアス回路２２３に接続される。そして、センスアンプ回路での比較結果が、フリップ
フロップ回路ＦＦ０、ＦＦ１、ＦＦ２にそれぞれ格納される。メモリセルのデータが”１
０ｂ”の場合には、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２の値は”１”、”１”
、”０”となる。なお、第１信号線Ｓ１、第２信号線Ｓ２は０［Ｖ］である。The timing chart of the write operation is similar to that shown in FIG. 25(A). FIG. 30 shows an example of a timing chart of a read operation. What is shown in the figure is a timing chart when reading data "10b" from a memory cell. During periods when RE0, RE1, and RE2 are asserted,
0b”, the values of flip-flop circuits FF0, FF1, and FF2 are “1” and “1”.
, becomes "0". Note that the first signal line S1 and the second signal line S2 are at 0 [V].
具体的な動作電位（電圧）の一例を示す。例えば、トランジスタ２０１のしきい値電圧を
約０．３Ｖ、電源電位をＶＤＤ＝２Ｖとし、Ｖ１１＝１．６Ｖ、Ｖ１０＝１．２Ｖ、Ｖ０
１＝０．８Ｖ、Ｖ００＝０Ｖ、及びＶｒｅｆ０＝０．６Ｖ、Ｖｒｅｆ１＝１．０Ｖ、Ｖｒ
ｅｆ２＝１．４Ｖ、とすることができる。電位Ｖｐｃは例えば、０Ｖとするとよい。An example of a specific operating potential (voltage) is shown below. For example, the threshold voltage of the
1=0.8V, V00=0V, and Vref0=0.6V, Vref1=1.0V, Vr
It can be set as ef2=1.4V. The potential Vpc is preferably set to 0V, for example.
また、本実施の形態では、第１信号線Ｓ１をビット線ＢＬ方向（列方向）に配置し、第２
信号線Ｓ２をワード線ＷＬ方向（行方向）に配置する構成としたが、必ずしもこれに限ら
れるものではない。例えば、第１信号線Ｓ１をワード線ＷＬ方向（行方向）に配置し、第
２信号線Ｓ２をビット線ＢＬ方向（列方向）に配置する構成としてもよい。その場合、第
１の信号線Ｓ１が接続される駆動回路及び第２の信号線Ｓ２が接続される駆動回路は適宜
配置すればよい。Further, in this embodiment, the first signal line S1 is arranged in the bit line BL direction (column direction), and the second
Although the signal line S2 is arranged in the word line WL direction (row direction), it is not necessarily limited to this. For example, the first signal line S1 may be arranged in the word line WL direction (row direction), and the second signal line S2 may be arranged in the bit line BL direction (column direction). In that case, the drive circuit to which the first signal line S1 is connected and the drive circuit to which the second signal line S2 is connected may be appropriately arranged.
本実施の形態では、４値のメモリセルの動作、つまり、１つのメモリセルに４つの異なる
状態のいずれかを書き込み、また、読み出す場合について説明したが、回路構成を適宜変
更することで、ｎ値のメモリセルの動作、つまり、任意のｎの異なる状態のいずれか（ｎ
は２以上の整数）の書き込み及び読み出しが可能である。In this embodiment, the operation of a four-level memory cell, that is, the case where one of four different states is written to and read from one memory cell, has been described. However, by appropriately changing the circuit configuration, n The operation of a memory cell for a value, i.e., any n different states (n
is an integer greater than or equal to 2) can be written and read.
例えば、８値のメモリセルでは、２値の場合と比較して、メモリ容量は３倍となる。書き
込みでは、ノードＡの電位を決める書き込み電位を８種類準備して、８つの状態を生成す
る。読み出しでは、８つの状態を区別することが可能な７種類の参照電位を準備する。読
み出しでは、センスアンプを１つ設け、７回の比較を行って読み出すことが可能である。
また、比較結果をフィードバックすることで、比較回数を３回に減らすことも可能である
。ソース線ＳＬを駆動する読み出し方式では、センスアンプを７つ設けることにより、１
回の比較で読み出すこともできる。また、複数個のセンスアンプを設けて複数回の比較を
行う構成も可能である。For example, in an 8-level memory cell, the memory capacity is three times that of a 2-level memory cell. In writing, eight types of write potentials that determine the potential of node A are prepared to generate eight states. For reading, seven types of reference potentials that can distinguish eight states are prepared. For reading, it is possible to provide one sense amplifier and perform seven comparisons for reading.
Furthermore, by feeding back the comparison results, it is possible to reduce the number of comparisons to three. In the read method that drives the source line SL, by providing seven sense amplifiers, one
It can also be read by comparing times. Furthermore, a configuration in which a plurality of sense amplifiers are provided and comparison is performed multiple times is also possible.
一般に、２ｋ（ｋは１以上の整数）値のメモリセルでは、２値の場合と比較して、メモリ
容量はｋ倍となる。書き込みでは、ノードＡの電位を決める書き込み電位を２ｋ種類準備
して、２ｋ個の状態を生成する。読み出しでは、２ｋ個の状態を区別することが可能な２
ｋ－１種類の参照電位を準備するとよい。センスアンプを１つ設けて２ｋ－１回の比較を
行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回
数をｋ回に減らすことも可能である。ソース線ＳＬを駆動する読み出し方式では、センス
アンプを２ｋ－１個設けて、１回の比較で読み出すこともできる。また、複数個のセンス
アンプを設けて、複数回の比較を行う構成も可能である。Generally, in a memory cell with a value of 2k (k is an integer greater than or equal to 1), the memory capacity is k times as large as that in a case with a binary value. In writing, 2k types of write potentials that determine the potential of node A are prepared, and 2k states are generated. For readout, 2k states can be distinguished.
It is preferable to preparek -1 types of reference potentials. It is possible to read by providing one sense amplifier and performing 2k −1 comparisons. Furthermore, by feeding back the comparison results, it is possible to reduce the number of comparisons to k times. In the read method that drives the source line SL, 2k −1 sense amplifiers may be provided and read can be performed by one comparison. It is also possible to provide a configuration in which multiple sense amplifiers are provided to perform multiple comparisons.
本実施の形態に係る半導体装置は、トランジスタ２０２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の記憶装置として用いることが可能である。The semiconductor device according to this embodiment can retain information for an extremely long time due to the low off-state current characteristics of the
また、トランジスタ２０２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。
これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動
作に起因する動作速度の低下を抑制することができる。In addition, since information is written by the switching operation of the
It does not require high voltage and there is no problem of element deterioration. Furthermore, since information is written and erased by turning on and off the transistors, high-speed operation can be easily realized. Also,
Information can be directly rewritten by controlling the potential input to the transistor.
This eliminates the need for an erase operation that is required in a flash memory or the like, and can suppress a decrease in operating speed caused by the erase operation.
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。Further, since a transistor using a material other than an oxide semiconductor can operate at a sufficiently high speed, by using the transistor, it is possible to read out stored contents at high speed.
また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくす
ることができる。よって、半導体装置の小型化、高集積化を図ることができる。また、書
き込み動作において、フローティングとなるノードの電位を直接制御することができるの
で、多値型のメモリに要求される高精度の半導体装置のしきい値電圧制御を容易に行うこ
とができる。また、これにより、多値型のメモリに要求される書き込み後の状態確認を省
くこともできるので、その場合は書き込みに掛かる時間を短縮することができる。Furthermore, since the semiconductor device according to this embodiment is of a multilevel type, the storage capacity per area can be increased. Therefore, the semiconductor device can be made smaller and more highly integrated. In addition, since the potential of a floating node can be directly controlled in a write operation, it is possible to easily control the threshold voltage of a semiconductor device with high precision required for a multilevel memory. Furthermore, this also makes it possible to omit the post-write status check required for multivalued memories, so in that case, the time required for writing can be shortened.
（実施の形態４）
本実施の形態では、実施の形態２及び３とは異なる半導体装置の回路構成及び動作の一例
について説明する。(Embodiment 4)
In this embodiment, an example of the circuit configuration and operation of a semiconductor device that is different from those in
半導体装置が有するメモリセルの回路図の一例を図３１に示す。図３１に示すメモリセル
２４０は、ソース線ＳＬと、ビット線ＢＬと、第１信号線Ｓ１と、第２信号線Ｓ２と、ワ
ード線ＷＬと、トランジスタ２０１と、トランジスタ２０２と、容量素子２０４とから構
成されている。トランジスタ２０１は、酸化物半導体以外の材料を用いて形成されており
、トランジスタ２０２は酸化物半導体を用いて形成されている。FIG. 31 shows an example of a circuit diagram of a memory cell included in a semiconductor device. The
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはド
レイン電極の一方と、容量素子２０４の一方の電極とは、電気的に接続されている。また
、ソース線ＳＬと、トランジスタ２０１のソース電極とは、電気的に接続され、ビット線
ＢＬと、トランジスタ２０１のドレイン電極とは、電気的に接続され、第１信号線Ｓ１と
、トランジスタ２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、
第２信号線Ｓ２と、トランジスタ２０２のゲート電極とは、電気的に接続され、ワード線
ＷＬと、容量素子２０４の他方の電極とは、電気的に接続されている。Here, the gate electrode of the
The second signal line S2 and the gate electrode of the
次に、図３１に示すメモリセル２４０の動作について説明する。ここでは、４値型の場合
を説明する。メモリセル２４０の４状態をデータ”００ｂ”、”０１ｂ”、”１０ｂ”、
”１１ｂ”とし、その時のノードＡの電位をそれぞれＶ００、Ｖ０１、Ｖ１０、Ｖ１１（
Ｖ００＜Ｖ０１＜Ｖ１０＜Ｖ１１）とする。Next, the operation of
"11b", and the potential of node A at that time is V00, V01, V10, V11 (
V00<V01<V10<V11).
メモリセル２４０へ書き込みを行う場合、ソース線ＳＬを０［Ｖ］、ワード線ＷＬを０［
Ｖ］、ビット線ＢＬを０［Ｖ］、第２信号線Ｓ２をＶＤＤとする。データ”００ｂ”を書
き込む場合には、第１信号線Ｓ１をＶ００［Ｖ］とする。データ”０１ｂ”を書き込む場
合には、第１信号線Ｓ１をＶ０１［Ｖ］とする。データ”１０ｂ”を書き込む場合には、
第１信号線Ｓ１をＶ１０［Ｖ］とする。データ”１１ｂ”を書き込む場合には、第１信号
線Ｓ１をＶ１１［Ｖ］とする。このとき、トランジスタ２０１はオフ状態、トランジスタ
２０２はオン状態となる。なお、書き込み終了にあたっては、第１信号線Ｓ１の電位が変
化する前に、第２信号線Ｓ２を０［Ｖ］として、トランジスタ２０２をオフ状態にする。When writing to the
V], the bit line BL is set to 0 [V], and the second signal line S2 is set to VDD. When writing data "00b", the first signal line S1 is set to V00 [V]. When writing data "01b", the first signal line S1 is set to V01 [V]. When writing data “10b”,
The first signal line S1 is set to V10 [V]. When writing data "11b", the first signal line S1 is set to V11 [V]. At this time, the
その結果、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”書き込み後（ワード
線ＷＬ電位を０［Ｖ］とする）にはトランジスタ２０１のゲート電極に接続されるノード
（以下、ノードＡ）の電位がそれぞれ、約Ｖ００［Ｖ］、約Ｖ０１［Ｖ］、約Ｖ１０［Ｖ
］、約Ｖ１１［Ｖ］となる。ノードＡには、第１信号線Ｓ１の電位に応じた電荷が蓄積さ
れるが、トランジスタ２０２のオフ電流が極めて小さい、あるいは実質０であることから
、トランジスタ２０１のゲート電極の電位は長時間にわたって保持される。As a result, after writing the data "00b", "01b", "10b", and "11b" (setting the word line WL potential to 0 [V]), the node (hereinafter referred to as the node) connected to the gate electrode of the
], approximately V11 [V]. Charges corresponding to the potential of the first signal line S1 are accumulated in the node A, but since the off-state current of the
メモリセル２４０の読み出しを行う場合は、ソース線ＳＬを０［Ｖ］、第２信号線Ｓ２を
０［Ｖ］、第１信号線Ｓ１を０［Ｖ］とし、ビット線ＢＬに接続されている読み出し回路
を動作状態とする。このとき、トランジスタ２０２は、オフ状態となる。When reading the
そして、ワード線ＷＬをＶ＿ＷＬ［Ｖ］とする。メモリセル２４０のノードＡの電位は、
ワード線ＷＬの電位に依存し、ワード線ＷＬの電位が高いほど、メモリセル２４０のノー
ドＡの電位も高くなる。例えば、異なる４状態のメモリセルに対して、ワード線ＷＬの電
位を低電位から高電位へと変化させると、データ”１１ｂ”のメモリセルのトランジスタ
２０１が最初にオン状態となり、続いて、データ”１０ｂ”、”０１ｂ”、”００ｂ”の
メモリセルが順にオン状態となる。これは、ワード線ＷＬ電位を適切に選択することで、
メモリセルの状態（つまり、メモリセルのデータ）が識別可能であることを意味する。ワ
ード線ＷＬの電位を適切に選択すると、トランジスタ２０１がオン状態のメモリセルは低
抵抗状態となり、トランジスタ２０１がオフ状態のメモリセルは高抵抗状態となるから、
この抵抗状態を読み出し回路によって区別することで、データ”００ｂ”、”０１ｂ”、
”１０ｂ”、”１１ｂ”を読み出すことができる。Then, the word line WL is set to V_WL[V]. The potential of node A of
Depending on the potential of the word line WL, the higher the potential of the word line WL, the higher the potential of the node A of the
This means that the state of the memory cell (that is, the data in the memory cell) can be identified. If the potential of the word line WL is appropriately selected, a memory cell in which the
By distinguishing this resistance state by a readout circuit, data “00b”, “01b”,
"10b" and "11b" can be read.
図３２に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図の他の一例を示す。FIG. 32 shows another example of a block circuit diagram of a semiconductor device according to one embodiment of the present invention having a memory capacity of m×n bits.
図３２に示す半導体装置は、ｍ本のワード線ＷＬ及び第２信号線Ｓ２と、ｎ本のビット線
ＢＬ及び第１信号線Ｓ１と、複数のメモリセル２４０（１、１）～２４０（ｍ、ｎ）が縦
ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルア
レイ２１０と、読み出し回路２３１や、第１信号線駆動回路２１２や、第２信号線及びワ
ード線の駆動回路２２３や、電位生成回路２１４といった周辺回路によって構成されてい
る。他の周辺回路として、リフレッシュ回路等が設けられてもよい。The semiconductor device shown in FIG. 32 includes m word lines WL and second signal lines S2, n bit lines BL and first signal lines S1, and a plurality of memory cells 240(1,1) to 240(m). , n) arranged in a matrix of m cells (rows) x n cells (columns) (m and n are natural numbers), a
各メモリセル例えば、メモリセル２４０（ｉ、ｊ）を考える。ここで、ｉは１以上ｍ以下
の整数、ｊは１以上ｎ以下の整数）。メモリセル２４０（ｉ、ｊ）は、ビット線ＢＬ（ｊ
）、第１信号線Ｓ１（ｊ）、ワード線ＷＬ（ｉ）及び第２信号線Ｓ２（ｉ）、ソース配線
ＳＬにそれぞれ接続されている。ソース配線ＳＬにはソース線電位Ｖｓ（たとえば０［Ｖ
］）が印加される。また、ビット線ＢＬ（１）～ＢＬ（ｎ）は読み出し回路２３１に、第
１信号線Ｓ１（１）～Ｓ１（ｎ）は第１信号線駆動回路２１２に、ワード線ＷＬ（１）～
ＷＬ（ｍ）及び第２信号線Ｓ２（１）～Ｓ２（ｍ）は第２信号線Ｓ２及びワード線ＷＬの
駆動回路２２３にそれぞれ接続されている。Consider each memory cell, for example, memory cell 240(i,j). Here, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less. The memory cell 240(i,j) is connected to the bit line BL(j
), the first signal line S1(j), the word line WL(i), the second signal line S2(i), and the source line SL. The source line SL has a source line potential Vs (for example, 0[V
]) is applied. Further, the bit lines BL(1) to BL(n) are connected to the
WL(m) and the second signal lines S2(1) to S2(m) are connected to the
なお、第１信号線駆動回路２１２及び電位生成回路２１４の構成はそれぞれ、図１９及び
図２１に示した構成を適用すればよい。Note that the configurations shown in FIGS. 19 and 21 may be applied to the configurations of the first signal
図３３に読み出し回路の一例を示す。読み出し回路は、センスアンプ回路、フリップフロ
ップ回路、バイアス回路２２４などを有する。バイアス回路２２４は、スイッチを介して
ビット線ＢＬに接続される。また、バイアス回路２２４は、センスアンプ回路の入力端子
に接続される。センスアンプ回路の他方の入力端子には、参照電位Ｖｒが入力される。ま
た、センスアンプ回路の出力端子は、フリップフロップ回路ＦＦ０、ＦＦ１の入力端子と
接続されている。なお、上記スイッチは、リードイネーブル信号（ＲＥ信号）によって制
御される。読み出し回路は、ビット線ＢＬと接続された、指定されたメモリセルがビット
線ＢＬに出力する電位を読み出すことによりデータを読み出すことができる。ビット線Ｂ
Ｌの電位はコンダクタンスに対応して変化する。なお、メモリセルのコンダクタンスを読
み出すとは、メモリセルを構成するトランジスタ２０１のオン状態またはオフ状態を読み
出すことをいう。FIG. 33 shows an example of a readout circuit. The readout circuit includes a sense amplifier circuit, a flip-flop circuit, a
The potential of L changes corresponding to the conductance. Note that reading the conductance of a memory cell means reading the on state or off state of the
図３３に示す読み出し回路は、一のセンスアンプ回路を有し、４つの異なる状態を識別す
るために２回の比較を行うこととする。２回の比較は、信号ＲＥ０、ＲＥ１によって制御
される。フリップフロップ回路ＦＦ０、ＦＦ１はそれぞれ信号ＲＥ０、ＲＥ１によって制
御され、センスアンプ回路の出力信号の値を格納する。フリップフロップ回路ＦＦ０の出
力はＤＯ［１］として、フリップフロップ回路ＦＦ１の出力はＤＯ［０］として、読み出
し回路から出力される。The readout circuit shown in FIG. 33 has one sense amplifier circuit and performs two comparisons to identify four different states. The two comparisons are controlled by signals RE0, RE1. Flip-flop circuits FF0 and FF1 are controlled by signals RE0 and RE1, respectively, and store the value of the output signal of the sense amplifier circuit. The output of the flip-flop circuit FF0 is output as DO[1], and the output of the flip-flop circuit FF1 is output as DO[0] from the readout circuit.
なお、図示した読み出し回路では、ＲＥ信号がデアサートされると、ビット線ＢＬを配線
Ｖｐｃに接続しプリチャージを行う。ＲＥ信号がアサートされると、ビット線ＢＬとバイ
アス回路２２４が導通する。なお、プリチャージは行わなくても良い。Note that in the illustrated readout circuit, when the RE signal is deasserted, the bit line BL is connected to the wiring Vpc and precharge is performed. When the RE signal is asserted, the bit line BL and
図３４には第２信号線Ｓ２及びワード線ＷＬの駆動回路２２３の他の一例を示す。FIG. 34 shows another example of the
図３４に示す第２信号線及びワード線の駆動回路２２３はアドレス信号ＡＤＲが入力され
ると、アドレスが指定した行（選択行）がアサートされ、それ以外の行（非選択行）はデ
アサートされる。第２信号線Ｓ２は、ＷＥ信号がアサートされるとデコーダ出力に接続さ
れ、ＷＥ信号がデアサートされるとＧＮＤに接続される。選択行のワード線ＷＬは、マル
チプレクサ（ＭＵＸ３）の出力Ｖ＿ＷＬに接続され、非選択行のワード線ＷＬはＧＮＤに
接続される。マルチプレクサ（ＭＵＸ３）は、信号ＲＥ０、ＲＥ１、ＤＯ０の値に応じて
、３種類の参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２、または、ＧＮＤのいずれかを
選択する。マルチプレクサ（ＭＵＸ３）の振る舞いを表４に示す。When the second signal line and word
３種類の参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２（Ｖｒｅｆ０＜Ｖｅｒｆ１＜Ｖｒ
ｅｆ２）について説明する。Ｖｒｅｆ０としては、ワード線ＷＬの電位として選択された
場合に、データ”００ｂ”のメモリセルのトランジスタ２０１をオフ状態とし、データ”
０１ｂ”のメモリセルのトランジスタ２０１をオン状態とする電位を選択する。また、Ｖ
ｒｅｆ１としては、ワード線ＷＬの電位として選択された場合に、データ”０１ｂ”のメ
モリセルのトランジスタ２０１をオフ状態とし、データ”１０ｂ”のメモリセルのトラン
ジスタ２０１をオン状態とする電位を選択する。また、Ｖｒｅｆ２としては、ワード線Ｗ
Ｌの電位として選択された場合に、データ”１０ｂ”のメモリセルのトランジスタ２０１
をオフ状態とし、データ”１１ｂ”のメモリセルのトランジスタ２０１をオン状態とする
電位を選択する。Three types of reference potentials Vref0, Vref1, Vref2 (Vref0<Verf1<Vr
ef2) will be explained. When Vref0 is selected as the potential of the word line WL, it turns off the
01b'' is selected to turn on the
As ref1, select a potential that, when selected as the potential of the word line WL, turns off the
When selected as the L potential, the
A potential is selected that turns off the
本読み出し回路は、２回の比較を行うことで読み出しを行う。１回目はＶｒｅｆ１を用い
て比較を行う。２回目は、Ｖｒｅｆ１を用いた比較結果ＦＦ０が”０”であればＶｒｅｆ
２を用いて比較を行い、”１”であればＶｒｅｆ０を用いて比較を行う。このようにする
ことで、４つの状態を２回の比較によって読み出すことが可能となる。This readout circuit performs readout by performing two comparisons. The first comparison is made using Vref1. The second time, if the comparison result FF0 using Vref1 is “0”, Vref
2 is used for comparison, and if it is "1", comparison is performed using Vref0. By doing so, it becomes possible to read out the four states by comparing them twice.
書き込み動作のタイミングチャートは、図２５（Ａ）と同様である。また、読み出し動作
のタイミングチャートの一例を図３５に示す。図に示すのは、メモリセルからデータ”１
０ｂ”を読み出す場合のタイミングチャートである。ＲＥ０、ＲＥ１がアサートされる期
間では、それぞれ選択されたワード線ＷＬにＶｒｅｆ１、Ｖｒｅｆ２が入力され、センス
アンプ回路での比較結果が、フリップフロップ回路ＦＦ０、ＦＦ１にそれぞれ格納される
。メモリセルのデータが”１０ｂ”の場合には、フリップフロップ回路ＦＦ０、ＦＦ１の
値は”１”、”０”となる。なお、第１信号線Ｓ１、第２信号線Ｓ２は０［Ｖ］である。The timing chart of the write operation is similar to that shown in FIG. 25(A). Further, FIG. 35 shows an example of a timing chart of a read operation. The figure shows data “1” from the memory cell.
0b'' is a timing chart. During the period in which RE0 and RE1 are asserted, Vref1 and Vref2 are input to the selected word line WL, respectively, and the comparison result in the sense amplifier circuit is read out from the flip-flop circuits FF0 and FF0. When the data of the memory cell is "10b", the values of flip-flop circuits FF0 and FF1 are "1" and "0". Line S2 is 0 [V].
具体的な動作電位（電圧）の一例を示す。例えば、トランジスタ２０１のしきい値電圧Ｖ
ｔｈ＝２．２Ｖとする。ノードＡの電位は、ワード線ＷＬ－ノードＡ間容量Ｃ１と、トラ
ンジスタ２０２のゲート容量Ｃ２に依存するが、ここでは、一例として、トランジスタ２
０２がオフ状態でＣ１／Ｃ２＞＞１、オン状態でＣ１／Ｃ２＝１であるとする。図３６に
は、ソース線ＳＬが０［Ｖ］のときの、ノードＡの電位とワード線ＷＬ電位の関係を示す
。図３６より、例えば、書き込み時のデータ”００ｂ”のノードＡ電位を０Ｖ、データ”
０１ｂ”のノードＡ電位を０．８Ｖ、データ”１０ｂ”のノードＡ電位を１．２Ｖ、デー
タ”１１ｂ”のノードＡ電位を１．６Ｖとした場合、参照電位はＶｒｅｆ０＝０．６Ｖ、
Ｖｒｅｆ１＝１．０Ｖ、Ｖｒｅｆ２＝１．４Ｖとするとよいことがわかる。An example of a specific operating potential (voltage) is shown below. For example, the threshold voltage V of the
Let th=2.2V. The potential of node A depends on the word line WL-node A capacitance C1 and the gate capacitance C2 of the
Suppose that C1/C2>>1 when 02 is in the off state, and C1/C2=1 when it is in the on state. FIG. 36 shows the relationship between the potential of node A and the potential of word line WL when source line SL is 0 [V]. From FIG. 36, for example, if the node A potential of data "00b" at the time of writing is set to 0V, data "
When the node A potential of data "01b" is 0.8V, the node A potential of data "10b" is 1.2V, and the node A potential of data "11b" is 1.6V, the reference potential is Vref0=0.6V,
It can be seen that it is preferable to set Vref1=1.0V and Vref2=1.4V.
なお、書き込み後（ワード線ＷＬ電位が０［Ｖ］）のトランジスタ２０１のノードＡの電
位は、トランジスタ２０１のしきい値電圧以下とするのが好適である。Note that the potential of the node A of the
また、本実施の形態では、第１信号線Ｓ１をビット線ＢＬ方向（列方向）に配置し、第２
信号線Ｓ２をワード線ＷＬ方向（行方向）に配置する構成としたが、必ずしもこれに限ら
れるものではない。例えば、第１信号線Ｓ１をワード線ＷＬ方向（行方向）に配置し、第
２信号線Ｓ２をビット線ＢＬ方向（列方向）に配置する構成としてもよい。その場合、第
１の信号線Ｓ１が接続される駆動回路及び第２の信号線Ｓ２が接続される駆動回路は適宜
配置すればよい。Further, in this embodiment, the first signal line S1 is arranged in the bit line BL direction (column direction), and the second
Although the signal line S2 is arranged in the word line WL direction (row direction), it is not necessarily limited to this. For example, the first signal line S1 may be arranged in the word line WL direction (row direction), and the second signal line S2 may be arranged in the bit line BL direction (column direction). In that case, the drive circuit to which the first signal line S1 is connected and the drive circuit to which the second signal line S2 is connected may be appropriately arranged.
本実施の形態では、４値のメモリセルの動作、つまり、１つのメモリセルに４つの異なる
状態のいずれかを書き込み、また、読み出す場合について説明したが、回路構成を適宜変
更することで、ｎ値のメモリセルの動作、つまり、任意のｎの異なる状態のいずれか（ｎ
は２以上の整数）の書き込み及び読み出しが可能である。In this embodiment, the operation of a four-level memory cell, that is, the case where one of four different states is written to and read from one memory cell, has been described. However, by appropriately changing the circuit configuration, n The operation of a memory cell for a value, i.e., any n different states (n
is an integer greater than or equal to 2) can be written and read.
例えば、８値のメモリセルでは、２値の場合と比較して、メモリ容量は３倍となる。書き
込みでは、ノードＡの電位を決める書き込み電位を８種類準備して、８つの状態を生成す
る。読み出しでは、８つの状態を区別することが可能な７種類の参照電位を準備する。読
み出しでは、センスアンプを１つ設け、７回の比較を行って読み出すことが可能である。
また、比較結果をフィードバックすることで、比較回数を３回に減らすことも可能である
。For example, in an 8-level memory cell, the memory capacity is three times that of a 2-level memory cell. In writing, eight types of write potentials that determine the potential of node A are prepared to generate eight states. For reading, seven types of reference potentials that can distinguish eight states are prepared. For reading, it is possible to provide one sense amplifier and perform seven comparisons for reading.
Furthermore, by feeding back the comparison results, it is possible to reduce the number of comparisons to three.
一般に、２ｋ（ｋは１以上の整数）値のメモリセルでは、２値の場合と比較して、メモリ
容量はｋ倍となる。書き込みでは、ノードＡの電位を決める書き込み電位を２ｋ種類準備
して、２ｋ個の状態を生成する。読み出しでは、２ｋ個の状態を区別することが可能な２
ｋ－１種類の参照電位を準備するとよい。センスアンプを１つ設けて２ｋ－１回の比較を
行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回
数をｋ回に減らすことも可能である。ソース線ＳＬを駆動する読み出し方式では、センス
アンプを２ｋ－１個設けて、１回の比較で読み出すこともできる。また、複数個のセンス
アンプを設けて、複数回の比較を行う構成も可能である。Generally, in a memory cell with a value of 2k (k is an integer greater than or equal to 1), the memory capacity is k times as large as that in a case with a binary value. In writing, 2k types of write potentials that determine the potential of node A are prepared, and 2k states are generated. For readout, 2k states can be distinguished.
It is preferable to preparek -1 types of reference potentials. It is possible to read by providing one sense amplifier and performing 2k −1 comparisons. Furthermore, by feeding back the comparison results, it is possible to reduce the number of comparisons to k times. In the read method that drives the source line SL, 2k −1 sense amplifiers may be provided and read can be performed by one comparison. It is also possible to provide a configuration in which multiple sense amplifiers are provided to perform multiple comparisons.
本実施の形態に係る半導体装置は、トランジスタ２０２の低オフ電流特性により、極めて
長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされる
リフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮
発性の記憶装置として用いることが可能である。The semiconductor device according to this embodiment can retain information for an extremely long time due to the low off-state current characteristics of the
また、トランジスタ２０２のスイッチング動作によって情報の書き込みなどを行うため、
高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフに
よって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、
トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。
これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動
作に起因する動作速度の低下を抑制することができる。In addition, since information is written by the switching operation of the
It does not require high voltage and there is no problem of element deterioration. Furthermore, since information is written and erased by turning on and off the transistors, high-speed operation can be easily realized. Also,
Information can be directly rewritten by controlling the potential input to the transistor.
This eliminates the need for an erase operation that is required in a flash memory or the like, and can suppress a decrease in operating speed caused by the erase operation.
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、こ
れを用いることにより、記憶内容の読み出しを高速に行うことが可能である。Further, since a transistor using a material other than an oxide semiconductor can operate at a sufficiently high speed, by using the transistor, it is possible to read out stored contents at high speed.
また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくす
ることができる。よって、半導体装置の小型化、高集積化を図ることができる。また、書
き込み動作において、フローティングとなるノードの電位を直接制御することができるの
で、多値型のメモリに要求される高精度の半導体装置のしきい値電圧制御を容易に行うこ
とができる。また、これにより、多値型のメモリに要求される書き込み後の状態確認を省
くこともできるので、その場合は書き込みに掛かる時間を短縮することができる。Furthermore, since the semiconductor device according to this embodiment is of a multilevel type, the storage capacity per area can be increased. Therefore, the semiconductor device can be made smaller and more highly integrated. In addition, since the potential of a floating node can be directly controlled in a write operation, it is possible to easily control the threshold voltage of a semiconductor device with high precision required for a multilevel memory. Furthermore, this also makes it possible to omit the post-write status check required for multivalued memories, so in that case, the time required for writing can be shortened.
（実施の形態５）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例につい
て図３７を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない
場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じな
い。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電
子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置は、集積化
されて回路基板などに実装され、各電子機器の内部に搭載されることになる。(Embodiment 5)
In this embodiment, an example of an electronic device equipped with the semiconductor device obtained in the previous embodiment will be described with reference to FIG. The semiconductor device obtained in the above embodiment can retain information even when power is not supplied. Furthermore, no deterioration occurs due to writing or erasing. Furthermore, its operation is also fast. Therefore, it is possible to provide an electronic device with a new configuration using the semiconductor device. Note that the semiconductor device according to the above embodiment is integrated and mounted on a circuit board or the like, and is mounted inside each electronic device.
図３７（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュ
ータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構
成されている。本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに
適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、
書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発
明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することは好適
である。FIG. 37A shows a notebook personal computer including the semiconductor device according to the previous embodiment, and is composed of a
No deterioration occurs due to writing or erasing. Furthermore, its operation is also fast. Therefore, it is suitable to apply the semiconductor device according to one embodiment of the present invention to a notebook personal computer.
図３７（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり
、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等
が設けられている。また操作用の付属品としてスタイラス３１２がある。本発明の一態様
に係る半導体装置をＰＤＡに適用することで、電力の供給がない場合でも、情報を保持す
ることが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も
高速である。このため、本発明の一態様に係る半導体装置をＰＤＡに適用することは好適
である。FIG. 37B shows a personal digital assistant (PDA) including the semiconductor device according to the previous embodiment, in which a
図３７（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、
電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で
構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、
該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍
３２０は、紙の書籍のように用いることが可能である。本発明の一態様に係る半導体装置
を電子ペーパーに適用することで、電力の供給がない場合でも、情報を保持することが可
能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である
。このため、本発明の一態様に係る半導体装置を電子ペーパーに適用することは好適であ
る。FIG. 37C shows an example of electronic paper including the semiconductor device according to the previous embodiment.
An
Opening and closing operations can be performed using the
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれて
いる。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異
なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば
右側の表示部（図３７（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図３７
（Ｃ）では表示部３２７）に画像を表示することができる。A
In (C), an image can be displayed on the display section 327).
また、図３７（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐
体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キ
ー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポ
インティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部
接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなど
の各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい
。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。Further, FIG. 37C shows an example in which the
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電
子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも
可能である。Further, the
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能
である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジッ
トカード等の各種カードにおける表示などに適用することができる。Note that electronic paper can be applied to any field as long as it displays information. For example, in addition to electronic books, the present invention can be applied to posters, advertisements inside vehicles such as trains, and displays on various cards such as credit cards.
図３７（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電
話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表
示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３
４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４１
は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを
備えている。また、アンテナは筐体３４１内部に内蔵されている。本発明の一態様に係る
半導体装置を携帯電話機に適用することで、電力の供給がない場合でも、情報を保持する
ことが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高
速である。このため、本発明の一態様に係る半導体装置を携帯電話機に適用することは好
適である。FIG. 37(D) shows a mobile phone including the semiconductor device according to the previous embodiment. The mobile phone is composed of two housings, a
46, a
is equipped with a
表示パネル３４２はタッチパネル機能を備えており、図３７（Ｄ）には映像表示されてい
る複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４
９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。ま
た、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすること
もできる。The
A booster circuit is mounted to boost the voltage output from the circuit 9 to the voltage required for each circuit. In addition to the above configuration, a configuration may also be adopted in which a non-contact IC chip, a small recording device, etc. are built-in.
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３
４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。ス
ピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再
生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図３７（Ｄ）のよ
うに展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可
能である。The display direction of the
Since a
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であ
り、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体
を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、
赤外線通信機能、テレビ受信機能などを備えたものであってもよい。The
It may also be equipped with an infrared communication function, a television reception function, etc.
図３７（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デ
ジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４
、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。本発明の一態様
に係る半導体装置をデジタルカメラに適用することで、電力の供給がない場合でも、情報
を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、そ
の動作も高速である。このため、本発明の一態様に係る半導体装置をデジタルカメラに適
用することは好適である。FIG. 37E shows a digital camera including the semiconductor device according to the previous embodiment. The digital camera includes a
, a display section (B) 365, a
図３７（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレ
ビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３
により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体
３７１を支持した構成を示している。FIG. 37(F) shows a television device including the semiconductor device according to the previous embodiment. In the
It is possible to display images. Note that here, a configuration in which the
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン
操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９に
より、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作
することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力
する情報を表示する表示部３７７を設ける構成としてもよい。本発明の一態様に係る半導
体装置をテレビジョン装置に適用することで、電力の供給がない場合でも、情報を保持す
ることが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も
高速である。このため、本発明の一態様に係る半導体装置をテレビジョン装置に適用する
ことは好適である。The
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適であ
る。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して
有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信
者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うこ
とが可能である。Note that the
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。The structure, method, etc. shown in this embodiment can be used in appropriate combination with the structures, methods, etc. shown in other embodiments.
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１１０ａ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
１６０ トランジスタ
１６２ トランジスタ
２００ メモリセル
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ 容量素子
２０５ 容量素子
２１０ メモリセルアレイ
２１１ 読み出し回路
２１２ 信号線駆動回路
２１３ 駆動回路
２１４ 電位生成回路
２１５ デコーダ
２１６ トランジスタ
２１７ トランジスタ
２１８ トランジスタ
２１９ 昇圧回路
２２０ アナログバッファ
２２１ 読み出し回路
２２３ 駆動回路
２２４ バイアス回路
２２５ 参照セル
２２５ａ 参照セル
２２５ｂ 参照セル
２２５ｃ 参照セル
２２９ 論理回路
２３１ 読み出し回路
２４０ メモリセル
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機
４０２ ダイオード
４０４ ダイオード
４０６ ダイオード
４０８ ダイオード
４１０ ダイオード
４１２ 容量素子
４１４ 容量素子
４１６ 容量素子
４１８ 容量素子
４２０ 容量素子100 Substrate 102 Protective layer 104 Semiconductor region 106 Element isolation insulating layer 108a Gate insulating layer 110a Gate electrode 112 Insulating layer 114 Impurity region 116 Channel forming region 118 Sidewall insulating layer 120 High concentration impurity region 122 Metal layer 124 Metal compound region 126 Interlayer insulation Layer 128 Interlayer insulating layer 130a Source or drain electrode 130b Source or drain electrode 130c Electrode 132 Insulating layer 134 Conductive layer 136a Electrode 136b Electrode 136c Electrode 136d Gate electrode 138 Gate insulating layer 140 Oxide semiconductor layer 142a Source or drain electrode 142b Source or drain electrode 144 Protective insulating layer 146 Interlayer insulating layer 148 Conductive layer 150a Electrode 150b Electrode 150c Electrode 150d Electrode 150e Electrode 152 Insulating layer 154a Electrode 154b Electrode 154c Electrode 154d Electrode 160 Transistor 162 Transistor 200 Memory cell 201 Transistor 202 Transistor 203 Transistor 204 Capacitive element 205 Capacitive element 210 Memory cell array 211 Read circuit 212 Signal line drive circuit 213 Drive circuit 214 Potential generation circuit 215 Decoder 216 Transistor 217 Transistor 218 Transistor 219 Boost circuit 220 Analog buffer 221 Read circuit 223 Drive circuit 224 Bias circuit 225 Reference cell 225a Reference cell 225b Reference cell 225c Reference cell 229 Logic circuit 231 Readout circuit 240 Memory cell 301 Main body 302 Housing 303 Display section 304 Keyboard 311 Main body 312 Stylus 313 Display section 314 Operation button 315 External interface 320 Electronic book 321 Housing 323 Housing 325 Display section 327 Display section 331 Power source 333 Operation key 335 Speaker 337 Shaft section 340 Housing 341 Housing 342 Display panel 343 Speaker 344 Microphone 345 Operation key 346 Pointing device 347 Camera lens 348 External connection terminal 349 Solar cell 350 External memory Slot 361 Main body 363 Eyepiece section 364 Operation switch 365 Display section (B)
370
Claims (10)
Translated fromJapanese前記複数の回路の各々は、
シリコンを含むチャネル形成領域を有する第１のトランジスタと、
酸化物半導体を含むチャネル形成領域を有する第２のトランジスタと、
シリコンを含むチャネル形成領域を有する第３のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース及びドレインの一方と、前記容量素子の一方の電極とが互いに電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方と、前記第３のトランジスタのソース及びドレインの一方とが互いに電気的に接続される半導体装置であって、
前記第１のトランジスタのチャネル形成領域を有する半導体層と、
前記半導体層の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の上方に位置する領域を有し、且つ窒化シリコンを有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域を有し、前記第２のトランジスタのゲート電極としての機能を有する第２の導電層と、
前記第２の導電層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層として機能する領域を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ酸化シリコンを有する第３の絶縁層と、
前記第３の絶縁層の上方に位置する領域を有し、且つ窒化シリコンを有する第４の絶縁層と、
前記第４の絶縁層の上方に位置する領域を有する第３の導電層と、を有し、
前記半導体層は、シリコンを有し、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有し、
前記第２の絶縁層は、酸化シリコンを含む層と、窒化シリコンを含む層とを有する積層構造を有し、
前記第３の絶縁層は、前記酸化物半導体層の上面に接する領域を有し、
前記第３の導電層は、前記第４の絶縁層の上面に接する領域を有し、
前記第１の導電層は、前記第３の導電層を介して、前記酸化物半導体層と電気的に接続される、半導体装置。 It has multiple circuits arranged in a matrix,
Each of the plurality of circuits is
a first transistor having a channel formation region containing silicon;
a second transistor having a channel formation region containing an oxide semiconductor;
a third transistor having a channel formation region containing silicon;
having a capacitive element;
The gate of the first transistor, one of the source and drain of the second transistor, and one electrode of the capacitor are electrically connected to each other,
A semiconductor device in which one of the source and drain of the first transistor and one of the source and drain of the third transistor are electrically connected to each other,
a semiconductor layer having a channel formation region of the first transistor;
a first conductive layer having a region located above the semiconductor layer and functioning as a gate electrode of the first transistor;
a first insulating layer having a region located above the first conductive layer and comprising silicon nitride;
a second conductive layer having a region located above the first insulating layer and functioning as a gate electrode of the second transistor;
a second insulating layer having a region located above the second conductive layer and having a region functioning as a gate insulating layer of the second transistor;
an oxide semiconductor layer having a region located above the second insulating layer and having a channel formation region of the second transistor;
a third insulating layer having a region located above the oxide semiconductor layer and including silicon oxide;
a fourth insulating layer having a region located above the third insulating layer and including silicon nitride;
a third conductive layer having a region located above the fourth insulating layer;
The semiconductor layer includes silicon,
The oxide semiconductor layer includes In, Ga, and Zn,
The second insulating layer has a stacked structure including a layer containing silicon oxide and a layer containing silicon nitride,
The third insulating layer has a region in contact with the upper surface of the oxide semiconductor layer,
The third conductive layer has a region in contact with the upper surface of the fourth insulating layer,
A semiconductor device, wherein the first conductive layer is electrically connected to the oxide semiconductor layer via the third conductive layer.
前記複数の回路の各々は、
シリコンを含むチャネル形成領域を有する第１のトランジスタと、
酸化物半導体を含むチャネル形成領域を有する第２のトランジスタと、
シリコンを含むチャネル形成領域を有する第３のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース及びドレインの一方と、前記容量素子の一方の電極とが互いに電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方と、前記第３のトランジスタのソース及びドレインの一方とが互いに電気的に接続される半導体装置であって、
前記第１のトランジスタのチャネル形成領域を有する半導体層と、
前記半導体層の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の上方に位置する領域を有し、且つ窒化シリコンを有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域を有し、前記第２のトランジスタのゲート電極としての機能を有する第２の導電層と、
前記第２の導電層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層として機能する領域を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ酸化シリコンを有する第３の絶縁層と、
前記第３の絶縁層の上方に位置する領域を有し、且つ窒化シリコンを有する第４の絶縁層と、
前記第４の絶縁層の上方に位置する領域を有する第３の導電層と、を有し、
前記半導体層は、シリコンを有し、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有し、
前記第２の絶縁層は、酸化シリコンを含む層と、窒化シリコンを含む層とを有する積層構造を有し、
前記第３の絶縁層は、前記酸化物半導体層の上面に接する領域を有し、
前記第３の導電層は、前記第４の絶縁層の上面に接する領域を有し、
前記第１の導電層は、前記第３の導電層を介して、前記酸化物半導体層と電気的に接続され、
平面視において、前記第２のトランジスタのチャネル形成領域は前記第１のトランジスタのチャネル形成領域と重ならない、半導体装置。 It has multiple circuits arranged in a matrix,
Each of the plurality of circuits is
a first transistor having a channel formation region containing silicon;
a second transistor having a channel formation region containing an oxide semiconductor;
a third transistor having a channel formation region containing silicon;
having a capacitive element;
The gate of the first transistor, one of the source and drain of the second transistor, and one electrode of the capacitor are electrically connected to each other,
A semiconductor device in which one of the source and drain of the first transistor and one of the source and drain of the third transistor are electrically connected to each other,
a semiconductor layer having a channel formation region of the first transistor;
a first conductive layer having a region located above the semiconductor layer and functioning as a gate electrode of the first transistor;
a first insulating layer having a region located above the first conductive layer and comprising silicon nitride;
a second conductive layer having a region located above the first insulating layer and functioning as a gate electrode of the second transistor;
a second insulating layer having a region located above the second conductive layer and having a region functioning as a gate insulating layer of the second transistor;
an oxide semiconductor layer having a region located above the second insulating layer and having a channel formation region of the second transistor;
a third insulating layer having a region located above the oxide semiconductor layer and including silicon oxide;
a fourth insulating layer having a region located above the third insulating layer and including silicon nitride;
a third conductive layer having a region located above the fourth insulating layer;
The semiconductor layer includes silicon,
The oxide semiconductor layer includes In, Ga, and Zn,
The second insulating layer has a stacked structure including a layer containing silicon oxide and a layer containing silicon nitride,
The third insulating layer has a region in contact with the upper surface of the oxide semiconductor layer,
The third conductive layer has a region in contact with the upper surface of the fourth insulating layer,
the first conductive layer is electrically connected to the oxide semiconductor layer via the third conductive layer,
In a plan view, a semiconductor device in which a channel formation region of the second transistor does not overlap a channel formation region of the first transistor.
前記複数の回路の各々は、
シリコンを含むチャネル形成領域を有する第１のトランジスタと、
酸化物半導体を含むチャネル形成領域を有する第２のトランジスタと、
シリコンを含むチャネル形成領域を有する第３のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース及びドレインの一方と、前記容量素子の一方の電極とが電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方と、前記第３のトランジスタのソース及びドレインの一方とが電気的に接続される半導体装置であって、
前記第１のトランジスタのチャネル形成領域を有する半導体層と、
前記半導体層の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の上方に位置する領域と、前記半導体層の上方に位置する領域とを有し、且つ窒化シリコンを有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域を有し、第２のトランジスタのゲート電極としての機能を有する第２の導電層と、
前記第２の導電層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層として機能する領域を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ酸化シリコンを有する第３の絶縁層と、
前記第３の絶縁層の上方に位置する領域を有し、且つ窒化シリコンを有する第４の絶縁層と、
前記第４の絶縁層の上方に位置する領域を有する第３の導電層と、を有し、
前記半導体層は、シリコンを有し、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有し、
前記第２の絶縁層は、酸化シリコンを含む層と、窒化シリコンを含む層とを有する積層構造を有し、
前記第３の絶縁層は、前記酸化物半導体層の上面に接する領域を有し、
前記第３の導電層は、前記第４の絶縁層の上面に接する領域を有し、
平面視において、前記第２のトランジスタのチャネル長方向は、前記第１のトランジスタのチャネル長方向と交差し、
前記第３の導電層は、前記第１のトランジスタのチャネル長方向と交差する方向に延伸する領域を有し、
前記第１の導電層は、前記第３の導電層を介して、前記酸化物半導体層と電気的に接続される、半導体装置。 It has multiple circuits arranged in a matrix,
Each of the plurality of circuits is
a first transistor having a channel formation region containing silicon;
a second transistor having a channel formation region containing an oxide semiconductor;
a third transistor having a channel formation region containing silicon;
having a capacitive element;
The gate of the first transistor, one of the source and drain of the second transistor, and one electrode of the capacitive element are electrically connected,
A semiconductor device in which one of the source and drain of the first transistor and one of the source and drain of the third transistor are electrically connected,
a semiconductor layer having a channel formation region of the first transistor;
a first conductive layer having a region located above the semiconductor layer and functioning as a gate electrode of the first transistor;
a first insulating layer including a region located above the first conductive layer and a region located above the semiconductor layer, and including silicon nitride;
a second conductive layer having a region located above the first insulating layer and functioning as a gate electrode of a second transistor;
a second insulating layer having a region located above the second conductive layer and having a region functioning as a gate insulating layer of the second transistor;
an oxide semiconductor layer having a region located above the second insulating layer and having a channel formation region of the second transistor;
a third insulating layer having a region located above the oxide semiconductor layer and including silicon oxide;
a fourth insulating layer having a region located above the third insulating layer and including silicon nitride;
a third conductive layer having a region located above the fourth insulating layer;
The semiconductor layer includes silicon,
The oxide semiconductor layer includes In, Ga, and Zn,
The second insulating layer has a stacked structure including a layer containing silicon oxide and a layer containing silicon nitride,
The third insulating layer has a region in contact with the upper surface of the oxide semiconductor layer,
The third conductive layer has a region in contact with the upper surface of the fourth insulating layer,
In plan view, the channel length direction of the second transistor intersects the channel length direction of the first transistor,
The third conductive layer has a region extending in a direction intersecting the channel length direction of the first transistor,
A semiconductor device, wherein the first conductive layer is electrically connected to the oxide semiconductor layer via the third conductive layer.
前記複数の回路の各々は、
シリコンを含むチャネル形成領域を有する第１のトランジスタと、
酸化物半導体を含むチャネル形成領域を有する第２のトランジスタと、
シリコンを含むチャネル形成領域を有する第３のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース及びドレインの一方と、前記容量素子の一方の電極とが電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方と、前記第３のトランジスタのソース及びドレインの一方とが電気的に接続される半導体装置であって、
前記第１のトランジスタのチャネル形成領域を有する半導体層と、
前記半導体層の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の上方に位置する領域と、前記半導体層の上方に位置する領域とを有し、且つ窒化シリコンを有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域を有し、第２のトランジスタのゲート電極としての機能を有する第２の導電層と、
前記第２の導電層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層として機能する領域を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ酸化シリコンを有する第３の絶縁層と、
前記第３の絶縁層の上方に位置する領域を有し、且つ窒化シリコンを有する第４の絶縁層と、
前記第４の絶縁層の上方に位置する領域を有する第３の導電層と、を有し、
前記半導体層は、シリコンを有し、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有し、
前記第２の絶縁層は、酸化シリコンを含む層と、窒化シリコンを含む層とを有する積層構造を有し、
前記第３の絶縁層は、前記酸化物半導体層の上面に接する領域を有し、
前記第３の導電層は、前記第４の絶縁層の上面に接する領域を有し、
平面視において、前記第２のトランジスタのチャネル形成領域は前記第１のトランジスタのチャネル形成領域と重ならず、
平面視において、前記第２のトランジスタのチャネル長方向は、前記第１のトランジスタのチャネル長方向と交差し、
前記第３の導電層は、前記第１のトランジスタのチャネル長方向と交差する方向に延伸する領域を有し、
前記第１の導電層は、前記第３の導電層を介して、前記酸化物半導体層と電気的に接続される、半導体装置。 It has multiple circuits arranged in a matrix,
Each of the plurality of circuits is
a first transistor having a channel formation region containing silicon;
a second transistor having a channel formation region containing an oxide semiconductor;
a third transistor having a channel formation region containing silicon;
having a capacitive element;
The gate of the first transistor, one of the source and drain of the second transistor, and one electrode of the capacitive element are electrically connected,
A semiconductor device in which one of the source and drain of the first transistor and one of the source and drain of the third transistor are electrically connected,
a semiconductor layer having a channel formation region of the first transistor;
a first conductive layer having a region located above the semiconductor layer and functioning as a gate electrode of the first transistor;
a first insulating layer including a region located above the first conductive layer and a region located above the semiconductor layer, and including silicon nitride;
a second conductive layer having a region located above the first insulating layer and functioning as a gate electrode of a second transistor;
a second insulating layer having a region located above the second conductive layer and having a region functioning as a gate insulating layer of the second transistor;
an oxide semiconductor layer having a region located above the second insulating layer and having a channel formation region of the second transistor;
a third insulating layer having a region located above the oxide semiconductor layer and including silicon oxide;
a fourth insulating layer having a region located above the third insulating layer and including silicon nitride;
a third conductive layer having a region located above the fourth insulating layer;
The semiconductor layer includes silicon,
The oxide semiconductor layer includes In, Ga, and Zn,
The second insulating layer has a stacked structure including a layer containing silicon oxide and a layer containing silicon nitride,
The third insulating layer has a region in contact with the upper surface of the oxide semiconductor layer,
The third conductive layer has a region in contact with the upper surface of the fourth insulating layer,
In plan view, the channel formation region of the second transistor does not overlap the channel formation region of the first transistor,
In plan view, the channel length direction of the second transistor intersects the channel length direction of the first transistor,
The third conductive layer has a region extending in a direction intersecting the channel length direction of the first transistor,
A semiconductor device, wherein the first conductive layer is electrically connected to the oxide semiconductor layer via the third conductive layer.
前記複数の回路の各々は、
シリコンを含むチャネル形成領域を有する第１のトランジスタと、
酸化物半導体を含むチャネル形成領域を有する第２のトランジスタと、
シリコンを含むチャネル形成領域を有する第３のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース及びドレインの一方と、前記容量素子の一方の電極とが互いに電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方と、前記第３のトランジスタのソース及びドレインの一方とが互いに電気的に接続され、
前記複数の回路の各々は、多値型であり、
前記第２のトランジスタは、前記第１のトランジスタのゲート電極に与えられたｎ値（ｎは２以上の整数）の電位を保持する機能を有する半導体装置であって、
前記第１のトランジスタのチャネル形成領域を有する半導体層と、
前記半導体層の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の上方に位置する領域を有し、且つ窒化シリコンを有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域を有し、前記第２のトランジスタのゲート電極としての機能を有する第２の導電層と、
前記第２の導電層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層として機能する領域を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ酸化シリコンを有する第３の絶縁層と、
前記第３の絶縁層の上方に位置する領域を有し、且つ窒化シリコンを有する第４の絶縁層と、
前記第４の絶縁層の上方に位置する領域を有する第３の導電層と、を有し、
前記半導体層は、シリコンを有し、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有し、
前記第２の絶縁層は、酸化シリコンを含む層と、窒化シリコンを含む層とを有する積層構造を有し、
前記第３の絶縁層は、前記酸化物半導体層の上面に接する領域を有し、
前記第３の導電層は、前記第４の絶縁層の上面に接する領域を有し、
前記第１の導電層は、前記第３の導電層を介して、前記酸化物半導体層と電気的に接続される、半導体装置。 It has multiple circuits arranged in a matrix,
Each of the plurality of circuits is
a first transistor having a channel formation region containing silicon;
a second transistor having a channel formation region containing an oxide semiconductor;
a third transistor having a channel formation region containing silicon;
having a capacitive element;
The gate of the first transistor, one of the source and drain of the second transistor, and one electrode of the capacitor are electrically connected to each other,
one of the source and drain of the first transistor and one of the source and drain of the third transistor are electrically connected to each other,
Each of the plurality of circuits is a multi-value type,
The second transistor is a semiconductor device having a function of holding a potential of n value (n is an integer of 2 or more) applied to the gate electrode of the first transistor,
a semiconductor layer having a channel formation region of the first transistor;
a first conductive layer having a region located above the semiconductor layer and functioning as a gate electrode of the first transistor;
a first insulating layer having a region located above the first conductive layer and comprising silicon nitride;
a second conductive layer having a region located above the first insulating layer and functioning as a gate electrode of the second transistor;
a second insulating layer having a region located above the second conductive layer and having a region functioning as a gate insulating layer of the second transistor;
an oxide semiconductor layer having a region located above the second insulating layer and having a channel formation region of the second transistor;
a third insulating layer having a region located above the oxide semiconductor layer and including silicon oxide;
a fourth insulating layer having a region located above the third insulating layer and including silicon nitride;
a third conductive layer having a region located above the fourth insulating layer;
The semiconductor layer includes silicon,
The oxide semiconductor layer includes In, Ga, and Zn,
The second insulating layer has a stacked structure including a layer containing silicon oxide and a layer containing silicon nitride,
The third insulating layer has a region in contact with the upper surface of the oxide semiconductor layer,
The third conductive layer has a region in contact with the upper surface of the fourth insulating layer,
A semiconductor device, wherein the first conductive layer is electrically connected to the oxide semiconductor layer via the third conductive layer.
前記複数の回路の各々は、
シリコンを含むチャネル形成領域を有する第１のトランジスタと、
酸化物半導体を含むチャネル形成領域を有する第２のトランジスタと、
シリコンを含むチャネル形成領域を有する第３のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース及びドレインの一方と、前記容量素子の一方の電極とが互いに電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方と、前記第３のトランジスタのソース及びドレインの一方とが互いに電気的に接続され、
前記複数の回路の各々は、多値型であり、
前記第２のトランジスタは、前記第１のトランジスタのゲート電極に与えられたｎ値（ｎは２以上の整数）の電位を保持する機能を有する半導体装置であって、
前記第１のトランジスタのチャネル形成領域を有する半導体層と、
前記半導体層の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の上方に位置する領域を有し、且つ窒化シリコンを有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域を有し、前記第２のトランジスタのゲート電極としての機能を有する第２の導電層と、
前記第２の導電層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層として機能する領域を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ酸化シリコンを有する第３の絶縁層と、
前記第３の絶縁層の上方に位置する領域を有し、且つ窒化シリコンを有する第４の絶縁層と、
前記第４の絶縁層の上方に位置する領域を有する第３の導電層と、を有し、
前記半導体層は、シリコンを有し、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有し、
前記第２の絶縁層は、酸化シリコンを含む層と、窒化シリコンを含む層とを有する積層構造を有し、
前記第３の絶縁層は、前記酸化物半導体層の上面に接する領域を有し、
前記第３の導電層は、前記第４の絶縁層の上面に接する領域を有し、
前記第１の導電層は、前記第３の導電層を介して、前記酸化物半導体層と電気的に接続され、
平面視において、前記第２のトランジスタのチャネル形成領域は前記第１のトランジスタのチャネル形成領域と重ならない、半導体装置。 It has multiple circuits arranged in a matrix,
Each of the plurality of circuits is
a first transistor having a channel formation region containing silicon;
a second transistor having a channel formation region containing an oxide semiconductor;
a third transistor having a channel formation region containing silicon;
having a capacitive element;
The gate of the first transistor, one of the source and drain of the second transistor, and one electrode of the capacitor are electrically connected to each other,
one of the source and drain of the first transistor and one of the source and drain of the third transistor are electrically connected to each other,
Each of the plurality of circuits is a multi-value type,
The second transistor is a semiconductor device having a function of holding a potential of n value (n is an integer of 2 or more) applied to the gate electrode of the first transistor,
a semiconductor layer having a channel formation region of the first transistor;
a first conductive layer having a region located above the semiconductor layer and functioning as a gate electrode of the first transistor;
a first insulating layer having a region located above the first conductive layer and comprising silicon nitride;
a second conductive layer having a region located above the first insulating layer and functioning as a gate electrode of the second transistor;
a second insulating layer having a region located above the second conductive layer and having a region functioning as a gate insulating layer of the second transistor;
an oxide semiconductor layer having a region located above the second insulating layer and having a channel formation region of the second transistor;
a third insulating layer having a region located above the oxide semiconductor layer and including silicon oxide;
a fourth insulating layer having a region located above the third insulating layer and including silicon nitride;
a third conductive layer having a region located above the fourth insulating layer;
The semiconductor layer includes silicon,
The oxide semiconductor layer includes In, Ga, and Zn,
The second insulating layer has a stacked structure including a layer containing silicon oxide and a layer containing silicon nitride,
The third insulating layer has a region in contact with the upper surface of the oxide semiconductor layer,
The third conductive layer has a region in contact with the upper surface of the fourth insulating layer,
the first conductive layer is electrically connected to the oxide semiconductor layer via the third conductive layer,
In a plan view, a semiconductor device in which a channel formation region of the second transistor does not overlap a channel formation region of the first transistor.
前記複数の回路の各々は、
シリコンを含むチャネル形成領域を有する第１のトランジスタと、
酸化物半導体を含むチャネル形成領域を有する第２のトランジスタと、
シリコンを含むチャネル形成領域を有する第３のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース及びドレインの一方と、前記容量素子の一方の電極とが電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方と、前記第３のトランジスタのソース及びドレインの一方とが電気的に接続され、
前記複数の回路の各々は、多値型であり、
前記第２のトランジスタは、前記第１のトランジスタのゲート電極に与えられたｎ値（ｎは２以上の整数）の電位を保持する機能を有する半導体装置であって、
前記第１のトランジスタのチャネル形成領域を有する半導体層と、
前記半導体層の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の上方に位置する領域と、前記半導体層の上方に位置する領域とを有し、且つ窒化シリコンを有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域を有し、第２のトランジスタのゲート電極としての機能を有する第２の導電層と、
前記第２の導電層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層として機能する領域を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ酸化シリコンを有する第３の絶縁層と、
前記第３の絶縁層の上方に位置する領域を有し、且つ窒化シリコンを有する第４の絶縁層と、
前記第４の絶縁層の上方に位置する領域を有する第３の導電層と、を有し、
前記半導体層は、シリコンを有し、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有し、
前記第２の絶縁層は、酸化シリコンを含む層と、窒化シリコンを含む層とを有する積層構造を有し、
前記第３の絶縁層は、前記酸化物半導体層の上面に接する領域を有し、
前記第３の導電層は、前記第４の絶縁層の上面に接する領域を有し、
平面視において、前記第２のトランジスタのチャネル長方向は、前記第１のトランジスタのチャネル長方向と交差し、
前記第３の導電層は、前記第１のトランジスタのチャネル長方向と交差する方向に延伸する領域を有し、
前記第１の導電層は、前記第３の導電層を介して、前記酸化物半導体層と電気的に接続される、半導体装置。 It has multiple circuits arranged in a matrix,
Each of the plurality of circuits is
a first transistor having a channel formation region containing silicon;
a second transistor having a channel formation region containing an oxide semiconductor;
a third transistor having a channel formation region containing silicon;
having a capacitive element;
The gate of the first transistor, one of the source and drain of the second transistor, and one electrode of the capacitive element are electrically connected,
one of the source and drain of the first transistor and one of the source and drain of the third transistor are electrically connected,
Each of the plurality of circuits is a multi-value type,
The second transistor is a semiconductor device having a function of holding a potential of n value (n is an integer of 2 or more) applied to the gate electrode of the first transistor,
a semiconductor layer having a channel formation region of the first transistor;
a first conductive layer having a region located above the semiconductor layer and functioning as a gate electrode of the first transistor;
a first insulating layer including a region located above the first conductive layer and a region located above the semiconductor layer, and including silicon nitride;
a second conductive layer having a region located above the first insulating layer and functioning as a gate electrode of a second transistor;
a second insulating layer having a region located above the second conductive layer and having a region functioning as a gate insulating layer of the second transistor;
an oxide semiconductor layer having a region located above the second insulating layer and having a channel formation region of the second transistor;
a third insulating layer having a region located above the oxide semiconductor layer and including silicon oxide;
a fourth insulating layer having a region located above the third insulating layer and including silicon nitride;
a third conductive layer having a region located above the fourth insulating layer;
The semiconductor layer includes silicon,
The oxide semiconductor layer includes In, Ga, and Zn,
The second insulating layer has a stacked structure including a layer containing silicon oxide and a layer containing silicon nitride,
The third insulating layer has a region in contact with the upper surface of the oxide semiconductor layer,
The third conductive layer has a region in contact with the upper surface of the fourth insulating layer,
In plan view, the channel length direction of the second transistor intersects the channel length direction of the first transistor,
The third conductive layer has a region extending in a direction intersecting the channel length direction of the first transistor,
A semiconductor device, wherein the first conductive layer is electrically connected to the oxide semiconductor layer via the third conductive layer.
前記複数の回路の各々は、
シリコンを含むチャネル形成領域を有する第１のトランジスタと、
酸化物半導体を含むチャネル形成領域を有する第２のトランジスタと、
シリコンを含むチャネル形成領域を有する第３のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース及びドレインの一方と、前記容量素子の一方の電極とが電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方と、前記第３のトランジスタのソース及びドレインの一方とが電気的に接続され、
前記複数の回路の各々は、多値型であり、
前記第２のトランジスタは、前記第１のトランジスタのゲート電極に与えられたｎ値（ｎは２以上の整数）の電位を保持する機能を有する半導体装置であって、
前記第１のトランジスタのチャネル形成領域を有する半導体層と、
前記半導体層の上方に位置する領域を有し、且つ前記第１のトランジスタのゲート電極としての機能を有する第１の導電層と、
前記第１の導電層の上方に位置する領域と、前記半導体層の上方に位置する領域とを有し、且つ窒化シリコンを有する第１の絶縁層と、
前記第１の絶縁層の上方に位置する領域を有し、第２のトランジスタのゲート電極としての機能を有する第２の導電層と、
前記第２の導電層の上方に位置する領域を有し、且つ前記第２のトランジスタのゲート絶縁層として機能する領域を有する第２の絶縁層と、
前記第２の絶縁層の上方に位置する領域を有し、且つ前記第２のトランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層の上方に位置する領域を有し、且つ酸化シリコンを有する第３の絶縁層と、
前記第３の絶縁層の上方に位置する領域を有し、且つ窒化シリコンを有する第４の絶縁層と、
前記第４の絶縁層の上方に位置する領域を有する第３の導電層と、を有し、
前記半導体層は、シリコンを有し、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有し、
前記第２の絶縁層は、酸化シリコンを含む層と、窒化シリコンを含む層とを有する積層構造を有し、
前記第３の絶縁層は、前記酸化物半導体層の上面に接する領域を有し、
前記第３の導電層は、前記第４の絶縁層の上面に接する領域を有し、
平面視において、前記第２のトランジスタのチャネル形成領域は前記第１のトランジスタのチャネル形成領域と重ならず、
平面視において、前記第２のトランジスタのチャネル長方向は、前記第１のトランジスタのチャネル長方向と交差し、
前記第３の導電層は、前記第１のトランジスタのチャネル長方向と交差する方向に延伸する領域を有し、
前記第１の導電層は、前記第３の導電層を介して、前記酸化物半導体層と電気的に接続される、半導体装置。 It has multiple circuits arranged in a matrix,
Each of the plurality of circuits is
a first transistor having a channel formation region containing silicon;
a second transistor having a channel formation region containing an oxide semiconductor;
a third transistor having a channel formation region containing silicon;
having a capacitive element;
The gate of the first transistor, one of the source and drain of the second transistor, and one electrode of the capacitive element are electrically connected,
one of the source and drain of the first transistor and one of the source and drain of the third transistor are electrically connected,
Each of the plurality of circuits is a multi-value type,
The second transistor is a semiconductor device having a function of holding a potential of n value (n is an integer of 2 or more) applied to the gate electrode of the first transistor,
a semiconductor layer having a channel formation region of the first transistor;
a first conductive layer having a region located above the semiconductor layer and functioning as a gate electrode of the first transistor;
a first insulating layer including a region located above the first conductive layer and a region located above the semiconductor layer, and including silicon nitride;
a second conductive layer having a region located above the first insulating layer and functioning as a gate electrode of a second transistor;
a second insulating layer having a region located above the second conductive layer and having a region functioning as a gate insulating layer of the second transistor;
an oxide semiconductor layer having a region located above the second insulating layer and having a channel formation region of the second transistor;
a third insulating layer having a region located above the oxide semiconductor layer and including silicon oxide;
a fourth insulating layer having a region located above the third insulating layer and including silicon nitride;
a third conductive layer having a region located above the fourth insulating layer;
The semiconductor layer includes silicon,
The oxide semiconductor layer includes In, Ga, and Zn,
The second insulating layer has a stacked structure including a layer containing silicon oxide and a layer containing silicon nitride,
The third insulating layer has a region in contact with the upper surface of the oxide semiconductor layer,
The third conductive layer has a region in contact with the upper surface of the fourth insulating layer,
In plan view, the channel formation region of the second transistor does not overlap the channel formation region of the first transistor,
In plan view, the channel length direction of the second transistor intersects the channel length direction of the first transistor,
The third conductive layer has a region extending in a direction intersecting the channel length direction of the first transistor,
A semiconductor device, wherein the first conductive layer is electrically connected to the oxide semiconductor layer via the third conductive layer.
前記酸化物半導体層は、前記酸化シリコンを含む層の上面に接する領域を有する、半導体装置。 In any one of claims 1 to 8,
A semiconductor device, wherein the oxide semiconductor layer has a region in contact with an upper surface of the layer containing silicon oxide.
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有する、半導体装置。 In any one of claims 1 to 9,
A semiconductor device, wherein the oxide semiconductor layer includes In, Ga, and Zn.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024100237AJP2024111241A (en) | 2009-11-20 | 2024-06-21 | Semiconductor Device |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009264623 | 2009-11-20 | ||
| JP2009264623 | 2009-11-20 | ||
| JP2017202503AJP2018045756A (en) | 2009-11-20 | 2017-10-19 | Semiconductor device |
| JP2019161582AJP6978473B2 (en) | 2009-11-20 | 2019-09-04 | Semiconductor device |
| JP2021184061AJP7256246B2 (en) | 2009-11-20 | 2021-11-11 | semiconductor equipment |
| JP2023054482AJP7502516B2 (en) | 2009-11-20 | 2023-03-30 | Semiconductor Device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023054482ADivisionJP7502516B2 (en) | 2009-11-20 | 2023-03-30 | Semiconductor Device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024100237ADivisionJP2024111241A (en) | 2009-11-20 | 2024-06-21 | Semiconductor Device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2024019558Atrue JP2024019558A (en) | 2024-02-09 |
| JP7665721B2 JP7665721B2 (en) | 2025-04-21 |
Family
ID=44059540
Family Applications (9)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010256904AExpired - Fee RelatedJP5706136B2 (en) | 2009-11-20 | 2010-11-17 | Semiconductor device |
| JP2015036252AWithdrawnJP2015144293A (en) | 2009-11-20 | 2015-02-26 | Semiconductor device |
| JP2016201639AWithdrawnJP2017016731A (en) | 2009-11-20 | 2016-10-13 | Semiconductor device |
| JP2017202503AWithdrawnJP2018045756A (en) | 2009-11-20 | 2017-10-19 | Semiconductor device |
| JP2019161582AActiveJP6978473B2 (en) | 2009-11-20 | 2019-09-04 | Semiconductor device |
| JP2021184061AActiveJP7256246B2 (en) | 2009-11-20 | 2021-11-11 | semiconductor equipment |
| JP2023054482AActiveJP7502516B2 (en) | 2009-11-20 | 2023-03-30 | Semiconductor Device |
| JP2023211473AActiveJP7665721B2 (en) | 2009-11-20 | 2023-12-14 | Semiconductor Device |
| JP2024100237AWithdrawnJP2024111241A (en) | 2009-11-20 | 2024-06-21 | Semiconductor Device |
Family Applications Before (7)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010256904AExpired - Fee RelatedJP5706136B2 (en) | 2009-11-20 | 2010-11-17 | Semiconductor device |
| JP2015036252AWithdrawnJP2015144293A (en) | 2009-11-20 | 2015-02-26 | Semiconductor device |
| JP2016201639AWithdrawnJP2017016731A (en) | 2009-11-20 | 2016-10-13 | Semiconductor device |
| JP2017202503AWithdrawnJP2018045756A (en) | 2009-11-20 | 2017-10-19 | Semiconductor device |
| JP2019161582AActiveJP6978473B2 (en) | 2009-11-20 | 2019-09-04 | Semiconductor device |
| JP2021184061AActiveJP7256246B2 (en) | 2009-11-20 | 2021-11-11 | semiconductor equipment |
| JP2023054482AActiveJP7502516B2 (en) | 2009-11-20 | 2023-03-30 | Semiconductor Device |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024100237AWithdrawnJP2024111241A (en) | 2009-11-20 | 2024-06-21 | Semiconductor Device |
Country Status (5)
| Country | Link |
|---|---|
| US (6) | US8339828B2 (en) |
| JP (9) | JP5706136B2 (en) |
| KR (8) | KR20190124813A (en) |
| TW (6) | TWI529865B (en) |
| WO (1) | WO2011062058A1 (en) |
Families Citing this family (128)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2916031A (en)* | 1955-11-17 | 1959-12-08 | John B Parsons | Reverse gear operating system for marine engines |
| SG10201406869QA (en)* | 2009-10-29 | 2014-12-30 | Semiconductor Energy Lab | Semiconductor device |
| WO2011052367A1 (en)* | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN102576708B (en) | 2009-10-30 | 2015-09-23 | 株式会社半导体能源研究所 | Semiconductor device |
| WO2011055660A1 (en) | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR20190124813A (en) | 2009-11-20 | 2019-11-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
| KR101481399B1 (en) | 2009-12-18 | 2015-01-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
| CN103985760B (en) | 2009-12-25 | 2017-07-18 | 株式会社半导体能源研究所 | Semiconductor device |
| KR20250048807A (en) | 2009-12-25 | 2025-04-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
| US8780629B2 (en) | 2010-01-15 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US8415731B2 (en) | 2010-01-20 | 2013-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor storage device with integrated capacitor and having transistor overlapping sections |
| WO2011096270A1 (en) | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2011096277A1 (en) | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
| WO2011096262A1 (en) | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101921618B1 (en)* | 2010-02-05 | 2018-11-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device and method of driving semiconductor device |
| US8664658B2 (en) | 2010-05-14 | 2014-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5923248B2 (en) | 2010-05-20 | 2016-05-24 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US8588000B2 (en) | 2010-05-20 | 2013-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device having a reading transistor with a back-gate electrode |
| WO2011162104A1 (en) | 2010-06-25 | 2011-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
| WO2012002186A1 (en) | 2010-07-02 | 2012-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2012008304A1 (en) | 2010-07-16 | 2012-01-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TWI524347B (en) | 2010-08-06 | 2016-03-01 | 半導體能源研究所股份有限公司 | Semiconductor device and method for driving semiconductor device |
| TWI545587B (en)* | 2010-08-06 | 2016-08-11 | 半導體能源研究所股份有限公司 | Semiconductor device and method for driving semiconductor device |
| US8422272B2 (en) | 2010-08-06 | 2013-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| JP5727892B2 (en) | 2010-08-26 | 2015-06-03 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US8339837B2 (en) | 2010-08-26 | 2012-12-25 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of semiconductor device |
| KR101851817B1 (en) | 2010-09-03 | 2018-04-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device and driving method thereof |
| JP2012256821A (en) | 2010-09-13 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | Memory device |
| TWI608486B (en) | 2010-09-13 | 2017-12-11 | 半導體能源研究所股份有限公司 | Semiconductor device |
| JP5852874B2 (en)* | 2010-12-28 | 2016-02-03 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US9048142B2 (en) | 2010-12-28 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8735892B2 (en) | 2010-12-28 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device using oxide semiconductor |
| TWI572009B (en) | 2011-01-14 | 2017-02-21 | 半導體能源研究所股份有限公司 | Semiconductor memory device |
| TWI520273B (en)* | 2011-02-02 | 2016-02-01 | 半導體能源研究所股份有限公司 | Semiconductor storage device |
| WO2012121265A1 (en) | 2011-03-10 | 2012-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and method for manufacturing the same |
| JP5839474B2 (en) | 2011-03-24 | 2016-01-06 | 株式会社半導体エネルギー研究所 | Signal processing circuit |
| US8686486B2 (en) | 2011-03-31 | 2014-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| US9070776B2 (en)* | 2011-04-15 | 2015-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| US9111795B2 (en) | 2011-04-29 | 2015-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with capacitor connected to memory element through oxide semiconductor film |
| JP6013682B2 (en) | 2011-05-20 | 2016-10-25 | 株式会社半導体エネルギー研究所 | Driving method of semiconductor device |
| JP6091083B2 (en) | 2011-05-20 | 2017-03-08 | 株式会社半導体エネルギー研究所 | Storage device |
| KR101933741B1 (en) | 2011-06-09 | 2018-12-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Cache memory and method for driving the same |
| JP2013016243A (en)* | 2011-06-09 | 2013-01-24 | Semiconductor Energy Lab Co Ltd | Memory device |
| JP6012263B2 (en) | 2011-06-09 | 2016-10-25 | 株式会社半導体エネルギー研究所 | Semiconductor memory device |
| JP6005401B2 (en)* | 2011-06-10 | 2016-10-12 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| US8841675B2 (en) | 2011-09-23 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Minute transistor |
| US9431545B2 (en) | 2011-09-23 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP5912394B2 (en) | 2011-10-13 | 2016-04-27 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US8637864B2 (en) | 2011-10-13 | 2014-01-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP6239227B2 (en)* | 2011-11-30 | 2017-11-29 | 株式会社半導体エネルギー研究所 | Semiconductor device and manufacturing method of semiconductor device |
| US8981367B2 (en) | 2011-12-01 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9076505B2 (en) | 2011-12-09 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| JP6053490B2 (en) | 2011-12-23 | 2016-12-27 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| US9312257B2 (en)* | 2012-02-29 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5777798B2 (en)* | 2012-03-12 | 2015-09-09 | 三菱電機株式会社 | Method for manufacturing solar battery cell |
| US9208849B2 (en) | 2012-04-12 | 2015-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device, and electronic device |
| US9048323B2 (en) | 2012-04-30 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2013164958A1 (en)* | 2012-05-02 | 2013-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device |
| TWI595502B (en)* | 2012-05-18 | 2017-08-11 | 半導體能源研究所股份有限公司 | Memory device and method for driving a memory device |
| WO2013176199A1 (en)* | 2012-05-25 | 2013-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
| JP6250955B2 (en) | 2012-05-25 | 2017-12-20 | 株式会社半導体エネルギー研究所 | Driving method of semiconductor device |
| JP6377317B2 (en)* | 2012-05-30 | 2018-08-22 | 株式会社半導体エネルギー研究所 | Programmable logic device |
| US9135182B2 (en) | 2012-06-01 | 2015-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Central processing unit and driving method thereof |
| JP2014195243A (en) | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP6405097B2 (en) | 2013-02-28 | 2018-10-17 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| KR20150128820A (en) | 2013-03-14 | 2015-11-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Method for driving semiconductor device and semiconductor device |
| US9612795B2 (en) | 2013-03-14 | 2017-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Data processing device, data processing method, and computer program |
| JP2014199708A (en)* | 2013-03-14 | 2014-10-23 | 株式会社半導体エネルギー研究所 | Method for driving semiconductor device |
| TWI618058B (en)* | 2013-05-16 | 2018-03-11 | 半導體能源研究所股份有限公司 | Semiconductor device |
| TWI618081B (en)* | 2013-05-30 | 2018-03-11 | 半導體能源研究所股份有限公司 | Driving method of semiconductor device |
| KR102522133B1 (en) | 2013-06-27 | 2023-04-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
| JP6516978B2 (en) | 2013-07-17 | 2019-05-22 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP6570817B2 (en) | 2013-09-23 | 2019-09-04 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2015084418A (en) | 2013-09-23 | 2015-04-30 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US9383407B2 (en)* | 2013-10-16 | 2016-07-05 | Apple Inc. | Instantaneous IR drop measurement circuit |
| KR102244460B1 (en)* | 2013-10-22 | 2021-04-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
| US9349418B2 (en) | 2013-12-27 | 2016-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
| US9379713B2 (en)* | 2014-01-17 | 2016-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Data processing device and driving method thereof |
| KR102251176B1 (en)* | 2014-02-24 | 2021-05-11 | 엘지디스플레이 주식회사 | Thin Film Transistor Substrate And Display Using The Same |
| US10074576B2 (en)* | 2014-02-28 | 2018-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| JP6560508B2 (en)* | 2014-03-13 | 2019-08-14 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US9716100B2 (en) | 2014-03-14 | 2017-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for driving semiconductor device, and electronic device |
| US9887212B2 (en)* | 2014-03-14 | 2018-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| CN105097793B (en)* | 2014-04-22 | 2018-03-16 | 中芯国际集成电路制造(北京)有限公司 | The design method and integrated circuit of a kind of integrated circuit |
| WO2015170220A1 (en)* | 2014-05-09 | 2015-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and electronic device |
| JP6525722B2 (en) | 2014-05-29 | 2019-06-05 | 株式会社半導体エネルギー研究所 | Memory device, electronic component, and electronic device |
| WO2015194127A1 (en)* | 2014-06-17 | 2015-12-23 | パナソニックＩｐマネジメント株式会社 | Semiconductor device |
| JP6552336B2 (en)* | 2014-08-29 | 2019-07-31 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP6563313B2 (en)* | 2014-11-21 | 2019-08-21 | 株式会社半導体エネルギー研究所 | Semiconductor device and electronic device |
| US9424890B2 (en)* | 2014-12-01 | 2016-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and driving method thereof |
| JP6667267B2 (en) | 2014-12-08 | 2020-03-18 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP6689062B2 (en) | 2014-12-10 | 2020-04-28 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US9583177B2 (en) | 2014-12-10 | 2017-02-28 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device including memory device |
| WO2016092416A1 (en) | 2014-12-11 | 2016-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, memory device, and electronic device |
| US10522693B2 (en) | 2015-01-16 | 2019-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and electronic device |
| US9633710B2 (en) | 2015-01-23 | 2017-04-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for operating semiconductor device |
| US9905700B2 (en) | 2015-03-13 | 2018-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device or memory device and driving method thereof |
| KR20160117222A (en) | 2015-03-30 | 2016-10-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Test method of semiconductor device |
| US9589611B2 (en) | 2015-04-01 | 2017-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and electronic device |
| JP6773453B2 (en)* | 2015-05-26 | 2020-10-21 | 株式会社半導体エネルギー研究所 | Storage devices and electronic devices |
| JP6901831B2 (en) | 2015-05-26 | 2021-07-14 | 株式会社半導体エネルギー研究所 | Memory system and information processing system |
| WO2017068478A1 (en) | 2015-10-22 | 2017-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device or memory device including the semiconductor device |
| US9773787B2 (en) | 2015-11-03 | 2017-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, memory device, electronic device, or method for driving the semiconductor device |
| JP6822853B2 (en) | 2016-01-21 | 2021-01-27 | 株式会社半導体エネルギー研究所 | Storage device and driving method of storage device |
| US20170338252A1 (en)* | 2016-05-17 | 2017-11-23 | Innolux Corporation | Display device |
| WO2018004659A1 (en)* | 2016-07-01 | 2018-01-04 | Intel Corporation | Three transistor memory cell with metal oxide semiconductors and si transistors |
| WO2018004663A1 (en)* | 2016-07-01 | 2018-01-04 | Intel Corporation | Two transistor memory cell with metal oxide semiconductors and silicon transistors |
| WO2018004667A1 (en)* | 2016-07-01 | 2018-01-04 | Intel Corporation | Two transistor memory cell using high mobility metal oxide semiconductors |
| KR102458660B1 (en) | 2016-08-03 | 2022-10-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Display device and electronic device |
| WO2018047035A1 (en) | 2016-09-12 | 2018-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, driving method thereof, semiconductor device, electronic component, and electronic device |
| JP6963463B2 (en) | 2016-11-10 | 2021-11-10 | 株式会社半導体エネルギー研究所 | Semiconductor devices, electronic components, and electronic devices |
| KR102673490B1 (en) | 2016-11-28 | 2024-06-11 | 삼성전자주식회사 | Nonvolatile memory device performing partial read operation and reading method thereof |
| KR102565380B1 (en)* | 2016-12-07 | 2023-08-10 | 삼성디스플레이 주식회사 | Thin film transistor substrate |
| US10319453B2 (en)* | 2017-03-16 | 2019-06-11 | Intel Corporation | Board level leakage testing for memory interface |
| US11004982B2 (en)* | 2017-03-31 | 2021-05-11 | Intel Corporation | Gate for a transistor |
| CN110692099A (en) | 2017-05-19 | 2020-01-14 | 株式会社半导体能源研究所 | Semiconductor device or memory device |
| US10186492B1 (en)* | 2017-07-18 | 2019-01-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and manufacturing method thereof |
| JP6538902B2 (en)* | 2018-02-14 | 2019-07-03 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| CN109032405B (en)* | 2018-07-06 | 2021-09-21 | 京东方科技集团股份有限公司 | Display panel, display device and manufacturing method of display panel |
| US20200091156A1 (en)* | 2018-09-17 | 2020-03-19 | Intel Corporation | Two transistor memory cell using stacked thin-film transistors |
| WO2020161552A1 (en) | 2019-02-05 | 2020-08-13 | 株式会社半導体エネルギー研究所 | Display apparatus and electronic equipment |
| US11929415B2 (en)* | 2019-06-20 | 2024-03-12 | Intel Corporation | Thin film transistors with offset source and drain structures and process for forming such |
| KR102746536B1 (en) | 2019-10-08 | 2024-12-23 | 주식회사 엘지에너지솔루션 | Apparatus for transporting battery |
| US11646379B2 (en)* | 2020-06-23 | 2023-05-09 | Taiwan Semiconductor Manufacturing Company Limited | Dual-layer channel transistor and methods of forming same |
| US12040333B2 (en) | 2020-08-27 | 2024-07-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device, and electronic device |
| US20230280976A1 (en) | 2022-03-03 | 2023-09-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Using reduced read energy based on the partial-sum |
| JP7381679B1 (en) | 2022-09-13 | 2023-11-15 | 華邦電子股▲ふん▼有限公司 | Voltage generation circuit and semiconductor memory device |
| CN118251010B (en)* | 2024-05-11 | 2025-02-28 | 北京超弦存储器研究院 | Semiconductor device and manufacturing method thereof, and electronic device |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004014094A (en)* | 2002-06-11 | 2004-01-15 | Hitachi Ltd | Semiconductor memory device |
| JP2005243059A (en)* | 2004-02-24 | 2005-09-08 | Renesas Technology Corp | Semiconductor integrated circuit |
| JP2009094492A (en)* | 2007-09-20 | 2009-04-30 | Semiconductor Energy Lab Co Ltd | Display device |
| JP2009094495A (en)* | 2007-09-21 | 2009-04-30 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2009164393A (en)* | 2008-01-08 | 2009-07-23 | Canon Inc | Amorphous oxide and field effect transistor |
| JP2009260378A (en)* | 2005-09-29 | 2009-11-05 | Semiconductor Energy Lab Co Ltd | Method of manufacturing semiconductor device |
Family Cites Families (199)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034199B2 (en) | 1980-12-20 | 1985-08-07 | 株式会社東芝 | semiconductor storage device |
| EP0053878B1 (en) | 1980-12-08 | 1985-08-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPS60198861A (en) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | Thin film transistor |
| JPS62274773A (en)* | 1986-05-23 | 1987-11-28 | Hitachi Ltd | semiconductor storage device |
| JPH0244256B2 (en) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | INGAZN2O5DESHIMESARERUROTSUHOSHOKEINOSOJOKOZOOJUSURUKAGOBUTSUOYOBISONOSEIZOHO |
| JPS63210023A (en) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | Compound having a hexagonal layered structure represented by InGaZn↓4O↓7 and its manufacturing method |
| JPH0244258B2 (en) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | INGAZN3O6DESHIMESARERUROTSUHOSHOKEINOSOJOKOZOOJUSURUKAGOBUTSUOYOBISONOSEIZOHO |
| JPH0244260B2 (en) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | INGAZN5O8DESHIMESARERUROTSUHOSHOKEINOSOJOKOZOOJUSURUKAGOBUTSUOYOBISONOSEIZOHO |
| JPH0244262B2 (en) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | INGAZN6O9DESHIMESARERUROTSUHOSHOKEINOSOJOKOZOOJUSURUKAGOBUTSUOYOBISONOSEIZOHO |
| JPH0244263B2 (en) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | INGAZN7O10DESHIMESARERUROTSUHOSHOKEINOSOJOKOZOOJUSURUKAGOBUTSUOYOBISONOSEIZOHO |
| JPS63268184A (en) | 1987-04-24 | 1988-11-04 | Sony Corp | semiconductor memory device |
| US5366922A (en) | 1989-12-06 | 1994-11-22 | Seiko Instruments Inc. | Method for producing CMOS transistor |
| US7071910B1 (en)* | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| JP2775040B2 (en) | 1991-10-29 | 1998-07-09 | 株式会社 半導体エネルギー研究所 | Electro-optical display device and driving method thereof |
| JPH05251705A (en) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | Thin-film transistor |
| JP3311092B2 (en)* | 1993-07-23 | 2002-08-05 | 株式会社東芝 | Multi-valued memory |
| JP2007189235A (en)* | 1993-07-26 | 2007-07-26 | Seiko Epson Corp | Thin film semiconductor device and display system |
| WO1995003629A1 (en) | 1993-07-26 | 1995-02-02 | Seiko Epson Corporation | Thin film semiconductor device, its manufacture, and display system |
| JP3836166B2 (en)* | 1993-11-22 | 2006-10-18 | 株式会社半導体エネルギー研究所 | Two-layer transistor and manufacturing method thereof |
| JPH07201173A (en)* | 1993-12-28 | 1995-08-04 | Matsushita Electron Corp | Semiconductor device |
| JPH07211084A (en)* | 1994-01-18 | 1995-08-11 | Sunao Shibata | Semiconductor device |
| JP3947575B2 (en) | 1994-06-10 | 2007-07-25 | Ｈｏｙａ株式会社 | Conductive oxide and electrode using the same |
| JP3565613B2 (en)* | 1995-03-20 | 2004-09-15 | 株式会社ルネサステクノロジ | Semiconductor integrated circuit device |
| JP3479375B2 (en) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | Metal oxide semiconductor device in which a pn junction is formed with a thin film transistor made of a metal oxide semiconductor such as cuprous oxide, and methods for manufacturing the same |
| KR100394896B1 (en) | 1995-08-03 | 2003-11-28 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | A semiconductor device including a transparent switching element |
| US5687114A (en)* | 1995-10-06 | 1997-11-11 | Agate Semiconductor, Inc. | Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell |
| JP3392604B2 (en) | 1995-11-14 | 2003-03-31 | 株式会社東芝 | Nonvolatile semiconductor memory device |
| JP3625598B2 (en) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | Manufacturing method of liquid crystal display device |
| US5724284A (en)* | 1996-06-24 | 1998-03-03 | Advanced Micro Devices, Inc. | Multiple bits-per-cell flash shift register page buffer |
| JP4103968B2 (en) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | Insulated gate type semiconductor device |
| KR100234700B1 (en) | 1996-11-27 | 1999-12-15 | 김영환 | Manufacturing method of semiconductor device |
| JP3424891B2 (en)* | 1996-12-27 | 2003-07-07 | 三洋電機株式会社 | Method of manufacturing thin film transistor and display device |
| JP3544815B2 (en)* | 1997-02-27 | 2004-07-21 | 株式会社東芝 | Power supply circuit and nonvolatile semiconductor memory device |
| JPH10284696A (en) | 1997-04-02 | 1998-10-23 | Nissan Motor Co Ltd | Semiconductor storage device |
| US5796650A (en) | 1997-05-19 | 1998-08-18 | Lsi Logic Corporation | Memory circuit including write control unit wherein subthreshold leakage may be reduced |
| JPH11126491A (en) | 1997-08-20 | 1999-05-11 | Fujitsu Ltd | Semiconductor storage device |
| US5909449A (en)* | 1997-09-08 | 1999-06-01 | Invox Technology | Multibit-per-cell non-volatile memory with error detection and correction |
| JPH11233789A (en) | 1998-02-12 | 1999-08-27 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP4170454B2 (en) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | Article having transparent conductive oxide thin film and method for producing the same |
| JP2000049314A (en)* | 1998-07-29 | 2000-02-18 | Sony Corp | Nonvolatile semiconductor memory device |
| JP2000150861A (en) | 1998-11-16 | 2000-05-30 | Tdk Corp | Oxide thin film |
| JP3276930B2 (en) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | Transistor and semiconductor device |
| JP3954245B2 (en)* | 1999-07-22 | 2007-08-08 | 株式会社東芝 | Voltage generation circuit |
| JP4654471B2 (en)* | 1999-07-29 | 2011-03-23 | ソニー株式会社 | Semiconductor device |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| US7082056B2 (en)* | 2004-03-12 | 2006-07-25 | Super Talent Electronics, Inc. | Flash memory device and architecture with multi level cells |
| JP4282197B2 (en) | 2000-01-24 | 2009-06-17 | 株式会社ルネサステクノロジ | Nonvolatile semiconductor memory device |
| JP3735855B2 (en) | 2000-02-17 | 2006-01-18 | 日本電気株式会社 | Semiconductor integrated circuit device and driving method thereof |
| WO2001073846A1 (en) | 2000-03-29 | 2001-10-04 | Hitachi, Ltd. | Semiconductor device |
| JP2001351386A (en)* | 2000-06-07 | 2001-12-21 | Sony Corp | Semiconductor memory and its operation method |
| US6266269B1 (en) | 2000-06-07 | 2001-07-24 | Xilinx, Inc. | Three terminal non-volatile memory element |
| US6628551B2 (en) | 2000-07-14 | 2003-09-30 | Infineon Technologies Aktiengesellschaft | Reducing leakage current in memory cells |
| JP4089858B2 (en) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | Semiconductor device |
| JP2002093924A (en)* | 2000-09-20 | 2002-03-29 | Sony Corp | Semiconductor storage device |
| KR100390144B1 (en)* | 2000-09-28 | 2003-07-04 | 삼성전자주식회사 | Transfer circuit of semiconductor device and structure thereof |
| JP2002133876A (en) | 2000-10-23 | 2002-05-10 | Hitachi Ltd | Semiconductor storage device |
| KR20020038482A (en) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | Thin film transistor array, method for producing the same, and display panel using the same |
| JP3997731B2 (en) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | Method for forming a crystalline semiconductor thin film on a substrate |
| JP2002289859A (en) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | Thin film transistor |
| JP4731718B2 (en) | 2001-04-27 | 2011-07-27 | 株式会社半導体エネルギー研究所 | Display device |
| JP2002368226A (en)* | 2001-06-11 | 2002-12-20 | Sharp Corp | Semiconductor device, semiconductor storage device and manufacturing method thereof, and portable information device |
| US6762445B2 (en)* | 2001-07-19 | 2004-07-13 | Matsushita Electric Industrial Co., Ltd. | DRAM memory cell with dummy lower electrode for connection between upper electrode and upper layer interconnect |
| JP4090716B2 (en) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | Thin film transistor and matrix display device |
| JP3925839B2 (en) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | Semiconductor memory device and test method thereof |
| WO2003040441A1 (en) | 2001-11-05 | 2003-05-15 | Japan Science And Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4164562B2 (en) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | Transparent thin film field effect transistor using homologous thin film as active layer |
| JP2002319682A (en)* | 2002-01-04 | 2002-10-31 | Japan Science & Technology Corp | Transistor and semiconductor device |
| JP4083486B2 (en) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | Method for producing LnCuO (S, Se, Te) single crystal thin film |
| CN1445821A (en) | 2002-03-15 | 2003-10-01 | 三洋电机株式会社 | Forming method of ZnO film and ZnO semiconductor layer, semiconductor element and manufacturing method thereof |
| JP3933591B2 (en) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | Organic electroluminescent device |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (en) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | Semiconductor device and method of manufacturing the semiconductor device |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US6882010B2 (en) | 2002-10-03 | 2005-04-19 | Micron Technology, Inc. | High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| DE10248722A1 (en)* | 2002-10-18 | 2004-05-06 | Infineon Technologies Ag | Integrated circuit arrangement with capacitor and manufacturing process |
| JP2004265944A (en)* | 2003-02-21 | 2004-09-24 | Handotai Rikougaku Kenkyu Center:Kk | Semiconductor storage device |
| JP4209219B2 (en)* | 2003-02-21 | 2009-01-14 | 株式会社ルネサステクノロジ | Nonvolatile semiconductor memory device, memory device, and defective memory element detection and repair method |
| JP4166105B2 (en) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | Semiconductor device and manufacturing method thereof |
| JP2004273732A (en) | 2003-03-07 | 2004-09-30 | Sharp Corp | Active matrix substrate and manufacturing method thereof |
| US6765825B1 (en) | 2003-03-12 | 2004-07-20 | Ami Semiconductor, Inc. | Differential nor memory cell having two floating gate transistors |
| EP1624435A1 (en) | 2003-05-07 | 2006-02-08 | Toshiba Matsushita Display Technology Co., Ltd. | El display and its driving method |
| JP4108633B2 (en) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND ELECTRONIC DEVICE |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| DE10344604B4 (en)* | 2003-09-25 | 2011-08-11 | Infineon Technologies AG, 81669 | Storage unit with collecting electrodes |
| KR100522547B1 (en)* | 2003-12-10 | 2005-10-19 | 삼성전자주식회사 | Method for manufacturing insulating layer in semiconductor device |
| CN1998087B (en) | 2004-03-12 | 2014-12-31 | 独立行政法人科学技术振兴机构 | Amorphous oxide and thin film transistor |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| KR100534216B1 (en)* | 2004-06-18 | 2005-12-08 | 삼성전자주식회사 | Word line driver circuits for use in semiconductor memory and method for driving therefore |
| JP2006100760A (en) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | Thin film transistor and manufacturing method thereof |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| JP2005094025A (en) | 2004-10-15 | 2005-04-07 | Renesas Technology Corp | Semiconductor device and transistor |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| JP5053537B2 (en) | 2004-11-10 | 2012-10-17 | キヤノン株式会社 | Semiconductor device using amorphous oxide |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| AU2005302964B2 (en) | 2004-11-10 | 2010-11-04 | Canon Kabushiki Kaisha | Field effect transistor employing an amorphous oxide |
| KR100953596B1 (en) | 2004-11-10 | 2010-04-21 | 캐논 가부시끼가이샤 | Light emitting device |
| EP2453481B1 (en) | 2004-11-10 | 2017-01-11 | Canon Kabushiki Kaisha | Field effect transistor with amorphous oxide |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| TWI445178B (en) | 2005-01-28 | 2014-07-11 | Semiconductor Energy Lab | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| TWI505473B (en) | 2005-01-28 | 2015-10-21 | Semiconductor Energy Lab | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| KR100704784B1 (en) | 2005-03-07 | 2007-04-10 | 삼성전자주식회사 | Stacked semiconductor device and manufacturing method thereof |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| US7544967B2 (en) | 2005-03-28 | 2009-06-09 | Massachusetts Institute Of Technology | Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| JP4849817B2 (en)* | 2005-04-08 | 2012-01-11 | ルネサスエレクトロニクス株式会社 | Semiconductor memory device |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| US7483013B2 (en) | 2005-05-20 | 2009-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor circuit, display device, and electronic appliance therewith |
| JP2006344849A (en) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | Thin film transistor |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (en) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | OLED display and manufacturing method thereof |
| JP2007042172A (en) | 2005-08-01 | 2007-02-15 | Sony Corp | Semiconductor memory apparatus |
| JP2007059128A (en) | 2005-08-23 | 2007-03-08 | Canon Inc | Organic EL display device and manufacturing method thereof |
| JP4280736B2 (en) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | Semiconductor element |
| JP5116225B2 (en) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | Manufacturing method of oxide semiconductor device |
| JP4850457B2 (en) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | Thin film transistor and thin film diode |
| JP4560502B2 (en) | 2005-09-06 | 2010-10-13 | キヤノン株式会社 | Field effect transistor |
| JP2007073705A (en) | 2005-09-06 | 2007-03-22 | Canon Inc | Oxide semiconductor channel thin film transistor and method for manufacturing the same |
| JP5006598B2 (en) | 2005-09-16 | 2012-08-22 | キヤノン株式会社 | Field effect transistor |
| JP5037808B2 (en) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | Field effect transistor using amorphous oxide, and display device using the transistor |
| CN101577231B (en) | 2005-11-15 | 2013-01-02 | 株式会社半导体能源研究所 | Semiconductor device and method of manufacturing the same |
| JP2007157982A (en) | 2005-12-05 | 2007-06-21 | Seiko Epson Corp | Transistor type ferroelectric memory and manufacturing method thereof |
| JP4233563B2 (en) | 2005-12-28 | 2009-03-04 | パナソニック株式会社 | Nonvolatile semiconductor memory device for storing multi-value data |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (en) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ZnO film and method of manufacturing TFT using the same |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| KR100714401B1 (en) | 2006-02-08 | 2007-05-04 | 삼성전자주식회사 | A semiconductor device having a stacked transistor and a method of forming the same |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (en) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| TWI545380B (en)* | 2006-05-16 | 2016-08-11 | 半導體能源研究所股份有限公司 | Liquid crystal display device and semiconductor device |
| JP5028033B2 (en) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | Oxide semiconductor film dry etching method |
| JP4999400B2 (en) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | Oxide semiconductor film dry etching method |
| JP4609797B2 (en) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | Thin film device and manufacturing method thereof |
| JP4332545B2 (en) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | Field effect transistor and manufacturing method thereof |
| JP4274219B2 (en) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | Electronic devices, organic electroluminescence devices, organic thin film semiconductor devices |
| JP5164357B2 (en) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (en) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | Color EL display and manufacturing method thereof |
| US8217435B2 (en) | 2006-12-22 | 2012-07-10 | Intel Corporation | Floating body memory cell having gates favoring different conductivity type regions |
| KR101303578B1 (en) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | Etching method of thin film |
| KR100885912B1 (en)* | 2007-01-23 | 2009-02-26 | 삼성전자주식회사 | A data verification method and semiconductor memory device for selectively verifying data based on a written data value |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| US7675799B2 (en)* | 2007-02-26 | 2010-03-09 | Infineon Technologies Ag | Method of operating a memory cell, memory cell and memory unit |
| KR100851215B1 (en) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | Thin film transistor and organic light emitting display device using same |
| JP5022106B2 (en)* | 2007-03-30 | 2012-09-12 | 株式会社ニフコ | Damper device |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (en) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | Thin film transistor substrate and manufacturing method thereof |
| KR20080094300A (en) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | Thin film transistors and methods of manufacturing the same and flat panel displays comprising thin film transistors |
| KR101334181B1 (en) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | Thin Film Transistor having selectively crystallized channel layer and method of manufacturing the same |
| CN101663762B (en) | 2007-04-25 | 2011-09-21 | 佳能株式会社 | Oxynitride semiconductor |
| JP5294651B2 (en)* | 2007-05-18 | 2013-09-18 | キヤノン株式会社 | Inverter manufacturing method and inverter |
| KR101345376B1 (en) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | Fabrication method of ZnO family Thin film transistor |
| KR101402189B1 (en)* | 2007-06-22 | 2014-06-02 | 삼성전자주식회사 | Oxide thin film transistor and etchant of Zn oxide |
| US8566502B2 (en) | 2008-05-29 | 2013-10-22 | Vmware, Inc. | Offloading storage operations to storage hardware using a switch |
| US8354674B2 (en) | 2007-06-29 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer |
| KR20090002841A (en)* | 2007-07-04 | 2009-01-09 | 삼성전자주식회사 | Oxide semiconductor, thin film transistor comprising same, and method of manufacturing |
| KR100889688B1 (en) | 2007-07-16 | 2009-03-19 | 삼성모바일디스플레이주식회사 | A method of manufacturing a semiconductor active layer, a method of manufacturing a thin film transistor using the same, and a thin film transistor comprising a semiconductor active layer |
| US7982250B2 (en)* | 2007-09-21 | 2011-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5354999B2 (en) | 2007-09-26 | 2013-11-27 | キヤノン株式会社 | Method for manufacturing field effect transistor |
| JP5430846B2 (en)* | 2007-12-03 | 2014-03-05 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
| WO2009093625A1 (en)* | 2008-01-23 | 2009-07-30 | Idemitsu Kosan Co., Ltd. | Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device |
| JP5121478B2 (en) | 2008-01-31 | 2013-01-16 | 株式会社ジャパンディスプレイウェスト | Optical sensor element, imaging device, electronic device, and memory element |
| KR101043824B1 (en)* | 2008-02-04 | 2011-06-22 | 주식회사 하이닉스반도체 | Pumping voltage generator and its method |
| JP5305730B2 (en)* | 2008-05-12 | 2013-10-02 | キヤノン株式会社 | Semiconductor device manufacturing method and manufacturing apparatus thereof |
| JP5288141B2 (en)* | 2008-05-22 | 2013-09-11 | 出光興産株式会社 | Sputtering target, method for forming amorphous oxide thin film using the same, and method for manufacturing thin film transistor |
| JP4623179B2 (en) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | Thin film transistor and manufacturing method thereof |
| JP5451280B2 (en) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | Wurtzite crystal growth substrate, manufacturing method thereof, and semiconductor device |
| JP2010140919A (en) | 2008-12-09 | 2010-06-24 | Hitachi Ltd | Oxide semiconductor device, manufacturing method thereof, and active matrix substrate |
| JP5781720B2 (en) | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| US8271855B2 (en)* | 2008-12-22 | 2012-09-18 | Unity Semiconductor Corporation | Memory scrubbing in third dimension memory |
| US8288222B2 (en)* | 2009-10-20 | 2012-10-16 | International Business Machines Corporation | Application of cluster beam implantation for fabricating threshold voltage adjusted FETs |
| EP2491585B1 (en) | 2009-10-21 | 2020-01-22 | Semiconductor Energy Laboratory Co. Ltd. | Semiconductor device |
| KR101490726B1 (en) | 2009-10-21 | 2015-02-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
| SG10201406869QA (en) | 2009-10-29 | 2014-12-30 | Semiconductor Energy Lab | Semiconductor device |
| KR101969279B1 (en) | 2009-10-29 | 2019-04-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
| CN102576708B (en) | 2009-10-30 | 2015-09-23 | 株式会社半导体能源研究所 | Semiconductor device |
| WO2011052367A1 (en) | 2009-10-30 | 2011-05-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2011055660A1 (en) | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101753927B1 (en) | 2009-11-06 | 2017-07-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
| WO2011062068A1 (en)* | 2009-11-20 | 2011-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101448908B1 (en)* | 2009-11-20 | 2014-10-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
| KR20190124813A (en)* | 2009-11-20 | 2019-11-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
| WO2011065183A1 (en)* | 2009-11-24 | 2011-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including memory cell |
| CN102656801B (en)* | 2009-12-25 | 2016-04-27 | 株式会社半导体能源研究所 | Memory device, semiconductor device and electronic device |
- 2010
- 2010-10-27KRKR1020197031840Apatent/KR20190124813A/ennot_activeCeased
- 2010-10-27KRKR1020127015709Apatent/KR101811999B1/enactiveActive
- 2010-10-27KRKR1020187035370Apatent/KR20180133548A/ennot_activeCeased
- 2010-10-27KRKR1020177036396Apatent/KR101928723B1/enactiveActive
- 2010-10-27KRKR1020207022300Apatent/KR20200096317A/ennot_activeCeased
- 2010-10-27KRKR1020227034182Apatent/KR102682982B1/enactiveActive
- 2010-10-27WOPCT/JP2010/069546patent/WO2011062058A1/enactiveApplication Filing
- 2010-10-27KRKR1020217033092Apatent/KR102451852B1/enactiveActive
- 2010-10-27KRKR1020247022147Apatent/KR20240108579A/enactivePending
- 2010-11-11TWTW099138829Apatent/TWI529865B/ennot_activeIP Right Cessation
- 2010-11-11TWTW109104519Apatent/TWI754894B/enactive
- 2010-11-11TWTW110147763Apatent/TWI793930B/enactive
- 2010-11-11TWTW106102978Apatent/TWI686902B/enactive
- 2010-11-11TWTW105102036Apatent/TWI579976B/enactive
- 2010-11-11TWTW112104187Apatent/TWI829525B/enactive
- 2010-11-17JPJP2010256904Apatent/JP5706136B2/ennot_activeExpired - Fee Related
- 2010-11-17USUS12/947,846patent/US8339828B2/enactiveActive
- 2012
- 2012-11-19USUS13/680,378patent/US8619454B2/ennot_activeExpired - Fee Related
- 2013
- 2013-10-22USUS14/059,475patent/US8804396B2/enactiveActive
- 2014
- 2014-08-05USUS14/451,671patent/US9135958B2/enactiveActive
- 2015
- 2015-02-26JPJP2015036252Apatent/JP2015144293A/ennot_activeWithdrawn
- 2015-08-18USUS14/828,669patent/US9705005B2/ennot_activeExpired - Fee Related
- 2016
- 2016-10-13JPJP2016201639Apatent/JP2017016731A/ennot_activeWithdrawn
- 2017
- 2017-06-28USUS15/635,550patent/US20170301380A1/ennot_activeAbandoned
- 2017-10-19JPJP2017202503Apatent/JP2018045756A/ennot_activeWithdrawn
- 2019
- 2019-09-04JPJP2019161582Apatent/JP6978473B2/enactiveActive
- 2021
- 2021-11-11JPJP2021184061Apatent/JP7256246B2/enactiveActive
- 2023
- 2023-03-30JPJP2023054482Apatent/JP7502516B2/enactiveActive
- 2023-12-14JPJP2023211473Apatent/JP7665721B2/enactiveActive
- 2024
- 2024-06-21JPJP2024100237Apatent/JP2024111241A/ennot_activeWithdrawn
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004014094A (en)* | 2002-06-11 | 2004-01-15 | Hitachi Ltd | Semiconductor memory device |
| JP2005243059A (en)* | 2004-02-24 | 2005-09-08 | Renesas Technology Corp | Semiconductor integrated circuit |
| JP2009260378A (en)* | 2005-09-29 | 2009-11-05 | Semiconductor Energy Lab Co Ltd | Method of manufacturing semiconductor device |
| JP2009094492A (en)* | 2007-09-20 | 2009-04-30 | Semiconductor Energy Lab Co Ltd | Display device |
| JP2009094495A (en)* | 2007-09-21 | 2009-04-30 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2009164393A (en)* | 2008-01-08 | 2009-07-23 | Canon Inc | Amorphous oxide and field effect transistor |
Also Published As
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7357753B2 (en) | semiconductor equipment | |
| JP7256246B2 (en) | semiconductor equipment | |
| JP7376651B2 (en) | semiconductor equipment | |
| JP7326544B2 (en) | semiconductor equipment | |
| JP7350141B2 (en) | semiconductor equipment | |
| JP2025156576A (en) | Semiconductor Devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination | Free format text:JAPANESE INTERMEDIATE CODE: A621 Effective date:20240112 | |
| A977 | Report on retrieval | Free format text:JAPANESE INTERMEDIATE CODE: A971007 Effective date:20241023 | |
| A131 | Notification of reasons for refusal | Free format text:JAPANESE INTERMEDIATE CODE: A131 Effective date:20241029 | |
| A521 | Request for written amendment filed | Free format text:JAPANESE INTERMEDIATE CODE: A523 Effective date:20241219 | |
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) | Free format text:JAPANESE INTERMEDIATE CODE: A01 Effective date:20250311 | |
| A61 | First payment of annual fees (during grant procedure) | Free format text:JAPANESE INTERMEDIATE CODE: A61 Effective date:20250409 | |
| R150 | Certificate of patent or registration of utility model | Ref document number:7665721 Country of ref document:JP Free format text:JAPANESE INTERMEDIATE CODE: R150 |