JP2023110556A

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Publication number: JP2023110556A
Application number: JP2022012082A
Authority: JP
Inventors: 寛雄土屋; Hiroo Tsuchiya
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2022-01-28
Filing date: 2022-01-28
Publication date: 2023-08-09

Abstract

【課題】アナログデジタル混載回路におけるアンテナダメージを抑制可能な半導体集積回路を提供する。【解決手段】半導体集積回路１００のデジタル領域１２０は、複数のスタンダードセルを自動配置配線して設計される。デジタル領域１２０の入力ポートＰｉは、アナログ領域と接続される。電源ラインＶＤＤおよび接地ラインＶＳＳは、アナログ領域１１０との境界に沿って敷設される。ダイオードセルＤは、入力ポートＰｉと接続される。バッファセルＢＵＦは、入力ポートＰｉと接続される。ダイオードセルＤおよびバッファセルＢＵＦは、スタンダードセル配置領域１２４内の、入力ポートＰｉに近接する箇所に配置される。【選択図】図４A semiconductor integrated circuit capable of suppressing antenna damage in an analog-digital mixed circuit is provided. A digital area (120) of a semiconductor integrated circuit (100) is designed by automatically placing and routing a plurality of standard cells. An input port Pi of the digital domain 120 is connected with the analog domain. Power supply line VDD and ground line VSS are laid along the boundary with analog region 110 . Diode cell D is connected to input port Pi. Buffer cell BUF is connected to input port Pi. Diode cell D and buffer cell BUF are arranged in standard cell arrangement region 124 in the vicinity of input port Pi. [Selection drawing] Fig. 4

Description

Translated fromJapanese

本開示は、半導体集積回路に関する。 The present disclosure relates to semiconductor integrated circuits.

半導体集積回路の設計に、自動レイアウトを実行するＥＤＡツールが重要な役割を果たす。ＥＤＡツールは、セルやマクロセル（以下、スタンダードセルと総称する）の接続情報（論理回路設計結果、ネットリストと称される）を入力すると、チップ上のスタンダードセルの位置を自動的に決め（配置し）し、その間を自動的に結線する。この機能は、Ｐ＆Ｒ（Place and Route）とも称される。 EDA tools that perform automatic layout play an important role in the design of semiconductor integrated circuits. The EDA tool automatically determines the position of the standard cell on the chip when connection information (logical circuit design result, referred to as a netlist) of cells and macro cells (hereinafter collectively referred to as standard cells) is input. and connect automatically. This function is also called P&R (Place and Route).

特開２００４－２６６１０８号公報Japanese Patent Application Laid-Open No. 2004-266108

半導体集積回路の微細化によって、アンテナダメージによる信頼性の低下が問題となる。図１は、半導体集積化回路１０の断面図である。トランジスタ１２は、ソース領域Ｓ、ドレイン領域Ｄ、ゲート領域Ｇを有する。ゲート領域Ｇには、ゲート酸化膜１４およびゲート電極１６が形成される。ゲート電極１６には、金属配線１８が接続される。 With the miniaturization of semiconductor integrated circuits, deterioration of reliability due to antenna damage becomes a problem. FIG. 1 is a cross-sectional view of a semiconductor integratedcircuit 10. As shown in FIG. Thetransistor 12 has a source region S, a drain region D, and a gate region G. FIG. Agate oxide film 14 and agate electrode 16 are formed in the gate region G. As shown in FIG. Ametal wiring 18 is connected to thegate electrode 16 .

半導体集積回路の製造工程において、プラズマエッチングにより、ゲート電極１６と接続される金属配線１８に電荷Ｑがチャージされる。この電荷Ｑがゲート酸化膜１４に流れると、ゲート酸化膜１４の信頼性が低下する。アンテナダメージは、トランジスタ１２のしきい値電圧の増加や、リーク電流の増加などの原因となり、トランジスタの特性の劣化や歩留まりの低下を引き起こす。 In the manufacturing process of a semiconductor integrated circuit, electric charge Q is charged to themetal wiring 18 connected to thegate electrode 16 by plasma etching. When this charge Q flows into thegate oxide film 14, the reliability of thegate oxide film 14 is lowered. Antenna damage causes an increase in the threshold voltage of thetransistor 12, an increase in leakage current, and the like, resulting in degradation of transistor characteristics and a decrease in yield.

アンテナダメージを防止するために、プロセスルールが定められる。たとえばアンテナダメージに関するプロセスルール（以下、アンテナルールという）は、ＩＣ（Integrated Circuit）の製造メーカごとにさまざまであるが、基本的には、ゲート電極１６の面積と、金属配線１８の面積と、の関係（アンテナ比ともいう）にもとづいて規定される。 Process rules are defined to prevent antenna damage. For example, process rules for antenna damage (hereinafter referred to as antenna rules) vary from IC (Integrated Circuit) manufacturer to IC (Integrated Circuit) manufacturer. It is defined based on the relationship (also called antenna ratio).

本発明者は、アナログデジタル混載回路におけるアンテナダメージについて検討した結果、以下の課題を認識するに至った。 As a result of examining antenna damage in mixed analog-digital circuits, the inventors of the present invention have come to recognize the following problems.

図２は、アナログデジタル混載回路２０の設計を説明する図である。アナログデジタル混載回路２０は、アナログ領域２２と、デジタル領域２４を有する。デジタル領域２４のレイアウトおよび配線は、デジタル回路の等価回路を記述するネットリストを、設計支援ツール（Ｐ＆Ｒツール）に入力することにより自動生成される。設計支援ツールは、ネットリストに従って複数のスタンダードセルを自動配置し、それらを自動配線することで、半導体集積回路のマスクレイアウトを生成する。アンテナルールは、設計支援ツールによるＰ＆Ｒの制約条件として定義される。 FIG. 2 is a diagram for explaining the design of the mixed analog/digital circuit 20. As shown in FIG. The mixed analog/digital circuit 20 has ananalog domain 22 and adigital domain 24 . The layout and wiring of thedigital area 24 are automatically generated by inputting a netlist describing the equivalent circuit of the digital circuit into a design support tool (P&R tool). A design support tool automatically places a plurality of standard cells according to a netlist and automatically routes them to generate a mask layout of a semiconductor integrated circuit. Antenna rules are defined as P&R constraints by design support tools.

一般的には、アナログデジタル混載回路２０は以下の手順で設計される。はじめに、アナログ領域２２とデジタル領域２４が個別に設計される。デジタル領域２４は、アナログ領域２２と接続される入力ポートＰｉと、入力ポートＰｉを介して入力される入力信号を処理する論理ゲートＬＧを有する。デジタル領域２４のアンテナルールを満足している。 In general, the analog/digital mixedcircuit 20 is designed according to the following procedure. First, theanalog domain 22 anddigital domain 24 are designed separately. Thedigital area 24 has an input port Pi connected to theanalog area 22 and a logic gate LG for processing an input signal input via the input port Pi. It satisfies the antenna rule of thedigital domain 24.

アナログ領域２２とデジタル領域２４の設計が完了すると、デジタル領域２４の入力ポートＰｉが、アナログ領域２２の対応する出力ポートＰｏと金属配線２６を介して接続される。このとき、デジタル領域２４の入力ポートＰｉと接続される初段の論理ゲートＬＧには、金属配線２６が接続される。この金属配線２６の面積が大きいと、論理ゲートＬＧを構成するトランジスタにおいて、アンテナルール違反が発生する。アンテナルール違反が発生すると、ルール違反を解消するための再設計が必要となる。 Once the design ofanalog domain 22 anddigital domain 24 is completed, input port Pi ofdigital domain 24 is connected to corresponding output port Po ofanalog domain 22 viametal trace 26 . At this time, themetal wiring 26 is connected to the first-stage logic gate LG connected to the input port Pi of thedigital area 24 . If the area ofmetal interconnection 26 is large, the transistor forming logic gate LG will violate the antenna rule. When an antenna rule violation occurs, redesign is required to eliminate the rule violation.

本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、アナログデジタル混載回路におけるアンテナダメージを抑制可能な半導体集積回路の提供にある。 The present disclosure has been made in view of such problems, and one exemplary purpose of certain aspects thereof is to provide a semiconductor integrated circuit capable of suppressing antenna damage in an analog-digital mixed circuit.

本開示のある態様の半導体集積回路は、複数のスタンダードセルを自動配置配線して設計されるデジタル領域と、デジタル領域と接続されるアナログ領域と、を備える。デジタル領域は、アナログ領域と接続される入力ポートと、アナログ領域との境界に沿って敷設される電源ラインおよび接地ラインと、入力ポートと接続されるダイオードセルと、入力ポートと接続されるバッファセルと、を備える。ダイオードセルおよびバッファセルは、スタンダードセル配置領域内の、入力ポートに近接する箇所に配置される。 A semiconductor integrated circuit according to one aspect of the present disclosure includes a digital area designed by automatically placing and routing a plurality of standard cells, and an analog area connected to the digital area. The digital area includes an input port connected to the analog area, a power supply line and a ground line laid along the boundary with the analog area, a diode cell connected to the input port, and a buffer cell connected to the input port. And prepare. The diode cells and buffer cells are arranged in the vicinity of the input ports in the standard cell arrangement area.

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。 Arbitrary combinations of the above constituent elements, and mutually replacing constituent elements and expressions among methods, devices, systems, etc. are also effective as embodiments of the present invention or the present disclosure. Furthermore, the description in this section (Summary of the Invention) does not describe all the essential features of the invention, and thus subcombinations of those described features can also be the invention. .

本開示のある態様によれば、アナログデジタル混載回路におけるアンテナダメージを抑制できる。 According to an aspect of the present disclosure, it is possible to suppress antenna damage in an analog-digital mixed circuit.

図１は、半導体集積化回路の断面図である。FIG. 1 is a cross-sectional view of a semiconductor integrated circuit.図２は、アナログデジタル混載回路の設計を説明する図である。FIG. 2 is a diagram for explaining the design of an analog-digital mixed circuit.図３は、実施形態に係る半導体集積回路の回路図である。FIG. 3 is a circuit diagram of the semiconductor integrated circuit according to the embodiment.図４は、図３の半導体集積回路のデジタル領域のレイアウトを示す図である。FIG. 4 is a diagram showing the layout of the digital area of the semiconductor integrated circuit of FIG.図５は、半導体集積回路の利点を説明する図である。FIG. 5 is a diagram for explaining advantages of the semiconductor integrated circuit.図６は、バッファセルの等価回路を示す図である。FIG. 6 is a diagram showing an equivalent circuit of a buffer cell.図７は、図６のバッファセルのレイアウトを示す図である。FIG. 7 is a diagram showing the layout of the buffer cells of FIG.図８は、ダイオードセルのレイアウトを示す図である。FIG. 8 is a diagram showing the layout of a diode cell.図９は、別のダイオードセルの等価回路図である。FIG. 9 is an equivalent circuit diagram of another diode cell.図１０は、図９のダイオードセルのレイアウトを示す図である。10 is a diagram showing the layout of the diode cell of FIG. 9. FIG.

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。(Overview of embodiment)
SUMMARY OF THE INVENTION Several exemplary embodiments of the disclosure are summarized. This summary presents, in simplified form, some concepts of one or more embodiments, as a prelude to the more detailed description that is presented later, and for the purpose of a basic understanding of the embodiments. The size is not limited. This summary is not a comprehensive overview of all possible embodiments, and it is intended to neither identify key elements of all embodiments nor delineate the scope of some or all aspects. For convenience, "one embodiment" may be used to refer to one embodiment (example or variation) or multiple embodiments (examples or variations) disclosed herein.

一実施形態に係る半導体集積回路は、複数のスタンダードセルを自動配置配線して設計されるデジタル領域と、デジタル領域と接続されるアナログ領域と、を備える。デジタル領域は、アナログ領域と接続される入力ポートと、アナログ領域との境界に沿って敷設される電源ラインおよび接地ラインと、入力ポートと接続されるダイオードセルと、入力ポートと接続されるバッファセルと、を備える。ダイオードセルおよびバッファセルは、スタンダードセル配置領域内の、入力ポートに近接する箇所に配置される。 A semiconductor integrated circuit according to one embodiment includes a digital area designed by automatically placing and routing a plurality of standard cells, and an analog area connected to the digital area. The digital area includes an input port connected to the analog area, a power supply line and a ground line laid along the boundary with the analog area, a diode cell connected to the input port, and a buffer cell connected to the input port. And prepare. The diode cells and buffer cells are arranged in the vicinity of the input ports in the standard cell arrangement area.

この構成によると、入力ポートの直近に、ダイオードセルおよびバッファセルを配置することにより、バッファセルの次段の論理ゲートと接続される金属配線の長さが確定するため、デジタル領域の内部回路の設計を、アナログ領域との接続形態に依存せずに、アンテナルールを充足した状態で確定させることができる。また、アナログ領域とデジタル領域の間を接続する金属配線の最大面積を想定して、ダイオードセルおよびバッファセルのサイズを設計しておくことにより、アナログ領域と接続した状態においても、アンテナルールを満足することができる。 According to this configuration, by arranging the diode cell and the buffer cell in close proximity to the input port, the length of the metal wiring connected to the logic gate at the next stage of the buffer cell is determined. The design can be finalized while satisfying the antenna rule without depending on the form of connection with the analog domain. In addition, by designing the sizes of the diode cells and buffer cells assuming the maximum area of the metal wiring connecting the analog area and the digital area, the antenna rule is satisfied even when connected to the analog area. can do.

一実施形態において、スタンダードセル配置領域は、第１方向に伸び、第２方向に隣接する複数の行に分割されていてもよい。同じ入力ポートと接続されるダイオードセルおよびバッファセルは、同じ行に隣接して配置されてもよい。 In one embodiment, the standard cell placement region may be divided into a plurality of rows extending in the first direction and adjacent in the second direction. Diode cells and buffer cells connected to the same input port may be arranged adjacently in the same row.

一実施形態において、入力ポートは、デジタル領域の第１方向に伸びる１辺に配置されてもよい。同じ入力ポートと接続されるダイオードセルおよびバッファセルは、電源ラインおよび接地ラインのペアと隣接する行に配置されてもよい。 In one embodiment, the input ports may be arranged on one side of the digital domain that extends in the first direction. Diode cells and buffer cells connected to the same input port may be arranged in rows adjacent to the pair of power and ground lines.

一実施形態において、入力ポートは、デジタル領域の第１方向に伸びる１辺に配置されてもよい。同じ入力ポートと接続されるダイオードセルおよびバッファセルは、電源ラインおよび接地ラインに対して１行隔てた行に配置されてもよい。 In one embodiment, the input ports may be arranged on one side of the digital domain that extends in the first direction. Diode cells and buffer cells connected to the same input port may be arranged in rows separated by one row with respect to the power supply line and the ground line.

一実施形態において、ダイオードセルおよびバッファセルが配置される行には、実回路を構成するセルの配置が禁止されてもよい。 In one embodiment, placement of cells constituting an actual circuit may be prohibited in rows where diode cells and buffer cells are placed.

一実施形態において、スタンダードセル配置領域は、第１方向に伸び、第２方向に隣接する複数の行に分割されており、入力ポートは、デジタル領域の第２方向に伸びる２辺に配置され、各行の端には、ローエンド（Row-end）セルが配置され、ダイオードセルおよびバッファセルは、ローエンドセルと隣接する領域に配置されてもよい。 In one embodiment, the standard cell arrangement area extends in the first direction and is divided into a plurality of rows adjacent in the second direction, the input ports are arranged on two sides of the digital area extending in the second direction, Row-end cells may be arranged at the ends of each row, and diode cells and buffer cells may be arranged in regions adjacent to the row-end cells.

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。(embodiment)
Preferred embodiments are described below with reference to the drawings. The same or equivalent constituent elements, members, and processes shown in each drawing are denoted by the same reference numerals, and duplication of description will be omitted as appropriate. Moreover, the embodiments are illustrative rather than limiting of the disclosure and invention, and not all features or combinations thereof described in the embodiments are necessarily essential to the disclosure and invention.

また図面に記載される各部材の寸法（厚み、長さ、幅など）は、理解の容易化のために適宜、拡大縮小されている場合がある。さらには複数の部材の寸法は、必ずしもそれらの大小関係を表しているとは限らず、図面上で、ある部材Ａが、別の部材Ｂよりも厚く描かれていても、部材Ａが部材Ｂよりも薄いこともあり得る。 Also, the dimensions (thickness, length, width, etc.) of each member shown in the drawings may be appropriately scaled for easier understanding. Furthermore, the dimensions of a plurality of members do not necessarily represent their size relationship. It can be thinner than

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 In this specification, "a state in which member A is connected to member B" refers to a case in which member A and member B are physically directly connected, and that member A and member B are electrically connected to each other. It also includes the case of being indirectly connected through other members that do not substantially affect the physical connection state or impair the functions and effects achieved by their combination.

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。 Similarly, "the state in which member C is connected (provided) between member A and member B" refers to the case where member A and member C or member B and member C are directly connected. In addition, it also includes the case of being indirectly connected through other members that do not substantially affect their electrical connection state or impair the functions and effects achieved by their combination.

図３は、実施形態に係る半導体集積回路１００の回路図である。半導体集積回路１００は、アナログ領域１１０およびデジタル領域１２０を備えるアナログデジタル混載回路であり、ひとつの半導体基板に集積化された機能ＩＣである。 FIG. 3 is a circuit diagram of the semiconductor integratedcircuit 100 according to the embodiment. The semiconductor integratedcircuit 100 is an analog/digital mixed circuit including ananalog area 110 and adigital area 120, and is a functional IC integrated on one semiconductor substrate.

アナログ領域１１０は複数の出力ポートＰｏ_１～Ｐｏ_ｎを有する。デジタル領域１２０は、複数の入力ポートＰｉ_１～Ｐｉ_ｎを有する。ｊ番目（ｊ＝１，２，…ｎ）のアナログ領域１１０の出力ポートＰｏ_ｊとデジタル領域１２０の対応する入力ポートＰｉ_ｊは、金属配線ＭＬ_ｊを介して接続される。金属配線ＭＬ_１～ＭＬ_ｎは半導体集積回路１００の設計者がマニュアルでレイアウトを決定すべき配線である。Analog domain 110 has a plurality of output ports Po₁ -Po_n .Digital domain 120 has a plurality of input ports Pi₁_-Pin . The output port Po_j of the j-th (j=1, 2, . . . n)analog domain 110 and the corresponding input port Pi_j of thedigital domain 120 are connected via metal wiring ML_j . The metal wirings ML₁ to ML_n are wirings whose layout should be manually determined by the designer of the semiconductor integratedcircuit 100 .

デジタル領域１２０は、複数の入力ポートＰｉ_１～Ｐｉ_ｎ、複数のバッファＢＵＦ_１～ＢＵＦ_ｎ、複数のダイオードＤ_１～Ｄ_ｎ、内部回路１２２を備える。デジタル領域１２０は、Ｐ＆Ｒツールを利用して、複数のスタンダードセルを自動配置配線して設計される。Thedigital domain 120 comprises a plurality of input ports Pi₁ to Pi_n , a plurality of buffers BUF₁ to BUF_n , a plurality of diodes D₁ to D_n and aninternal circuit 122 .Digital area 120 is designed by automatically placing and routing a plurality of standard cells using a P&R tool.

内部回路１２２は、組み合わせ回路、順序回路、組み合わせ順序回路などであり、その機能は特に限定されず、半導体集積回路１００の機能に応じて設計される。内部回路１２２は、複数の入力ポートＰｉ_１～Ｐｉ_ｎに対応する複数の論理ゲートＬＧ_１～ＬＧ_ｎを含む。この例では、論理ゲートＬＧ_１はＡＮＤ（論理積）ゲート、論理ゲートＬＧ_２はマルチプレクサ（セレクタ）、ｎ番目の論理ゲートＬＧ_ｎはバッファであるが、論理ゲートの種類はこれらに限定されず、ＮＡＮＤ（否定論理積）ゲート、インバータ、ＯＲ（論理和）ゲート、ＮＯＲ（否定論理和）ゲート、ＸＯＲ（排他的論理和）ゲート、ＸＮＯＲ（否定排他的論理和）ゲートであってもよい。Theinternal circuit 122 is a combinational circuit, a sequential circuit, a combinational sequential circuit, or the like, and its function is not particularly limited, and is designed according to the function of the semiconductor integratedcircuit 100 .Internal circuit 122 includes a plurality_of logic gates LG₁ -LG_n corresponding to a plurality of input ports Pi₁ -Pin. In this example, the logic gate LG₁ is an AND (logical product) gate, the logic gate LG₂ is a multiplexer (selector), and the n-th logic gate LG_n is a buffer, but the types of logic gates are not limited to these. It may be a NAND (negative logical product) gate, an inverter, an OR (logical sum) gate, a NOR (negative logical sum) gate, an XOR (exclusive logical sum) gate, or an XNOR (negative exclusive logical sum) gate.

ダイオードＤ_ｊは、対応する入力ポートＰｉ_ｊと接続される。具体的にはダイオードＤ_ｊのカソードは対応する入力ポートＰｉ_ｊと接続される。A diode_Dj is connected with a corresponding input port_Pij . Specifically, the cathode of the diode_Dj is connected to the corresponding input port_Pij .

バッファＢＵＦ_ｊの入力ノードは、対応する入力ポートＰｉ_ｊと接続され、バッファＢＵＦ_ｊの出力ノードは、内部回路１２２と接続される。具体的にはバッファＢＵＦ_ｊの出力ノードは、対応する論理ゲートＬＧ_ｊの入力ノードと接続される。The input node of buffer BUF_j is connected to corresponding input port Pi_j , and the output node of buffer BUF_j is connected tointernal circuit 122 . Specifically, the output node of buffer BUF_j is connected to the input node of corresponding logic gate LG_j .

以上が半導体集積回路１００の回路図である。続いてそのレイアウトを説明する。図４は、図３の半導体集積回路１００のデジタル領域１２０のレイアウトを示す図である。 The above is the circuit diagram of the semiconductor integratedcircuit 100 . Next, the layout will be explained. FIG. 4 is a diagram showing the layout of thedigital area 120 of the semiconductor integratedcircuit 100 of FIG.

電源ラインＶＤＤおよび接地ラインＧＮＤは、アナログ領域１１０（図４に不図示）とデジタル領域１２０の境界に沿って敷設される。たとえばデジタル領域１２０は矩形であり、電源ラインＶＤＤおよび接地ラインＧＮＤは、矩形のデジタル領域１２０のスタンダードセル配置領域１２４を取り囲むリング配線であってもよい。 A power supply line VDD and a ground line GND are laid along the boundary between the analog area 110 (not shown in FIG. 4) and thedigital area 120 . For example, thedigital area 120 may be rectangular, and the power supply line VDD and the ground line GND may be ring wirings surrounding the standardcell placement area 124 of the rectangulardigital area 120 .

スタンダードセル配置領域１２４には、Ｐ＆Ｒツールによって、スタンダードセルが自動レイアウトされる。 Standard cells are automatically laid out in the standardcell placement area 124 by the P&R tool.

バッファＢＵＦおよびダイオードＤは、標準ライブラリに登録されたスタンダードセル（Ｓ／Ｃ）として用意されており、バッファＢＵＦのスタンダードセルをバッファセル、ダイオードＤのスタンダードセルをダイオードセルと称する。 The buffer BUF and the diode D are prepared as standard cells (S/C) registered in the standard library, and the standard cell of the buffer BUF is called a buffer cell, and the standard cell of the diode D is called a diode cell.

図４には、６個の入力ポートＰｉ_１～Ｐｉ_６が示される。スタンダードセル配置領域１２４内であって、ｊ番目の入力ポートＰｉ_ｊと近接する領域に、当該入力ポートＰｉ_ｊと対応するバッファセルＢＵＦ_ｊおよびダイオードセルＤ_ｊが配置される。「近接する領域」とは、ダイオードセルおよびバッファセルが、その他のセルに比べて、優先的に入力ポートに近い領域に配置されていることを意味する。言い換えると、ダイオードセルとバッファセルの組み合わせと、対応する入力ポートの間には、ダイオードセルおよびバッファセル以外のセル（ローエンドセルは除く）が配置されないことを意味する。Six input ports Pi₁ to Pi₆ are shown in FIG. Buffer cell BUF_j and diode cell_Dj corresponding to input port Pi_j are arranged in a region adjacent to j-th input port Pi_j within standardcell arrangement region 124 . "Proximate area" means that diode cells and buffer cells are preferentially located in areas closer to the input port than other cells. In other words, it means that no cells other than diode cells and buffer cells (excluding low-end cells) are arranged between a combination of diode cells and buffer cells and corresponding input ports.

複数のバッファセルＢＵＦ_１～ＢＵＦ_６および複数のダイオードセルＤ_１～Ｄ_６は、スタンダードセル配置領域１２４の最外周部分に集中して配置され、この最外周部分には、実回路である内部回路１２２を構成するスタンダードセルは配置されない。A plurality of buffer cells BUF₁ to BUF₆ and a plurality of diode cells D₁ to D₆ are concentrated in the outermost peripheral portion of standardcell placement region 124. In this outermost peripheral portion, an internal circuit, which is an actual circuit, is arranged. 122 is not arranged.

スタンダードセル配置領域１２４は、第１方向（図４のｘ軸方向）に伸び、第２方向（図４のｙ軸方向）に隣接する複数の行ＲＯＷ_１、ＲＯＷ_２…に分割されている。スタンダードセルは、行ＲＯＷを単位として構成される。The standardcell arrangement region 124 extends in the first direction (x-axis direction in FIG. 4) and is divided into a plurality of rows ROW₁ , ROW₂ . A standard cell is configured in units of rows ROW.

同じ入力ポートＰｉ_ｊと接続されるダイオードセルＤ_ｊおよびバッファセルＢＵＦ_ｊは、同じ行ＲＯＷに隣接して配置される。言い換えると、Ｐ＆Ｒツールには、ソフトウェアプログラムによってそのような制約条件が課されている。Diode cell Dj and buffer cell_{BUF j}_connected to the same input port Pi_j are arranged adjacent to the same row ROW. In other words, the P&R tool has such constraints imposed by the software program.

入力ポートＰｉは、行方向（第１方向、ｘ軸方向）に配置されるものと、列方向（第２方向、ｙ軸方向）に配置されるものが存在しうる。行方向に配置される入力ポートについて説明する。 The input ports Pi may be arranged in the row direction (first direction, x-axis direction) and in the column direction (second direction, y-axis direction). Input ports arranged in the row direction will be described.

図４の例では、入力ポートＰｉ_１～Ｐｉ_３は行方向に並んでおり、デジタル領域１２０の第１方向（ｘ軸方向）に伸びる１辺に配置される。入力ポートＰｉ_１と接続されるダイオードセルＤ_１およびバッファセルＢＵＦ_１は、電源ラインＶＤＤおよび接地ラインＧＮＤと隣接する１番目の行ＲＯＷ_１に隣接して配置される。同様に、入力ポートＰｉ_３と接続されるダイオードセルＤ_３およびバッファセルＢＵＦ_３は、１番目の行ＲＯＷ_１に隣接して配置される。In the example of FIG. 4, the input ports Pi₁ to Pi₃ are arranged in the row direction and arranged on one side of thedigital area 120 extending in the first direction (x-axis direction). Diode cell_{D 1}_and buffer cell BUF₁ connected to inputport Pi 1 are arranged adjacent to the first row ROW₁ adjacent to power supply line VDD and ground line GND. Similarly, diode cell_D3 and buffer cell_BUF3 connected to input port_Pi3 are arranged adjacent to the first row_ROW1 .

入力ポートＰ_ｉの間隔が狭く、すべてのダイオードセルおよびバッファセルを１番目の行ＲＯＷ_１に配置することができない場合、一部の入力ポートＰｉと接続されるダイオードセルＤおよびバッファセルＢＵＦを、電源ラインＶＤＤおよび接地ラインＧＮＤに対して１行隔てた２番目の行ＲＯＷ_２に配置することができる。図４の例では、入力ポートＰｉ_２と接続されるダイオードセルＤ_２およびバッファセルＢＵＦ_２は、２番目の行ＲＯＷ_２に隣接して配置される。If the spacing between the input ports_Pi is narrow and all the diode cells and buffer cells cannot be arranged in the first row ROW₁ , the diode cells D and buffer cells BUF connected to some of the input ports Pi are It can be arranged in the second row ROW₂ which is one row away from the power supply line VDD and the ground line GND. In the example of FIG. 4, diode cell D₂ and buffer cell BUF₂ connected with input port Pi₂ are arranged adjacent to the second row ROW₂ .

行方向に隣接する複数の入力ポートＰｉ_１～Ｐｉ_３に関連するダイオードセルＤ_１～Ｄ_３およびバッファセルＢＵＦ_１～ＢＵＦ_３が配置される行ＲＯＷ_１，ＲＯＷ_２には、実回路を構成するセルの配置が禁止してもよい。Rows ROW_{1 and} ROW₂ in which diode cells D₁ to D₃ and buffer cells BUF₁ to BUF₃ associated with a plurality of input ports Pi₁ to Pi₃ adjacent in the row direction are arranged constitute an actual circuit. Cell placement may be prohibited.

列方向に配置される入力ポートについて説明する。図４の例では、入力ポートＰｉ_４～Ｐｉ_６は列方向に並んでおり、デジタル領域１２０の第２方向（ｙ軸方向）に伸びる１辺に配置される。入力ポートＰｉ_４と接続されるダイオードセルＤ_４およびバッファセルＢＵＦ_４は、入力ポートＰｉ_４に近い行ＲＯＷ_２に、入力ポートＰｉ_４に近づけて配置される。Input ports arranged in the column direction will be described. In the example of FIG. 4, the input ports Pi₄ to Pi₆ are arranged in the column direction and arranged on one side of thedigital area 120 extending in the second direction (y-axis direction). Diode cell D₄ and buffer cell BUF₄ connected with input port Pi₄ are placed in row ROW₂ close to input port Pi₄ and close to input port Pi₄ .

各行ＲＯＷの端（先頭）には、ローエンドセルが配置される。この場合、ローエンドセルと隣接する領域に、ダイオードセルＤ_４およびバッファセルＢＵＦ_４を配置することができる。A low-end cell is arranged at the end (head) of each row ROW. In this case, the diode cell_D4 and the buffer cell_BUF4 can be arranged in the region adjacent to the low-end cell.

同様にして、入力ポートＰｉ_５と接続されるダイオードセルＤ_５およびバッファセルＢＵＦ_５は、入力ポートＰｉ_５に近い行ＲＯＷ_３に、入力ポートＰｉ_５に近づけて配置される。Similarly, diode cell_{D 5}_and buffer cell BUF₅ connected with input port Pi 5 are placed in row ROW₃ close to input port Pi₅ and close to input port Pi₅ .

同様にして、入力ポートＰｉ_６と接続されるダイオードセルＤ_６およびバッファセルＢＵＦ_６は、入力ポートＰｉ_６に近い行ＲＯＷ_４に、入力ポートＰｉ_６に近づけて配置される。Similarly, diode cell_{D 6}_and buffer cell BUF₆ connected with input port Pi 6 are placed in row ROW₄ close to input port Pi₆ and close to input port Pi₆ .

以上が半導体集積回路１００の構成である。続いて半導体集積回路１００の利点を説明する。 The above is the configuration of the semiconductor integratedcircuit 100 . Next, advantages of the semiconductor integratedcircuit 100 will be described.

図５は、半導体集積回路１００の利点を説明する図である。図５には、１個の入力ポートＰｉに関連する構成のみが示される。 FIG. 5 is a diagram for explaining advantages of the semiconductor integratedcircuit 100. As shown in FIG. Only the configuration associated with one input port Pi is shown in FIG.

入力ポートＰｉの直近に、ダイオードセルＤおよびバッファセルＢＵＦを配置することにより、バッファセルＢＵＦの次段の論理ゲートに接続される金属配線ＭＬ_１の長さが確定する。したがって、デジタル領域１２０の内部回路１２２の設計を、アナログ領域１１０との接続形態に依存せずに、アンテナルールを充足した状態で確定させることができる。By arranging the diode cell D and the buffer cell BUF in close proximity to the input port Pi, the length of the metal wiring_ML1 connected to the next stage logic gate of the buffer cell BUF is determined. Therefore, the design of theinternal circuit 122 in thedigital domain 120 can be determined without depending on the form of connection with theanalog domain 110 while satisfying the antenna rule.

また、アナログ領域１１０とデジタル領域１２０の間を接続する金属配線ＭＬ２の最大面積を想定して、ダイオードセルＤおよびバッファセルＢＵＦのサイズを設計しておくことにより、アナログ領域１１０と接続した状態においても、アンテナルールを満足することができる。 Further, by designing the sizes of the diode cell D and the buffer cell BUF in consideration of the maximum area of the metal wiring ML2 connecting between theanalog region 110 and thedigital region 120, the can also satisfy the antenna rule.

続いてバッファセルやダイオードセルの構成例を説明する。 Next, configuration examples of buffer cells and diode cells will be described.

図６は、バッファセルの等価回路を示す図である。バッファセルＢＵＦは、２段のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を含む。初段のＣＭＯＳインバータＩＮＶ１は、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１を含む。後段のＣＭＯＳインバータＩＮＶ２は、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２を含む。 FIG. 6 is a diagram showing an equivalent circuit of a buffer cell. Buffer cell BUF includes two stages of CMOS inverters INV1 and INV2. The first-stage CMOS inverter INV1 includes a PMOS transistor MP1 and an NMOS transistor MN1. The CMOS inverter INV2 in the latter stage includes a PMOS transistor MP2 and an NMOS transistor MN2.

図７は、図６のバッファセルのレイアウトを示す図である。バッファセルの上端および下端には、図４のリング配線ＶＤＤ，ＧＮＤから分岐するライン配線が横方向に伸びている。セルの中央より上側には、ｎウェル上に拡散領域ｐ^＋が形成される。この拡散領域ｐ^＋には、ｘ方向に隣接する２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２が形成される。FIG. 7 is a diagram showing the layout of the buffer cells of FIG. Line wirings branching from the ring wirings VDD and GND in FIG. 4 extend in the horizontal direction at the upper and lower ends of the buffer cells. Above the center of the cell, a diffusion region p⁺ is formed over the n-well. Two PMOS transistors MP1 and MP2 adjacent in the x direction are formed in this diffusion region p⁺ .

セルの中央より下側にはｐウェル上に拡散領域ｎ^＋が形成される。この拡散領域ｎ^＋には、ｘ方向に隣接する２個のＮＭＯＳトランジスタＭＮ１，ＭＮ２が形成される。A diffusion region n⁺ is formed above the p-well below the center of the cell. Two NMOS transistors MN1 and MN2 adjacent in the x direction are formed in this diffusion region n⁺ .

ゲート電極Ｇ１は、初段のインバータＩＮＶ１のトランジスタＭＰ１，ＭＮ１のゲート（Ｇ）と接続され、ゲート電極Ｇ２は、次段のインバータＩＮＶ２のトランジスタＭＰ２，ＭＮ２のゲート（Ｇ）と接続される。 The gate electrode G1 is connected to the gates (G) of the transistors MP1 and MN1 of the inverter INV1 of the first stage, and the gate electrode G2 is connected to the gates (G) of the transistors MP2 and MN2 of the inverter INV2 of the next stage.

ドレイン電極Ｄ１は、初段のインバータＩＮＶ１のトランジスタＭＰ１，ＭＮ１のドレイン（Ｄ）と接続され、さらにゲート電極Ｇ２と接続される。ドレイン電極Ｄ２は、次段のインバータＩＮＶ２のトランジスタＭＰ２，ＭＮ２のドレイン（Ｄ）と接続される。 The drain electrode D1 is connected to the drains (D) of the transistors MP1 and MN1 of the first-stage inverter INV1, and further connected to the gate electrode G2. The drain electrode D2 is connected to the drains (D) of the transistors MP2 and MN2 of the inverter INV2 in the next stage.

ＰＭＯＳトランジスタＭＰ１，ＭＰ２のソース（Ｓ）は、電源ラインＶＤＤと接続され、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソース（Ｓ）は、接地ラインＶＳＳと接続される。 The sources (S) of the PMOS transistors MP1 and MP2 are connected to the power supply line VDD, and the sources (S) of the NMOS transistors MN1 and MN2 are connected to the ground line VSS.

図８は、ダイオードセルのレイアウトを示す図である。このダイオードセルＤは、ｎ^＋拡散領域と、ｐ型基板の間のＰＮ接合で構成される。拡散領域ｎ^＋は、ダイオードのカソードであり、入力ポートＰｉと接続される。ダイオードのアノードは、基板と接続される。FIG. 8 is a diagram showing the layout of a diode cell. This diode cell D consists of an n⁺ diffusion region and a PN junction between the p-type substrate. Diffusion region n⁺ is the cathode of the diode and is connected to input port Pi. The anode of the diode is connected with the substrate.

図９は、別のダイオードセルの等価回路図である。ダイオードセルＤは、ゲート付きの特殊なダイオードであり、ＰＭＯＳトランジスタＭＰ３およびＮＭＯＳトランジスタＭＮ３を含む。ＮＭＯＳトランジスタＭＮ３は、ドレインゲート間が結線されたＭＯＳダイオードである。ＰＭＯＳトランジスタＭＰ３のドレイン領域およびソース領域はオープンであり、実質的にはトランジスタとしては機能しない。ＰＭＯＳトランジスタＭＰ３のゲートとＮＭＯＳトランジスタＭＮ３のゲートは共通に接続される。 FIG. 9 is an equivalent circuit diagram of another diode cell. Diode cell D is a special diode with a gate and includes PMOS transistor MP3 and NMOS transistor MN3. The NMOS transistor MN3 is a MOS diode whose drain and gate are connected. The drain and source regions of PMOS transistor MP3 are open and do not substantially function as transistors. The gate of PMOS transistor MP3 and the gate of NMOS transistor MN3 are commonly connected.

図１０は、図９のダイオードセルのレイアウトを示す図である。ダイオードセルは、ＰＭＯＳトランジスタＭＰ３およびＮＭＯＳトランジスタＭＮ３を含む。トランジスタＭＰ３，ＭＮ３それぞれのゲート電極Ｇ３，Ｇ４は、金属配線Ｍ５を介して接続されている。またトランジスタＭＮ３のゲートドレイン間は、金属配線Ｍ５を介して接続されている。 10 is a diagram showing the layout of the diode cell of FIG. 9. FIG. The diode cell includes PMOS transistor MP3 and NMOS transistor MN3. Gate electrodes G3 and G4 of transistors MP3 and MN3 are connected via a metal wiring M5. The gate and drain of the transistor MN3 are connected via a metal wiring M5.

図９および図１０のダイオードセルの利点を説明する。アンテナルールは、ゲート面積と、それと接続される金属配線のサイズの関係で規定され、ゲート面積が大きいほど、許容される金属配線のサイズが大きくなる。図９および図１０のダイオードセルＤは、ゲートを有しているため、バッファセルＢＵＦの初段のゲートの面積とダイオードセルＤのゲートの面積との合計によって、アンテナルールが規定される。したがって、図８のゲート無しのダイオードセルに比べて、図３の金属配線ＭＬの許容サイズを大きくすることができる。 Advantages of the diode cells of FIGS. 9 and 10 are described. The antenna rule is defined by the relationship between the gate area and the size of the metal wiring connected thereto, and the larger the gate area, the larger the allowable metal wiring size. Since the diode cell D in FIGS. 9 and 10 has a gate, the sum of the gate area of the first stage of the buffer cell BUF and the gate area of the diode cell D defines the antenna rule. Therefore, the allowable size of the metal wiring ML in FIG. 3 can be increased compared to the gateless diode cell in FIG.

以上、実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。 Although the present invention has been described above based on the embodiments, it goes without saying that the embodiments merely show the principles and applications of the present invention. Needless to say, many modifications and changes in arrangement are possible without departing from the spirit of the present invention.

１００半導体集積回路
１１０アナログ領域
Ｐｉ入力ポート
ＶＤＤ電源ライン
ＶＳＳ接地ライン
１２０デジタル領域
Ｐｏ出力ポート
１２２内部回路
１２４スタンダードセル配置領域100 semiconductor integratedcircuit 110 analog area Pi input port VDD power supply lineVSS ground line 120 digital areaPo output port 122internal circuit 124 standard cell placement area

Claims

Translated fromJapanese

複数のスタンダードセルを自動配置配線して設計されるデジタル領域と、
前記デジタル領域と接続されるアナログ領域と、
を備え、
前記デジタル領域は、
前記アナログ領域と接続される入力ポートと、
前記アナログ領域との境界に沿って敷設される電源ラインおよび接地ラインと、
前記入力ポートと接続されるダイオードセルと、
前記入力ポートと接続されるバッファセルと、
を備え、
前記ダイオードセルおよび前記バッファセルは、スタンダードセル配置領域内の、前記入力ポートに近接する箇所に配置される、半導体集積回路。A digital area designed by automatically placing and routing multiple standard cells,
an analog domain connected to the digital domain;
with
The digital domain is
an input port connected to the analog domain;
a power supply line and a ground line laid along the boundary with the analog area;
a diode cell connected to the input port;
a buffer cell connected to the input port;
with
The semiconductor integrated circuit, wherein the diode cell and the buffer cell are arranged in a standard cell arrangement area at a location close to the input port.

前記スタンダードセル配置領域は、第１方向に伸び、第２方向に隣接する複数の行に分割されており、
同じ入力ポートと接続される前記ダイオードセルおよび前記バッファセルは、同じ行に隣接して配置される、請求項１に記載の半導体集積回路。the standard cell arrangement region extends in a first direction and is divided into a plurality of rows adjacent in a second direction;
2. The semiconductor integrated circuit according to claim 1, wherein said diode cell and said buffer cell connected to the same input port are arranged adjacently in the same row.

前記入力ポートは、前記デジタル領域の前記第１方向に伸びる１辺に配置され、
同じ入力ポートと接続される前記ダイオードセルおよび前記バッファセルは、前記電源ラインおよび前記接地ラインのペアと隣接する行に配置される、請求項２に記載の半導体集積回路。the input port is arranged on one side of the digital area extending in the first direction;
3. The semiconductor integrated circuit according to claim 2, wherein said diode cells and said buffer cells connected to the same input port are arranged in rows adjacent to the pair of said power supply line and said ground line.

前記入力ポートは、前記デジタル領域の前記第１方向に伸びる１辺に配置され、
前記ダイオードセルおよび前記バッファセルは、前記電源ラインおよび前記接地ラインに対して１行隔てた行に配置される、請求項２に記載の半導体集積回路。the input port is arranged on one side of the digital area extending in the first direction;
3. The semiconductor integrated circuit according to claim 2, wherein said diode cells and said buffer cells are arranged in a row separated by one row from said power supply line and said ground line.

前記ダイオードセルおよび前記バッファセルが配置される行には、実回路を構成するセルの配置が禁止されている、請求項３または４に記載の半導体集積回路。 5. The semiconductor integrated circuit according to claim 3, wherein placement of cells constituting an actual circuit is prohibited in a row in which said diode cell and said buffer cell are placed.

前記スタンダードセル配置領域は、第１方向に伸び、第２方向に隣接する複数の行に分割されており、
前記入力ポートは、前記デジタル領域の前記第２方向に伸びる２辺に配置され、
各行の端にはローエンドセルが配置され、
前記ダイオードセルおよび前記バッファセルは、前記ローエンドセルと隣接する領域に配置される、請求項１または２に記載の半導体集積回路。the standard cell arrangement region extends in a first direction and is divided into a plurality of rows adjacent in a second direction;
the input ports are arranged on two sides extending in the second direction of the digital area;
A low-end cell is placed at the end of each row,
3. The semiconductor integrated circuit according to claim 1, wherein said diode cell and said buffer cell are arranged in a region adjacent to said low end cell.