JP2022186213A - Semiconductor device manufacturing method - Google Patents

Abstract

To provide a manufacturing method for a semiconductor device capable of suppressing the decrease in reliability.SOLUTION: A manufacturing method for a semiconductor device includes the steps of forming an insulating film on an upper surface of a semiconductor layer, forming an opening in the insulating film, forming a first electrode to be electrically connected to the semiconductor layer inside the opening, forming a metal layer on an inner wall of the opening by performing a process with a sputtering effect on the first electrode on the first electrode, and after forming the metal layer, performing a process with an etching effect on the insulating film on a region including the first electrode and a surface of the insulating film.SELECTED DRAWING: Figure 1

Description

Translated fromJapanese

本開示は半導体装置の製造方法に関するものである。 The present disclosure relates to a method of manufacturing a semiconductor device.

半導体装置の一例として、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が知られている（例えば特許文献１）。ＨＢＴは、半導体層と、絶縁膜と、電極と、配線とを有する。絶縁膜は、半導体層を覆う。配線は、電極から絶縁膜の上まで延伸する。 As an example of a semiconductor device, a heterojunction bipolar transistor (HBT) is known (for example, Patent Document 1). The HBT has a semiconductor layer, an insulating film, electrodes, and wiring. The insulating film covers the semiconductor layer. The wiring extends from the electrode to above the insulating film.

特開２００２－２４６５８７号Japanese Patent Application Laid-Open No. 2002-246587

絶縁膜に開口部を形成し、開口部から露出する電極に配線を設ける。製造工程の中で開口部が拡張し、絶縁膜と電極との間に隙間が生じることがある。例えば半導体層に達する程度まで、深い隙間が生じることもある。配線を形成する工程において、配線の金属が隙間に入り込み、半導体層に接触する。金属が半導体層に拡散することで、性能が変化する。この結果、半導体装置の信頼性が低下する。そこで、信頼性の低下を抑制することが可能な半導体装置の製造方法を提供することを目的とする。 An opening is formed in the insulating film, and wiring is provided to the electrode exposed from the opening. The opening may be expanded during the manufacturing process, creating a gap between the insulating film and the electrode. Deep gaps may occur, for example, to the extent that they reach the semiconductor layer. In the process of forming the wiring, the metal of the wiring enters the gap and comes into contact with the semiconductor layer. Diffusion of the metal into the semiconductor layer alters its performance. As a result, the reliability of the semiconductor device is lowered. Accordingly, it is an object of the present invention to provide a method of manufacturing a semiconductor device capable of suppressing deterioration in reliability.

本開示に係る半導体装置の製造方法は、半導体層の上面に絶縁膜を形成する工程と、前記絶縁膜に開口部を形成する工程と、前記開口部の内側に、前記半導体層に電気的に接続される第１電極を形成する工程と、前記第１電極にスパッタリング効果を有する処理を前記第１電極に行うことで、前記開口部の内壁に金属層を形成する工程と、前記金属層を形成する工程の後、前記絶縁膜に対してエッチング効果を有する処理を、前記第１電極および前記絶縁膜の表面を含む領域に実施する工程と、を有する。 A method of manufacturing a semiconductor device according to the present disclosure includes steps of forming an insulating film on an upper surface of a semiconductor layer, forming an opening in the insulating film, and electrically connecting the semiconductor layer to the inside of the opening. forming a first electrode to be connected; forming a metal layer on the inner wall of the opening by subjecting the first electrode to a process having a sputtering effect on the first electrode; After the step of forming, the step of subjecting a region including the surface of the first electrode and the insulating film to a process having an etching effect on the insulating film.

本開示によれば、信頼性の低下を抑制することが可能な半導体装置の製造方法を提供することが可能である。 According to the present disclosure, it is possible to provide a method of manufacturing a semiconductor device capable of suppressing deterioration in reliability.

図１は、実施形態に係る半導体装置を例示する断面図である。FIG. 1 is a cross-sectional view illustrating the semiconductor device according to the embodiment.図２Ａは、半導体装置の製造方法を例示する断面図である。FIG. 2A is a cross-sectional view illustrating the method for manufacturing a semiconductor device;図２Ｂは、半導体装置の製造方法を例示する断面図である。FIG. 2B is a cross-sectional view illustrating the method for manufacturing the semiconductor device;図２Ｃは、半導体装置の製造方法を例示する断面図である。FIG. 2C is a cross-sectional view illustrating the method for manufacturing the semiconductor device;図３Ａは、半導体装置の製造方法を例示する断面図である。FIG. 3A is a cross-sectional view illustrating the method for manufacturing a semiconductor device;図３Ｂは、半導体装置の製造方法を例示する断面図である。FIG. 3B is a cross-sectional view illustrating the method for manufacturing the semiconductor device;図４Ａは、半導体装置の製造方法を例示する断面図である。FIG. 4A is a cross-sectional view illustrating the method for manufacturing a semiconductor device;図４Ｂは、半導体装置の製造方法を例示する断面図である。FIG. 4B is a cross-sectional view illustrating the method for manufacturing the semiconductor device;図５Ａは、半導体装置の製造方法を例示する断面図である。FIG. 5A is a cross-sectional view illustrating the method for manufacturing a semiconductor device;図５Ｂは、半導体装置の製造方法を例示する断面図である。FIG. 5B is a cross-sectional view illustrating the method for manufacturing the semiconductor device;図６Ａは、半導体装置の製造方法を例示する断面図である。FIG. 6A is a cross-sectional view illustrating the method for manufacturing a semiconductor device;図６Ｂは、半導体装置の製造方法を例示する断面図である。FIG. 6B is a cross-sectional view illustrating the method for manufacturing the semiconductor device;図７Ａは、半導体装置の製造方法を例示する断面図である。FIG. 7A is a cross-sectional view illustrating the method for manufacturing a semiconductor device;図７Ｂは、半導体装置の製造方法を例示する断面図である。FIG. 7B is a cross-sectional view illustrating the method for manufacturing the semiconductor device;図８Ａは、上部電極の回折パターンを例示する模式図である。FIG. 8A is a schematic diagram illustrating the diffraction pattern of the upper electrode.図８Ｂは、金属層の回折パターンを例示する模式図である。FIG. 8B is a schematic diagram illustrating the diffraction pattern of the metal layer.図９Ａは、比較例における製造方法を例示する断面図である。FIG. 9A is a cross-sectional view illustrating a manufacturing method in a comparative example;図９Ｂは、比較例における製造方法を例示する断面図である。FIG. 9B is a cross-sectional view illustrating a manufacturing method in a comparative example;図１０は、比較例における製造方法を例示する断面図である。FIG. 10 is a cross-sectional view illustrating a manufacturing method in a comparative example.

[本開示の実施形態の説明]
最初に本開示の実施形態の内容を列記して説明する。[Description of Embodiments of the Present Disclosure]
First, the contents of the embodiments of the present disclosure will be listed and described.

本開示の一形態は、（１）半導体層の上面に絶縁膜を形成する工程と、前記絶縁膜に開口部を形成する工程と、前記開口部の内側に、前記半導体層に電気的に接続される第１電極を形成する工程と、前記第１電極にスパッタリング効果を有する処理を前記第１電極に行うことで、前記開口部の内壁に金属層を形成する工程と、前記金属層を形成する工程の後、前記絶縁膜に対してエッチング効果を有する処理を、前記第１電極および前記絶縁膜の表面を含む領域に実施する工程と、を有する半導体装置の製造方法である。開口部の内壁が金属層で保護されるため、内壁のエッチングが抑制される。第１電極と内壁との間に隙間が形成されにくい。性能の変化が抑制され、信頼性の低下が抑制される。
（２）前記スパッタリング効果を有する処理は、酸素アッシングでもよい。酸素アッシングにより第１電極から金属が飛散し、開口部の内壁に金属層が形成される。
（３）前記スパッタリング効果を有する処理は、前記第１電極に前記酸素アッシングを３０分以上行う処理を含んでもよい。酸素アッシングにより第１電極から金属が飛散し、開口部の内壁に金属層が形成される。酸素アッシングを３０分以上行うことで、３０分未満実施する場合に比べて、金属層が厚くなる。金属層によって開口部の内壁を効果的に保護することができる。
（４）前記金属層を形成する工程は、厚さが２ｎｍ以上の前記金属層を前記開口部の内壁に形成する工程でもよい。２ｎｍ以上の金属層で内壁を保護することで、内壁のエッチングを抑制することができる。
（５）前記金属層を形成する工程の後であって、前記エッチング効果を有する処理を行う工程の前に、前記絶縁膜の上に第１レジストを形成する工程と、前記第１レジストを形成する工程の後に、前記第１電極に酸素アッシングを行う工程と、前記第１レジストを用い、真空蒸着およびリフトオフにより第２電極を形成する工程と、をさらに有し、前記エッチング効果を有する処理は、前記第１電極に酸素アッシングを行う工程の後に実施されてもよい。酸素アッシングによって、第１電極の表面から第１レジストの残存物を取り除く。酸素アッシングにより、第１電極の表面に酸化膜が形成される。エッチング効果を有する処理により、酸化膜を除去する。絶縁膜の開口部の内壁は金属層で覆われているため、エッチング効果を有する処理による内壁のエッチングが抑制される。第２電極の金属が半導体層に拡散しにくくなる。
（６）前記エッチング効果を有する処理は、フッ素系ガスを用いたドライエッチングでもよい。絶縁膜の開口部の内壁は金属層で覆われているため、内壁のドライエッチングが抑制される。
（７）前記絶縁膜の上に第２レジストを形成する工程を有し、前記開口部を形成する工程は、前記第２レジストを用いて前記絶縁膜をエッチングすることで前記開口部を形成する工程であり、前記第１電極を形成する工程は、前記第２レジストを用い、真空蒸着およびリフトオフにより前記第１電極を形成する工程でもよい。第１電極はテーパ形状となる。第１電極と、開口部の内壁とは離間する。内壁に金属層を設けることで、内壁のエッチングを抑制する。第１電極と内壁との間に隙間が生じにくい。第２電極が半導体層に接触することが抑制される。
（８）前記第１電極を形成する工程の後、前記開口部の内壁は、深さ４００ｎｍ以上、５００ｎｍ以下にわたって露出してもよい。露出する内壁に金属層を形成することで、内壁のエッチングを抑制する。第１電極と内壁との間に隙間が生じにくい。第２電極が半導体層に接触することが抑制される。
（９）前記第１電極を形成する工程は、表面が金の前記第１電極を形成する工程であり、前記金属層を形成する工程は、前記スパッタリング効果を有する処理を前記第１電極に行うことで、前記第１金属の表面の前記金から前記金属層を形成する工程でもよい。金の金属層により内壁を覆い、エッチングを抑制する。An embodiment of the present disclosure includes (1) forming an insulating film on an upper surface of a semiconductor layer, forming an opening in the insulating film, and electrically connecting the semiconductor layer inside the opening. forming a metal layer on the inner wall of the opening by subjecting the first electrode to a process having a sputtering effect on the first electrode; and forming the metal layer. and performing, after the step of etching, a process having an etching effect on the insulating film on a region including the surface of the first electrode and the insulating film. Since the inner wall of the opening is protected by the metal layer, etching of the inner wall is suppressed. A gap is less likely to be formed between the first electrode and the inner wall. A change in performance is suppressed, and a decrease in reliability is suppressed.
(2) The process having the sputtering effect may be oxygen ashing. Metal is scattered from the first electrode by oxygen ashing, and a metal layer is formed on the inner wall of the opening.
(3) The process having a sputtering effect may include a process of performing the oxygen ashing on the first electrode for 30 minutes or more. Metal is scattered from the first electrode by oxygen ashing, and a metal layer is formed on the inner wall of the opening. By performing oxygen ashing for 30 minutes or longer, the metal layer becomes thicker than when performing oxygen ashing for less than 30 minutes. The metal layer can effectively protect the inner wall of the opening.
(4) The step of forming the metal layer may be a step of forming the metal layer having a thickness of 2 nm or more on the inner wall of the opening. By protecting the inner wall with a metal layer of 2 nm or more, etching of the inner wall can be suppressed.
(5) a step of forming a first resist on the insulating film after the step of forming the metal layer and before the step of performing the treatment having an etching effect; and forming the first resist. after the step of performing oxygen ashing on the first electrode; and forming a second electrode by vacuum deposition and lift-off using the first resist. and after the step of oxygen ashing the first electrode. Oxygen ashing removes the residue of the first resist from the surface of the first electrode. Oxygen ashing forms an oxide film on the surface of the first electrode. The oxide layer is removed by a process having an etching effect. Since the inner wall of the opening of the insulating film is covered with the metal layer, etching of the inner wall by a process having an etching effect is suppressed. It becomes difficult for the metal of the second electrode to diffuse into the semiconductor layer.
(6) The process having the etching effect may be dry etching using a fluorine-based gas. Since the inner wall of the opening of the insulating film is covered with the metal layer, dry etching of the inner wall is suppressed.
(7) forming a second resist on the insulating film, and forming the opening by etching the insulating film using the second resist; The step of forming the first electrode may be a step of forming the first electrode by vacuum deposition and lift-off using the second resist. The first electrode has a tapered shape. The first electrode is separated from the inner wall of the opening. By providing a metal layer on the inner wall, etching of the inner wall is suppressed. A gap is less likely to occur between the first electrode and the inner wall. Contact of the second electrode with the semiconductor layer is suppressed.
(8) After the step of forming the first electrode, the inner wall of the opening may be exposed over a depth of 400 nm or more and 500 nm or less. Etching of the inner wall is suppressed by forming a metal layer on the exposed inner wall. A gap is less likely to occur between the first electrode and the inner wall. Contact of the second electrode with the semiconductor layer is suppressed.
(9) The step of forming the first electrode is a step of forming the first electrode having a gold surface, and the step of forming the metal layer includes subjecting the first electrode to a process having the sputtering effect. Thus, the metal layer may be formed from the gold on the surface of the first metal. A metal layer of gold covers the inner walls to inhibit etching.

［本開示の実施形態の詳細］
本開示の実施形態に係る半導体装置の製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。[Details of the embodiment of the present disclosure]
A specific example of a method for manufacturing a semiconductor device according to an embodiment of the present disclosure will be described below with reference to the drawings. The present disclosure is not limited to these examples, but is indicated by the scope of the claims, and is intended to include all modifications within the scope and meaning equivalent to the scope of the claims.

（半導体装置）
図１は、実施形態に係る半導体装置１００を例示する断面図である。半導体装置１００は、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ）である。半導体装置１００は、図１に示すように、基板１０と、コレクタ層１２と、ベース層１４と、エミッタ層１６と、を有する。(semiconductor device)
FIG. 1 is a cross-sectional view illustrating asemiconductor device 100 according to an embodiment. Thesemiconductor device 100 is, for example, a heterojunction bipolar transistor (HBT). Thesemiconductor device 100 has asubstrate 10, acollector layer 12, abase layer 14, and anemitter layer 16, as shown in FIG.

基板１０の上面にコレクタ層１２が積層されている。ベース層１４は、コレクタ層１２の上面に積層され、基板１０とは反対側に突出するメサ構造を形成する。エミッタ層１６は、ベース層１４の上面に積層され、基板１０とは反対側に突出するメサ構造を形成する。コレクタ層１２とベース層１４との間には段差が形成される。ベース層１４とエミッタ層１６との間には段差が形成される。 Acollector layer 12 is laminated on the upper surface of thesubstrate 10 . Thebase layer 14 is laminated on the upper surface of thecollector layer 12 and forms a mesa structure protruding to the side opposite to thesubstrate 10 . Theemitter layer 16 is laminated on the upper surface of thebase layer 14 and forms a mesa structure projecting to the side opposite to thesubstrate 10 . A step is formed between thecollector layer 12 and thebase layer 14 . A step is formed between thebase layer 14 and theemitter layer 16 .

基板１０は、例えばガリウム砒素（ＧａＡｓ）などで形成される、半絶縁性の半導体基板である。コレクタ層１２は、例えばＧａＡｓなどで形成されている。コレクタ層１２は、例えばサブコレクタ層などを含む多層構造でもよい。ベース層１４は、例えばＧａＡｓなどで形成されている。エミッタ層１６は、例えばインジウムリン（ＩｎＰ）などで形成される。エミッタ層１６は、例えばコンタクト層などを含む多層構造でもよい。 Thesubstrate 10 is a semi-insulating semiconductor substrate made of, for example, gallium arsenide (GaAs). Thecollector layer 12 is made of GaAs, for example. Thecollector layer 12 may be a multilayer structure including, for example, subcollector layers. Thebase layer 14 is made of GaAs, for example. Theemitter layer 16 is made of, for example, indium phosphide (InP). Theemitter layer 16 may have a multilayer structure including, for example, contact layers.

半導体装置１００は、絶縁膜１８、絶縁膜２０、絶縁膜２６、絶縁膜３５、絶縁膜３６、絶縁膜３８、２つのベース電極２４、エミッタ電極３０、および配線３２（第２電極）を有し、不図示のコレクタ電極も有する。ベース電極２４は、オーミック電極２２および上部電極２３を有する。エミッタ電極３０は、オーミック電極２８および上部電極２９（第１電極）を有する。 Thesemiconductor device 100 has an insulatingfilm 18, an insulatingfilm 20, an insulatingfilm 26, an insulatingfilm 35, an insulatingfilm 36, an insulatingfilm 38, twobase electrodes 24, anemitter electrode 30, and a wiring 32 (second electrode). , also has a collector electrode (not shown).Base electrode 24 hasohmic electrode 22 andupper electrode 23 .Emitter electrode 30 hasohmic electrode 28 and upper electrode 29 (first electrode).

絶縁膜１８は、ベース層１４の上面のうち周縁部と、ベース層１４の側面とを連続的に覆う。絶縁膜１８は、エミッタ層１６の上面のうち周縁部と、エミッタ層１６の側面とを連続的に覆う。絶縁膜１８は、ベース層１４の上に２つの開口部を有し、エミッタ層１６の上に１つの開口部を有する。 The insulatingfilm 18 continuously covers the peripheral portion of the upper surface of thebase layer 14 and the side surfaces of thebase layer 14 . The insulatingfilm 18 continuously covers the peripheral portion of the upper surface of theemitter layer 16 and the side surfaces of theemitter layer 16 . The insulatingfilm 18 has two openings above thebase layer 14 and one opening above theemitter layer 16 .

ベース層１４のうち、絶縁膜１８の開口部から露出する部分に、オーミック電極２２が設けられている。エミッタ層１６のうち、絶縁膜１８の開口部から露出する部分に、エミッタ電極３０が設けられている。 Anohmic electrode 22 is provided on a portion of thebase layer 14 exposed through the opening of the insulatingfilm 18 . Anemitter electrode 30 is provided on a portion of theemitter layer 16 exposed through the opening of the insulatingfilm 18 .

絶縁膜２０は、コレクタ層１２、ベース層１４、エミッタ層１６および絶縁膜１８の上を覆う。絶縁膜２０は、２つのベース電極２４のオーミック電極２２の上に開口部を有する。 Insulatingfilm 20 coverscollector layer 12 ,base layer 14 ,emitter layer 16 and insulatingfilm 18 . The insulatingfilm 20 has openings above theohmic electrodes 22 of the twobase electrodes 24 .

上部電極２３は、絶縁膜２０の開口部から露出するオーミック電極２２の表面に設けられ、オーミック電極２２に電気的に接続される。オーミック電極２２および上部電極２３が、ベース電極２４を形成する。２つのベース電極２４は、不図示の配線などで互いに電気的に接続される。 Theupper electrode 23 is provided on the surface of theohmic electrode 22 exposed from the opening of the insulatingfilm 20 and electrically connected to theohmic electrode 22 .Ohmic electrode 22 andtop electrode 23form base electrode 24 . The twobase electrodes 24 are electrically connected to each other by wiring (not shown) or the like.

絶縁膜２６は、コレクタ層１２、ベース層１４、エミッタ層１６、絶縁膜１８および２０、２つのベース電極２４を覆う。絶縁膜２０および絶縁膜２６は、エミッタ電極３０のオーミック電極２８の上に開口部２５を有する。上部電極２９は、開口部２５から露出するオーミック電極２８の表面に設けられ、オーミック電極２８に電気的に接続される。上部電極２９の断面形状は、例えばテーパ形状である。上部電極２９の幅は、図１の下から上に向けて小さくなる。 An insulatingfilm 26 covers thecollector layer 12 , thebase layer 14 , theemitter layer 16 , the insulatingfilms 18 and 20 and the twobase electrodes 24 . Insulatingfilm 20 and insulatingfilm 26 have opening 25 aboveohmic electrode 28 ofemitter electrode 30 . Theupper electrode 29 is provided on the surface of theohmic electrode 28 exposed from theopening 25 and electrically connected to theohmic electrode 28 . A cross-sectional shape of theupper electrode 29 is, for example, a tapered shape. The width of theupper electrode 29 decreases from bottom to top in FIG.

開口部２５の断面形状は、上に向けて広がるようなテーパ形状である。開口部２５の幅は、図１の下から上に向けて大きくなる。開口部２５の内壁は、エミッタ電極３０の上部電極２９から離間し、上部電極２９に対向する。開口部２５の内壁には金属層３４が設けられている。金属層３４は、開口部２５の内壁の全体を覆う。金属層３４の下端は、エミッタ電極３０の上部電極２９に接触する。金属層３４の上端は、開口部２５の上端まで到達する。配線３２は、上部電極２９の上面および側面に接触し、金属層３４に接触する。配線３２は、開口部２５の内側から絶縁膜２６の上まで延伸する、引き出し配線である。 The cross-sectional shape of theopening 25 is a tapered shape that widens upward. The width of theopening 25 increases from bottom to top in FIG. The inner wall of theopening 25 is separated from theupper electrode 29 of theemitter electrode 30 and faces theupper electrode 29 . Ametal layer 34 is provided on the inner wall of theopening 25 . Themetal layer 34 covers the entire inner wall of theopening 25 . A lower end of themetal layer 34 contacts theupper electrode 29 of theemitter electrode 30 . The top end of themetal layer 34 reaches the top end of theopening 25 . Thewiring 32 contacts the top and side surfaces of theupper electrode 29 and contacts themetal layer 34 . Thewiring 32 is a lead wiring extending from the inside of theopening 25 to above the insulatingfilm 26 .

絶縁膜２６の上に絶縁膜３５が設けられている。絶縁膜２６、絶縁膜３５および配線３２の上に絶縁膜３６が設けられている。絶縁膜３６の上に絶縁膜３８が設けられている。 An insulatingfilm 35 is provided on the insulatingfilm 26 . An insulatingfilm 36 is provided on the insulatingfilm 26 , the insulatingfilm 35 and thewiring 32 . An insulatingfilm 38 is provided on the insulatingfilm 36 .

絶縁膜１８および２０は、例えば窒化シリコン（ＳｉＮ）で形成されている。絶縁膜１８のうち最も厚い部分の厚さは、例えば２５０ｎｍである。絶縁膜２０のうち最も厚い部分の厚さは、例えば１００ｎｍである。絶縁膜２６は、例えば酸窒化シリコン（ＳｉＯＮ）で形成されている。絶縁膜２６のうち最も厚い部分の厚さは、例えば６５０ｎｍである。絶縁膜２６は、コレクタ層１２の上、およびメサ状のエミッタ層１６の上を覆う程度の厚さを有する。絶縁膜３５、３６および３８は、例えばＳｉＯＮで形成されている。 The insulatingfilms 18 and 20 are made of silicon nitride (SiN), for example. The thickness of the thickest portion of the insulatingfilm 18 is, for example, 250 nm. The thickness of the thickest portion of the insulatingfilm 20 is, for example, 100 nm. The insulatingfilm 26 is made of silicon oxynitride (SiON), for example. The thickness of the thickest portion of the insulatingfilm 26 is, for example, 650 nm. The insulatingfilm 26 is thick enough to cover thecollector layer 12 and the mesa-shapedemitter layer 16 . The insulatingfilms 35, 36 and 38 are made of SiON, for example.

ベース電極２４のオーミック電極２２、およびエミッタ電極３０のオーミック電極２８は、それぞれ第１の白金（Ｐｔ）層、チタン（Ｔｉ）層、第２のＰｔ層、および金（Ａｕ）層を含む。第１のＰｔ層、Ｔｉ層、第２のＰｔ層、およびＡｕ層は、例えば図１の下側から上側に向けて、この順に積層されている。第１のＰｔ層の厚さは、例えば１５ｎｍである。Ｔｉ層の厚さは、例えば２０ｎｍである。第２のＰｔ層の厚さは、例えば２０ｎｍである。Ａｕ層の厚さは、例えば１００ｎｍである。Ohmic electrode 22 ofbase electrode 24 andohmic electrode 28 ofemitter electrode 30 each include a first platinum (Pt) layer, a titanium (Ti) layer, a second Pt layer, and a gold (Au) layer. The first Pt layer, the Ti layer, the second Pt layer, and the Au layer are laminated in this order from the bottom to the top of FIG. 1, for example. The thickness of the first Pt layer is, for example, 15 nm. The thickness of the Ti layer is, for example, 20 nm. The thickness of the second Pt layer is, for example, 20 nm. The thickness of the Au layer is, for example, 100 nm.

ベース電極２４の上部電極２３は、例えばＡｕなどの金属で形成されている。エミッタ電極３０の上部電極２９は、例えば厚さ５５０ｎｍのＡｕで形成されている。配線３２は、例えばＴｉ層、Ｐｔ層およびＡｕ層を含む。Ｔｉ層、Ｐｔ層およびＡｕ層は、この順に積層されている。Ｔｉ層の厚さは、例えば５０ｎｍである。Ｐｔ層の厚さは、例えば５０ｎｍである。Ａｕ層の厚さは、例えば５７０ｎｍである。金属層３４は、エミッタ電極３０の上部電極２９と同じ材料で形成され、例えばＡｕで形成されている。金属層３４の厚さは、例えば２ｎｍ以上である。 Theupper electrode 23 of thebase electrode 24 is made of metal such as Au. Theupper electrode 29 of theemitter electrode 30 is made of Au with a thickness of 550 nm, for example. Thewiring 32 includes, for example, a Ti layer, a Pt layer and an Au layer. The Ti layer, Pt layer and Au layer are laminated in this order. The thickness of the Ti layer is, for example, 50 nm. The thickness of the Pt layer is, for example, 50 nm. The thickness of the Au layer is, for example, 570 nm. Themetal layer 34 is made of the same material as theupper electrode 29 of theemitter electrode 30, such as Au. The thickness of themetal layer 34 is, for example, 2 nm or more.

（製造方法）
図２Ａから図７Ｂは、半導体装置１００の製造方法を例示する断面図である。図２Ａに示すように、例えば有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などで、基板１０の上面に、コレクタ層１２、ベース層１４、およびエミッタ層１６をエピタキシャル成長する。エッチングなどで、ベース層１４およびエミッタ層１６にメサ構造を形成する。真空蒸着およびリフトオフなどにより、ベース層１４の上面に２つのオーミック電極２２を形成する。エミッタ層１６の上面にオーミック電極２８を形成する。図２Ｂに示すように、例えばプラズマＣＶＤ法などにより、絶縁膜１８および２０を形成する。(Production method)
2A to 7B are cross-sectional views illustrating the method for manufacturing thesemiconductor device 100. FIG. As shown in FIG. 2A, acollector layer 12, abase layer 14, and anemitter layer 16 are epitaxially grown on the upper surface of asubstrate 10 by, for example, MOCVD (Metal Organic Chemical Vapor Deposition). A mesa structure is formed in thebase layer 14 and theemitter layer 16 by etching or the like. Twoohmic electrodes 22 are formed on the upper surface of thebase layer 14 by vacuum deposition, lift-off, or the like. Anohmic electrode 28 is formed on the upper surface of theemitter layer 16 . As shown in FIG. 2B, insulatingfilms 18 and 20 are formed by plasma CVD, for example.

図２Ｃに示すように、絶縁膜２０のうちオーミック電極２２の上の部分に、開口部を形成する。メッキ処理などを行い、オーミック電極２２の上面に上部電極２３を形成する。例えばプラズマＣＶＤ法などにより、絶縁膜２６を形成する。 As shown in FIG. 2C, an opening is formed in a portion of the insulatingfilm 20 above theohmic electrode 22 . Anupper electrode 23 is formed on the upper surface of theohmic electrode 22 by plating or the like. An insulatingfilm 26 is formed by, for example, a plasma CVD method.

図３Ａに示すように、絶縁膜２６の上面にレジスト４０（第２レジスト）を塗布する。フォトリソグラフィ法により、レジスト４０に開口部４０ａを形成する。開口部４０ａは、オーミック電極２８の上に位置する。開口部４０ａからは、絶縁膜２６の一部が露出する。 As shown in FIG. 3A, the upper surface of the insulatingfilm 26 is coated with a resist 40 (second resist). Anopening 40a is formed in the resist 40 by photolithography. The opening 40 a is located above theohmic electrode 28 . A portion of the insulatingfilm 26 is exposed from theopening 40a.

図３Ｂに示すように、レジスト４０をマスクとして、絶縁膜２６および２０のうちオーミック電極２８上の部分をエッチングすることで、絶縁膜２６に開口部２５を形成する。エッチングは、例えばドライエッチングであり、一例としては四フッ化メタン（ＣＦ_４）のプラズマなどを用いた反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）である。絶縁膜２６および２０は、絶縁膜２６の厚さ方向（図の上下方向）にエッチングされるとともに、横方向にもエッチングされる。このサイドエッチングにより、開口部２５の幅は、レジスト４０の開口部４０ａの幅より大きくなる。レジスト４０は、開口部２５の内壁よりもせり出し、庇状になる。開口部２５は、上に向けて末広がりのテーパ形状となる。開口部２５からはオーミック電極２８が露出する。As shown in FIG. 3B, theopening 25 is formed in the insulatingfilm 26 by etching the portion of the insulatingfilms 26 and 20 above theohmic electrode 28 using the resist 40 as a mask. The etching is, for example, dry etching, and one example is reactive ion etching (RIE: Reactive Ion Etching) using plasma of tetrafluoromethane (CF₄ ). The insulatingfilms 26 and 20 are etched in the thickness direction of the insulating film 26 (vertical direction in the figure) and also laterally. This side etching makes the width of theopening 25 larger than the width of the opening 40 a of the resist 40 . The resist 40 protrudes from the inner wall of theopening 25 and has an eave shape. Theopening 25 has a tapered shape that widens upward. Anohmic electrode 28 is exposed from theopening 25 .

図４Ａに示すように、真空蒸着およびリフトオフにより、上部電極２９を形成する。真空蒸着においてＡｕは、図４Ａの上方向から下方向に向けて導入される。Ａｕがレジスト４０の上に堆積することで、レジスト４０の上に金属層４１が形成される。Ａｕがオーミック電極２８の上に堆積することで、オーミック電極２８の上に上部電極２９が形成される。レジスト４０は、開口部２５よりもせり出しているため、開口部２５のうちレジスト４０の下の部分にはＡｕが堆積しにくい。Ａｕは、開口部２５の中央側で厚く堆積し、周縁側で薄く堆積する。この結果、上部電極２９はテーパ形状となる。開口部２５の内壁の上にはレジスト４０が位置するため、内壁にはＡｕが付着しにくい。開口部２５の内壁は露出し、上部電極２９から離間する。開口部２５の内壁は、例えば深さ４００ｎｍ以上、５００ｎｍ以下にわたって露出する。図４Ｂに示すように、金属層４１とともにレジスト４０を除去する。オーミック電極２８の上に、Ａｕの上部電極２９が残る。 As shown in FIG. 4A, theupper electrode 29 is formed by vacuum deposition and lift-off. In vacuum deposition, Au is introduced from the top to the bottom in FIG. 4A. Ametal layer 41 is formed on the resist 40 by depositing Au on the resist 40 . Anupper electrode 29 is formed on theohmic electrode 28 by depositing Au on theohmic electrode 28 . Since the resist 40 protrudes from theopening 25 , Au is less likely to deposit on the portion of theopening 25 below the resist 40 . Au is deposited thickly on the central side of theopening 25 and thinly deposited on the peripheral side. As a result, theupper electrode 29 becomes tapered. Since the resist 40 is positioned on the inner wall of theopening 25, Au is less likely to adhere to the inner wall. The inner wall of opening 25 is exposed and separated fromupper electrode 29 . The inner wall of theopening 25 is exposed over a depth of 400 nm or more and 500 nm or less, for example. As shown in FIG. 4B, the resist 40 is removed together with themetal layer 41 . An Auupper electrode 29 remains on theohmic electrode 28 .

図５Ａに矢印で示すように、絶縁膜２６および上部電極２９に上側からＯ_２プラズマを照射することで、酸素アッシング（Ｏ_２アッシング）を行う。Ｏ_２アッシングの条件は、例えば以下のものとする。
パワー：６６０Ｗ
圧力：１ｔｏｒｒ（１３３．３２Ｐａ）
時間：３０分
Ｏ_２アッシングは、上部電極２９に対してスパッタリング効果を有する処理である。Ｏ_２アッシングにより、上部電極２９を構成する金属（Ａｕ）が周囲に飛び散り、開口部２５の内壁に堆積する。Ａｕが堆積することで、開口部２５の内壁に金属層３４が形成される。Ｏ_２アッシングの条件を上記のものとすることで、金属層３４の厚さは例えば２ｎｍ以上となる。金属層３４の下端は、上部電極２９に接触している。金属層３４の上端は、絶縁膜２６の上端と同じ高さに位置する。絶縁膜２６は、Ｏ_２アッシングによってエッチングされない。As indicated by arrows in FIG. 5A, oxygen ashing (O₂ ashing) is performed by irradiating the insulatingfilm 26 and theupper electrode 29 with O₂ plasma from above. The conditions for_O2 ashing are, for example, as follows.
Power: 660W
Pressure: 1 torr (133.32 Pa)
Time: 30 minutes O₂ ashing is a process that has a sputtering effect on thetop electrode 29 . O₂ ashing causes the metal (Au) forming theupper electrode 29 to scatter around and deposit on the inner wall of theopening 25 . Ametal layer 34 is formed on the inner wall of theopening 25 by depositing Au. By setting the O₂ ashing conditions as described above, the thickness of themetal layer 34 becomes, for example, 2 nm or more. A lower end of themetal layer 34 is in contact with theupper electrode 29 . The top end of themetal layer 34 is positioned at the same height as the top end of the insulatingfilm 26 . The insulatingfilm 26 is not etched by_O2 ashing.

図５Ｂに示すように、絶縁膜２６の上にレジスト４２（第１レジスト）を形成する。フォトリソグラフィ法などでレジスト４２にパターンを形成する。絶縁膜２６の上面の一部はレジスト４２に覆われる。絶縁膜２６の上面の別の一部、開口部２５、上部電極２９は、レジスト４２から露出する。レジスト４２の残存物が上部電極２９の表面に付着していることがある。そこでレジスト４２の形成の後、イソプロピルアルコール（ＩＰＡ：Ｉｓｏｐｒｏｐｙｌ Ａｌｃｏｈｏｌ）などで洗浄する。さらに、図６Ａに示すようにＯ_２アッシングを行い、残存物を取り除く。Ｏ_２アッシングの条件は、例えば以下のものとする。
パワー：６６０Ｗ
圧力：１ｔｏｒｒ（１３３．３２Ｐａ）
時間：３分As shown in FIG. 5B, a resist 42 (first resist) is formed on the insulatingfilm 26 . A pattern is formed in the resist 42 by photolithography or the like. A portion of the upper surface of the insulatingfilm 26 is covered with a resist 42 . Another part of the upper surface of the insulatingfilm 26 , theopening 25 and theupper electrode 29 are exposed from the resist 42 . A residue of the resist 42 may adhere to the surface of theupper electrode 29 . Therefore, after forming the resist 42, it is washed with isopropyl alcohol (IPA) or the like. Further, as shown in FIG. 6A,_O2 ashing is performed to remove residuals. The conditions for_O2 ashing are, for example, as follows.
Power: 660W
Pressure: 1 torr (133.32 Pa)
Time: 3 minutes

金属層３４を形成するためのＯ_２アッシング、およびレジスト残存物を除去するためのＯ_２アッシングにより、上部電極２９の表面に酸化膜が形成される。図６Ｂに示すように、例えばドライエッチングを行うことで、表面から酸化膜を除去する。ドライエッチングは、例えば六フッ化硫黄（ＳＦ_６）または四フッ化メタン（ＣＦ_４）を用いたプラズマエッチングである。条件の例を以下に記載する。
ＳＦ_６を使用する際の条件
流量：２５ｓｃｃｍ
圧力：６００ｍＴｏｒｒ（８０Ｐａ）
パワー：５０Ｗ
時間：３０秒
ＣＦ_４を使用する際の条件
流量：４５ｓｃｃｍ
圧力：６２５ｍＴｏｒｒ（８３Ｐａ）
パワー：３５Ｗ
時間：３５秒An oxide film is formed on the surface ofupper electrode 29 by O₂ ashing for formingmetal layer 34 and O₂ ashing for removing resist residue. As shown in FIG. 6B, the oxide film is removed from the surface by, for example, dry etching. Dry etching is plasma etching using, for example, sulfur hexafluoride (SF₆ ) or tetrafluoromethane (CF₄ ). Examples of conditions are described below.
Condition flow rate when using SF6:_25sccm
Pressure: 600mTorr (80Pa)
Power: 50W
Time: 30 seconds Conditions when using CF4 Flow rate:₄₅ sccm
Pressure: 625mTorr (83Pa)
Power: 35W
Time: 35 seconds

ＳｉＯＮの絶縁膜２６の表面は、ドライエッチングによってエッチングされる。しかし、開口部２５の内壁は、金属層３４で覆われている。したがって内壁のエッチングは抑制される。金属層３４で内壁を保護することで、開口部２５が横方向および縦方向に拡大することが抑制される。開口部２５が深くなることが抑制され、エミッタ層１６が露出しない。 The surface of theSiON insulating film 26 is etched by dry etching. However, the inner wall of opening 25 is covered withmetal layer 34 . Therefore, etching of the inner wall is suppressed. By protecting the inner wall with themetal layer 34, the lateral and longitudinal expansion of theopening 25 is suppressed. Theopening 25 is prevented from becoming deep, and theemitter layer 16 is not exposed.

図７Ａおよび図７Ｂに示すように、真空蒸着およびリフトオフにより、配線３２を形成する。Ｔｉ、ＰｔおよびＡｕをこの順番で、上部電極２９、絶縁膜２６、金属層３４、およびレジスト４２の上に堆積する。図７Ａに示すように、上部電極２９および絶縁膜２６の上に配線３２が形成される。配線３２は、絶縁膜２６の開口部２５の内側から、絶縁膜２６の上面まで延伸する。配線３２は、上部電極２９および金属層３４に接触する。真空蒸着により、レジスト４２の上に金属層４４が形成される。レジスト４２を、金属層４４とともに除去する。図７Ｂに示すように、配線３２は残存する。例えばプラズマＣＶＤ法などにより、絶縁膜２６の上に絶縁膜３５を形成する。絶縁膜３５および配線３２の上に絶縁膜３６を形成する。絶縁膜３６の上に絶縁膜３８を形成する。以上の工程で半導体装置１００が形成される。 As shown in FIGS. 7A and 7B, wiring 32 is formed by vacuum deposition and lift-off. Ti, Pt and Au are deposited in this order on theupper electrode 29, the insulatingfilm 26, themetal layer 34 and the resist . As shown in FIG. 7A, wiring 32 is formed onupper electrode 29 and insulatingfilm 26 . Thewiring 32 extends from inside theopening 25 of the insulatingfilm 26 to the upper surface of the insulatingfilm 26 .Wiring 32 contactsupper electrode 29 andmetal layer 34 . Ametal layer 44 is formed on the resist 42 by vacuum deposition. Resist 42 is removed together withmetal layer 44 . As shown in FIG. 7B, thewiring 32 remains. An insulatingfilm 35 is formed on the insulatingfilm 26 by, for example, plasma CVD. An insulatingfilm 36 is formed on the insulatingfilm 35 and thewiring 32 . An insulatingfilm 38 is formed on the insulatingfilm 36 . Thesemiconductor device 100 is formed through the above steps.

上部電極２９と金属層３４とは、同じ材料（例えばＡｕ）で形成されている。上部電極２９は真空蒸着で製造される。金属層３４はスパッタリングで製造される。製造の手法が異なるため、上部電極２９の結晶性と、金属層３４の結晶性とは異なる。上部電極２９および金属層３４それぞれに、電子線回折を行い、干渉パターンを比較する。上部電極２９および金属層３４それぞれから、厚さ約１００±２０ｎｍのサンプルを取得し、サンプルに電子線を照射する。 Theupper electrode 29 and themetal layer 34 are made of the same material (eg Au). Theupper electrode 29 is manufactured by vacuum deposition.Metal layer 34 is produced by sputtering. The crystallinity of theupper electrode 29 and the crystallinity of themetal layer 34 are different due to the different manufacturing techniques. Electron beam diffraction is performed on each of theupper electrode 29 and themetal layer 34, and the interference patterns are compared. A sample having a thickness of approximately 100±20 nm is obtained from each of theupper electrode 29 and themetal layer 34, and the sample is irradiated with an electron beam.

図８Ａは、上部電極２９の回折パターンを例示する模式図である。図８Ｂは、金属層３４の回折パターンを例示する模式図である。図８Ａに示す上部電極２９の回折パターンは、図８Ｂに示す金属層３４の回折パターンに比べて、規則性が高い。図８Ｂに示す金属層３４の回折パターンは、リング状である。真空蒸着において、Ａｕの原子が規則的に堆積する。このため、上部電極２９は、金属層３４に比べて単結晶に近くなる。一方、スパッタリング効果ではじき出されたＡｕの粒子は、ランダムに堆積する。金属層３４は、上部電極２９に比べて、より不規則な組織を有する。 FIG. 8A is a schematic diagram illustrating the diffraction pattern of theupper electrode 29. FIG. FIG. 8B is a schematic diagram illustrating the diffraction pattern of themetal layer 34. FIG. The diffraction pattern of theupper electrode 29 shown in FIG. 8A has higher regularity than the diffraction pattern of themetal layer 34 shown in FIG. 8B. The diffraction pattern of themetal layer 34 shown in FIG. 8B is ring-shaped. In vacuum deposition, atoms of Au are regularly deposited. Therefore, theupper electrode 29 becomes closer to a single crystal than themetal layer 34 . On the other hand, the Au particles ejected by the sputtering effect are randomly deposited.Metal layer 34 has a more random texture thantop electrode 29 .

（比較例）
図９Ａから図１０は、比較例における製造方法を例示する断面図である。図９Ａに示すように、比較例では、金属層３４を形成しない。つまり、絶縁膜２６に開口部２５を設けた後、Ｏ_２アッシングを行わず、レジスト４２を形成する。(Comparative example)
9A to 10 are cross-sectional views illustrating the manufacturing method in the comparative example. As shown in FIG. 9A, themetal layer 34 is not formed in the comparative example. That is, after providing theopening 25 in the insulatingfilm 26, the resist 42 is formed without performing the_O2 ashing.

レジスト４２の残存物を除去するために、Ｏ_２アッシングを行う。Ｏ_２アッシングによって上部電極２９に酸化膜が形成される。上部電極２９の酸化膜を取り除くため、ドライエッチングを行う。絶縁膜２６および絶縁膜２０もドライエッチングされる。図９Ｂに示すように、ドライエッチングは、開口部２５の内壁、開口部２５の下の絶縁膜１８および２０にも進む。開口部２５が、エミッタ層１６に到達するまで深くなる。開口部２５の内壁と上部電極２９との間に隙間が生じ、隙間からオーミック電極２８およびエミッタ層１６が露出する。図１０に示すように、配線３２を形成すると、配線３２がエミッタ層１６に接触する。配線３２の材料である金属（Ａｕ）が、エミッタ層１６に拡散する。金属の拡散によって、例えば電流増幅率などの特性が変動してしまう。O₂ ashing is performed to remove remnants of resist 42 . An oxide film is formed on theupper electrode 29 by_O2 ashing. Dry etching is performed to remove the oxide film of theupper electrode 29 . The insulatingfilm 26 and the insulatingfilm 20 are also dry etched. As shown in FIG. 9B, the dry etching proceeds to the inner wall of theopening 25 and the insulatingfilms 18 and 20 under theopening 25 as well. Theopening 25 deepens until it reaches theemitter layer 16 . A gap is generated between the inner wall of theopening 25 and theupper electrode 29, and theohmic electrode 28 and theemitter layer 16 are exposed from the gap. As shown in FIG. 10, thewiring 32 contacts theemitter layer 16 when thewiring 32 is formed. Metal (Au), which is the material of thewiring 32 , diffuses into theemitter layer 16 . Due to the diffusion of the metal, characteristics such as the current amplification factor, for example, fluctuate.

本実施形態によれば、絶縁膜２６の開口部２５の内側に上部電極２９を形成した後、上部電極２９にＯ_２アッシングを行う。Ｏ_２アッシングは、上部電極２９に対してスパッタリング効果を有する。図５Ａに示すように、上部電極２９の金属（例えばＡｕ）が飛散し、開口部２５の内壁に付着し、金属層３４が形成される。開口部２５の内壁は金属層３４で覆われるため、エッチングされにくい。金属層３４の形成後に、例えばフッ素系ガスを用いたドライエッチングを行っても、開口部２５の内壁のエッチングは抑制される。開口部２５の内壁と、上部電極２９との間に隙間が発生しにくい。エッチングが絶縁膜１８および２０に進むことも抑制される。エミッタ層１６などの半導体層が、開口部２５から露出しない。図１に示すように、配線３２がエミッタ層１６などの半導体層に接触することが抑制される。配線３２の金属がエミッタ層１６などの半導体層に拡散しにくく、金属の拡散による性能の変化が抑制される。したがって、半導体装置１００の信頼性の低下が抑制される。According to this embodiment, after forming theupper electrode 29 inside theopening 25 of the insulatingfilm 26, theupper electrode 29 is subjected to O₂ ashing. O₂ ashing has a sputtering effect on thetop electrode 29 . As shown in FIG. 5A, the metal (for example, Au) of theupper electrode 29 scatters and adheres to the inner wall of theopening 25 to form ametal layer 34 . Since the inner wall of theopening 25 is covered with themetal layer 34, it is difficult to etch. Even if dry etching using, for example, a fluorine-based gas is performed after the formation of themetal layer 34, the etching of the inner wall of theopening 25 is suppressed. A gap is less likely to occur between the inner wall of theopening 25 and theupper electrode 29 . The progress of etching to insulatingfilms 18 and 20 is also suppressed. A semiconductor layer such as theemitter layer 16 is not exposed from theopening 25 . As shown in FIG. 1, thewiring 32 is prevented from contacting semiconductor layers such as theemitter layer 16 . The metal of thewiring 32 is less likely to diffuse into the semiconductor layer such as theemitter layer 16, and the change in performance due to the diffusion of the metal is suppressed. Therefore, deterioration in reliability of thesemiconductor device 100 is suppressed.

比較例と実施形態とに対して、２１０℃の環境下で１０分間の通電試験を行った。比較例における電流増幅率の変動幅は、１０％以上だった。実施形態における電流増幅率の変動幅は、－６％程度だった。実施例によれば、性能の変化が抑制され、半導体装置１００の動作を継続しても高い信頼性が得られる。 A 10-minute energization test was performed in a 210° C. environment for the comparative example and the embodiment. The fluctuation width of the current amplification factor in the comparative example was 10% or more. The fluctuation width of the current amplification factor in the embodiment was about -6%. According to the embodiment, changes in performance are suppressed, and high reliability can be obtained even if the operation of thesemiconductor device 100 is continued.

Ｏ_２アッシングを上部電極２９に行うことで、上部電極２９の金属が周囲に飛散し、金属層３４を形成する。Ｏ_２アッシング以外に例えばドライエッチングなど、上部電極２９にスパッタリング効果を有する処理を行うことで、金属層３４を形成することもできる。ドライエッチングに比べ、Ｏ_２アッシングは、絶縁膜２６にダメージを与えにくく、かつ上部電極２９にスパッタリング効果を有する。ドライエッチングもスパッタリング効果を有する。しかし、Ｏ_２アッシングは、ドライエッチングに比べて、基板１０を装置内にセットしてからアッシング処理までの処理時間を短時間にすることができる。工程の効率化のため、Ｏ_２アッシングを行うことが好ましい。By performing O₂ ashing on theupper electrode 29 , the metal of theupper electrode 29 scatters around and forms ametal layer 34 . Themetal layer 34 can also be formed by subjecting theupper electrode 29 to a process having a sputtering effect, such as dry etching, other than the O₂ ashing. Compared to dry etching, O₂ ashing is less likely to damage the insulatingfilm 26 and has a sputtering effect on theupper electrode 29 . Dry etching also has a sputtering effect. However, compared with dry etching,_O2 ashing can shorten the processing time from setting thesubstrate 10 in the apparatus to ashing processing. O₂ ashing is preferably performed for efficiency of the process.

金属層３４が薄いと、金属層３４に欠陥が生じ、開口部２５の内壁が露出する恐れがある。開口部２５の内壁を保護するため、金属層３４の厚さは例えば２μｍ以上であることが好ましい。Ｏ_２アッシングを例えば３０分以上行うことで、厚さ２μｍ以上の金属層３４を形成することができる。Ｏ_２アッシングの時間を長くすることで、金属層３４をより厚くすることができる。ただし、Ｏ_２アッシングの時間が長くなることで工数が増大してしまう。例えば、金属層３４の厚さは３μｍ以下であることが好ましい。金属層３４の厚さが２μｍ以上、３μｍ以下ならば、内壁を十分に保護することができ、かつ工数の増大を抑制することができる。If themetal layer 34 is thin, defects may occur in themetal layer 34 and the inner walls of theopenings 25 may be exposed. In order to protect the inner wall of theopening 25, the thickness of themetal layer 34 is preferably 2 μm or more, for example. By performing O₂ ashing for 30 minutes or more, for example, ametal layer 34 having a thickness of 2 μm or more can be formed. Themetal layer 34 can be made thicker by lengthening the O₂ ashing time. However, the time required for O₂ ashing increases, resulting in an increase in the number of man-hours. For example, the thickness of themetal layer 34 is preferably 3 μm or less. If the thickness of themetal layer 34 is 2 μm or more and 3 μm or less, the inner wall can be sufficiently protected, and an increase in man-hours can be suppressed.

図４Ａに示すように、上部電極２９は、レジスト４０を用いた真空蒸着およびリフトオフにより形成される。レジスト４０の残存物を上部電極２９の表面から取り除くため、図６ＡのＯ_２アッシングを行う。Ｏ_２アッシングにより、上部電極２９の表面には酸化膜が形成される。図６Ｂに示すように、例えばフッ素系ガスを用いたドライエッチングにより、酸化膜を取り除く。酸化膜を取り除いた上部電極２９の表面に、図７Ａに示す配線３２を形成することで、上部電極２９と配線３２との間の接触抵抗を低減することができる。As shown in FIG. 4A,upper electrode 29 is formed by vacuum deposition and lift-off using resist 40 . In order to remove the residue of the resist 40 from the surface of theupper electrode 29, the_O2 ashing of FIG. 6A is performed. An oxide film is formed on the surface of theupper electrode 29 by O₂ ashing. As shown in FIG. 6B, the oxide film is removed by dry etching using fluorine-based gas, for example. By forming thewiring 32 shown in FIG. 7A on the surface of theupper electrode 29 from which the oxide film has been removed, the contact resistance between theupper electrode 29 and thewiring 32 can be reduced.

上部電極２９表面の酸化膜を取り除くために、フッ素系ガスを用いたドライエッチングを行う。フッ素系ガスを用いたドライエッチングは、絶縁膜２６、２０および１８にエッチング効果を有する処理である。開口部２５の内壁に金属層３４が形成されているため、開口部２５の内壁のエッチングが抑制される。ドライエッチングは、フッ素系ガス以外を用いたエッチングでもよい。酸化膜を取り除く処理は、ドライエッチング以外に、例えばフッ酸などの薬品を用いたウェットエッチングでもよい。絶縁膜２６は、ＳｉＯＮで形成されてもよいし、ＳｉＮなど他の絶縁体で形成されてもよい。絶縁膜１８および２０は、ＳｉＮで形成されてもよいし、ＳｉＯＮで形成されてもよい。 In order to remove the oxide film on the surface of theupper electrode 29, dry etching is performed using a fluorine-based gas. Dry etching using a fluorine-based gas is a process that has an etching effect on the insulatingfilms 26 , 20 and 18 . Since themetal layer 34 is formed on the inner wall of theopening 25, etching of the inner wall of theopening 25 is suppressed. Dry etching may be etching using a gas other than a fluorine-based gas. The process for removing the oxide film may be wet etching using a chemical such as hydrofluoric acid instead of dry etching. The insulatingfilm 26 may be formed of SiON, or may be formed of another insulator such as SiN. The insulatingfilms 18 and 20 may be made of SiN or SiON.

図３Ｂに示すように、レジスト４０を用いて絶縁膜２６および２０をエッチングすることで、開口部２５が形成される。レジスト４０は庇状になる。図４Ａに示すように、上部電極２９は、レジスト４０を用いた真空蒸着およびリフトオフにより形成される。レジスト４０の下に金属が堆積しないため、上部電極２９がテーパ形状となる。開口部２５の内壁は、上部電極２９から離間し、例えば深さ４００ｎｍ以上、５００ｎｍ以下にわたって露出する。比較例においては、露出する内壁がエッチングされる。実施形態では、金属層３４が内壁を覆う。したがって、内壁のエッチングが抑制される。 As shown in FIG. 3B,openings 25 are formed by etching insulatingfilms 26 and 20 using resist 40 . The resist 40 becomes a canopy. As shown in FIG. 4A,upper electrode 29 is formed by vacuum deposition and lift-off using resist 40 . Since no metal is deposited under the resist 40, theupper electrode 29 has a tapered shape. The inner wall of theopening 25 is separated from theupper electrode 29 and exposed to a depth of 400 nm or more and 500 nm or less, for example. In the comparative example, the exposed inner walls are etched. In embodiments, ametal layer 34 covers the inner walls. Therefore, etching of the inner wall is suppressed.

上部電極２９は、Ａｕで形成されている。上部電極２９にＯ_２アッシングを行うと、Ｏ_２アッシングのスパッタリング効果によって、上部電極２９の表面からＡｕが飛散し、Ａｕから金属層３４が形成される。配線３２は、例えばＴｉ、ＰｔおよびＡｕを順に積層したものである。上部電極２９および金属層３４のＡｕの表面に、配線３２が接触することで、電気的な接続の信頼性が向上する。上部電極２９、金属層３４、および配線３２は、上記のもの以外の金属で形成されてもよい。Theupper electrode 29 is made of Au. When O₂ ashing is performed on theupper electrode 29, Au is scattered from the surface of theupper electrode 29 due to the sputtering effect of O₂ ashing, and ametal layer 34 is formed from Au. Thewiring 32 is formed by sequentially stacking Ti, Pt and Au, for example. Thewiring 32 contacts the Au surfaces of theupper electrode 29 and themetal layer 34, thereby improving the reliability of electrical connection. Theupper electrode 29, themetal layer 34, and thewiring 32 may be formed of metals other than those mentioned above.

ベース層１４およびエミッタ層１６は、それぞれメサ状であり、基板１０の上面から突出する。絶縁膜２６は、メサ状のベース層１４およびエミッタ層１６を覆う。配線３２は、絶縁膜２６の開口部２５から絶縁膜２６の上面まで延伸する。配線３２を上部電極２９から引き出すため、絶縁膜２６および２０に開口部２５を形成する。開口部２５の内壁を金属層３４で覆うことで、開口部２５の内壁のエッチングが抑制され、配線３２とエミッタ層１６との接触が抑制される。エミッタ電極３０以外の電極に実施形態を適用してもよい。半導体装置１００はＨＢＴとしたが、ＨＢＴ以外の装置でもよい。 Thebase layer 14 and theemitter layer 16 each have a mesa shape and protrude from the upper surface of thesubstrate 10 . An insulatingfilm 26 covers the mesa-shapedbase layer 14 andemitter layer 16 . Thewiring 32 extends from theopening 25 of the insulatingfilm 26 to the upper surface of the insulatingfilm 26 . Anopening 25 is formed in the insulatingfilms 26 and 20 to draw out thewiring 32 from theupper electrode 29 . By covering the inner wall of theopening 25 with themetal layer 34, etching of the inner wall of theopening 25 is suppressed, and contact between thewiring 32 and theemitter layer 16 is suppressed. Embodiments may be applied to electrodes other than theemitter electrode 30 . Although thesemiconductor device 100 is an HBT, devices other than the HBT may be used.

以上、本開示の実施形態について詳述したが、本開示は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本開示の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present disclosure have been described in detail above, the present disclosure is not limited to such specific embodiments, and various modifications and variations can be made within the scope of the gist of the present disclosure described in the claims. Change is possible.

１０ 基板
１２ コレクタ層
１４ ベース層
１６ エミッタ層
１８、２０、２６、３５、３６、３８ 絶縁膜
２２、２８ オーミック電極
２３、２９ 上部電極
２５、４０ａ 開口部
３２ 配線
３４、４１、４４ 金属層
４０、４２ レジスト
１００ 半導体装置

REFERENCE SIGNSLIST 10substrate 12collector layer 14base layer 16emitter layer 18, 20, 26, 35, 36, 38 insulatingfilm 22, 28ohmic electrode 23, 29upper electrode 25, 40a opening 32wiring 34, 41, 44metal layer 40, 42 resist 100 semiconductor device

Claims (9)

Translated fromJapanese

半導体層の上面に絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記開口部の内側に、前記半導体層に電気的に接続される第１電極を形成する工程と、
前記第１電極にスパッタリング効果を有する処理を前記第１電極に行うことで、前記開口部の内壁に金属層を形成する工程と、
前記金属層を形成する工程の後、前記絶縁膜に対してエッチング効果を有する処理を、前記第１電極および前記絶縁膜の表面を含む領域に実施する工程と、を有する半導体装置の製造方法。forming an insulating film on the upper surface of the semiconductor layer;
forming an opening in the insulating film;
forming a first electrode electrically connected to the semiconductor layer inside the opening;
forming a metal layer on the inner wall of the opening by subjecting the first electrode to a process having a sputtering effect on the first electrode;
A method of manufacturing a semiconductor device, comprising, after forming the metal layer, subjecting a region including the surface of the first electrode and the insulating film to a process having an etching effect on the insulating film. 前記スパッタリング効果を有する処理は、酸素アッシングである請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein said processing having a sputtering effect is oxygen ashing. 前記スパッタリング効果を有する処理は、前記第１電極に前記酸素アッシングを３０分以上行う処理を含む請求項１または請求項２に記載の半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 1, wherein the process having a sputtering effect includes a process of performing the oxygen ashing on the first electrode for 30 minutes or longer. 前記金属層を形成する工程は、厚さが２ｎｍ以上の前記金属層を前記開口部の内壁に形成する工程である請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the metal layer is a step of forming the metal layer having a thickness of 2 nm or more on an inner wall of the opening. . 前記金属層を形成する工程の後であって、前記エッチング効果を有する処理を行う工程の前に、前記絶縁膜の上に第１レジストを形成する工程と、
前記第１レジストを形成する工程の後に、前記第１電極に酸素アッシングを行う工程と、
前記第１レジストを用い、真空蒸着およびリフトオフにより第２電極を形成する工程と、をさらに有し、
前記エッチング効果を有する処理は、前記第１電極に酸素アッシングを行う工程の後に実施される請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。a step of forming a first resist on the insulating film after the step of forming the metal layer and before the step of performing the treatment having an etching effect;
a step of performing oxygen ashing on the first electrode after the step of forming the first resist;
forming a second electrode by vacuum deposition and lift-off using the first resist;
5. The method of manufacturing a semiconductor device according to claim 1, wherein the treatment having an etching effect is performed after the step of oxygen ashing the first electrode. 前記エッチング効果を有する処理は、フッ素系ガスを用いたドライエッチングである請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。 6. The method of manufacturing a semiconductor device according to claim 1, wherein the processing having an etching effect is dry etching using a fluorine-based gas. 前記絶縁膜の上に第２レジストを形成する工程を有し、
前記開口部を形成する工程は、前記第２レジストを用いて前記絶縁膜をエッチングすることで前記開口部を形成する工程であり、
前記第１電極を形成する工程は、前記第２レジストを用い、真空蒸着およびリフトオフにより前記第１電極を形成する工程である請求項１から請求項６のいずれか一項に記載の半導体装置の製造方法。forming a second resist on the insulating film;
The step of forming the opening is a step of forming the opening by etching the insulating film using the second resist,
7. The semiconductor device according to claim 1, wherein the step of forming the first electrode is a step of forming the first electrode by vacuum deposition and lift-off using the second resist. Production method. 前記第１電極を形成する工程の後、前記開口部の内壁は、深さ４００ｎｍ以上、５００ｎｍ以下にわたって露出する請求項１から請求項７のいずれか一項に記載の半導体装置の製造方法。 8. The method of manufacturing a semiconductor device according to claim 1, wherein after the step of forming the first electrode, the inner wall of the opening is exposed over a depth of 400 nm or more and 500 nm or less. 前記第１電極を形成する工程は、表面が金の前記第１電極を形成する工程であり、
前記金属層を形成する工程は、前記スパッタリング効果を有する処理を前記第１電極に行うことで、前記第１金属の表面の前記金から前記金属層を形成する工程である請求項１から請求項８のいずれか一項に記載の半導体装置の製造方法。
The step of forming the first electrode is a step of forming the first electrode having a gold surface,
The step of forming the metal layer is a step of forming the metal layer from the gold on the surface of the first metal by subjecting the first electrode to a process having the sputtering effect. 9. The method for manufacturing a semiconductor device according to any one of 8.

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