JP2022179625A - semiconductor equipment - Google Patents

Abstract

Translated fromJapanese

【課題】基板の反りを抑えることができる半導体装置を提供すること。【解決手段】実施形態に係る半導体装置は、第１，第２の主面を有する基板と、第１の主面に搭載された、第１から第３の不揮発性半導体メモリ及び揮発性半導体メモリと、を備える。基板は、第１の主面に設けられた第１の配線層と、第２の主面に設けられた網状配線層としての第２の配線層と、内層として形成される複数の配線層と、配線層間に設けられる複数の絶縁層と、を備える。内層の第３から第５の配線層はプレーン層である。第３の配線層は、基板の層構造の中心線よりも第１の主面側に形成される。第４，第５の配線層は、基板の層構造の中心線よりも第２の主面側に形成される。第５の配線層において、第１，第２の不揮発性半導体メモリの隙間に対向する部分の一部に第１のスリットが形成され、第２，第３の不揮発性半導体メモリの隙間に対向する部分の一部に第２のスリットが形成される。【選択図】図１０An object of the present invention is to provide a semiconductor device that can suppress warpage of a substrate. A semiconductor device according to an embodiment includes a substrate having first and second main surfaces, and first to third nonvolatile semiconductor memories and volatile semiconductor memories mounted on the first main surface. and. The substrate includes a first wiring layer provided on the first main surface, a second wiring layer as a mesh wiring layer provided on the second main surface, and a plurality of wiring layers formed as inner layers. , and a plurality of insulating layers provided between wiring layers. The third to fifth inner wiring layers are plane layers. The third wiring layer is formed closer to the first main surface than the center line of the layered structure of the substrate. The fourth and fifth wiring layers are formed closer to the second main surface than the center line of the layered structure of the substrate. In the fifth wiring layer, a first slit is formed in a part of the portion facing the gap between the first and second nonvolatile semiconductor memories, and a first slit is formed in a portion facing the gap between the second and third nonvolatile semiconductor memories. A second slit is formed in a portion of the section. [Selection diagram] Figure 10

Description

Translated fromJapanese

本発明は、半導体装置に関する。 The present invention relates to semiconductor devices.

従来、コネクタが形成された基板上に、ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶素子が搭載された半導体装置が用いられている。また、半導体装置には、不揮発性半導体記憶素子の他に、揮発性半導体記憶素子や、不揮発性半導体記憶素子および揮発性半導体素子を制御するコントローラが搭載される。 2. Description of the Related Art Conventionally, a semiconductor device has been used in which a nonvolatile semiconductor memory element such as a NAND flash memory is mounted on a substrate on which a connector is formed. In addition to the nonvolatile semiconductor memory elements, the semiconductor device also includes a volatile semiconductor memory element and a controller that controls the nonvolatile semiconductor memory element and the volatile semiconductor element.

このような半導体装置は、その使用環境や規格などに合わせて、基板の形状や大きさが制約される場合があり、例えば、平面視において長方形形状を呈する基板を用いる場合がある。また、近年の半導体装置への小型化の要求により、基板が薄型化する傾向にある。このような、薄型化された長方形形状の基板を用いる場合に、基板の反りを抑えることが求められている。 In such a semiconductor device, there are cases where the shape and size of the substrate are restricted according to the usage environment and standards. In addition, due to the recent demand for miniaturization of semiconductor devices, substrates tend to be thinner. When such a thin rectangular substrate is used, it is required to suppress warping of the substrate.

特開２０１０－７９４４５号公報JP 2010-79445 A

本発明は、基板の反りを抑えることができる半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device capable of suppressing warping of a substrate.

実施形態に係る半導体装置は、基板と、第１から第３の不揮発性半導体メモリと、揮発性半導体メモリと、を備える。前記基板は、第１の主面と、前記第１の主面とは反対側を向いた第２の主面を有する。前記第１から第３の不揮発性半導体メモリは、前記基板の前記第１の主面に搭載されている。前記揮発性半導体メモリは、前記基板の前記第１の主面に搭載されている。前記基板は、前記第１の主面に設けられる第１の配線層と、前記第２の主面に設けられた網状配線層としての第２の配線層と、内層として形成される複数の配線層と、これら配線層間にそれぞれ設けられる複数の絶縁層と、を備える。前記内層として形成される複数の前記配線層のうち第３から第５の配線層はプレーン層である。前記第３の配線層は、前記基板の層構造の中心線よりも前記第１の主面側に形成され、絶縁層を隔てて前記第１の配線層と対向する。前記第４の配線層及び前記第５の配線層は、前記基板の層構造の中心線よりも前記第２の主面側に形成される。前記第５の配線層は絶縁層を隔てて前記第２の配線層と対向する。前記第５の配線層において、前記第１の不揮発性半導体メモリと前記第２の不揮発性半導体メモリの隙間に対向する部分の一部に第１のスリットが形成され、前記第２の不揮発性半導体メモリと前記第３の不揮発性半導体メモリの隙間に対向する部分の一部に第２のスリットが形成される。前記内層として形成される複数の前記配線層のうち信号を送受信するための信号層である第６の配線層が、前記第４の配線層及び前記第５の配線層と絶縁層を隔ててそれぞれ対向する。前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第３の配線層と対向する第７の配線層及び前記第１の配線層は、信号を送受信するための信号層である。前記第１の配線層の表面は、ソルダーレジストに覆われている。 A semiconductor device according to an embodiment includes a substrate, first to third nonvolatile semiconductor memories, and a volatile semiconductor memory. The substrate has a first main surface and a second main surface facing away from the first main surface. The first to third nonvolatile semiconductor memories are mounted on the first main surface of the substrate. The volatile semiconductor memory is mounted on the first main surface of the substrate. The substrate includes a first wiring layer provided on the first main surface, a second wiring layer as a mesh wiring layer provided on the second main surface, and a plurality of wirings formed as inner layers. and a plurality of insulating layers respectively provided between these wiring layers. Of the plurality of wiring layers formed as the inner layers, the third to fifth wiring layers are plane layers. The third wiring layer is formed closer to the first main surface than the center line of the layered structure of the substrate, and faces the first wiring layer with an insulating layer therebetween. The fourth wiring layer and the fifth wiring layer are formed closer to the second main surface than the center line of the layered structure of the substrate. The fifth wiring layer faces the second wiring layer with an insulating layer interposed therebetween. A first slit is formed in a portion of the fifth wiring layer facing a gap between the first nonvolatile semiconductor memory and the second nonvolatile semiconductor memory, and the second nonvolatile semiconductor memory is provided with a first slit. A second slit is formed in a portion of the portion facing the gap between the memory and the third nonvolatile semiconductor memory. Of the plurality of wiring layers formed as the inner layers, a sixth wiring layer, which is a signal layer for transmitting and receiving signals, is separated from the fourth wiring layer and the fifth wiring layer by an insulating layer. opposite. Of the plurality of wiring layers formed as the inner layers, the seventh wiring layer and the first wiring layer facing the third wiring layer across an insulating layer are signal layers for transmitting and receiving signals. . A surface of the first wiring layer is covered with a solder resist.

図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。FIG. 1 is a block diagram of a configuration example of a semiconductor device according to a first embodiment.図２は、半導体装置の概略構成を示す平面図である。FIG. 2 is a plan view showing a schematic configuration of the semiconductor device.図３は、半導体装置の側面図である。FIG. 3 is a side view of the semiconductor device.図４は、基板の層構成を示す図である。FIG. 4 is a diagram showing the layer structure of the substrate.図５は、基板の各層の配線密度を示す図である。FIG. 5 is a diagram showing the wiring density of each layer of the substrate.図６は、基板の裏面層（第８層）に形成された配線パターンを示す図である。FIG. 6 is a diagram showing a wiring pattern formed on the back surface layer (eighth layer) of the substrate.図７は、比較例としての基板の各層の配線密度を示す図である。FIG. 7 is a diagram showing the wiring density of each layer of a substrate as a comparative example.図８は、基板の裏面層（第８層）に形成された配線パターンのライン幅と間隔について説明するための図である。FIG. 8 is a diagram for explaining line widths and intervals of wiring patterns formed on the back surface layer (eighth layer) of the substrate.図９は、ＮＡＮＤメモリの隙間に充填された接着部を示す図である。FIG. 9 is a diagram showing an adhesive portion filled in a gap of the NAND memory.図１０は、基板の第７層に形成されたスリットを示す図である。FIG. 10 is a diagram showing slits formed in the seventh layer of the substrate.図１１は、第２の実施の形態にかかる半導体装置が備える基板の層構成を示す図である。FIG. 11 is a diagram showing a layer structure of a substrate included in the semiconductor device according to the second embodiment.図１２は、第３の実施の形態にかかる半導体装置の搬送方法に用いる保持部材の外観斜視図である。FIG. 12 is an external perspective view of a holding member used in the semiconductor device transfer method according to the third embodiment.図１３は、図１２に示す保持部材が箱に収納された状態を示す断面図である。13 is a cross-sectional view showing a state in which the holding member shown in FIG. 12 is housed in a box; FIG.図１４は、第３の実施の形態の変形例にかかる保持部材の正面図である。14 is a front view of a holding member according to a modification of the third embodiment; FIG.図１５は、図１４に示す保持部材の可動部を開いた状態を示す図である。15 is a diagram showing a state in which the movable portion of the holding member shown in FIG. 14 is opened; FIG.

以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。 Semiconductor devices according to embodiments of the present invention will be described in detail below with reference to the accompanying drawings. It should be noted that the present invention is not limited by these embodiments.

（第１の実施の形態）
図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置１００は、ＳＡＴＡインタフェース（ＡＴＡ Ｉ／Ｆ）２などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト装置（以下、ホストと略す）１と接続され、ホスト１の外部メモリとして機能する。ホスト１としては、パーソナルコンピュータのＣＰＵ、スチルカメラ、ビデオカメラなどの撮像装置のＣＰＵなどがあげられる。また、半導体装置１００は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２Ｃ Ｉ／Ｆ）などの通信インタフェース３を介して、デバッグ用機器２００との間でデータを送受信することができる。(First embodiment)
FIG. 1 is a block diagram of a configuration example of a semiconductor device according to a first embodiment. Asemiconductor device 100 is connected to a host device (hereinafter abbreviated as host) 1 such as a personal computer or a CPU core via a memory connection interface such as a SATA interface (ATA I/F) 2, and functions as an external memory of thehost 1. do. Examples of thehost 1 include the CPU of a personal computer, the CPU of an imaging device such as a still camera and a video camera, and the like. Also, thesemiconductor device 100 can transmit and receive data to and from thedebugging device 200 via thecommunication interface 3 such as an RS232C interface (RS232C I/F).

半導体装置１００は、不揮発性半導体記憶素子としてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１０と、コントローラとしてのドライブ制御回路４と、ＮＡＮＤメモリ１０よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ２０と、電源回路５と、状態表示用のＬＥＤ６と、ドライブ内部の温度を検出する温度センサ７とを備えている。温度センサ７は、例えばＮＡＮＤメモリ１０の温度を直接または間接的に測定する。ドライブ制御回路４は、温度センサ７による測定結果が一定温度以上となった場合に、ＮＡＮＤメモリ１０への情報の書き込みなどを制限して、それ以上の温度上昇を抑制する。 Thesemiconductor device 100 includes a NAND flash memory (hereinafter abbreviated as NAND memory) 10 as a nonvolatile semiconductor memory element, adrive control circuit 4 as a controller, and a volatile semiconductor capable of faster memory operation than theNAND memory 10. It has aDRAM 20 as a storage element, apower supply circuit 5, astatus display LED 6, and atemperature sensor 7 for detecting the temperature inside the drive. Thetemperature sensor 7 directly or indirectly measures the temperature of theNAND memory 10, for example. Thedrive control circuit 4 restricts writing of information to theNAND memory 10 when the temperature measured by thetemperature sensor 7 exceeds a certain temperature, thereby suppressing a further temperature rise.

電源回路５は、ホスト１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧を半導体装置１００内の各回路に供給する。また、電源回路５は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路４に供給する。 Thepower supply circuit 5 generates a plurality of different internal DC power supply voltages from an external DC power supply supplied from the power supply circuit on thehost 1 side, and supplies these internal DC power supply voltages to each circuit in thesemiconductor device 100 . Also, thepower supply circuit 5 detects the rise of the external power supply, generates a power-on reset signal, and supplies it to thedrive control circuit 4 .

図２は、半導体装置１００の概略構成を示す平面図である。図３は、半導体装置１００の側面図である。電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０は、配線パターンが形成された基板８上に搭載される。基板８は、平面視において略長方形形状を呈する。略長方形形状を呈する基板８の一方の短辺側には、ホスト１に接続されて、上述したＳＡＴＡインタフェース２、通信インタフェース３として機能するコネクタ９が設けられている。コネクタ９は、ホスト１から入力された電源を電源回路５に供給する電源入力部として機能する。コネクタ９は、例えばＬＩＦコネクタである。なお、コネクタ９には、基板８の短手方向に沿った中心位置からずれた位置にスリット９ａが形成されており、ホスト１側に設けられた突起（図示せず）などと嵌まり合うようになっている。これにより、半導体装置１００が表裏逆に取り付けられることを防ぐことができる。 FIG. 2 is a plan view showing a schematic configuration of thesemiconductor device 100. FIG. FIG. 3 is a side view of thesemiconductor device 100. FIG. Thepower supply circuit 5,DRAM 20,drive control circuit 4, andNAND memory 10 are mounted on asubstrate 8 on which wiring patterns are formed. Thesubstrate 8 has a substantially rectangular shape in plan view. Aconnector 9 that is connected to thehost 1 and functions as the above-describedSATA interface 2 andcommunication interface 3 is provided on one short side of theboard 8 having a substantially rectangular shape. Theconnector 9 functions as a power input section that supplies power input from thehost 1 to thepower supply circuit 5 .Connector 9 is, for example, a LIF connector. Aslit 9a is formed in theconnector 9 at a position deviated from the central position along the width direction of thesubstrate 8 so as to fit with a projection (not shown) provided on thehost 1 side. It has become. This can prevent thesemiconductor device 100 from being mounted upside down.

基板８は、合成樹脂を重ねて形成された多層構造になっており、例えば８層構造となっている。なお、基板８の層数は８層に限られない。図４は、基板８の層構成を示す図である。基板８には、合成樹脂で構成された各層（絶縁膜８ａ）の表面あるいは内層に様々な形状で配線層８ｂとして配線パターンが形成されている。配線パターンは、例えば銅で形成される。基板８に形成された配線パターンを介して、基板８上に搭載された電源回路５、ＤＲＡＭ２０、ドライブ制御回路４、ＮＡＮＤメモリ１０同士が電気的に接続される。また、基板の表面（第１層側）と裏面（第８層側）は、保護膜としてソルダーレジスト８ｃに覆われている。 Thesubstrate 8 has a multi-layer structure formed by stacking synthetic resins, and has an eight-layer structure, for example. Note that the number of layers of thesubstrate 8 is not limited to eight. FIG. 4 is a diagram showing the layer structure of thesubstrate 8. As shown in FIG. On thesubstrate 8, wiring patterns are formed aswiring layers 8b in various shapes on the surface or inner layers of each layer (insulatingfilm 8a) made of synthetic resin. The wiring pattern is made of copper, for example. Thepower supply circuit 5, theDRAM 20, thedrive control circuit 4, and theNAND memory 10 mounted on thesubstrate 8 are electrically connected to each other through wiring patterns formed on thesubstrate 8. FIG. The front surface (first layer side) and the back surface (eighth layer side) of the substrate are covered with a solder resist 8c as a protective film.

図５は、基板８の各層の配線密度を示す図である。ここで、基板８の層構造の中心線３０（図４も参照）よりも表面層側に形成された第１層から第４層までを上層といい、中心線３０よりも裏面層側に形成された第５層から第８層までを下層という。 FIG. 5 is a diagram showing the wiring density of each layer of thesubstrate 8. As shown in FIG. Here, the first to fourth layers formed on the surface layer side of the center line 30 (see also FIG. 4) of the layer structure of thesubstrate 8 are referred to as upper layers, and are formed on the back layer side of thecenter line 30. The 5th to 8th layers are called lower layers.

基板８の各層に形成された配線層８ｂは、図５に示すように、信号を送受信する信号層、グランドや電源線となるプレーン層として機能する。そして、各層に形成された配線パターンの配線密度、すなわち、基板８の表面面積に対する配線層が占める割合を、図５に示すように構成している。 As shown in FIG. 5, thewiring layer 8b formed in each layer of thesubstrate 8 functions as a signal layer for transmitting and receiving signals, and a plane layer as a ground and a power supply line. The wiring density of the wiring pattern formed in each layer, that is, the ratio of the wiring layer to the surface area of thesubstrate 8 is configured as shown in FIG.

本実施の形態では、グランドとして機能する第８層をプレーン層ではなく網状配線層とすることで、その配線密度を３０～６０％に抑えている。ここで、基板８の上層全体での配線密度は約６０％となっている。そこで、第８層の配線密度を約３０％として配線パターンを形成することで、下層全体での配線密度を約６０％とすることができ、上層全体の配線密度と下層全体の配線密度とを略等しくすることができる。なお、第８層の配線密度は、約３０～６０％の範囲で調整することで、上層全体の配線密度と略等しくなるようにすればよい。 In this embodiment, the wiring density is suppressed to 30 to 60% by using a mesh wiring layer instead of a plain layer for the eighth layer functioning as a ground. Here, the wiring density in the entire upper layer of thesubstrate 8 is about 60%. Therefore, by forming a wiring pattern with the wiring density of the eighth layer set to about 30%, the wiring density of the entire lower layer can be set to about 60%. can be made approximately equal. The wiring density of the eighth layer may be adjusted within a range of approximately 30% to 60% so as to be substantially equal to the wiring density of the entire upper layer.

図６は、基板８の裏面層（第８層）に形成された配線パターンを示す図である。図６に示すように、基板８の裏面層（第８層）には配線パターンが網状に形成される。このように、基板８の第８層を網状配線層とすることで、プレーン層として形成するよりも配線密度を低く抑えている。 FIG. 6 is a diagram showing a wiring pattern formed on the back surface layer (eighth layer) of thesubstrate 8. As shown in FIG. As shown in FIG. 6, a wiring pattern is formed in a net shape on the back surface layer (eighth layer) of thesubstrate 8 . Thus, by forming the eighth layer of thesubstrate 8 as a mesh wiring layer, the wiring density can be kept lower than in the case of forming it as a plain layer.

裏面層に形成される配線層には、半導体装置１００から漏れて他の装置へ与えるノイズの影響を軽減するシールド層としての機能も求められる。図８は、基板の裏面層（第８層）に形成された配線パターンのライン幅と間隔について説明するための図である。図８に示すように、ライン幅Ｌが０．３ｍｍ、ライン間隔Ｓが０．９ｍｍとなる網状配線が基板８の第８層に形成される。このように形成された網状配線では、開口幅Ｗが０．９×√２＝１．２７ｍｍとなる。 The wiring layer formed on the back surface layer is also required to function as a shield layer that reduces the influence of noise that leaks from thesemiconductor device 100 and affects other devices. FIG. 8 is a diagram for explaining line widths and intervals of wiring patterns formed on the back surface layer (eighth layer) of the substrate. As shown in FIG. 8, a mesh wiring having a line width L of 0.3 mm and a line spacing S of 0.9 mm is formed on the eighth layer of thesubstrate 8 . The mesh wiring formed in this way has an opening width W of 0.9×√2=1.27 mm.

例えば、３ＧＨｚのＳＡＴＡ基本波のような高周波であるノイズに対するシールド効果は、以下のようになる。まず、Ｃ＝ｆ×λ×√εから、ＳＡＴＡ基本波の２次高調波の１／２波長（λ／２）を算出する。ここで、Ｃは光速であり、３．０×１０^８ｍ／ｓである。ｆは２次高調波の周波数であり、６．０×１０^９Ｈｚである。εは比誘電率であり、４．６である。For example, the shield effect against high-frequency noise such as SATA fundamental wave of 3 GHz is as follows. First, the half wavelength (λ/2) of the second harmonic of the SATA fundamental wave is calculated from C=f×λ×√ε. where C is the speed of light, which is 3.0×10⁸ m/s. f is the frequency of the second harmonic and is 6.0×10⁹ Hz. ε is the dielectric constant, which is 4.6.

上記条件によれば、λは２３．３ｍｍとなり、１／２波長（λ／２）は１１．７ｍｍとなる。すなわち、１／２波長（λ／２）は、開口幅Ｗ（１．２７ｍｍ）の約１０倍となる。また、λ／２０＝１．２ｍｍで開口幅Ｗと略等しくなるため、シールド効果は約－２０ｄＢとなる。 According to the above conditions, λ is 23.3 mm and 1/2 wavelength (λ/2) is 11.7 mm. That is, the half wavelength (λ/2) is approximately ten times the aperture width W (1.27 mm). Also, since λ/20=1.2 mm, which is approximately equal to the opening width W, the shielding effect is approximately −20 dB.

図９は、ＮＡＮＤメモリ１０の隙間に充填された接着部を示す図である。図９に示すように、ＮＡＮＤメモリ１０と基板８との隙間には、合成樹脂材料で構成された接着部３１が充填されて、ＮＡＮＤメモリ１０と基板８とを接着させている。また、接着部３１は、その一部がＮＡＮＤメモリ１０と基板８との隙間からはみ出している。そのはみ出した部分は、基板８の長手方向に沿って並べられたＮＡＮＤメモリ１０同士の隙間に充填される。したがって、接着部３１は、ＮＡＮＤメモリ１０同士をその側面で接着させている。なお、接着部３１は、ＮＡＮＤメモリ１０の高さを超えない程度にはみ出しており、ＮＡＮＤメモリ１０の表面は露出している。また、図９では、ＮＡＮＤメモリ１０の高さの中間部程度まで接着部３１を充填させているが、これより低くてもよく、隣接するＮＡＮＤメモリ１０同士に接着部３１が接触していればよい。もちろん、図９に示す高さよりも高くなるようにＮＡＮＤメモリ１０間に接着部３１を充填してもよい。 FIG. 9 is a diagram showing adhesive portions filled in the gaps of theNAND memory 10. As shown in FIG. As shown in FIG. 9, the gap between theNAND memory 10 and thesubstrate 8 is filled with abonding portion 31 made of a synthetic resin material to bond theNAND memory 10 and thesubstrate 8 together. A part of theadhesive part 31 protrudes from the gap between theNAND memory 10 and thesubstrate 8 . The protruding portion fills the gaps between theNAND memories 10 arranged along the longitudinal direction of thesubstrate 8 . Therefore, thebonding portion 31 bonds theNAND memories 10 together at their side surfaces. Thebonding portion 31 protrudes to an extent that does not exceed the height of theNAND memory 10, and the surface of theNAND memory 10 is exposed. In FIG. 9, theadhesive part 31 is filled up to about the middle part of the height of theNAND memory 10, but it may be lower than this, as long as theadhesive part 31 is in contact with theadjacent NAND memories 10. good. Of course, thebonding portion 31 may be filled between theNAND memories 10 so as to have a height higher than that shown in FIG.

図１０は、基板８の第７層に形成されたスリットを示す図である。図１０では、基板８を裏面層側から見た状態を示し、第８層を省略して示している。また、表面層側に実装されたＮＡＮＤメモリ１０を破線で示している。基板８の第７層には、配線層としてプレーン層が形成される。図１０に示すように、基板８の第７層にはプレーン層として第７層の略全域に配線パターンを形成しつつ、その一部にスリット３２（配線層が形成されていない部分）を設けている。スリット３２は、第７層の略全域に形成された配線パターンのうち、ＮＡＮＤメモリ１０の隙間に対向する部分に設けられている。 FIG. 10 shows slits formed in the seventh layer of thesubstrate 8. FIG. FIG. 10 shows the state of thesubstrate 8 viewed from the back layer side, and the eighth layer is omitted. Also, theNAND memory 10 mounted on the surface layer side is indicated by a dashed line. A plane layer is formed as a wiring layer on the seventh layer of thesubstrate 8 . As shown in FIG. 10, on the seventh layer of thesubstrate 8, a wiring pattern is formed as a plane layer over substantially the entire surface of the seventh layer, and a slit 32 (a portion where no wiring layer is formed) is provided in a part of the seventh layer. ing. Theslit 32 is provided in a portion facing the gap of theNAND memory 10 in the wiring pattern formed over substantially the entire seventh layer.

図７は、比較例としての基板の各層の配線密度を示す図である。図７の比較例に示すように、従来の基板では、第８層をプレーン層とすることで、配線密度が約９０％となっていた。そのため、下層の配線密度が約７５％となり、上層の配線密度（約６０％）との差が大きくなっている。配線密度が異なることで、基板８の上層全体に占める絶縁膜８ａ（合成樹脂）と配線部分（銅）との比率が、基板８の下層全体に占める合成樹脂と銅との比率と異なることとなる。これにより、基板８の上層と下層とで熱膨張係数も異なることとなる。この熱膨張係数の違いにより、基板８の温度変化に伴って、基板８の長手方向に沿って表面層側に凸形状（図３における上に凸形状）となるような反りが発生しやすくなる。このような温度変化は、半導体装置１００の製造過程で生じやすい。また、近年の半導体装置への小型化の要求により、基板８も薄型化する傾向にあり、このような反りが発生しやすくなっている。 FIG. 7 is a diagram showing the wiring density of each layer of a substrate as a comparative example. As shown in the comparative example of FIG. 7, in the conventional substrate, the wiring density was about 90% by making the eighth layer a plain layer. Therefore, the wiring density of the lower layer is about 75%, and the difference from the wiring density of the upper layer (about 60%) is large. Due to the different wiring densities, the ratio of the insulatingfilm 8a (synthetic resin) to the wiring portion (copper) in the entire upper layer of thesubstrate 8 differs from the ratio of the synthetic resin to copper in the entire lower layer of thesubstrate 8. Become. As a result, the upper layer and the lower layer of thesubstrate 8 have different coefficients of thermal expansion. Due to this difference in coefficient of thermal expansion, thesubstrate 8 tends to warp along the longitudinal direction in a convex shape toward the surface layer side (upward convex shape in FIG. 3) as the temperature of thesubstrate 8 changes. . Such temperature changes are likely to occur during the manufacturing process of thesemiconductor device 100 . In addition, with the recent demand for miniaturization of semiconductor devices, thesubstrate 8 tends to be thinner, and such warping is more likely to occur.

一方、本実施の形態では、第８層の配線密度は、約３０～６０％の範囲で調整し、上層全体の配線密度と下層全体の配線密度とを略等しくしているので、熱膨張係数も略等しくなる。そのため、基板８に反りが発生するのを抑制することができる。また、中心線３０（図４も参照）から最も離れた第８層で配線密度を調整しているので、反りを抑制するためのモーメントをより大きく発生させることができる。 On the other hand, in the present embodiment, the wiring density of the eighth layer is adjusted in the range of about 30 to 60%, and the wiring density of the entire upper layer and the wiring density of the entire lower layer are substantially equal. are also approximately equal. Therefore, it is possible to prevent thesubstrate 8 from warping. In addition, since the wiring density is adjusted in the eighth layer, which is the farthest from the center line 30 (see also FIG. 4), it is possible to generate a larger moment for suppressing warpage.

また、基板８の第８層で配線密度を調整しているので、信号層のように配線レイアウトに制限のある層で配線密度の調整をする場合に比べて、配線設計が容易になり、コストの抑制を図ることができる。 In addition, since the wiring density is adjusted in the eighth layer of thesubstrate 8, the wiring design becomes easier and less costly than in the case where the wiring density is adjusted in a layer such as the signal layer where the wiring layout is restricted. can be suppressed.

また、隣接するＮＡＮＤメモリ１０同士の隙間に接着部３１が充填されるので、接着部３１の結合力により、矢印Ｘに示すようなＮＡＮＤメモリ１０同士を引き寄せる力が発生する。このＮＡＮＤメモリ１０同士を引き寄せる力は、凸形状となるように基板８を反らせる力に対抗する力となるので、基板８の反りの発生を抑制することができる。 In addition, since the gaps between theadjacent NAND memories 10 are filled with thebonding portion 31 , the bonding force of thebonding portion 31 generates a force that draws theNAND memories 10 toward each other as indicated by the arrow X. The force that attracts theNAND memories 10 together is a force that opposes the force that warps thesubstrate 8 so as to form a convex shape, so that warping of thesubstrate 8 can be suppressed.

また、基板８の第７層の略全域に形成された配線パターンのうち、ＮＡＮＤメモリ１０の隙間に対向する部分に設けられているため、スリット３２部分で配線パターンの結合力が弱まる。そのため、ＮＡＮＤメモリ１０同士の隙間に接着部３１が充填されることによって生じる力（図９の矢印Ｘも参照）に対抗する力が弱まり、基板８の反りの発生をより一層効果的に抑制することができる。 In addition, among the wiring patterns formed substantially all over the seventh layer of thesubstrate 8, since the wiring patterns are provided in the portions facing the gaps of theNAND memory 10, the bonding strength of the wiring patterns is weakened at theslit 32 portion. Therefore, the force against the force generated by filling the gap between theNAND memories 10 with the bonding portion 31 (see also the arrow X in FIG. 9) is weakened, and the warping of thesubstrate 8 is suppressed more effectively. be able to.

なお、本実施の形態では、基板８の下層全体の配線密度を調整するために、第８層の配線層を網状配線層にしているが、これに限られず、例えばライン上に配線層を形成してもよい。また、下層のうち第８層以外の層、すなわち第５層から第７層までの配線層の配線密度を調整して、下層全体としての配線密度を調整してもよい。もちろん、第５層から第８層までのすべての層で配線密度を調整して、下層全体としての配線密度を調整してもよい。 In the present embodiment, the wiring layer of the eighth layer is a mesh wiring layer in order to adjust the wiring density of the entire lower layer of thesubstrate 8. However, the present invention is not limited to this, and a wiring layer is formed on lines. You may Also, the wiring density of the lower layers as a whole may be adjusted by adjusting the wiring density of the layers other than the eighth layer, that is, the wiring layers from the fifth layer to the seventh layer. Of course, the wiring density may be adjusted in all layers from the fifth layer to the eighth layer to adjust the wiring density of the lower layers as a whole.

また、スリット３２が形成される層は第７層に限らない。下層のうち第７層以外の層、すなわち第５層から第６層および第８層にスリットが形成されてもよい。 Also, the layer in which theslits 32 are formed is not limited to the seventh layer. Of the lower layers, slits may be formed in layers other than the seventh layer, that is, in the fifth to sixth and eighth layers.

（第２の実施の形態）
図１１は、第２の実施の形態にかかる半導体装置が備える基板の層構成を示す図である。本実施の形態では、基板８の第８層の外側に、９層目の層として最外層を設けている。そして、最外層の全域を銅箔で覆ってシールド層としている。このように、最外層の全域を銅箔で覆うことで、半導体装置からのノイズの漏れをより確実に防ぐことができる。なお、９層目よりも内側の層の全域を銅箔で覆ってシールド層としてもよい。(Second embodiment)
FIG. 11 is a diagram showing a layer structure of a substrate included in the semiconductor device according to the second embodiment. In this embodiment, the outermost layer is provided as the ninth layer outside the eighth layer of thesubstrate 8 . The entire outermost layer is covered with a copper foil to form a shield layer. By covering the entire outermost layer with the copper foil in this manner, noise leakage from the semiconductor device can be more reliably prevented. In addition, it is good also as a shield layer by covering the whole area of the layer inside from the 9th layer with copper foil.

（第３の実施の形態）
図１２は、第３の実施の形態にかかる半導体装置の搬送方法に用いる保持部材の外観斜視図である。図１３は、図１２に示す保持部材が箱に収納された状態を示す断面図である。本実施の形態では、半導体装置１００を保持部材５０で梱包して搬送する。保持部材５０は、経時変化による基板８の反りを抑制する。(Third Embodiment)
FIG. 12 is an external perspective view of a holding member used in the semiconductor device transfer method according to the third embodiment. 13 is a cross-sectional view showing a state in which the holding member shown in FIG. 12 is housed in a box; FIG. In this embodiment, thesemiconductor device 100 is packed with the holdingmember 50 and transported. The holdingmember 50 suppresses warping of thesubstrate 8 due to aging.

保持部材５０は、挟持部５１と連結部５２とを備える。１つの保持部材５０に対して２つの挟持部５１が設けられる。挟持部５１は、基板８の長手方向に沿った部分を挟み込んで保持する。基板８を両側から保持するために、１つの保持部材５０に対して２つの挟持部５１が設けられる。挟持部５１は、断面Ｕ字状に形成されて、その隙間に基板８の長手方向に沿った部分を挟み込む。挟持部５１は、経時変化に伴って基板８の長手方向に沿った反りを生じさせる力に対抗して、基板８の反りを抑制する。したがって、挟持部５１は、基板８を反らせようとする力に対抗できる強度で形成される。 The holdingmember 50 includes a holdingportion 51 and a connectingportion 52 . Two holdingportions 51 are provided for one holdingmember 50 . The clampingportion 51 clamps and holds a portion along the longitudinal direction of thesubstrate 8 . Two clampingportions 51 are provided for one holdingmember 50 in order to hold thesubstrate 8 from both sides. The sandwichingportion 51 is formed to have a U-shaped cross section, and sandwiches a portion along the longitudinal direction of thesubstrate 8 in the gap. The clampingportion 51 suppresses the warp of thesubstrate 8 against the force that warps thesubstrate 8 along the longitudinal direction with the passage of time. Therefore, the holdingportion 51 is formed with a strength that can withstand the force that tends to warp thesubstrate 8 .

また、基板８の反りを抑制するために、基板８を保持している状態で、基板８に挟持部５１が密着していることが好ましい。挟持部５１に形成される隙間を、例えば、基板８の厚さよりも僅かに狭く形成し、その隙間を押し広げながら基板８を挟持部５１に差し込むように構成してもよい。また、基板８と略等しい幅や僅かに広い幅で形成し、その隙間に簡単に基板８を差し込めるように構成してもよい。 Moreover, in order to suppress warpage of thesubstrate 8, it is preferable that the clampingportion 51 is in close contact with thesubstrate 8 while thesubstrate 8 is being held. For example, the gap formed in the holdingportion 51 may be formed slightly narrower than the thickness of thesubstrate 8, and thesubstrate 8 may be inserted into the holdingportion 51 while expanding the gap. Alternatively, it may be formed with a width substantially equal to or slightly wider than that of thesubstrate 8 so that thesubstrate 8 can be easily inserted into the gap.

連結部５２は、２つの挟持部５１を連結する。これにより、保持部材５０を一体化することができる。連結部５２は、図１３に示すように、複数の半導体装置１００を箱内に収納した際に、半導体装置１００同士の間隔を保持し、搬送時に半導体装置１００に加わる衝撃を緩和する緩衝材としても機能する。 The connectingportion 52 connects the two holdingportions 51 . Thereby, the holdingmember 50 can be integrated. As shown in FIG. 13, the connectingportion 52 serves as a cushioning material that maintains the distance between thesemiconductor devices 100 when a plurality ofsemiconductor devices 100 are stored in a box and reduces the impact applied to thesemiconductor devices 100 during transportation. also works.

なお、挟持部５１には、それぞれに間隔保持部５３が形成されている。間隔保持部５３は、挟持部５１に対して連結部５２が設けられた側の反対側に延びるように形成される。間隔保持部５３は、図１３に示すように、複数の半導体装置１００を箱内に収納した際に、半導体装置１００同士の間隔を保持し、搬送時に半導体装置１００に加わる衝撃を緩和する緩衝材として機能する。 In addition, aninterval holding portion 53 is formed in each of the holdingportions 51 . Thegap holding portion 53 is formed so as to extend to the opposite side of the holdingportion 51 from the side on which the connectingportion 52 is provided. As shown in FIG. 13, thespace holding portion 53 is a cushioning material that holds the space between thesemiconductor devices 100 when the plurality ofsemiconductor devices 100 are housed in a box and reduces the impact applied to thesemiconductor devices 100 during transportation. function as

なお、本実施の形態では、挟持部５１が基板８を挟み込むとして説明しているが、基板８には、例えば抵抗やコンデンサなどの電子部品（図示せず）、ＮＡＮＤメモリ１０などが実装される。したがって、基板８の周囲部分に電子部品などが実装されている場合には、基板８と電子部品などを合わせて挟み込むことができる幅で挟持部５１を形成すればよい。 In the present embodiment, it is assumed that the sandwichingportion 51 sandwiches thesubstrate 8, but thesubstrate 8 is mounted with electronic components (not shown) such as resistors and capacitors, theNAND memory 10, and the like. . Therefore, when electronic components and the like are mounted on the peripheral portion of thesubstrate 8, the holdingportion 51 may be formed with a width that allows thesubstrate 8 and the electronic components and the like to be held together.

図１４は、第３の実施の形態の変形例にかかる保持部材５０の正面図である。本変形例では、挟持部５１が固定部５１ａと可動部５１ｂを有して構成される。固定部５１ａと可動部５１ｂは、挟持部５１に形成される隙間の底にあたる部分で回転可能に連結されており、可動部５１ｂを開閉することができる。 FIG. 14 is a front view of a holdingmember 50 according to a modification of the third embodiment. In this modified example, the holdingportion 51 is configured to have a fixedportion 51a and amovable portion 51b. Thefixed part 51a and themovable part 51b are rotatably connected at the bottom of the gap formed in the holdingpart 51, and themovable part 51b can be opened and closed.

可動部５１ｂのそれぞれには、閉止部５５が形成されている。閉止部５５は、図１４に示すように、可動部５１ｂを閉じた際に互いに引っ掛かりあって、可動部５１ｂが閉じた状態を保持している。また、可動部５１ｂが閉じた状態であることで、挟持部５１に形成される隙間の幅が一定に保たれる。 A closingportion 55 is formed in each of themovable portions 51b. As shown in FIG. 14, the closingportions 55 are engaged with each other when themovable portion 51b is closed to maintain the closed state of themovable portion 51b. In addition, the width of the gap formed in the clampingportion 51 is kept constant because themovable portion 51b is in a closed state.

図１５は、図１４に示す保持部材５０の可動部５１ｂを開いた状態を示す図である。図１５に示すように、可動部５１ｂを開くことで、挟持部５１の隙間を広げることができる。挟持部５１の隙間を広げた状態で、固定部５１ａの上に半導体装置１００を載置し、可動部５１ｂを閉じれば、隙間を押し広げながら半導体装置１００を挟持部５１に差し込む場合に比べて容易に半導体装置１００を保持部材５０に保持させることができる。 FIG. 15 is a diagram showing a state in which themovable portion 51b of the holdingmember 50 shown in FIG. 14 is opened. As shown in FIG. 15, the gap between the holdingportions 51 can be widened by opening themovable portion 51b. When thesemiconductor device 100 is placed on the fixedportion 51a with the gap of the clampingportion 51 widened, and themovable portion 51b is closed, thesemiconductor device 100 is inserted into the clampingportion 51 while expanding the gap. Thesemiconductor device 100 can be easily held by the holdingmember 50 .

１ ホスト、２ ＳＡＴＡインタフェース（ＡＴＡ ／ＩＦ）、３ 通信インタフェース、４ ドライブ制御回路（コントローラ）、５ 電源回路、７ 温度センサ、８ 基板、８ａ 絶縁膜、８ｂ 配線層、９ コネクタ、９ａ スリット、１０ ＮＡＮＤメモリ（ＮＡＮＤ型フラッシュメモリ，不揮発性半導体記憶素子）、２０ ＤＲＡＭ（揮発性半導体記憶素子）、３０ 中心線、３１ 接着部、３２ スリット、５０ 保持部材、５１ 挟持部、５２ 連結部、５３ 間隔保持部、５５ 閉止部、１００ 半導体装置、２００ デバッグ用機器。 1 host, 2 SATA interface (ATA/IF), 3 communication interface, 4 drive control circuit (controller), 5 power supply circuit, 7 temperature sensor, 8 substrate, 8a insulating film, 8b wiring layer, 9 connector, 9a slit, 10 NAND memory (NAND type flash memory, nonvolatile semiconductor memory element), 20 DRAM (volatile semiconductor memory element), 30 center line, 31 adhesive portion, 32 slit, 50 holding member, 51 sandwiching portion, 52 connecting portion, 53interval Holding part 55Closing part 100Semiconductor device 200 Debugging device.

Claims (5)

Translated fromJapanese

第１の主面と、前記第１の主面とは反対側を向いた第２の主面を有する基板と、
前記基板の前記第１の主面に搭載された第１から第３の不揮発性半導体メモリと、
前記基板の前記第１の主面に搭載された揮発性半導体メモリと、を備え、
前記基板は、前記第１の主面に設けられる第１の配線層と、前記第２の主面に設けられた網状配線層としての第２の配線層と、内層として形成される複数の配線層と、これら配線層間にそれぞれ設けられる複数の絶縁層と、を備え、
前記内層として形成される複数の前記配線層のうち第３から第５の配線層はプレーン層であり、
前記第３の配線層は、前記基板の層構造の中心線よりも前記第１の主面側に形成され、絶縁層を隔てて前記第１の配線層と対向し、
前記第４の配線層及び前記第５の配線層は、前記基板の層構造の中心線よりも前記第２の主面側に形成され、
前記第５の配線層は絶縁層を隔てて前記第２の配線層と対向し、
前記第５の配線層において、前記第１の不揮発性半導体メモリと前記第２の不揮発性半導体メモリの隙間に対向する部分の一部に第１のスリットが形成され、前記第２の不揮発性半導体メモリと前記第３の不揮発性半導体メモリの隙間に対向する部分の一部に第２のスリットが形成され、
前記内層として形成される複数の前記配線層のうち信号を送受信するための信号層である第６の配線層が、前記第４の配線層及び前記第５の配線層と絶縁層を隔ててそれぞれ対向し、
前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第３の配線層と対向する第７の配線層及び前記第１の配線層は、信号を送受信するための信号層であり、
前記第１の配線層の表面は、ソルダーレジストに覆われている半導体装置。a substrate having a first main surface and a second main surface facing away from the first main surface;
first to third nonvolatile semiconductor memories mounted on the first main surface of the substrate;
a volatile semiconductor memory mounted on the first main surface of the substrate;
The substrate includes a first wiring layer provided on the first main surface, a second wiring layer as a mesh wiring layer provided on the second main surface, and a plurality of wirings formed as inner layers. and a plurality of insulating layers respectively provided between these wiring layers,
third to fifth wiring layers among the plurality of wiring layers formed as the inner layers are plain layers;
the third wiring layer is formed closer to the first main surface than the center line of the layered structure of the substrate and faces the first wiring layer with an insulating layer therebetween;
the fourth wiring layer and the fifth wiring layer are formed closer to the second main surface than the center line of the layered structure of the substrate;
the fifth wiring layer faces the second wiring layer with an insulating layer interposed therebetween;
A first slit is formed in a portion of the fifth wiring layer facing a gap between the first nonvolatile semiconductor memory and the second nonvolatile semiconductor memory, and the second nonvolatile semiconductor memory is provided with a first slit. A second slit is formed in a part of the portion facing the gap between the memory and the third nonvolatile semiconductor memory,
Of the plurality of wiring layers formed as the inner layers, a sixth wiring layer, which is a signal layer for transmitting and receiving signals, is separated from the fourth wiring layer and the fifth wiring layer by an insulating layer. facing,
Of the plurality of wiring layers formed as the inner layers, the seventh wiring layer facing the third wiring layer with an insulating layer interposed therebetween and the first wiring layer are signal layers for transmitting and receiving signals. ,
A semiconductor device, wherein a surface of the first wiring layer is covered with a solder resist. 前記第１の不揮発性半導体メモリおよび前記第２の不揮発性半導体メモリの表面を露出させつつ、前記第１の不揮発性半導体メモリと前記第２の不揮発性半導体メモリとの隙間に充填される第１の接着部と、
前記第２の不揮発性半導体メモリおよび前記第３の不揮発性半導体メモリの表面を露出させつつ、前記第２の不揮発性半導体メモリと前記第３の不揮発性半導体メモリとの隙間に充填される第２の接着部と、
をさらに備える請求項１に記載の半導体装置。The first nonvolatile semiconductor memory is filled in the gap between the first nonvolatile semiconductor memory and the second nonvolatile semiconductor memory while exposing the surfaces of the first nonvolatile semiconductor memory and the second nonvolatile semiconductor memory. and
The second nonvolatile semiconductor memory is filled in the gap between the second nonvolatile semiconductor memory and the third nonvolatile semiconductor memory while exposing the surfaces of the second nonvolatile semiconductor memory and the third nonvolatile semiconductor memory. and
The semiconductor device of claim 1, further comprising: 前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第７の配線層と対向する第８の配線層は信号を送受信するための信号層であり、前記第４の配線層は絶縁層を隔てて前記第８の配線層と対向し、前記第３から第５の配線層のうち１層はグランドを備える配線層であり、別の１層は電源線を備える配線層である請求項１または請求項２に記載の半導体装置。 Of the plurality of wiring layers formed as the inner layers, an eighth wiring layer facing the seventh wiring layer with an insulating layer interposed therebetween is a signal layer for transmitting and receiving signals, and the fourth wiring layer is a signal layer for transmitting and receiving signals. One of the third to fifth wiring layers facing the eighth wiring layer across an insulating layer is a wiring layer having a ground, and the other layer is a wiring layer having a power supply line. 3. The semiconductor device according to claim 1 or 2. 前記基板は、平面視において略長方形形状を呈し、
前記基板の短手方向に沿った辺に設けられ外部機器と接続するためのコネクタと、前記コネクタと電気的に接続され前記第１から第３の不揮発性半導体メモリと前記揮発性半導体メモリとを制御し前記基板の前記第１の主面に搭載されたコントローラと、をさらに備え、
前記第１から第３の不揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタと反対側に設けられ、
前記第２の不揮発性半導体メモリは、平面視において、前記第１の不揮発性半導体メモリの位置から見て前記コントローラと反対側に設けられ、
前記第３の不揮発性半導体メモリは、平面視において、前記第２の不揮発性半導体メモリの位置から見て前記第１の不揮発性半導体メモリと反対側に設けられ、
前記揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタと同じ側に設けられる請求項１から請求項３のいずれか１項に記載の半導体装置。The substrate has a substantially rectangular shape in plan view,
a connector provided on a lateral side of the substrate for connection with an external device; and the first to third nonvolatile semiconductor memories and the volatile semiconductor memory electrically connected to the connector. a controller that controls and is mounted on the first major surface of the substrate;
the first to third nonvolatile semiconductor memories are provided on the opposite side of the connector from the position of the controller in plan view,
the second nonvolatile semiconductor memory is provided on the opposite side of the controller from the position of the first nonvolatile semiconductor memory in plan view,
The third nonvolatile semiconductor memory is provided on the opposite side of the first nonvolatile semiconductor memory from the position of the second nonvolatile semiconductor memory in plan view,
4. The semiconductor device according to claim 1, wherein said volatile semiconductor memory is provided on the same side as said connector when viewed from a position of said controller in plan view. 前記第１のスリットは、前記基板の長手方向に沿った第１の辺から前記短手方向に沿って延び、
前記第２のスリットは、前記基板の長手方向に沿った辺であって前記第１の辺とは別の第２の辺から前記短手方向に沿って延び、
前記第１のスリットは前記第２の辺へ到達せず、前記第２のスリットは前記第１の辺へ到達しない請求項４に記載の半導体装置。The first slit extends along the width direction from a first side along the length direction of the substrate,
the second slit extends along the lateral direction from a second side that is a side along the longitudinal direction of the substrate and is different from the first side;
5. The semiconductor device according to claim 4, wherein said first slit does not reach said second side, and said second slit does not reach said first side.

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