JP2022014108A - アクティブマトリクス基板およびその製造方法 - Google Patents

Abstract

【課題】トップゲート構造を有し、かつ、互いに特性の異なる複数の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供する。【解決手段】アクティブマトリクス基板は、酸化物半導体層と、酸化物半導体層上にゲート絶縁層を介して配置されたゲート電極とを有する第１のＴＦＴ１００及び第２のＴＦＴ２００を備え、第１のＴＦＴでは、酸化物半導体層４Ａのうちゲート絶縁層５Ａを介してゲート電極７Ａで覆われた第１領域４Ａｃの少なくとも一部は、相対的に高い移動度を有する高移動度酸化物半導体膜４１と、高移動度酸化物半導体膜の上に配置され、高移動度酸化物半導体膜よりも移動度の低い低移動度酸化物半導体膜４２とを含む積層構造を有し、第２のＴＦＴでは、酸化物半導体層４Ｂの第１領域４Ｂｃは、全体に亘って、高移動度酸化物半導体膜および低移動度酸化物半導体膜のうちの一方の酸化物半導体膜を含み、かつ、他方の酸化物半導体膜を含まない。【選択図】図２

Description

本発明は、アクティブマトリクス基板およびその製造方法に関する。

液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、非晶質シリコン膜を活性層とするＴＦＴ（以下、「非晶質シリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。

ＴＦＴの活性層の材料として、非晶質シリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、非晶質シリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、非晶質シリコンＴＦＴよりも高速で動作することが可能である。

ＴＦＴの構造は、ボトムゲート構造と、トップゲート構造とに大別される。現在、酸化物半導体ＴＦＴには、ボトムゲート構造が採用されることが多いが、トップゲート構造を用いることも提案されている（例えば特許文献１）。トップゲート構造では、ゲート絶縁層を薄くできるので、高い電流供給性能が得られる。

アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路をモノリシック（一体的）に形成される場合がある。駆動回路をモノリシックに形成することによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で実装される場合がある。

スマートフォンなどの狭額縁化の要求の高いデバイスでは、ゲートドライバに加えて、ソース切替（Ｓｏｕｒｃｅ Ｓｈａｒｅｄ Ｄｒｉｖｉｎｇ：ＳＳＤ）回路などのデマルチプレクサ回路をモノリシックに形成する場合もある。ＳＳＤ回路は、ソースドライバの各端子からのビデオ信号線１本から、複数本のソース配線へビデオデータを振り分ける回路である。ＳＳＤ回路の搭載により、非表示領域における端子部および配線が配置される領域（端子部・配線形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣのコストを低減できる。

駆動回路、ＳＳＤ回路などの周辺回路はＴＦＴを含んでいる。本明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」または「画素トランジスタ」、周辺回路を構成するＴＦＴを「回路ＴＦＴ」または「回路トランジスタ」と呼ぶ。また、回路ＴＦＴのうち駆動回路を構成するＴＦＴを「駆動回路用ＴＦＴ」、ＳＳＤ回路を構成するＴＦＴを「ＳＳＤ回路用ＴＦＴ」と呼ぶ。

画素ＴＦＴとして酸化物半導体ＴＦＴを用いたアクティブマトリクス基板では、製造プロセスの観点から、回路ＴＦＴも、画素ＴＦＴと同じ酸化物半導体膜を用い、かつ、共通のプロセスを利用して形成されることが好ましい。このため、回路ＴＦＴおよび画素ＴＦＴは、通常、同じ構造を有する。これらのＴＦＴの特性もほぼ同じである。

特開２０１５－１０９３１５号公報

しかしながら、画素ＴＦＴおよび回路ＴＦＴに求められる特性はそれぞれ異なっている。また、回路ＴＦＴのなかでも、例えば駆動回路用ＴＦＴとＳＳＤ回路用ＴＦＴとでは、求められる特性は異なる。近年、アクティブマトリクス基板にモノリシックに形成される周辺回路の種類が増加しており、これに伴い、回路ＴＦＴに求められる性能はさらに多様化している。

さらに、有機ＥＬ表示装置では、１つの画素内に、少なくとも２種類の画素ＴＦＴ（「駆動用ＴＦＴ」および「選択用ＴＦＴ」と呼ばれる。）と容量素子とを含む画素回路が設けられる。選択用ＴＦＴは、駆動用ＴＦＴへの印加電圧を変化させて画素を選択する機能を有する。駆動用ＴＦＴは、発光に必要な電流を供給する機能を有する。選択用ＴＦＴと駆動用ＴＦＴとは異なる機能を担うので、それぞれに求められる特性も異なり得る。

このように、用途の異なる複数のＴＦＴを備えたアクティブマトリクス基板においては、各ＴＦＴが用途に応じて要求される特性を有することができるように、異なる特性を有する複数の酸化物半導体ＴＦＴを作り分けることが求められている。

本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、トップゲート構造を有し、かつ、互いに特性の異なる複数の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供することにある。

本明細書は、以下の項目に記載のアクティブマトリクス基板およびアクティブマトリクス基板の製造方法を開示している。

［項目１］
複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板であって、
基板と、
前記基板に支持され、前記表示領域または前記非表示領域に設けられた、複数の酸化物半導体ＴＦＴであって、それぞれが、酸化物半導体層と、前記酸化物半導体層の一部上にゲート絶縁層を介して配置されたゲート電極と、を有する、複数の酸化物半導体ＴＦＴと、備え、
前記酸化物半導体層は、前記ゲート絶縁層を介して前記ゲート電極で覆われた第１領域を含み、
前記複数の酸化物半導体ＴＦＴは、第１のＴＦＴおよび第２のＴＦＴを含み、
前記第１のＴＦＴでは、前記酸化物半導体層の前記第１領域の少なくとも一部は、相対的に高い移動度を有する高移動度酸化物半導体膜と、前記高移動度酸化物半導体膜の上に配置され、前記高移動度酸化物半導体膜よりも相対的に低い移動度を有する低移動度酸化物半導体膜とを含む積層構造を有し、
前記第２のＴＦＴでは、前記酸化物半導体層の前記第１領域は、全体に亘って、前記高移動度酸化物半導体膜および前記低移動度酸化物半導体膜のうちの一方の酸化物半導体膜を含み、かつ、他方の酸化物半導体膜を含まない、アクティブマトリクス基板。
［項目２］
前記第２のＴＦＴにおける前記第１領域は、前記低移動度酸化物半導体膜を含み、前記高移動度酸化物半導体膜を含まない、項目１に記載のアクティブマトリクス基板。
［項目３］
前記第２のＴＦＴにおける前記第１領域は、前記高移動度酸化物半導体膜を含み、前記低移動度酸化物半導体膜を含まない、項目１に記載のアクティブマトリクス基板。
［項目４］
前記複数の酸化物半導体ＴＦＴのそれぞれは、ソース電極およびドレイン電極をさらに有し、
前記複数の酸化物半導体ＴＦＴのそれぞれの前記酸化物半導体層は、前記第１領域の両側に位置する第１コンタクト領域および第２コンタクト領域を含み、前記第１コンタクト領域は前記ソース電極に電気的に接続され、前記第２コンタクト領域は前記ドレイン電極に電気的に接続されている、項目１から３のいずれかに記載のアクティブマトリクス基板。
［項目５］
前記第１のＴＦＴでは、前記第１領域の前記少なくとも一部は前記積層構造を有するが、前記第１コンタクト領域および前記第２コンタクト領域は、前記低移動度酸化物半導体膜を含み、かつ、前記高移動度酸化物半導体膜を含まない、項目４に記載のアクティブマトリクス基板。
［項目６］
前記第１のＴＦＴにおいて、前記酸化物半導体層の前記第１領域の全体は、前記積層構造を有する、項目５に記載のアクティブマトリクス基板。
［項目７］
前記第１のＴＦＴにおいて、前記酸化物半導体層の前記第１領域の一部は前記積層構造を有し、他の一部は、前記低移動度酸化物半導体膜を含み、かつ、前記高移動度酸化物半導体膜を含まない、項目５に記載のアクティブマトリクス基板。
［項目８］
前記複数の酸化物半導体ＴＦＴにおける前記ゲート電極、前記ゲート絶縁層および前記酸化物半導体層を覆う層間絶縁層をさらに有し、
前記第１のＴＦＴおよび前記第２のＴＦＴのそれぞれにおける前記ソース電極および前記ドレイン電極は、前記層間絶縁層上に配置されている、項目４から７のいずれかに記載のアクティブマトリクス基板。
［項目９］
前記第２のＴＦＴの前記ソース電極および前記ドレイン電極のうちの少なくとも一方の電極は、前記第２のＴＦＴの前記酸化物半導体層の前記基板側に、下部絶縁層を介して配置されており、
前記第２のＴＦＴにおける前記第１領域は、前記低移動度酸化物半導体膜を含み、前記高移動度酸化物半導体膜を含んでおらず、
前記第２のＴＦＴにおける前記第１コンタクト領域および前記第２コンタクト領域の少なくとも一方は、前記低移動度酸化物半導体膜と、前記高移動度酸化物半導体膜からなる接続層とを含む積層構造を有しており、前記接続層は、前記下部絶縁層の開口部内において、前記少なくとも一方の電極に電気的に接続されている、項目４から７のいずれかに記載のアクティブマトリクス基板。
［項目１０］
前記アクティブマトリクス基板は、前記複数の画素領域のそれぞれに配置された画素ＴＦＴをさらに有し、
前記画素ＴＦＴは、前記第２のＴＦＴであり、
前記少なくとも一方の電極は、前記第２のＴＦＴの前記ソース電極であり、
前記第２のＴＦＴの前記ドレイン電極は、前記第２のＴＦＴの前記酸化物半導体層の上方に配置されている、項目９に記載のアクティブマトリクス基板。
［項目１１］
前記複数の酸化物半導体ＴＦＴは、第３のＴＦＴをさらに含み、
前記第１のＴＦＴでは、前記第１領域、前記第１コンタクト領域および前記第２コンタクト領域は前記積層構造を含み、
前記第３のＴＦＴでは、前記第１領域の前記少なくとも一部は前記積層構造を有するが、前記第１コンタクト領域および前記第２コンタクト領域は、前記低移動度酸化物半導体膜を含み、かつ、前記高移動度酸化物半導体膜を含まない、項目４から１０のいずれかに記載のアクティブマトリクス基板。
［項目１２］
前記第１のＴＦＴの前記酸化物半導体層の前記第１領域は、前記高移動度酸化物半導体膜と前記基板との間に、前記高移動度酸化物半導体膜よりも低い移動度を有する他の酸化物半導体膜をさらに含み、
前記第２のＴＦＴの前記第１領域は、前記他の酸化物半導体膜を含まない、項目２に記載のアクティブマトリクス基板。
［項目１３］
前記第１のＴＦＴおよび前記第２のＴＦＴの前記酸化物半導体層の前記第１領域は、前記高移動度酸化物半導体膜と前記基板との間に、前記高移動度酸化物半導体膜よりも低い移動度を有する他の酸化物半導体膜をさらに含む、項目３に記載のアクティブマトリクス基板。
［項目１４］
前記複数の画素領域のそれぞれに配置された画素ＴＦＴと、
前記非表示領域に配置された周辺回路と、をさらに備え、
前記周辺回路は、前記第１のＴＦＴを含み、
前記画素ＴＦＴは、前記第２のＴＦＴである、項目２に記載のアクティブマトリクス基板。
［項目１５］
前記非表示領域に配置された、ゲート駆動回路およびＳＳＤ回路をさらに備え、
前記ＳＳＤ回路は、前記第１のＴＦＴを含み、
前記ゲート駆動回路は、前記第２のＴＦＴを含む、項目２に記載のアクティブマトリクス基板。
［項目１６］
前記複数の画素領域のそれぞれは、選択用ＴＦＴと、駆動用ＴＦＴと、容量素子とを含む画素回路を有し、
前記選択用ＴＦＴは、前記第１のＴＦＴであり、
前記駆動用ＴＦＴは、前記第２のＴＦＴである、項目２に記載のアクティブマトリクス基板。
［項目１７］
前記複数の画素領域のそれぞれに配置され、かつ、選択用ＴＦＴと、駆動用ＴＦＴと、容量素子とを含む画素回路と、
前記非表示領域に配置されたゲート駆動回路と、をさらに備え、
前記ゲート駆動回路は、前記第１のＴＦＴを含み、
前記駆動用ＴＦＴは、前記第２のＴＦＴである、項目２に記載のアクティブマトリクス基板。
［項目１８］
前記低移動度酸化物半導体膜および前記高移動度酸化物半導体膜は、いずれも、Ｉｎおよび／またはＳｎを含み、
前記高移動度酸化物半導体膜における全金属元素に対するＩｎおよびＳｎの原子数比の合計は、前記低移動度酸化物半導体膜における全金属元素に対するＩｎおよびＳｎの原子数比の合計よりも大きい、項目１から１７のいずれかに記載のアクティブマトリクス基板。
［項目１９］
前記高移動度酸化物半導体膜はＳｎを含み、前記低移動度酸化物半導体膜はＳｎを含まないか、または、前記高移動度酸化物半導体膜よりも低い濃度でＳｎを含む、項目１から１７のいずれかに記載のアクティブマトリクス基板。
［項目２０］
基板と、前記基板に支持された複数の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板の製造方法であって、前記複数の酸化物半導体ＴＦＴは、第１ＴＦＴ形成領域に形成される第１のＴＦＴと、第２ＴＦＴ形成領域に形成される第２のＴＦＴと、を含み、
（Ａ）前記第１ＴＦＴ形成領域および前記第２ＴＦＴ形成領域のそれぞれにおいて、基板上に、高移動度酸化物半導体膜を形成する工程と、
（Ｂ）前記高移動度酸化物半導体膜のパターニングを行うことにより、前記高移動度酸化物半導体膜のうち前記第２ＴＦＴ形成領域に位置する部分の少なくとも一部を除去する工程と、
（Ｃ）前記工程（Ｂ）の後に、前記第１ＴＦＴ形成領域および前記第２ＴＦＴ形成領域のそれぞれにおいて、前記高移動度酸化物半導体膜を覆うように、前記高移動度酸化物半導体膜よりも移動度の低い低移動度酸化物半導体膜を形成する工程と、
（Ｄ）前記低移動度酸化物半導体膜のパターニング、または、前記高移動度酸化物半導体膜および前記低移動度酸化物半導体膜のパターニングを行うことにより、前記第１ＴＦＴ形成領域に、前記高移動度酸化物半導体膜および前記低移動度酸化物半導体膜を含む積層部を有する第１の酸化物半導体層を形成し、前記第２ＴＦＴ形成領域に、前記低移動度酸化物半導体膜を含み、かつ、前記高移動度酸化物半導体膜を含まない第１部分を有する第２の酸化物半導体層を形成する、工程と、
（Ｅ）ゲート絶縁層およびゲート電極を形成する工程であって、前記第１ＴＦＴ形成領域では、前記第１の酸化物半導体層の前記積層部の少なくとも一部上に前記ゲート絶縁層を介して前記ゲート電極を配置し、前記第２ＴＦＴ形成領域では、前記第２の酸化物半導体層の前記第１部分上に前記ゲート絶縁層を介して前記ゲート電極を配置する、工程と、
を包含する、アクティブマトリクス基板の製造方法。
［項目２１］
前記低移動度酸化物半導体膜および前記高移動度酸化物半導体膜は、いずれも、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含み、
前記高移動度酸化物半導体膜における全金属元素に対するＩｎの原子数比は、前記低移動度酸化物半導体膜における全金属元素に対するＩｎの原子数比よりも高い、項目１から１７のいずれかに記載のアクティブマトリクス基板。
［項目２２］
前記低移動度酸化物半導体膜および／または前記高移動度酸化物半導体膜における前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、結晶質部分を含む、項目２１に記載のアクティブマトリクス基板。
［項目２３］
前記工程（Ｄ）では、前記第１ＴＦＴ形成領域において、前記積層部の両側に、前記低移動度酸化物半導体膜を含み、かつ、前記高移動度酸化物半導体膜を含まない上層部をさらに含む前記第１の酸化物半導体層を形成し、
前記製造方法は、前記第１ＴＦＴ形成領域に、それぞれが、前記第１の酸化物半導体層の前記上層部に電気的に接続されたソース電極およびドレイン電極を形成する工程をさらに包含する、項目２２に記載のアクティブマトリクス基板の製造方法。
［項目２４］
前記製造方法は、前記工程（Ａ）よりも前に、
前記第２ＴＦＴ形成領域において、前記基板上にソース電極を形成する工程と、
前記第１ＴＦＴ形成領域および前記第２ＴＦＴ形成領域において、前記ソース電極を覆う下部絶縁層を形成する工程と、
前記第２ＴＦＴ形成領域において、前記下部絶縁層に前記ソース電極の一部を露出する開口部を形成する工程と、をさらに包含し、
前記工程（Ｂ）は、前記第２ＴＦＴ形成領域において、前記高移動度酸化物半導体膜からなり、かつ、前記開口部内で前記ソース電極に接する接続層を形成する工程を含み、
前記第２の酸化物半導体層は、前記接続層と、前記接続層を覆う前記低移動度酸化物半導体膜とを含む、項目２２に記載のアクティブマトリクス基板の製造方法。

本発明の一実施形態によると、トップゲート構造を有し、かつ、特性の異なる複数の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板が提供される。また、本発明の一実施形態によると、同一の酸化物半導体膜を用いて、特性の異なる複数の酸化物半導体ＴＦＴを作り分けることが可能な、アクティブマトリクス基板の製造方法が提供される。

第１の実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。アクティブマトリクス基板１０００に形成された第１のＴＦＴ１００および第２のＴＦＴ２００を例示する断面図である。ＴＦＴ１００およびＴＦＴ２００のＶｇ－Ｉｄ特性を例示する図である。アクティブマトリクス基板１０００の他の例を示す断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の製造方法を示す工程断面図である。アクティブマトリクス基板１０００の模式的な断面図である。第１のＴＦＴ１００の他の例を説明するための断面図である。第１のＴＦＴ１００のさらに他の例を説明するための断面図である。アクティブマトリクス基板１０００のさらに他の例を示す断面図である。変形例１のアクティブマトリクス基板１００１の模式的な断面図である。アクティブマトリクス基板１００１の製造方法を示す工程断面図である。アクティブマトリクス基板１００１の製造方法を示す工程断面図である。アクティブマトリクス基板１００１の製造方法を示す工程断面図である。アクティブマトリクス基板１００１の製造方法を示す工程断面図である。変形例２のアクティブマトリクス基板１００２の第１のＴＦＴ１０１および第２のＴＦＴ２００を示す模式的な断面図である。ＴＦＴ１０１の模式的な平面図である。ＴＦＴ１０１の他の例を示す断面図である。ＴＦＴ１０１のさらに他の例を示す断面図である。アクティブマトリクス基板１００２の他の例を示す断面図である。アクティブマトリクス基板１００２の製造方法を示す工程断面図である。アクティブマトリクス基板１００２の製造方法を示す工程断面図である。アクティブマトリクス基板１００２の製造方法を示す工程断面図である。アクティブマトリクス基板１００２の製造方法を示す工程断面図である。アクティブマトリクス基板１００２の製造方法を示す工程断面図である。アクティブマトリクス基板１００２の製造方法を示す工程断面図である。変形例３のアクティブマトリクス基板１００３の第１のＴＦＴ１００および第２のＴＦＴ３００を示す模式的な断面図である。変形例３のアクティブマトリクス基板１００３の他の例を示す断面図である。ＴＦＴ１００およびＴＦＴ３００のＶｇ－Ｉｄ特性を例示する図である。アクティブマトリクス基板１００３の他の例を示す断面図である。ゲート駆動回路におけるシフトレジスタ回路を例示する図である。単位シフトレジスタ回路ＳＲを例示する図である。ＳＳＤ回路を例示する図である。第２の実施形態のアクティブマトリクス基板２０００の平面構造の一例を示す概略図である。画素回路を例示する図である。アクティブマトリクス基板２０００における第１のＴＦＴ１００および第２のＴＦＴ２００を示す断面図である。第１のＴＦＴ１００および第２のＴＦＴ２００のＶｇ－Ｉｄ特性を例示する図である。

上述したように、アクティブマトリクス基板に設けられたＴＦＴには、その用途ごとに求められる特性が異なっている。以下、液晶表示装置に使用されるアクティブマトリクス基板を例に、好適なＴＦＴ特性の一例を説明する。

ＳＳＤ回路に使用されるＳＳＤ回路用ＴＦＴには、比較的大きいオン電流を流す必要があり、高い電流駆動力が求められる。電流駆動力の小さいＴＦＴを用いると、所定の時間でソースバスラインを充電することが困難な場合がある。また、所望の電流駆動力を確保するためにＴＦＴのチャネル幅を大きくすると、ＴＦＴのサイズが増大し、狭額縁化を実現できない可能性がある。このため、ＳＳＤ回路用ＴＦＴにおいては、閾値電圧を低くして、オン電流をさらに高めることが好ましい。ＳＳＤ回路用ＴＦＴは、例えば、負の閾値電圧を有するデプレッション特性を有してもよい。

これに対し、ゲートドライバなどの駆動回路に用いられる駆動回路用ＴＦＴでは、その閾値電圧をＳＳＤ回路用ＴＦＴの閾値電圧よりもプラス方向にシフトさせて、オフリーク電流を低減することが好ましい。オフリーク電流が大きいと、消費電力の増大や、駆動回路の動作不良、誤動作などの要因となり得る。駆動回路用ＴＦＴは、例えば、正の閾値電圧を有するエンハンスメント特性を有してもよい。

また、液晶表示装置に使用される画素ＴＦＴとしては、オフリーク電流の小さいＴＦＴを用いることが好ましい。画素ＴＦＴは、デプレッション特性を有してもよいし、エンハンスメント特性を有してもよい。

また、有機ＥＬ表示装置に用いられるアクティブマトリクス基板においては、１つの画素内に、駆動用ＴＦＴおよび選択用ＴＦＴを少なくとも含む画素回路が設けられる。駆動用ＴＦＴは、エンハンスメント特性を有することが好ましい。また、多階調表示を好適に行うためには、駆動用ＴＦＴのＶｇ（ゲート電圧）－Ｉｄ（ドレイン電流）特性がある程度なだらかである（つまり急峻でない）ことが好ましい。このため、駆動用ＴＦＴには、サブスレッショルド係数（Ｓ値）が大きいことが求められる。閾値電圧をプラス方向に大きくし、かつ、Ｓ値を大きくするために、例えば、移動度の低い酸化物半導体を用いてもよい。一方、選択用ＴＦＴは、高い移動度を有する（すなわちオン電流が大きい）ことが好ましい。選択用ＴＦＴの閾値電圧は負（デプレッション特性）であってもよい。また、選択用ＴＦＴでは、Ｓ値は大きくなくてもよい。むしろＳ値が小さく、スイッチング速度が高いことが求められる。

なお、ＴＦＴの用途および求められる特性は、上述した例に限定されず、多様化している。

しかしながら、同じ酸化物半導体膜を利用して、特性の異なる複数のＴＦＴを形成することは困難である。例えば、ＳＳＤ回路用ＴＦＴや画素ＴＦＴには、高い移動度を有する酸化物半導体を用いることが好ましいが、酸化物半導体の高移動度化に伴って、ＴＦＴの閾値電圧がマイナス方向にシフトし、デプレッション特性になる傾向がある。このため、高移動度の酸化物半導体は駆動回路用ＴＦＴには適さない場合がある。一方、駆動回路用ＴＦＴには、エンハンスメント特性を得るために、比較的低い移動度の酸化物半導体を用いることが好ましい。しかし、エンハンスメント特性を有するＴＦＴでは、オン電流をさらに高めることは難しいことから、例えばＳＳＤ回路などの他の周辺回路には向かない可能性がある。

本発明者は、上記知見に基づいて、同じ酸化物半導体膜を利用し、かつ、互いに特性の異なる複数のトップゲートＴＦＴを作り分ける方法を見出した。

（第１の実施形態）
以下、図面を参照しながら、液晶表示装置に用いられるアクティブマトリクス基板を例に、第１の実施形態のアクティブマトリクス基板を説明する。

＜アクティブマトリクス基板１０００の基本構成＞
図１は、本実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。

アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域ＰＩＸによって構成されている。画素領域ＰＩＸ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。

非表示領域ＦＲには、例えばゲートドライバ、ＳＳＤ回路として機能するデマルチプレクサ回路などが一体的（モノリシック）に設けられている。ソースドライバは、例えば、アクティブマトリクス基板１０００に実装されている。

表示領域ＤＲには、行方向（ｘ方向）に延びる複数のゲートバスラインＧＬと、列方向（ｙ方向）に延びる複数のソースバスラインＳＬとが形成されている。各画素領域ＰＩＸは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバの各端子に接続されている。

各画素領域ＰＩＸは、画素トランジスタ（画素ＴＦＴ）Ｔｐと、画素電極ＰＥとを有している。画素トランジスタＴｐのゲート電極は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極は、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１０００を、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、図示しないが、アクティブマトリクス基板１０００に、複数の画素に対して共通の電極（共通電極）が設けられる。

アクティブマトリクス基板１０００の非表示領域には、周辺回路を構成する複数の回路ＴＦＴが形成されている。回路ＴＦＴは、ゲートドライバを構成する駆動回路用ＴＦＴ、ＳＳＤ回路を構成するＳＳＤ回路用ＴＦＴなどを含む。

＜アクティブマトリクス基板１０００におけるＴＦＴ構造＞
次いで、アクティブマトリクス基板１０００に含まれる複数のトップゲートＴＦＴの構造を説明する。

酸化物半導体層を活性層とするトップゲートＴＦＴの特性は、例えば、酸化物半導体層のうちゲート絶縁層を介してゲート電極で覆われた領域の構造によって変わり得る。本明細書では、酸化物半導体層のうちゲート絶縁層を介してゲート電極で覆われた領域を「第１領域」呼ぶ。第１領域は、チャネルが形成される領域を含む。また、酸化物半導体層における第１領域の構造を「活性層構造」と呼ぶことがある。

本実施形態では、アクティブマトリクス基板１０００は、トップゲート構造を有する複数の酸化物半導体ＴＦＴを備える。複数の酸化物半導体ＴＦＴは、互いに異なる活性層構造を有する第１のＴＦＴおよび第２のＴＦＴを少なくとも１つずつ含む。第１のＴＦＴおよび第２のＴＦＴの活性層は、同一の酸化物半導体膜（ここでは高移動度酸化物半導体膜）を用いて形成されている。

第１のＴＦＴでは、酸化物半導体層の第１領域の少なくとも一部は、高移動度酸化物半導体膜と、高移動度酸化物半導体膜の上に配置された低移動度酸化物半導体膜とを含む積層構造を有する。ここでいう「高移動度酸化物半導体膜」とは、相対的に高い移動度を有する酸化物半導体膜であり、「低移動度酸化物半導体膜」とは、相対的に低い（つまり高移動度酸化物半導体膜よりも低い）移動度を有する酸化物半導体膜である。一方、第２のＴＦＴでは、酸化物半導体層の第１領域の全体は、上記の高移動度酸化物半導体膜および低移動度酸化物半導体膜のうちの一方を含み、他方を含まない。

第１のＴＦＴと第２のＴＦＴとは、互いに異なる活性層構造を有するので、異なる特性を有し得る。例えば、第２のＴＦＴの第１領域の移動度は、第１のＴＦＴよりも低いので、第２のＴＦＴは、第１のＴＦＴの閾値電圧をプラス方向にシフトさせた閾値電圧を有し得る。

本明細書では、酸化物半導体層のうち、高移動度酸化物半導体膜および低移動度酸化物半導体膜を含む積層構造を有する部分を「積層部ｐａ」と呼ぶ。また、酸化物半導体層のうち、高移動度酸化物半導体膜を含み、低移動度酸化物半導体膜を含まない部分を「下層部ｐ１」、低移動度酸化物半導体膜を含み、高移動度酸化物半導体膜を含まない部分を「上層部ｐ２」と呼ぶ。下層部ｐ１は、高移動度酸化物半導体膜のみからなる単層構造を有してもよいし、他の半導体膜をさらに含んでいてもよい。同様に、上層部ｐ２は、低移動度酸化物半導体膜のみを含んでもよいし、他の半導体膜をさらに含んでいてもよい。

以下、図面を参照しながら、各ＴＦＴの構造をより具体的に説明する。

図２は、アクティブマトリクス基板１０００に形成された第１のＴＦＴ１００および第２のＴＦＴ２００を例示する断面図である。ここでは、ＴＦＴ１００は、電流駆動力が求められる一部の回路ＴＦＴ（例えばＳＳＤ回路用ＴＦＴとして用いられ、ＴＦＴ２００は、画素ＴＦＴまたは駆動回路用ＴＦＴとして用いられる例を説明する。アクティブマトリクス基板１０００は、複数のＴＦＴ１００および複数のＴＦＴ２００を有し得るが、単一のＴＦＴ１００および単一のＴＦＴ２００のみを図示し、説明を行う。

ＴＦＴ１００、２００は、基板１に支持され、かつ、酸化物半導体膜を含む活性層を有する、トップゲートＴＦＴである。

ＴＦＴ１００は、基板１上に配置された酸化物半導体層４Ａと、酸化物半導体層４Ａを覆うゲート絶縁層５Ａと、ゲート絶縁層５Ａ上に配置されたゲート電極７Ａと、ソース電極８Ａおよびドレイン電極９Ａとを備える。ゲート電極７Ａは、ゲート絶縁層５Ａを介して、酸化物半導体層４Ａの一部を覆うように配置されている。

酸化物半導体層４Ａは、ゲート絶縁層５Ａを介してゲート電極７Ａに覆われている第１領域４Ａｃと、基板１の法線方向から見たときゲート電極７Ａに覆われていない領域（以下、「第２領域」と呼ぶ。）とを含む。

酸化物半導体層４Ａにおける第１領域４Ａｃの全体は、高移動度酸化物半導体膜４１と、高移動度酸化物半導体膜４１の上に配置された低移動度酸化物半導体膜４２とを含む積層構造を有する積層部ｐａである。

酸化物半導体層４Ａの第２領域は、第１領域４Ａｃよりも比抵抗の低い低抵抗領域であってもよい。低抵抗領域は、例えば、酸化物半導体層４Ａに対して、ゲート電極７Ａをマスクとして低抵抗化処理を行うことで形成され得る。

第２領域（低抵抗領域）は、基板１の法線方向から見たとき、第１領域４Ａｃの両側にそれぞれ配置された、第１コンタクト領域４Ａｓおよび第２コンタクト領域４Ａｄを含む。第１コンタクト領域４Ａｓは、ソース電極８Ａに電気的に接続される領域であり、第２コンタクト領域４Ａｄは、ドレイン電極９Ａに電気的に接続される領域である。第１コンタクト領域４Ａｓおよび第２コンタクト領域４Ａｄも、積層部ｐａであってもよい。例えば、図示するように、酸化物半導体層４Ａ全体が、高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２を含んでいてもよい。なお、この例では、酸化物半導体層４Ａの第１領域４Ａｃが全体に亘って積層部ｐａであるが、酸化物半導体層４Ａの第１領域４Ａｃの少なくとも一部が積層部ｐａであればよい。後述するように、第１領域４Aｃの一部または第２領域が下層部ｐ１または上層部ｐ２を有してもよい。

ゲート絶縁層５Ａは、第１領域４Ａｃを覆い、かつ、第１コンタクト領域４Ａｓおよび第２コンタクト領域４Ａｄを覆っていなくてもよい。図示する例では、ゲート絶縁層５Ａは、基板１の法線方向から見たときにゲート電極７Ａに重なる領域にのみ形成されている。ゲート絶縁層５Ａのエッジは、ゲート電極７Ａのエッジと整合している。

ゲート電極７Ａは、ゲート絶縁層５Ａ上に、基板１の法線方向から見たとき、第１領域４Ａｃに重なり、かつ、第１コンタクト領域４Ａｓおよび第２コンタクト領域４Ａｄに重ならないように配置されている。

酸化物半導体層４Ａ、ゲート絶縁層５Ａおよびゲート電極７Ａは、層間絶縁層１０で覆われている。層間絶縁層１０は、酸化物半導体層４Ａ、４Ｂの上面の一部に接していてもよい。

ソース電極８Ａおよびドレイン電極９Ａは、例えば、層間絶縁層１０上に配置されている。この例では、層間絶縁層１０には、酸化物半導体層４Ａの第１コンタクト領域４Ａｓを露出する第１開口部１０Ａｓと、第２コンタクト領域４Ａｄの一部を露出する第２開口部１０Ａｄとが設けられている。ソース電極８Ａは、層間絶縁層１０上および第１開口部１０Ａｓ内に配置され、第１開口部１０Ａｓ内で第１コンタクト領域４Ａｓに接続されている。ドレイン電極９Ａは、層間絶縁層１０上および第２開口部１０Ａｄ内に配置され、第２開口部１０Ａｄ内で第２コンタクト領域４Ａｄに接続されている。

ＴＦＴ１００は、酸化物半導体層４Ａの基板１側に、遮光層として機能する下部導電層２Ａを有していてもよい。下部導電層２Ａは、下部絶縁層３で覆われている。ＴＦＴ１００の酸化物半導体層４Ａは、下部絶縁層３上に配置されている。下部導電層２Ａは、基板１の法線方向から見たとき、酸化物半導体層４Ａのうち少なくとも第１領域４Ａｃと重なるように配置されていてもよい。これにより、基板１側からの光（バックライト光）に起因する酸化物半導体層４Ａの特性劣化を抑制できる。なお、下部導電層２Ａは、電気的にフローティング状態であってもよいし、ＧＮＤ電位（０Ｖ）に固定されていてもよい。あるいは、下部導電層２Ａを、図示しない接続部によってゲート電極７Ａに電気的に接続することで、下部ゲート電極として機能させてもよい（ダブルゲート構造）。これにより、ＴＦＴ１００のオン電流をさらに高めることができる。ダブルゲート構造を適用したＴＦＴ１００は、例えばＳＳＤ回路に好適に用いられる。

一方、ＴＦＴ２００は、ＴＦＴ１００と同様に、酸化物半導体層４Ｂと、酸化物半導体層４Ｂの一部上にゲート絶縁層５Ｂを介して配置されたゲート電極７Ｂと、ソース電極８Ｂおよびドレイン電極９Ｂとを有する。ＴＦＴ２００は、酸化物半導体層４Bの基板１側に、遮光層として機能する下部導電層２Bを有していてもよい。

酸化物半導体層４Ｂは、酸化物半導体層４Ａと同様に、基板１の法線方向から見たとき、ゲート電極７Ａに重なる第１領域４Ｂｃと、ゲート電極７Ａに重ならない第２領域とを含む。第２領域は、第１領域４Ａｃよりも比抵抗の低い低抵抗領域であってもよい。

酸化物半導体層４Ｂは、また、基板１の法線方向から見たとき、第１領域４Ｂｃの両側にそれぞれ配置された第１コンタクト領域４Ｂｓおよび第２コンタクト領域４Ｂｄを含む。第１コンタクト領域４Ｂｓおよび第２コンタクト領域４Ｂｄは、第２領域（低抵抗領域）に設けられている。第１コンタクト領域４Ｂｓはソース電極８Ｂに電気的に接続される領域であり、第２コンタクト領域４Ｂｄは、ドレイン電極９Ｂに電気的に接続される領域である。

ＴＦＴ２００では、酸化物半導体層４Ｂの第１領域４Ｂｃは、低移動度酸化物半導体膜４２を含むが、高移動度酸化物半導体膜４１を含まない上層部ｐ２である。図示する例では、酸化物半導体層４Ｂ全体（第１コンタクト領域４Bｓおよび第２コンタクト領域４Bｄを含む）が上層部ｐである。なお、本実施形態では、酸化物半導体層４Ｂにおける第１領域４Ｂｃが全体に亘って上層部ｐ２であればよく、後述するように、酸化物半導体層４Ｂの第２領域（例えばコンタクト領域）は高移動度酸化物半導体膜４１を含んでもよい。

ＴＦＴ２００は、酸化物半導体層４Ｂの構造を除いて、ＴＦＴ１００と同様の構造を有してもよい。ただし、ＴＦＴ１００およびＴＦＴ２００の各層の平面形状、サイズ、チャネル長、チャネル幅などは互いに異なっていてもよい。

ＴＦＴ２００を、図１に示す画素トランジスタＴｐ（画素ＴＦＴ）として用いる場合、ゲート電極７Bは、対応するゲートバスラインＧＬに電気的に接続される。ゲート電極７Bは、ゲートバスラインＧＬと同じ導電膜を用いて、対応するゲートバスラインＧＬと一体的に形成されていてもよい。ソース電極８Bは、対応するソースバスラインＳＬに電気的に接続される。ソース電極８Bは、ソースバスラインＳＬと同じ導電膜を用いて、対応するソースバスラインＳＬと一体的に形成されていてもよい。ドレイン電極９Bは、対応する画素電極ＰＥに電気的に接続される。

ＴＦＴ１００およびＴＦＴ２００の酸化物半導体層４Ａ、４Ｂの低移動度酸化物半導体膜４２は、同一の酸化物半導体膜から形成されている。各ＴＦＴのゲート絶縁層５Ａ、５Ｂは同じ絶縁膜から形成され、ゲート電極７Ａ、７Ｂは同じ導電膜（ゲート用導電膜）から形成され、ソース電極８Ａ、８Ｂおよびドレイン電極９Ａ、９Ｂは、同じ導電膜（ソース用導電膜）から形成されてもよい。これにより、ＴＦＴ１００およびＴＦＴ２００を共通のプロセスで製造できる。

ＴＦＴ１００およびＴＦＴ２００の構造は、図２に示した構造に限定されない。例えば、ソース電極および／またはドレイン電極を、酸化物半導体層よりも基板側に設けてもよい。後述するように、ＴＦＴ２００のソース電極８Ｂを、下部導電層２Ｂと同じ導電膜を用いて形成し、下部絶縁層３に形成された開口部内で、酸化物半導体層４Ｂとソース電極８Ｂとを接続させてもよい。

＜効果＞
本実施形態によると、共通の酸化物半導体膜（ここでは低移動度酸化物半導体膜４２）を用いつつ、互いに特性の異なるＴＦＴ１００およびＴＦＴ２００を作り分けることが可能である。

図３は、ＴＦＴ１００およびＴＦＴ２００のＶｇ－Ｉｄ特性を例示する図である。グラフの横軸は、ドレイン電極の電位を基準としたゲート電極の電位（ゲートードレイン間電圧）Ｖｄｇを表し、グラフの縦軸はドレイン電流Ｉｄを表す。

図３から、ＴＦＴ２００は、ＴＦＴ１００よりも高い閾値電圧を有することが分かる。これは、ＴＦＴ２００では、酸化物半導体層４Ｂの第１領域４Ｂｃ（チャネル領域）は高移動度酸化物半導体膜４１を含まないので、高移動度酸化物半導体膜４１を含む酸化物半導体層４Ａよりも、第１領域全体としての移動度が低くなり、閾値電圧がプラス方向にシフトしたからと考えられる。

ＴＦＴ１００は、例えば、ＳＳＤ回路用ＴＦＴなどの回路ＴＦＴに好適に用いられる。ＴＦＴ１００は、ＴＦＴ２００よりも高い移動度を有しており、電流駆動力（オン電流）に優れる。また、短チャネル化が可能であり、回路面積を低減できる。

ＴＦＴ２００は、オフリーク電流が小さいことから、画素ＴＦＴとして好適に用いられる。画素ＴＦＴは、閾値電圧が正であるエンハンスメント特性を有してもよいし、閾値電圧が負であるデプレッション特性を有してもよい。また、ＴＦＴ２００がエンハンスメント特性を有する場合、駆動回路用ＴＦＴなどの回路ＴＦＴに好適に用いられ得る。これにより、回路誤動作を抑制でき、歩留まりの低下を抑制できる。さらに、検査用ＴＦＴやＥＳＤ保護用のＴＦＴとしてＴＦＴ２００を用いてもよい。

または、駆動回路に、ＴＦＴ１００およびＴＦＴ２００を混在させてもよい。例えばゲート駆動回路に含まれる複数のＴＦＴのうち少なくとも「出力トランジスタ（バッファトランジスタともいう）」（図１８を参照して後述）と呼ばれるＴＦＴとして、移動度の高いＴＦＴ１００を用い、他のいずれかのＴＦＴとしてＴＦＴ２００を用いてもよい。

液晶表示装置における画素ＴＦＴ、駆動回路用ＴＦＴおよびＳＳＤ回路用ＴＦＴの好適な特性を表１に例示する。表１に記載の特性および数値範囲は例示であり、各ＴＦＴの特性を限定するものではない。

＜高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２について＞
各酸化物半導体膜の組成、厚さ、結晶構造、形成方法などは特に限定されない。高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２は、それぞれ、単層膜でもよいし、複数の酸化物半導体膜を含む積層膜であってもよい。高移動度酸化物半導体膜４１の移動度（高移動度酸化物半導体膜４１が積層膜である場合には、その積層膜全体の移動度）が低移動度酸化物半導体膜４の移動度よりも高ければよい。

高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２の組成は互いに異なっていてもよい。「組成が異なる」とは、各層に含まれる金属元素の種類または組成比が異なることをいう。一例として、高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２は、それぞれ、Ｉｎおよび／またはＳｎを含み、高移動度酸化物半導体膜４１における全金属元素に対するＩｎおよびＳｎの原子数比の合計は、低移動度酸化物半導体膜４２における全金属元素に対するＩｎおよびＳｎの原子数比の合計よりも大きくてもよい。

例えば、高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２は、いずれもＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層であり、低移動度酸化物半導体膜４２におけるＩｎの原子数比は、高移動度酸化物半導体膜４１におけるＩｎの原子数比よりも小さくてもよい。または、低移動度酸化物半導体膜４２におけるＧａの原子数比は、高移動度酸化物半導体膜４１におけるＧａの原子数比よりも大きくてもよい。

また、高移動度酸化物半導体膜４１はＳｎを含み、低移動度酸化物半導体膜４２はＳｎを含んでいなくてもよい。または、低移動度酸化物半導体膜４２は、高移動度酸化物半導体膜４１よりも低い濃度でＳｎを含んでいてもよい。つまり、低移動度酸化物半導体膜４２における全金属元素に対するＳｎの原子数比は、高移動度酸化物半導体膜４１におけるＳｎの原子数比よりも小さくてもよい。

低移動度酸化物半導体膜４２として、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１等）を用いることができる。高移動度酸化物半導体膜４１として、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（Ｉｎ：Ｇａ：Ｚｎ＝5：１：4等）、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ｓｎ－Ｏ系半導体膜、Ｉｎ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体膜、Ｉｎ－Ｓｎ－Ｔｉ―Ｚｎ―Ｏ系半導体膜などを用いることができる。

また、低移動度酸化物半導体膜４２および高移動度酸化物半導体膜４１は、互いに異なる結晶構造を有してもよい。例えば、これらの酸化物半導体膜の一方が非晶質酸化物半導体膜、他方が、結晶質部分を含む結晶質酸化物半導体膜であってもよい。

さらに、各金属元素の比率が同じ場合でも、成膜方法または成膜条件を異ならせることで、酸化物半導体膜の移動度を異ならせることが可能である。例えば、酸化物半導体膜をスパッタ法で形成する際のチャンバー内の雰囲気（例えばチャンバーに供給する酸素およびＡｒの流量比）を異ならせてもよい。具体的には、低移動度酸化物半導体膜４２の形成時には、Ａｒに対する酸素の流量比を大きく（例えば８０％）設定し、高移動度酸化物半導体膜４１の形成時には、Ａｒに対する酸素の流量比を低移動度酸化物半導体膜４２よりも小さく（例えば２０％）設定してもよい。

低移動度酸化物半導体膜４２および高移動度酸化物半導体膜４１の厚さは、略同じでもよいし、異なっていてもよい。高移動度酸化物半導体膜４１は、低移動度酸化物半導体膜４２よりも薄くてもよい。高移動度酸化物半導体膜４１を薄くすることで、高移動度酸化物半導体膜４１を用いたＴＦＴの閾値電圧を０Ｖ付近に設定できる。これにより、エンハンスメント特性を有しつつ、オン電流の高いＴＦＴが得られる。高移動度酸化物半導体膜４１の厚さは、例えば５ｎｍ以上３０ｎｍ以下であってもよい。低移動度酸化物半導体膜４２の厚さは、例えば、２０ｎｍ以上１００ｎｍ以下であってもよい。

酸化物半導体層４A、４Ｂは、高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２以外の酸化物半導体膜をさらに含んでもよい。例えば、図４に示すように、ＴＦＴ１００の酸化物半導体層４Aは、高移動度酸化物半導体膜４１と基板１との間に、高移動度酸化物半導体膜４１よりも移動度の低い他の酸化物半導体膜４３をさらに含み、ＴＦＴ２００の酸化物半導体層４Ｂは、他の酸化物半導体膜４３を含まなくてもよい。他の酸化物半導体膜４３として、例えば低移動度酸化物半導体膜４２と同様の組成を有する低移動度酸化物半導体膜を用いてもよい。酸化物半導体膜４３の厚さは、例えば、５ｎｍ以上３０ｎｍ以下であってもよい。

＜アクティブマトリクス基板１０００の製造方法＞
図５Ａ～図５Ｎおよび図６は、それぞれ、アクティブマトリクス基板１０００の製造方法を説明するための工程断面図である。

ここでは、ＦＦＳモードのインセルタッチパネル型液晶表示装置に適用されるアクティブマトリクス基板を例に説明する。このようなアクティブマトリクス基板は、画素電極および共通電極に加えて、複数のタッチセンサ用の電極（以下、「タッチセンサ電極」）と、タッチセンサの駆動用および／または検出用の複数の配線（以下、「タッチ配線」）とをさらに備える。

この例では、アクティブマトリクス基板１０００の非表示領域ＦＲに、周辺回路を構成する第１回路トランジスタＴｃ１および第２回路トランジスタＴｃ２を形成し、表示領域ＤＲにおける各画素領域ＰＩＸに、画素トランジスタＴｐを形成する。第１回路トランジスタＴｃ１は、第１のＴＦＴであり、例えばＳＳＤ回路に用いられる。第２回路トランジスタＴｃ２は、第２のＴＦＴであり、例えば駆動回路に用いられる。画素トランジスタＴｐは、第２のＴＦＴである。なお、各ＴＦＴの用途は図示する例に限定されない。以下の説明では、第１回路トランジスタＴｃ１が形成される領域を「ＴＦＴ形成領域Ｒｃ１」、第2回路トランジスタＴｃ２が形成される領域を「ＴＦＴ形成領域Ｒｃ２」、画素トランジスタが形成される領域を「ＴＦＴ形成領域Ｒｐ」とする。

・ＳＴＥＰ１：下部導電層の形成（図５Ａ）
基板１上に、例えばスパッタリング法で、下部導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、公知のフォトリソ工程により、下部導電膜のパターニングを行う。このようにして、図５Ａに示すように、ＴＦＴ形成領域Ｒｃ１に下部導電層２Ａを形成し、ＴＦＴ形成領域Ｒｃ２、Ｒｐに下部導電層２Ｂを形成する。

基板１としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。

下部導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。

ここでは、下部導電膜として、ＣｕまたはＡｌを含む金属膜（合金膜を含む）の単層膜を用いる。または、ＣｕまたはＡｌを含む金属膜を最上層とする積層膜を用いてもよい。

・ＳＴＥＰ２：下部絶縁層３の形成（図５Ｂ）
次いで、図５Ｂに示すように、下部導電層２Ａ、２Ｂを覆うように、下部絶縁層３（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成する。

下部絶縁層３は例えばＣＶＤ法で形成される。下部絶縁層３としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。下部絶縁層３は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素（ＳｉＮｘ）層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素（ＳｉＯ_２）層、酸化窒化珪素層等を形成してもよい。

・ＳＴＥＰ３：高移動度酸化物半導体膜４１の形成（図５Ｃ）
次いで、図５Ｃに示すように、下部絶縁層３上に、高移動度酸化物半導体膜４１を形成する。

高移動度酸化物半導体膜４１は、例えばスパッタ法で形成され得る。ここでは、高移動度酸化物半導体膜４１として、厚さが１０ｎｍのＩｎ―Ｇａ－Ｚｎ－Ｏ系半導体膜（例えばＩｎ：Ｇａ：Ｚｎ＝５：１：４）を形成する。代わりに、厚さが１０ｎｍのＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜（例えばＩｎ_２Ｏ_３－ＳｎＯ_２－ＺｎＯ）等のＳｎを含む膜を形成してもよい。

本工程で高移動度酸化物半導体膜４１を含む積層膜を形成してもよい。例えば、高移動度酸化物半導体膜４１よりも移動度の低い他の酸化物半導体膜を下層とし高移動度酸化物半導体膜４１を上層とする積層膜を形成してもよい。これにより、図４に示すＴＦＴ構造が得られる。

・ＳＴＥＰ４：高移動度酸化物半導体膜４１のパターニング（図５Ｄ）
次いで、高移動度酸化物半導体膜４１のパターニングを行う。これにより、高移動度酸化物半導体膜４１のうちＴＦＴ形成領域Ｒｃ２、Ｒｐに位置する部分を除去する。高移動度酸化物半導体膜４１のうちＴＦＴ形成領域Ｒｃ１に位置する部分は除去せずに残す。ＴＦＴ形成領域Ｒｃ１に残る高移動度酸化物半導体膜４１は、酸化物半導体層となる部分よりも大きいサイズを有してもよい。

高移動度酸化物半導体膜４１のパターニングは、ドライエッチングで行ってもよいし、ウェットエッチングで行ってもよい。ウェットエッチングの場合、高移動度酸化物半導体膜４１がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜であれば、ＰＡＮ系エッチング液またはシュウ酸系エッチング液を用い、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜であればシュウ酸系エッチング液を用いることができる。

・ＳＴＥＰ５：低移動度酸化物半導体膜４２の形成（図５Ｅ）
続いて、図５Ｅに示すように、下部絶縁層３とパターニングされた高移動度酸化物半導体膜４１とを覆うように低移動度酸化物半導体膜４２を形成する。ここでは、低移動度酸化物半導体膜４２として、厚さが４０ｎｍのＩｎ―Ｇａ－Ｚｎ－Ｏ系半導体膜（例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または４：２：４）を形成する。

・ＳＴＥＰ６：高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２のパターニング（図５Ｆ）
続いて、高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２を含む積層膜のパターニングを行う。これにより、図５Ｆに示すように、ＴＦＴ形成領域Ｒｃ１に、高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２を含む積層構造を有する酸化物半導体層４Ａが形成される。ＴＦＴ形成領域Ｒｃ２、Ｒｐには、低移動度酸化物半導体膜４２を含み、高移動度酸化物半導体膜４１を含まない酸化物半導体層４Ｂが形成される。

積層膜のパターニングは、ドライエッチングで行ってもよいし、ウェットエッチングで行ってもよい。ウェットエッチングの場合、高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２がいずれもＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜であれば、ＰＡＮ系エッチング液またはシュウ酸系エッチング液を用いてもよい。高移動度酸化物半導体膜４１がＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜、低移動度酸化物半導体膜４２がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜であれば、シュウ酸系エッチング液を用いてもよい。これにより、高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２を同時に（一括して）エッチングすることができる。この場合、酸化物半導体層４Ａにおいて、高移動度酸化物半導体膜４１の側面と低移動度酸化物半導体膜４２の側面とは整合する。

高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２のパターニングの前または後に、高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２のアニール処理を行ってもよい。

・ＳＴＥＰ７：ゲート絶縁膜５０およびゲート用導電膜７０の形成（図５Ｇ）
次いで、図５Ｇに示すように、酸化物半導体層４Ａ、４Ｂの一部上に、ゲート絶縁膜５０およびゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）７０をこの順で形成する。

ゲート絶縁膜５０として、下部絶縁層３と同様の絶縁膜（下部絶縁層３として例示した絶縁膜）を用いることができる。ここでは、ゲート絶縁膜５０として、酸化珪素（ＳｉＯ_２）膜を形成する。ゲート絶縁膜として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層４Ａ、４Ｂのチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。

ゲート用導電膜７０として、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。ゲート用導電膜７０は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。ここでは、ゲート用導電膜として、Ｃｕ合金膜を下層、Ｃｕ膜を上層とするＣｕ／Ｃｕ合金積層膜を用いる。代わりに、Ｃｕ／Ｔｉ積層膜、あるいは、Ｃｕ／Ｍｏ積層膜を用いてもよい。

・ＳＴＥＰ８：ゲート絶縁層５Ａ、５Ｂおよびゲート電極７Ａ、７Ｂの形成（図５Ｈ）
続いて、図５Ｈに示すように、ゲート絶縁層５Ａ、５Ｂおよびゲート電極７Ａ、７Ｂを形成する。

まず、公知のフォトリソ工程により、ゲート用導電膜７０のパターニングを行う。これにより、ＴＦＴ形成領域Ｒｃ１にゲート電極７Ａ、ＴＦＴ形成領域Ｒｃ２、Ｒｐに、それぞれ、ゲート電極７Ｂを形成する。図示しないが、ゲート用導電膜７０を用いて、ゲートバスラインも形成される。酸化物半導体層４Ａ、４Ｂのうち、基板１の法線方向から見たときゲート電極７Ａ、７Ｂに重なる部分は、それぞれ、チャネル領域を含む第１領域４Ａｃ、４Ｂｃとなる。

次いで、ゲート用導電膜７０のパターニングに用いたレジストマスクを用いて、あるいは、ゲート電極７Ａ、７Ｂをマスクとして、ゲート絶縁膜５０のパターニングを行い、ゲート絶縁層５Ａ、５Ｂを形成する。この方法によると、基板１の法線方向から見たとき、ゲート電極７Ａ、７Ｂの側面は、それぞれ、ゲート絶縁層５Ａ、５Ｂの側面と整合する。ただし、各膜のエッチング条件によっては整合しない場合がある。例えば、ゲート電極７Ａ、７Ｂをオーバーエッチングして、レジストマスクの側面からゲート電極７Ａ、７Ｂの側面を大きくシフトさせる。この後、レジストマスクを用いてゲート絶縁膜５０のドライエッチングを行うと、基板１の法線方向から見て、ゲート電極７Ａ、７Ｂの側面は、ゲート絶縁層５Ａ、５Ｂの側面よりも内側に位置することがある（図７Ｃ参照）。

なお、ゲート絶縁膜５０のパターニングを行った後で、ゲート用導電膜の形成およびパターニングを行ってもよい。

ゲート電極７Ａ、７Ｂを形成した後、酸化物半導体層４Ａ、４Ｂの低抵抗化処理を行ってもよい。低抵抗化処理として、例えばプラズマ処理を行ってもよい。これにより、基板１の主面の法線方向から見たとき、酸化物半導体層４Ａ、４Ｂのうちゲート電極７Ａ、７Ｂにもゲート絶縁層５Ａ、５Ｂにも重なっていない領域（露出領域）は、これらと重なっている領域（チャネル領域を含む）よりも比抵抗の低い低抵抗領域となる。低抵抗領域は、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。本実施形態では、基板１の法線方向から見たときゲート電極７Ａ、７Ｂに重なる第１領域４Ａｃ、４Ｂｃと、第１領域の両側に位置し、第１領域４Ａｃ、４Ｂｃよりも比抵抗の低い低抵抗領域とを含む酸化物半導体層４Ａ、４Ｂを得る。なお、低抵抗化処理の方法はプラズマ処理に限定されない。

・ＳＴＥＰ９：層間絶縁層１０の形成（図５Ｉ）
次いで、酸化物半導体層４Ａ、４Ｂ、ゲート絶縁層５Ａ、５Ｂおよびゲート電極７Ａ、７Ｂを覆う層間絶縁層１０を形成する。この後、公知のフォトリソ工程により、層間絶縁層１０のパターニングを行う。これにより、図５Ｉに示すように、ＴＦＴ形成領域Ｒｃ１において、層間絶縁層１０に、酸化物半導体層４Ａの低抵抗領域の一部である第１コンタクト領域４Ａｓ、４Ａｄを露出する第１開口部１０Ａｓおよび第２開口部１０Ａｄを形成し、ＴＦＴ形成領域Ｒｃ２、Ｒｐにおいて、層間絶縁層１０に、酸化物半導体層４Ｂの低抵抗領域の一部であるコンタクト領域４Ｂｓ、４Ｂｄを露出する第１開口部１０Ｂｓおよび第２開口部１０Ｂｄを形成する。

層間絶縁層１０として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは１００ｎｍ以上５００ｎｍ以下でもよい。層間絶縁層１０を窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、酸化物半導体層４Ａ、４Ｂのうち層間絶縁層１０と接する領域（ここでは低抵抗領域）の比抵抗を低く維持できるので好ましい。ここでは、層間絶縁層１０として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。

層間絶縁層１０として、酸化物半導体を還元し得る絶縁層（例えば、窒化シリコン層などの水素供与性の層）を用いる場合、上述した低抵抗化処理を行わなくても、酸化物半導体層４Ａ、４Ｂのうち層間絶縁層１０と接する部分を、接していない部分よりも低抵抗化できる。

・ＳＴＥＰ１０：ソース電極８Ａ、８Ｂおよびドレイン電極９Ａ、９Ｂの形成（図５Ｊ）
次いで、層間絶縁層１０上に、不図示のソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ソース用導電膜のパターニングを行う。これにより、図５Ｊに示すように、ソース電極８Ａ、８Ｂおよびドレイン電極９Ａ、９Ｂを形成する。図示しないが、ソース用導電膜からソースバスラインも形成される。このようにして、非表示領域ＦＲのＴＦＴ形成領域Ｒｃ１およびＴＦＴ形成領域Ｒｃ２に、それぞれ、第１回路トランジスタＴｃ１および第２回路トランジスタＴｃ２が形成される。また、各画素領域ＰＩＸのＴＦＴ形成領域Ｒｐに、画素トランジスタＴｐが形成される。

ソース電極８Ａ、８Ｂは、それぞれ、層間絶縁層１０上および開口部１０Ａｓ、１０Ｂｓ内に配置され、開口部１０Ａｓ、１０Ｂｓ内で、酸化物半導体層４Ａ、４Ｂの第１コンタクト領域４Ａｓ、４Ｂｓに接続される。ドレイン電極９Ａ、９Ｂは、それぞれ、層間絶縁層１０上および開口部１０Ａｄ、１０Ｂｄ内に配置され、開口部１０Ａｄ、１０Ｂｄ内で、酸化物半導体層４Ａ、４Ｂの第２コンタクト領域４Ａｄ、４Ｂｄに接続される。

ソース用導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造、モリブデン膜－アルミニウム膜－モリブデン膜などの３層構造などを有していてもよい。なお、ソース用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：５０～４００ｎｍ）を上層とする積層膜を用いる。Ｔｉ膜などのオーミック導電膜を最下層とする積層膜を用いると、酸化物半導体層４Ａ、４Ｂとのコンタクト抵抗をより効果的に低減できる。

・ＳＴＥＰ１１：無機絶縁層１１および有機絶縁層１２の形成（図５Ｋ）
次に、図５Ｋに示すように、層間絶縁層１０と、ソース電極８Ａ、８Ｂおよびドレイン電極９Ａ、９Ｂとを覆うように、無機絶縁層（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）１１および有機絶縁層（厚さ：例えば１～４μｍ、好ましくは２～３μｍ）１２をこの順で形成する。

この後、各画素領域ＰＩＸにおいて、有機絶縁層１２に、無機絶縁層１１の一部を露出する開口部１２ｐを形成する。続いて、有機絶縁層１２をマスクとして無機絶縁層１１のエッチングを行い、無機絶縁層１１に、ドレイン電極９Ｂを露出する開口部１１ｐを設ける。このようにして、開口部１１ｐ、１２ｐから構成される画素コンタクトホールＣＨｐを形成する。

無機絶縁層１１として、層間絶縁層１０と同様の無機絶縁膜を用いることができる。ここでは、無機絶縁層１１として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。有機絶縁層１２は、例えば、感光性樹脂材料を含む有機絶縁膜（例えばアクリル系樹脂膜）であってもよい。

・ＳＴＥＰ１２：画素電極ＰＥおよび配線ＴＬの形成（図５Ｌ）
次いで、有機絶縁層１２上に、不図示の第１の透明導電膜（厚さ：２０～３００ｎｍ）およびタッチ配線用導電膜（厚さ：例えば２００ｎｍ）を形成する。この後、例えば、フッ素化合物を含む過酸化水素系エッチング液を用いて、第１の透明導電膜およびタッチ配線用導電膜のパターニングを行う。これにより、図５Ｌに示すように、タッチ配線ＴＬと、画素電極ＰＥを含む積層膜２０とが、互いに離間して形成される。

タッチ配線ＴＬは、第１の透明導電膜から形成された下層１８およびタッチ配線用導電膜から形成された上層１９を含む積層構造を有する。

積層膜２０は、画素電極ＰＥと、画素電極ＰＥ上に位置し、かつ、タッチ配線用導電膜から形成された導電層２２とを含む。画素電極ＰＥは、画素コンタクトホールＣＨｐ内で、画素ＴＦＴのドレイン電極９Ｂに電気的に接続される。

本実施形態では、基板１の法線方向から見たとき、下層１８および上層１９は互いに整合し、画素電極ＰＥおよび導電層２２は互いに整合する。

第１の透明導電膜として、インジウム－亜鉛酸化物、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。

タッチ配線用導電膜として、ゲート用導電膜またはソース用導電膜と同様の導電膜を用いることができる。タッチ配線用導電膜は、ＣｕもしくはＡｌを主体とした、単層もしくは積層構造を有する金属膜（厚さ：５０～５００ｎｍ）であってもよい。

・ＳＴＥＰ１３：導電層２２のパターニング（図５Ｍ）
図５Ｍに示すように、導電層２２のパターニングを行うことにより、第１電極２１を得る。導電層２２のパターニングは、画素電極ＰＥをエッチングせずに導電層２２のみをエッチングするような条件で行われる。ここでは、例えば、フッ素化合物を含まない過酸化水素系エッチング液を用いて、導電層２２のウェットエッチングを行う。

上記方法で第１電極２１を形成することで、以下のようなメリットがある。

有機絶縁層１２上および画素コンタクトホールＣＨｐ内に第１の透明導電膜（例えばインジウム－錫酸化物（ＩＴＯ））のみを形成し、パターニングを行うと、第１の透明導電膜は比較的薄いので、画素コンタクトホールＣＨｐ内でピンホールが形成されやすい。画素コンタクトホールＣＨｐ内において、第１の透明導電膜にピンホールが形成されると、ピンホールによってドレイン電極ＤＥの表面が露出し、ダメージを受ける可能性がある。これに対し、本実施形態では、第１の透明導電膜上にタッチ配線用導電膜を形成した状態で、第１の透明導電膜およびタッチ配線用導電膜を同時にパターニングして、画素電極ＰＥを含む積層膜２０を形成する。これにより、第１の透明導電膜（画素電極ＰＥ）にピンホールが発生しにくくなる。また、ピンホールが発生したとしても、ドレイン電極ＤＥはタッチ配線用導電膜で覆われているため、ドレイン電極ＤＥの表面を保護することができ、ピンホールに起因する画素コンタクト部のコンタクト抵抗の上昇を抑制できる。さらに、この後、画素電極ＰＥ全体を覆っているタッチ配線用導電膜（導電層２２）のうち、画素コンタクト部以外に位置する部分（すなわち表示に寄与する領域に位置する部分）を除去することで、第１電極２１を形成する。これにより、タッチ配線用導電膜を利用することによる画素開口率の低下を抑制できる。

・ＳＴＥＰ１４：誘電体層１７の形成（図５Ｎ）
次いで、図５Ｎに示すように、タッチ配線ＴＬ、画素電極ＰＥおよび第１電極２１を覆うように誘電体層（厚さ：５０～５００ｎｍ）１７を形成する。この後、誘電体層１７のパターニングを行い、タッチ配線ＴＬの上層１９の一部を露出するタッチコンタクトホールＣＨｔを形成する。

誘電体層１７の材料は、無機絶縁層１１の材料として例示した材料と同じであってもよい。ここでは、誘電体層１７として、例えばＣＶＤ法でＳｉＮ膜を形成する。

・ＳＴＥＰ１５：共通電極ＣＥの形成（図６）
続いて、誘電体層１７上およびタッチコンタクトホールＣＨｔ内に、第２の透明導電膜（厚さ：２０～３００ｎｍ）を形成し、第２の透明導電膜のパターニングを行う。これにより、それぞれがタッチセンサ電極ＴＸとして機能する複数のセグメントを含む共通電極ＣＥを形成する。各タッチセンサ電極ＴＸは、タッチコンタクトホールＣＨｔ内で対応するタッチ配線ＴＬに接続される。このようにして、アクティブマトリクス基板１０００が製造される。

本実施形態のアクティブマトリクス基板１０００の製造方法は、上記方法に限定されない。ＳＴＥＰ４において、高移動度酸化物半導体膜４１のエッチングにより、酸化物半導体層４Ａの下層を形成し、ＳＴＥＰ６では、低移動度酸化物半導体膜４２のみをエッチングしてもよい。例えば、高移動度酸化物半導体膜４１がＳｎを含む酸化物半導体膜であり、低移動度酸化物半導体膜４２がＳｎを含まない酸化物半導体膜であれば、ＰＡＮ系エッチング液を用いることで、低移動度酸化物半導体膜４２のみを選択的にエッチングできる。このように、低移動度酸化物半導体膜４２と高移動度酸化物半導体膜４１とを別々にエッチングする場合には、酸化物半導体層４Ａにおいて、高移動度酸化物半導体膜４１の側面と低移動度酸化物半導体膜４２の側面とは整合しなくてもよい。例えば、図７Ａに例示するように、低移動度酸化物半導体膜４２の幅が、高移動度酸化物半導体膜４１よりも小さく、基板１の法線方向から見たとき、低移動度酸化物半導体膜４２は、高移動度酸化物半導体膜４１の上面の内部に位置してもよい。これにより、高移動度酸化物半導体膜４１の表面のうち低移動度酸化物半導体膜４２から露出する部分の面積が大きくなるので、低抵抗化処理によって、酸化物半導体層４Ａの低抵抗化領域の比抵抗をさらに低減できる。あるいは、図７Ｂに例示するように、低移動度酸化物半導体膜４２の幅が、高移動度酸化物半導体膜４１よりも大きく、低移動度酸化物半導体膜４２は、高移動度酸化物半導体膜４１の上面および側面を覆っていてもよい。このように、高移動度酸化物半導体膜４１のサイズを低移動度酸化物半導体膜４２よりも小さくすることで、ＴＦＴ１００のデプレッション化が生じ難くなる。

アクティブマトリクス基板１０００の構造も、図６に示す構造に限定されない。画素電極ＰＥおよび共通電極ＣＥは、誘電体層１７を介して対向するように配置されればよい。ここでは、画素電極ＰＥ上に誘電体層１７を介して共通電極ＣＥを配置した例を示したが、画素電極ＰＥの基板１側に共通電極ＣＥを配置してもよい。

また、ここでは、インセルタッチパネル型液晶表示装置に使用するアクティブマトリクス基板を例に説明したが、本実施形態のアクティブマトリクス基板は、タッチパネルを内蔵しない液晶表示装置に使用してもよい。その場合、タッチ配線ＴＬ、タッチ電極ＴＸおよび第１電極２１を形成しなくてもよいし、第１電極２１のみを形成してもよい。

＜変形例１＞
本実施形態における第２のＴＦＴでは、ソース電極およびドレイン電極のうちの少なくとも一方の電極は、酸化物半導体層の基板側に、下部絶縁層を介して配置されていてもよい。この場合、第２のＴＦＴにおける第１コンタクト領域および第２コンタクト領域の少なくとも一方は、低移動度酸化物半導体膜の基板側に、高移動度酸化物半導体膜からなる接続層を有していてもよい。接続層は、下部絶縁層の開口部内において、ソース電極またはドレイン電極に電気的に接続されている。これにより、酸化物半導体層とソース電極またはドレイン電極とのコンタクト抵抗を低減できる。

以下、ソースバスラインＳＬが、ゲートバスラインＧＬおよび画素ＴＦＴの活性層よりも基板１側に位置する構造（「下部ソース配線構造」と呼ぶ）を有するアクティブマトリクス基板を例に、変形例１のアクティブマトリクス基板を説明する。

下部ソース配線構造を有するアクティブマトリクス基板では、ソースバスラインとゲートバスラインとの間に位置する絶縁層を厚くできるので、これらのバスラインの交差部に生じる寄生容量を低減することが可能である。また、ソースバスラインと共通電極との間に生じる容量も低減できる。下部ソース配線構造については、例えば、本出願人による国際公開第２０１５／１８６６１９号などに記載されている。参考のために、国際公開第２０１５／１８６６１９号の開示内容の全てを本願明細書に援用する。

図８は、本実施形態の変形例１のアクティブマトリクス基板１００１における第１のＴＦＴ１００および第２のＴＦＴ２０１を示す模式的な断面図である。ここでは、第１のＴＦＴ１００をＳＳＤ回路用ＴＦＴなどの回路ＴＦＴに用い、第２のＴＦＴ２０１を画素ＴＦＴに用いる例を説明する。

アクティブマトリクス基板１００１は、下部ソース配線構造を有している。以下では、アクティブマトリクス基板１０００と異なる点を主に説明し、同様の構造については説明を省略する。

アクティブマトリクス基板１００１では、画素ＴＦＴである第２のＴＦＴ２０１のソース電極８ＢおよびソースバスラインＳＬ（不図示）が、下部導電層２Ｂと同じ層内に（すなわち同じ導電膜を用いて）形成されている。ソース電極８Ｂは、ソースバスラインＳＬに電気的に接続されている。ソース電極８Ｂは、ソースバスラインＳＬの一部であってもよい。ドレイン電極９Ｂは、層間絶縁層１０上に配置されていてもよい。酸化物半導体層４Ｂの第１コンタクト領域４Ｂｓは、下部絶縁層３に形成された開口部３ｓ内で、ソース電極８Ｂ（またはソースバスラインＳＬ）に電気的に接続されている。このような構造は、下部絶縁層３を形成後、高移動度酸化物半導体膜４１の形成前に、下部絶縁層３のパターニング工程を追加して開口部３ｓを形成することで得られる。

図示する例では、第１のＴＦＴ１００の第１コンタクト領域４Ｂｓは、高移動度酸化物半導体膜４１からなる接続層４１ａと低移動度酸化物半導体膜４２とを含む積層部ｐａを有している。開口部３ｓ内において、高移動度酸化物半導体膜４１とソース電極８Ｂとは、高移動度酸化物半導体膜４１からなる接続層４１ａを介して電気的に接続される。移動度の高い接続層４１ａを設けることで、酸化物半導体層４ＢとソースバスラインＳＬとのコンタクト抵抗を低減できる。

第１のＴＦＴ１００は、図２に示す第１のＴＦＴ１００と同様の構造を有してもよい。すなわち、アクティブマトリクス基板１０００と同様に、ソース電極８Ａ、８Ｂおよびドレイン電極９Ａ、９Ｂは、いずれも、層間絶縁層１０上に配置されていてもよい。図示していないが、アクティブマトリクス基板１００１は、例えば駆動回路用ＴＦＴとして、図２に示す第２のＴＦＴ２００をさらに備えてもよい。

なお、第１のＴＦＴ１００、２００のソース電極８Ａ、８Ｂおよびドレイン電極９Ａ、９Ｂ、および、第２のＴＦＴ２０１のドレイン電極９Ｂも、必要に応じて、下部導電層２Ａ、２Ｂと同じ層内に形成されてもよい。

図９Ａ～図９Ｄは、アクティブマトリクス基板１００１の製造方法を説明するための工程断面図である。ここでは、非表示領域ＦＲに第１回路トランジスタＴｃ１および第２回路トランジスタＴｃ２を形成し、表示領域ＤＲにおける各画素領域ＰＩＸに、画素トランジスタＴｐを形成する例を示す。第１回路トランジスタＴｃ１は、第１のＴＦＴ１００であり、例えばＳＳＤ回路に用いられる。第２回路ランジスタＴｃ２は、第２のＴＦＴ２００であり、例えば駆動回路に用いられる。画素トランジスタＴｐは、第２のＴＦＴ２０１である。第１回路トランジスタＴｃ１、第２回路トランジスタＴｃ２および画素トランジスタＴｐを形成する領域を、それぞれ、ＴＦＴ形成領域Ｒｃ１、Ｒｃ２、Ｒｐとする。以下では、アクティブマトリクス基板１０００の製造方法と異なる点を主に説明し、同様の工程については説明を省略する。

まず、図９Ａに示すように、基板１上に、下部導電膜を形成し、パターニングすることにより、ＴＦＴ形成領域Ｒｃ１に下部導電層２Ａを形成し、ＴＦＴ形成領域Ｒｃ２に下部導電層２Ｂを形成する。また、ＴＦＴ形成領域Ｒｐには、下部導電膜を用いて、下部導電層２Ｂおよびソース電極８Ｂ（またはソースバスラインＳＬ）を形成する。

次いで、図９Ｂに示すように、下部導電層２Ａ、２Ｂおよびソース電極８Ｂを覆うように下部絶縁層３を形成する。この後、下部絶縁層３のパターニングを行い、ＴＦＴ形成領域Ｒｐにおいて、下ソース電極８Ｂの一部を露出する開口部３ｓを設ける。

次いで、図９Ｃに示すように、高移動度酸化物半導体膜４１を形成し、高移動度酸化物半導体膜４１のパターニングを行う。これにより、高移動度酸化物半導体膜４１のうちＴＦＴ形成領域Ｒｃ１に位置する部分を残し、ＴＦＴ形成領域Ｒｃ２に位置する部分を除去する。また、ＴＦＴ形成領域Ｒｐにおいては、高移動度酸化物半導体膜４１から接続層４１ａを形成する。接続層４１ａは、開口部３ｐ内および下部絶縁層３上に配置され、開口部３ｐ内でソース電極８Ｂに接続される。

続いて、図９Ｄに示すように、低移動度酸化物半導体膜４２を形成し、低移動度酸化物半導体膜４２および低移動度酸化物半導体膜４２のパターニングを行う。

これにより、ＴＦＴ形成領域Ｒｃ１に、高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２を有する酸化物半導体層４Ａが形成される。ＴＦＴ形成領域Ｒｃ２には、低移動度酸化物半導体膜４２がパターニングされて、低移動度酸化物半導体膜４２を含み、高移動度酸化物半導体膜４１を含まない酸化物半導体層４Ｂが形成される。ＴＦＴ形成領域Ｒｐには、接続層４１ａを覆うように低移動度酸化物半導体膜４２を配置することで、接続層４１ａおよび低移動度酸化物半導体膜４２を含む酸化物半導体層４Ｂが形成される。酸化物半導体層４Ｂの第１コンタクト領域４Ｂｓは、接続層４１ａおよび低移動度酸化物半導体膜４２を含む積層部ｐａとなり、第１領域となる部分は低移動度酸化物半導体膜４２を含み、高移動度酸化物半導体膜４１を含まない上層部ｐ２となる。

図示しないが、この後の工程は、アクティブマトリクス基板１０００と同様である。ただし、ＴＦＴ形成領域Ｒｐにおいて、層間絶縁層１０には第１開口部１０Ｂｓを形成せず、層間絶縁層１０上にソース電極を形成しない。

なお、上記では、下部ソース配線構造を有するアクティブマトリクス基板を例に説明したが、本変形例は、下部ソース配線構造を有しないアクティブマトリクス基板にも適用され得る。例えば、本変形例の第２のＴＦＴの活性層構造を、下部導電層と同じ層内に形成された配線に接続される回路ＴＦＴに適用してもよい。

＜変形例２＞
図１０Ａは、本実施形態における変形例２のアクティブマトリクス基板１００２における第１のＴＦＴ１０１および第２のＴＦＴ２００を示す模式的な断面図である。図１０Ｂは、ＴＦＴ１０１の模式的な平面図である。図１０Aに示すＴＦＴ１０１の断面は、図１０ＢのＸａ－Ｘａ’線における断面である。

アクティブマトリクス基板１００２は、第１のＴＦＴ１０１が積層部ｐａおよび上層部ｐ２を含む活性層構造を有する点で、前述の実施形態のアクティブマトリクス基板１０００と異なる。なお、第２のＴＦＴ２００は、図２に示したＴＦＴ２００と同様の活性層構造を有する。

ＴＦＴ１０１では、酸化物半導体層４Ａは、低移動度酸化物半導体膜４２を含み、かつ、高移動度酸化物半導体膜４１を含まない上層部ｐ２と、高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２を含む積層部ｐａとを有している。酸化物半導体層４Ａの第１領域４Ａｃの少なくとも一部は積層部ｐａである。第１コンタクト領域４Ａｓおよび第２コンタクト領域４Ａｄは、いずれも、上層部ｐ２である。

図示する例では、高移動度酸化物半導体膜４１は、第１領域４Ａｃの少なくとも一部に位置するように配置されている。低移動度酸化物半導体膜４２は、高移動度酸化物半導体膜４１よりも一回り大きく、高移動度酸化物半導体膜４１の上面および側面を覆うように配置されている。ここでは、高移動度酸化物半導体膜４１の側面全体が低移動度酸化物半導体膜４２で覆われている。なお、高移動度酸化物半導体膜４１の一部は低移動度酸化物半導体膜４２で覆われていなくてもよい。酸化物半導体層４Ａにおける活性層以外の構造は、前述の実施形態のＴＦＴ１００と同様である。

本変形例によると、酸化物半導体層４Ａにおいて、チャネルとなる部分に高移動度酸化物半導体膜４１を配置し、かつ、高移動度酸化物半導体膜４１のサイズを、低移動度酸化物半導体膜４２よりも小さくすることで、高い移動度を確保しつつ、ＴＦＴ１０１のデプレッション化を抑制できる。

ＴＦＴ１０１では、図１１Ａに例示するように、高移動度酸化物半導体膜４１は、第１領域４Ａｃの一部のみに配置されていてもよい。つまり、第１領域４Ａｃが積層部ｐａおよび上層部ｐ２を含んでいてもよい。この場合、高移動度酸化物半導体膜４１のチャネル長方向の幅は、第１領域４Ａｃの幅（すなわちゲート電極７Ａの幅）よりも小さくてもよい。または、図１１Ｂに示すように、高移動度酸化物半導体膜４１のチャネル長方向の幅が、第１領域４Ａｃの幅（すなわちゲート電極７Ａの幅）と同じまたはそれよりも大きく、第１領域４Ａｃ全体が積層部ｐａであってもよい。

図１２は、本変形例の他のアクティブマトリクス基板１００２を示す断面図である。図１２に示すように、アクティブマトリクス基板１００２は、活性層構造の異なる少なくとも３つのＴＦＴ１００、１０１、２００を備えていてもよい。なお、本明細書において、アクティブマトリクス基板が、活性層構造の異なる２つの第１のＴＦＴ（または２つの第２のＴＦＴ）を備える場合、その一方を「第３のＴＦＴ」と呼ぶことがある。

続いて、本変形例のアクティブマトリクス基板１００２の製造方法を説明する。

図１３Ａ～図１３Ｆは、それぞれ、本変形例のアクティブマトリクス基板１００２の製造方法の一例を説明するための工程断面図である。ここでは、非表示領域ＦＲに第１回路トランジスタＴｃ１および第２回路トランジスタＴｃ２を形成し、表示領域ＤＲにおける各画素領域ＰＩＸに、画素トランジスタＴｐを形成する例を示す。第１回路トランジスタＴｃ１は、第１のＴＦＴ１０１であり、例えばＳＳＤ回路に用いられる。第２回路ランジスタＴｃ２は、第２のＴＦＴ２００であり、例えば駆動回路に用いられる。画素トランジスタＴｐは、第２のＴＦＴ２００である。第１回路トランジスタＴｃ２、第２回路トランジスタＴｃ２および画素トランジスタＴｐを形成する領域を、それぞれ、ＴＦＴ形成領域Ｒｃ１、Ｒｃ２、Ｒｐとする。以下では、アクティブマトリクス基板１０００の製造方法と異なる点を主に説明し、同様の工程については説明を省略する。

まず、アクティブマトリクス基板１０００と同様の方法で、下部導電層２Ａ、２Ｂおよび下部絶縁層３を形成する。次いで、図１３Ａに示すように、下部絶縁層３上に、高移動度酸化物半導体膜４１の形成およびパターニングを行う。これにより、ＴＦＴ形成領域Ｒｃ１において、酸化物半導体層（活性層）となる領域の一部のみに、高移動度酸化物半導体膜４１を配置する。高移動度酸化物半導体４１のうちＴＦＴ形成領域Ｒｃ２、Ｒｐに位置する部分は除去される。

次いで、図１３Ｂに示すように、高移動度酸化物半導体膜４１および下部絶縁層３を覆うように低移動度酸化物半導体膜４２を形成する。この後、図１３Ｃに示すように、低移動度酸化物半導体膜４２のパターニングを行う。これにより、ＴＦＴ形成領域Ｒｃ１に、高移動度酸化物半導体膜４１と、高移動度酸化物半導体膜４１の上面および側面を覆う低移動度酸化物半導体膜４２とを含む酸化物半導体層４Ａを得る。ＴＦＴ形成領域Ｒｃ２、Ｒｐには、低移動度酸化物半導体膜４２を含み、高移動度酸化物半導体膜４１を含まない酸化物半導体層４Ｂを得る。

次いで、図１３Ｄ～図１３Ｆに示すように、アクティブマトリクス基板１０００と同様の方法で、ゲート絶縁層５Ａ、５Ｂ、ゲート電極７Ａ、７Ｂ、層間絶縁層１０、ソース電極８Ａ、８Ｂおよびドレイン電極９Ａ、９Ｂを形成する。このようにして、ＴＦＴ形成領域Ｒｃ１に第１回路トランジスタＴｃ１が形成され、ＴＦＴ形成領域Ｒｃ２に第２回路トランジスタＴｃ２が形成される。また、各画素領域のＴＦＴ形成領域Ｒｐには、画素トランジスタＴｐが形成される。

＜変形例３＞
変形例３のアクティブマトリクス基板は、第２のＴＦＴの第１領域が、高移動度酸化物半導体膜４１を含み、低移動度酸化物半導体膜４２を含まない下層部ｐ１を有する点で、アクティブマトリクス基板１０００と異なる。

図１４Ａは、変形例３のアクティブマトリクス基板１００３における第１のＴＦＴ１００および第２のＴＦＴ３００の模式的な断面図である。以下、アクティブマトリクス基板１００３の構成について、アクティブマトリクス基板１０００と異なる点のみを説明し、同様の構成については説明を省略する。

ＴＦＴ１００は、図２に示すＴＦＴ１００と同様の構造を有する。

ＴＦＴ３００は、ＴＦＴ１００と同様に、酸化物半導体層４Ｃと、酸化物半導体層４Ｃの一部上にゲート絶縁層５Ｃを介して配置されたゲート電極７Ｃと、ソース電極８Ｃおよびドレイン電極９Ｃを有する。ＴＦＴ３００は、酸化物半導体層４Ｃの基板１側に下部導電層２Ｃをさらに有してもよい。

酸化物半導体層４Ｃは、高移動度酸化物半導体膜４１を含むが、低移動度酸化物半導体膜４２を含まない下層部ｐ１を有する。図示するように、酸化物半導体層４Cの全体が、高移動度酸化物半導体膜４１を含み、低移動度酸化物半導体膜４２を含んでいなくてもよい。なお、本変形例では、酸化物半導体層４Ｃの第１領域４Ｃｃが全体に亘って下層部ｐ１であればよく、第２領域は低移動度酸化物半導体膜４２を含んでも構わない。

酸化物半導体層４Ａ、４Ｃは、高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２以外の酸化物半導体膜をさらに含んでもよい。例えば、図１４Ｂに示すように、酸化物半導体層４Ａ、４Ｃは、高移動度酸化物半導体膜４１と基板１との間に、高移動度酸化物半導体膜４１よりも移動度の低い他の酸化物半導体膜４３をさらに含んでもよい。他の酸化物半導体膜４３として、例えば低移動度酸化物半導体膜４２と同様の組成を有する低移動度酸化物半導体膜を用いてもよい。他の酸化物半導体膜４３の厚さは、図４に示す例と同様であり、例えば５ｎｍ以上３０ｎｍ以下であってもよい。

図１５は、ＴＦＴ１００およびＴＦＴ３００のＶｇ－Ｉｄ特性を例示する図である。グラフの横軸は、ゲートードレイン間電圧Ｖｄｇを表し、グラフの縦軸はドレイン電流Ｉｄを表す。

図１５から、ＴＦＴ３００は、ＴＦＴ１００よりも低い閾値電圧を有することが分かる。これは、ＴＦＴ３００では、酸化物半導体層４Ｃの第１領域４Ｃｃは低移動度酸化物半導体膜４２を含まないので、低移動度酸化物半導体膜４２を含む酸化物半導体層４Ａよりも、第１領域全体としての移動度が高くなり、閾値電圧がマイナス方向にシフトしたからと考えられる。

ＴＦＴ１００を駆動回路用ＴＦＴとして用い、ＴＦＴ３００をＳＳＤ回路用ＴＦＴとして用いてもよい。ＴＦＴ３００を例えばＳＳＤ回路に用いると、オン電流を高めることができるので有利である。ＴＦＴ３００は、閾値電圧が負であるデプレッション特性を有してもよい。これにより、ＴＦＴ３００のオン電流をさらに向上させることができる。

または、駆動回路に、ＴＦＴ１００およびＴＦＴ３００を混在させてもよい。例えば、ゲート駆動回路における出力トランジスタとしてＴＦＴ３００を用い、他のトランジスタとしてＴＦＴ１００を用いることもできる。

図１６は、本変形例の他のアクティブマトリクス基板１００３を示す断面図である。図１６に示すように、アクティブマトリクス基板１００３は、活性層構造の異なる少なくとも３つのＴＦＴ１００、２００、３００を備えていてもよい。

＜ゲート駆動回路の構成および動作＞
アクティブマトリクス基板にモノリシックに形成されるゲートドライバの回路構成および動作を説明する。ゲートドライバは、シフトレジスタを含んでいる。シフトレジスタは、多段に接続された複数の単位シフトレジスタ回路を含んでいる。

図１７は、シフトレジスタ回路を例示する図である。

シフトレジスタ回路は、複数の単位シフトレジスタ回路ＳＲ１～ＳＲｚ（ｚ：２以上の整数）（以下、「単位シフトレジスタ回路ＳＲ」と総称する。）を有している。各段の単位シフトレジスタ回路ＳＲは、セット信号を受け取るセット端子Ｓ、出力信号を出力する出力端子Ｚ、リセット信号を受け取るリセット端子Ｒ、および、クロック信号ＧＣＫ１、ＧＣＫ２を受け取るクロック入力端子ＣＫ１、ＣＫ２を備えている。単位シフトレジスタ回路ＳＲα（α≧２）において、セット端子Ｓには前段の単位シフトレジスタ回路ＳＲの出力信号が入力される。初段の単位シフトレジスタ回路ＳＲ１のセット端子Ｓにはゲートスタートパルス信号ＧＳＰが入力される。各段の単位シフトレジスタ回路ＳＲは、また、表示領域に配置された対応するゲートバスラインＧＬに出力信号を出力する。リセット端子Ｒには、次段の単位シフトレジスタ回路の出力信号が入力される。最終段の単位シフトレジスタ回路ＳＲｚのリセット端子Ｒにはクリア信号が入力される。

２つのクロック入力端子には２相のクロック信号であるＧＣＫ１、ＧＣＫ２が与えられる。クロック入力端子の一方にクロック信号ＧＣＫ１が入力されるとともに他方のクロック入力端子にクロック信号ＧＣＫ２が入力される。クロック入力端子に入力されるクロック信号は、隣接する段間で交互に入れ替わるように構成されている。

図１８は、単位シフトレジスタ回路ＳＲの一例を示す図である。この例では、単位シフトレジスタ回路ＳＲは、４つのＴＦＴ３１～３４および容量部Ｃａｐを備えている。

ＴＦＴ３１は入力トランジスタである。ＴＦＴ３１のゲートおよびドレインはセット端子に接続され、ＴＦＴ３１のソースはＴＦＴ３４のゲートに接続されている。ＴＦＴ３４は出力トランジスタである。ＴＦＴ３４のドレインはクロック入力端子ＣＫ１に、ソースは出力端子Ｚに、それぞれ接続されている。すなわち、ＴＦＴ３４は伝送ゲートとして、クロック入力端子ＣＫ１に入力されるクロック信号の通過および遮断を行う。

容量部Ｃａｐは、出力トランジスタであるＴＦＴ３４のゲートとソースとの間に接続されている。本明細書では、ＴＦＴ３４のゲートに接続されたノードを「ノードｎｅｔＡ」、出力端子Ｚに接続されたノードを「ノードＺ」と称する。容量部Ｃａｐの一方の電極は、ＴＦＴ３４のゲートおよびノードｎｅｔＡに接続され、他方の電極は、ＴＦＴ３４のソースおよびノードＺに接続されている。

ＴＦＴ３２は、Ｌｏｗ電源入力端子とノードｎｅｔＡとの間に配置されている。ＴＦＴ３２は、ノードｎｅｔＡの電位を低下させるためのプルダウントランジスタである。ＴＦＴ３２のゲートはリセット端子に、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子に、それぞれ接続されている。

ノードＺにはＴＦＴ３３が接続されている。ＴＦＴ３３のゲートはクロック信号の入力端子ＣＫ２に、ドレインはノードＺに、ソースはＬｏｗ電源入力端子に、それぞれ接続されている。

本実施形態では、ＴＦＴ３１～３４として、第２のＴＦＴを用いてもよい。あるいは、少なくとも出力トランジスタであるＴＦＴ３４として、電流駆動力の大きい（移動度の高い）第１のＴＦＴを用い、他のＴＦＴとして第２のＴＦＴを用いてもよい。これにより、駆動回路内に、用途に応じて、特性の異なる２種類のＴＦＴを混在させることができる。また、ＴＦＴ３１～３４は、そのＴＦＴ構造にかかわらず、いずれも、エンハンスメント特性を有することが好ましい。

なお、駆動回路の構成は、図示した構成に限定されない。例えば、単位シフトレジスタ回路は、出力トランジスタを含む５以上のＴＦＴを有し得る。

＜ＳＳＤ回路の構成および動作＞
アクティブマトリクス基板にモノリシックに形成されるＳＳＤの回路構成および動作を説明する。

図１９は、ＳＳＤ回路の構成および動作を説明するための図である。

ソースドライバＳＤと表示領域ＤＲとの間には、ＳＳＤ回路６００が配置されている。ＳＳＤ回路６００は、複数のＳＳＤ単位回路５００（１）～５００（ｉ）（ｉは２以上の整数）（「ＳＳＤ単位回路５００」と総称することがある）と、制御信号幹線ＳＷ１～ＳＷｎ（ｎは２以上の整数、ここではｎ＝３）とを含んでいる。ＳＳＤ回路６００およびソースドライバＳＤは、非表示領域ＦＲに設けられた制御回路によって制御される。制御信号幹線ＳＷ１～ＳＷｎは制御回路に接続されている。

ソースドライバＳＤの出力端子Ｖ（１）～Ｖ（ｉ）（以下、「Ｖ端子」と総称することがある）のそれぞれには、複数のビデオ信号線ＤＯ（１）～ＤＯ（ｉ）（「ビデオ信号線ＤＯ」と総称することがある）のいずれかが接続されている。１本のビデオ信号線ＤＯには、グループ化されたｎ本のソースバスラインＳＬが対応付けられている。ビデオ信号線ＤＯとグループ化されたソースバスラインＳＬとの間には、ＳＳＤ単位回路５００がビデオ信号線単位で設けられている。ＳＳＤ単位回路５００は、１つのビデオ信号線ＤＯから、ｎ本ソースバスラインＳＬへビデオデータを分配する。

本実施形態において、複数のビデオ信号線ＤＯ（１）～ＤＯ（ｉ）のうちＮ番目のビデオ信号線をＤＯ（Ｎ）（Ｎは１からｉまでの整数）、ビデオ信号線ＤＯ（Ｎ）に対応付けられたＳＳＤ単位回路５００およびソースバスラインＳＬを、それぞれ、５００（Ｎ）、ＳＬ（Ｎ－１）～ＳＬ（Ｎ－ｎ）とする。ソースバスラインＳＬ（Ｎ－１）～ＳＬ（Ｎ－ｎ）は、例えば、Ｒ、Ｇ、Ｂ画素に対応付けられていてもよい（すなわちｎ＝３）。

それぞれのＳＳＤ単位回路５００（Ｎ）は、少なくともｎ個（ここでは３個）の薄膜トランジスタ（ＳＳＤ回路用ＴＦＴ）４０（１）～４０（ｎ）（「ＳＳＤ回路用ＴＦＴ４０」と総称することがある）とを備える。

ＳＳＤ回路用ＴＦＴ４０は、選択スイッチとして機能する。ＳＳＤ回路用ＴＦＴ４０のゲート電極は、ｎ本の制御信号幹線ＳＷ１～ＳＷｎのうちの対応する１つに電気的に接続されている。ＳＳＤ回路用ＴＦＴ４０のソース電極は、ビデオ信号線ＤＯ（Ｎ）の分岐配線に電気的に接続されている。ＳＳＤ回路用ＴＦＴ４０のドレイン電極は、ソースバスラインＳＬ（Ｎ－１）～ＳＬ（Ｎ－３）のうちの対応する１つのソースバスラインに接続されている。

ＳＳＤ回路用ＴＦＴ４０のゲート電極には、制御信号幹線ＳＷ１～ＳＷ３の１つから選択信号（制御信号）が供給される。制御信号は、同一のグループ内における選択スイッチのオン期間を規定しており、ソースドライバＳＤからの時系列的な信号出力と同期している。ＳＳＤ単位回路５００（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）の出力を時分割することで得られるデータ電位を複数のソースバスラインＳＬ（Ｎ－１）～ソースバスラインＳＬ（Ｎ－ｎ）に時系列的に書き込む（時分割駆動）。これにより、ソースドライバＳＤのＶ端子の数を削減できることができるので、非表示領域ＦＲの面積をさらに低減できる（狭額縁化）。

本実施形態では、ＳＳＤ回路用ＴＦＴ４０として、他の回路ＴＦＴまたは画素ＴＦＴよりも移動度の高い、すなわち電流駆動力の大きいＴＦＴを用いることができる。例えば、ＳＳＤ回路用ＴＦＴ４０として、移動度の高い第１のＴＦＴまたは第３のＴＦＴが好適に適用され得る。第１のＴＦＴ１００はデプレッション特性を有してもよい。

なお、ＳＳＤ回路の構成は、図示した構成に限定されない。ＳＳＤ回路の構成、動作などは、例えば特開２００８－２２５０３６号公報、特開２００６－１１９４０４号公報、国際公開２０１１／１１８０７９号などに開示されている。本明細書では、参考のため、特開２００８－２２５０３６号公報、特開２００６－１１９４０４号および国際公開２０１１／１１８０７９号公報の開示内容の全てを援用する。

（第２の実施形態）
第２の実施形態のアクティブマトリクス基板は、各画素領域に、活性層構造の異なる複数のＴＦＴを含む点で、前述の実施形態と異なる。以下、有機ＥＬ表示装置に用いられるアクティブマトリクス基板を例に、本実施形態のアクティブマトリクス基板を説明する。なお、以下では、第１の実施形態のアクティブマトリクス基板と異なる点を主に説明し、同様の構造については、説明を省略する。

図２０は、本実施形態のアクティブマトリクス基板２０００の平面構造の一例を示す概略図である。

アクティブマトリクス基板２０００は、マトリクス状に配列された複数の画素領域ＰＩＸを有する。複数の画素領域ＰＩＸは、典型的には、赤を表示する赤画素、緑を表示する緑画素および青を表示する青画素に対応する画素領域を含む。

複数の画素領域ＰＩＸのそれぞれは、基板１と、基板１に設けられた画素回路（図１では不図示）とを備える。図２１に、画素回路の例を示す。

図２１に示す画素回路７００は、駆動用ＴＦＴ７１と、選択用ＴＦＴ７２と、容量素子（保持容量）７３とを含む。駆動用ＴＦＴ７１および選択用ＴＦＴ７２は、それぞれ、基板１に支持された酸化物半導体ＴＦＴである。

選択用ＴＦＴ７２のゲート電極は、ゲートバスラインＧＬに接続されている。選択用ＴＦＴ７２のソース電極は、ソースバスラインＳＬに接続されている。選択用ＴＦＴ７２のドレイン電極は、駆動用ＴＦＴ７１のゲート電極と容量素子７３とに接続されている。駆動用ＴＦＴ７１のソース電極は、電流供給線ＣＬに接続されている。駆動用ＴＦＴ７１のドレイン電極は、アクティブマトリクス基板２０００上に形成されたＯＬＥＤ（有機発光ダイオード）８０に接続されている。

ゲートバスラインＧＬから選択用ＴＦＴ７２のゲート電極にオン信号が供給されると、選択用ＴＦＴ７２がオン状態となるので、ソースバスラインＳＬからの信号電圧（ＯＬＥＤ８０の所望の発光輝度に対応している）が選択用ＴＦＴ７２を介して容量素子７３および駆動用ＴＦＴ７１のゲート電極に印加される。信号電圧によって駆動用ＴＦＴ７１がオン状態になると、電流供給線ＣＬからの電流が駆動用ＴＦＴ７１を介してＯＬＥＤ８０に流れ、ＯＬＥＤ８０が発光する。

本実施形態によると、画素回路７００内に、要求される特性が異なる複数の酸化物半導体ＴＦＴ（ここでは駆動用ＴＦＴ７１と選択用ＴＦＴ７２）を作り分けることができる。具体的には、選択用ＴＦＴ７２として第１のＴＦＴを用い、駆動用ＴＦＴ７１として、選択用ＴＦＴ７２よりも移動度の低い（閾値電圧をプラス方向にシフトさせた）第２のＴＦＴを用いてもよい。

図２２は、アクティブマトリクス基板２０００における第１のＴＦＴ１００および第２のＴＦＴ２００を示す断面図である。ここでは、画素回路７００の駆動用ＴＦＴ７１として第２のＴＦＴ２００、選択用ＴＦＴ７２として第１のＴＦＴ１００、駆動回路用ＴＦＴとして第２のＴＦＴ２００を用いる例を示す。

第１のＴＦＴ１００および第２のＴＦＴ２００の構造は、図２を参照して前述した構造と同様である。ただし、トップエミッション型の有機ＥＬ表示装置に適用する場合、各ＴＦＴに遮光層として下部導電層２Ａ、２Ｂを形成しなくてもよい。または、第１のＴＦＴ１００では、下部導電層２Ａを下部ゲート電極として機能させ（ダブルゲート構造）、第２のＴＦＴ２００には下部導電層２Ｂを設けなくてもよい。

駆動用ＴＦＴ７１および選択用ＴＦＴ７２上には、平坦化層７５が設けられている。平坦化層７５の上には、画素電極ＰＥが設けられている。駆動用ＴＦＴ７１のドレイン電極９Ｂは、画素電極ＰＥに電気的に接続されている。なお、カラーフィルター方式の有機ＥＬ表示装置に適用する場合には、平坦化層７５と無機絶縁層１１との間にカラーフィルター層（不図示）がさらに設けられる。隣接する画素領域間には、平坦化層７５および画素電極ＰＥの上に、絶縁性材料から形成されたバンク（不図示）が設けられている。また、図示しないが、画素電極ＰＥ上には、有機ＥＬ層が配置され、有機ＥＬ層上には上部電極が設けられる。例えば、画素電極ＰＥは陽極、上部電極は陰極として機能する。

なお、画素回路の構成は、図２１に例示した構成に限定されない。各画素回路は３以上のＴＦＴを有していてもよい。その場合でも、少なくとも駆動用ＴＦＴ７１として第２のＴＦＴ２００を用い、他のＴＦＴについては、用途に応じて、第１のＴＦＴ１００または第２のＴＦＴ２００を用いてもよい。

本実施形態においても、図８を参照して説明したように、第１のＴＦＴ１００および／または第２のＴＦＴのソース電極およびドレイン電極の一方または両方を、下部導電層と同じ層内に形成してもよい。この場合、第２のＴＦＴ２００の酸化物半導体層４Ｂと、下部導電層と同じ層内に位置する電極との接続部分に高移動度酸化物半導体膜４１を配置することで、コンタクト抵抗を低減してもよい。このような構造は、例えば、下部ソース配線構造を有するアクティブマトリクス基板に好適に適用される。

高移動度酸化物半導体膜４１および低移動度酸化物半導体膜４２の組成、厚さ等は、前述の実施形態と同様であってもよい。ただし、本実施形態では、駆動用ＴＦＴ７１として用いる第２のＴＦＴ２００のＳ値が大きい（すなわちＶ－Ｉ特性がなだらかである）ことが好ましい。このため、低移動度酸化物半導体膜４２は、前述の実施形態よりもさらに低い移動度を有してもよい。また、駆動用ＴＦＴ７１のチャネル長Ｌを大きくすることで、Ｓ値をさらに大きくできる。

図示していないが、アクティブマトリクス基板２０００の非表示領域には、モノリシックにゲート駆動回路が形成されていてもよい。その場合、駆動回路用ＴＦＴとして、第２のＴＦＴ２００を用いることができる。ゲート駆動回路に、用途に応じて特性の異なるＴＦＴを混在させることも可能である。例えば、少なくとも出力トランジスタとして第１のＴＦＴ１００を用い、他の駆動回路用ＴＦＴに第２のＴＦＴ２００を用いてもよい。

図２３は、本実施形態における第１のＴＦＴ１００および第２のＴＦＴ２００のＶｇ－Ｉｄ特性を例示する図である。グラフの横軸は、ドレイン電極の電位を基準としたゲート電極の電位（ゲートードレイン間電圧）Ｖｄｇを表し、グラフの縦軸はドレイン電流Ｉｄを表す。

図２３から、第２のＴＦＴ２００の閾値電圧は、第１のＴＦＴ１００の閾値電圧よりもプラス方向にシフトしていることが分かる。この例では、第２のＴＦＴ２００は、閾値電圧が正であるエンハンスメント特性を有し、第１のＴＦＴ１００は、閾値電圧が負であるデプレッション特性を有している。また、第２のＴＦＴ２００のＶ－Ｉ特性は、第１のＴＦＴ１００よりもなだらかである。つまり、第２のＴＦＴ２００のＳ値は、第１のＴＦＴ１００よりも大きい。なお、各ＴＦＴの閾値電圧の正負やその大きさ、Ｖ－Ｉ特性の傾き等は、図示する例に限定されない。

第２のＴＦＴ２００は、Ｓ値が大きいことから、画素回路の駆動用ＴＦＴとして好適に用いられる。これにより、多階調表示を好適に行うことができる。また、図示するように、第２のＴＦＴ２００がエンハンスメント特性を有する場合、駆動回路用ＴＦＴなどの一部の回路ＴＦＴに好適に用いられ得る。これにより、回路誤動作を抑制でき、歩留まりの低下を抑制できる。

一方、第１のＴＦＴ１００は高い電流駆動力（オン電流）を有する。また、短チャネル化が可能であり、回路面積を低減できる。第１のＴＦＴ１００は、例えば、画素回路の選択用ＴＦＴとして好適に用いられる。これにより、高周波や高精細機種への適用が可能となる。また、第１のＴＦＴ１００を、ゲート駆動回路の出力トランジスタとして用いてもよい。

有機ＥＬ表示装置における画素回路の駆動用ＴＦＴおよび選択用ＴＦＴと、駆動回路用ＴＦＴとの好適な特性を表２に例示する。表２に記載の特性および数値範囲は例示であり、各ＴＦＴの特性を限定するものではない。

＜酸化物半導体＞
本実施形態における各ＴＦＴの酸化物半導体層に含まれる酸化物半導体は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。

酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、２層のうちゲート電極側に位置する層（ボトムゲート構造なら下層、トップゲート構造なら上層）に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層（ボトムゲート構造なら上層、トップゲート構造なら下層）に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。

非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。

酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。

Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、非晶質でもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。

なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。

酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ_２Ｏ_３－ＳｎＯ_２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。

本発明の実施形態は、モノリシックに形成された周辺回路を有するアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。

１ 基板
２Ａ、２Ｂ、２Ｃ 下部導電層
４Ａ、４Ｂ、４Ｃ 酸化物半導体層
４Ａｃ、４Ｂｃ、４Ｃｃ 第１領域
４Ａｓ、４Ｂｓ、４Ｃｓ 第１コンタクト領域
４Ａｄ、４Ｂｄ、４Ｃｄ 第２コンタクト領域
５Ａ、５Ｂ、５Ｃ ゲート絶縁層
７Ａ、７Ｂ、７Ｃ ゲート電極
８Ａ、８Ｂ、８Ｃ ソース電極
９Ａ、９Ｂ、９Ｃ ドレイン電極
１０ 層間絶縁層
１１ 無機絶縁層
１２ 有機絶縁層
１７ 誘電体層
４１ 高移動度酸化物半導体膜
４１ａ 接続層
４２ 低移動度酸化物半導体膜
ｐ１ 下層部
ｐ２ 上層部
ｐａ 積層部
ＣＥ 共通電極
ＰＥ 画素電極
ＤＲ 表示領域
ＦＲ 非表示領域
ＴＬ タッチ配線
ＧＬ ゲートバスライン
ＳＬ ソースバスライン
１０００、１００１、１００２、１００３、２０００ アクティブマトリクス基板

Claims (20)

1. 複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板であって、
   基板と、
   前記基板に支持され、前記表示領域または前記非表示領域に設けられた、複数の酸化物半導体ＴＦＴであって、それぞれが、酸化物半導体層と、前記酸化物半導体層の一部上にゲート絶縁層を介して配置されたゲート電極と、を有する、複数の酸化物半導体ＴＦＴと、を備え、
   前記酸化物半導体層は、前記ゲート絶縁層を介して前記ゲート電極で覆われた第１領域を含み、
   前記複数の酸化物半導体ＴＦＴは、第１のＴＦＴおよび第２のＴＦＴを含み、
   前記第１のＴＦＴでは、前記酸化物半導体層の前記第１領域の少なくとも一部は、相対的に高い移動度を有する高移動度酸化物半導体膜と、前記高移動度酸化物半導体膜の上に配置され、前記高移動度酸化物半導体膜よりも相対的に低い移動度を有する低移動度酸化物半導体膜とを含む積層構造を有し、
   前記第２のＴＦＴでは、前記酸化物半導体層の前記第１領域は、全体に亘って、前記高移動度酸化物半導体膜および前記低移動度酸化物半導体膜のうちの一方の酸化物半導体膜を含み、かつ、他方の酸化物半導体膜を含まない、アクティブマトリクス基板。
2. 前記第２のＴＦＴにおける前記第１領域は、前記低移動度酸化物半導体膜を含み、前記高移動度酸化物半導体膜を含まない、請求項１に記載のアクティブマトリクス基板。
3. 前記第２のＴＦＴにおける前記第１領域は、前記高移動度酸化物半導体膜を含み、前記低移動度酸化物半導体膜を含まない、請求項１に記載のアクティブマトリクス基板。
4. 前記複数の酸化物半導体ＴＦＴのそれぞれは、ソース電極およびドレイン電極をさらに有し、
   前記複数の酸化物半導体ＴＦＴのそれぞれの前記酸化物半導体層は、前記第１領域の両側に位置する第１コンタクト領域および第２コンタクト領域を含み、前記第１コンタクト領域は前記ソース電極に電気的に接続され、前記第２コンタクト領域は前記ドレイン電極に電気的に接続されている、請求項１から３のいずれかに記載のアクティブマトリクス基板。
5. 前記第１のＴＦＴでは、前記第１領域の前記少なくとも一部は前記積層構造を有するが、前記第１コンタクト領域および前記第２コンタクト領域は、前記低移動度酸化物半導体膜を含み、かつ、前記高移動度酸化物半導体膜を含まない、請求項４に記載のアクティブマトリクス基板。
6. 前記第１のＴＦＴにおいて、前記酸化物半導体層の前記第１領域の全体は、前記積層構造を有する、請求項５に記載のアクティブマトリクス基板。
7. 前記第１のＴＦＴにおいて、前記酸化物半導体層の前記第１領域の一部は前記積層構造を有し、他の一部は、前記低移動度酸化物半導体膜を含み、かつ、前記高移動度酸化物半導体膜を含まない、請求項５に記載のアクティブマトリクス基板。
8. 前記複数の酸化物半導体ＴＦＴにおける前記ゲート電極、前記ゲート絶縁層および前記酸化物半導体層を覆う層間絶縁層をさらに有し、
   前記第１のＴＦＴおよび前記第２のＴＦＴのそれぞれにおける前記ソース電極および前記ドレイン電極は、前記層間絶縁層上に配置されている、請求項４から７のいずれかに記載のアクティブマトリクス基板。
9. 前記第２のＴＦＴの前記ソース電極および前記ドレイン電極のうちの少なくとも一方の電極は、前記第２のＴＦＴの前記酸化物半導体層の前記基板側に、下部絶縁層を介して配置されており、
   前記第２のＴＦＴにおける前記第１領域は、前記低移動度酸化物半導体膜を含み、前記高移動度酸化物半導体膜を含んでおらず、
   前記第２のＴＦＴにおける前記第１コンタクト領域および前記第２コンタクト領域の少なくとも一方は、前記低移動度酸化物半導体膜と、前記高移動度酸化物半導体膜からなる接続層とを含む積層構造を有しており、前記接続層は、前記下部絶縁層の開口部内において、前記少なくとも一方の電極に電気的に接続されている、請求項４から７のいずれかに記載のアクティブマトリクス基板。
10. 前記アクティブマトリクス基板は、前記複数の画素領域のそれぞれに配置された画素ＴＦＴをさらに有し、
    前記画素ＴＦＴは、前記第２のＴＦＴであり、
    前記少なくとも一方の電極は、前記第２のＴＦＴの前記ソース電極であり、
    前記第２のＴＦＴの前記ドレイン電極は、前記第２のＴＦＴの前記酸化物半導体層の上方に配置されている、請求項９に記載のアクティブマトリクス基板。
11. 前記複数の酸化物半導体ＴＦＴは、第３のＴＦＴをさらに含み、
    前記第１のＴＦＴでは、前記第１領域、前記第１コンタクト領域および前記第２コンタクト領域は前記積層構造を含み、
    前記第３のＴＦＴでは、前記第１領域の前記少なくとも一部は前記積層構造を有するが、前記第１コンタクト領域および前記第２コンタクト領域は、前記低移動度酸化物半導体膜を含み、かつ、前記高移動度酸化物半導体膜を含まない、請求項４から１０のいずれかに記載のアクティブマトリクス基板。
12. 前記第１のＴＦＴの前記酸化物半導体層の前記第１領域は、前記高移動度酸化物半導体膜と前記基板との間に、前記高移動度酸化物半導体膜よりも低い移動度を有する他の酸化物半導体膜をさらに含み、
    前記第２のＴＦＴの前記第１領域は、前記他の酸化物半導体膜を含まない、請求項２に記載のアクティブマトリクス基板。
13. 前記第１のＴＦＴおよび前記第２のＴＦＴの前記酸化物半導体層の前記第１領域は、前記高移動度酸化物半導体膜と前記基板との間に、前記高移動度酸化物半導体膜よりも低い移動度を有する他の酸化物半導体膜をさらに含む、請求項３に記載のアクティブマトリクス基板。
14. 前記複数の画素領域のそれぞれに配置された画素ＴＦＴと、
    前記非表示領域に配置された周辺回路と、をさらに備え、
    前記周辺回路は、前記第１のＴＦＴを含み、
    前記画素ＴＦＴは、前記第２のＴＦＴである、請求項２に記載のアクティブマトリクス基板。
15. 前記非表示領域に配置された、ゲート駆動回路およびＳＳＤ回路をさらに備え、
    前記ＳＳＤ回路は、前記第１のＴＦＴを含み、
    前記ゲート駆動回路は、前記第２のＴＦＴを含む、請求項２に記載のアクティブマトリクス基板。
16. 前記複数の画素領域のそれぞれは、選択用ＴＦＴと、駆動用ＴＦＴと、容量素子とを含む画素回路を有し、
    前記選択用ＴＦＴは、前記第１のＴＦＴであり、
    前記駆動用ＴＦＴは、前記第２のＴＦＴである、請求項２に記載のアクティブマトリクス基板。
17. 前記複数の画素領域のそれぞれに配置され、かつ、選択用ＴＦＴと、駆動用ＴＦＴと、容量素子とを含む画素回路と、
    前記非表示領域に配置されたゲート駆動回路と、をさらに備え、
    前記ゲート駆動回路は、前記第１のＴＦＴを含み、
    前記駆動用ＴＦＴは、前記第２のＴＦＴである、請求項２に記載のアクティブマトリクス基板。
18. 前記低移動度酸化物半導体膜および前記高移動度酸化物半導体膜は、いずれも、Ｉｎおよび／またはＳｎを含み、
    前記高移動度酸化物半導体膜における全金属元素に対するＩｎおよびＳｎの原子数比の合計は、前記低移動度酸化物半導体膜における全金属元素に対するＩｎおよびＳｎの原子数比の合計よりも大きい、請求項１から１７のいずれかに記載のアクティブマトリクス基板。
19. 前記高移動度酸化物半導体膜はＳｎを含み、前記低移動度酸化物半導体膜はＳｎを含まないか、または、前記高移動度酸化物半導体膜よりも低い濃度でＳｎを含む、請求項１から１７のいずれかに記載のアクティブマトリクス基板。
20. 基板と、前記基板に支持された複数の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板の製造方法であって、前記複数の酸化物半導体ＴＦＴは、第１ＴＦＴ形成領域に形成される第１のＴＦＴと、第２ＴＦＴ形成領域に形成される第２のＴＦＴと、を含み、
    （Ａ）前記第１ＴＦＴ形成領域および前記第２ＴＦＴ形成領域のそれぞれにおいて、基板上に、高移動度酸化物半導体膜を形成する工程と、
    （Ｂ）前記高移動度酸化物半導体膜のパターニングを行うことにより、前記高移動度酸化物半導体膜のうち前記第２ＴＦＴ形成領域に位置する部分の少なくとも一部を除去する工程と、
    （Ｃ）前記工程（Ｂ）の後に、前記第１ＴＦＴ形成領域および前記第２ＴＦＴ形成領域のそれぞれにおいて、前記高移動度酸化物半導体膜を覆うように、前記高移動度酸化物半導体膜よりも移動度の低い低移動度酸化物半導体膜を形成する工程と、
    （Ｄ）前記低移動度酸化物半導体膜のパターニング、または、前記高移動度酸化物半導体膜および前記低移動度酸化物半導体膜のパターニングを行うことにより、前記第１ＴＦＴ形成領域に、前記高移動度酸化物半導体膜および前記低移動度酸化物半導体膜を含む積層部を有する第１の酸化物半導体層を形成し、前記第２ＴＦＴ形成領域に、前記低移動度酸化物半導体膜を含み、かつ、前記高移動度酸化物半導体膜を含まない第１部分を有する第２の酸化物半導体層を形成する、工程と、
    （Ｅ）ゲート絶縁層およびゲート電極を形成する工程であって、前記第１ＴＦＴ形成領域では、前記第１の酸化物半導体層の前記積層部の少なくとも一部上に前記ゲート絶縁層を介して前記ゲート電極を配置し、前記第２ＴＦＴ形成領域では、前記第２の酸化物半導体層の前記第１部分上に前記ゲート絶縁層を介して前記ゲート電極を配置する、工程と、
    を包含する、アクティブマトリクス基板の製造方法。

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