本発明の実施形態は、半導体装置に関する。 Embodiments of the present invention relate to semiconductor devices.
半導体チップの表面に形成された素子に対し、半導体チップの裏面側から電気的な接続を得るために、シリコン貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）が用いられる。ＴＳＶを用いることにより、例えば、半導体チップを回路基板に実装する際に要する実装面積が縮小できる。したがって、回路基板の小型化が実現できる。 A through silicon via (Through Silicon Via, TSV) is used to obtain an electrical connection from the back surface side of the semiconductor chip to the element formed on the front surface of the semiconductor chip. By using TSV, for example, the mounting area required for mounting a semiconductor chip on a circuit board can be reduced. Therefore, the size of the circuit board can be reduced.
ＴＳＶを用いるために、例えば、半導体チップのシリコン層に設けられる貫通孔や、ＴＳＶとシリコン層とを絶縁するための絶縁層等の新たな構造が追加される。新たな構造の追加により、半導体チップの信頼性が劣化しないことが要請される。 In order to use the TSV, for example, a new structure such as a through hole provided in the silicon layer of the semiconductor chip and an insulating layer for insulating the TSV and the silicon layer is added. It is required that the reliability of the semiconductor chip does not deteriorate due to the addition of a new structure.
本発明が解決しようとする課題は、信頼性の向上が可能な半導体装置を提供することにある。 An object to be solved by the present invention is to provide a semiconductor device capable of improving reliability.
本発明の一態様の半導体装置は、第１の面と第２の面とを有し、前記第１の面から前記第２の面に達する貫通孔を有する半導体層と、前記半導体層の前記第２の面の側に設けられた絶縁層と、前記絶縁層の中に設けられた第１の導電層と、前記半導体層の前記第１の面の側及び前記貫通孔の中に設けられた酸化シリコン層と、前記半導体層の前記第１の面の側及び前記貫通孔の中に設けられ、前記半導体層との間に前記酸化シリコン層を挟む窒化シリコン層と、前記半導体層の前記第１の面の側及び前記貫通孔の中に設けられ、前記半導体層との間に、前記酸化シリコン層及び前記窒化シリコン層とを挟み、前記第１の導電層に電気的に接続された第２の導電層と、を備える。 The semiconductor device according to one aspect of the present invention has a semiconductor layer having a first surface and a second surface, and having a through hole extending from the first surface to the second surface, and the semiconductor layer. An insulating layer provided on the side of the second surface, a first conductive layer provided in the insulating layer, and provided on the side of the first surface of the semiconductor layer and in the through hole. A silicon nitride layer provided on the side of the first surface of the semiconductor layer and in the through hole, and sandwiching the silicon oxide layer between the semiconductor layer and the semiconductor layer. It is provided on the side of the first surface and in the through hole, sandwiches the silicon oxide layer and the silicon nitride layer between the semiconductor layer, and is electrically connected to the first conductive layer. It includes a second conductive layer.
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。 In the present specification, the same or similar members may be designated by the same reference numerals, and duplicate description may be omitted.
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。 In this specification, in order to indicate the positional relationship of parts and the like, the upper direction of the drawing may be described as "upper" and the lower direction of the drawing may be described as "lower". In the present specification, the concepts of "upper" and "lower" do not necessarily indicate the relationship with the direction of gravity.
本明細書中の半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、走査型電子顕微鏡（Ｓｃａｎｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、半導体装置を構成する部材の厚さの大小関係の測定には、例えば、３次元アトムプローブを用いることが可能である。 The qualitative analysis and quantitative analysis of the chemical composition of the members constituting the semiconductor device in the present specification include, for example, secondary ion mass spectrometry (SIMS) and energy dispersive X-ray spectroscopy (Energy Dispersive X). -Ray Spectroscopic: EDX) can be used. Further, for measuring the thickness of the members constituting the semiconductor device, the distance between the members, and the like, for example, a scanning electron microscope (SEM) and a transmission electron microscope (TEM) may be used. Is possible. Further, for measuring the magnitude relationship of the thickness of the members constituting the semiconductor device, for example, a three-dimensional atom probe can be used.
実施形態の半導体装置は、第１の面と第２の面とを有し、第１の面から第２の面に達する貫通孔を有する半導体層と、半導体層の第２の面の側に設けられた絶縁層と、絶縁層の中に設けられた第１の導電層と、半導体層の第１の面の側及び貫通孔の中に設けられた酸化シリコン層と、半導体層の第１の面の側及び貫通孔の中に設けられ、半導体層との間に酸化シリコン層を挟む窒化シリコン層と、半導体層の第１の面の側及び貫通孔の中に設けられ、半導体層との間に、酸化シリコン層及び窒化シリコン層とを挟み、第１の導電層に電気的に接続された第２の導電層と、を備える。 The semiconductor device of the embodiment has a semiconductor layer having a first surface and a second surface, and having a through hole extending from the first surface to the second surface, and a semiconductor layer on the side of the second surface of the semiconductor layer. An insulating layer provided, a first conductive layer provided in the insulating layer, a silicon oxide layer provided on the side of the first surface of the semiconductor layer and in a through hole, and a first semiconductor layer. A silicon nitride layer that is provided on the side of the surface and in the through hole and sandwiches the silicon oxide layer with the semiconductor layer, and a semiconductor layer that is provided on the side of the first surface of the semiconductor layer and in the through hole. A second conductive layer, which is electrically connected to the first conductive layer, is provided with a silicon oxide layer and a silicon nitride layer sandwiched between the two.
図１は、実施形態の半導体装置の模式断面図である。実施形態の半導体装置は、ＴＳＶ構造を有する光センサ１００である。半導体層の一方の面の側に設けられたセンサ領域に、半導体層の他方の面の側から電気的な接続を得るためにＴＳＶ構造が設けられる。 FIG. 1 is a schematic cross-sectional view of the semiconductor device of the embodiment. The semiconductor device of the embodiment is an optical sensor 100 having a TSV structure. A TSV structure is provided in the sensor region provided on one side of the semiconductor layer to obtain an electrical connection from the other side of the semiconductor layer.
図２は、実施形態の半導体装置の一部の拡大模式断面図である。図２は、光センサ１００のＴＳＶ構造（図１中、点線の枠で囲まれる領域）の断面図である。 FIG. 2 is an enlarged schematic cross-sectional view of a part of the semiconductor device of the embodiment. FIG. 2 is a cross-sectional view of the TSV structure of the optical sensor 100 (the region surrounded by the dotted frame in FIG. 1).
光センサ１００は、シリコン層１０（半導体層）、絶縁層１２、パッド層１４（第１の導電層）、酸化シリコン層１６、窒化シリコン層１８、配線層２０（第２の導電層）、保護樹脂層２２（第１の樹脂層）、ガラス基板２４（透明基板）、接着層２６（第２の樹脂層）、カラーフィルタ２８、はんだボール３０、及び、空洞３２を有する。シリコン層１０は、フォトダイオード１０ａと貫通孔１０ｂを有する。 The optical sensor 100 includes a silicon layer 10 (semiconductor layer), an insulating layer 12, a pad layer 14 (first conductive layer), a silicon oxide layer 16, a silicon nitride layer 18, a wiring layer 20 (second conductive layer), and protection. It has a resin layer 22 (first resin layer), a glass substrate 24 (transparent substrate), an adhesive layer 26 (second resin layer), a color filter 28, a solder ball 30, and a cavity 32. The silicon layer 10 has a photodiode 10a and a through hole 10b.
シリコン層１０は、第１の面（Ｐ１）と第２の面（Ｐ２）を有する。シリコン層１０は半導体層の一例である。 The silicon layer 10 has a first surface (P1) and a second surface (P2). The silicon layer 10 is an example of a semiconductor layer.
シリコン層１０の第１の面Ｐ１の側には、フォトダイオード１０ａが形成される。フォトダイオード１０ａは、シリコン層１０の中に形成されたｐｎ接合を含む。 A photodiode 10a is formed on the side of the first surface P1 of the silicon layer 10. The photodiode 10a includes a pn junction formed in the silicon layer 10.
シリコン層１０には、第１の面Ｐ１から第２の面Ｐ２に貫通する貫通孔１０ｂが設けられる。貫通孔１０ｂを用いてＴＳＶ構造が形成される。 The silicon layer 10 is provided with a through hole 10b penetrating from the first surface P1 to the second surface P2. A TSV structure is formed using the through holes 10b.
シリコン層１０は、例えば、単結晶シリコンである。シリコン層１０の厚さは、例えば、５０μｍ以上１００μｍ以下である。 The silicon layer 10 is, for example, single crystal silicon. The thickness of the silicon layer 10 is, for example, 50 μm or more and 100 μm or less.
フォトダイオード１０ａとガラス基板２４との間には、カラーフィルタ２８が設けられる。カラーフィルタ２８は、例えば、樹脂で形成される。フォトダイオード１０ａとカラーフィルタ２８は、光センサ１００のセンサ領域を構成する。 A color filter 28 is provided between the photodiode 10a and the glass substrate 24. The color filter 28 is made of, for example, a resin. The photodiode 10a and the color filter 28 form a sensor region of the optical sensor 100.
絶縁層１２は、シリコン層１０とガラス基板２４との間に設けられる。絶縁層１２中には、例えば、センサ領域に接続される図示しない多層配線層が形成される。絶縁層１２は、例えば、酸化シリコンである。 The insulating layer 12 is provided between the silicon layer 10 and the glass substrate 24. In the insulating layer 12, for example, a multilayer wiring layer (not shown) connected to the sensor region is formed. The insulating layer 12 is, for example, silicon oxide.
パッド層１４は、絶縁層１２の中に設けられる。パッド層１４は、例えば、センサ領域に接続される図示しない多層配線層に接続される。 The pad layer 14 is provided in the insulating layer 12. The pad layer 14 is connected to, for example, a multilayer wiring layer (not shown) connected to the sensor region.
パッド層１４は、例えば、金属である。パッド層１４は、例えば、アルミニウム合金である。 The pad layer 14 is, for example, metal. The pad layer 14 is, for example, an aluminum alloy.
酸化シリコン層１６は、シリコン層１０の第１の面Ｐ１の側、及び、貫通孔１０ｂの中に設けられる。酸化シリコン層１６は、シリコン層１０の上に形成される。酸化シリコン層１６は、例えば、シリコン層１０に接する。酸化シリコン層１６は、シリコン層１０と配線層２０との間を電気的に絶縁する機能を有する。 The silicon oxide layer 16 is provided on the side of the first surface P1 of the silicon layer 10 and in the through hole 10b. The silicon oxide layer 16 is formed on the silicon layer 10. The silicon oxide layer 16 is in contact with, for example, the silicon layer 10. The silicon oxide layer 16 has a function of electrically insulating between the silicon layer 10 and the wiring layer 20.
酸化シリコン層１６は、例えば、プラズマ成膜装置を用いて形成される膜である。酸化シリコン層１６は、例えば、２５０℃以下の成膜温度で形成された膜である。酸化シリコン層１６の厚さ（図２中のｄ１）は、例えば、２μｍ以上５μｍ以下である。 The silicon oxide layer 16 is, for example, a film formed by using a plasma film forming apparatus. The silicon oxide layer 16 is, for example, a film formed at a film formation temperature of 250 ° C. or lower. The thickness of the silicon oxide layer 16 (d1 in FIG. 2) is, for example, 2 μm or more and 5 μm or less.
窒化シリコン層１８は、シリコン層１０の第１の面Ｐ１の側、及び、貫通孔１０ｂの中に設けられる。窒化シリコン層１８は、シリコン層１０との間に酸化シリコン層１６を挟む。窒化シリコン層１８は、酸化シリコン層１６の上に形成される。窒化シリコン層１８は、例えば、酸化シリコン層１６に接する。窒化シリコン層１８は、水分の通過を阻止する機能を有する。 The silicon nitride layer 18 is provided on the side of the first surface P1 of the silicon layer 10 and in the through hole 10b. The silicon nitride layer 18 sandwiches the silicon oxide layer 16 between the silicon nitride layer 18 and the silicon layer 10. The silicon nitride layer 18 is formed on the silicon oxide layer 16. The silicon nitride layer 18 is in contact with, for example, the silicon oxide layer 16. The silicon nitride layer 18 has a function of blocking the passage of moisture.
窒化シリコン層１８は、例えば、プラズマ成膜装置を用いて形成される膜である。窒化シリコン層１８は、例えば、２５０℃以下の成膜温度で形成された膜である。窒化シリコン層１８の厚さ（図２中のｄ２）は、例えば、酸化シリコン層１６の厚さよりも薄い。窒化シリコン層１８の厚さは、例えば、０．１μｍ以上１μｍ以下である。 The silicon nitride layer 18 is, for example, a film formed by using a plasma film forming apparatus. The silicon nitride layer 18 is, for example, a film formed at a film formation temperature of 250 ° C. or lower. The thickness of the silicon nitride layer 18 (d2 in FIG. 2) is, for example, thinner than the thickness of the silicon oxide layer 16. The thickness of the silicon nitride layer 18 is, for example, 0.1 μm or more and 1 μm or less.
保護樹脂層２２が窒化シリコン層１８と接する部分の窒化シリコン層１８の厚さ（図２中のｄ３）は、例えば、配線層２０が窒化シリコン層１８に接する部分の窒化シリコン層１８の厚さ（図２中のｄ２）よりも薄い。 The thickness of the silicon nitride layer 18 at the portion where the protective resin layer 22 is in contact with the silicon nitride layer 18 (d3 in FIG. 2) is, for example, the thickness of the silicon nitride layer 18 at the portion where the wiring layer 20 is in contact with the silicon nitride layer 18. It is thinner than (d2 in FIG. 2).
配線層２０は、シリコン層１０の第１の面Ｐ１の側、及び、貫通孔１０ｂの中に設けられる。配線層２０は、シリコン層１０との間に、酸化シリコン層１６、及び、窒化シリコン層１８を挟む。配線層２０は、例えば、窒化シリコン層１８の上に形成される。配線層２０は、例えば、窒化シリコン層１８に接する。 The wiring layer 20 is provided on the side of the first surface P1 of the silicon layer 10 and in the through hole 10b. The wiring layer 20 sandwiches the silicon oxide layer 16 and the silicon nitride layer 18 between the wiring layer 20 and the silicon layer 10. The wiring layer 20 is formed on, for example, the silicon nitride layer 18. The wiring layer 20 is in contact with, for example, the silicon nitride layer 18.
配線層２０は、パッド層１４に電気的に接続される。配線層２０は、ＴＳＶ構造を構成する。 The wiring layer 20 is electrically connected to the pad layer 14. The wiring layer 20 constitutes a TSV structure.
配線層２０は、例えば、金属である。配線層２０は、例えば、銅（Ｃｕ）、金（Ａｇ）、及び、銀（Ａｇ）から選ばれる少なくとも一つの金属元素を含む。配線層２０は、例えば、銅（Ｃｕ）である。配線層２０は、例えば、電解めっき法を用いて形成される銅（Ｃｕ）である。 The wiring layer 20 is, for example, metal. The wiring layer 20 contains, for example, at least one metal element selected from copper (Cu), gold (Ag), and silver (Ag). The wiring layer 20 is, for example, copper (Cu). The wiring layer 20 is, for example, copper (Cu) formed by using an electrolytic plating method.
配線層２０の厚さ（図２中のｄ４）は、例えば、５μｍ以上２０μｍ以下である。 The thickness of the wiring layer 20 (d4 in FIG. 2) is, for example, 5 μm or more and 20 μm or less.
保護樹脂層２２は、シリコン層１０の第１の面Ｐ１の側に設けられる。保護樹脂層２２は、シリコン層１０との間に、酸化シリコン層１６、窒化シリコン層１８、及び、配線層２０を挟む。保護樹脂層２２は配線層２０の上に形成される。 The protective resin layer 22 is provided on the side of the first surface P1 of the silicon layer 10. The protective resin layer 22 sandwiches the silicon oxide layer 16, the silicon nitride layer 18, and the wiring layer 20 between the protective resin layer 22 and the silicon layer 10. The protective resin layer 22 is formed on the wiring layer 20.
保護樹脂層２２は、配線層２０を保護する機能を有する。保護樹脂層２２は、樹脂である。保護樹脂層２２は、例えば、ソルダーレジストである。 The protective resin layer 22 has a function of protecting the wiring layer 20. The protective resin layer 22 is a resin. The protective resin layer 22 is, for example, a solder resist.
はんだボール３０は、保護樹脂層２２の開口部に設けられる。はんだボール３０は、配線層２０に接する。はんだボール３０は、光センサ１００を回路基板に実装する機能を有する。 The solder balls 30 are provided in the openings of the protective resin layer 22. The solder ball 30 is in contact with the wiring layer 20. The solder ball 30 has a function of mounting the optical sensor 100 on a circuit board.
ガラス基板２４は、シリコン層１０の第２の面Ｐ２の側に設けられる。ガラス基板２４は、シリコン層１０との間に絶縁層１２を挟む。ガラス基板２４は透明基板の一例である。 The glass substrate 24 is provided on the side of the second surface P2 of the silicon layer 10. The glass substrate 24 sandwiches the insulating layer 12 with the silicon layer 10. The glass substrate 24 is an example of a transparent substrate.
ガラス基板２４と、フォトダイオード１０ａとの間には空洞３２が設けられる。ガラス基板２４は、光センサ１００の外部からの光を透過し、透過した光がカラーフィルタ２８を介してフォトダイオード１０ａに照射されるようにする。 A cavity 32 is provided between the glass substrate 24 and the photodiode 10a. The glass substrate 24 transmits light from the outside of the optical sensor 100 so that the transmitted light is irradiated to the photodiode 10a through the color filter 28.
ガラス基板２４の厚さは、例えば、２５０μｍ以上４５０μｍ以下である。 The thickness of the glass substrate 24 is, for example, 250 μm or more and 450 μm or less.
接着層２６は、ガラス基板２４と絶縁層１２との間に設けられる。接着層２６は、ガラス基板２４と絶縁層１２とを接着する機能を有する。例えば、ガラス基板２４と絶縁層１２との間で、接着層２６の設けられない部分が空洞３２となる。 The adhesive layer 26 is provided between the glass substrate 24 and the insulating layer 12. The adhesive layer 26 has a function of adhering the glass substrate 24 and the insulating layer 12. For example, between the glass substrate 24 and the insulating layer 12, the portion where the adhesive layer 26 is not provided becomes the cavity 32.
接着層２６は、例えば、樹脂の接着剤である。接着層２６の厚さは、例えば、３０μｍ以上８０μｍ以下である。 The adhesive layer 26 is, for example, a resin adhesive. The thickness of the adhesive layer 26 is, for example, 30 μm or more and 80 μm or less.
次に、実施形態の半導体装置の製造方法について説明する。実施形態の半導体装置の製造方法は、ＴＳＶ構造を有する光センサ１００の製造方法である。 Next, a method of manufacturing the semiconductor device of the embodiment will be described. The method for manufacturing the semiconductor device of the embodiment is a method for manufacturing the optical sensor 100 having a TSV structure.
図３、図４、図５、図６、図７、図８、図９、図１１、図１２は、実施形態の半導体装置の製造方法を示す模式断面図である。図３、図４、図５、図６、図７、図８、図９、図１１、図１２は、光センサ１００のＴＳＶ構造の断面図である。 3, FIG. 4, FIG. 5, FIG. 6, FIG. 7, FIG. 8, FIG. 9, FIG. 11, and FIG. 12 are schematic cross-sectional views showing a method of manufacturing the semiconductor device of the embodiment. 3, FIG. 4, FIG. 5, FIG. 6, FIG. 7, FIG. 8, FIG. 9, FIG. 11, and FIG. 12 are cross-sectional views of the TSV structure of the optical sensor 100.
最初に、シリコン層１０に公知の製造方法を用いて、フォトダイオード１０ａを形成する。さらに、シリコン層１０の上に、絶縁層１２、パッド層１４、図示しないトランジスタや多層配線層、カラーフィルタ２８等を形成する。その後、接着層２６を用いて、ガラス基板２４を絶縁層１２に接着する。 First, the photodiode 10a is formed on the silicon layer 10 by using a known manufacturing method. Further, an insulating layer 12, a pad layer 14, a transistor (not shown), a multilayer wiring layer, a color filter 28, and the like are formed on the silicon layer 10. Then, the glass substrate 24 is adhered to the insulating layer 12 by using the adhesive layer 26.
次に、シリコン層１０の第１の面Ｐ１側、すなわちガラス基板２４の反対側から、シリコン層１０を所望の厚さまで研削する。その後、シリコン層１０の第１の面Ｐ１側に、公知のリソグラフィ法を用いてパターニングされたレジスト層５０を形成する（図３）。 Next, the silicon layer 10 is ground to a desired thickness from the first surface P1 side of the silicon layer 10, that is, the opposite side of the glass substrate 24. Then, a resist layer 50 patterned by using a known lithography method is formed on the first surface P1 side of the silicon layer 10 (FIG. 3).
次に、レジスト層５０をマスクに反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）を行い、シリコン層１０及び絶縁層１２に貫通孔１０ｂを形成する（図４）。貫通孔１０ｂは、パッド層１４に達する。貫通孔１０ｂの直径は、例えば、５０μｍ以上１００μｍ以下である。 Next, reactive ion etching (RIE) is performed on the resist layer 50 as a mask to form through holes 10b in the silicon layer 10 and the insulating layer 12 (FIG. 4). The through hole 10b reaches the pad layer 14. The diameter of the through hole 10b is, for example, 50 μm or more and 100 μm or less.
次に、レジスト層５０を剥離した後、シリコン層１０の上、及び、貫通孔１０ｂの中に酸化シリコン層１６を形成する。酸化シリコン層１６は、例えば、プラズマ成膜装置を用いて形成する。酸化シリコン層１６は、例えば、２５０℃以下の成膜温度で形成する。 Next, after the resist layer 50 is peeled off, the silicon oxide layer 16 is formed on the silicon layer 10 and in the through holes 10b. The silicon oxide layer 16 is formed by using, for example, a plasma film forming apparatus. The silicon oxide layer 16 is formed, for example, at a film formation temperature of 250 ° C. or lower.
次に、酸化シリコン層１６の上、及び、貫通孔１０ｂの中に窒化シリコン層１８を形成する（図５）。窒化シリコン層１８は、例えば、プラズマ成膜装置を用いて形成する。酸化シリコン層１６は、例えば、２５０℃以下の成膜温度で形成する。 Next, the silicon nitride layer 18 is formed on the silicon oxide layer 16 and in the through holes 10b (FIG. 5). The silicon nitride layer 18 is formed by using, for example, a plasma film forming apparatus. The silicon oxide layer 16 is formed, for example, at a film formation temperature of 250 ° C. or lower.
次に、窒化シリコン層１８の上に、公知のリソグラフィ法を用いてパターニングされたレジスト層５１を形成する（図６）。レジスト層５１は、貫通孔１０ｂの内部に開口部を有するように形成される。 Next, a resist layer 51 patterned by a known lithography method is formed on the silicon nitride layer 18 (FIG. 6). The resist layer 51 is formed so as to have an opening inside the through hole 10b.
次に、レジスト層５１をマスクに、貫通孔１０ｂの底に形成された窒化シリコン層１８及び酸化シリコン層１６を、例えば、ＲＩＥにより除去する（図７）。貫通孔１０ｂの底に、パッド層１４が露出する。 Next, using the resist layer 51 as a mask, the silicon nitride layer 18 and the silicon oxide layer 16 formed at the bottom of the through hole 10b are removed by, for example, RIE (FIG. 7). The pad layer 14 is exposed at the bottom of the through hole 10b.
次に、レジスト層５１を剥離する（図８）。 Next, the resist layer 51 is peeled off (FIG. 8).
次に、窒化シリコン層１８の上に、図示しないチタン膜と銅膜を、例えば、スパッタ法により形成する。チタン膜と銅膜は、配線層２０を電解めっき法で形成する際のシード膜となる。次に、チタン膜と銅膜の上に、パターニングされたレジスト層５２を形成する（図９）。 Next, a titanium film and a copper film (not shown) are formed on the silicon nitride layer 18 by, for example, a sputtering method. The titanium film and the copper film serve as a seed film when the wiring layer 20 is formed by the electrolytic plating method. Next, a patterned resist layer 52 is formed on the titanium film and the copper film (FIG. 9).
次に、レジスト層５２に覆われていないチタン膜と銅膜の上に、配線層２０を電解めっき法により形成する（図１０）。 Next, the wiring layer 20 is formed by the electrolytic plating method on the titanium film and the copper film not covered by the resist layer 52 (FIG. 10).
次に、レジスト層５２を剥離する（図１１）。 Next, the resist layer 52 is peeled off (FIG. 11).
次に、レジスト層５２に覆われていたチタン膜と銅膜をウェットエッチングにより除去する（図１２）。このウェットエッチングの際に、窒化シリコン層１８の表面の一部が除去される。 Next, the titanium film and the copper film covered with the resist layer 52 are removed by wet etching (FIG. 12). During this wet etching, a part of the surface of the silicon nitride layer 18 is removed.
その後、パターニングされた保護樹脂層２２を形成する。次に、保護樹脂層２２から露出した配線層２０の上に、はんだボール３０を形成する。 After that, the patterned protective resin layer 22 is formed. Next, the solder balls 30 are formed on the wiring layer 20 exposed from the protective resin layer 22.
以上の製造方法により、図１に示す光センサ１００が形成される。 The optical sensor 100 shown in FIG. 1 is formed by the above manufacturing method.
以下、実施形態の半導体装置の作用及び効果について説明する。 Hereinafter, the actions and effects of the semiconductor device of the embodiment will be described.
半導体チップの表面に形成された素子に対し、半導体チップの裏面側から電気的な接続を得るために、シリコン貫通電極が用いられる。ＴＳＶを用いることにより、例えば、半導体チップを回路基板に実装する際に要する実装面積が縮小できる。したがって、回路基板の小型化が実現できる。 Through silicon vias are used to obtain an electrical connection from the back surface side of the semiconductor chip to the element formed on the front surface of the semiconductor chip. By using TSV, for example, the mounting area required for mounting a semiconductor chip on a circuit board can be reduced. Therefore, the size of the circuit board can be reduced.
ＴＳＶを用いるために、例えば、半導体チップのシリコン層に設けられる貫通孔や、ＴＳＶとシリコン層とを絶縁するための絶縁層等の新たな構造が追加される。新たな構造の追加により、半導体チップの信頼性が劣化しないことが要請される。 In order to use the TSV, for example, a new structure such as a through hole provided in the silicon layer of the semiconductor chip and an insulating layer for insulating the TSV and the silicon layer is added. It is required that the reliability of the semiconductor chip does not deteriorate due to the addition of a new structure.
図１３は、比較形態の半導体装置の一部の拡大模式断面図である。比較形態の半導体装置は、光センサである。図１３は、比較形態の光センサのＴＳＶ構造の断面図である。図１３は、図２に対応する断面図である。 FIG. 13 is an enlarged schematic cross-sectional view of a part of the semiconductor device of the comparative form. The semiconductor device of the comparative form is an optical sensor. FIG. 13 is a cross-sectional view of the TSV structure of the optical sensor in the comparative form. FIG. 13 is a cross-sectional view corresponding to FIG.
比較形態の光センサは、窒化シリコン層１８を備えない点以外は、実施形態の光センサ１００と同様である。 The optical sensor of the comparative embodiment is the same as the optical sensor 100 of the embodiment except that the silicon nitride layer 18 is not provided.
図１４は、比較形態の半導体装置の信頼性試験の不良個所のＳＥＭ写真である。図１４は、図１３のＡＡ’断面に相当する。 FIG. 14 is an SEM photograph of a defective portion of the reliability test of the semiconductor device of the comparative form. FIG. 14 corresponds to the AA'cross section of FIG.
図１４は、比較形態の光センサの高温高湿保存試験（ＴＨＳ試験）の不良個所を示している。図１４に示すように、シリコン層１０と配線層２０との間の酸化シリコン層１６にクラックが生じている。 FIG. 14 shows the defective portion of the high temperature and high humidity storage test (THS test) of the comparative form of the optical sensor. As shown in FIG. 14, a crack is generated in the silicon oxide layer 16 between the silicon layer 10 and the wiring layer 20.
クラックは、酸化シリコン層１６が水分を吸収して膨潤することで発生したと推測できる。例えば、配線層２０の下の酸化シリコン層１６は、配線層２０が水分の通過を阻止するため、膨潤が小さいと考えられる。一方、配線層２０がない部分では酸化シリコン層１６が吸収する水分量が比較的大きくなり膨潤が大きくなると考えられる。酸化シリコン層１６の膨潤の程度の差が生じることで、大きな応力が発生し、クラックが発生すると考えられる。 It can be inferred that the cracks were generated by the silicon oxide layer 16 absorbing water and swelling. For example, the silicon oxide layer 16 under the wiring layer 20 is considered to have a small swelling because the wiring layer 20 blocks the passage of moisture. On the other hand, it is considered that the amount of water absorbed by the silicon oxide layer 16 becomes relatively large and the swelling becomes large in the portion where the wiring layer 20 is not provided. It is considered that a large stress is generated and cracks are generated due to the difference in the degree of swelling of the silicon oxide layer 16.
比較形態の光センサでは、実施形態の光センサ１００と同様に、ガラス基板２４と絶縁層１２を接着する樹脂の接着層２６が、酸化シリコン層１６の形成前に形成されている。接着層２６の樹脂の耐熱温度は、例えば、２５０℃以下と低い。このため、酸化シリコン層１６は、例えば、２５０℃以下の成膜温度で形成される。酸化シリコン層１６は、２００℃以下の成膜温度で形成されることが好ましい。 In the optical sensor of the comparative embodiment, the resin adhesive layer 26 for adhering the glass substrate 24 and the insulating layer 12 is formed before the silicon oxide layer 16 is formed, as in the optical sensor 100 of the embodiment. The heat resistant temperature of the resin of the adhesive layer 26 is as low as 250 ° C. or lower, for example. Therefore, the silicon oxide layer 16 is formed, for example, at a film formation temperature of 250 ° C. or lower. The silicon oxide layer 16 is preferably formed at a film formation temperature of 200 ° C. or lower.
２５０℃以下の成膜温度で形成される酸化シリコン層１６は、例えば、２５０℃より高い温度で形成される酸化シリコン層に比較して、稠密度が低く、吸湿性が高い。このため、光センサの高温高湿保存試験に対する耐性が低くなる。 The silicon oxide layer 16 formed at a film formation temperature of 250 ° C. or lower has a lower density and a higher hygroscopicity than, for example, a silicon oxide layer formed at a temperature higher than 250 ° C. Therefore, the resistance of the optical sensor to the high temperature and high humidity storage test becomes low.
実施形態の光センサ１００は、酸化シリコン層１６の上に、水分の阻止能が高い窒化シリコン層１８を備える。酸化シリコン層１６の上に、窒化シリコン層１８を設けることにより、水分の透過が抑制され、酸化シリコン層１６の膨潤が抑制される。したがって、高温高湿保存試験に対する耐性が高くなる。よって、光センサ１００の信頼性が向上する。 The optical sensor 100 of the embodiment includes a silicon nitride layer 18 having a high stopping power of moisture on the silicon oxide layer 16. By providing the silicon nitride layer 18 on the silicon oxide layer 16, the permeation of water is suppressed and the swelling of the silicon oxide layer 16 is suppressed. Therefore, the resistance to the high temperature and high humidity storage test is increased. Therefore, the reliability of the optical sensor 100 is improved.
窒化シリコン層１８の厚さ（図２中のｄ２）は酸化シリコン層１６の厚さ（図２中のｄ１）よりも薄いことが好ましい。窒化シリコン層１８の厚さが厚くなりすぎると、成膜時間が長くなり、製造コストが増大する。 The thickness of the silicon nitride layer 18 (d2 in FIG. 2) is preferably thinner than the thickness of the silicon oxide layer 16 (d1 in FIG. 2). If the thickness of the silicon nitride layer 18 becomes too thick, the film forming time becomes long and the manufacturing cost increases.
窒化シリコン層１８の厚さは、０．１μｍ以上１μｍ以下であることが好ましい。上記範囲を下回ると、水分の阻止能が不足するおそれがある。上記範囲を上回ると、製造コストが増大する。 The thickness of the silicon nitride layer 18 is preferably 0.1 μm or more and 1 μm or less. If it falls below the above range, the ability to block water may be insufficient. If it exceeds the above range, the manufacturing cost will increase.
酸化シリコン層１６の厚さ（図２中のｄ１）は、２μｍ以上５μｍ以下であることが好ましい。上記範囲を下回ると、シリコン層１０と配線層２０との間の絶縁耐性が不足するおそれがある。上記範囲を上回ると、製造コストが増大する。 The thickness of the silicon oxide layer 16 (d1 in FIG. 2) is preferably 2 μm or more and 5 μm or less. If it falls below the above range, the dielectric strength between the silicon layer 10 and the wiring layer 20 may be insufficient. If it exceeds the above range, the manufacturing cost will increase.
保護樹脂層２２が窒化シリコン層１８と接する部分の窒化シリコン層１８の厚さ（図２中のｄ３）は、例えば、配線層２０が窒化シリコン層１８に接する部分の厚さ（図２中のｄ２）よりも薄いことが好ましい。言い換えれば、配線層２０が窒化シリコン層１８に接する部分の厚さは、保護樹脂層２２が窒化シリコン層１８と接する部分の窒化シリコン層１８の厚さよりも厚いことが好ましい。配線層２０の下の窒化シリコン層１８を厚くすることで、例えば、配線層２０に含まれる銅（Ｃｕ）のシリコン層１０への拡散を抑制できる。 The thickness of the silicon nitride layer 18 at the portion where the protective resin layer 22 is in contact with the silicon nitride layer 18 (d3 in FIG. 2) is, for example, the thickness of the portion where the wiring layer 20 is in contact with the silicon nitride layer 18 (in FIG. 2). It is preferably thinner than d2). In other words, the thickness of the portion where the wiring layer 20 is in contact with the silicon nitride layer 18 is preferably thicker than the thickness of the portion where the protective resin layer 22 is in contact with the silicon nitride layer 18. By thickening the silicon nitride layer 18 under the wiring layer 20, for example, the diffusion of copper (Cu) contained in the wiring layer 20 into the silicon layer 10 can be suppressed.
以上、実施形態の半導体装置によれば、窒化シリコン層１８を備えることで、信頼性の向上が可能な半導体装置を実現できる。 As described above, according to the semiconductor device of the embodiment, it is possible to realize a semiconductor device capable of improving reliability by providing the silicon nitride layer 18.
実施形態では、半導体層がシリコン層１０である場合を例に説明したが、シリコン以外の半導体で形成される半導体層を用いることも可能である。 In the embodiment, the case where the semiconductor layer is the silicon layer 10 has been described as an example, but a semiconductor layer formed of a semiconductor other than silicon can also be used.
実施形態では、ガラス基板２４とフォトダイオード１０ａとの間に空洞３２が設けられる場合を、例に説明したが、ガラス基板２４とフォトダイオード１０ａとの間に空洞３２を設けない構成とすることも可能である。 In the embodiment, the case where the cavity 32 is provided between the glass substrate 24 and the photodiode 10a has been described as an example, but the configuration may be such that the cavity 32 is not provided between the glass substrate 24 and the photodiode 10a. It is possible.
また、実施形態では、半導体装置が光センサである場合を例に説明したが、光センサ以外の半導体装置にも本発明を適用することが可能である。 Further, in the embodiment, the case where the semiconductor device is an optical sensor has been described as an example, but the present invention can be applied to a semiconductor device other than the optical sensor.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although some embodiments of the present invention have been described, these embodiments are presented as examples and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other embodiments, and various omissions, replacements, and changes can be made without departing from the gist of the invention. For example, the components of one embodiment may be replaced or modified with the components of another embodiment. These embodiments and modifications thereof are included in the scope and gist of the invention, and are also included in the scope of the invention described in the claims and the equivalent scope thereof.
１０ シリコン層（半導体層）
１０ａ フォトダイオード
１０ｂ 貫通孔
１２ 絶縁層
１４ パッド層（第１の導電層）
１６ 酸化シリコン層
１８ 窒化シリコン層
２０ 配線層（第２の導電層）
２２ 保護樹脂層（第１の樹脂層）
２４ ガラス基板（透明基板）
２６ 接着層（第２の樹脂層）
２８ カラーフィルタ
３２ 空洞
１００ 光センサ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面10 Silicon layer (semiconductor layer)
10a Photodiode 10b Through hole 12 Insulation layer 14 Pad layer (first conductive layer)
16 Silicon oxide layer 18 Silicon nitride layer 20 Wiring layer (second conductive layer)
22 Protective resin layer (first resin layer)
24 Glass substrate (transparent substrate)
26 Adhesive layer (second resin layer)
28 Color filter 32 Cavity 100 Optical sensor (semiconductor device)
P1 first surface P2 second surface
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