本発明は、半導体装置及びトリミング方法に関する。 The present invention relates to a semiconductor device and a trimming method.
半導体装置に設けられたアナログ回路のアナログ出力を調整するトリミングに関する技術として以下の技術が知られている。 The following techniques are known as techniques relating to trimming for adjusting the analog output of an analog circuit provided in a semiconductor device.
例えば、特許文献１には、半導体ウエハ上に形成され、半導体試験装置に接続可能なトリミングレジスタ回路及びトリミングレジスタ回路に接続されたトリミング制御回路を備えたトリミング調整回路と、半導体ウエハ上に形成され、トリミング調整回路に接続されたテスト集積回路とを備えた半導体デバイスが記載されている。この半導体デバイスにおいて、トリミングレジスタ回路の内部タイミング及び内部電位が、半導体試験装置から供給される外部信号によって任意の調整値に設定した状態で測定可能とされている。 For example, Patent Document 1 discloses a trimming adjustment circuit that is formed on a semiconductor wafer and includes a trimming register circuit that can be connected to a semiconductor test apparatus and a trimming control circuit that is connected to the trimming register circuit, and a trimming adjustment circuit that is formed on the semiconductor wafer. And a semiconductor device comprising a test integrated circuit connected to a trimming adjustment circuit. In this semiconductor device, the internal timing and internal potential of the trimming register circuit can be measured in a state in which the trimming register circuit is set to an arbitrary adjustment value by an external signal supplied from the semiconductor test apparatus.
半導体装置に設けられたアナログブロック等で、特性の合わせこみを行うために、テスト工程でアナログブロックのトリミングが行われる場合がある。トリミングは、テスタから半導体装置に複数のビットからなるトリミングコードを供給することで行われる。近年では、LSI(large scale integrated circuit)の高精度化に伴い、トリミングコードのビット数が増加する傾向にあり、これに伴ってテストコストが増加する傾向にある。半導体装置のテストコストを削減する手法として、複数の半導体装置のトリミングを並行して行う手法もあるが、特性の異なる複数の半導体装置のトリミングを並行して行うと、テスタ制約を受けて、並行処理による時短効果が減退する。 In some cases, analog blocks are trimmed in a test process in order to match characteristics with an analog block or the like provided in a semiconductor device. Trimming is performed by supplying a trimming code composed of a plurality of bits from the tester to the semiconductor device. In recent years, the number of bits of a trimming code tends to increase as LSI (large scale integrated circuit) increases in accuracy, and the test cost tends to increase accordingly. There is a technique for trimming a plurality of semiconductor devices in parallel as a technique for reducing the test cost of the semiconductor device. However, if a plurality of semiconductor devices having different characteristics are trimmed in parallel, the tester is restricted and the trimming is performed in parallel. Reduces the speed effect of processing.
半導体装置のトリミングは、テスタから半導体装置に複数のビットからなるトリミングコードを供給し、半導体装置の内部に設けられたトリミングレジスタの各々に格納されるビット値を変更することで、アナログブロックの対象端子から出力される電流または電圧等のアナログ出力を変化させ、アナログ出力の大きさが目標値に最も近くなるトリミングコード（以下、ベストコードという）を探索することにより行われる。半導体装置のテストコストを削減するために、ベストコードの探索を複数の半導体装置の各々について並行して行う並列処理が適用される。 Trimming of a semiconductor device is performed by supplying a trimming code consisting of a plurality of bits from a tester to the semiconductor device, and changing the bit value stored in each of the trimming registers provided in the semiconductor device, thereby subjecting the analog block This is done by changing the analog output such as current or voltage output from the terminal and searching for a trimming code (hereinafter referred to as the best code) in which the magnitude of the analog output is closest to the target value. In order to reduce the test cost of the semiconductor device, parallel processing is performed in which the best code search is performed in parallel for each of the plurality of semiconductor devices.
ベストコードの探索を複数の半導体装置の各々について並行して行う手法として、以下の２つが挙げられる。第１の手法は、複数の半導体装置の各々について、全てのトリミングコードを順次供給し、各トリミングコードに対応するアナログ出力を測定し、測定値が目標値に最も近くなるトリミングコードをベストコードとする手法である。この第１の手法のメリットは、複数の半導体装置に対して、同一のトリミングコードを同時に供給することができるので、並列処理に伴うテスタ制約を受けないことが挙げられる。一方、第１の手法のデメリットは、トリミングコードのビット数がｎビットである場合、アナログ出力の測定回数が２ｎ回となるので、トリミングコードのビット数が多いと、ベストコードの探索に要する時間が膨大となることが挙げられる。There are the following two methods for performing the best code search for each of a plurality of semiconductor devices in parallel. In the first method, all the trimming codes are sequentially supplied to each of the plurality of semiconductor devices, the analog output corresponding to each trimming code is measured, and the trimming code whose measured value is closest to the target value is defined as the best code. It is a technique to do. The merit of this first method is that the same trimming code can be supplied to a plurality of semiconductor devices at the same time, so that it is not subject to the tester restrictions associated with parallel processing. On the other hand, the demerit of the first method is that when the number of bits of the trimming code is n bits, the number of analog output measurements is 2n times. The time is enormous.
ベストコードを探索する第２の手法は、複数の半導体装置の各々について、あるトリミングコードを供給し、そのトリミングコードに対応するアナログ出力を測定し、その測定値とトリミング分解能からベストコードを推測する手法である。この第２の手法によるメリットは、全てのトリミングコードについて測定値を得ることが不要となるので、アナログ出力の測定回数を、上記の第１の手法と比較して少なくすることができることである。一方、第２の手法のデメリットは、半導体装置毎に異なるベストコードを探索する処理となるため、テスタ制約を受けて並列処理によるテストコスト削減効果が減退することである。 The second method for searching for the best code is to supply a certain trimming code for each of a plurality of semiconductor devices, measure an analog output corresponding to the trimming code, and estimate the best code from the measured value and the trimming resolution. It is a technique. An advantage of the second method is that it is not necessary to obtain measurement values for all trimming codes, and therefore the number of analog output measurements can be reduced as compared with the first method. On the other hand, the demerit of the second method is that a search for a different best code is performed for each semiconductor device, so that the test cost reduction effect due to parallel processing is reduced due to tester constraints.
本発明は、上記した点に鑑みてなされたものであり、半導体装置のトリミングに要する時間を従来よりも短縮することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to shorten the time required for trimming a semiconductor device as compared with the prior art.
本発明に係る半導体装置は、複数のビットからなるトリミングコードの各ビットに対応してそれぞれ設けられ、前記トリミングコードの対応するビットのビット値を格納する複数のレジスタと、前記複数のレジスタの各々に格納されたビット値に応じたアナログ出力を生成するアナログ回路と、供給される指令に応じて、前記複数のレジスタのうちの一部のレジスタに格納されたビット値の更新を禁止するマスク回路と、を含む。 A semiconductor device according to the present invention is provided corresponding to each bit of a trimming code composed of a plurality of bits, each of a plurality of registers for storing bit values of bits corresponding to the trimming code, and each of the plurality of registers An analog circuit that generates an analog output corresponding to the bit value stored in the mask, and a mask circuit that prohibits updating of the bit value stored in some of the plurality of registers in accordance with a supplied command And including.
本発明に係るトリミング方法は、複数のビットからなるトリミングコードの各ビットに対応してそれぞれ設けられ、前記トリミングコードの対応するビットのビット値を格納する複数のレジスタと、前記複数のレジスタの各々に格納されたビット値に応じたアナログ出力を生成するアナログ回路と、を含む半導体装置の、前記アナログ回路のアナログ出力を調整するトリミング方法であって、前記半導体装置に複数のトリミングコードを順次供給することにより、前記複数のレジスタのうちの一部のレジスタに格納されるビット値を変化させ、ビット値を変化させた各状態について、前記アナログ回路のアナログ出力の測定値を取得する第１のステップと、前記第１のステップにおいて取得された測定値の各々に基づいて、前記一部のレジスタに格納すべきビット値を決定し、決定したビット値を前記一部のレジスタに格納する第２のステップと、前記第２のステップの後に、前記一部のレジスタに格納されたビット値の更新を禁止した状態で前記半導体装置に複数のトリミングコードを順次供給することにより、前記複数のレジスタのうちの他の一部のレジスタに格納されるビット値を変化させ、ビット値を変化させた各状態について、前記アナログ回路におけるアナログ出力の測定値を取得する第３のステップと、前記第３のステップにおいて取得された測定値に基づいて、前記他の一部のレジスタに格納すべきビット値を決定し、決定したビット値を前記他の一部のレジスタに格納する第４のステップと、を含む。 The trimming method according to the present invention is provided corresponding to each bit of a trimming code composed of a plurality of bits, each of a plurality of registers for storing bit values of bits corresponding to the trimming code, and each of the plurality of registers A trimming method for adjusting an analog output of the analog circuit of a semiconductor device including an analog circuit that generates an analog output according to a bit value stored in the semiconductor device, and sequentially supplying a plurality of trimming codes to the semiconductor device By changing the bit value stored in a part of the plurality of registers, the measured value of the analog output of the analog circuit is obtained for each state in which the bit value is changed. And the part of the registration based on each of the measured values obtained in the first step. A second step of determining a bit value to be stored in the partial register, storing the determined bit value in the partial register, and updating of the bit value stored in the partial register after the second step By sequentially supplying a plurality of trimming codes to the semiconductor device in a state in which the bit values are prohibited, the bit values stored in some other registers of the plurality of registers are changed, and the bit values are changed. A third step of obtaining a measured value of the analog output in the analog circuit, and a bit value to be stored in the other part of the register based on the measured value obtained in the third step. And a fourth step of determining and storing the determined bit value in the other partial register.
本発明によれば、半導体装置のトリミングに要する時間を従来よりも短縮することが可能となる。 According to the present invention, it is possible to shorten the time required for trimming a semiconductor device as compared with the prior art.
以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。 Embodiments of the present invention will be described below with reference to the drawings. In the drawings, substantially the same or equivalent components or parts are denoted by the same reference numerals.
図１は、本発明の実施形態に係る半導体装置１０の構成を示すブロック図である。半導体装置１０は、半導体基板上にそれぞれ形成された、入力端子１７、通信インターフェース１１、マスク回路１２、トリミングレジスタ回路１３、フューズ回路１４、選択回路１５、アナログ回路１６及び出力端子１８を含んで構成されている。なお、図１には、アナログ回路１６をトリミングする際に使用されるテスタ２０が、半導体装置１０と共に示されている。 FIG. 1 is a block diagram showing a configuration of a semiconductor device 10 according to an embodiment of the present invention. The semiconductor device 10 includes an input terminal 17, a communication interface 11, a mask circuit 12, a trimming register circuit 13, a fuse circuit 14, a selection circuit 15, an analog circuit 16, and an output terminal 18 that are respectively formed on a semiconductor substrate. Has been. In FIG. 1, a tester 20 used when trimming the analog circuit 16 is shown together with the semiconductor device 10.
図２は、アナログ回路１６及びトリミングレジスタ回路１３の構成の一例を示す図である。なお、図２には、選択回路１５によってトリミングレジスタ回路１３が選択された状態が示されており、フューズ回路１４、選択回路１５及び通信インターフェース１１の図示が省略されている。 FIG. 2 is a diagram illustrating an example of the configuration of the analog circuit 16 and the trimming register circuit 13. FIG. 2 shows a state where the trimming register circuit 13 is selected by the selection circuit 15, and the fuse circuit 14, the selection circuit 15, and the communication interface 11 are not shown.
通信インターフェース１１は、入力端子１７に接続されており、テスタ２０から供給されるトリミングコードを受信する。トリミングコードは、複数のビットからなるビット列で構成されている。トリミングコードのビット数は、アナログ回路１６のトリミング範囲及びトリミング分解能に応じて適宜定められる。 The communication interface 11 is connected to the input terminal 17 and receives the trimming code supplied from the tester 20. The trimming code is composed of a bit string composed of a plurality of bits. The number of bits of the trimming code is appropriately determined according to the trimming range and trimming resolution of the analog circuit 16.
トリミングレジスタ回路１３は、図２に示すように、トリミングコードの各ビットに対応した複数のトリミング用レジスタ３０を含んで構成されている。トリミング用レジスタ３０の各々には、トリミングコードの対応するビットのビット値が格納される。トリミングレジスタ回路１３に含まれるトリミング用レジスタ３０の数は、トリミングコードのビット数、すなわち、アナログ回路１６のトリミング範囲及びトリミング分解能に応じて定められる。 As shown in FIG. 2, the trimming register circuit 13 includes a plurality of trimming registers 30 corresponding to each bit of the trimming code. Each of the trimming registers 30 stores a bit value of a bit corresponding to the trimming code. The number of trimming registers 30 included in the trimming register circuit 13 is determined according to the number of bits of the trimming code, that is, the trimming range and trimming resolution of the analog circuit 16.
アナログ回路１６は、トリミング用レジスタ３０の各々に格納されたビット値に応じたアナログ出力を生成する。すなわち、テスタ２０から供給されるトリミングコードによってアナログ出力の大きさを変化させることが可能である。アナログ回路１６は、例えば、図２に示すように、電源ラインとグランドラインとの間で直列接続された複数の抵抗素子Ｒ０〜Ｒｎと、抵抗素子Ｒ１〜Ｒｎの各々に対応して設けられ、対応する抵抗素子に並列接続された複数のスイッチＳＷ１〜ＳＷｎと、を含んで構成されている。出力端子１８は、抵抗素子Ｒ０とＲ１との接続点に接続されている。 The analog circuit 16 generates an analog output corresponding to the bit value stored in each of the trimming registers 30. That is, the size of the analog output can be changed by the trimming code supplied from the tester 20. For example, as shown in FIG. 2, the analog circuit 16 is provided corresponding to each of a plurality of resistance elements R0 to Rn and resistance elements R1 to Rn connected in series between a power supply line and a ground line. And a plurality of switches SW1 to SWn connected in parallel to the corresponding resistance elements. The output terminal 18 is connected to a connection point between the resistance elements R0 and R1.
トリミング用レジスタ３０の各々は、スイッチＳＷ１〜ＳＷｎの各々に対応している。スイッチＳＷ１〜ＳＷｎの各々は、対応するトリミング用レジスタ３０に格納されたビット値が、例えば“０”のときオフ状態となり、“１”のときオン状態となる。トリミング用レジスタ３０の各々に格納されるビット値に応じて、出力端子１８から出力されるアナログ出力としての出力電圧Ｖｏｕｔの大きさが変化する。 Each of the trimming registers 30 corresponds to each of the switches SW1 to SWn. Each of the switches SW1 to SWn is turned off when the bit value stored in the corresponding trimming register 30 is, for example, “0”, and turned on when the bit value is “1”. The magnitude of the output voltage Vout as an analog output output from the output terminal 18 changes according to the bit value stored in each of the trimming registers 30.
本実施形態において、トリミングコードの上位側のビットを変化させた場合の出力電圧Ｖｏｕｔの変化幅は、トリミングコードの下位側のビットを変化させた場合の出力電圧Ｖｏｕｔの変化幅よりも大きくなるように構成されている。すなわち、トリミングコードのコード値が大きくなる程、出力電圧Ｖｏｕｔの大きさが大きくなるように構成されている。 In this embodiment, the change width of the output voltage Vout when the upper bit of the trimming code is changed is larger than the change width of the output voltage Vout when the lower bit of the trimming code is changed. It is configured. That is, the output voltage Vout increases as the code value of the trimming code increases.
なお、アナログ回路１６は、アナログ出力を生成するいかなる回路であってもよい。例えば、アナログ回路１６は、アナログ出力として電流を出力する回路であってもよく、この場合、半導体装置１０は、アナログ回路１６から出力される出力電流の大きさがトリミングコードに応じて変化するように構成されていてもよい。また、アナログ回路１６は、アナログ出力としてパルス信号を出力する回路であってもよく、この場合、半導体装置１０は、アナログ回路１６から出力されるパルス信号の周波数がトリミングコードに応じて変化するように構成されていてもよい。 The analog circuit 16 may be any circuit that generates an analog output. For example, the analog circuit 16 may be a circuit that outputs a current as an analog output. In this case, the semiconductor device 10 causes the magnitude of the output current output from the analog circuit 16 to change according to the trimming code. It may be configured. Further, the analog circuit 16 may be a circuit that outputs a pulse signal as an analog output. In this case, the semiconductor device 10 causes the frequency of the pulse signal output from the analog circuit 16 to change according to the trimming code. It may be configured.
マスク回路１２は、テスタ２０から供給される指令に基づいて、複数のトリミング用レジスタ３０のうちの一部をマスキングすることにより、マスキングしたレジスタに格納されたビット値の更新を禁止する。マスク回路１２によるマスキング処理は、例えば、マスキング対象のトリミング用レジスタ３０に対するトリミングコードの入力を遮断することにより実現することができる。一方、マスク回路１２によってマスキングされないトリミング用レジスタ３０については、トリミングコードの入力に伴って格納されるビット値が更新される。 The mask circuit 12 masks a part of the plurality of trimming registers 30 based on a command supplied from the tester 20, thereby prohibiting the update of the bit value stored in the masked register. The masking process by the mask circuit 12 can be realized, for example, by blocking the input of the trimming code to the trimming register 30 to be masked. On the other hand, for the trimming register 30 that is not masked by the mask circuit 12, the bit value stored with the input of the trimming code is updated.
本実施形態において、マスク回路１２は、テスタ２０から供給される指令に応じて、トリミングコードの上位側の少なくとも１つのビットに対応するトリミング用レジスタ３０をマスキング対象とする。これにより、トリミングコードの上位側の各ビットが無効化される。 In the present embodiment, the mask circuit 12 sets the trimming register 30 corresponding to at least one bit on the upper side of the trimming code as a masking target in accordance with a command supplied from the tester 20. As a result, the upper bits of the trimming code are invalidated.
例えば、トリミングコードが８ビットからなる場合、マスク回路１２は、８ビットの各々に対応する８つのトリミング用レジスタ３０のうち、テスタ２０から供給される指令に基づいて、例えばトリミングコードの上位４ビットに対応する各トリミング用レジスタ３０をマスキングする。この状態で８ビットのトリミングコードが半導体装置１０に供給されると、マスキングされたトリミングコードの上位４ビットに対応する各トリミング用レジスタ３０においては、供給されたトリミングコードによってビット値が更新されず、既に格納されているビット値が維持される。一方、マスキングされないトリミングコードの下位４ビットに対応する各レジスタにおいては、トリミングコードが供給されることによって格納されるビット値が更新される。アナログ回路１６においては、トリミングコードの下位４ビットに対応するトリミング用レジスタ３０に格納されるビット値の更新に応じたアナログ出力の変化が生じる。 For example, when the trimming code is composed of 8 bits, the mask circuit 12 uses, for example, the upper 4 bits of the trimming code based on a command supplied from the tester 20 out of the 8 trimming registers 30 corresponding to each of 8 bits. Each trimming register 30 corresponding to is masked. When an 8-bit trimming code is supplied to the semiconductor device 10 in this state, the bit value is not updated by the supplied trimming code in each trimming register 30 corresponding to the upper 4 bits of the masked trimming code. , The already stored bit value is maintained. On the other hand, in each register corresponding to the lower 4 bits of the unmasked trimming code, the stored bit value is updated by supplying the trimming code. In the analog circuit 16, an analog output changes in response to the update of the bit value stored in the trimming register 30 corresponding to the lower 4 bits of the trimming code.
マスク回路１２は、例えば、トリミング用レジスタ３０の各々に対応する、複数のマスキング用レジスタ４０（図４Ａ、図４Ｂ参照）を含んで構成されており、マスキング用レジスタ４０に“１"が格納されている場合、対応するトリミング用レジスタ３０がマスキングされた状態となり、マスキング用レジスタ４０に“０"が格納されている場合、対応するトリミング用レジスタ３０がマスキングされない状態となる。 The mask circuit 12 includes, for example, a plurality of masking registers 40 (see FIGS. 4A and 4B) corresponding to each of the trimming registers 30, and “1” is stored in the masking register 40. The corresponding trimming register 30 is masked, and when “0” is stored in the masking register 40, the corresponding trimming register 30 is not masked.
フューズ回路１４は、アナログ回路１６のスイッチＳＷ１〜ＳＷｎの各々に対応して設けられた複数のフューズ（図示せず）を含んで構成されている。換言すれば、フューズ回路１４を構成する複数のフューズは、複数のトリミング用レジスタ３０の各々に対応している。アナログ回路１６のスイッチＳＷ１〜ＳＷｎは、対応するフューズが例えば切断状態にある場合にオフ状態となり、対応するフューズが例えば導通状態にある場合にオン状態となる。すなわち、フューズの切断状態は、トリミング用レジスタ３０に“０”が格納された状態に相当し、フューズの導通状態は、トリミング用レジスタ３０に“１”が格納された状態に相当する。 The fuse circuit 14 includes a plurality of fuses (not shown) provided corresponding to the switches SW <b> 1 to SWn of the analog circuit 16. In other words, the plurality of fuses constituting the fuse circuit 14 correspond to each of the plurality of trimming registers 30. The switches SW1 to SWn of the analog circuit 16 are turned off when the corresponding fuse is in a disconnected state, for example, and are turned on when the corresponding fuse is in a conductive state, for example. That is, the blown state of the fuse corresponds to a state where “0” is stored in the trimming register 30, and the conductive state of the fuse corresponds to a state where “1” is stored in the trimming register 30.
選択回路１５は、外部から供給される選択信号ＳＳＥＬに基づいて、トリミングレジスタ回路１３及びフューズ回路１４のいずれか一方を選択する。選択回路１５によって、トリミングレジスタ回路１３が選択された場合、アナログ回路１６は、トリミング用レジスタ３０に格納されたビット値に応じたアナログ出力を生成する。一方、選択回路１５によって、フューズ回路１４が選択された場合、アナログ回路１６は、フューズ回路１４の各フューズの状態に応じたアナログ出力を生成する。The selection circuit 15 selects one of the trimming register circuit 13 and the fuse circuit 14 based on a selection signalSSEL supplied from the outside. When the trimming register circuit 13 is selected by the selection circuit 15, the analog circuit 16 generates an analog output corresponding to the bit value stored in the trimming register 30. On the other hand, when the fuse circuit 14 is selected by the selection circuit 15, the analog circuit 16 generates an analog output corresponding to the state of each fuse of the fuse circuit 14.
以下に、アナログ回路１６のアナログ出力を調整する、本発明の実施形態に係るトリミング方法について説明する。図３は、本発明の実施形態に係るトリミング方法の一例を示すフローチャートである。 The trimming method according to the embodiment of the present invention for adjusting the analog output of the analog circuit 16 will be described below. FIG. 3 is a flowchart showing an example of the trimming method according to the embodiment of the present invention.
半導体装置１０は、ウエハ状態でテスタ２０にセットされ、複数の半導体装置１０に対して、アナログ回路１６のトリミングが並列処理によって行われる。以下に説明する各処理が実施されている間、選択回路１５は、トリミングレジスタ回路１３を選択する。 The semiconductor device 10 is set on the tester 20 in a wafer state, and trimming of the analog circuit 16 is performed on the plurality of semiconductor devices 10 by parallel processing. While the processes described below are being performed, the selection circuit 15 selects the trimming register circuit 13.
ステップＳ１において、テスタ２０は、トリミングコードの上位ビットを変化させた複数のトリミングコードを、トリミング対象とされる複数の半導体装置１０の各々に供給する。複数の半導体装置１０の各々には、互いに同じトリミングコードが入力される。このとき、全てのトリミング用レジスタ３０は、マスキングされない状態とされる。各半導体装置１０の、上位ビットに対応するトリミング用レジスタ３０に格納されるビット値が、トリミングコードの切り替わりに応じて変化する。アナログ回路１６から出力されるアナログ出力である出力電圧Ｖｏｕｔの大きさは、トリミング用レジスタ３０に格納されるビット値の変化に応じて変化する。テスタ２０は、複数の半導体装置１０の各々について、上位ビットを変化させた複数のトリミングコードの各々に対応する出力電圧Ｖｏｕｔの測定値を順次取得する。なお、テスタ２０から供給されるトリミングコードの下位ビットについては、任意の値とすることができる。トリミングコードの下位ビットの値を例えば“０”に固定してもよい。上記のステップＳ１の処理は、複数の半導体装置１０の各々について並行して（同時進行で）行われる。 In step S1, the tester 20 supplies a plurality of trimming codes obtained by changing the upper bits of the trimming code to each of the plurality of semiconductor devices 10 to be trimmed. The same trimming code is input to each of the plurality of semiconductor devices 10. At this time, all trimming registers 30 are not masked. The bit value stored in the trimming register 30 corresponding to the upper bits of each semiconductor device 10 changes according to the switching of the trimming code. The magnitude of the output voltage Vout, which is an analog output output from the analog circuit 16, changes according to a change in the bit value stored in the trimming register 30. The tester 20 sequentially acquires the measured value of the output voltage Vout corresponding to each of the plurality of trimming codes whose upper bits are changed for each of the plurality of semiconductor devices 10. The lower bits of the trimming code supplied from the tester 20 can be set to an arbitrary value. For example, the value of the lower bits of the trimming code may be fixed to “0”. The process of step S1 is performed in parallel (simultaneously) for each of the plurality of semiconductor devices 10.
図４Ａは、上記したステップＳ１における処理内容の具体例を示す図である。ここでは、テスタ２０から供給されるトリミングコードのビット数が８ビットであり、各半導体装置１０は、トリミングコードの各ビットに対応する８個のトリミング用レジスタ３０（ＴＲＭ［１］〜ＴＲＭ［８］）及び８個のマスキング用レジスタ４０（ＭＳＫ［１］〜ＭＳＫ［８］）を備えているものとする。マスキング用レジスタ４０の各々には、テスタ２０からの指令に基づいて“０”が格納される。これにより、トリミング用レジスタ３０の各々は、マスキングされない状態とされ、各トリミング用レジスタ３０には、テスタ２０から供給されるトリミングコードの対応するビットが格納される。 FIG. 4A is a diagram showing a specific example of the processing content in step S1 described above. Here, the number of bits of the trimming code supplied from the tester 20 is 8 bits, and each semiconductor device 10 has eight trimming registers 30 (TRM [1] to TRM [8] corresponding to each bit of the trimming code. )) And eight masking registers 40 (MSK [1] to MSK [8]). Each masking register 40 stores “0” based on a command from the tester 20. Thus, each trimming register 30 is not masked, and each trimming register 30 stores a bit corresponding to the trimming code supplied from the tester 20.
テスタ２０は、トリミングコードの上位４ビットを“００００”〜“１１１１”まで、１ステップずつ変化させた１６パターンのトリミングコードを各半導体装置１０に略同じタイミングで供給する。なお、ここでは、トリミングコードの下位４ビットは、“００００”に固定されるものとする。 The tester 20 supplies 16 patterns of trimming codes in which the upper 4 bits of the trimming codes are changed step by step from “0000” to “1111” to each semiconductor device 10 at substantially the same timing. Here, the lower 4 bits of the trimming code are fixed to “0000”.
トリミングコードの上位４ビットの変化に応じて、対応するトリミング用レジスタ３０の各々（ＴＲＭ［５］〜ＴＲＭ［８］）に格納されるビット値が変化し、これに伴って出力電圧Ｖｏｕｔが変化する。テスタ２０は、１６パターンのトリミングコードにそれぞれ対応する１６個の出力電圧Ｖｏｕｔの測定値を、複数の半導体装置１０の各々について取得する。 The bit value stored in each of the corresponding trimming registers 30 (TRM [5] to TRM [8]) changes according to the change of the upper 4 bits of the trimming code, and the output voltage Vout changes accordingly. To do. The tester 20 acquires the measurement values of the 16 output voltages Vout respectively corresponding to the 16 patterns of trimming codes for each of the plurality of semiconductor devices 10.
図５Ａは、トリミングコードの上位４ビットを変化させた場合に、テスタ２０によって取得される１６個の測定値Ｍ１〜Ｍ１６の範囲を示す図である。トリミングコードの上位４ビットを変化させることで、図５Ａに示すように、トリミングによる出力電圧Ｖｏｕｔの調整可能範囲の全域に亘り、略均等な間隔で測定値を得ることができる。 FIG. 5A is a diagram illustrating a range of 16 measurement values M1 to M16 acquired by the tester 20 when the upper 4 bits of the trimming code are changed. By changing the upper 4 bits of the trimming code, as shown in FIG. 5A, measurement values can be obtained at substantially equal intervals over the entire adjustable range of the output voltage Vout by trimming.
ステップＳ２において、テスタ２０は、ステップＳ１において各半導体装置１０について取得した測定値のうち、目標値に最も近い測定値に対応するトリミングコードを特定する処理を、複数の半導体装置１０の各々について行い、特定したトリミングコードを、対応する半導体装置１０に供給する。すなわち、ステップＳ１において取得された測定値に基づいて、トリミングコードの上位ビットに対応するトリミング用レジスタ３０に格納すべきビット値が決定され、決定されたビット値が、対応するトリミング用レジスタ３０に格納される。なお、本ステップにおいて、トリミングコードの下位ビットに対応するトリミング用レジスタ３０に格納されるビット値は、任意の値とすることができる。 In step S <b> 2, the tester 20 performs a process for identifying the trimming code corresponding to the measurement value closest to the target value among the measurement values acquired for each semiconductor device 10 in step S <b> 1 for each of the plurality of semiconductor devices 10. Then, the specified trimming code is supplied to the corresponding semiconductor device 10. That is, the bit value to be stored in the trimming register 30 corresponding to the upper bits of the trimming code is determined based on the measurement value acquired in step S1, and the determined bit value is stored in the corresponding trimming register 30. Stored. In this step, the bit value stored in the trimming register 30 corresponding to the lower bits of the trimming code can be an arbitrary value.
ステップＳ３において、テスタ２０は、上位ビットに対応するトリミング用レジスタ３０をマスキングすべく、各半導体装置１０に指令を与える。各半導体装置１０のマスク回路１２は、上記の指令に基づいて、上位ビットに対応するトリミング用レジスタ３０をマスキングすることで、マスキングされたトリミング用レジスタ３０に格納されたビット値の更新を禁止する。続いて、テスタ２０は、トリミングコードの下位ビットを変化させた複数のトリミングコードを、複数の半導体装置１０の各々に供給する。複数の半導体装置１０の各々には、互いに同じトリミングコードが入力される。トリミングコードの上位ビットに対応するトリミング用レジスタ３０の各々は、マスク回路１２によってマスキングされているので、上記のステップＳ２において格納されたビット値が、更新されず、そのまま維持される。一方、各半導体装置１０の、下位ビットに対応するトリミング用レジスタ３０に格納されるビット値は、トリミングコードの切り替わりに応じて変化する。アナログ回路１６から出力される出力電圧Ｖｏｕｔの大きさは、トリミングコードの下位ビットに対応するトリミング用レジスタ３０に格納されるビット値の変化に応じて変化する。テスタ２０は、複数の半導体装置１０の各々について、下位ビットを変化させた複数のトリミングコードの各々に対応する複数の出力電圧Ｖｏｕｔの測定値を順次取得する。なお、トリミングコードの上位ビットに対応するトリミング用レジスタ３０は、マスク回路によってマスキングされているので、テスタ２０から供給されるトリミングコードの上位ビットについては、任意の値とすることができる。上記のステップＳ３の処理は、複数の半導体装置１０の各々について並行して（同時進行で）行われる。 In step S3, the tester 20 gives a command to each semiconductor device 10 to mask the trimming register 30 corresponding to the upper bits. The mask circuit 12 of each semiconductor device 10 prohibits the update of the bit value stored in the masked trimming register 30 by masking the trimming register 30 corresponding to the upper bits based on the above-described command. . Subsequently, the tester 20 supplies a plurality of trimming codes obtained by changing the lower bits of the trimming code to each of the plurality of semiconductor devices 10. The same trimming code is input to each of the plurality of semiconductor devices 10. Since each of the trimming registers 30 corresponding to the upper bits of the trimming code is masked by the mask circuit 12, the bit value stored in the above step S2 is not updated and is maintained as it is. On the other hand, the bit value stored in the trimming register 30 corresponding to the lower bit of each semiconductor device 10 changes according to the switching of the trimming code. The magnitude of the output voltage Vout output from the analog circuit 16 changes according to the change in the bit value stored in the trimming register 30 corresponding to the lower bits of the trimming code. The tester 20 sequentially acquires the measurement values of the plurality of output voltages Vout corresponding to each of the plurality of trimming codes whose lower bits are changed for each of the plurality of semiconductor devices 10. Since the trimming register 30 corresponding to the upper bits of the trimming code is masked by the mask circuit, the upper bits of the trimming code supplied from the tester 20 can be set to an arbitrary value. The process in step S3 is performed in parallel (simultaneously) for each of the plurality of semiconductor devices 10.
図４Ｂは、上記したステップＳ２及びＳ３における処理内容の具体例を示す図である。ステップＳ１において取得されたアナログ出力の測定値に基づいて、トリミングコードの上位ビットに対応するトリミング用レジスタ３０（ＴＲＭ［５］〜ＴＲＭ［８］）に格納すべきビット値（“＃＃＃＃”）が決定され、決定されたビット値（“＃＃＃＃”）が、対応するトリミング用レジスタ３０（ＴＲＭ［５］〜ＴＲＭ［８］）に格納される。続いて、トリミングコードの上位４ビットに対応するマスキング用レジスタ４０の各々（ＭＳＫ［５］〜ＭＳＫ［８］）に、テスタ２０からの指令に基づいて“１”が格納される。これにより、トリミングコードの上位４ビットに対応するトリミング用レジスタ３０の各々（ＴＲＭ［５］〜ＴＲＭ［８］）がマスキングされ、マスキングされたトリミング用レジスタ３０の各々に格納されたビット値（“＃＃＃＃”）の更新が禁止される。 FIG. 4B is a diagram showing a specific example of processing contents in the above-described steps S2 and S3. Based on the measured value of the analog output acquired in step S1, the bit value (“####” to be stored in the trimming register 30 (TRM [5] to TRM [8]) corresponding to the upper bits of the trimming code. ")" Is determined, and the determined bit value ("####") is stored in the corresponding trimming register 30 (TRM [5] to TRM [8]). Subsequently, “1” is stored in each of the masking registers 40 (MSK [5] to MSK [8]) corresponding to the upper 4 bits of the trimming code based on a command from the tester 20. As a result, each of the trimming registers 30 (TRM [5] to TRM [8]) corresponding to the upper 4 bits of the trimming code is masked, and the bit value ("" stored in each of the masked trimming registers 30) is masked. #### ") is prohibited from being updated.
続いてテスタ２０は、トリミングコードの下位４ビットを“００００”〜“１１１１”まで、１ステップずつ変化させた１６パターンのトリミングコードを各半導体装置１０に供給する。トリミングコードの上位４ビットに対応するトリミング用レジスタ３０の各々（ＴＲＭ［５］〜ＴＲＭ［８］）は、マスク回路１２によってマスキングされているので、これらのトリミング用レジスタ３０に既に格納されているビット値（“＃＃＃＃”）は、維持される。トリミングコードの下位４ビットの変化に応じて、対応する各トリミング用レジスタ３０（ＴＲＭ［１］〜ＴＲＭ［４］）に格納されるビット値が変化し、これに伴って出力電圧Ｖｏｕｔが変化する。テスタ２０は、１６パターンのトリミングコードに対応する１６個の出力電圧Ｖｏｕｔの測定値を、複数の半導体装置１０の各々について取得する。 Subsequently, the tester 20 supplies each semiconductor device 10 with 16 patterns of trimming codes in which the lower 4 bits of the trimming codes are changed step by step from “0000” to “1111”. Since each of the trimming registers 30 (TRM [5] to TRM [8]) corresponding to the upper 4 bits of the trimming code is masked by the mask circuit 12, it is already stored in these trimming registers 30. The bit value (“####”) is maintained. The bit value stored in each corresponding trimming register 30 (TRM [1] to TRM [4]) changes according to the change of the lower 4 bits of the trimming code, and the output voltage Vout changes accordingly. . The tester 20 acquires the measurement values of the 16 output voltages Vout corresponding to the 16 patterns of trimming codes for each of the plurality of semiconductor devices 10.
図５Ｂは、トリミングコードの上位４ビットに対応するトリミング用レジスタ３０の各々をマスキングした状態で、トリミングコードの下位４ビットを変化させた場合に、テスタ２０によって取得される１６個の測定値Ｍ１７〜Ｍ３２の範囲を示す図である。図５Ｂには、トリミングコードの上位４ビットを変化させた１６パターンのトリミングコードを半導体装置１０の各々に供給することにより取得される測定値Ｍ１〜Ｍ１６のうち、測定値Ｍ２が、出力電圧Ｖｏｕｔの目標値に最も近く、測定値Ｍ２に対応するトリミングコードの上位４ビットの値が、対応するトリミング用レジスタ３０に格納され、当該トリミング用レジスタ３０がマスキングされている場合が例示されている。この場合、トリミングコードの下位４ビットを変化させることで、図５Ｂに示すように、測定値Ｍ２と測定値Ｍ３の間の範囲で測定値Ｍ１７〜Ｍ３２が取得される。 FIG. 5B shows 16 measured values M17 obtained by the tester 20 when the lower 4 bits of the trimming code are changed in a state where each of the trimming registers 30 corresponding to the upper 4 bits of the trimming code is masked. It is a figure which shows the range of -M32. In FIG. 5B, among the measured values M1 to M16 obtained by supplying 16 patterns of trimming codes in which the upper 4 bits of the trimming code are changed to each of the semiconductor devices 10, the measured value M2 is the output voltage Vout. In this example, the value of the upper 4 bits of the trimming code corresponding to the measured value M2 is stored in the corresponding trimming register 30 and the trimming register 30 is masked. In this case, by changing the lower 4 bits of the trimming code, the measurement values M17 to M32 are acquired in the range between the measurement value M2 and the measurement value M3 as shown in FIG. 5B.
ステップＳ４において、テスタ２０は、ステップＳ３において各半導体装置１０について取得した測定値のうち、目標値に最も近い測定値に対応するトリミングコードを特定する処理を、複数の半導体装置１０の各々について行い、特定したトリミングコードを、対応する半導体装置１０に供給する。すなわち、ステップＳ３において取得された測定値に基づいて、トリミングコードの下位ビットに対応するトリミング用レジスタ３０に格納すべきビット値が決定され、決定されたビット値が、対応するトリミング用レジスタ３０に格納される。例えば、図５Ｂに示すように、測定値Ｍ１７〜Ｍ３２のうち、測定値Ｍ１９が目標値に最も近い場合、測定値Ｍ１９に対応するトリミングコードの下位４ビットが、対応するトリミング用レジスタ３０に格納される。 In step S <b> 4, the tester 20 performs, for each of the plurality of semiconductor devices 10, the process of identifying the trimming code corresponding to the measurement value closest to the target value among the measurement values acquired for each semiconductor device 10 in step S <b> 3. Then, the specified trimming code is supplied to the corresponding semiconductor device 10. That is, the bit value to be stored in the trimming register 30 corresponding to the lower bits of the trimming code is determined based on the measurement value acquired in step S3, and the determined bit value is stored in the corresponding trimming register 30. Stored. For example, as shown in FIG. 5B, when the measured value M19 is the closest to the target value among the measured values M17 to M32, the lower 4 bits of the trimming code corresponding to the measured value M19 are stored in the corresponding trimming register 30. Is done.
以上の各処理により、複数の半導体装置１０の各々のトリミング用レジスタ３０に、ベストコードが書き込まれ、出力電圧Ｖｏｕｔが目標値に最も近づくように調整される。その後、トリミング用レジスタ３０にベストコードが書き込まれた状態に相当する状態をフューズ回路１４において形成するべく、フューズ回路１４を構成する複数のフューズが選択的に切断される。換言すれば、ステップＳ２において決定されたトリミングコードの上位ビットの最適値及びステップＳ４において決定されたトリミングコードの下位ビットの最適値に基づいてフューズ回路１４を構成する複数のフューズが選択的に切断される。 Through the above processes, the best code is written in each trimming register 30 of the plurality of semiconductor devices 10, and the output voltage Vout is adjusted to be closest to the target value. Thereafter, a plurality of fuses constituting the fuse circuit 14 are selectively cut to form a state corresponding to the state in which the best code is written in the trimming register 30 in the fuse circuit 14. In other words, a plurality of fuses constituting the fuse circuit 14 are selectively cut based on the optimum value of the upper bits of the trimming code determined in step S2 and the optimum value of the lower bits of the trimming code determined in step S4. Is done.
上記のように、本発明の実施形態に係るトリミング方法では、はじめに、トリミングコードの上位ビットを変化させてアナログ出力の測定値を得ることで、ベストコードの大まかな探索を行い、上位ビットの最適値を、上位ビットに対応するトリミング用レジスタ３０に格納し、その後、トリミングコードの上位ビットに対応するトリミング用レジスタ３０をマスキングした状態で、トリミングコードの下位ビットを変化させてアナログ出力の測定値を得ることで、ベストコードの緻密な探索を行う。このようなトリミング方法によれば、トリミングコードの全パターンを半導体装置１０に順次供給してベストコードを探索する従来の方法と比較して、アナログ出力を測定する回数を削減することができる。例えば、トリミングコードのビット数が８ビットである場合、上記従来の方法では、アナログ出力の測定回数は合計２５６回となるのに対し、本発明の実施形態に係るトリミング方法によれば、アナログ出力の測定回数は合計３２回となる。 As described above, in the trimming method according to the embodiment of the present invention, first, a rough search of the best code is performed by changing the upper bits of the trimming code to obtain the measured value of the analog output, and the optimum of the upper bits. The value is stored in the trimming register 30 corresponding to the upper bits, and then the lower bits of the trimming code are changed in a state where the trimming register 30 corresponding to the upper bits of the trimming code is masked. To get an accurate search for the best code. According to such a trimming method, the number of times of analog output measurement can be reduced as compared with the conventional method in which all patterns of trimming codes are sequentially supplied to the semiconductor device 10 to search for the best code. For example, when the number of bits of the trimming code is 8 bits, in the above-described conventional method, the total number of measurement of analog output is 256, whereas according to the trimming method according to the embodiment of the present invention, the analog output The total number of measurements is 32.
更に、本発明の実施形態に係るトリミング方法によれば、トリミングコードの下位ビットを変化させてアナログ出力の測定値を得ることでベストコードの緻密な探索を行う際に、トリミングコードの上位ビットに対応するトリミング用レジスタ３０がマスキングされるので、複数の半導体装置１０の各々に対して共通のトリミングコードを供給することができる。これにより、複数の半導体装置のトリミングを並列処理によって行う場合のテスタ制約を最小限に抑えることができる。従って、本実施形態に係る半導体装置及びトリミング方法によれば、トリミングの並列処理数が増加しても処理時間のオーバーヘッドを最小限に抑えることができ、半導体装置のトリミングに要する時間を従来よりも短縮することが可能となる。 Furthermore, according to the trimming method according to the embodiment of the present invention, when performing a precise search of the best code by changing the lower bits of the trimming code to obtain the measurement value of the analog output, the upper bits of the trimming code are used. Since the corresponding trimming register 30 is masked, a common trimming code can be supplied to each of the plurality of semiconductor devices 10. As a result, it is possible to minimize tester restrictions when trimming a plurality of semiconductor devices by parallel processing. Therefore, according to the semiconductor device and the trimming method according to the present embodiment, the overhead of processing time can be minimized even when the number of parallel processes of trimming increases, and the time required for trimming of the semiconductor device can be reduced as compared with the prior art. It can be shortened.
なお、本実施形態では、トリミング対象とされるアナログ回路１６が１つである場合を例示したが、トリミング対象とされる複数のアナログ回路１６が、半導体装置１０に設けられていてもよい。 In the present embodiment, the case where there is one analog circuit 16 to be trimmed is exemplified, but a plurality of analog circuits 16 to be trimmed may be provided in the semiconductor device 10.
１０ 半導体装置
１１ 通信インターフェース
１２ マスク回路
１３ トリミングレジスタ回路
１４ フューズ回路
１６ アナログ回路
２０ テスタ
３０ トリミング用レジスタ
４０ マスキング用レジスタDESCRIPTION OF SYMBOLS 10 Semiconductor device 11 Communication interface 12 Mask circuit 13 Trimming register circuit 14 Fuse circuit 16 Analog circuit 20 Tester 30 Trimming register 40 Masking register
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017135055AJP6841732B2 (en) | 2017-07-10 | 2017-07-10 | Semiconductor device and trimming method |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017135055AJP6841732B2 (en) | 2017-07-10 | 2017-07-10 | Semiconductor device and trimming method |
| Publication Number | Publication Date |
|---|---|
| JP2019016752Atrue JP2019016752A (en) | 2019-01-31 |
| JP6841732B2 JP6841732B2 (en) | 2021-03-10 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017135055AActiveJP6841732B2 (en) | 2017-07-10 | 2017-07-10 | Semiconductor device and trimming method |
| Country | Link |
|---|---|
| JP (1) | JP6841732B2 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000341119A (en)* | 1999-05-31 | 2000-12-08 | Nec Corp | Clock oscillation circuit |
| JP2003086700A (en)* | 2001-09-14 | 2003-03-20 | Mitsubishi Electric Corp | Semiconductor device |
| JP2003110029A (en)* | 2001-06-27 | 2003-04-11 | Fuji Electric Co Ltd | Semiconductor device, its trimming method and data storage circuit |
| JP2007172766A (en)* | 2005-12-22 | 2007-07-05 | Matsushita Electric Ind Co Ltd | Semiconductor leak current detector, leak current measuring method, semiconductor leak current detector with voltage trimming function, reference voltage trimming method, and semiconductor integrated circuit thereof |
| JP2008112777A (en)* | 2006-10-30 | 2008-05-15 | Sharp Corp | Method for setting resistance value in device having weighted resistance circuit |
| JP2013004654A (en)* | 2011-06-15 | 2013-01-07 | Renesas Electronics Corp | Semiconductor integrated device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000341119A (en)* | 1999-05-31 | 2000-12-08 | Nec Corp | Clock oscillation circuit |
| JP2003110029A (en)* | 2001-06-27 | 2003-04-11 | Fuji Electric Co Ltd | Semiconductor device, its trimming method and data storage circuit |
| JP2003086700A (en)* | 2001-09-14 | 2003-03-20 | Mitsubishi Electric Corp | Semiconductor device |
| JP2007172766A (en)* | 2005-12-22 | 2007-07-05 | Matsushita Electric Ind Co Ltd | Semiconductor leak current detector, leak current measuring method, semiconductor leak current detector with voltage trimming function, reference voltage trimming method, and semiconductor integrated circuit thereof |
| JP2008112777A (en)* | 2006-10-30 | 2008-05-15 | Sharp Corp | Method for setting resistance value in device having weighted resistance circuit |
| JP2013004654A (en)* | 2011-06-15 | 2013-01-07 | Renesas Electronics Corp | Semiconductor integrated device |
| Publication number | Publication date |
|---|---|
| JP6841732B2 (en) | 2021-03-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination | Free format text:JAPANESE INTERMEDIATE CODE: A621 Effective date:20200331 | |
| A977 | Report on retrieval | Free format text:JAPANESE INTERMEDIATE CODE: A971007 Effective date:20201112 | |
| A131 | Notification of reasons for refusal | Free format text:JAPANESE INTERMEDIATE CODE: A131 Effective date:20201124 | |
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) | Free format text:JAPANESE INTERMEDIATE CODE: A61 Effective date:20210218 | |
| R150 | Certificate of patent or registration of utility model | Ref document number:6841732 Country of ref document:JP Free format text:JAPANESE INTERMEDIATE CODE: R150 |