JP2018200951A - Semiconductor device, memory device, and manufacturing method of semiconductor device - Google Patents

Abstract

Translated fromJapanese

【課題】複数の電極対の抵抗を容易に異ならせること。【解決手段】複数の電極２２を有する半導体チップ１０と、複数の電極２２と複数の電極対７０を形成する複数の電極４２を有する半導体チップ３０と、半導体チップ１０の複数の電極２２が設けられた面と半導体チップ３０の複数の電極４２が設けられた面との間に挟まれ、金属ナノ粒子５２を含有する中間膜５０と、を備え、複数の電極対７０のうちの電極対７０ａは金属ナノ粒子５２を構成する金属原子５４で形成されたデンドライト構造体５６ａで接続され、電極対７０ｂ、７０ｃはデンドライト構造体５６で接続されていない又は電極対７０ａを接続するデンドライト構造体５６ａとは異なる太さのデンドライト構造体５６ｂで接続されている、半導体装置。【選択図】図１PROBLEM TO BE SOLVED: To easily make different resistances of a plurality of electrode pairs. SOLUTION: A semiconductor chip 10 having a plurality of electrodes 22, a semiconductor chip 30 having a plurality of electrodes 42 forming a plurality of electrode 22s and a plurality of electrode pairs 70, and a plurality of electrodes 22 of the semiconductor chip 10 are provided. An interlayer film 50 containing metal nanoparticles 52, which is sandwiched between a surface and a surface provided with a plurality of electrodes 42 of the semiconductor chip 30, is provided, and the electrode pair 70a of the plurality of electrode pairs 70 is provided. The electrode pairs 70b and 70c are connected by a dendrite structure 56a formed of metal atoms 54 constituting the metal nanoparticles 52, and the electrode pairs 70b and 70c are not connected by the dendrite structure 56 or are connected to the electrode pairs 70a. A semiconductor device connected by a dendrite structure 56b having a different thickness. [Selection diagram] Fig. 1

Description

Translated fromJapanese

本発明は、半導体装置、記憶装置、及び半導体装置の製造方法に関する。  The present invention relates to a semiconductor device, a memory device, and a method for manufacturing a semiconductor device.

第１部品の第１電極と第２部品の第２電極とを導通させる様々な方法が知られている。例えば、第１部品の第１電極と第２部品の第２電極の間に導電性微粒子を含有する絶縁性接着剤を配置する。そして、第１電極と第２電極の間に電圧を印加して導電性微粒子を電極近傍に集めた後に第１電極と第２電極で導電性微粒子を挟みつけることで、第１電極と第２電極を導通させる方法が知られている（例えば、特許文献１）。例えば、第１部品の第１電極と第２部品の第２電極の間に導電性フィラーを含有する樹脂を配置する。そして、第１電極と第２電極の間に電圧を印加して導電性フィラーを電極近傍に集めた後に導電性フィラーを溶融させて導通部を形成することで、第１電極と第２電極を導通させる方法が知られている（例えば、特許文献２）。  Various methods are known for conducting the first electrode of the first part and the second electrode of the second part. For example, an insulating adhesive containing conductive fine particles is disposed between the first electrode of the first component and the second electrode of the second component. Then, by applying a voltage between the first electrode and the second electrode to collect the conductive fine particles in the vicinity of the electrode, the first electrode and the second electrode are sandwiched between the first electrode and the second electrode. A method for conducting electrodes is known (for example, Patent Document 1). For example, a resin containing a conductive filler is disposed between the first electrode of the first component and the second electrode of the second component. Then, a voltage is applied between the first electrode and the second electrode to collect the conductive filler in the vicinity of the electrode, and then the conductive filler is melted to form a conductive portion, whereby the first electrode and the second electrode are formed. A method of conducting is known (for example, Patent Document 2).

特開平３−６１３１５号公報Japanese Patent Laid-Open No. 3-61315特開２０１０−２５８０３０号公報JP 2010-258030 A

特許文献１及び特許文献２では、複数の電極対は同じように接続されているため、複数の電極対の抵抗は同程度になっている。しかしながら、複数の電極対の抵抗を異ならせることが望まれることがある。  InPatent Document 1 andPatent Document 2, since the plurality of electrode pairs are connected in the same manner, the resistance of the plurality of electrode pairs is approximately the same. However, it may be desirable to vary the resistance of the plurality of electrode pairs.

１つの側面では、複数の電極対の抵抗を容易に異ならせることを目的とする。  An object of one aspect is to easily vary the resistance of a plurality of electrode pairs.

１つの態様では、半導体装置は、複数の第１電極を有する第１半導体チップと、前記複数の第１電極と複数の電極対を形成する複数の第２電極を有する第２半導体チップと、前記第１半導体チップの前記複数の第１電極が設けられた面と前記第２半導体チップの前記複数の第２電極が設けられた面との間に挟まれ、金属粒子を含有する中間膜と、を備え、前記複数の電極対のうちの第１電極対は前記金属粒子を構成する金属で形成されたデンドライト構造体で接続され、第２電極対は前記デンドライト構造体で接続されていない又は前記第１電極対を接続する前記デンドライト構造体とは異なる太さの前記デンドライト構造体で接続されている。  In one aspect, a semiconductor device includes: a first semiconductor chip having a plurality of first electrodes; a second semiconductor chip having a plurality of second electrodes forming a plurality of electrode pairs with the plurality of first electrodes; An intermediate film containing metal particles sandwiched between a surface of the first semiconductor chip provided with the plurality of first electrodes and a surface of the second semiconductor chip provided with the plurality of second electrodes; A first electrode pair of the plurality of electrode pairs is connected by a dendrite structure formed of a metal constituting the metal particles, and a second electrode pair is not connected by the dendrite structure, or The dendrite structures having a thickness different from that of the dendrite structures connecting the first electrode pairs are connected.

１つの態様では、記憶装置は、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交差位置に配置された複数のメモリセルと、を備え、前記複数のメモリセルは、前記複数のワード線及び前記複数のビット線にそれぞれ接続する第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、金属粒子を含有する中間膜と、を備え、前記複数のワード線及び前記複数のビット線によって前記第１電極と前記第２電極の間に電圧が印加されることで前記第１電極と前記第２電極が前記金属粒子を構成する金属で形成されたデンドライト構造体で接続される。  In one aspect, a memory device includes a plurality of word lines, a plurality of bit lines, and a plurality of memory cells arranged at intersections of the plurality of word lines and the plurality of bit lines, The memory cell includes a first electrode and a second electrode that are connected to the plurality of word lines and the plurality of bit lines, respectively, and a metal particle that is provided between the first electrode and the second electrode. An intermediate film, and a voltage is applied between the first electrode and the second electrode by the plurality of word lines and the plurality of bit lines so that the first electrode and the second electrode are the metal. They are connected by a dendrite structure formed of metal constituting the particles.

１つの態様では、半導体装置の製造方法は、複数の第１電極を有する第１半導体チップの前記複数の第１電極が設けられた面と、複数の第２電極を有する第２半導体チップの前記複数の第２電極が設けられた面と、で金属粒子を含有する中間膜を挟む工程と、前記中間膜を挟む工程の後、前記複数の第１電極と前記複数の第２電極とで形成される複数の電極対のうちの少なくとも２つの電極対に異なる大きさの電圧を印加する工程と、を備える。  In one aspect, a method for manufacturing a semiconductor device includes a surface of a first semiconductor chip having a plurality of first electrodes, the surface of the first semiconductor chip being provided, and the second semiconductor chip having a plurality of second electrodes. Formed by the plurality of first electrodes and the plurality of second electrodes after the step of sandwiching the intermediate film containing metal particles between the surface provided with the plurality of second electrodes and the step of sandwiching the intermediate film Applying a voltage having a different magnitude to at least two of the plurality of electrode pairs.

１つの側面として、複数の電極対の抵抗を容易に異ならせることができる。  As one aspect, the resistance of a plurality of electrode pairs can be easily varied.

図１は実施例１に係る半導体装置の断面図である。FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment.図２（ａ）から図２（ｄ）は電極対がデンドライト構造体で接続されるメカニズムを説明する図である。FIG. 2A to FIG. 2D are diagrams illustrating a mechanism in which electrode pairs are connected by a dendrite structure.図３（ａ）から図３（ｃ）は実施例１に係る半導体装置の製造方法を示す断面図（その１）である。FIG. 3A to FIG. 3C are cross-sectional views (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment.図４（ａ）及び図４（ｂ）は実施例１に係る半導体装置の製造方法を示す断面図（その２）である。4A and 4B are cross-sectional views (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment.図５は実施例１の半導体装置を動作させることによるデンドライト構造体の変化を説明する図である。FIG. 5 is a diagram for explaining a change in the dendrite structure due to the operation of the semiconductor device of the first embodiment.図６は比較例に係る半導体装置の断面図である。FIG. 6 is a cross-sectional view of a semiconductor device according to a comparative example.図７（ａ）は実施例２に係る記憶装置を示す図、図７（ｂ）は図７（ａ）のＡ−Ａ間の断面図である。FIG. 7A is a diagram illustrating the storage device according to the second embodiment, and FIG. 7B is a cross-sectional view taken along the line A-A in FIG.図８（ａ）から図８（ｃ）は実施例２に係る記憶装置の書き込み動作を説明する図である。FIG. 8A to FIG. 8C are diagrams for explaining the write operation of the storage device according to the second embodiment.図９（ａ）及び図９（ｂ）は実施例２に係る記憶装置の書き換え動作を説明する図である。FIG. 9A and FIG. 9B are diagrams for explaining the rewrite operation of the storage device according to the second embodiment.

以下、図面を参照して、本発明の実施例について説明する。  Embodiments of the present invention will be described below with reference to the drawings.

図１は、実施例１に係る半導体装置１００の断面図である。図１のように、実施例１の半導体装置１００は、半導体チップ１０、半導体チップ３０、及び中間膜５０、を備える。  FIG. 1 is a cross-sectional view of thesemiconductor device 100 according to the first embodiment. As illustrated in FIG. 1, thesemiconductor device 100 according to the first embodiment includes asemiconductor chip 10, asemiconductor chip 30, and anintermediate film 50.

半導体チップ１０は、基板１２と絶縁膜１４を有し、例えばＬＳＩ（Large Scale Integration）などのＩＣ（Integrated Circuit）チップである。基板１２は、例えばシリコン（Ｓｉ）基板であり、１又は複数のトランジスタなどを含む複数の半導体素子１６が形成されている。絶縁膜１４は、基板１２の半導体素子１６が形成された側の面に設けられている。絶縁膜１４内には、複数の配線層１８、複数のビア配線２０、及び複数の電極２２が設けられている。半導体素子１６は、配線層１８及びビア配線２０を介して、電極２２に接続されている。電極２２は、絶縁膜１４の中間膜５０が固着した面に露出している。  Thesemiconductor chip 10 includes asubstrate 12 and aninsulating film 14, and is an IC (Integrated Circuit) chip such as an LSI (Large Scale Integration). Thesubstrate 12 is, for example, a silicon (Si) substrate, and a plurality ofsemiconductor elements 16 including one or a plurality of transistors are formed. Theinsulating film 14 is provided on the surface of thesubstrate 12 on which thesemiconductor element 16 is formed. In theinsulating film 14, a plurality ofwiring layers 18, a plurality of viawirings 20, and a plurality ofelectrodes 22 are provided. Thesemiconductor element 16 is connected to theelectrode 22 through thewiring layer 18 and thevia wiring 20. Theelectrode 22 is exposed on the surface of theinsulating film 14 to which theintermediate film 50 is fixed.

絶縁膜１４は、例えば酸化シリコン（ＳｉＯ_２）膜などの無機絶縁膜であるが、樹脂膜などの有機絶縁膜であってもよい。配線層１８、ビア配線２０、及び電極２２は、例えば銅（Ｃｕ）などの金属で形成されている。Theinsulating film 14 is an inorganic insulating film such as a silicon oxide (SiO₂ ) film, but may be an organic insulating film such as a resin film. Thewiring layer 18, thevia wiring 20, and theelectrode 22 are formed of a metal such as copper (Cu), for example.

半導体チップ３０は、基板３２と絶縁膜３４を有し、例えばＬＳＩなどのＩＣチップである。基板３２は、例えばシリコン（Ｓｉ）基板であり、１又は複数のトランジスタなどを含む複数の半導体素子３６が形成されている。絶縁膜３４は、基板３２の半導体素子３６が形成された側の面に設けられている。絶縁膜３４内には、複数の配線層３８、複数のビア配線４０、及び複数の電極４２が設けられている。半導体素子３６は、配線層３８及びビア配線４０を介して、電極４２に接続されている。電極４２は、絶縁膜３４の中間膜５０が固着した面に露出している。  Thesemiconductor chip 30 includes asubstrate 32 and aninsulating film 34, and is, for example, an IC chip such as an LSI. Thesubstrate 32 is, for example, a silicon (Si) substrate, and a plurality ofsemiconductor elements 36 including one or a plurality of transistors are formed. Theinsulating film 34 is provided on the surface of thesubstrate 32 on which thesemiconductor element 36 is formed. In theinsulating film 34, a plurality ofwiring layers 38, a plurality of viawirings 40, and a plurality ofelectrodes 42 are provided. Thesemiconductor element 36 is connected to theelectrode 42 through thewiring layer 38 and thevia wiring 40. Theelectrode 42 is exposed on the surface of theinsulating film 34 to which theintermediate film 50 is fixed.

絶縁膜３４は、例えば酸化シリコン（ＳｉＯ_２）膜などの無機絶縁膜であるが、樹脂膜などの有機絶縁膜であってもよい。配線層３８、ビア配線４０、及び電極４２は、例えば銅（Ｃｕ）などの金属で形成されている。Theinsulating film 34 is an inorganic insulating film such as a silicon oxide (SiO₂ ) film, but may be an organic insulating film such as a resin film. Thewiring layer 38, thevia wiring 40, and theelectrode 42 are formed of a metal such as copper (Cu), for example.

中間膜５０は、半導体チップ１０の複数の電極２２が形成された面と半導体チップ３０の複数の電極４２が形成された面との間に挟まれて設けられ、半導体チップ１０と半導体チップ３０とを接着させている。中間膜５０は、樹脂膜などの有機系接着剤からなり、例えばＢＣＢ（Benzocyclobutene）膜である。なお、中間膜５０は、無機膜であってもよい。中間膜５０は、内部に金属ナノ粒子５２を含有する。金属ナノ粒子５２の大きさは、例えば数ｎｍ〜数十ｎｍである。  Theintermediate film 50 is provided between the surface of thesemiconductor chip 10 where the plurality ofelectrodes 22 are formed and the surface of thesemiconductor chip 30 where the plurality ofelectrodes 42 are formed. Is adhered. Theintermediate film 50 is made of an organic adhesive such as a resin film, and is, for example, a BCB (Benzocyclobutene) film. Theintermediate film 50 may be an inorganic film. Theintermediate film 50 containsmetal nanoparticles 52 inside. The size of themetal nanoparticles 52 is, for example, several nm to several tens of nm.

半導体チップ１０の電極２２と半導体チップ３０の電極４２とが対となって複数の電極対７０が形成されている。複数の電極対７０は、中間膜５０に含まれる金属ナノ粒子５２を構成する金属原子５４が樹枝状晶の金属組織として成長したデンドライト構造体５６によって接続される。ここで、電極対７０がデンドライト構造体５６で接続されるメカニズムを説明する。  Theelectrode 22 of thesemiconductor chip 10 and theelectrode 42 of thesemiconductor chip 30 are paired to form a plurality ofelectrode pairs 70. The plurality ofelectrode pairs 70 are connected by adendrite structure 56 in whichmetal atoms 54 constituting themetal nanoparticles 52 included in theintermediate film 50 are grown as a dendritic metal structure. Here, a mechanism in which theelectrode pair 70 is connected by thedendrite structure 56 will be described.

図２（ａ）から図２（ｄ）は、電極対７０がデンドライト構造体５６で接続されるメカニズムを説明する図である。図２（ａ）及び図２（ｂ）のように、水分と金属ナノ粒子５２が存在する中間膜５０では金属ナノ粒子５２を構成する金属原子が金属イオン５８として抜け出して水酸化物イオン６０と結合して水酸化物を形成する。金属原子は水酸化物から分離し易いため、電極対７０に電位差（例えば電極２２が陰極、電極４２が陽極）が生じていると、金属イオン５８は陰極である電極２２側に引き寄せられるようになる。このように、金属ナノ粒子５２を含有する中間膜５０は、完全な絶縁体膜ではなく、電極対７０に電位差が生じている場合は微弱な電流を流す高抵抗膜（非絶縁体膜）である。  FIG. 2A to FIG. 2D are diagrams illustrating a mechanism in which theelectrode pair 70 is connected by thedendrite structure 56. As shown in FIGS. 2A and 2B, in theintermediate film 50 in which moisture andmetal nanoparticles 52 exist, the metal atoms constituting themetal nanoparticles 52 escape asmetal ions 58 and thehydroxide ions 60. Combine to form a hydroxide. Since metal atoms are easily separated from hydroxide, when a potential difference (for example, theelectrode 22 is a cathode and theelectrode 42 is an anode) is generated in theelectrode pair 70, themetal ions 58 are attracted to theelectrode 22 side which is a cathode. Become. Thus, theintermediate film 50 containing themetal nanoparticles 52 is not a complete insulator film but a high resistance film (non-insulator film) that allows a weak current to flow when a potential difference is generated in theelectrode pair 70. is there.

図２（ｃ）のように、電極２２（陰極）側に引き寄せられた金属イオン５８は、電極２２から電子を受け取って金属原子５４となって電極２２の表面に析出していく。これにより、電極２２側から電極４２（陽極）側に向かって、金属ナノ粒子５２を構成する金属原子５４が樹枝状晶の金属組織として成長していく。図２（ｄ）のように、電極２２と電極４２の間を金属原子５４が樹枝状晶の金属組織として成長することで、電極２２と電極４２（電極対７０）がデンドライト構造体５６で接続されるようになる。デンドライト構造体５６は、例えば太さが０．１μｍ以下であるため、微細な電極間接続が可能となる。  As shown in FIG. 2C, themetal ions 58 attracted to the electrode 22 (cathode) side receive electrons from theelectrode 22 and becomemetal atoms 54, which are deposited on the surface of theelectrode 22. Thereby, themetal atoms 54 constituting themetal nanoparticles 52 grow as a dendritic metal structure from theelectrode 22 side toward the electrode 42 (anode) side. As shown in FIG. 2D, themetal atoms 54 grow as a dendritic metal structure between theelectrode 22 and theelectrode 42, so that theelectrode 22 and the electrode 42 (electrode pair 70) are connected by thedendrite structure 56. Will come to be. Since thedendrite structure 56 has a thickness of 0.1 μm or less, for example, a fine interelectrode connection is possible.

金属ナノ粒子５２から金属イオン５８が抜け出すことでデンドライト構造体５６が形成されることから、金属ナノ粒子５２はイオン化傾向の高い金属であることが好ましい。例えば、金属ナノ粒子５２は、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、又は銅（Ｃｕ）のいずれかからなることが好ましい。金属ナノ粒子５２は、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）、又は鉄（Ｆｅ）のいずれかからなることがより好ましく、マグネシウム（Ｍｇ）からなることが更に好ましい。  Since thedendrite structure 56 is formed by themetal ions 58 coming out of themetal nanoparticles 52, themetal nanoparticles 52 are preferably a metal having a high ionization tendency. For example, themetal nanoparticles 52 may be made of any of magnesium (Mg), aluminum (Al), zinc (Zn), iron (Fe), nickel (Ni), tin (Sn), or copper (Cu). preferable. Themetal nanoparticles 52 are more preferably made of any of magnesium (Mg), aluminum (Al), zinc (Zn), or iron (Fe), and more preferably made of magnesium (Mg).

図１のように、複数の電極対７０は、デンドライト構造体５６による接続状態が異なる電極対を含む。これは、複数の電極対７０の抵抗を異ならせることが望まれることがあるためである。例えば、半導体装置１００でニューラルネットワークを構成する場合に、ニューロン素子（半導体素子１６、３６）間の重み付けをデンドライト構造体５６の抵抗で実現する場合などである。例えば、ニューロン素子間の重みが大きい電極対７０ａは、太いデンドライト構造体５６ａで接続される。ニューロン素子間の重みが電極対７０ａよりも小さい電極対７０ｂは、デンドライト構造体５６ａよりも細いデンドライト構造体５６ｂで接続される。ニューロン素子間の重みが極めて小さい電極対７０ｃは、デンドライト構造体５６で接続されない。  As shown in FIG. 1, the plurality of electrode pairs 70 include electrode pairs having different connection states by thedendrite structure 56. This is because it may be desired to make the resistances of the plurality of electrode pairs 70 different. For example, when thesemiconductor device 100 constitutes a neural network, weighting between the neuron elements (semiconductor elements 16 and 36) is realized by the resistance of thedendrite structure 56. For example, theelectrode pair 70a having a large weight between neuron elements is connected by athick dendrite structure 56a. Theelectrode pair 70b whose weight between the neuron elements is smaller than that of theelectrode pair 70a is connected by adendrite structure 56b thinner than thedendrite structure 56a. Theelectrode pair 70 c having a very small weight between the neuron elements is not connected by thedendrite structure 56.

図３（ａ）から図４（ｂ）は、実施例１に係る半導体装置１００の製造方法を示す断面図である。図３（ａ）のように、半導体素子１６が形成された基板１２と、配線層１８、ビア配線２０、及び電極２２が設けられた絶縁膜１４と、を備える半導体チップ１０を準備する。電極２２の上面は例えば１辺が０．３μｍ程度の正方形であり、電極２２のピッチ間隔（中心間距離）は例えば０．５μｍ程度である。電極２２は、例えば絶縁膜１４にフォトリソグラフィ法及びエッチング法を用いて形成した凹部に蒸着法を用いて金属膜を埋め込むことで形成される。  FIGS. 3A to 4B are cross-sectional views illustrating the method for manufacturing thesemiconductor device 100 according to the first embodiment. As shown in FIG. 3A, asemiconductor chip 10 including asubstrate 12 on which asemiconductor element 16 is formed and an insulatingfilm 14 provided with awiring layer 18, a viawiring 20, and anelectrode 22 is prepared. The upper surface of theelectrode 22 is, for example, a square having a side of about 0.3 μm, and the pitch interval (center distance) between theelectrodes 22 is, for example, about 0.5 μm. Theelectrode 22 is formed, for example, by embedding a metal film using a vapor deposition method in a recess formed in the insulatingfilm 14 using a photolithography method and an etching method.

図３（ｂ）のように、半導体素子３６が形成された基板３２と、配線層３８、ビア配線４０、及び電極４２が設けられた絶縁膜３４と、を備える半導体チップ３０を準備する。電極４２の上面は例えば１辺が０．３μｍ程度の正方形であり、電極４２のピッチ間隔（中心間距離）は例えば０．５μｍ程度である。電極４２は、例えば絶縁膜３４にフォトリソグラフィ法及びエッチング法を用いて形成した凹部に蒸着法を用いて金属膜を埋め込むことで形成される。  As shown in FIG. 3B, asemiconductor chip 30 including asubstrate 32 on which asemiconductor element 36 is formed and an insulatingfilm 34 provided with awiring layer 38, a viawiring 40, and anelectrode 42 is prepared. The upper surface of theelectrode 42 is, for example, a square having a side of about 0.3 μm, and the pitch interval (distance between centers) of theelectrode 42 is, for example, about 0.5 μm. Theelectrode 42 is formed, for example, by embedding a metal film using a vapor deposition method in a recess formed in the insulatingfilm 34 using a photolithography method and an etching method.

図３（ｃ）のように、半導体チップ１０の電極２２が設けられた面に、金属ナノ粒子５２を含有する中間膜５０を形成する。金属ナノ粒子５２は例えば銅（Ｃｕ）ナノ粒子であり、中間膜５０は例えばＢＣＢ膜である。金属ナノ粒子５２の大きさは例えば数ｎｍ〜数十ｎｍで、中間膜５０中の金属ナノ粒子５２の含有率は例えば体積比で４０％である。中間膜５０は、半導体チップ１０の電極２２が露出する面に例えば１μｍ厚の樹脂フィルムを貼り付けることで形成してもよいし、スピンコート法又はスプレーコート法によって樹脂を塗布することで形成してもよい。なお、図３（ｃ）では、半導体チップ１０の電極２２が設けられた面に中間膜５０を形成する場合を例に示したが、半導体チップ３０の電極４２が設けられた面に中間膜５０を形成してもよい。  As shown in FIG. 3C, theintermediate film 50 containing themetal nanoparticles 52 is formed on the surface of thesemiconductor chip 10 on which theelectrodes 22 are provided. Themetal nanoparticles 52 are, for example, copper (Cu) nanoparticles, and theintermediate film 50 is, for example, a BCB film. The size of themetal nanoparticles 52 is, for example, several nm to several tens of nm, and the content of themetal nanoparticles 52 in theintermediate film 50 is, for example, 40% by volume. Theintermediate film 50 may be formed by attaching a resin film having a thickness of 1 μm, for example, to the surface of thesemiconductor chip 10 where theelectrodes 22 are exposed, or by applying a resin by a spin coating method or a spray coating method. May be. 3C shows an example in which theintermediate film 50 is formed on the surface of thesemiconductor chip 10 on which theelectrode 22 is provided. However, theintermediate film 50 on the surface of thesemiconductor chip 30 on which theelectrode 42 is provided. May be formed.

図４（ａ）のように、半導体チップ１０の電極２２が設けられた面と半導体チップ３０の電極４２が設けられた面とで中間膜５０を挟んだ状態とし、この状態で中間膜５０を２００℃に加熱する。ＢＣＢ膜は熱硬化性樹脂であることから、半導体チップ１０と半導体チップ３０で中間膜５０を挟んだ状態で中間膜５０を２００℃に加熱することで、半導体チップ１０と半導体チップ３０が中間膜５０によって接着される。なお、半導体チップ１０と半導体チップ３０で中間膜５０を挟む際の、半導体チップ１０と半導体チップ３０のアライメント精度は２μｍ程度であった。  As shown in FIG. 4A, theintermediate film 50 is sandwiched between the surface of thesemiconductor chip 10 on which theelectrode 22 is provided and the surface of thesemiconductor chip 30 on which theelectrode 42 is provided. Heat to 200 ° C. Since the BCB film is a thermosetting resin, theintermediate film 50 is heated to 200 ° C. while theintermediate film 50 is sandwiched between thesemiconductor chip 10 and thesemiconductor chip 30, so that thesemiconductor chip 10 and thesemiconductor chip 30 are intermediate films. Glued by 50. The alignment accuracy between thesemiconductor chip 10 and thesemiconductor chip 30 when theintermediate film 50 was sandwiched between thesemiconductor chip 10 and thesemiconductor chip 30 was about 2 μm.

図４（ｂ）のように、電極２２と電極４２で形成される複数の電極対７０が所望の接続状態になるよう、複数の電極対７０に電圧を印加する。図２（ａ）から図２（ｄ）で説明したように電極対７０に電位差が生じることで電極対７０はデンドライト構造体５６で接続されることから、電極対７０に電圧を印加することで電極対７０をデンドライト構造体５６で接続させることができる。このときに、デンドライト構造体５６は電極間の積算電荷量が多いほどより早く成長することから、電極対７０に印加する電圧の大きさに応じてデンドライト構造体５６の太さを異ならせることができる。つまり、電極対７０に印加する電圧の大きさに応じて、複数の電極対７０の抵抗を異ならせることができる。  As shown in FIG. 4B, a voltage is applied to the plurality of electrode pairs 70 so that the plurality of electrode pairs 70 formed by theelectrodes 22 and 42 are in a desired connection state. As described with reference to FIG. 2A to FIG. 2D, theelectrode pair 70 is connected by thedendrite structure 56 due to the potential difference generated in theelectrode pair 70, so that a voltage is applied to theelectrode pair 70. Theelectrode pair 70 can be connected by adendrite structure 56. At this time, since thedendrite structure 56 grows faster as the accumulated charge amount between the electrodes increases, the thickness of thedendrite structure 56 may be varied depending on the magnitude of the voltage applied to theelectrode pair 70. it can. That is, the resistance of the plurality of electrode pairs 70 can be made different according to the magnitude of the voltage applied to the electrode pairs 70.

上述したように、複数の電極対７０の抵抗を異ならせることが望まれることがある。例えば、半導体装置１００でニューラルネットワークを構成する場合に、ニューロン素子（半導体素子１６、３６）間の重み付けをデンドライト構造体５６の抵抗で実現したい場合などである。例えば、ニューロン素子間の重みを大きくする電極対７０ａには、太いデンドライト構造体５６ａが形成されるように大きな電圧を印加する。ニューロン素子間の重みを電極対７０ａよりも小さくする電極対７０ｂには、デンドライト構造体５６ａよりも細いデンドライト構造体５６ｂが形成されるように電極対７０ａよりも小さな電圧を印加する。ニューロン素子間の重みを極めて小さくする電極対７０ｃには、デンドライト構造体５６が形成されないように０Ｖの電圧を印加する。このように、複数の電極対７０のうちの少なくとも２つの電極対７０に異なる電圧を印加して、複数の電極対７０それぞれが所望の接続状態になるようにする。  As described above, it may be desirable to make the resistances of the plurality of electrode pairs 70 different. For example, when a neural network is configured with thesemiconductor device 100, weighting between neuron elements (semiconductor elements 16 and 36) is desired to be realized by the resistance of thedendrite structure 56. For example, a large voltage is applied to theelectrode pair 70a that increases the weight between the neuron elements so that athick dendrite structure 56a is formed. A voltage smaller than that of theelectrode pair 70a is applied to theelectrode pair 70b that makes the weight between the neuron elements smaller than that of theelectrode pair 70a so that adendrite structure 56b thinner than thedendrite structure 56a is formed. A voltage of 0 V is applied to theelectrode pair 70c that makes the weight between the neuron elements extremely small so that thedendrite structure 56 is not formed. In this manner, different voltages are applied to at least two of the plurality of electrode pairs 70 so that each of the plurality of electrode pairs 70 is in a desired connection state.

実施例１によれば、図１のように、半導体チップ１０と半導体チップ３０の間に金属ナノ粒子５２を含有する中間膜５０が設けられている。そして、複数の電極対７０のうちの電極対７０ａは金属ナノ粒子５２を構成する金属で形成されたデンドライト構造体５６ａで接続されている。電極対７０ｂはデンドライト構造体５６ａと異なる太さのデンドライト構造体５６ｂで接続され、電極対７０ｃはデンドライト構造体５６で接続されていない。これにより、複数の電極対７０の抵抗を容易に異ならせることができる。よって、例えば半導体装置１００でニューラルネットワークを構成する場合に、ニューロン素子（半導体素子１６、３６）間の重みをデンドライト構造体５６の抵抗で容易に実現することができる。  According to the first embodiment, as shown in FIG. 1, theintermediate film 50 containing themetal nanoparticles 52 is provided between thesemiconductor chip 10 and thesemiconductor chip 30. Theelectrode pair 70 a among the plurality of electrode pairs 70 is connected by adendrite structure 56 a formed of a metal constituting themetal nanoparticles 52. Theelectrode pair 70b is connected by adendrite structure 56b having a thickness different from that of thedendrite structure 56a, and theelectrode pair 70c is not connected by thedendrite structure 56. Thereby, the resistance of the plurality of electrode pairs 70 can be easily varied. Therefore, for example, when a neural network is configured by thesemiconductor device 100, the weight between the neuron elements (semiconductor elements 16 and 36) can be easily realized by the resistance of thedendrite structure 56.

また、実施例１によれば、図４（ａ）のように、半導体チップ１０の電極２２が設けられた面と半導体チップ３０の電極４２が設けられた面とで金属ナノ粒子５２を含有する中間膜５０を挟む。その後、図４（ｂ）のように、複数の電極対７０のうちの少なくとも２つの電極対７０に異なる大きさの電圧を印加する。これにより、複数の電極対７０の抵抗を容易に異ならせることができる。  Moreover, according to Example 1, as shown in FIG. 4A, themetal nanoparticles 52 are contained on the surface of thesemiconductor chip 10 on which theelectrode 22 is provided and on the surface of thesemiconductor chip 30 on which theelectrode 42 is provided. Theintermediate film 50 is sandwiched. Thereafter, as shown in FIG. 4B, voltages having different magnitudes are applied to at least two of the plurality of electrode pairs 70. Thereby, the resistance of the plurality of electrode pairs 70 can be easily varied.

図５は、実施例１の半導体装置１００を動作させることによるデンドライト構造体５６の変化を説明する図である。上述したように、デンドライト構造体５６は電極間の積算電荷量によって変化する。言い換えると、デンドライト構造体５６は電極対７０ａ〜７０ｃに接続された半導体素子１６、３６の間の信号のやり取り（電極対の使用頻度）に応じて変化する。したがって、使用頻度が高い電極対７０ａは太いデンドライト構造体５６ａで接続される。使用頻度が電極対７０ａよりも少ない電極対７０ｂはデンドライト構造体５６ａよりも細いデンドライト構造体５６ｂで接続される。使用頻度が極めて少ない（例えばある期間ほとんど使用されていない）電極対７０ｃはデンドライト構造体５６で接続されない。  FIG. 5 is a diagram illustrating a change in thedendrite structure 56 due to the operation of thesemiconductor device 100 according to the first embodiment. As described above, thedendrite structure 56 varies depending on the accumulated charge amount between the electrodes. In other words, thedendrite structure 56 changes according to the exchange of signals (frequency of use of electrode pairs) between thesemiconductor elements 16 and 36 connected to the electrode pairs 70a to 70c. Therefore, theelectrode pair 70a that is frequently used is connected by thethick dendrite structure 56a. Theelectrode pair 70b that is less frequently used than theelectrode pair 70a is connected by adendrite structure 56b that is thinner than thedendrite structure 56a. Theelectrode pair 70 c that is very rarely used (for example, hardly used for a certain period of time) is not connected by thedendrite structure 56.

このように、複数の電極対７０は、半導体チップ１０及び半導体チップ３０の動作に伴って複数の電極対７０を流れる電流量に応じてデンドライト構造体５６による接続が変化する。これにより、例えばニューラルネットワークにおけるニューロン素子（半導体素子１６、３６）間の重みの変化をデンドライト構造体５６で容易に実現することができる。なお、図５において電極対７０ｂの使用頻度が極めて少なくなると、電極対７０ｂを接続していたデンドライト構造体５６ｂは消滅し、デンドライト構造体５６ｂを形成していた金属原子５４は他の電極対７０に供給されるようになる。  Thus, the connection of the plurality of electrode pairs 70 by thedendrite structure 56 changes according to the amount of current flowing through the plurality of electrode pairs 70 in accordance with the operation of thesemiconductor chip 10 and thesemiconductor chip 30. Thereby, for example, a change in weight between neuron elements (semiconductor elements 16 and 36) in the neural network can be easily realized by thedendrite structure 56. In FIG. 5, when the frequency of use of theelectrode pair 70 b is extremely reduced, thedendrite structure 56 b that has connected theelectrode pair 70 b disappears, and themetal atom 54 that has formed thedendrite structure 56 b is replaced with anotherelectrode pair 70. Will be supplied to.

図６は、比較例に係る半導体装置の断面図である。図６のように、比較例の半導体装置５００は、半導体チップ１０の電極２２と半導体チップ３０の電極４２が直接接合されている。なお、半導体チップを金属（例えば銅（Ｃｕ））ピラーで直接接合することが知られているが、金属ピラーのピッチ間隔は５μｍ程度が製造的に限界とされているため、端子密度を大きくすることが難しい。一方、電極２２及び電極４２は、フォトリソグラフィ法などを用いて形成されるため、１μｍ以下の大きさ及び間隔で形成することができる。しかしながら、半導体チップ１０と半導体チップ３０のアライメント精度を１μｍ以下で行うことは難しく、図６のように、電極２２と電極４２に位置ずれが生じてしまう。位置ずれが生じると、電極２２と電極４２の接続抵抗の増大や電極２２と電極４２が電気的に接続しないなどの接続不良が発生してしまう。  FIG. 6 is a cross-sectional view of a semiconductor device according to a comparative example. As shown in FIG. 6, in thesemiconductor device 500 of the comparative example, theelectrode 22 of thesemiconductor chip 10 and theelectrode 42 of thesemiconductor chip 30 are directly joined. It is known that semiconductor chips are directly joined with metal (for example, copper (Cu)) pillars, but the pitch interval of metal pillars is limited to about 5 μm in terms of manufacturing, so the terminal density is increased. It is difficult. On the other hand, since theelectrode 22 and theelectrode 42 are formed using a photolithography method or the like, they can be formed with a size and an interval of 1 μm or less. However, it is difficult to perform the alignment accuracy between thesemiconductor chip 10 and thesemiconductor chip 30 at 1 μm or less, and theelectrode 22 and theelectrode 42 are displaced as shown in FIG. When the positional deviation occurs, a connection failure such as an increase in connection resistance between theelectrode 22 and theelectrode 42 or an electrical connection between theelectrode 22 and theelectrode 42 occurs.

これに対し、実施例１では、電極２２と電極４２はデンドライト構造体５６で電気的に接続されているため、半導体チップ１０と半導体チップ３０のアライメント精度が悪い場合でも、接続不良の発生を抑制できる。  On the other hand, in Example 1, since theelectrode 22 and theelectrode 42 are electrically connected by thedendrite structure 56, even when the alignment accuracy of thesemiconductor chip 10 and thesemiconductor chip 30 is poor, the occurrence of poor connection is suppressed. it can.

図７（ａ）は、実施例２に係る記憶装置を示す図、図７（ｂ）は、図７（ａ）のＡ−Ａ間の断面図である。なお、図７（ａ）では、図の明瞭化のために、中間膜９０の図示は省略している。図７（ａ）及び図７（ｂ）のように、実施例２の記憶装置２００は、複数のワード線８０と、複数のビット線８２と、複数のワード線８０と複数のビット線８２との交差位置に配置された複数のメモリセル８４と、を備える。  FIG. 7A is a diagram illustrating the storage device according to the second embodiment, and FIG. 7B is a cross-sectional view taken along the line AA in FIG. 7A. In FIG. 7A, theintermediate film 90 is not shown for the sake of clarity. As shown in FIGS. 7A and 7B, thestorage device 200 according to the second embodiment includes a plurality ofword lines 80, a plurality ofbit lines 82, a plurality ofword lines 80, and a plurality of bit lines 82. And a plurality ofmemory cells 84 arranged at the intersection positions.

複数のメモリセル８４それぞれは、ワード線８０に接続された電極８６と、ビット線８２に接続された電極８８と、を備える。電極８６及び電極８８は、複数のメモリセル８４毎に分離して設けられている。すなわち、１つのメモリセル８４の電極８６及び電極８８は、他のメモリセル８４の電極８６及び電極８８と接続されずに分離されている。  Each of the plurality ofmemory cells 84 includes anelectrode 86 connected to theword line 80 and anelectrode 88 connected to thebit line 82. Theelectrode 86 and theelectrode 88 are provided separately for each of the plurality ofmemory cells 84. That is, theelectrode 86 and theelectrode 88 of onememory cell 84 are separated from each other without being connected to theelectrode 86 and theelectrode 88 of anothermemory cell 84.

複数のメモリセル８４は、複数のメモリセル８４で共有する中間膜９０を備える。中間膜９０は、複数のメモリセル８４それぞれの電極８６と電極８８の間に位置して設けられている。中間膜９０は、金属ナノ粒子９２を含有する。ワード線８０とビット線８２によって電極８６と電極８８の間に電圧が印加されたメモリセル８４ａは、実施例１の図２で説明したように、電極８６と電極８８がデンドライト構造体９６で接続される。一方、電極８６と電極８８との間に電圧が印加されていないメモリセル８４ｂ、８４ｃは、デンドライト構造体９６で接続されない。  The plurality ofmemory cells 84 include anintermediate film 90 shared by the plurality ofmemory cells 84. Theintermediate film 90 is provided between theelectrode 86 and theelectrode 88 of each of the plurality ofmemory cells 84. Theintermediate film 90 containsmetal nanoparticles 92. In thememory cell 84a in which a voltage is applied between theelectrode 86 and theelectrode 88 by theword line 80 and thebit line 82, theelectrode 86 and theelectrode 88 are connected by thedendrite structure 96 as described in FIG. Is done. On the other hand, thememory cells 84 b and 84 c to which no voltage is applied between theelectrode 86 and theelectrode 88 are not connected by thedendrite structure 96.

図８（ａ）から図８（ｃ）は、実施例２に係る記憶装置の書き込み動作を説明する図である。図８（ａ）のように、初期状態においては、メモリセル８４ａ〜８４ｃの全てで電極８６と電極８８がデンドライト構造体９６で接続されていない。電極８６と電極８８がデンドライト構造体９６で接続されてなく乖離した状態を「０」のデータが書き込まれた状態とする。  FIG. 8A to FIG. 8C are diagrams for explaining the write operation of the storage device according to the second embodiment. As shown in FIG. 8A, in the initial state, theelectrode 86 and theelectrode 88 are not connected by thedendrite structure 96 in all of thememory cells 84a to 84c. A state in which theelectrode 86 and theelectrode 88 are not connected by thedendrite structure 96 but are separated is a state in which data “0” is written.

図８（ｂ）のように、ワード線８０とビット線８２によってメモリセル８４ａの電極８６と電極８８の間に電圧が印加されると、実施例１の図２で説明したように、金属ナノ粒子９２を構成する金属原子９４が樹枝状晶の金属組織として成長していく。図８（ｃ）のように、電極８８と電極８６の間を金属原子９４が樹枝状晶の金属組織として成長することで、電極８６と電極８８がデンドライト構造体９６によって接続される。電極８６と電極８８がデンドライト構造体９６で接続されて結合された状態を「１」のデータが書き込まれた状態とする。  As shown in FIG. 8B, when a voltage is applied between theelectrode 86 and theelectrode 88 of thememory cell 84a by theword line 80 and thebit line 82, as described in FIG.Metal atoms 94 constituting theparticles 92 grow as a dendritic metal structure. As shown in FIG. 8C, themetal atoms 94 grow as a dendritic metal structure between theelectrode 88 and theelectrode 86, whereby theelectrode 86 and theelectrode 88 are connected by thedendrite structure 96. A state in which theelectrode 86 and theelectrode 88 are connected and coupled by thedendrite structure 96 is a state in which data “1” is written.

このように、実施例２の記憶装置２００は、電極８６と電極８８の間のデンドライト構造体９６による接続に応じて「０」又は「１」のデータが書き込まれる抵抗変化型（状態変化型）のメモリである。なお、電極８６と電極８８がデンドライト構造体９６で接続された後において、全てのワード線８０及び全てのビット線８２に電圧が印加されなくなると、デンドライト構造体９６はそのままの形状を維持する。したがって、実施例２の記憶装置２００は、待機電源が不要な不揮発性メモリである。  As described above, thememory device 200 according to the second embodiment is a resistance change type (state change type) in which data “0” or “1” is written according to the connection by thedendrite structure 96 between theelectrode 86 and theelectrode 88. Memory. If the voltage is not applied to all the word lines 80 and all the bit lines 82 after theelectrode 86 and theelectrode 88 are connected by thedendrite structure 96, thedendrite structure 96 maintains the shape as it is. Therefore, thestorage device 200 according to the second embodiment is a nonvolatile memory that does not require standby power.

図９（ａ）及び図９（ｂ）は、実施例２に係る記憶装置の書き換え動作を説明する図である。図９（ａ）のように、ワード線８０とビット線８２によってメモリセル８４ｂの電極８６と電極８８の間に電圧が印加されると、メモリセル８４ｂにおいて金属ナノ粒子９２を構成する金属原子９４が樹枝状晶の金属組織として成長していく。図９（ｂ）のように、メモリセル８４ｂにおいて、電極８８と電極８６の間を金属原子９４が樹枝状晶の金属組織として成長することで、電極８６と電極８８がデンドライト構造体９６によって接続される。これにより、メモリセル８４ｂは、「０」のデータから「１」のデータに書き換えられる。このように、電極８６と電極８８の間に電圧を印加する又は印加していた電圧を解除することで、メモリセル８４へのデータの書き換えができる。  FIG. 9A and FIG. 9B are diagrams illustrating the rewrite operation of the storage device according to the second embodiment. As shown in FIG. 9A, when a voltage is applied between theelectrode 86 and theelectrode 88 of thememory cell 84b by theword line 80 and thebit line 82, themetal atoms 94 constituting themetal nanoparticles 92 in thememory cell 84b. Grows as a dendritic metal structure. As shown in FIG. 9B, in thememory cell 84 b, themetal atom 94 grows as a dendritic metal structure between theelectrode 88 and theelectrode 86, so that theelectrode 86 and theelectrode 88 are connected by thedendrite structure 96. Is done. As a result, thememory cell 84b is rewritten from “0” data to “1” data. In this manner, data can be rewritten to thememory cell 84 by applying a voltage between theelectrode 86 and theelectrode 88 or canceling the applied voltage.

実施例２によれば、複数のメモリセル８４は、ワード線８０に接続された電極８６と、ビット線８２に接続された電極８８と、電極８６と電極８８の間に設けられ、金属ナノ粒子９２を含有する中間膜９０と、を備える。そして、複数のメモリセル８４は、ワード線８０及びビット線８２によって電極８６と電極８８の間に電圧が印加されることで、電極８６と電極８８がデンドライト構造体９６で接続される。これにより、デンドライト構造体９６の接続に応じて「０」又は「１」のデータが書き込まれる抵抗変化型のメモリを実現することができる。  According to the second embodiment, the plurality ofmemory cells 84 are provided between theelectrode 86 connected to theword line 80, theelectrode 88 connected to thebit line 82, and theelectrode 86 and theelectrode 88. And anintermediate film 90 containing 92. In the plurality ofmemory cells 84, a voltage is applied between theelectrode 86 and theelectrode 88 by theword line 80 and thebit line 82, whereby theelectrode 86 and theelectrode 88 are connected by thedendrite structure 96. Thereby, a resistance change type memory in which data of “0” or “1” is written according to the connection of thedendrite structure 96 can be realized.

また、実施例２によれば、使用頻度が高い状態から低い状態に変化したメモリセル８４のデンドライト構造体９６は徐々に消滅するようになる。このため、実施例２の記憶装置２００は学習メモリに応用することができる。また、メモリセル８４の使用頻度によってデンドライト構造体９６の太さなどが変化することから、抵抗値の大きさによるメモリ階層の増大を実現することもできる。  In addition, according to the second embodiment, thedendrite structure 96 of thememory cell 84 that has changed from a frequently used state to a low state gradually disappears. For this reason, thestorage device 200 of the second embodiment can be applied to a learning memory. In addition, since the thickness of thedendrite structure 96 changes depending on the frequency of use of thememory cells 84, an increase in the memory hierarchy due to the resistance value can be realized.

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。  Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

なお、以上の説明に関して更に以下の付記を開示する。
（付記１）複数の第１電極を有する第１半導体チップと、前記複数の第１電極と複数の電極対を形成する複数の第２電極を有する第２半導体チップと、前記第１半導体チップの前記複数の第１電極が設けられた面と前記第２半導体チップの前記複数の第２電極が設けられた面との間に挟まれ、金属粒子を含有する中間膜と、を備え、前記複数の電極対のうちの第１電極対は前記金属粒子を構成する金属で形成されたデンドライト構造体で接続され、第２電極対は前記デンドライト構造体で接続されていない又は前記第１電極対を接続する前記デンドライト構造体とは異なる太さの前記デンドライト構造体で接続されている、半導体装置。
（付記２）前記複数の電極対のうちの前記第１電極対と前記第２電極対は異なる太さの前記デンドライト構造体で接続され、第３電極対は前記デンドライト構造体で接続されていない、付記１記載の半導体装置。
（付記３）前記複数の電極対は、前記第１半導体チップ及び前記第２半導体チップの動作に伴う前記複数の電極対の電流量に応じて前記デンドライト構造体による接続が変化する、付記１または２記載の半導体装置。
（付記４）前記金属粒子は、マグネシウム、アルミニウム、亜鉛、鉄、ニッケル、錫、又は銅のいずれかからなる、付記１から３のいずれか一項記載の半導体装置。
（付記５）前記中間膜は非絶縁体である、付記１から４のいずれか一項記載の半導体装置。
（付記６）複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交差位置に配置された複数のメモリセルと、を備え、前記複数のメモリセルは、前記複数のワード線及び前記複数のビット線にそれぞれ接続する第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、金属粒子を含有する中間膜と、を備え、前記複数のワード線及び前記複数のビット線によって前記第１電極と前記第２電極の間に電圧が印加されることで前記第１電極と前記第２電極が前記金属粒子を構成する金属で形成されたデンドライト構造体で接続される、記憶装置。
（付記７）前記第１電極及び前記第２電極は前記複数のメモリセル毎に分離して設けられ、前記中間膜は前記複数のメモリセルで共有して設けられている、付記６記載の記憶装置。
（付記８）複数の第１電極を有する第１半導体チップの前記複数の第１電極が設けられた面と、複数の第２電極を有する第２半導体チップの前記複数の第２電極が設けられた面と、で金属粒子を含有する中間膜を挟む工程と、前記中間膜を挟む工程の後、前記複数の第１電極と前記複数の第２電極とで形成される複数の電極対のうちの少なくとも２つの電極対に異なる大きさの電圧を印加する工程と、を備える半導体装置の製造方法。In addition, the following additional notes are disclosed regarding the above description.
(Supplementary Note 1) A first semiconductor chip having a plurality of first electrodes, a second semiconductor chip having a plurality of second electrodes forming a plurality of electrode pairs with the plurality of first electrodes, and the first semiconductor chip An intermediate film sandwiched between a surface provided with the plurality of first electrodes and a surface provided with the plurality of second electrodes of the second semiconductor chip and containing metal particles, Of the electrode pairs, the first electrode pair is connected by a dendrite structure formed of a metal constituting the metal particles, and the second electrode pair is not connected by the dendrite structure or the first electrode pair A semiconductor device connected by the dendrite structure having a thickness different from that of the dendrite structure to be connected.
(Appendix 2) Of the plurality of electrode pairs, the first electrode pair and the second electrode pair are connected by the dendrite structure having different thicknesses, and the third electrode pair is not connected by the dendrite structure. The semiconductor device according toappendix 1.
(Supplementary note 3) The connection of the plurality of electrode pairs is changed by the dendrite structure according to the amount of current of the plurality of electrode pairs accompanying the operation of the first semiconductor chip and the second semiconductor chip. 2. The semiconductor device according to 2.
(Additional remark 4) The said metal particle is a semiconductor device as described in any one ofadditional remark 1 to 3 which consists of either magnesium, aluminum, zinc, iron, nickel, tin, or copper.
(Supplementary note 5) The semiconductor device according to any one ofsupplementary notes 1 to 4, wherein the intermediate film is a non-insulator.
(Supplementary Note 6) A plurality of word lines, a plurality of bit lines, and a plurality of memory cells arranged at intersections of the plurality of word lines and the plurality of bit lines, the plurality of memory cells, A first electrode and a second electrode connected to the plurality of word lines and the plurality of bit lines, respectively, and an intermediate film provided between the first electrode and the second electrode and containing metal particles; A metal in which the first electrode and the second electrode constitute the metal particles by applying a voltage between the first electrode and the second electrode by the plurality of word lines and the plurality of bit lines. A storage device connected by a dendrite structure formed in
(Supplementary note 7) The memory according to supplementary note 6, wherein the first electrode and the second electrode are provided separately for each of the plurality of memory cells, and the intermediate film is provided shared by the plurality of memory cells. apparatus.
(Supplementary Note 8) The surface of the first semiconductor chip having a plurality of first electrodes provided with the plurality of first electrodes and the plurality of second electrodes of the second semiconductor chip having a plurality of second electrodes are provided. A plurality of electrode pairs formed by the plurality of first electrodes and the plurality of second electrodes after the step of sandwiching the intermediate film containing metal particles with the surface and the step of sandwiching the intermediate film Applying a voltage having a different magnitude to at least two electrode pairs of the semiconductor device.

１０ 半導体チップ
１２ 基板
１４ 絶縁膜
１６ 半導体素子
１８ 配線層
２０ ビア配線
２２ 電極
３０ 半導体チップ
３２ 基板
３４ 絶縁膜
３６ 半導体素子
３８ 配線層
４０ ビア配線
４２ 電極
５０ 中間膜
５２ 金属ナノ粒子
５４ 金属原子
５６〜５６ｂ デンドライト構造体
５８ 金属イオン
６０ 水酸化物イオン
７０〜７０ｃ 電極対
８０ ワード線
８２ ビット線
８４〜８４ｃ メモリセル
８６ 電極
８８電極
９０ 中間膜
９２ 金属ナノ粒子
９４ 金属原子
９６ デンドライト構造体
１００ 半導体装置
２００ 記憶装置DESCRIPTION OFSYMBOLS 10Semiconductor chip 12Substrate 14 Insulatingfilm 16Semiconductor element 18Wiring layer 20Via wiring 22Electrode 30Semiconductor chip 32Substrate 34 Insulatingfilm 36Semiconductor element 38Wiring layer 40Via wiring 42Electrode 50Intermediate film 52Metal nanoparticle 54 Metal atom 56-56b dendrite structure 58metal ion 60hydroxide ion 70 to 70celectrode pair 80word line 82bit line 84 to 84cmemory cell 86electrode 88electrode 90intermediate film 92metal nanoparticle 94metal atom 96dendrite structure 100semiconductor device 200 Storage device

Claims (6)

Translated fromJapanese

複数の第１電極を有する第１半導体チップと、
前記複数の第１電極と複数の電極対を形成する複数の第２電極を有する第２半導体チップと、
前記第１半導体チップの前記複数の第１電極が設けられた面と前記第２半導体チップの前記複数の第２電極が設けられた面との間に挟まれ、金属粒子を含有する中間膜と、を備え、
前記複数の電極対のうちの第１電極対は前記金属粒子を構成する金属で形成されたデンドライト構造体で接続され、第２電極対は前記デンドライト構造体で接続されていない又は前記第１電極対を接続する前記デンドライト構造体とは異なる太さの前記デンドライト構造体で接続されている、半導体装置。A first semiconductor chip having a plurality of first electrodes;
A second semiconductor chip having a plurality of second electrodes forming a plurality of electrode pairs with the plurality of first electrodes;
An intermediate film sandwiched between a surface of the first semiconductor chip provided with the plurality of first electrodes and a surface of the second semiconductor chip provided with the plurality of second electrodes; With
The first electrode pair of the plurality of electrode pairs is connected by a dendrite structure formed of a metal constituting the metal particles, and the second electrode pair is not connected by the dendrite structure or the first electrode A semiconductor device connected by the dendrite structure having a thickness different from that of the dendrite structure connecting the pair. 前記複数の電極対のうちの前記第１電極対と前記第２電極対は異なる太さの前記デンドライト構造体で接続され、第３電極対は前記デンドライト構造体で接続されていない、請求項１記載の半導体装置。  2. The first electrode pair and the second electrode pair of the plurality of electrode pairs are connected by the dendrite structure having different thicknesses, and the third electrode pair is not connected by the dendrite structure. The semiconductor device described. 前記複数の電極対は、前記第１半導体チップ及び前記第２半導体チップの動作に伴う前記複数の電極対の電流量に応じて前記デンドライト構造体による接続が変化する、請求項１または２記載の半導体装置。  3. The connection of the plurality of electrode pairs is changed by the dendrite structure according to the amount of current of the plurality of electrode pairs accompanying the operation of the first semiconductor chip and the second semiconductor chip. Semiconductor device. 前記金属粒子は、マグネシウム、アルミニウム、亜鉛、鉄、ニッケル、錫、又は銅のいずれかからなる、請求項１から３のいずれか一項記載の半導体装置。  4. The semiconductor device according to claim 1, wherein the metal particles are made of any one of magnesium, aluminum, zinc, iron, nickel, tin, and copper. 複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の交差位置に配置された複数のメモリセルと、を備え、
前記複数のメモリセルは、前記複数のワード線及び前記複数のビット線にそれぞれ接続する第１電極及び第２電極と、前記第１電極と前記第２電極との間に設けられ、金属粒子を含有する中間膜と、を備え、前記複数のワード線及び前記複数のビット線によって前記第１電極と前記第２電極の間に電圧が印加されることで前記第１電極と前記第２電極が前記金属粒子を構成する金属で形成されたデンドライト構造体で接続される、記憶装置。Multiple word lines,
Multiple bit lines,
A plurality of memory cells disposed at intersections of the plurality of word lines and the plurality of bit lines;
The plurality of memory cells are provided between a first electrode and a second electrode connected to the plurality of word lines and the plurality of bit lines, respectively, and between the first electrode and the second electrode. An intermediate film containing the first electrode and the second electrode by applying a voltage between the first electrode and the second electrode by the plurality of word lines and the plurality of bit lines. A storage device connected by a dendrite structure formed of a metal constituting the metal particles. 複数の第１電極を有する第１半導体チップの前記複数の第１電極が設けられた面と、複数の第２電極を有する第２半導体チップの前記複数の第２電極が設けられた面と、で金属粒子を含有する中間膜を挟む工程と、
前記中間膜を挟む工程の後、前記複数の第１電極と前記複数の第２電極とで形成される複数の電極対のうちの少なくとも２つの電極対に異なる大きさの電圧を印加する工程と、を備える半導体装置の製造方法。A surface of the first semiconductor chip having a plurality of first electrodes provided with the plurality of first electrodes; a surface of the second semiconductor chip having a plurality of second electrodes provided with the plurality of second electrodes; Sandwiching an intermediate film containing metal particles with,
Applying a voltage of a different magnitude to at least two of the plurality of electrode pairs formed by the plurality of first electrodes and the plurality of second electrodes after the step of sandwiching the intermediate film; A method for manufacturing a semiconductor device.

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