本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積な縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。 The present invention relates to a semiconductor integrated circuit having an SOI (Silicon On Insulator) structure, and in particular, a low-cost SOI substrate is formed on a semiconductor substrate (bulk wafer) by an easy manufacturing process. The present invention relates to forming a semiconductor integrated circuit including a vertical (vertical operation) MIS field effect transistor having high performance, high reliability, and high integration.
図３３は本出願人により以前に出願された従来の半導体装置の模式側断面図で、シリコン基板を使用し、選択的３段階エピタキシャル成長法（ＳＴＥ）により形成した横（水平）方向エピタキシャルシリコン層及び縦（垂直）方向エピタキシャルシリコン層からなるＳＯＩ基板に形成した縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、５１はｐ型のシリコン（Ｓｉ）基板、５２はＳＯＩ用兼素子分離領域のシリコン酸化膜、５３はｐ型の横（水平）方向エピタキシャルシリコン層、５４は素子分離領域形成用の埋め込み絶縁膜、５５はシリコン酸化膜、５６はシリコン窒化膜、５７はｐ型の縦（垂直）方向エピタキシャルシリコン層、５８はｎ＋型ソース領域、５９はｎ型ドレイン領域、６０はｎ＋型ドレイン領域、６１はゲート酸化膜、６２はゲート電極、６３はゲート電極配線形成用のマスク層、６４は燐珪酸ガラス（ＰＳＧ）膜、６５はシリコン窒化膜、６６はシリコン酸化膜、６７はエッチングストッパー膜、６８はバリアメタル、６９は導電プラグ、７０は層間絶縁膜、７１はバリアメタル、７２はＣｕ配線、７３はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板５１上にシリコン酸化膜５２を介して、ｐ型の横（水平）方向エピタキシャルシリコン層５３が設けられ、このｐ型の横方向エピタキシャルシリコン層５３は素子分離領域形成用の埋め込み絶縁膜５４及びＳＯＩ用兼素子分離領域のシリコン酸化膜５２により、島状に絶縁分離されている。この絶縁分離されたｐ型の横方向エピタキシャルシリコン層５３上に選択的にｐ型の縦（垂直）方向エピタキシャルシリコン層５７が設けられ、このｐ型の縦方向エピタキシャルシリコン層５７の上部にはｎ＋型ドレイン領域６０及びｎ型ドレイン領域５９が設けられ、ｐ型の横方向エピタキシャルシリコン層５３全体及びｐ型の縦方向エピタキシャルシリコン層５７の下部にはｎ＋型ソース領域５８が設けられ、ｐ型の縦方向エピタキシャルシリコン層５７の側面にはゲート酸化膜６１を介してゲート電極６２が設けられ、ｎ＋型ドレイン領域６０、ｎ＋型ソース領域５８及びゲート電極６２には、それぞれバリアメタル６８を有する導電プラグ６９を介してバリアメタル７１を有するＣｕ配線７２が接続されているＳＯＩ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
したがって、貼り合わせＳＯＩ構造の半導体基板（シリコンウエハーコストが高い）を使用することなく、あるいはＳＩＭＯＸ法により形成したＳＯＩ構造の半導体基板（プロセス時間の増大によるコスト高）を使用することなく、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横方向及び縦方向エピタキシャル半導体層をＳＯＩ基板とし、この横方向及び縦方向エピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成できるため、完全空乏化したＳＯＩ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能であった。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができた。
またチャネル領域をゲート電極で完全に包囲できるので、ＳＯＩ構造に特有なバックチャネル効果を改善でき、極めてリーク特性に優れた高性能及び高信頼性を有し、且つ周囲をすべてチャネル領域にできるため、チャネル幅を増加させた高集積なＭＩＳ電界効果トランジスタを得ることが可能であった。
また横方向エピタキシャル半導体層に形成する縦方向エピタキシャル半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜及びゲート電極)を微細に形成することも可能であった。
しかしチャネル領域に対向する領域のみにゲート電極を形成できなかったため、比較的浮遊容量が大きかったので、高速化が難しかった。
また柱状構造の縦方向エピタキシャル半導体層にチャネル領域、ドレイン領域及びソース領域（ソース領域の一部は延在して横方向エピタキシャル半導体層にも形成）を形成するため、縦方向エピタキシャル半導体層の幅を狭く形成すればドレイン領域の抵抗が増大すること及びドレイン領域に接続する配線体のコンタクト抵抗が増大することから高速化に難があったこと、逆に縦方向エピタキシャル半導体層を完全空乏化させる範囲で、幅を広げれば、キャリアの散乱が大きくなり、移動度が低下するため、やはり高速化が難しかったこと等より、現状においても高速化が難しく、さらに高集積化させた場合、さらなる高速化に対応できる技術が見当たらなかったことである。FIG. 33 is a schematic cross-sectional side view of a conventional semiconductor device previously filed by the present applicant. A lateral (horizontal) epitaxial silicon layer formed by selective three-stage epitaxial growth (STE) using a silicon substrate and 1 shows a part of a semiconductor integrated circuit including a vertical (vertical operation) N-channel MIS field effect transistor formed on an SOI substrate made of a vertical (vertical) epitaxial silicon layer, and 51 is p-type silicon (Si ) Substrate, 52 is a silicon oxide film for SOI / element isolation region, 53 is a p-type lateral (horizontal) epitaxial silicon layer, 54 is a buried insulating film for forming an element isolation region, 55 is a silicon oxide film, 56 is Silicon nitride film, 57 is a p-type vertical (vertical) epitaxial silicon layer, 58 is an n+ -type source region, and 59 is an n-type drain. 60, an n+ type drain region, 61 a gate oxide film, 62 a gate electrode, 63 a mask layer for forming a gate electrode wiring, 64 a phosphosilicate glass (PSG) film, 65 a silicon nitride film, 66 Denotes a silicon oxide film, 67 denotes an etching stopper film, 68 denotes a barrier metal, 69 denotes a conductive plug, 70 denotes an interlayer insulating film, 71 denotes a barrier metal, 72 denotes a Cu wiring, and 73 denotes a barrier insulating film.
In this figure, a p-type lateral (horizontal) epitaxial silicon layer 53 is provided on a p-type silicon substrate 51 via a silicon oxide film 52. The p-type lateral epitaxial silicon layer 53 is separated from the element. It is insulated and isolated in an island shape by a buried insulating film 54 for region formation and a silicon oxide film 52 in the SOI / element isolation region. A p-type vertical (vertical) epitaxial silicon layer 57 is selectively provided on the isolated p-type lateral epitaxial silicon layer 53, and n on the p-type vertical epitaxial silicon layer 57.A + type drain region 60 and an n type drain region 59 are provided, and an n+ type source region 58 is provided below the entire p type lateral epitaxial silicon layer 53 and below the p type vertical epitaxial silicon layer 57. A gate electrode 62 is provided on the side surface of the vertical epitaxial silicon layer 57 of the type via a gate oxide film 61. The n+ type drain region 60, the n+ type source region 58, and the gate electrode 62 are each provided with a barrier metal 68. Vertical structure of SOI structure in which a Cu wiring 72 having a barrier metal 71 is connected via a conductive plug 69 having An N-channel MIS field effect transistor (vertical operation) is formed.
Therefore, without using a bonded SOI structure semiconductor substrate (high silicon wafer cost) or without using an SOI structure semiconductor substrate formed by the SIMOX method (high cost due to increased process time) Using the semiconductor substrate, the lateral and vertical epitaxial semiconductor layers selectively formed on the insulating film can be used as SOI substrates, and the drain region, channel region, and source region can be formed in the lateral and vertical epitaxial semiconductor layers. Therefore, a fully depleted SOI structure can be easily formed, the junction capacitance of the source / drain region can be reduced (substantially zero), the depletion layer capacitance can be reduced, the breakdown voltage of the source / drain region can be improved, and the subthreshold characteristics can be improved. It was possible to reduce the threshold voltage.
Further, the channel length for determining various characteristics of the MIS field effect transistor can be determined by the growth thickness of the epitaxial semiconductor layer having good controllability and the diffusion of impurities by heat treatment without depending on the control of the gate length by the photolithography technique. It was possible to obtain a MIS field effect transistor having stable characteristics even in a large-diameter wafer.
In addition, since the channel region can be completely surrounded by the gate electrode, the back channel effect peculiar to the SOI structure can be improved, high performance and high reliability with extremely excellent leakage characteristics, and the entire periphery can be made into the channel region. It was possible to obtain a highly integrated MIS field effect transistor with an increased channel width.
Each element (low concentration and high concentration drain region, high concentration source region, gate oxide film and gate electrode) is finely formed in self-alignment with the vertical direction epitaxial semiconductor layer formed in the lateral direction epitaxial semiconductor layer. It was also possible.
However, since the gate electrode could not be formed only in the region facing the channel region, the stray capacitance was relatively large, and it was difficult to increase the speed.
In addition, since the channel region, the drain region, and the source region (a part of the source region extends and is also formed in the lateral epitaxial semiconductor layer) are formed in the longitudinal epitaxial semiconductor layer having the columnar structure, the width of the longitudinal epitaxial semiconductor layer If the gate electrode is made narrow, the resistance of the drain region increases and the contact resistance of the wiring body connected to the drain region increases, which makes it difficult to increase the speed. Conversely, the vertical epitaxial semiconductor layer is completely depleted. If the range is widened, the carrier scattering increases and the mobility decreases, so it is still difficult to increase the speed. This is because there was no technology that could cope with this.
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ほぼチャネル領域のすべてに対向して、微細な包囲構造のゲート電極およびゲート電極配線を形成できなかったため、浮遊容量を低減できなかったこと。
（２）ソースドレイン領域の抵抗を低減した完全空乏型の半導体層（ＳＯＩ基板）の形成が難しかったこと。
（３）ドレイン領域（あるいはソース領域）への配線体のコンタクト抵抗を低減した完全空乏型の半導体層（ＳＯＩ基板）の形成が難しかったこと。
（４）キャリア（電子）の散乱が極めて小さく、移動度を向上させた完全空乏型の半導体層（ＳＯＩ基板）の形成が難しかったこと。
等の問題が顕著になりつつあり、現状技術により、微細なＳＯＩ構造の縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化及び低電力化が困難になってきたことである。The problem to be solved by the present invention, as shown in the conventional example,
(1) The stray capacitance could not be reduced because the gate electrode and the gate electrode wiring having a fine surrounding structure could not be formed so as to face almost all of the channel region.
(2) It was difficult to form a fully depleted semiconductor layer (SOI substrate) with reduced resistance in the source / drain region.
(3) It was difficult to form a fully depleted semiconductor layer (SOI substrate) with reduced contact resistance of the wiring body to the drain region (or source region).
(4) It is difficult to form a fully depleted semiconductor layer (SOI substrate) with extremely low carrier (electron) scattering and improved mobility.
Such problems are becoming more prominent, and it is difficult to further increase the speed and power by simply forming a vertical (vertical operation) MIS field-effect transistor with a fine SOI structure. It has been.
上記課題は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた第１の半導体層と、前記第１の半導体層上に選択的に設けられた柱状構造の第２の半導体層と、前記第１の半導体層に設けられた第１の不純物領域及び前記第２の半導体層の下部に設けられた第２の不純物領域を包囲する構造に設けられた第１の導電体からなるソース領域（あるいはドレイン領域）と、前記第２の半導体層の上部に設けられた第３の不純物領域を包囲する構造に設けられた第２の導電体からなるドレイン領域（あるいはソース領域）と、前記第２の半導体層の中間部に設けられたチャネル領域と、前記第２の半導体層の中間部の側面にゲート絶縁膜を介して、前記第１の導電体及び前記第２の導電体間に絶縁されて設けられた包囲型ゲート電極と、前記包囲型ゲート電極、前記ソース領域及び前記ドレイン領域に配設された配線体と、により構成された縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを備えてなる本発明の半導体装置によって解決される。 The object is to provide a semiconductor substrate, an insulating film provided on the semiconductor substrate, a first semiconductor layer selectively provided on the insulating film, and selectively provided on the first semiconductor layer. A second semiconductor layer having a columnar structure, a first impurity region provided in the first semiconductor layer, and a second impurity region provided below the second semiconductor layer. From a second conductor provided in a structure surrounding a source region (or drain region) made of the first conductor provided and a third impurity region provided above the second semiconductor layer A drain region (or source region), a channel region provided in an intermediate portion of the second semiconductor layer, and a side surface of the intermediate portion of the second semiconductor layer with a gate insulating film interposed therebetween, Insulated between the conductor and the second conductor A vertical (vertical operation) MIS field-effect transistor including a surrounding gate electrode and a wiring body disposed in the surrounding gate electrode, the source region, and the drain region. This is solved by the semiconductor device of the present invention.
以上説明のように本発明によれば、貼り合わせＳＯＩ構造の半導体基板あるいはＳＩＭＯＸ法により形成したＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用し、単結晶半導体層の成長が容易な、選択エピタキシャル半導体層成長技術を利用して、絶縁膜上に選択的に形成した横(水平)方向エピタキシャル半導体層（第１の半導体層）及び幅の狭い縦（垂直）方向エピタキシャル半導体層（第２の半導体層）をＳＯＩ基板とし、第２の半導体層の中間部の側面にゲート酸化膜を介して包囲する構造の包囲型ゲート電極を設け、第２の半導体層の下部に導電体により側面を包囲されたソース領域を形成し、延在して第１の半導体層にもソース領域を形成し、第２の半導体層の上部に導電体により側面を包囲されたドレイン領域を形成し、第２の半導体層の中間部にチャネル領域を形成したＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを構成できるため、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また第２の半導体層の中間部に極薄のチャネル領域を形成できることにより、キャリアの散乱を抑制し、移動度を向上できることによる高速化が可能である。
また第２の半導体層の中間部の全周囲に形成したチャネル領域のみに対向して微細な包囲型ゲート電極を形成でき、且つ包囲型ゲート電極に側面接続したゲート電極配線を形成できるため、浮遊容量を大幅に低減できることによる高速化が可能である。
また導電体により側面を包囲された構造のドレイン領域あるいはソース領域を形成できるため、ソースドレイン領域の抵抗を低減できることによる高速化が可能である。
また幅の広い、導電体により側面を包囲されたドレイン領域あるいはソース領域に配線体を形成できるため、コンタクト抵抗を低減できることによる高速化が可能である。
また幅の広い、導電体により側面を包囲されたドレイン領域の直上あるいは幅の広い、導電体により側面を包囲されたソース領域直下に配線体を形成できるため、配線体の自由度を向上させることができることによる高集積化が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良い第２の半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
また第１の半導体層上に形成する幅の狭い第２の半導体層に自己整合して、各要素(低濃度及び高濃度のソースドレイン領域、ゲート絶縁膜、ソース領域及びドレイン領域をそれぞれ包囲する導電体、包囲型ゲート電極及びゲート電極配線等)を微細に形成することもできる。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成でき、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また不純物からなるソース領域あるいはドレイン領域を包囲する導電体を配線体として利用することも可能で、配線の自由度を増すことができることによる高集積化を可能にすることもできる。
また不純物からなるソース領域あるいはドレイン領域をサリサイド層（いわゆるメタルソースドレイン）に形成することも可能で、さらなる高速化を達成することもできる。
またＳＯＩ構造を形成することなく、半導体基板に直接本構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタからなる半導体装置を得ることができる。
本発明者は当該技術を，導電体に包囲された積層３領域を有する絶縁膜上の縦型のＭＩＳ電界効果トランジスタ（ｖｅｒｔｉｃａｌ ＭＩＳＦＥＴ ｗｉｔｈＡｃｃｕｍｕｌａｔｅｄＴｒｉｐｌｅＲｅｇｉｏｎｓＳｕｒｒｏｕｎｄｅｄ ｂｙＣｏｎｄｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）と命名し、以後ＡＴＲＳＣ（エーティアールエスシー）構造と略称する。As described above, according to the present invention, a single semiconductor layer can be grown using a normal semiconductor substrate without using a bonded SOI structure semiconductor substrate or a SOI structure semiconductor substrate formed by the SIMOX method. A lateral (horizontal) direction epitaxial semiconductor layer (first semiconductor layer) and a narrow vertical (vertical) direction epitaxial semiconductor layer selectively formed on an insulating film by using an easy selective epitaxial semiconductor layer growth technique The (second semiconductor layer) is an SOI substrate, and a surrounding gate electrode is provided on the side surface of the intermediate portion of the second semiconductor layer via a gate oxide film, and a conductor is provided below the second semiconductor layer. Forming a source region surrounded by a side surface, extending to form a source region in the first semiconductor layer, and a drain surrounded by a conductor on the second semiconductor layer A vertical (vertical operation) MIS field effect transistor having an SOI region in which a channel region is formed in the middle portion of the second semiconductor layer can be formed, so that the junction capacitance of the source / drain region can be reduced (substantially zero). ), The threshold voltage can be reduced by reducing the capacitance of the depletion layer, improving the breakdown voltage of the source / drain region, and improving the subthreshold characteristics.
In addition, since an extremely thin channel region can be formed in the middle portion of the second semiconductor layer, it is possible to increase the speed by suppressing carrier scattering and improving mobility.
In addition, a fine surrounding gate electrode can be formed facing only the channel region formed all around the intermediate portion of the second semiconductor layer, and a gate electrode wiring connected to the side surface of the surrounding gate electrode can be formed. The speed can be increased by significantly reducing the capacity.
Further, since the drain region or the source region having a structure in which the side surface is surrounded by the conductor can be formed, the speed can be increased by reducing the resistance of the source / drain region.
In addition, since a wiring body can be formed in a drain region or a source region surrounded by a wide conductor and the side surface of which is surrounded by a conductor, it is possible to increase the speed by reducing contact resistance.
In addition, since the wiring body can be formed immediately above the wide drain region surrounded by the side surface with the conductor or directly below the wide source region surrounded by the side surface with the conductor, the degree of freedom of the wiring body can be improved. High integration is possible.
Further, the channel length for determining various characteristics of the MIS field effect transistor is determined by the growth thickness of the second semiconductor layer having good controllability and the diffusion of impurities by heat treatment without depending on the control of the gate length by the photolithography technique. Therefore, it is possible to obtain a MIS field effect transistor having stable characteristics even in a large-diameter wafer.
In addition, each element (low concentration and high concentration source / drain region, gate insulating film, source region and drain region is surrounded by self-alignment with a narrow second semiconductor layer formed on the first semiconductor layer. A conductor, a surrounding gate electrode, a gate electrode wiring, etc.) can also be formed finely.
Moreover, since the channel region can be formed by surrounding the gate electrode provided through the gate oxide film, the current path other than the channel can be cut off, and not only the complete channel control by the surrounding gate electrode is possible. Since the channel can be formed on all the side surfaces and the channel width can be increased without increasing the occupied area of the surface (upper surface), the drive current can be increased.
In addition, a conductor surrounding a source region or a drain region made of impurities can be used as a wiring body, and high integration can be achieved by increasing the degree of freedom of wiring.
Further, a source region or a drain region made of impurities can be formed in a salicide layer (so-called metal source / drain), and further speedup can be achieved.
It is also possible to form a vertical (vertical operation) MIS field effect transistor of this structure directly on a semiconductor substrate without forming an SOI structure.
In other words, high-speed, high-reliability, high-performance, and high-speed, capable of manufacturing large-scale semiconductor integrated circuits that can be used for high-speed, large-capacity communication devices, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices It is possible to obtain a semiconductor device including a vertical (vertical operation) MIS field effect transistor having an integration and an extremely low power SOI structure.
The present inventors named the art, vertical MIS field effect transistor on the insulating film having a stacked 3 region surrounded by a conductor and(vertical MISFET with A ccumulated T riple R egions S urrounded by C onductor on insulator) Hereinafter, it is abbreviated as an ATRSC (ATSC) structure.
本願発明は、特に、
（１）完全単結晶からなるＳｉ基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャルＳｉ層の選択成長による第１及び第２の半導体層の形成。
（２）第２の半導体層の下部側面及び第２の半導体層上部側面を、それぞれ包囲する導電体の形成。
（３）上下の導電体間の第２の半導体層の中間部側面を、ゲート絶縁膜を介して包囲する包囲型ゲート電極の埋め込み形成。
（４）それぞれ導電体に包囲された第２の半導体層下部及び上部への不純物ソース領域あるいはドレイン領域の形成。
（５）埋め込み包囲型ゲート電極の側面の一部及びゲート電極配線形成用の導電体パッドを接続するゲート電極配線の選択形成。
等の技術を使用し、
半導体基板上に絶縁膜が設けられ、絶縁膜上に第１の半導体層が選択的に設けられ、第１の半導体層上に幅の狭い柱状構造の第２の半導体層が選択的に設けられ、第２の半導体層の下部側面を包囲する導電体が設けられ、第２の半導体層の中間部側面を、ゲート絶縁膜を介して包囲する包囲型ゲート電極が設けられ、第２の半導体層の上部側面を包囲する導電体が設けられ、第１の半導体層及び導電体に包囲された第２の半導体層の下部にソース領域（あるいはドレイン領域）が設けられ、導電体に包囲された第２の半導体層の上部にドレイン領域（あるいはソース領域）が設けられ、第２の半導体層の中間部にチャネル領域が設けられ、包囲型ゲート電極の側面の一部及びゲート電極配線形成用の導電体パッドを接続するゲート電極配線が選択形成され、包囲型ゲート電極、ソース領域及びドレイン領域にそれぞれ配線体が設けられている縦型（垂直方向動作）のＭＩＳ電界効果トランジスタからなる半導体装置を形成したものである。In particular, the present invention
(1) Formation of first and second semiconductor layers by selective growth of a longitudinal (vertical) direction or lateral (horizontal) direction epitaxial Si layer with a Si substrate made of a complete single crystal as a nucleus.
(2) Formation of a conductor surrounding the lower side surface of the second semiconductor layer and the upper side surface of the second semiconductor layer.
(3) Embedding formation of a surrounding gate electrode that surrounds the side surface of the second semiconductor layer between the upper and lower conductors via a gate insulating film.
(4) Formation of impurity source regions or drain regions on the lower and upper portions of the second semiconductor layer, each surrounded by a conductor.
(5) Selective formation of a gate electrode wiring for connecting a part of the side surface of the buried surrounding gate electrode and a conductor pad for forming the gate electrode wiring.
Using technology such as
An insulating film is provided over the semiconductor substrate, a first semiconductor layer is selectively provided over the insulating film, and a second semiconductor layer having a narrow columnar structure is selectively provided over the first semiconductor layer. A conductor surrounding the lower side surface of the second semiconductor layer is provided, and a surrounding gate electrode surrounding the middle side surface of the second semiconductor layer via the gate insulating film is provided; And a source region (or a drain region) is provided below the first semiconductor layer and the second semiconductor layer surrounded by the conductor, and is surrounded by the conductor. A drain region (or source region) is provided on the upper part of the semiconductor layer 2, a channel region is provided in the middle part of the second semiconductor layer, and a part of the side surface of the surrounding gate electrode and the conductive material for forming the gate electrode wiring are provided. The gate electrode wiring that connects the body pads Is-option formed, encircling the gate electrode, and forming a semiconductor device comprising a MIS field-effect transistor of the vertical type in which each wiring member is provided in the source region and the drain region (vertical operation).
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２８は本発明の半導体装置における第１の実施例で、図１は模式側断面図、図２〜図２１は第１の製造方法の工程断面図、図２２〜図２８は第２の製造方法の工程断面図の一部である。Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
1 to 28 show a first embodiment of a semiconductor device according to the present invention. FIG. 1 is a schematic side sectional view, FIGS. 2 to 21 are process sectional views of a first manufacturing method, and FIGS. It is a part of process sectional drawing of the manufacturing method of 2.
図１はシリコン（Ｓｉ）基板を使用し、ＡＴＲＳＣ構造に形成されたＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１６ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は１００ｎｍ程度の導電膜（ＷＳｉ、下層配線）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１６ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）、６は埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）、７は５０ｎｍ程度のソース領域の包囲型導電体（ＷＳｉ）、８は９０ｎｍ程度のドレイン領域の包囲型導電体（ＷＳｉ）、９は１８０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉ層（第２の半導体層）、１０は５０ｎｍ程度のゲート電極配線形成用の導電体パッド（ＷＳｉ）、１１は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１２は３０ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１３は横（水平）方向及び縦（垂直）方向に選択形成したゲート電極配線（ＷＳｉ）、１４は１０２０ｃｍ−３程度のｎ＋型ソース領域、１５は５×１０１７ｃｍ−３程度のｎ型ソース領域、１６は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１７は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１８は５００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１９は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２０は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２１は導電プラグ（Ｗ）、２２は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２３は１０ｎｍ程度のバリアメタル（ＴａＮ）、２４は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２５は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。1 using silicon (Si) substrate, it shows a part of a semiconductor integrated circuit including a MIS field-effect transistor of the vertical type (vertical operation) of the N channel formed in ATRSC structure 1 1016 a p-type silicon (Si) substrate of about cm−3 , 2 is a silicon oxide film (SiO2 ) of about 500 nm, 3 is a conductive film (WSi, lower layer wiring) of about 100 nm, and 4 is an element isolation region of about 50 nm Silicon nitride film (Si3 N4 ), 5 is a p-type lateral (horizontal) epitaxial Si layer (first semiconductor layer) of about 1016 cm−3 , and 6 is a buried silicon nitride film (Si3 N4 ) , 7 is a surrounding conductor (WSi) of a source region of about 50 nm, 8 is a surrounding conductor (WSi) of a drain region of about 90 nm, and 9 is a p-type longitudinal (vertical) direction epi of about 180 nm. Taxially Si layer (second semiconductor layer), 10 is a conductor pad (WSi) for forming a gate electrode wiring of about 50 nm, 11 is a gate oxide film (SiO2 ) of about 5 nm, and 12 is an enclosed gate of about 30 nm. The electrode (WSi), 13 is a gate electrode wiring (WSi) selectively formed in the horizontal (horizontal) direction and the vertical (vertical) direction, 14 is an n+ type source region of about 1020 cm−3 , and 15 is 5 × 1017. n-type source region of about cm−3 , 16 is an n-type drain region of about 5 × 1017 cm−3 , 17 is an n+ -type drain region of about 1020 cm−3 , and 18 is a phosphosilicate glass of about 500 nm ( PSG) film, 19 is 20nm approximately silicon nitride film(Si3 N 4), 20 is 10nm approximately barrier metal (TiN), the conductive plugs 21 (W), a layer of about 500nm is 22 Insulating film (SiOC), a barrier metal (TaN) of about 10nm is 23, 24 500nm of about Cu wiring (including Cu seed layer), 25 denotes a 20nm approximately barrier insulating film(Si 3N 4).
同図においては、ｐ型のシリコン基板1上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２の一部には導電膜（ＷＳｉ、下層配線）３が平坦に埋め込まれ、シリコン酸化膜（ＳｉＯ２）２及び導電膜（ＷＳｉ、下層配線）３上には、底部の一部を導電膜（ＷＳｉ、下層配線）３に接してｐ型の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）５が選択的に設けられ、Ｓｉ層（第１の半導体層）５はシリコン窒化膜（Ｓｉ３Ｎ４）４及び埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）６により島状に絶縁分離されている。Ｓｉ層（第１の半導体層）５上には、極めて狭い幅のｐ型の縦（垂直）方向エピタキシャルＳｉ層（第２の半導体層）９が選択的に設けられ、Ｓｉ層（第２の半導体層）９の下部には、導電体７により側面を包囲されたｎ＋型及びｎ型ソース領域（１４、１５）が設けられ、延在してＳｉ層（第１の半導体層）５にもｎ＋型ソース領域１４が設けられ、Ｓｉ層（第２の半導体層）９の中間部には、側面をゲート酸化膜（ＳｉＯ２）１１を介して包囲する構造の包囲型ゲート電極（ＷＳｉ）１２が設けられ、チャネル領域を形成し、Ｓｉ層（第２の半導体層）９の上部には、導電体８により側面を包囲されたｎ型及びｎ＋型ドレイン領域（１６、１７）が設けられ、また包囲型ゲート電極（ＷＳｉ）１２の一部側面とゲート電極配線形成用の導電体（ＷＳｉ）１０上面には横（水平）方向及び縦（垂直）方向に選択形成したゲート電極配線（ＷＳｉ）１３が設けられ、ｎ＋型ソース領域１４が設けられたＳｉ層（第１の半導体層）５の下面には導電膜（ＷＳｉ、下層配線）３が接続され、ｎ＋型ドレイン領域１７が設けられたＳｉ層（第２の半導体層）９の上部と包囲型ゲート電極に接続されたゲート電極配線１３の上面にはそれぞれバリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を介してバリアメタル（ＴａＮ）２３を有するＣｕ配線２４が接続されているＳＯＩ構造の縦型（垂直方向動作)のＮチャネルＭＩＳ電界効果トランジスタが形成されている。In the figure, a silicon oxide film (SiO2 ) 2 is provided on a p-type silicon substrate 1, and a conductive film (WSi, lower layer wiring) 3 is flat on a part of the silicon oxide film (SiO2 ) 2. On the silicon oxide film (SiO2 ) 2 and the conductive film (WSi, lower layer wiring) 3 embedded, a part of the bottom is in contact with the conductive film (WSi, lower layer wiring) 3 and the p-type lateral (horizontal) direction An epitaxial Si layer (first semiconductor layer) 5 is selectively provided. The Si layer (first semiconductor layer) 5 includes a silicon nitride film (Si3 N4 ) 4 and a buried silicon nitride film (Si3 N4 ). 6 is isolated in an island shape. A p-type vertical (vertical) direction epitaxial Si layer (second semiconductor layer) 9 having a very narrow width is selectively provided on the Si layer (first semiconductor layer) 5, and the Si layer (second semiconductor layer) is selectively formed. Under the semiconductor layer 9, n+ -type and n-type source regions (14, 15) surrounded by the conductor 7 are provided, and extend to the Si layer (first semiconductor layer) 5. Also, an n+ type source region 14 is provided, and in the middle portion of the Si layer (second semiconductor layer) 9, a surrounding gate electrode (WSi) having a structure in which a side surface is surrounded by a gate oxide film (SiO2 ) 11. ) 12 is formed to form a channel region, and n-type and n+ -type drain regions (16, 17) whose side surfaces are surrounded by the conductor 8 are formed on the Si layer (second semiconductor layer) 9. For forming a part of the side surface of the surrounding gate electrode (WSi) 12 and the gate electrode wiring Conductor (WSi) 10 on the upper surface lateral (horizontal) direction and the longitudinal (vertical) direction selected form the gate electrode wiring (WSi) 13 is provided, Silayer n + -type source region 14 is provided (first The conductive layer (WSi, lower layer wiring) 3 is connected to the lower surface of the semiconductor layer (5), and the upper part of the Si layer (second semiconductor layer) 9 provided with the n+ -type drain region 17 and the surrounding gate electrode A vertical type of SOI structure in which a Cu wiring 24 having a barrier metal (TaN) 23 is connected to an upper surface of the connected gate electrode wiring 13 via a conductive plug (W) 21 having a barrier metal (TiN) 20. An (channel operation) N-channel MIS field effect transistor is formed.
したがって、通常の半導体基板を使用して、絶縁膜上に選択的に形成した横(水平)方向エピタキシャル半導体層（第１の半導体層）及び幅の狭い縦（垂直）方向エピタキシャル半導体層（第２の半導体層）をＳＯＩ基板とし、第２の半導体層の中間部の側面にゲート酸化膜を介して包囲する構造の包囲型ゲート電極を設け、第２の半導体層の下部に導電体により側面を包囲されたソース領域を形成し、延在して第１の半導体層にもソース領域を形成し、第２の半導体層の上部に導電体により側面を包囲されたドレイン領域を形成し、第２の半導体層の中間部にチャネル領域を形成したＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタを構成できるため、ソースドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また第２の半導体層の中間部に極薄のチャネル領域を形成できることにより、キャリアの散乱を抑制し、移動度を向上できることによる高速化が可能である。
また第２の半導体層の中間部の全周囲に形成したチャネル領域のみに対向して微細な包囲型ゲート電極を形成でき、且つ包囲型ゲート電極に側面接続したゲート電極配線を形成できるため、浮遊容量を大幅に低減できることによる高速化が可能である。
また導電体により側面を包囲された構造のドレイン領域あるいはソース領域を形成できるため、ソースドレイン領域の抵抗を低減できることによる高速化が可能である。
また幅の広い、導電体により側面を包囲されたドレイン領域あるいはソース領域に配線体を形成できるため、コンタクト抵抗を低減できることによる高速化が可能である。
また幅の広い、導電体により側面を包囲されたドレイン領域の直上あるいは幅の広い、導電体により側面を包囲されたソース領域直下に配線体を形成できるため、配線体の自由度を向上させることができることによる高集積化が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良い第２の半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
また第１の半導体層上に形成する幅の狭い第２の半導体層に自己整合して、各要素(低濃度及び高濃度のソースドレイン領域、ゲート絶縁膜、ソース領域及びドレイン領域をそれぞれ包囲する導電体、包囲型ゲート電極及びゲート電極配線等)を微細に形成することもできる。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成でき、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造の縦型(垂直方向動作)のＭＩＳ電界効果トランジスタからなる半導体装置を得ることができる。Therefore, using a normal semiconductor substrate, a lateral (horizontal) epitaxial semiconductor layer (first semiconductor layer) selectively formed on the insulating film and a narrow vertical (vertical) epitaxial semiconductor layer (second semiconductor layer) are formed. The semiconductor layer) is an SOI substrate, and a surrounding gate electrode having a structure surrounding the second semiconductor layer via a gate oxide film is provided on the side surface of the intermediate portion of the second semiconductor layer, and the side surface is formed by a conductor below the second semiconductor layer. Forming an enclosed source region, extending to form a source region in the first semiconductor layer, forming a drain region surrounded by a conductor on the second semiconductor layer; A vertical (vertical operation) MIS field effect transistor having a channel region formed in the middle of the semiconductor layer can be configured, so that the junction capacitance of the source / drain region is reduced (substantially zero) and the depletion layer capacitance is reduced. , Saw Reduction of the threshold voltage due to improve the withstand voltage improvement and subthreshold characteristic of the drain region are possible.
In addition, since an extremely thin channel region can be formed in the middle portion of the second semiconductor layer, it is possible to increase the speed by suppressing carrier scattering and improving mobility.
In addition, a fine surrounding gate electrode can be formed facing only the channel region formed all around the intermediate portion of the second semiconductor layer, and a gate electrode wiring connected to the side surface of the surrounding gate electrode can be formed. The speed can be increased by significantly reducing the capacity.
Further, since the drain region or the source region having a structure in which the side surface is surrounded by the conductor can be formed, the speed can be increased by reducing the resistance of the source / drain region.
In addition, since a wiring body can be formed in a drain region or a source region surrounded by a wide conductor and the side surface of which is surrounded by a conductor, it is possible to increase the speed by reducing contact resistance.
In addition, since the wiring body can be formed immediately above the wide drain region surrounded by the side surface with the conductor or directly below the wide source region surrounded by the side surface with the conductor, the degree of freedom of the wiring body can be improved. High integration is possible.
Further, the channel length for determining various characteristics of the MIS field effect transistor is determined by the growth thickness of the second semiconductor layer having good controllability and the diffusion of impurities by heat treatment without depending on the control of the gate length by the photolithography technique. Therefore, it is possible to obtain a MIS field effect transistor having stable characteristics even in a large-diameter wafer.
In addition, each element (low concentration and high concentration source / drain region, gate insulating film, source region and drain region is surrounded by self-alignment with a narrow second semiconductor layer formed on the first semiconductor layer. A conductor, a surrounding gate electrode, a gate electrode wiring, etc.) can also be formed finely.
Moreover, since the channel region can be formed by surrounding the gate electrode provided through the gate oxide film, the current path other than the channel can be cut off, and not only the complete channel control by the surrounding gate electrode is possible. Since the channel can be formed on all the side surfaces and the channel width can be increased without increasing the occupied area of the surface (upper surface), the drive current can be increased.
In other words, high-speed, high-reliability, high-performance, and high-speed, capable of manufacturing large-scale semiconductor integrated circuits that can be used for high-speed, large-capacity communication devices, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices It is possible to obtain a semiconductor device including a vertical (vertical operation) MIS field effect transistor having an integration and an extremely low power SOI structure.
次いで本発明に係る半導体装置における第１の実施例の第１の製造方法について、図２〜図２１及び図１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。 Next, a first manufacturing method of the first embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. However, here, only the manufacturing method related to the formation of the semiconductor device of the present invention is described, and the description of the manufacturing method related to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is omitted. To do.
図２
ｐ型のシリコン基板１を１０００℃程度で酸化し、５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２を１００ｎｍ程度異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。FIG.
The p-type silicon substrate 1 is oxidized at about 1000 ° C. to grow a silicon oxide film (SiO2 ) 2 having a thickness of about 500 nm. Next, using an ordinary lithography technique using an exposure drawing apparatus, the silicon oxide film (SiO2 ) 2 is anisotropically etched by about 100 nm using a resist (not shown) as a mask layer to form an opening. Next, the resist (not shown) is removed.
図３
次いで化学気相成長により、１００ｎｍ程度の導電膜（ＷＳｉ）３を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、開孔部に導電膜（ＷＳｉ）３を平坦に埋め込み下層配線体を形成する。FIG.
Next, a conductive film (WSi) 3 of about 100 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (hereinafter abbreviated as CMP) is performed, and a conductive film (WSi) 3 is filled flat in the opening to form a lower layer wiring body.
図４
次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。FIG.
Next, a silicon nitride film (Si3 N4 ) 4 of about 50 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique by an exposure drawing apparatus, a silicon nitride film (Si3 N4 ) 4 and a silicon oxide film (SiO2 ) 2 are sequentially anisotropic dry etched using a resist (not shown) as a mask layer. Then, an opening that exposes part of the p-type silicon substrate 1 is formed. Next, the resist (not shown) is removed.
図５
次いで露出したｐ型のシリコン基板１上に５５０ｎｍ程度のｐ型の縦（垂直）方向エピタキシャルＳｉ層２６を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２６を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２７を成長する。FIG.
Next, a p-type vertical (vertical) epitaxial Si layer 26 of about 550 nm is grown on the exposed p-type silicon substrate 1. Next, chemical mechanical polishing (CMP) is performed to planarize the p-type vertical (vertical) epitaxial Si layer 26 protruding from the flat surface of the silicon nitride film (Si3 N4 ) 4. Next, a tungsten film 27 of about 50 nm is grown by selective chemical vapor deposition.
図６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層２６の側面の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。FIG.
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si3 N4 ) 4 is anisotropically dry-etched using a resist (not shown) as a mask layer, and a longitudinal (vertical) direction epitaxial Si layer An opening that exposes a part of the side surface of 26 is formed. Next, the resist (not shown) is removed.
図７
次いで露出した縦（垂直）方向エピタキシャルＳｉ層２６の側面からｐ型の横（水平）方向エピタキシャルＳｉ層５（第１の半導体層）を成長し、開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。FIG.
Next, a p-type lateral (horizontal) direction epitaxial Si layer 5 (first semiconductor layer) is grown from the exposed side surface of the longitudinal (vertical) direction epitaxial Si layer 26 to fill the opening. The remaining silicon nitride film (Si3 N4 ) 4 serves as an element isolation region.
図８
次いで横（水平）方向エピタキシャルＳｉ層５の表面を９００℃程度で酸化し、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２８を成長する。次いでシリコン酸化膜（ＳｉＯ２）２８及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜２７及び縦（垂直）方向エピタキシャルＳｉ層２６を順次異方性ドライエッチングし、開孔部を形成する。（この際シリコン基板１の表面も若干エッチングされるが、特に問題はない。）FIG.
Next, the surface of the lateral (horizontal) epitaxial Si layer 5 is oxidized at about 900 ° C. to grow a silicon oxide film (SiO2 ) 28 of about 10 nm. Next, using the silicon oxide film (SiO2 ) 28 and the silicon nitride film (Si3 N4 ) 4 as a mask layer, the tungsten film 27 and the longitudinal (vertical) direction epitaxial Si layer 26 are sequentially subjected to anisotropic dry etching to form an opening portion. Form. (At this time, the surface of the silicon substrate 1 is also slightly etched, but there is no particular problem.)
図９
次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）６を成長する。次いで横（水平）方向エピタキシャルＳｉ層５の平坦面より上に存在するシリコン窒化膜（Ｓｉ３Ｎ４）６及びシリコン酸化膜（ＳｉＯ２）２８を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）６を開孔部（最大幅は１００ｎｍ程度）に平坦に埋め込む。（この領域も素子分離領域の一部となる。）FIG.
Next, a silicon nitride film (Si3 N4 ) 6 of about 60 nm is grown by chemical vapor deposition. Next, the silicon nitride film (Si3 N4 ) 6 and the silicon oxide film (SiO2 ) 28 existing above the flat surface of the lateral (horizontal) epitaxial Si layer 5 are chemically and mechanically polished (CMP) to obtain a silicon nitride film (Si3 N4 ) 6 is embedded flatly in the opening (maximum width is about 100 nm). (This region also becomes part of the element isolation region.)
図１０
次いで化学気相成長により、５０ｎｍ程度の導電体（ＷＳｉ）７を成長する。次いで化学気相成長により、４０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２９を成長する。次いで化学気相成長により、９０ｎｍ程度の導電体（ＷＳｉ）８を成長する。FIG.
Next, a conductor (WSi) 7 of about 50 nm is grown by chemical vapor deposition. Next, a silicon oxide film (SiO2 ) 29 of about 40 nm is grown by chemical vapor deposition. Next, a conductor (WSi) 8 of about 90 nm is grown by chemical vapor deposition.
図１１
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、導電体（ＷＳｉ）８、シリコン酸化膜（ＳｉＯ２）２９及び導電体（ＷＳｉ）７を順次異方性ドライエッチングし、横（水平）方向エピタキシャルＳｉ層５の表面の一部を露出する微細な開孔部を形成する。次いでレジスト（図示せず）を除去する。FIG.
Next, using a normal lithography technique by an exposure drawing apparatus, the conductor (WSi) 8, the silicon oxide film (SiO2 ) 29, and the conductor (WSi) 7 are anisotropically sequentially using a resist (not shown) as a mask layer. Dry etching is performed to form a fine opening that exposes part of the surface of the lateral (horizontal) epitaxial Si layer 5. Next, the resist (not shown) is removed.
図１２
次いで露出した横（水平）方向エピタキシャルＳｉ層５の表面から縦（垂直）方向エピタキシャルＳｉ層９（第２の半導体層）を成長する。次いで化学的機械研磨（ＣＭＰ）し、導電体（ＷＳｉ）８の平坦面より突出したエピタキシャルＳｉ層９を平坦化する。FIG.
Next, a longitudinal (vertical) epitaxial Si layer 9 (second semiconductor layer) is grown from the exposed surface of the lateral (horizontal) epitaxial Si layer 5. Next, chemical mechanical polishing (CMP) is performed to planarize the epitaxial Si layer 9 protruding from the flat surface of the conductor (WSi) 8.
図１３
次いで露光描画装置による通常のリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、導電体（ＷＳｉ）８及びシリコン酸化膜（ＳｉＯ２）２９を順次異方性ドライエッチングする。FIG.
Next, using the normal lithography technique by the exposure drawing apparatus, the conductor (WSi) 8 and the silicon oxide film (SiO2 ) 29 are sequentially subjected to anisotropic dry etching using the first resist (not shown) as a mask layer. .
図１４
次いで第１のレジスト（図示せず）はそのままにして、露光描画装置による通常のリソグラフィー技術を利用し、第２のレジスト（図示せず）を第１のレジスト（図示せず）の近くに設け、第１及び第２のレジスト（図示せず）をマスク層として、導電体（ＷＳｉ）７を異方性ドライエッチングする。こうして上部を導電体（ＷＳｉ）８に包囲され、中間部をシリコン酸化膜（ＳｉＯ２）２９に包囲され、下部を導電体（ＷＳｉ）７に包囲された構造の縦（垂直）方向エピタキシャルＳｉ層９（第２の半導体層）及びゲート電極配線形成用の導電体パッド（ＷＳｉ）１０を形成する。次いで第１及び第２のレジスト（図示せず）を除去する。FIG.
Next, the first resist (not shown) is left as it is, and a second resist (not shown) is provided near the first resist (not shown) by using a normal lithography technique using an exposure drawing apparatus. The conductor (WSi) 7 is anisotropically dry etched using the first and second resists (not shown) as mask layers. Thus, a vertical (vertical) epitaxial Si layer having a structure in which the upper portion is surrounded by the conductor (WSi) 8, the middle portion is surrounded by the silicon oxide film (SiO2 ) 29, and the lower portion is surrounded by the conductor (WSi) 7. 9 (second semiconductor layer) and a conductor pad (WSi) 10 for forming a gate electrode wiring are formed. Next, the first and second resists (not shown) are removed.
図１５
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いでＳｉ層９（第２の半導体層）に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０００℃程度で熱処理し、Ｓｉ層９（第２の半導体層）の濃度を制御する。次いでＳｉ層９（第２の半導体層）及びＳｉ層５（第１の半導体層）にｎ型ソースドレイン領域形成用の燐のイオン注入をおこなう。連続してｎ＋型ソースドレイン領域形成用の砒素のイオン注入をおこなう。次いで残されたシリコン酸化膜（ＳｉＯ２）２９を等方性ドライエッチングし、導電体（ＷＳｉ）７と導電体（ＷＳｉ）８間に空孔部を形成する。この際、イオン注入用のシリコン酸化膜（ＳｉＯ２）（図示せず）もエッチング除去される。FIG.
Next, a silicon oxide film (SiO2 ) (not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, boron ions for threshold voltage control are implanted into the Si layer 9 (second semiconductor layer). Next, heat treatment is performed at about 1000 ° C. to control the concentration of the Si layer 9 (second semiconductor layer). Next, phosphorus ions for forming an n-type source / drain region are implanted into the Si layer 9 (second semiconductor layer) and the Si layer 5 (first semiconductor layer). Continuously, arsenic ions are implanted for forming the n+ -type source / drain regions. Next, the remaining silicon oxide film (SiO2 ) 29 is isotropically dry-etched to form a void portion between the conductor (WSi) 7 and the conductor (WSi) 8. At this time, a silicon oxide film (SiO2 ) (not shown) for ion implantation is also removed by etching.
図１６
次いで化学気相成長により、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１１を成長する。次いで化学気相成長により、３０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いでタングステンシリサイド膜（ＷＳｉ）を全面異方性ドライエッチングし、ゲート酸化膜（ＳｉＯ２）１１を介して、導電体（ＷＳｉ）７と導電体（ＷＳｉ）８間の空孔部にタングステンシリサイド膜（ＷＳｉ）を埋め込み、包囲型ゲート電極（ＷＳｉ）１２を形成する。FIG.
Next, a gate oxide film (SiO2 ) 11 of about 5 nm is grown by chemical vapor deposition. Next, a tungsten silicide film (WSi) of about 30 nm is grown by chemical vapor deposition. Next, the entire surface of the tungsten silicide film (WSi) is subjected to anisotropic dry etching, and the tungsten silicide film is formed in the hole between the conductor (WSi) 7 and the conductor (WSi) 8 via the gate oxide film (SiO2 ) 11. The surrounding gate electrode (WSi) 12 is formed by embedding (WSi).
図１７
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ゲート電極配線形成用の導電体パッド（ＷＳｉ）１０上に形成されたゲート酸化膜（ＳｉＯ２）１１を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。FIG.
Next, a gate oxide film (SiO2 ) 11 formed on a conductor pad (WSi) 10 for forming a gate electrode wiring, using a resist (not shown) as a mask layer, using a normal lithography technique by an exposure drawing apparatus. Anisotropic dry etching. Next, the resist (not shown) is removed.
図１８
次いで選択化学気相成長により、露出している包囲型ゲート電極（ＷＳｉ）１２の側面及びゲート電極配線形成用の導電体パッド（ＷＳｉ）１０の上面にタングステンシリサイド膜（ＷＳｉ）を選択成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）を異方性ドライエッチングし、ゲート電極配線１３を形成する。FIG.
Next, a tungsten silicide film (WSi) is selectively grown on the exposed side surface of the surrounding gate electrode (WSi) 12 and the upper surface of the conductive pad (WSi) 10 for forming the gate electrode wiring by selective chemical vapor deposition. Next, the tungsten silicide film (WSi) is anisotropically dry-etched using a resist (not shown) as a mask layer by using a normal lithography technique by an exposure drawing apparatus, thereby forming a gate electrode wiring 13.
図１９
次いで化学気相成長により、５００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１８を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１９を成長する。次いでＲＴＰ（ＲａｐｉｄＴｈｅｒｍａｌＰｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、不純物を拡散させて、Ｓｉ層９（第２の半導体層）の上部にｎ＋型ドレイン領域１７及びｎ型ドレイン領域１６を、対向してＳｉ層９（第２の半導体層）の下部にｎ型ソース領域１５及びｎ＋型ソース領域１４を、延在してＳｉ層５（第１の半導体層）にｎ＋型ソース領域１４を形成する。FIG.
Next, a phosphosilicate glass (PSG) film 18 of about 500 nm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed and planarization is performed. Next, a silicon nitride film (Si3 N4 ) 19 of about 20 nm is grown by chemical vapor deposition. Then annealing is performed byRTP (R apid T hermal P rocessing ) method, by diffusing impurities, the Si layer 9 (second semiconductor layer)n + -type drain region 17 and the n-type drain region 16 to the top of the opposing Si layer 9 (second semiconductor layer) the n-type source region 15 andn + -type source region 14 at the bottom of, the Si layer 5 (first semiconductor layer) on then + -type source region 14 extends to Form.
図２０
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１９、ＰＳＧ膜１８及びゲート酸化膜（ＳｉＯ２）１１を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。FIG.
Next, using a normal lithography technique by an exposure lithography apparatus, the silicon nitride film (Si3 N4 ) 19, the PSG film 18, and the gate oxide film (SiO2 ) 11 are sequentially changed using a resist (not shown) as a mask layer. Isotropically dry-etched to form a via. Next, the resist (not shown) is removed.
図２１
次いで化学気相成長により、バリアメタルとなるＴｉＮ２０を成長する。次いで化学気相成長により、タングステン（Ｗ）２１を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を形成する。FIG.
Next, TiN 20 serving as a barrier metal is grown by chemical vapor deposition. Next, tungsten (W) 21 is grown by chemical vapor deposition. Next, a conductive plug (W) 21 having a barrier metal (TiN) 20 embedded in the via is formed by chemical mechanical polishing (CMP).
図１
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）２２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜２２を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１９がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２３を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２３を有するＣｕ配線２４を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２５を成長し、本願発明のＡＴＲＳＣ構造の半導体装置を完成する。FIG.
Next, an insulating film (SiOC) 22 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the SiOC film 22 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si3 N4 ) 19 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 23 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, and Cu is flatly embedded in the opening to form a Cu wiring 24 having a barrier metal (TaN) 23. Next, a silicon nitride film (Si3 N4 ) 25 serving as a Cu barrier insulating film is grown by chemical vapor deposition to complete the ATRSC structure semiconductor device of the present invention.
次いで本発明に係る半導体装置における第１の実施例の第２の製造方法について図２２〜図２８を参照して説明する。
第１の実施例の第１の製造方法に示される図２〜図１０の工程をおこなった後、次の図２２の工程をおこなう。Next, a second manufacturing method of the first embodiment in the semiconductor device according to the present invention will be described with reference to FIGS.
After performing the steps of FIGS. 2 to 10 shown in the first manufacturing method of the first embodiment, the next step of FIG. 22 is performed.
図２２
次いで化学気相成長により、４０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３０を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。FIG.
Next, a silicon oxide film (SiO2 ) 30 of about 40 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO2 ) 30 is anisotropically dry-etched using a resist (not shown) as a mask layer using a normal lithography technique using an exposure drawing apparatus. Next, the resist (not shown) is removed.
図２３
次いで化学気相成長により、４０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３１を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）３１を全面異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）３０の側壁にのみシリコン窒化膜（Ｓｉ３Ｎ４）３１を残す。FIG.
Next, a silicon nitride film (Si3 N4 ) 31 of about 40 nm is grown by chemical vapor deposition. Next, the entire surface of the silicon nitride film (Si3 N4 ) 31 is subjected to anisotropic dry etching to leave the silicon nitride film (Si3 N4 ) 31 only on the side walls of the silicon oxide film (SiO2 ) 30.
図２４
次いで残されたシリコン窒化膜（Ｓｉ３Ｎ４）３１及びシリコン酸化膜（ＳｉＯ２）３０をマスク層として、導電体（ＷＳｉ）８を異方性ドライエッチングする。連続してシリコン窒化膜（Ｓｉ３Ｎ４）３１をマスク層として、シリコン酸化膜（ＳｉＯ２）２９及び導電体（ＷＳｉ）７を順次異方性ドライエッチングする。その際、シリコン酸化膜（ＳｉＯ２）３０及びシリコン酸化膜（ＳｉＯ２）３０直下の導電体（ＷＳｉ）８も順次エッチング除去される。次いで露出したシリコン酸化膜（ＳｉＯ２）２９を異方性ドライエッチングする。FIG.
Next, the conductor (WSi) 8 is anisotropically dry etched using the remaining silicon nitride film (Si3 N4 ) 31 and silicon oxide film (SiO2 ) 30 as a mask layer. Using the silicon nitride film (Si3 N4 ) 31 as a mask layer, the silicon oxide film (SiO2 ) 29 and the conductor (WSi) 7 are successively subjected to anisotropic dry etching. At that time, the silicon oxide film (SiO2 ) 30 and the conductor (WSi) 8 immediately below the silicon oxide film (SiO2 ) 30 are also sequentially removed by etching. Next, the exposed silicon oxide film (SiO2 ) 29 is subjected to anisotropic dry etching.
図２５
次いで露出した横（水平）方向エピタキシャルＳｉ層５の表面から縦（垂直）方向エピタキシャルＳｉ層９（第２の半導体層）を成長する。FIG.
Next, a longitudinal (vertical) epitaxial Si layer 9 (second semiconductor layer) is grown from the exposed surface of the lateral (horizontal) epitaxial Si layer 5.
図２６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、シリコン窒化膜（Ｓｉ３Ｎ４）３１及びＳｉ層９（第２の半導体層）をマスク層として、導電体（ＷＳｉ）７を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。FIG.
Next, using a normal lithography technique by an exposure drawing apparatus, a resist (not shown), a silicon nitride film (Si3 N4 ) 31 and a Si layer 9 (second semiconductor layer) are used as mask layers to form a conductor (WSi). ) 7 is subjected to anisotropic dry etching. Next, the resist (not shown) is removed.
図２７
次いで化学気相成長により、１８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３２を成長する。次いで化学的機械研磨（ＣＭＰ）し、導電体（ＷＳｉ）８の平坦面より上に成長したＳｉ層９、シリコン窒化膜（Ｓｉ３Ｎ４）３１及びシリコン酸化膜（ＳｉＯ２）３２を除去し、平坦化する。FIG.
Next, a silicon oxide film (SiO2 ) 32 of about 180 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the Si layer 9, the silicon nitride film (Si3 N4 ) 31 and the silicon oxide film (SiO2 ) 32 grown above the flat surface of the conductor (WSi) 8. Flatten.
図２８
次いで残されたシリコン酸化膜（ＳｉＯ２）３２を異方性ドライエッチングする。こうして上部を導電体（ＷＳｉ）８に包囲され、中間部をシリコン酸化膜（ＳｉＯ２）２９に包囲され、下部を導電体（ＷＳｉ）７に包囲された構造の縦（垂直）方向エピタキシャルＳｉ層９（第２の半導体層）及びゲート電極配線形成用の導電体パッド（ＷＳｉ）１０を形成する。FIG.
Next, the remaining silicon oxide film (SiO2 ) 32 is subjected to anisotropic dry etching. Thus, a vertical (vertical) epitaxial Si layer having a structure in which the upper portion is surrounded by the conductor (WSi) 8, the middle portion is surrounded by the silicon oxide film (SiO2 ) 29, and the lower portion is surrounded by the conductor (WSi) 7. 9 (second semiconductor layer) and a conductor pad (WSi) 10 for forming a gate electrode wiring are formed.
次いで第１の製造方法の図１５〜図２１及び図１をおこない、本願発明のＡＴＲＳＣ構造の半導体装置を完成する。 Next, FIGS. 15 to 21 and FIG. 1 of the first manufacturing method are performed to complete the ATRSC structure semiconductor device of the present invention.
第２の製造方法においては、第１の製造方法に比較し、やや製造工程は複雑になるが、Ｓｉ層９（第２の半導体層）に自己整合して導電体７及び導電体８を形成することができ、より特性の安定したＭＩＳ電界効果トランジスタを得ることが可能である。 In the second manufacturing method, the manufacturing process is somewhat complicated as compared with the first manufacturing method, but the conductor 7 and the conductor 8 are formed in self-alignment with the Si layer 9 (second semiconductor layer). Therefore, it is possible to obtain a MIS field effect transistor with more stable characteristics.
図２９は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＴＲＳＣ構造に形成されたＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２５は図１と同じ物を示している。
同図においては、横（水平）方向及び縦（垂直）方向に選択形成したゲート電極配線（ＷＳｉ）１３上でバリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を介してバリアメタル（ＴａＮ）２３を有するＣｕ配線２４を形成せずに、ゲート電極配線形成用の導電体パッド（ＷＳｉ）１０を延在させ配線体として使用していること以外は図１とほぼ同じ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、また配線の自由度を増すことが可能である。FIG. 29 is a schematic cross-sectional side view of the second embodiment of the semiconductor device of the present invention, in which an N-channel vertical (vertical operation) MIS field effect using a silicon (Si) substrate and having an ATRSC structure is shown. 1 illustrates a part of a semiconductor integrated circuit including a transistor, and reference numerals 1 to 25 denote the same components as those in FIG.
In the figure, a barrier metal (TaN) is formed through a conductive plug (W) 21 having a barrier metal (TiN) 20 on a gate electrode wiring (WSi) 13 selectively formed in a horizontal (horizontal) direction and a vertical (vertical) direction. 1) A vertical type having substantially the same structure as that shown in FIG. 1 except that a conductor pad (WSi) 10 for forming a gate electrode wiring is extended and used as a wiring body without forming a Cu wiring 24 having 23). An N-channel MIS field effect transistor (vertical operation) is formed.
In this embodiment, the same effect as that of the first embodiment can be obtained, and the degree of freedom of wiring can be increased.
図３０は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＴＲＳＣ構造に形成されたＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、２、４〜２５は図１と同じ物を示している。
同図においては、ソース領域への接続として下層配線体３を形成せずに、ソース領域の包囲型導電体（ＷＳｉ）７を延在させ、一部上でバリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を介してバリアメタル（ＴａＮ）２３を有するＣｕ配線２４を形成していること以外は図１とほぼ同じ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、集積度はやや低下するが、工程の簡略化が可能である。FIG. 30 is a schematic sectional side view of the third embodiment of the semiconductor device according to the present invention, in which an N-channel vertical (vertical operation) MIS field effect is formed in an ATRSC structure using a silicon (Si) substrate. 1 illustrates a part of a semiconductor integrated circuit including a transistor, and 1, 2, 4 to 25 indicate the same components as those in FIG.
In the same figure, the lower wiring 3 is not formed as a connection to the source region, but the surrounding conductor (WSi) 7 of the source region is extended, and a conductive material having a barrier metal (TiN) 20 on a part thereof. A vertical (vertical operation) N-channel MIS field effect transistor having substantially the same structure as that shown in FIG. 1 is formed except that a Cu wiring 24 having a barrier metal (TaN) 23 is formed via a plug (W) 21. Has been.
In this embodiment, the same effect as that of the first embodiment can be obtained, and the degree of integration is slightly lowered, but the process can be simplified.
図３１は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＴＲＳＣ構造に形成されたＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２５は図１と同じ物を、３３はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、ドレイン領域の包囲型導電体（ＷＳｉ）８により包囲されたＳｉ層（第２の半導体層）９の上部及びソース領域の一部を形成するＳｉ層（第１の半導体層）５の上部の一部にサリサイド層（ＣｏＳｉ２）３３が形成され、いわゆるメタルソースドレインを形成していること以外は図１とほぼ同じ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、またソースドレイン領域の抵抗をさらに低減できるため、より高速化が可能である。FIG. 31 is a schematic sectional side view of the fourth embodiment of the semiconductor device of the present invention. An N-channel vertical (vertical operation) MIS field effect formed in an ATRSC structure using a silicon (Si) substrate. 1 shows a part of a semiconductor integrated circuit including a transistor, wherein 1 to 25 are the same as those in FIG. 1, and 33 is a salicide layer (CoSi2 ).
In the figure, a Si layer (first semiconductor layer) forming a part of the upper part of the Si layer (second semiconductor layer) 9 and the source region surrounded by the surrounding conductor (WSi) 8 in the drain region. 5 is a vertical type (vertical operation) N-channel MIS field effect except that a salicide layer (CoSi2 ) 33 is formed on a part of the upper portion 5 and a so-called metal source / drain is formed. A transistor is formed.
In this embodiment, the same effect as that of the first embodiment can be obtained, and the resistance of the source / drain region can be further reduced, so that higher speed can be achieved.
図３２は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＡＴＲＳＣ構造に形成されたＮチャネルの縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、７〜２５は図１と同じ物を、３４はトレンチ素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、３５はｐ＋型チャネルストッパー領域を示している。
同図においては、ＳＯＩ構造に形成されずにシリコン基板１に直接ソース領域の包囲型導電体（ＷＳｉ）７に包囲されたＳｉ層（第２の半導体層）９が形成されていること、底部にｐ＋型チャネルストッパー領域を有するトレンチ素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）３４により素子分離がなされていること及びシリコン基板１の表面に形成された不純物ソース領域上でバリアメタル（ＴｉＮ）２０を有する導電プラグ（Ｗ）２１を介してバリアメタル（ＴａＮ）２３を有するＣｕ配線２４を形成していること以外は図１とほぼ同じ構造の縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、ソース領域の接合容量の低減及びソース領域の微細化以外の第１の実施例と同様の効果を得ることができ、また工程の簡略化が可能である。FIG. 32 is a schematic sectional side view of the fifth embodiment of the semiconductor device according to the present invention, in which an N-channel vertical (vertical operation) MIS field effect is formed in an ATRSC structure using a silicon (Si) substrate. 1 shows a part of a semiconductor integrated circuit including a transistor, wherein 1, 7 to 25 are the same as those in FIG. 1, 34 is a silicon nitride film (Si3 N4 ) in a trench element isolation region, and 35 is a p+ type channel The stopper area is shown.
In the figure, an Si layer (second semiconductor layer) 9 surrounded by a surrounding conductor (WSi) 7 of the source region is formed directly on the silicon substrate 1 without being formed into an SOI structure, The element isolation is performed by the silicon nitride film (Si3 N4 ) 34 in the trench element isolation region having the p+ type channel stopper region and the barrier metal (on the impurity source region formed on the surface of the silicon substrate 1). A vertical (vertical operation) N channel having substantially the same structure as that of FIG. 1 except that a Cu wiring 24 having a barrier metal (TaN) 23 is formed via a conductive plug (W) 21 having (TiN) 20. An MIS field effect transistor is formed.
In this embodiment, the same effects as those of the first embodiment other than the reduction of the junction capacitance of the source region and the miniaturization of the source region can be obtained, and the process can be simplified.
上記実施例の説明においては、シリコン基板にシリコン系のエピタキシャル半導体層を形成する場合を説明しているが、シリコン基板に限らず、化合物半導体基板を使用し、化合物半導体層を成長させてもよい。
また単結晶半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、不純物ソース領域及び不純物ドレイン領域を包囲する導電体として、同じ材料からなる導電体を形成しているが、異なる材料からなる導電体を形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電体等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべては縦方向エピタキシャル半導体層の上部にドレイン領域を形成し、下部及び横方向エピタキシャル半導体層にソース領域を形成しているが、これらを反対にして形成してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。In the description of the above embodiment, the case where a silicon-based epitaxial semiconductor layer is formed on a silicon substrate has been described. However, the compound semiconductor substrate may be used to grow the compound semiconductor layer, not limited to the silicon substrate. .
In the case of growing a single crystal semiconductor layer, not only chemical vapor deposition but also molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD) is used for atomic layer crystal growth (ALE). Or any other crystal growth method may be utilized.
In the above embodiment, the conductor made of the same material is formed as the conductor surrounding the impurity source region and the impurity drain region, but a conductor made of a different material may be formed.
Further, the gate electrode, the gate oxide film, the barrier metal, the conductive plug, the wiring, the insulating film, the conductor and the like are not limited to the above-described embodiments, and any material may be used as long as it has the same characteristics. .
In all of the above embodiments, the drain region is formed in the upper part of the vertical epitaxial semiconductor layer, and the source region is formed in the lower part and the lateral epitaxial semiconductor layer.
In addition, although all of the above embodiments describe the case where an enhancement type MIS field effect transistor is formed, a depletion type MIS field effect transistor may be formed. In this case, an epitaxial semiconductor layer having the opposite conductivity type is grown, or an epitaxial semiconductor layer having a similar structure is formed by growing an epitaxial semiconductor layer and then ion-implanting an impurity of the opposite conductivity type to convert the conductivity type. A MIS field effect transistor may be formed.
本願発明は、特に極めて高速で、高集積なＳＯＩ構造の縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、縦型（垂直方向動作）のＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタに利用できる可能性がある。The present invention is aimed at a vertical (vertical operation) MIS field-effect transistor having an extremely fast and highly integrated SOI structure, but is not limited to a high speed, and a vertical (vertical operation) MIS field effect transistor. It can be used for all semiconductor integrated circuits equipped with effect transistors.
Moreover, it can be used not only as a semiconductor integrated circuit but also as a single individual semiconductor element.
In addition to the MIS field effect transistor, there is a possibility that it can be used for other field effect transistors.
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン酸化膜（ＳｉＯ２）
３ 下層配線（ＷＳｉ）
４ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５ ｐ型の横（水平）方向エピタキシャルＳｉ層（第１の半導体層）
６ 埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）
７ ソース領域の包囲型導電体（ＷＳｉ）
８ ドレイン領域の包囲型導電体（ＷＳｉ）
９ ｐ型の縦（垂直）方向エピタキシャルＳｉ層（第２の半導体層）
１０ ゲート電極配線形成用の導電体パッド（ＷＳｉ、ソース領域の包囲型導電体７と同じ物）
１１ ゲート酸化膜（ＳｉＯ２）
１２ 包囲型ゲート電極（ＷＳｉ）
１３ 横（水平）方向及び縦（垂直）方向に選択形成したゲート電極配線（ＷＳｉ）
１４ ｎ＋型ソース領域
１５ ｎ型ソース領域
１６ ｎ型ドレイン領域
１７ ｎ＋型ドレイン領域
１８ 燐珪酸ガラス（ＰＳＧ）膜
１９ シリコン窒化膜（Ｓｉ３Ｎ４）
２０ バリアメタル（ＴｉＮ）
２１ 導電プラグ（Ｗ）
２２ 層間絶縁膜（ＳｉＯＣ）
２３ バリアメタル（ＴａＮ）
２４ Ｃｕ配線（Ｃｕシード層含む）
２５ バリア絶縁膜（Ｓｉ３Ｎ４）
２６ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２７ 選択化学気相成長導電膜（Ｗ）
２８ シリコン酸化膜（ＳｉＯ２）
２９ シリコン酸化膜（ＳｉＯ２）
３０ シリコン酸化膜（ＳｉＯ２）
３１ シリコン窒化膜（Ｓｉ３Ｎ４）
３２ シリコン酸化膜（ＳｉＯ２）
３３ サリサイド層（ＣｏＳｉ２）
３４ トレンチ素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
３５ ｐ＋型チャネルストッパー領域1 p-type silicon (Si) substrate 2 silicon oxide film (SiO2 )
3 Lower layer wiring (WSi)
4 Silicon nitride film in element isolation region (Si3 N4 )
5 p-type lateral (horizontal) direction epitaxial Si layer (first semiconductor layer)
6 Embedded silicon nitride film (Si3 N4 )
7 Source region surrounding conductor (WSi)
8 Surrounding conductor (WSi) of drain region
9 p-type longitudinal (vertical) epitaxial Si layer (second semiconductor layer)
10 Conductor pad for forming a gate electrode wiring (WSi, the same as the surrounding conductor 7 in the source region)
11 Gate oxide film (SiO2 )
12 Surrounding gate electrode (WSi)
13 Gate electrode wiring (WSi) selectively formed in the horizontal (horizontal) direction and vertical (vertical) direction
14 n+ type source region 15 n type source region 16 n type drain region 17 n+ type drain region 18 phosphosilicate glass (PSG) film 19 silicon nitride film (Si3 N4 )
20 Barrier metal (TiN)
21 Conductive plug (W)
22 Interlayer insulation film (SiOC)
23 Barrier metal (TaN)
24 Cu wiring (including Cu seed layer)
25 Barrier insulating film (Si3 N4 )
26 p-type vertical (vertical) epitaxial Si layer 27 selective chemical vapor deposition conductive film (W)
28 Silicon oxide film (SiO2 )
29 Silicon oxide film (SiO2 )
30 Silicon oxide film (SiO2 )
31 Silicon nitride film (Si3 N4 )
32 Silicon oxide film (SiO2 )
33 Salicide layer (CoSi2 )
34 Silicon nitride film in trench isolation region (Si3 N4 )
35 p+ type channel stopper region
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