JP2017017072A - Method for manufacturing semiconductor chip - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor chip for inexpensively separating a back electrode among a plurality of chips, by combining an existing process and dicing technology using a plasma etching device without using a dicing saw.SOLUTION: A plurality of chip regions 6 and a first region 5 separating each chip region are formed on a first surface 1A of a silicon substrate; and a resist is patterned to leave a resist film 9 in a second region on a second surface 1B opposite to the first surface, the second region corresponding to an opposite surface side to the first region. An electrode film 8 is formed to cover the patterned resist film to form a stepped portion in the formed electrode film by the patterned resist film. The silicon substrate is etched on the first surface side to a depth where plasma etching can be performed; and after the etching step, the resist film present in the second region is removed from the first surface side.SELECTED DRAWING: Figure 3

Description

Translated fromJapanese

本発明は、半導体チップの製造方法の技術に関する。  The present invention relates to a technique of a semiconductor chip manufacturing method.

近年、半導体デバイスウエハの薄膜化が進み、ウエハ上に製造された多数のチップをダメージなくチップサイズにセパレートするダイシング技術の新しい技術としてプラズマエッチング装置を用いたダイシング技術が検討されている。  In recent years, as semiconductor device wafers have become thinner, dicing technology using a plasma etching apparatus has been studied as a new technology for dicing technology that separates a large number of chips manufactured on a wafer into chip sizes without damage.

このプラズマエッチング装置を用いたダイシング技術を用いた場合、現存のダイシングソーやレーザーダイシングよりも、半導体デバイスウエハへのダメージが少なく、さらに、微細な加工も出来るというメリットがある。  When the dicing technique using this plasma etching apparatus is used, there are advantages of less damage to the semiconductor device wafer and fine processing than the existing dicing saw and laser dicing.

通常、プラズマエッチング装置を用いたダイシング技術にはボッシュプロセスというシリコンの深堀エッチング技術を適用するが、このボッシュプロセスでのエッチングプロセスでは、シリコンはエッチングできるが、金属膜はエッチングする事ができないというエッチング特性がある。  Normally, a silicon deep etching technique called the Bosch process is applied to the dicing technique using a plasma etching apparatus. In the etching process in this Bosch process, silicon can be etched, but a metal film cannot be etched. There are characteristics.

上述した半導体デバイスウエハの中には、ウエハの裏面側にも金属膜である裏面電極が形成されている半導体デバイスウエハがあり、裏面側の裏面電極は平坦であるため、表面側からダイシングライン部をボッシュプロセスにより深さ方向にエッチングしても、ダイシングライン部の底にある裏面電極の部分はうまくダイシングすることができない。  Among the semiconductor device wafers described above, there is a semiconductor device wafer in which a back electrode, which is a metal film, is also formed on the back side of the wafer, and the back side electrode on the back side is flat. Is etched in the depth direction by the Bosch process, the back electrode portion at the bottom of the dicing line portion cannot be diced well.

特許文献１には、半導体ウエハのプラズマダイシング工法の中で、ダイシングライン部において、ダイシングソーのダイシングブレードを用いて、金属層を含む配線形成層を除去して、半導体層（シリコン）を露出する技術が開示されている。  InPatent Document 1, in a plasma dicing method for a semiconductor wafer, a wiring forming layer including a metal layer is removed using a dicing blade of a dicing saw in a dicing line portion to expose a semiconductor layer (silicon). Technology is disclosed.

特開２０１２−１２４２１２号公報JP2012-124212A

しかしながら、特許文献１の技術では、プラズマエッチング装置を用いたダイシングを行う前に、半導体層を露出するためにだけに、ダイシングソーを導入する必要があり、コスト増になってしまう。  However, in the technique ofPatent Document 1, it is necessary to introduce a dicing saw only for exposing the semiconductor layer before dicing using the plasma etching apparatus, which increases costs.

本発明は、複数のチップ間の裏面電極を分離する際にダイシングソーを用いずに、チップを製造する既存プロセスとプラズマエッチング装置を用いたダイシング技術とを組み合わせてチップ間の裏面電極を、コスト安に分離できる仕組みを提供することを目的とする。  The present invention eliminates the use of a dicing saw when separating the back electrodes between a plurality of chips, and combines the cost of the back electrodes between the chips by combining an existing process for manufacturing chips with a dicing technique using a plasma etching apparatus. The purpose is to provide a mechanism that can be easily separated.

本願発明は、露出する面が金属膜で被覆されている複数のチップ領域と、前記露出する面にシリコン基板またはシリコン膜が露出している複数のチップ領域をそれぞれ分断する第１の領域とを、シリコン基板の第１の表面上にそれぞれ形成する領域形成工程と、前記複数のチップ領域が形成されている前記第１の表面とは反対面である第２の表面上の、前記第１の領域の反対面側に相当する第２の領域にレジスト膜が存在するようにパターンニングするパターンニング工程と、前記パターンニングされたレジスト膜上を被覆するように電極膜を成膜して、前記パターンニングされたレジスト膜により前記成膜した電極膜に段差をつける成膜工程と、前記第１の表面側から、プラズマエッチング可能な深さまで、前記シリコン基板をエッチングするエッチング工程と、前記エッチング工程の後に、前記第１の表面側から、前記第２の領域に存在するレジスト膜を除去する除去工程と、を含むことを特徴とする半導体チップの製造方法。  The present invention includes a plurality of chip regions whose exposed surfaces are covered with a metal film, and a first region that divides each of the plurality of chip regions where the silicon substrate or the silicon film is exposed on the exposed surface. A region forming step formed on each of the first surfaces of the silicon substrate, and the first surface on the second surface opposite to the first surface on which the plurality of chip regions are formed. A patterning step of patterning so that a resist film is present in a second region corresponding to the opposite side of the region, and forming an electrode film so as to cover the patterned resist film, A step of forming a step on the formed electrode film with a patterned resist film, and etching the silicon substrate from the first surface side to a depth capable of plasma etching. And an etching step that, after the etching step, from said first surface, removing process and method of manufacturing a semiconductor chip which comprises a removing the resist film present in the second region.

本願発明は、露出する面が金属膜で被覆されている複数のチップ領域と、前記露出する面にシリコン基板またはシリコン膜が露出している複数のチップ領域をそれぞれ分断する第１の領域とを、シリコン基板の第１の表面上にそれぞれ形成する領域形成工程と、前記複数のチップ領域が形成されている前記第１の表面とは反対面である第２の表面上の、前記第１の領域の反対面側に相当する第２の領域にレジスト膜が存在するようにパターンニングするパターンニング工程と、前記パターンニングされたレジスト膜上を被覆するように電極膜を成膜して、前記パターンニングされたレジスト膜により前記成膜した電極膜に段差をつける成膜工程と、前記第２の表面側から、前記第２の領域に存在する電極膜及びレジスト膜を除去する除去工程と、前記除去工程の後に、前記第１の表面側から、プラズマエッチング可能な深さまで、前記シリコン基板をエッチングするエッチング工程と、を含むことを特徴とする半導体チップの製造方法。  The present invention includes a plurality of chip regions whose exposed surfaces are covered with a metal film, and a first region that divides each of the plurality of chip regions where the silicon substrate or the silicon film is exposed on the exposed surface. A region forming step formed on each of the first surfaces of the silicon substrate, and the first surface on the second surface opposite to the first surface on which the plurality of chip regions are formed. A patterning step of patterning so that a resist film is present in a second region corresponding to the opposite side of the region, and forming an electrode film so as to cover the patterned resist film, A film forming step for forming a step on the formed electrode film with a patterned resist film, and a removing step for removing the electrode film and the resist film existing in the second region from the second surface side , After the removing step, from said first surface, the plasma until etchable depth, a method of manufacturing a semiconductor chip which comprises a an etching process of etching the silicon substrate.

本発明により、複数のチップ間の裏面電極を分離する際にダイシングソーを用いずに、チップを製造する既存プロセスとプラズマエッチング装置を用いたダイシング技術とを組み合わせてチップ間の裏面電極を、コスト安に分離できる仕組みを提供することが可能となる。  According to the present invention, a back electrode between chips can be obtained by combining an existing process for manufacturing a chip and a dicing technique using a plasma etching apparatus without using a dicing saw when separating back electrodes between a plurality of chips. It is possible to provide a mechanism that can be easily separated.

本発明の実施形態での半導体チップの製造方法での途中の状態を半導体ウエハ１の構造を用いて説明したものThe intermediate state in the manufacturing method of the semiconductor chip in the embodiment of the present invention is described using the structure of thesemiconductor wafer 1本発明の第１の実施形態の各工程をステップ毎に記載したフローチャートThe flowchart which described each process of the 1st Embodiment of this invention for every step本発明の第１の実施形態の各工程をステップ毎に半導体ウエハ１の断面図で記載したものEach process of the first embodiment of the present invention is described in cross-sectional view of the semiconductor wafer 1 for each step.本発明のパターンニングされたレジスト膜の形状を示したものThe shape of the patterned resist film of the present invention本発明の第２の実施形態の各工程をステップ毎に記載したフローチャートThe flowchart which described each process of the 2nd Embodiment of this invention for every step本発明の第２の実施形態の各工程をステップ毎に半導体ウエハ１の断面図で記載したものEach process of the second embodiment of the present invention is described in cross-sectional view of thesemiconductor wafer 1 for each step.本発明におけるパターンニング工程後の半導体ウエハ１の表面側と裏面側の状態を示した図The figure which showed the state of the surface side and the back surface side of the semiconductor wafer 1 after the patterning process in this invention

以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
図１を説明する。Embodiments according to the present invention will be described below in detail with reference to the drawings.
Referring to FIG.

本発明の実施形態での半導体チップの製造方法での途中の状態を半導体ウエハ１の構造を用いて説明したものである。図１の半導体ウエハ１の構造は、図３（Ｃ）及び図６（Ｃ）の状態と同じものである。なお、本発明で説明する半導体ウエハ１の構造は、半導体ウエハ１を直線に破断した場合の断面図で示している。  The state in the middle of the semiconductor chip manufacturing method according to the embodiment of the present invention is described using the structure of thesemiconductor wafer 1. The structure of the semiconductor wafer 1 in FIG. 1 is the same as the state of FIGS. 3C and 6C. In addition, the structure of thesemiconductor wafer 1 demonstrated by this invention is shown with sectional drawing when thesemiconductor wafer 1 is fractured | ruptured in the straight line.

なお、便宜的に、図の上面側である半導体ウエハ１上にチップ領域がある面を１Ａ（表面側）とし、裏面電極がある面を１Ｂ（裏面側）として以降の説明を行う。
以下、層（膜）ごとに説明する。
半導体ウエハ１（例えばＳｉ基板）の表面には、半導体層２（例えばＳｉ膜）があり、この半導体層２の上面側には、配線形成層３が形成されている。
配線形成層３の中には、絶縁層３Ａ（例えばＳｉＯ２膜）及びこの絶縁層３Ａ内で配線部分を構成する金属層３Ａ（例えばＣｕ膜）とで形成されている。
配線形成層３の部分的な表面にはパッシベーション膜４（例えばＳｉＮ膜）が露出している。For convenience, the following description will be given assuming that the surface having the chip region on the semiconductor wafer 1 on the upper surface side of the drawing is 1A (front surface side) and the surface having the back electrode is 1B (back surface side).
Hereinafter, each layer (film) will be described.
A semiconductor layer 2 (for example, a Si film) is provided on the surface of the semiconductor wafer 1 (for example, a Si substrate), and awiring formation layer 3 is formed on the upper surface side of thesemiconductor layer 2.
In thewiring formation layer 3, aninsulating layer 3A (for example, a SiO2 film) and ametal layer 3A (for example, a Cu film) constituting a wiring portion in theinsulating layer 3A are formed.
A passivation film 4 (for example, a SiN film) is exposed on a partial surface of thewiring formation layer 3.

さらに、配線形成層３の部分的な表面には、配線形成層３の中の金属層３Ｂに電気的に接続され、外部配線接続用電極として機能するボンディングパッド部７（例えばＡｌ膜）も形成されている。  Furthermore, a bonding pad portion 7 (for example, an Al film) that is electrically connected to themetal layer 3B in thewiring formation layer 3 and functions as an external wiring connection electrode is also formed on a partial surface of thewiring formation layer 3. Has been.

半導体ウエハ１の表面側には、平面視した場合に格子状であるダイシングライン部５（分割領域）が設けされている。このダイシングライン部５をダイシングすることで、複数のチップ部６（チップ形成領域）６同士をそれぞれ分断することができる。  On the surface side of thesemiconductor wafer 1, dicing line portions 5 (divided regions) that are lattice-like when viewed in plan are provided. By dicing thedicing line portion 5, the plurality of chip portions 6 (chip forming regions) 6 can be separated from each other.

パッシベーション膜４は、半導体ウエハ１の表面側において、チップ部６のボンディングパット部７とダイシングライン部５とを除く、全て領域を覆うように形成されている。
尚、半導体ウエハ１の表面側のパッシベーション膜４の領域は、ボッシュプロセスでのエッチングプロセスによってもエッチングされることはない。Thepassivation film 4 is formed on the surface side of thesemiconductor wafer 1 so as to cover the entire region except for thebonding pad portion 7 and thedicing line portion 5 of thechip portion 6.
Note that the region of thepassivation film 4 on the surface side of thesemiconductor wafer 1 is not etched even by an etching process in the Bosch process.

半導体ウエハ１の裏面側の裏面電極層８は半導体チップを実装する際の電極として用いられ、単層（例えばＡｕ膜）や積層（例えばＡｌ膜／Ｔｉ膜／Ｎｉ膜／Ａｕ膜）の金属膜で形成されている。  The backsurface electrode layer 8 on the back surface side of thesemiconductor wafer 1 is used as an electrode for mounting a semiconductor chip, and is a single layer (for example, an Au film) or a laminated (for example, an Al film / Ti film / Ni film / Au film) metal film. It is formed with.

このような半導体デバイスウエハをダイシングライン部５において、それぞれのチップ部６を分割することにより、分割された後のチップ部６が個々の半導体デバイスとなる。
図２及び図３を説明する。
図２は、半導体チップの製造方法で必要となる第１の実施形態の各工程をステップ毎に記載したフローチャートである。
図３は、半導体チップの製造方法で必要となる第１の実施形態の各工程をステップ毎に半導体ウエハ１の断面図で記載したものある。
（１）領域形成工程
Ｓ１０１において、図３（Ａ）に示したようなダイシングする前の半導体ウエハ１を準備する。By dividing each of thechip portions 6 in thedicing line portion 5 of such a semiconductor device wafer, the dividedchip portions 6 become individual semiconductor devices.
2 and 3 will be described.
FIG. 2 is a flowchart describing each step of the first embodiment necessary for the semiconductor chip manufacturing method.
FIG. 3 is a cross-sectional view of thesemiconductor wafer 1 in which each step of the first embodiment required in the semiconductor chip manufacturing method is described step by step.
(1) Region Formation Step In S101, the semiconductor wafer 1 before dicing as shown in FIG.

このように領域形成工程では、露出する面が金属膜７やパッシベーション膜４で被覆されている複数のチップ領域６と、この露出する面にシリコン基板１またはシリコン膜２が露出している複数のチップ領域をそれぞれ分断する分断領域５（ダイシングライン部）とを、シリコン基板の第１の表面上にそれぞれ形成する。
（２）パターンニング工程As described above, in the region forming step, a plurality ofchip regions 6 whose exposed surfaces are covered with themetal film 7 and thepassivation film 4 and a plurality ofsilicon substrates 1 orsilicon films 2 exposed on the exposed surfaces. Dividing regions 5 (dicing line portions) for dividing the chip regions are formed on the first surface of the silicon substrate.
(2) Patterning process

Ｓ１０２において半導体ウエハ１の裏面側にレジストコーター装置１０を用いてレジストを塗布する。その後、表面側のダイシングライン部５に対応する裏面側にだけ、レジスト膜が残るように、露光装置１１を用いて露光を行い、デベロッパー装置１２にてレジスト膜の現像処理を行うことで、図３（Ｂ）に示したように裏面側にパターニングされたレジスト膜９を形成する。この時の状態を図７の下図に示す。  In S <b> 102, a resist is applied to the back side of thesemiconductor wafer 1 using the resist coater device 10. Thereafter, exposure is performed using the exposure device 11 so that the resist film remains only on the back surface side corresponding to thedicing line portion 5 on the front surface side, and development processing of the resist film is performed by the developer device 12. As shown in FIG. 3B, a patternedresist film 9 is formed on the back side. The state at this time is shown in the lower part of FIG.

なお、裏面側にレジスト膜９をパターンニングするためには、表面側にダイシングライン部５を形成する場合に用いた、露光装置１１用のフォトマスクと同じマスクを使用すればよい。  In order to pattern theresist film 9 on the back surface side, the same mask as the photomask for the exposure apparatus 11 used when thedicing line portion 5 is formed on the front surface side may be used.

このようにパターンニング工程では、複数のチップ領域６が形成されている表面側とは反対面である裏面側上の、分断領域５（ダイシングライン部）のちょうど反対面側に相当する領域に、レジスト膜９が存在するようにパターンニングする。
（３）成膜工程Thus, in the patterning process, on the back surface side that is the surface opposite to the surface side on which the plurality ofchip regions 6 are formed, in the region corresponding to the opposite surface side of the dividing region 5 (dicing line portion), Patterning is performed so that theresist film 9 exists.
(3) Film formation process

Ｓ１０３において、裏面パターニングレジスト９を形成した半導体ウエハ１の裏面上に例えばスパッタリング装置１２もしくは真空蒸着装置１３にて裏面電極を成膜する。  In S103, a back electrode is formed on the back surface of thesemiconductor wafer 1 on which the backsurface patterning resist 9 is formed, for example, by using a sputtering apparatus 12 or a vacuum evaporation apparatus 13.

成膜した裏面電極層８は裏面パターニングレジスト９上にも成膜されるが、図３（Ｃ）に示したように裏面パターニングレジスト９の側面側の成膜は上面側の成膜と比較して薄くなる。  The formedback electrode layer 8 is also formed on the back surface patterning resist 9, but as shown in FIG. 3C, the side surface film formation of the back surface patterning resist 9 is compared with the top surface side film formation. Become thinner.

ここで成膜工程において、裏面パターニングレジスト９上に裏面電極層８が成膜された状態の裏面パターニングレジスト９近傍の拡大図を図４に示す。具体的には裏面パターニングレジスト９の形状を逆テーパ形状にする事で、裏面パターニングレジスト９の側面側には裏面電極層８があまり成膜されない構造にすることができる。  Here, FIG. 4 shows an enlarged view of the vicinity of the back surface patterning resist 9 in a state where the backsurface electrode layer 8 is formed on the back surface patterning resist 9 in the film forming process. Specifically, by forming the back surface patterning resist 9 in a reverse taper shape, the backsurface electrode layer 8 can be formed on the side surface side of the back surface patterning resist 9 so as not to be formed.

このように成膜工程では、パターンニングされたレジスト膜上を被覆するように電極膜８を成膜して、パターンニングされたレジスト膜９により成膜した電極膜８に段差をつけている。
（４）貼付工程As described above, in the film forming process, theelectrode film 8 is formed so as to cover the patterned resist film, and theelectrode film 8 formed by the patterned resistfilm 9 is stepped.
(4) Pasting process

Ｓ１０４において、図３（Ｄ）に示すように、半導体ウエハ１の裏面側をダイシングテープ１４に貼り付ける。このように貼付工程では、成膜工程により段差をつけた裏面側をテープに貼り付ける。
（５）エッチング工程In S104, as shown in FIG. 3D, the back side of thesemiconductor wafer 1 is attached to the dicing tape. In this way, in the attaching step, the back side with a step formed by the film forming step is attached to the tape.
(5) Etching process

Ｓ１０５において、図３（Ｄ）のような状態になった半導体ウエハ１の表面側にプラズマを用いたエッチング処理を行う。具体的にはドライエッチング装置にて、装置内の圧力条件およびガス条件などを切り換えてプラズマを発生させることにより、半導体層２（シリコン膜）に対するエッチング処理を実施する。  In S105, an etching process using plasma is performed on the surface side of thesemiconductor wafer 1 in a state as shown in FIG. Specifically, an etching process is performed on the semiconductor layer 2 (silicon film) by generating plasma by switching the pressure conditions and gas conditions in the apparatus with a dry etching apparatus.

このエッチング工程では、例えばＳＦ６主体のガスを用いてエッチング処理が行われるので、パッシベーション膜４、配線形成層３およびボンディングパッド７がマスクとして機能し、半導体層２（シリコン膜）のエッチング処理が行われる。半導体層２（シリコン膜）のエッチング処理に引き続き、その下のシリコン基板１も深さ方向にエッチング処理が行われる。  In this etching process, for example, an etching process is performed using a gas mainly composed of SF6. Therefore, thepassivation film 4, thewiring formation layer 3, and thebonding pad 7 function as a mask, and the etching process of the semiconductor layer 2 (silicon film) is performed. Is called. Subsequent to the etching process of the semiconductor layer 2 (silicon film), theunderlying silicon substrate 1 is also etched in the depth direction.

プラズマエッチングによって、図３（Ｅ）に示すようにダイシングライン部５の下にあるシリコン基板１の裏面側まで貫通すると、プラズマの発生を停止させてプラズマエッチングを終了させる。  When plasma etching penetrates to the back side of thesilicon substrate 1 below the dicingline portion 5 as shown in FIG. 3E, plasma generation is stopped and plasma etching is terminated.

第１の実施の形態によれば、例えばＳＦ６主体のガスを用いてエッチング処理を実施するエッチング工程で、エッチングが困難である裏面電極層８をダイシングテープ１４に残した状態にする事ができる。
このようにエッチング工程では、表面側から、プラズマエッチング可能な深さまで、シリコン基板１をエッチングする。
（６）除去工程According to the first embodiment, for example, theback electrode layer 8 that is difficult to etch can be left in the dicingtape 14 in an etching process in which an etching process is performed using a gas mainly composed of SF6.
Thus, in the etching process, thesilicon substrate 1 is etched from the surface side to a depth that allows plasma etching.
(6) Removal process

Ｓ１０６において、図３（Ｅ）のような状態になった半導体ウエハ１の表面側にプラズマアッシング装置を用いたアッシング処理を行う。具体的にはドライエッチング装置もしくはアッシング装置にて、装置内の圧力条件およびガス条件などを切り換えてプラズマを発生させることにより、有機膜で裏面パターニングレジストを灰化させることでアッシング処理を実施する。  In S106, an ashing process using a plasma ashing apparatus is performed on the surface side of thesemiconductor wafer 1 in a state as shown in FIG. Specifically, an ashing process is performed by ashing the back surface patterning resist with an organic film by generating plasma by switching the pressure conditions and gas conditions in the apparatus with a dry etching apparatus or an ashing apparatus.

この除去工程では、例えばＯ２主体のガスを用いてレジストアッシング処理が行われ、図３（Ｆ）に示すように裏面パターニングレジスト膜９が除去されると、プラズマの発生を停止させてプラズマアッシングを終了させる。  In this removing step, for example, a resist ashing process is performed using a gas mainly composed ofO 2. When the back surface patterning resistfilm 9 is removed as shown in FIG. 3F, plasma generation is stopped and plasma ashing is performed. Terminate.

第１の実施の形態によれば、例えばＯ２主体のガスを用いてアッシング処理を実施する除去工程で、プラズマエッチングでは分離である複数のチップ領域の間に存在していた裏面電極層８を、ダイシングソーを用いずに分断する事ができる。
さらに、除去工程ではアッシング処理中にボンディングパット７上を付着する、例えばＣ系の付着物も同時にアッシングする事もできる。According to the first embodiment, for example, theback electrode layer 8 existing between a plurality of chip regions that are separated by plasma etching in the removal step of performing an ashing process using a gas mainly composed ofO 2. Can be divided without using a dicing saw.
Further, in the removing step, for example, C-based deposits adhering to thebonding pad 7 during the ashing process can be ashed simultaneously.

このように除去工程では、エッチング工程の後に、表面側から、分断領域５（ダイシングライン部）のちょうど反対面側に相当する領域に存在していたレジスト膜を除去する。
（７）剥離工程In this way, in the removing step, after the etching step, the resist film existing in the region corresponding to the opposite side of the dividing region 5 (dicing line portion) is removed from the surface side.
(7) Peeling process

Ｓ１０７において、レジスト膜９を除去した後のシリコン基板１を、ダイスピッカーを用いてテープから剥離する。例えば、ダイシングテープ上に張り付いたチップの剥離を容易にする為に、ＵＶ光を照射しテープの粘着性を劣化させた物を、ダイスピッカーにてトレーに整列、収納する。ダイスピッカーは例えばダイシングテープ裏面から押し上げピンを用いて良品チップを持ち上げ、チップ表面から真空吸着法にてチップをピックアップし、トレーに整列、収納する。
図４及び図５を説明する。
図４は、半導体チップの製造方法で必要となる第２の実施形態の各工程をステップ毎に記載したフローチャートである。
図５は、半導体チップの製造方法で必要となる第２の実施形態の各工程をステップ毎に半導体ウエハ１の断面図で記載したものである。In S107, thesilicon substrate 1 from which the resistfilm 9 has been removed is peeled from the tape using a die picker. For example, in order to make it easy to peel off a chip stuck on a dicing tape, a product which has been irradiated with UV light and has deteriorated the adhesiveness of the tape is aligned and stored in a tray with a die picker. The die picker, for example, lifts a non-defective chip from the back surface of the dicing tape using a push-up pin, picks up the chip from the chip surface by a vacuum suction method, and arranges and stores it in a tray.
4 and 5 will be described.
FIG. 4 is a flowchart describing each step of the second embodiment necessary for the semiconductor chip manufacturing method.
FIG. 5 is a cross-sectional view of thesemiconductor wafer 1 showing each step of the second embodiment required in the semiconductor chip manufacturing method for each step.

前述した第１の実施形態では、半導体ウエハ１に対して、表面側よりプラズマを用いたエッチング処理を行ってから裏面パターニングレジストに対するアッシング処理を実施するような場合について説明したが、変形例として、裏面レジストパターニングに対するアッシング処理を行ってから半導体ウエハ１に対して、表面側よりプラズマを用いたエッチング処理を行ってもよく、図４及び図５及び図６を用いて説明する。
（１）領域形成工程
Ｓ２０１において、図５（Ａ）に示したようなダイシングする前の半導体ウエハ１を準備する。In the first embodiment described above, the case where thesemiconductor wafer 1 is etched using plasma from the front surface side and then the ashing processing is performed on the back surface patterning resist has been described. After performing the ashing process for the back surface resist patterning, thesemiconductor wafer 1 may be etched using plasma from the front side, which will be described with reference to FIGS. 4, 5, and 6.
(1) Region Formation Step In S201, thesemiconductor wafer 1 before dicing as shown in FIG.

このように領域形成工程では、露出する面が金属膜７やパッシベーション膜４で被覆されている複数のチップ領域６と、この露出する面にシリコン基板１またはシリコン膜２が露出している複数のチップ領域をそれぞれ分断する分断領域５（ダイシングライン部）とを、シリコン基板の第１の表面上にそれぞれ形成する。
（２）パターンニング工程As described above, in the region forming step, a plurality ofchip regions 6 whose exposed surfaces are covered with themetal film 7 and thepassivation film 4 and a plurality ofsilicon substrates 1 orsilicon films 2 exposed on the exposed surfaces are exposed. Dividing regions 5 (dicing line portions) for dividing the chip regions are formed on the first surface of the silicon substrate.
(2) Patterning process

Ｓ２０２において半導体ウエハ１の裏面側にレジストコーター装置１０を用いてレジストを塗布する。その後、表面側のダイシングライン部５に対応する裏面側にだけ、レジスト膜が残るように、露光装置１１を用いて露光を行い、デベロッパー装置１２にてレジスト膜の現像処理を行うことで、図５（Ｂ）に示したように裏面側にパターニングされたレジスト膜９を形成する。この時の状態を図７の下図に示す。  In S <b> 202, a resist is applied to the back side of thesemiconductor wafer 1 using the resist coater device 10. Thereafter, exposure is performed using the exposure device 11 so that the resist film remains only on the back surface side corresponding to thedicing line portion 5 on the front surface side, and development processing of the resist film is performed by the developer device 12. As shown in FIG. 5B, a patterned resistfilm 9 is formed on the back side. The state at this time is shown in the lower part of FIG.

なお、裏面側にレジスト膜９をパターンニングするためには、表面側にダイシングライン部５を形成する場合に用いた、露光装置１１用のフォトマスクと同じマスクを使用すればよい。  In order to pattern the resistfilm 9 on the back surface side, the same mask as the photomask for the exposure apparatus 11 used when thedicing line portion 5 is formed on the front surface side may be used.

このようにパターンニング工程では、複数のチップ領域６が形成されている表面側とは反対面である裏面側上の、分断領域５（ダイシングライン部）のちょうど反対面側に相当する領域に、レジスト膜９が存在するようにパターンニングする。
（３）成膜工程Thus, in the patterning process, on the back surface side that is the surface opposite to the surface side on which the plurality ofchip regions 6 are formed, in the region corresponding to the opposite surface side of the dividing region 5 (dicing line portion), Patterning is performed so that the resistfilm 9 exists.
(3) Film formation process

Ｓ２０３において、裏面パターニングレジスト９を形成した半導体ウエハ１の裏面上に例えばスパッタリング装置１２もしくは真空蒸着装置１３にて裏面電極を成膜する。
ここで成膜工程において、裏面パターニングレジスト９上に裏面電極層８が成膜された状態の裏面パターニングレジスト９近傍の拡大図を図６に示す。In S <b> 203, a back electrode is formed on the back surface of thesemiconductor wafer 1 on which the back surface patterning resist 9 is formed by using, for example, the sputtering apparatus 12 or the vacuum evaporation apparatus 13.
FIG. 6 shows an enlarged view of the vicinity of the back surface patterning resist 9 in a state where the backsurface electrode layer 8 is formed on the back surface patterning resist 9 in the film forming process.

具体的には裏面パターニングレジスト９の形状を逆テーパ形状にする事で、裏面パターニングレジスト９の側面側には裏面電極層８が形成されない構造にすることができる。
（４）除去工程Specifically, by making the shape of the back surface patterning resist 9 into a reverse taper shape, a structure in which the backsurface electrode layer 8 is not formed on the side surface side of the back surface patterning resist 9 can be achieved.
(4) Removal process

Ｓ２０４において、図５（Ｃ）のような状態になった半導体ウエハ１の裏面側を例えばウエットアッシング装置を用いたアッシング処理を行う。このアッシング工程では、例えば硫酸加水やアンモニア加水を用いたアッシング処理を実施すると、逆テーパ形状に形成された裏面パターニングレジスト９の側面から液体が侵入し裏面パターニングレジスト９が溶解すると同時に裏面パターニングレジスト上に成膜された金属膜が除去される。この技術はピールオフとよばれる。  In S204, an ashing process using, for example, a wet ashing apparatus is performed on the back side of thesemiconductor wafer 1 in a state as shown in FIG. In this ashing process, for example, when an ashing process using sulfuric acid hydration or ammonia hydration is performed, liquid enters from the side surface of the reverse patterning resist 9 formed in the reverse taper shape, and the reverse patterning resist 9 dissolves at the same time. The metal film formed in the step is removed. This technique is called peel-off.

このように裏面パターンレジスト除去工程では、エッチング工程の前に、裏面側から、分断領域５（ダイシングライン部）のちょうど反対面側に相当する領域に存在していたレジスト膜とその上に生成した裏面電極層同時に除去し、図５（Ｄ）のサンプルが完成される。
（５）貼付工程As described above, in the back surface pattern resist removing step, the resist film was formed on the resist film that existed in the region corresponding to the opposite surface side of the dividing region 5 (dicing line portion) from the back surface side before the etching step. The back electrode layer is removed simultaneously to complete the sample shown in FIG.
(5) Pasting process

Ｓ２０５において、図５（Ｅ）に示すように、半導体ウエハ１の裏面側をダイシングテープ１４に貼り付ける。このように貼付工程では、除去工程により、レジスト膜を除去した裏面側をテープに貼り付ける。
（６）エッチング工程In S205, as shown in FIG. 5E, the back side of thesemiconductor wafer 1 is attached to the dicing tape. Thus, in the pasting step, the back side from which the resist film has been removed is pasted to the tape in the removing step.
(6) Etching process

Ｓ２０６において、図５（Ｅ）のような状態になった半導体ウエハ１の表面側にプラズマを用いたエッチング処理を行う。具体的にはドライエッチング装置にて、装置内の圧力条件およびガス条件などを切り換えてプラズマを発生させることにより、半導体層２（シリコン膜）に対するエッチング処理を実施する。  In S206, an etching process using plasma is performed on the surface side of thesemiconductor wafer 1 in a state as shown in FIG. Specifically, an etching process is performed on the semiconductor layer 2 (silicon film) by generating plasma by switching the pressure conditions and gas conditions in the apparatus with a dry etching apparatus.

このエッチング工程では、例えばＳＦ６主体のガスを用いてエッチング処理が行われるので、パッシベーション膜４、配線形成層３およびボンディングパッド７がマスクとして機能し、半導体層２（シリコン膜）のエッチング処理が行われる。半導体層２（シリコン膜）のエッチング処理に引き続き、その下のシリコン基板１も深さ方向にエッチング処理が行われる。  In this etching process, for example, an etching process is performed using a gas mainly composed of SF6. Therefore, thepassivation film 4, thewiring formation layer 3, and thebonding pad 7 function as a mask, and the etching process of the semiconductor layer 2 (silicon film) is performed. Is called. Subsequent to the etching process of the semiconductor layer 2 (silicon film), theunderlying silicon substrate 1 is also etched in the depth direction.

プラズマエッチングによって、図５（Ｆ）に示すようにダイシングライン部５の下にあるシリコン基板１の裏面側まで貫通すると、プラズマの発生を停止させてプラズマエッチングを終了させる。  When plasma etching penetrates to the back side of thesilicon substrate 1 below the dicingline portion 5 as shown in FIG. 5F, plasma generation is stopped and plasma etching is terminated.

第２の実施の形態によれば、例えばＳＦ６主体のガスを用いてエッチング処理を実施するエッチング工程で、エッチングが困難である裏面電極層８が存在しない状態で、ダイシング部５を分断する事ができる。
このようにエッチング工程では、表面側から、プラズマエッチング可能な深さまで、シリコン基板１をエッチングする。
（７）剥離工程According to the second embodiment, for example, in the etching process in which the etching process is performed using a gas mainly composed of SF6, the dicingpart 5 may be divided without theback electrode layer 8 that is difficult to etch. it can.
Thus, in the etching process, thesilicon substrate 1 is etched from the surface side to a depth that allows plasma etching.
(7) Peeling process

Ｓ２０７において、レジスト膜９を除去した後のシリコン基板１を、ダイスピッカーを用いてテープから剥離する。例えば、ダイシングテープ上に張り付いたチップの剥離を容易にする為に、ＵＶ光を照射しテープの粘着性を劣化させた物を、ダイスピッカーにてトレーに整列、収納する。ダイスピッカーは例えばダイシングテープ裏面から押し上げピンを用いて良品チップを持ち上げ、チップ表面から真空吸着法にてチップをピックアップし、トレーに整列、収納する。  In S207, thesilicon substrate 1 from which the resistfilm 9 has been removed is peeled off from the tape using a die picker. For example, in order to make it easy to peel off a chip stuck on a dicing tape, a product which has been irradiated with UV light and has deteriorated the adhesiveness of the tape is aligned and stored in a tray with a die picker. The die picker, for example, lifts a non-defective chip from the back surface of the dicing tape using a push-up pin, picks up the chip from the chip surface by a vacuum suction method, and arranges and stores it in a tray.

１ シリコン基板（半導体ウエハ）
１Ａ 基板の表面側
１Ｂ 基板の裏面側
２ 半導体層（シリコン膜）
３ 配線形成層
３Ａ 絶縁層
３Ｂ 金属層
４ パッシベーション膜
５ ダイシングライン部（分離領域）
６ チップ部（チップ領域）
７ ボンディングパッド部
８ 裏面電極層（金属膜）
９ 裏面パターニングレジスト（フォトレジスト膜）
１０ レジストコーター
１１ 露光装置
１２ デベロッパー
１２ スパッタリング装置
１３ 真空蒸着装置
１４ ダイシングテープ1 Silicon substrate (semiconductor wafer)
1A Front side ofsubstrate 1B Back side ofsubstrate 2 Semiconductor layer (silicon film)
3 Wiring forminglayer3A Insulating layer3B Metal layer 4Passivation film 5 Dicing line part (separation region)
6 Chip part (chip area)
7Bonding pad 8 Back electrode layer (metal film)
9 Back side patterning resist (photoresist film)
DESCRIPTION OF SYMBOLS 10 Resist coater 11 Exposure apparatus 12 Developer 12 Sputtering apparatus 13Vacuum evaporation apparatus 14 Dicing tape

Claims (5)

Translated fromJapanese

露出する面が金属膜で被覆されている複数のチップ領域と、前記露出する面にシリコン基板またはシリコン膜が露出している複数のチップ領域をそれぞれ分断する第１の領域とを、シリコン基板の第１の表面上にそれぞれ形成する領域形成工程と、
前記複数のチップ領域が形成されている前記第１の表面とは反対面である第２の表面上の、前記第１の領域の反対面側に相当する第２の領域にレジスト膜が存在するようにパターンニングするパターンニング工程と、
前記パターンニングされたレジスト膜上を被覆するように電極膜を成膜して、前記パターンニングされたレジスト膜により前記成膜した電極膜に段差をつける成膜工程と、
前記第１の表面側から、プラズマエッチング可能な深さまで、前記シリコン基板をエッチングするエッチング工程と、
前記エッチング工程の後に、前記第１の表面側から、前記第２の領域に存在するレジスト膜を除去する除去工程と、
を含むことを特徴とする半導体チップの製造方法。A plurality of chip regions whose exposed surfaces are covered with a metal film, and a first region that divides each of the plurality of chip regions where the silicon substrate or the silicon film is exposed on the exposed surface are formed on the silicon substrate. A region forming step for forming each on the first surface;
A resist film is present in a second region corresponding to the surface opposite to the first region on the second surface opposite to the first surface on which the plurality of chip regions are formed. Patterning process to pattern,
A film forming step of forming an electrode film so as to cover the patterned resist film, and forming a step on the formed electrode film by the patterned resist film;
An etching step of etching the silicon substrate from the first surface side to a depth capable of plasma etching;
After the etching step, a removal step of removing the resist film present in the second region from the first surface side;
A method for manufacturing a semiconductor chip, comprising: 前記成膜工程により段差をつけた第２の表面側をテープに貼り付ける貼付工程と、
前記レジスト膜を除去した後の前記シリコン基板を、テープから剥離する剥離工程と、
をさらに含むことを特徴とする請求項に記載の半導体チップの製造方法。An attaching step of attaching the second surface side with a step by the film forming step to the tape;
A peeling step of peeling the silicon substrate after removing the resist film from the tape;
The method of manufacturing a semiconductor chip according to claim 1, further comprising: 露出する面が金属膜で被覆されている複数のチップ領域と、前記露出する面にシリコン基板またはシリコン膜が露出している複数のチップ領域をそれぞれ分断する第１の領域とを、シリコン基板の第１の表面上にそれぞれ形成する領域形成工程と、
前記複数のチップ領域が形成されている前記第１の表面とは反対面である第２の表面上の、前記第１の領域の反対面側に相当する第２の領域にレジスト膜が存在するようにパターンニングするパターンニング工程と、
前記パターンニングされたレジスト膜上を被覆するように電極膜を成膜して、前記パターンニングされたレジスト膜により前記成膜した電極膜に段差をつける成膜工程と、
前記第２の表面側から、前記第２の領域に存在する電極膜及びレジスト膜を除去する除去工程と、
前記除去工程の後に、前記第１の表面側から、プラズマエッチング可能な深さまで、前記シリコン基板をエッチングするエッチング工程と、
を含むことを特徴とする半導体チップの製造方法。A plurality of chip regions whose exposed surfaces are covered with a metal film, and a first region that divides each of the plurality of chip regions where the silicon substrate or the silicon film is exposed on the exposed surface are formed on the silicon substrate. A region forming step for forming each on the first surface;
A resist film is present in a second region corresponding to the surface opposite to the first region on the second surface opposite to the first surface on which the plurality of chip regions are formed. Patterning process to pattern,
A film forming step of forming an electrode film so as to cover the patterned resist film, and forming a step on the formed electrode film by the patterned resist film;
A removing step of removing the electrode film and the resist film existing in the second region from the second surface side;
After the removing step, an etching step of etching the silicon substrate from the first surface side to a depth capable of plasma etching;
A method for manufacturing a semiconductor chip, comprising: 前記レジスト膜を除去した第２の表面側をテープに貼り付ける貼付工程と、
前記エッチングした後の前記シリコン基板を、テープから剥離する剥離工程と、
をさらに含むことを特徴とする請求項３に記載の半導体チップの製造方法。An attaching step of attaching the second surface side from which the resist film has been removed to the tape;
A peeling step of peeling the silicon substrate after the etching from the tape;
The method of manufacturing a semiconductor chip according to claim 3, further comprising: 前記パターンニング工程において、逆テーパ形状になるように前記第２の領域にパターンニングされたレジスト膜の形状を形成することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体チップの製造方法。
5. The resist film according to claim 1, wherein in the patterning step, the resist film is patterned in the second region so as to have an inversely tapered shape. 6. Semiconductor chip manufacturing method.

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