JP2016156798A

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Publication number: JP2016156798A
Application number: JP2015088847A
Authority: JP
Inventors: 建穎 ▲呉▼; Chien Ying Wu; 松霖楊; Sung-Lin Yang
Original assignee: Powertech Technology Inc
Current assignee: Powertech Technology Inc
Priority date: 2015-02-24
Filing date: 2015-04-24
Publication date: 2016-09-01
Anticipated expiration: 2035-04-24
Also published as: TWI510798B; CN106199374A; JP6033913B2; TW201631325A

Abstract

PROBLEM TO BE SOLVED: To provide a universal testing platform and a testing method thereof that can test a controller of a different model and improve test efficiency of controllers.SOLUTION: There are provided a universal test platform and a test method thereof, the universal test platform comprising a host, a control board, a field programmable logic gate array board, a plurality of second test ports, a plurality of socket boards, and a plurality of NAND type flash memories. The control board is electrically connected to the host and comprises a plurality of first ports. The plurality of second ports are installed in pairs on both facing sides of the field programmable logic gate array board, and respective second ports located on one side of the field programmable logic gate array board are electrically connected to corresponding first ports. Two third ports of each socket board are electrically connected to two adjacent second ports located on the other side of the field programmable logic gate array board.SELECTED DRAWING: Figure 1

Description

Translated fromJapanese

本発明はテストプラットフォーム及びそのテスト方法に関するものであり、特にユニバーサルテストプラットフォーム及びそのテスト方法に関するものである。 The present invention relates to a test platform and a test method thereof, and more particularly to a universal test platform and a test method thereof.

現在チップメーカーはある種類のチップを出荷前のテストを行う時、専門のテスト回路を組み立ててテストしている。 Currently, chip makers assemble and test specialized test circuits when testing certain types of chips before shipping.

研究開発の仕事では同時に多くのチップを使用する試験員にとって、専門のテスト回路を逐一組み立ててチップをテストする方法はとても面倒で、効率は低く、操作が簡便で、チップのテスト効率が十分に高いテスト装置が急務である。 For testers who use many chips at the same time in research and development work, it is very cumbersome, low efficiency, simple operation, and sufficient chip test efficiency to test the chip by assembling specialized test circuits one by one High test equipment is urgently needed.

本発明はユニバーサルテストプラットフォームを提供し、ホスト、コントロールボード、フィールドプログラマブル論理ゲートアレイ（ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅｌｏｇｉｃｇａｔｅａｒｒａｙ）ボード、複数の第二ポート、複数のソケットボード、複数のＮＡＮＤ型フラッシュメモリを備える。コントロールボードはホストに電気的に接続され、且つコントローラと少なくとも一つのマルチデータレートＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）と複数の第一ポートを備える。フィールドプログラマブル論理ゲートアレイボードは処理ユニットを備える。前記複数の第二ポートはフィールドプログラマブル論理ゲートアレイボードの向かい合う両側にペアで設置され、且つフィールドプログラマブル論理ゲートアレイボードのそのうち片側に位置する各第二ポートは対応する第一ポートに電気的に接続される。各ソケットボードは２つの第三ポートを備え、対応する前記２つの第三ポートにより、フィールドプログラマブル論理ゲートアレイボードのもう片側に位置するいずれか２つの隣り合う第二ポートに電気的に接続される。前記複数のＮＡＮＤ型フラッシュメモリはそれぞれ前記複数のソケットボードに接続される。 The present invention provides a universal test platform, which includes a host, a control board, a field-programmable logic gate array board, a plurality of second ports, a plurality of socket boards, and a plurality of NAND flash memories. The control board is electrically connected to the host and includes a controller, at least one multi-data rate SDRAM (Synchronous Dynamic Random Access Memory), and a plurality of first ports. The field programmable logic gate array board includes a processing unit. The plurality of second ports are installed in pairs on opposite sides of the field programmable logic gate array board, and each second port located on one side of the field programmable logic gate array board is electrically connected to the corresponding first port. Is done. Each socket board has two third ports and is electrically connected to any two adjacent second ports located on the other side of the field programmable logic gate array board by the corresponding two third ports. . The plurality of NAND flash memories are respectively connected to the plurality of socket boards.

本発明の一つの実施例において、前記コントロールボードは第一コネクタをさらに備え、ホストが第一コネクタによりコントロールボードに電気的に接続される。 In one embodiment of the present invention, the control board further comprises a first connector, and the host is electrically connected to the control board by the first connector.

本発明の一つの実施例において、前記第一ポートは複数の第一テストポートと第一信号受信ポートを備える。第二ポートは複数の第二テストポートと２つの第二信号受信ポートを備える。第一テストポートとフィールドプログラマブル論理ゲートアレイボードのそのうち片側に位置する第二テストポートは対応して設置され、且つ、第一信号受信ポートとフィールドプログラマブル論理ゲートアレイボードのそのうち片側に位置する第二信号受信ポートは対応して設置される。 In one embodiment of the present invention, the first port includes a plurality of first test ports and a first signal receiving port. The second port includes a plurality of second test ports and two second signal reception ports. The first test port and the second test port located on one side of the field programmable logic gate array board are installed correspondingly, and the second test port located on one side of the first signal reception port and the field programmable logic gate array board is located. The signal receiving port is installed correspondingly.

本発明の一つの実施例において、前記第一信号受信ポートは少なくとも一つのマルチデータレートＳＤＲＡＭと電気的に接続される。 In one embodiment of the present invention, the first signal receiving port is electrically connected to at least one multi-data rate SDRAM.

本発明の一つの実施例において、第一ポートは第一モニターポートをさらに備え、第二ポートは第二モニターポートをさらに備える。第一モニターポートとフィールドプログラマブル論理ゲートアレイボードのそのうち片側に位置する第二モニターポートは対応して設置される。 In one embodiment of the invention, the first port further comprises a first monitor port and the second port further comprises a second monitor port. The first monitor port and the second monitor port located on one side of the field programmable logic gate array board are installed correspondingly.

本発明の一つの実施例において、前記ユニバーサルテストプラットフォームはモニターモジュールをさらに備え、フィールドプログラマブル論理ゲートアレイボードのもう片側に位置する第二モニターポートに電気的に接続され、且つフィールドプログラマブル論理ゲートアレイボードのそのうち片側に位置する第二モニターポートと第一モニターポートによりコントロールボードと電気的に接続される。 In one embodiment of the present invention, the universal test platform further comprises a monitor module, electrically connected to a second monitor port located on the other side of the field programmable logic gate array board, and the field programmable logic gate array board Are electrically connected to the control board by the second monitor port and the first monitor port located on one side.

本発明はユニバーサルテストプラットフォームのテスト方法を提供し、以下のステップを含む。複数のソケットボードを提供するステップ。複数のＮＡＮＤ型フラッシュメモリを前記複数のソケットボードに電気的に接続させるステップ。前記ソケットボードとフィールドプログラマブル論理ゲートアレイボードを電気的に接続させるステップ。フィールドプログラマブル論理ゲートアレイボードとコントロールボードを電気的に接続させるステップ。コントロールボードとホストを電気的に接続させるステップ。ホストにより指示信号をコントロールボードに発信するステップ。コントロールボードのコントローラにより指示信号を制御信号に変換するステップ。制御信号をフィールドプログラマブル論理ゲートアレイボードの処理ユニットに書き込み、且つ処理ユニットにより制御信号を各ソケットボードに送り、各ソケットボード上の前記複数のＮＡＮＤ型フラッシュメモリをテストするステップ。 The present invention provides a method for testing a universal test platform and includes the following steps. Providing multiple socket boards; Electrically connecting a plurality of NAND flash memories to the plurality of socket boards; Electrically connecting the socket board and the field programmable logic gate array board; Electrically connecting the field programmable logic gate array board and the control board; The step of electrically connecting the control board and the host. Sending an instruction signal to the control board by the host; A step of converting the instruction signal into a control signal by the controller of the control board. Writing a control signal to the processing unit of the field programmable logic gate array board and sending the control signal to each socket board by the processing unit to test the plurality of NAND flash memories on each socket board;

本発明はユニバーサルテストプラットフォームのテスト方法を提供し、さらに以下のステップを含む。モニターモジュールとフィールドプログラマブル論理ゲートアレイボードを電気的に接続し、且つ処理ユニットにより制御信号を分析し、且つ制御信号の分析結果をモニターモジュールに表示するステップ。 The present invention provides a test method for a universal test platform, and further includes the following steps. Electrically connecting the monitor module and the field programmable logic gate array board, analyzing the control signal by the processing unit, and displaying the analysis result of the control signal on the monitor module;

本発明はユニバーサルテストプラットフォームのテスト方法を提供し、さらに以下のステップを含む。各ソケットボード上のＮＡＮＤ型フラッシュメモリのテスト結果をモニターモジュールに表示させ、モニターモジュールに表示された制御信号の分析結果と比較するステップ。 The present invention provides a test method for a universal test platform, and further includes the following steps. A step of displaying a NAND flash memory test result on each socket board on the monitor module and comparing it with a control signal analysis result displayed on the monitor module;

上述に基づき、本発明のモジュール化されたユニバーサルテストプラットフォーム及びそのテスト方法は、試験員に供試のコントローラをコントロールボード上に電気的に接続させ、且つ供試のＮＡＮＤ型フラッシュメモリをソケットボード上に電気的に接続させ、フィールドプログラマブル論理ゲートアレイボードによりコントロールボードとソケットボードを電気的に接続させ、複数のソケットボード上の複数の供試のＮＡＮＤ型フラッシュメモリをそれぞれテストするステップ。従来のテスト装置は異なる型番のコントローラに対して逐一対応する回路の配置を設計する必要があることと比較し、且つコントローラとＮＡＮＤ型フラッシュメモリを同じ回路基板に設置する技術構成からすると、本実施例のモジュール化されたユニバーサルテストプラットフォーム及びそのテスト方法はコントローラのテスト効率を効果的に向上させ、テストコストを大幅に低下させる。 Based on the above, the modular universal test platform and the test method thereof according to the present invention allows the tester to electrically connect the test controller to the control board, and the test NAND-type flash memory to the socket board. And electrically connecting the control board and the socket board with a field programmable logic gate array board to test each of the plurality of NAND flash memories under test on the plurality of socket boards. Compared with the need to design circuit arrangements that correspond to controllers of different model numbers one by one in the conventional test equipment, and from the technical configuration in which the controller and NAND flash memory are installed on the same circuit board, this implementation The example modularized universal test platform and its test method effectively increase the test efficiency of the controller and greatly reduce the test cost.

本発明はユニバーサルテストプラットフォーム及びそのテスト方法を提供し、違う型番のコントローラをテストでき、コントローラのテスト効率を向上させる。 The present invention provides a universal test platform and a test method thereof, and can test controllers of different model numbers, thereby improving the test efficiency of the controller.

本発明の上述した特徴と利点を更に明確化するために、以下、幾つかの実施例を挙げて図面と共に詳細な内容を説明する。 In order to further clarify the above-described features and advantages of the present invention, several embodiments will be described below in detail with reference to the drawings.

本発明の一つの実施例のテストプラットフォームのブロック図である。1 is a block diagram of a test platform according to one embodiment of the present invention. FIG.図１のテストプラットフォームの部分的な構造の側面図である。FIG. 2 is a side view of a partial structure of the test platform of FIG. 1.図２のコントロールボードの平面図である。FIG. 3 is a plan view of the control board of FIG. 2.図２のフィールドプログラマブル論理ゲートアレイボードの平面図である。FIG. 3 is a plan view of the field programmable logic gate array board of FIG. 2.図２のソケットボードの平面図である。FIG. 3 is a plan view of the socket board of FIG. 2.図１のテストプラットフォームのフローチャート図である。It is a flowchart figure of the test platform of FIG.

図１は本発明の一つの実施例のテストプラットフォームのブロック図である。図２は図１のテストプラットフォームの部分的な構造の側面図である。図３は図２のコントロールボードの平面図であり、わかりやすい表示と、説明のしやすさのために、図２はフィールドプログラマブル論理ゲートアレイボード１３０のうちの一つのソケットボード１５０に電気的に接続されていることを図示し、第二モニターポート１４１ｃによって見えない第二信号受信ポート１４１ｂを点線で表示している。図１から図３に示されるように、本実施例において、ユニバーサルテストプラットフォーム１００は、ホスト１１０、コントロールボード１２０、フィールドプログラマブル論理ゲートアレイボード１３０、複数の第二ポート１４０と１４１、複数のソケットボード１５０、複数のＮＡＮＤ型フラッシュメモリ１６０を備え、ホスト１１０はデスクトップパソコン又はノートパソコンであっても良く、ケーブル１０によりコントロールボード１２０の第一コネクタ１２４に接続され、それは例えばＳＡＴＡ（ＳｅｒｉａｌＡｄｖａｎｃｅｄＴｅｃｈｎｏｌｏｇｙＡｔｔａｃｈｍｅｎｔ）やＰＣＩｅ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔＥｘｐｒｅｓｓ）バスインターフェースである。 FIG. 1 is a block diagram of a test platform according to one embodiment of the present invention. FIG. 2 is a side view of a partial structure of the test platform of FIG. FIG. 3 is a plan view of the control board of FIG. 2, and FIG. 2 is electrically connected to onesocket board 150 of the field programmable logicgate array board 130 for easy understanding and ease of explanation. The secondsignal receiving port 141b that is not visible by thesecond monitor port 141c is indicated by a dotted line. As shown in FIGS. 1 to 3, in this embodiment, theuniversal test platform 100 includes ahost 110, acontrol board 120, a field programmable logicgate array board 130, a plurality ofsecond ports 140 and 141, and a plurality of socket boards. 150, including a plurality ofNAND flash memories 160, and thehost 110 may be a desktop personal computer or a notebook personal computer, and is connected to thefirst connector 124 of thecontrol board 120 by thecable 10, which is, for example, SATA (Serial Advanced Technology Attachment). And PCIe (Peripheral Component Interconnect Express) bus interface.

詳細には、コントロールボード１２０はコントローラ１２１、２つのマルチデータレートＳＤＲＡＭ（ＤＤＲｘ
ＳＤＲＡＭ）１２２、複数の第一ポート１２３を備え、コントローラ１２１は例えばＳＳＤ（ｓｏｌｉｄｓｔａｔｅｄｉｓｋ）コントローラであり、且つマルチデータレートＳＤＲＡＭ１２２、第一ポート１２３、第一コネクタ１２４とそれぞれ電気的に接続されている。従って、ホスト１１０は第一コネクタ１２４によりコントローラ１２１に電気的に接続され、コントローラ１２１とＮＡＮＤ型フラッシュメモリ１６０の制御とアクセスを行う。一方、マルチデータレートＳＤＲＡＭ１２２は例えば、ダブルデータレートＳＤＲＡＭ、トリプルデータレートＳＤＲＡＭ、クアドラプルデータレートＳＤＲＡＭ、又はさらにハイデータレートＳＤＲＡＭであり、本発明はこれに対して制限をしない。Specifically, thecontrol board 120 includes acontroller 121, two multi-data rate SDRAMs (DDRx
SDRAM) 122 and a plurality of first ports 123. Thecontroller 121 is, for example, an SSD (solid state disk) controller, and is electrically connected to the multi-data rate SDRAM 122, the first port 123, and thefirst connector 124, respectively. Yes. Accordingly, thehost 110 is electrically connected to thecontroller 121 via thefirst connector 124, and controls and accesses thecontroller 121 and theNAND flash memory 160. On the other hand, the multi data rate SDRAM 122 is, for example, a double data rate SDRAM, a triple data rate SDRAM, a quadruple data rate SDRAM, or a higher data rate SDRAM, and the present invention does not limit thereto.

図４は図２のフィールドプログラマブル論理ゲートアレイボードの平面図である。図２から図４に示されるように、フィールドプログラマブル論理ゲートアレイボード１３０はコントロールボード１２０と前記複数のソケットボード１５０の接続媒体となり、そのうちフィールドプログラマブル論理ゲートアレイボード１３０の向かい合う両側にペアで設置された前記複数の第二ポート１４０、１４１は主要な接続インターフェースとなる。詳細には、第一ポート１２３は複数の第一テストポート１２３ａと第一信号受信ポート１２３ｂを備え、第二ポート１４０は複数の第二テストポート１４０ａと第二信号受信ポート１４０ｂを備え、第一テストポート１２３ａと第二テストポート１４０ａは対応して設置され、且つ第一信号受信ポート１２３ｂと第二信号受信ポート１４０ｂは対応して設置される。 FIG. 4 is a plan view of the field programmable logic gate array board of FIG. As shown in FIGS. 2 to 4, the field programmable logicgate array board 130 serves as a connection medium between thecontrol board 120 and the plurality ofsocket boards 150, and is installed in pairs on opposite sides of the field programmable logicgate array board 130. The plurality ofsecond ports 140 and 141 serve as main connection interfaces. Specifically, the first port 123 includes a plurality offirst test ports 123a and a firstsignal reception port 123b, and thesecond port 140 includes a plurality of second test ports 140a and a secondsignal reception port 140b. Thetest port 123a and the second test port 140a are installed correspondingly, and the firstsignal reception port 123b and the secondsignal reception port 140b are installed correspondingly.

同様に、第二ポート１４１も複数の第二テストポート１４１ａと第二信号受信ポート１４１ｂを備え、第二テストポート１４０ａと１４１ａは、フィールドプログラマブル論理ゲートアレイボード１３０の向かい合う両側にペアで設置され、且つ第二信号受信ポート１４０ｂと１４１ｂは、フィールドプログラマブル論理ゲートアレイボード１３０の向かい合う両側にペアで設置される。ここで、フィールドプログラマブル論理ゲートアレイボード１３０のコントロールボード１２０側の各第二テストポート１４０ａは対応する第一テストポート１２３ａに接続され、各第二信号受信ポート１４０ｂは対応する第一信号受信ポート１２３ｂに接続され、フィールドプログラマブル論理ゲートアレイボード１３０とコントロールボード１２０を電気的に接続させる。図示していない実施例において、ケーブル又はそのほか適切な接続線で第二テストポート１４０ａは対応する第一テストポート１２３ａに接続され、第二信号受信ポート１４０ｂは対応する第一信号受信ポート１２３ｂに接続され、本発明はこれに対して制限をしない。 Similarly, thesecond port 141 includes a plurality ofsecond test ports 141a and a secondsignal reception port 141b. Thesecond test ports 140a and 141a are installed in pairs on opposite sides of the field programmable logicgate array board 130, The secondsignal receiving ports 140b and 141b are installed in pairs on opposite sides of the field programmable logicgate array board 130. Here, each second test port 140a on thecontrol board 120 side of the field programmable logicgate array board 130 is connected to the correspondingfirst test port 123a, and each secondsignal reception port 140b is corresponding to the firstsignal reception port 123b. The field programmable logicgate array board 130 and thecontrol board 120 are electrically connected to each other. In an embodiment not shown, the second test port 140a is connected to the correspondingfirst test port 123a and the secondsignal reception port 140b is connected to the corresponding firstsignal reception port 123b by a cable or other appropriate connection line. However, the present invention does not limit this.

図５は図２のソケットボードの平面図である。図１、図２、図５に示されるように、各ソケットボード１５０は、２つの第三ポート１５１と複数の接続域（又はコンセントと呼ぶ）１５２を備え、前記複数のＮＡＮＤ型フラッシュメモリ１６０は前記複数の接続域１５２にそれぞれ接続し、且つ各ソケットボード１５０上のＮＡＮＤ型フラッシュメモリ１６０はいずれも第三ポート１５１の同一側に位置する。ＮＡＮＤ型フラッシュメモリ１６０は例えばソケットボード１５０上の接続域（コンセント）１５２に抜き差し可能に取り付けられるため、ＮＡＮＤ型フラッシュメモリ１６０のテスト終了後、接続域（コンセント）１５２から容易に抜き去ることができ、はんだ除去の必要が無く、コロイド残留の問題も発生することなく、故にＮＡＮＤ型フラッシュメモリ１６０の構造の損傷を防ぐことができる。具体的には、各ソケットボード１５０は対応する２つの第三ポート１５１によりフィールドプログラマブル論理ゲートアレイボード１３０のコントロールボード１２０と反対側のいずれか２つの隣り合う第二テストポート１４１ａに接続し、コントローラ１２１を第一テストポート１２３ａ、第二テストポート１４０ａと１４１ａ、第三ポート１５１により各ソケットボード１５０上のＮＡＮＤ型フラッシュメモリ１６０に電気的に接続させる。且つ、コントローラ１２１が発信する制御信号は第一テストポート１２３ａと第二テストポート１４０ａを経てフィールドプログラマブル論理ゲートアレイボード１３０上の処理ユニット１３１に送られ、信号分析を行う。 FIG. 5 is a plan view of the socket board of FIG. 1, 2, and 5, eachsocket board 150 includes twothird ports 151 and a plurality of connection areas (or outlets) 152, and the plurality ofNAND flash memories 160 include Each of the NANDflash memories 160 connected to the plurality ofconnection areas 152 and on eachsocket board 150 is located on the same side of thethird port 151. Since theNAND flash memory 160 is detachably attached to, for example, the connection area (outlet) 152 on thesocket board 150, it can be easily removed from the connection area (outlet) 152 after the test of theNAND flash memory 160 is completed. Therefore, there is no need for solder removal and the problem of residual colloid does not occur. Therefore, damage to the structure of theNAND flash memory 160 can be prevented. Specifically, eachsocket board 150 is connected to any two adjacentsecond test ports 141a on the side opposite to thecontrol board 120 of the field programmable logicgate array board 130 by two correspondingthird ports 151, and thecontroller 121 is electrically connected to theNAND flash memory 160 on eachsocket board 150 through thefirst test port 123a, thesecond test ports 140a and 141a, and thethird port 151. The control signal transmitted from thecontroller 121 is sent to theprocessing unit 131 on the field programmable logicgate array board 130 via thefirst test port 123a and the second test port 140a to perform signal analysis.

一方、第一信号受信ポート１２３ｂは各マルチデータレートＳＤＲＡＭ１２２と電気的に接続し、各マルチデータレートＳＤＲＡＭ１２２のクロック信号を受信する。本実施例において、第一ポート１２３は第一モニターポート１２３ｃをさらに備え、第二ポート１４０は第一ポート１２３に対応して設置される第二モニターポート１４０ｃをさらに備え、同様に、第二ポート１４１は第二モニターポート１４０ｃに対応して設置される第二モニターポート１４１ｃをさらに備える。第一モニターポート１２３ｃとフィールドプログラマブル論理ゲートアレイボード１３０のコントロールボード１２０側の第二モニターポート１４０ｃは対応して設置されるため、第二モニターポート１４０ｃを第一モニターポート１２３ｃに接続された後、第一モニターポート１２３ｃは第二モニターポート１４０ｃにより第二モニターポート１４１ｃに電気的に接続され、第二モニターポート１４１ｃによりモニターモジュール１７０に電気的に接続される。ここで、第二モニターポート１４１ｃとモニターモジュール１７０との間の電気的な接続は例えばケーブル２０により行われる。換言すると、コントローラ１２１がフィールドプログラマブル論理ゲートアレイボード１３０上の処理ユニット１３１に発信した制御信号が分析された後、その分析結果は第二モニターポート１４１ｃを経由してモニターモジュール１７０に送られ、表示される。さらに、コントローラ１２１が発信する制御信号も処理ユニット１３１に転送し、処理ユニット１３１を経て第二テストポート１４１ａにより各ソケットボード１５０に迅速に送られ（図１及び図２に図示）、ソケットボード１５０上のＮＡＮＤ型フラッシュメモリ１６０をテストする。ＮＡＮＤ型フラッシュメモリ１６０のテスト後のテスト結果はフィールドプログラマブル論理ゲートアレイボード１３０に返送され、それから第二モニターポート１４１ｃによりモニターモジュール１７０に送られ、表示される。従って、試験員はモニターモジュール１７０でコントローラ１２１が発信した制御信号の分析結果とＮＡＮＤ型フラッシュメモリ１６０のテスト結果を同時に観察でき、ファームウェア設計の正確性の比較と分析がしやくなる、又は必要な場合デバッグしやすくする。 On the other hand, the firstsignal receiving port 123b is electrically connected to each multidata rate SDRAM 122 and receives the clock signal of each multidata rate SDRAM 122. In the present embodiment, the first port 123 further includes afirst monitor port 123c, thesecond port 140 further includes asecond monitor port 140c installed corresponding to the first port 123, and similarly, thesecond port 141 further includes asecond monitor port 141c installed corresponding to thesecond monitor port 140c. Since thefirst monitor port 123c and thesecond monitor port 140c on thecontrol board 120 side of the field programmable logicgate array board 130 are installed correspondingly, after thesecond monitor port 140c is connected to thefirst monitor port 123c, Thefirst monitor port 123c is electrically connected to thesecond monitor port 141c through thesecond monitor port 140c, and is electrically connected to themonitor module 170 through thesecond monitor port 141c. Here, the electrical connection between thesecond monitor port 141c and themonitor module 170 is performed by thecable 20, for example. In other words, after the control signal transmitted from thecontroller 121 to theprocessing unit 131 on the field programmable logicgate array board 130 is analyzed, the analysis result is sent to themonitor module 170 via thesecond monitor port 141c and displayed. Is done. Further, a control signal transmitted from thecontroller 121 is also transferred to theprocessing unit 131, and is quickly sent to eachsocket board 150 through theprocessing unit 131 by thesecond test port 141a (shown in FIGS. 1 and 2). The aboveNAND flash memory 160 is tested. The test result after the test of theNAND flash memory 160 is returned to the field programmable logicgate array board 130, and then sent to themonitor module 170 by thesecond monitor port 141c and displayed. Therefore, the tester can simultaneously observe the analysis result of the control signal transmitted from thecontroller 121 in themonitor module 170 and the test result of theNAND flash memory 160, and it is easy or necessary to compare and analyze the accuracy of the firmware design. Make it easier to debug.

簡潔には、モジュール化されたユニバーサルテストプラットフォーム１００の設計は、試験員に、供試のコントローラ１２１をコントロールボード１２０上に電気的に接続させ、供試のＮＡＮＤ型フラッシュメモリ１６０をソケットボード１５０上に電気的に接続させ、フィールドプログラマブル論理ゲートアレイボード１３０によりコントロールボード１２０とソケットボード１５０を電気的に接続させ、複数のソケットボード１５０上の複数の供試のＮＡＮＤ型フラッシュメモリ１６０をそれぞれテストする。従来のテスト装置は異なる型番のコントローラは逐一対応する回路の配置を設計する必要があることと比較し、且つコントローラとＮＡＮＤ型フラッシュメモリを同じ回路基板に設置する技術構成からすると、本実施例のモジュール化されたユニバーサルテストプラットフォーム１００はコントローラ１２１のテスト効率を効果的に向上させ、テストコストを大幅に低下させる。 Briefly, the modularuniversal test platform 100 design allows the tester to electrically connect thetest controller 121 on thecontrol board 120 and the testNAND flash memory 160 on thesocket board 150. Are electrically connected to each other, and thecontrol board 120 and thesocket board 150 are electrically connected by the field programmable logicgate array board 130, and a plurality of testNAND flash memories 160 on the plurality ofsocket boards 150 are respectively tested. . Compared with the need to design the arrangement of circuits corresponding to the controllers of different model numbers one by one in the conventional test apparatus, and from the technical configuration in which the controller and the NAND flash memory are installed on the same circuit board, The modularizeduniversal test platform 100 effectively improves the test efficiency of thecontroller 121 and greatly reduces the test cost.

図６は図１のテストプラットフォームのフローチャート図である。図６及びそれに合う上述の図に示されるように、ユニバーサルテストプラットフォーム１００のテスト方法は、ソケットボード１５０を提供するステップＳ１と、複数のＮＡＮＤ型フラッシュメモリ１６０をソケットボード１５０に電気的に接続されるステップＳ２を先行して行う。それから、ソケットボード１５０とフィールドプログラマブル論理ゲートアレイボード１３０を電気的に接続されるステップＳ３を行う。それから、フィールドプログラマブル論理ゲートアレイボード１３０とコントロールボード１２０を電気的に接続されるステップＳ４を行う。それから、コントロールボード１２０とホスト１１０を電気的に接続されるステップＳ５を行う。それから、モニターモジュール１７０とフィールドプログラマブル論理ゲートアレイボード１３０を電気的に接続されるステップＳ６を行う。それから、ホスト１１０により指示信号をコントロールボード１２０のコントローラ１２１に発信し、コントローラ１２１により指示信号を制御信号に変換するステップＳ７を行う。それから、制御信号をフィールドプログラマブル論理ゲートアレイボード１３０の処理ユニット１３１に書き込み、処理ユニット１３１により制御信号を各ソケットボード１５０に送り、各ソケットボード１５０上のＮＡＮＤ型フラッシュメモリ１６０をテストするステップＳ８を行う。ステップＳ８と同時に、処理ユニット１３１により制御信号を分析して、制御信号の分析結果をモニターモジュール１７０に表示するステップＳ９を行う。最後に、ソケットボード１５０上のＮＡＮＤ型フラッシュメモリ１６０のテスト結果をモニターモジュール１７０に表示し、モニターモジュール１７０に表示された制御信号の分析結果と比較するステップＳ１０を行う。 FIG. 6 is a flowchart of the test platform of FIG. As shown in FIG. 6 and the above-mentioned figure corresponding thereto, the test method of theuniversal test platform 100 includes a step S1 of providing thesocket board 150 and a plurality ofNAND flash memories 160 electrically connected to thesocket board 150. Step S2 is performed in advance. Then, step S3 in which thesocket board 150 and the field programmable logicgate array board 130 are electrically connected is performed. Then, step S4 in which the field programmable logicgate array board 130 and thecontrol board 120 are electrically connected is performed. Then, step S5 for electrically connecting thecontrol board 120 and thehost 110 is performed. Then, step S6 in which themonitor module 170 and the field programmable logicgate array board 130 are electrically connected is performed. Then, thehost 110 transmits an instruction signal to thecontroller 121 of thecontrol board 120, and thecontroller 121 performs step S7 of converting the instruction signal into a control signal. Then, the control signal is written to theprocessing unit 131 of the field programmable logicgate array board 130, thecontrol unit 131 sends the control signal to eachsocket board 150, and the step S8 for testing theNAND flash memory 160 on eachsocket board 150 is performed. Do. Simultaneously with step S8, the control signal is analyzed by theprocessing unit 131, and step S9 for displaying the analysis result of the control signal on themonitor module 170 is performed. Finally, the test result of theNAND flash memory 160 on thesocket board 150 is displayed on themonitor module 170, and a step S10 is performed to compare with the control signal analysis result displayed on themonitor module 170.

以上のように、本発明のモジュール化されたユニバーサルテストプラットフォーム及びそのテスト方法は、試験員に供試のコントローラをコントロールボード上に電気的に接続させ、且つ供試のＮＡＮＤ型フラッシュメモリをソケットボード上に電気的に接続させ、フィールドプログラマブル論理ゲートアレイボードによりコントロールボードとソケットボードを電気的に接続させ、複数のソケットボード上の複数の供試のＮＡＮＤ型フラッシュメモリをそれぞれテストする。従来のテスト装置は異なる型番のコントローラは逐一対応する回路の配置の設計する必要があることと比較し、且つコントローラとＮＡＮＤ型フラッシュメモリを同じ回路基板に設置する技術構成からすると、本実施例のモジュール化されたユニバーサルテストプラットフォーム及びそのテスト方法はコントローラのテスト効率を効果的に向上させ、テストコストを大幅に低下させる。 As described above, the modular universal test platform and the test method thereof according to the present invention allow the tester to electrically connect the test controller to the control board and connect the test NAND flash memory to the socket board. The control board and the socket board are electrically connected to each other by a field programmable logic gate array board, and a plurality of test NAND flash memories on the plurality of socket boards are respectively tested. Compared with the need to design the circuit arrangement corresponding to the controller of the different model number for each of the conventional test devices, and from the technical configuration in which the controller and the NAND flash memory are installed on the same circuit board, The modularized universal test platform and its test method effectively improve the test efficiency of the controller and greatly reduce the test cost.

本発明は以上の実施例のように示したが、本発明は、これに限られるものではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に本発明の保護範囲は均等の範囲にまで及ぶものとする。 Although the present invention has been shown as in the above embodiments, the present invention is not limited to this and can be changed or modified by those skilled in the art without departing from the spirit of the present invention. Therefore, the protection scope of the present invention extends to an equivalent range.

本発明はテストプラットフォーム及びそのテスト方法に関するものであり、コントローラのテスト効率を効果的に向上させ、テストコストを大幅に低下させる。 The present invention relates to a test platform and a test method thereof, which effectively improves the test efficiency of a controller and greatly reduces the test cost.

１０、２０：ケーブル
１００：ユニバーサルテストプラットフォーム
１１０：ホスト
１２０：コントロールボード
１２１：コントローラ
１２２：マルチデータレートＳＤＲＡＭ
１２３：第一ポート
１２３ａ：第一テストポート
１２３ｂ：第一信号受信ポート
１２３ｃ：第一モニターポート
１２４：第一コネクタ
１３０：フィールドプログラマブル論理ゲートアレイボード
１３１：処理ユニット
１４０、１４１：第二ポート
１４０ａ、１４１ａ：第二テストポート
１４０ｂ、１４１ｂ：第二信号受信ポート
１４０ｃ、１４１ｃ：第二モニターポート
１５０：ソケットボード
１５１：第三ポート
１５２：接続域
１６０：ＮＡＮＤ型フラッシュメモリ
１７０：モニターモジュール
Ｓ１〜Ｓ１０：ステップ10, 20: Cable 100: Universal test platform 110: Host 120: Control board 121: Controller 122: Multi data rate SDRAM
123:First port 123a:First test port 123b: Firstsignal receiving port 123c: First monitor port 124: First connector 130: Field programmable logic gate array board 131: Processingunit 140, 141: Second port 140a 141a:second test port 140b, 141b: secondsignal receiving port 140c, 141c: second monitor port 150: socket board 151: third port 152: connection area 160: NAND flash memory 170: monitor modules S1 to S10: Step

本発明はユニバーサルテストプラットフォームを提供し、ホスト、コントロールボード、フィールドプログラマブル論理ゲートアレイ（ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅｌｏｇｉｃｇａｔｅａｒｒａｙ）ボード、複数の第二ポート、複数のソケットボード、複数のＮＡＮＤ型フラッシュメモリを備える。コントロールボードはホストに電気的に接続され、且つコントローラと少なくとも一つのマルチデータレートＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）と複数の第一ポートを備える。フィールドプログラマブル論理ゲートアレイボードは処理ユニットを備える。前記複数の第二ポートはフィールドプログラマブル論理ゲートアレイボードの向かい合う両側にペアで設置され、且つフィールドプログラマブル論理ゲートアレイボードの片側に位置する各第二ポートは対応する第一ポートに電気的に接続される。各ソケットボードは２つの第三ポートを備え、対応する前記２つの第三ポートにより、フィールドプログラマブル論理ゲートアレイボードのもう片側に位置するいずれか２つの隣り合う第二ポートに電気的に接続される。前記複数のＮＡＮＤ型フラッシュメモリはそれぞれ前記複数のソケットボードに接続される。The present invention provides a universal test platform, which includes a host, a control board, a field-programmable logic gate array board, a plurality of second ports, a plurality of socket boards, and a plurality of NAND flash memories. The control board is electrically connected to the host and includes a controller, at least one multi-data rate SDRAM (Synchronous Dynamic Random Access Memory), and a plurality of first ports. The field programmable logic gate array board includes a processing unit. The plurality of second ports are installed in pairs on opposite sides of the field programmable logic gate array board, and each second port locatedon one side of the field programmable logic gate array board is electrically connected to the corresponding first port. The Each socket board has two third ports and is electrically connected to any two adjacent second ports located on the other side of the field programmable logic gate array board by the corresponding two third ports. . The plurality of NAND flash memories are respectively connected to the plurality of socket boards.

本発明の一つの実施例において、前記第一ポートは複数の第一テストポートと第一信号受信ポートを備える。第二ポートは複数の第二テストポートと２つの第二信号受信ポートを備える。第一テストポートとフィールドプログラマブル論理ゲートアレイボードの片側に位置する第二テストポートは対応して設置され、且つ、第一信号受信ポートとフィールドプログラマブル論理ゲートアレイボードの片側に位置する第二信号受信ポートは対応して設置される。In one embodiment of the present invention, the first port includes a plurality of first test ports and a first signal receiving port. The second port includes a plurality of second test ports and two second signal reception ports. The first test port and the second test port locatedon one side of the field programmable logic gate array board are installed correspondingly, and the first signal reception port and the second signal reception located onone side of the field programmable logic gate array board Ports are installed correspondingly.

本発明の一つの実施例において、第一ポートは第一モニターポートをさらに備え、第二ポートは第二モニターポートをさらに備える。第一モニターポートとフィールドプログラマブル論理ゲートアレイボードの片側に位置する第二モニターポートは対応して設置される。In one embodiment of the invention, the first port further comprises a first monitor port and the second port further comprises a second monitor port. The first monitor port and the second monitor port locatedon one side of the field programmable logic gate array board are installed correspondingly.

本発明の一つの実施例において、前記ユニバーサルテストプラットフォームはモニターモジュールをさらに備え、フィールドプログラマブル論理ゲートアレイボードのもう片側に位置する第二モニターポートに電気的に接続され、且つフィールドプログラマブル論理ゲートアレイボードの片側に位置する第二モニターポートと第一モニターポートによりコントロールボードと電気的に接続される。In one embodiment of the present invention, the universal test platform further comprises a monitor module, electrically connected to a second monitor port located on the other side of the field programmable logic gate array board, and the field programmable logic gate array boardIs electrically connected to the control board by a second monitor port and a first monitor port locatedon one side .

Claims

Translated fromJapanese

ホストと、
前記ホストに電気的に接続され、コントローラと少なくとも一つのマルチデータレートＳＤＲＡＭと複数の第一ポートを備えるコントロールボードと、
処理ユニットを備えるフィールドプログラマブル論理ゲートアレイボードと、
前記フィールドプログラマブル論理ゲートアレイボードの向かい合う両側にペアで設置され、それぞれ前記フィールドプログラマブル論理ゲートアレイボードのそのうち片側に位置し、対応する第一ポートに電気的に接続される複数の第二ポートと、
それぞれ２つの第三ポートを備え、対応する前記２つの第三ポートにより、前記フィールドプログラマブル論理ゲートアレイボードのもう片側に位置するいずれか２つの隣り合う前記第二ポートに電気的に接続される複数のソケットボードと、
それぞれ前記複数のソケットボードに接続される複数のＮＡＮＤ型フラッシュメモリと、
を備えることを特徴とするユニバーサルテストプラットフォーム。A host,
A control board electrically connected to the host, comprising a controller, at least one multi-data rate SDRAM, and a plurality of first ports;
A field programmable logic gate array board comprising a processing unit;
A plurality of second ports installed in pairs on opposite sides of the field programmable logic gate array board, each positioned on one side of the field programmable logic gate array board and electrically connected to a corresponding first port;
A plurality of two third ports each electrically connected to any two adjacent second ports located on the other side of the field programmable logic gate array board by the corresponding two third ports; Socket board,
A plurality of NAND flash memories respectively connected to the plurality of socket boards;
Universal test platform characterized by comprising:

前記コントロールボードが、第一コネクタをさらに備え、前記ホストが前記第一コネクタにより前記コントロールボードに電気的に接続されることを特徴とする請求項１に記載のユニバーサルテストプラットフォーム。 The universal test platform of claim 1, wherein the control board further comprises a first connector, and the host is electrically connected to the control board by the first connector.

前記複数の第一ポートは複数の前記第一テストポートと第一信号受信ポートを備え、前記複数の第二ポートは複数の第二テストポートと２つの第二信号受信ポートを備え、前記第一テストポートと前記フィールドプログラマブル論理ゲートアレイボードのそのうち片側に位置する前記第二テストポートは対応して設置され、且つ、前記第一信号受信ポートと前記フィールドプログラマブル論理ゲートアレイボードのそのうち片側に位置する前記第二信号受信ポートは対応して設置されることを特徴とする請求項１に記載のユニバーサルテストプラットフォーム。 The plurality of first ports include a plurality of first test ports and a first signal reception port, and the plurality of second ports include a plurality of second test ports and two second signal reception ports, The test port and the second test port located on one side of the field programmable logic gate array board are installed correspondingly and located on one side of the first signal receiving port and the field programmable logic gate array board The universal test platform according to claim 1, wherein the second signal receiving port is installed correspondingly.

前記第一信号受信ポートと少なくとも一つの前記マルチデータレートＳＤＲＡＭは電気的に接続されることを特徴とする請求項３に記載のユニバーサルテストプラットフォーム。 The universal test platform according to claim 3, wherein the first signal receiving port and at least one multi-data rate SDRAM are electrically connected.

前記複数の第一ポートは第一モニターポートをさらに備え、前記複数の第二ポートは２つの第二モニターポートをさらに備え、前記第一モニターポートと前記フィールドプログラマブル論理ゲートアレイボードのそのうち片側に位置する前記第二モニターポートは対応して設置されることを特徴とする請求項３に記載のユニバーサルテストプラットフォーム。 The plurality of first ports further comprises a first monitor port, the plurality of second ports further comprises two second monitor ports, and are located on one side of the first monitor port and the field programmable logic gate array board. The universal test platform according to claim 3, wherein the second monitor port is installed correspondingly.

モニターモジュールをさらに備え、前記フィールドプログラマブル論理ゲートアレイボードのもう片側に位置する前記第二モニターポートに電気的に接続され、且つ前記フィールドプログラマブル論理ゲートアレイボードのそのうち片側に位置する前記第二モニターポートと前記第一モニターポートにより前記コントロールボードと電気的に接続されることを特徴とする請求項５に記載のユニバーサルテストプラットフォーム。 A monitor module, and is electrically connected to the second monitor port located on the other side of the field programmable logic gate array board, and the second monitor port located on one side of the field programmable logic gate array board The universal test platform according to claim 5, wherein the universal test platform is electrically connected to the control board via the first monitor port.

複数のソケットボードを提供するステップと、
複数のＮＡＮＤ型フラッシュメモリを前記複数のソケットボードにそれぞれ電気的に接続されるステップと、
前記ソケットボードとフィールドプログラマブル論理ゲートアレイボードを電気的に接続されるステップと、
前記フィールドプログラマブル論理ゲートアレイボードとコントロールボードを電気的に接続されるステップと、
前記コントロールボードと前記ホストを電気的に接続されるステップと、
前記ホストにより指示信号を前記コントロールボードに発信するステップと、
前記コントロールボード上のコントローラにより前記指示信号を制御信号に変換するステップと、
前記制御信号を前記フィールドプログラマブル論理ゲートアレイボードの処理ユニットに書き込み、且つ前記処理ユニットにより前記制御信号を前記各ソケットボードに送り、前記各ソケットボード上の前記複数のＮＡＮＤ型フラッシュメモリをテストするステップと、
を含むことを特徴とするユニバーサルテストプラットフォームのテスト方法。Providing a plurality of socket boards;
Electrically connecting a plurality of NAND flash memories to each of the plurality of socket boards;
Electrically connecting the socket board and the field programmable logic gate array board;
Electrically connecting the field programmable logic gate array board and the control board;
Electrically connecting the control board and the host;
Sending an instruction signal to the control board by the host;
Converting the instruction signal into a control signal by a controller on the control board;
Writing the control signal to a processing unit of the field programmable logic gate array board and sending the control signal to the socket boards by the processing unit to test the plurality of NAND flash memories on the socket boards; When,
A test method for a universal test platform characterized by comprising:

モニターモジュールと前記フィールドプログラマブル論理ゲートアレイボードを電気的に接続し、且つ前記処理ユニットにより前記制御信号を分析し、且つ前記制御信号の分析結果を前記モニターモジュールに表示するステップをさらに含むことを特徴とする請求項７に記載のユニバーサルテストプラットフォームのテスト方法。 The method further includes electrically connecting a monitor module and the field programmable logic gate array board, analyzing the control signal by the processing unit, and displaying the analysis result of the control signal on the monitor module. A test method for a universal test platform according to claim 7.

前記各ソケットボード上の前記複数のＮＡＮＤ型フラッシュメモリのテスト結果を前記モニターモジュールに表示させ、前記モニターモジュールに表示された前記制御信号の分析結果と比較するステップをさらに含むことを特徴とする請求項８に記載のユニバーサルテストプラットフォームのテスト方法。 The method may further include displaying a test result of the plurality of NAND flash memories on each socket board on the monitor module and comparing it with an analysis result of the control signal displayed on the monitor module. Item 9. The test method of the universal test platform according to Item 8.