JP2015502657A

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Publication number: JP2015502657A
Application number: JP2014540096A
Authority: JP
Inventors: クラーク，ロバート，ディー
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 2011-11-05
Filing date: 2012-11-01
Publication date: 2015-01-22

Abstract

半導体デバイスの製造方法。誘電層とマスク層を有する基板が供される。前記基板はパターニング及び現像される。複数のトレンチが、レトログレードエッチングプロセスによって誘電材料内部に生成される。続いて前記複数のトレンチには、アスペクト比トラッピングによるヘテロエピタキシャル成長によって材料が過充填される。前記材料は、ゲルマニウム、III-V族化合物、又はそれら2つ以上の混合物を含む。続いて前記の過充填された複数のトレンチは平坦化される。A method for manufacturing a semiconductor device. A substrate having a dielectric layer and a mask layer is provided. The substrate is patterned and developed. A plurality of trenches are created within the dielectric material by a retrograde etch process. Subsequently, the plurality of trenches are overfilled with heteroepitaxial growth by aspect ratio trapping. The material includes germanium, a III-V compound, or a mixture of two or more thereof. Subsequently, the overfilled trenches are planarized.

Description

Translated fromJapanese

本発明は、半導体デバイスの製造方法に関し、より具体的には、半導体デバイスの部位内の転位密度を減少させる製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more specifically to a method for reducing a dislocation density in a portion of a semiconductor device.

相補型金属−酸化物−半導体(“CMOS”)は、マイクロプロセッサ、マイクロコントローラ、及び他の論理回路内において用いられる集積回路の製造に通常用いられる。CMOSデバイスは通常、論理ゲートとデジタル回路を構成する電界効果型トランジスタ(“FET”)の相補的で対称的な対−具体的にはn型及びp型金属−酸化物−半導体電界効果型トランジスタ(“MOSFET”)−を有する。 Complementary metal-oxide-semiconductors ("CMOS") are commonly used in the manufacture of integrated circuits used in microprocessors, microcontrollers, and other logic circuits. CMOS devices are typically complementary and symmetrical pairs of field effect transistors (“FETs”) that make up logic gates and digital circuits—specifically, n-type and p-type metal-oxide-semiconductor field-effect transistors. (“MOSFET”) −.

使用時、2つのn型半導体領域（又はソース及びドレインとも呼ばれる）はゲートによって電気的に結合されている。一部のデバイスでは、狭いチャネル−FIN構造とも呼ばれる−が、ソースとドレインとの間に存在する。誘電材料が、ゲートからFIN構造を隔離する。 In use, two n-type semiconductor regions (also called sources and drains) are electrically coupled by a gate. In some devices, a narrow channel—also called a FIN structure—is present between the source and drain. A dielectric material isolates the FIN structure from the gate.

CMOSデバイスを機能させる方法は、電子の移動度、すなわち電子が電場によって引き込まれるときに、如何に迅速に材料中を移動するかである。たとえばFIN構造に沿って電子の移動度が増大することで、デバイスの速度を落とすことなくデバイスのエネルギー消費を劇的に減少させることができる。FIN構造並びに他の構成要素にIII-V族化合物（たとえばInAs及びInSb）及び/又はゲルマニウムを用いるデバイスは、所望の程度に電子移動度を増大させることが可能であることを示してきた。 The way to make a CMOS device work is the mobility of the electrons, ie how quickly they move through the material as they are drawn by the electric field. For example, increasing electron mobility along the FIN structure can dramatically reduce device energy consumption without slowing the device. Devices using III-V compounds (eg, InAs and InSb) and / or germanium in the FIN structure and other components have been shown to be able to increase electron mobility to the desired extent.

しかしIII-V族化合物及び/又はゲルマニウムの従来のCMOSデバイスへの統合は、従来の製造方法を用いては実現できない。従来の方法でシリコン及び/若しくは誘電材料（たとえば二酸化シリコン）上にIII-V族化合物及び/又はゲルマニウムを堆積する間に、格子不整合が生成される。格子不整合は転位を生成する。転位は、結晶構造の成長中に生成される結晶学上の欠陥で、最終的にはその結晶の特性−電子移動度を含む−に影響を及ぼす。換言すると、誘電材料に隣接する結晶のヘテロエピタキシャル成長は、少なくとも一の格子面内の結晶表面上に張力を生成する。一の面内での一の転位の存在は、隣接する格子面に伝播されうる。その結果転位が永続して、電子移動度がさらに低下する。隣接する格子面のさらなる歪みを緩和する一の既知である従来方法はアスペクト比トラッピング(“ART”)である。ART堆積処理は、ある部位の横方向に延びて閉じこめる側壁での転位を捕獲するように構成される反復的な堆積−結晶化の二段階処理である。所謂緩衝層が、成長サイクル間での格子不整合を緩和するのに用いられて良い。 However, the integration of III-V compounds and / or germanium into conventional CMOS devices cannot be achieved using conventional manufacturing methods. Lattice mismatch is created during the deposition of III-V compounds and / or germanium on silicon and / or dielectric materials (eg, silicon dioxide) in a conventional manner. Lattice mismatch generates dislocations. Dislocations are crystallographic defects created during the growth of a crystal structure and ultimately affect the properties of the crystal-including electron mobility. In other words, heteroepitaxial growth of crystals adjacent to the dielectric material creates tension on the crystal surface in at least one lattice plane. The presence of one dislocation in one plane can be propagated to the adjacent lattice plane. As a result, dislocation persists and the electron mobility further decreases. One known conventional method of mitigating further distortion of adjacent grating planes is aspect ratio trapping (“ART”). The ART deposition process is a repetitive deposition-crystallization two-step process that is configured to capture dislocations in the laterally extending and confining sidewalls of a site. So-called buffer layers may be used to mitigate lattice mismatch between growth cycles.

米国特許出願第61/556215号明細書US patent application 61/556215

しかし多数の転位がCMOS製造における問題として残されている。よって結果として得られる構造の構造上の耐久性を増大させる、誘電材料上でのIII-V族化合物及び/又はゲルマニウムのヘテロエピタキシャル成長方法が必要とされる。 However, many dislocations remain as problems in CMOS manufacturing. Thus, there is a need for a method of heteroepitaxial growth of III-V compounds and / or germanium on dielectric materials that increases the structural durability of the resulting structure.

本発明は、III-V族化合物及び/又はゲルマニウムをシリコン系基板上に統合する既知の従来方法の上述の問題及び他の欠点や課題等を解決する。本発明はある実施例に関連づけて説明されるが、本発明はこれらの実施例に限定されない。対照的に本発明は、本発明の技術的範囲内に含まれうるすべての代替型、修正型、及び均等型を含む。 The present invention solves the above-mentioned problems and other drawbacks and problems of known conventional methods for integrating III-V compounds and / or germanium on silicon-based substrates. While the invention will be described in connection with certain embodiments, the invention is not limited to these embodiments. In contrast, the present invention includes all alternatives, modifications, and equivalents that may be included within the scope of the present invention.

本発明の一の実施例によると、半導体デバイスの製造方法は、上に誘電層とマスク層を有する基板を供する工程を有する。前記マスク層はパターニング及び現像される。その結果複数のトレンチが、レトログレードエッチングプロセスによって生成されうる。前記複数のトレンチには続いて、アスペクト比トラッピングを用いた材料のヘテロエピタキシャル成長によって前記材料が過充填される。前記材料は、ゲルマニウム、III-V族化合物、又は上記2つ以上の混合物のうちの少なくとも1つを含む。続いて前記の過充填された複数のトレンチは平坦化される。 According to one embodiment of the present invention, a method for manufacturing a semiconductor device includes providing a substrate having a dielectric layer and a mask layer thereon. The mask layer is patterned and developed. As a result, multiple trenches can be created by a retrograde etch process. The plurality of trenches are subsequently overfilled with the material by heteroepitaxial growth of the material using aspect ratio trapping. The material includes at least one of germanium, a III-V compound, or a mixture of two or more of the above. Subsequently, the overfilled trenches are planarized.

本発明の他の実施例は、半導体デバイスの製造方法に関する。当該方法は、複数のFIN構造と該複数のFIN構造の各々を取り囲む誘電層を有する基板を供する工程を有する。前記複数のFIN構造の各々は、底部、開口部、及び前記底部と前記開口部との間で延びる少なくとも1つの側壁を有する。前記底部の横方向寸法は、前記開口部の横方向寸法よりも大きい。前記複数のFIN構造の第1部分がマスクされる一方で、前記複数のFIN構造の第2部分はマスクされないままである。前記複数のFIN構造の第2部分はエッチングされる。その後アスペクト比トラッピングを用いたヘテロエピタキシャル成長によって、前記複数のFIN構造の第2部分は、ある材料によって過充填される。前記材料は、ゲルマニウム、III-V族化合物、又は上記2つ以上の混合物のうちの少なくとも1つを含む。続いて前記の過充填された複数のFIN構造の第2部分は平坦化される。 Another embodiment of the invention relates to a method for manufacturing a semiconductor device. The method includes providing a substrate having a plurality of FIN structures and a dielectric layer surrounding each of the plurality of FIN structures. Each of the plurality of FIN structures has a bottom, an opening, and at least one sidewall extending between the bottom and the opening. The lateral dimension of the bottom is larger than the lateral dimension of the opening. The first part of the plurality of FIN structures is masked while the second part of the plurality of FIN structures remains unmasked. The second part of the plurality of FIN structures is etched. Thereafter, the second portion of the plurality of FIN structures is overfilled with a material by heteroepitaxial growth using aspect ratio trapping. The material includes at least one of germanium, a III-V compound, or a mixture of two or more of the above. Subsequently, the second portion of the overfilled FIN structure is planarized.

本発明の一の実施例による半導体デバイスの製造方法を表すフローチャートである。3 is a flowchart showing a method for manufacturing a semiconductor device according to one embodiment of the present invention.A-Gは、図1の方法によって製造されたデバイスの概略図である。A-G is a schematic view of a device manufactured by the method of FIG.アスペクト比トラッピングを実行するステップ状の方法を表すタイムラインである。FIG. 6 is a timeline that represents a stepped method of performing aspect ratio trapping. FIG.本発明の一の実施例によるCMOSデバイスにエピタキシャルFIN構造を統合する方法を表すフローチャートである。3 is a flowchart illustrating a method for integrating an epitaxial FIN structure into a CMOS device according to one embodiment of the present invention.A-Fは、CMOSデバイスにエピタキシャルFIN構造を統合する図4の方法の概略図である。A-F is a schematic diagram of the method of FIG. 4 for integrating an epitaxial FIN structure into a CMOS device.A-Cは、CMOSデバイスにエピタキシャルFIN構造を統合する図4の方法における任意の追加工程の概略図である。A-C is a schematic diagram of any additional steps in the method of FIG. 4 for integrating an epitaxial FIN structure into a CMOS device.

本明細書の一部を構成する添付図面は、本発明の実施例を表し、かつ、上述の本発明の一般的な説明及び以降の詳細な説明と共に、本発明を説明する役割を果たす。 The accompanying drawings, which form a part of this specification, illustrate embodiments of the invention and, together with the general description of the invention described above and the following detailed description, serve to explain the invention.

ここで図面−特に図1−を参照すると、半導体11（図2A）を製造するため、誘電層上でのアスペクト比トラッピング(“ART”)を用いた材料のヘテロエピタキシャル成長の一方法を表すフローチャート10が示されている。図2A-図2Gは、図1に供される方法を概略的に表している。 Referring now to the drawings—particularly FIG. 1—aflowchart 10 illustrating one method of heteroepitaxial growth of materials using aspect ratio trapping (“ART”) on a dielectric layer to produce a semiconductor 11 (FIG. 2A). It is shown. 2A-2G schematically represent the method provided in FIG.

工程12では、図2Aを参照すると、上に誘電層16を有する基板14が供される。その結果ハードマスク18が誘電層16上に堆積される。基板14はたとえば、誘電層16を構成する二酸化シリコン(SiO₂)を有する従来のシリコン系材料であって良い。ハードマスク18は単層であって良いし又は多層であっても良い。少なくとも1層はシリコンを含み、少なくとも1層はシリコンと酸素を含み、又は、少なくとも1層は金属を含む。たとえば金属含有ハードマスク層18は、チタン(Ti)、チタン窒化物(TiN_y)、タンタル(Ta)、タンタル窒化物(TaN_y)、アルミニウム(Al)、又はアルミニウム-銅合金(Al-Cu)、誘電材料−たとえばシリコンカーバイド(SiC_y)、シリコン酸化物(SiO_y)、シリコン窒化物(SiN_y)、又はシリコン酸窒化物(SiO_xN_y)−、又はアモルファスカーボン(a-C)を含んで良い。少なくとも1つのハードマスク層18は、気相成長方法−たとえば化学気相成長(“CVD”)法又はプラズマCVD(“PECVD”)法−を用いて生成されて良い。Instep 12, referring to FIG. 2A, asubstrate 14 having adielectric layer 16 thereon is provided. As a result, ahard mask 18 is deposited on thedielectric layer 16. Thesubstrate 14 may be, for example, a conventional silicon-based material having silicon dioxide (SiO₂ ) constituting thedielectric layer 16. Thehard mask 18 may be a single layer or multiple layers. At least one layer includes silicon, at least one layer includes silicon and oxygen, or at least one layer includes a metal. For example, the metal-containinghard mask layer 18 includes titanium (Ti), titanium nitride (TiN_y ), tantalum (Ta), tantalum nitride (TaN_y ), aluminum (Al), or aluminum-copper alloy (Al-Cu). A dielectric material, such as silicon carbide (SiC_y ), silicon oxide (SiO_y ), silicon nitride (SiN_y ), or silicon oxynitride (SiO_x N_y ) −, or amorphous carbon (aC) good. The at least onehard mask layer 18 may be generated using a vapor deposition method, such as a chemical vapor deposition (“CVD”) method or a plasma CVD (“PECVD”) method.

図示されていないものの、ハードマスク層18は、たとえば光の波長によってパターニングされ、かつ処理されうるフォトレジスト層をさらに有して良い。フォトレジストパターンは、エッチングプロセス−たとえば乾式プラズマエッチングプロセス又は乾式非プラズマエッチングプロセス−を介してハードマスク層18へ転写されて良い。乾式プラズマエッチングプロセスを利用するとき、プラズマエッチング気体組成物はハロゲン含有化学物質を含んで良い。たとえばプラズマエッチング気体組成物は、Cl₂、BCl₃、Br₂、HBr、SF₆、若しくはNF₃、又は上記2つ以上の混合物を含んで良い。それに加えてたとえばプラズマエッチング気体組成物は、フルオロカーボン系化学物質−たとえばC₄F₈、C₅F₈、C₃F₆、C₄F₆、CF₄等のうちの少なくとも1つ−又はフルオロハイドロカーボン系化学物質−たとえばCHF₃、CH₂F₂等のうちの少なくとも1つ−を含んで良い。さらに追加の気体は不活性気体−たとえば希ガス−、酸素、水素、窒素、CO₂、CO、又は上記2種類以上の混合物を含んで良い。あるいはその代わりに、乾式プラズマエッチングの専門家には明らかなように、フォトレジスト層に対して少なくとも1層のハードマスク層18を選択的にエッチングする任意のエッチングプロセス用化学物質が用いられて良い。Although not shown, thehard mask layer 18 may further include a photoresist layer that can be patterned and processed, for example, by the wavelength of light. The photoresist pattern may be transferred to thehard mask layer 18 via an etching process, such as a dry plasma etching process or a dry non-plasma etching process. When utilizing a dry plasma etch process, the plasma etch gas composition may include a halogen-containing chemical. For example,plasma etching gas_{_{composition, Cl 2, BCl 3, Br}} 2, HBr, SF 6, or NF_3, or may include the two or more mixtures. In addition, for example, the plasma etching gas composition may include a fluorocarbon-based chemical substance such as at least one of C₄ F₈ , C₅ F₈ , C₃ F₆ , C₄ F₆ , CF_4, etc. Carbon-based chemical substances, such as at least one of CHF₃ , CH₂ F_{2 and the} like, may be included. Additional gas is an inert gas - for example a noble gas - oxygen, hydrogen, nitrogen, CO_2, CO, or may comprise the two kinds or more thereof. Alternatively, any etch process chemistry that selectively etches at least onehardmask layer 18 relative to the photoresist layer may be used, as will be apparent to those skilled in dry plasma etching. .

如何なる場合でも、工程20において、誘電層16内部に1つ以上のトレンチ24（図2C）を生成するためにハードマスク層18内に開口部22を供するように、ハードマスク層18が、図2Bに図示されているように、パターニングされ、エッチングされ、かつ、穴を空けられる。 In any case, instep 20, thehard mask layer 18 is formed in FIG. 2B so as to provide anopening 22 in thehard mask layer 18 to create one or more trenches 24 (FIG. 2C) within thedielectric layer 16. Are patterned, etched, and drilled.

図2Cに図示されているように、工程26では、1つ以上のトレンチ24が、シリコン系基板14に対する誘電層16のレトログレードエッチングによって生成されて良い。レトログレードエッチング−深掘り反応性イオンエッチング(“DRIE”)系プロセスである−の結果、トレンチ24は、シリコン基板14の表面30に対して角度αをなす側壁28を有する。ここでαは約45°〜約90°の範囲であって良い。換言すると、トレンチ24は、シリコン基板14の表面30から、ハードマスク層18で生成される開口部31へ向かって先細って良い。さらに別な表現を用いて説明すると、各トレンチ24の底部（ここではトレンチ24内部で曝露される基板14の表面30）が、開口部31の横方向寸法（たとえば長さ、幅、又は直径）よりも大きい横方向寸法を有する。一例によると、横方向寸法（開口部対底部）の比は2〜3の範囲であって良い。 As shown in FIG. 2C, in step 26, one ormore trenches 24 may be created by retrograde etching of thedielectric layer 16 relative to the silicon-basedsubstrate 14. As a result of retrograde etching—a deep reactive ion etching (“DRIE”)-based process—trench 24 has sidewalls 28 that form an angle α with respect to surface 30 ofsilicon substrate 14. Where α can range from about 45 ° to about 90 °. In other words, thetrench 24 may taper from thesurface 30 of thesilicon substrate 14 toward theopening 31 created by thehard mask layer 18. In further terms, the bottom of each trench 24 (here, thesurface 30 of thesubstrate 14 exposed within the trench 24) is the lateral dimension of the opening 31 (eg, length, width, or diameter). Has a greater lateral dimension. According to one example, the ratio of the lateral dimension (opening to bottom) may be in the range of 2-3.

トレンチ24を生成する代表的なDRIEプロセスは、シリコンに対する非常に速いエッチング速度、高アスペクト比、及び酸化物に対する高い選択性を特徴とするボッシュエッチングプロセスを含んで良い。ボッシュエッチングプロセスは、エッチングと保護のサイクルを交互に繰り返す異方性エッチングを含む。エッチング工程中、原料気体−たとえばSF₆−から生成されるプラズマは、誘電層16の材料をエッチングするのに用いられる。保護工程中、原料気体−たとえばC₄F₈−から生成されるプラズマは、化学的に不活性な層によってトレンチ24の側壁28をコーティングする。保護層は、後続のエッチング工程中に側壁28の横方向へ進行するエッチングを制御することができる。An exemplary DRIE process for producingtrench 24 may include a Bosch etch process characterized by a very fast etch rate for silicon, a high aspect ratio, and a high selectivity for oxide. The Bosch etch process includes anisotropic etching that alternates between an etching and protection cycle. During the etching process, plasma generated from a source gas, such as SF₆ , is used to etch the material of thedielectric layer 16. During the protection process, plasma generated from a source gas—for example C₄ F₈ — coats thesidewalls 28 of thetrench 24 with a chemically inert layer. The protective layer can control etching that proceeds laterally of thesidewall 28 during subsequent etching steps.

あるいはその代わりに、トレンチ24を生成する他のDRIEプロセスは、側壁28をエッチングするSF₆プラズマと側壁28を保護するハライド系化学物質(HBr/Cl₂/O₂,HBr/O₂又はCl₂/O₂,)を同時に用いる。Alternatively, other DRIE processes that producetrenches 24 include SF₆ plasma that etchessidewalls 28 and halide-based chemicals that protect sidewalls 28 (HBr / Cl₂ / O₂ , HBr / O₂ or Cl₂ / O₂ )) is used at the same time.

一旦トレンチの生成が完了すると、ハードマスク層18は工程32において除去され、かつ、工程34において、トレンチ24は、ARTを用いた材料のヘテロエピタキシャル成長によって充填される。材料は、高電子移動度を有する化合物を含み、かつ、記載されている本発明の実施例によると、ゲルマニウム、III-V族化合物、又はそれら2つ以上の混合物を含んで良い。III-V族化合物は、周期表のIII族とV族からの元素を含む（たとえばガリウムヒ素(GaAs)、インジウム燐(InP)、インジウム燐ヒ素(InPAs)、及び他当業者に知られているもの等）。 Once trench formation is complete, thehard mask layer 18 is removed instep 32, and instep 34, thetrench 24 is filled by heteroepitaxial growth of the material using ART. The material includes a compound having a high electron mobility, and may include germanium, a III-V compound, or a mixture of two or more thereof, according to the embodiments of the invention described. III-V compounds include elements from groups III and V of the periodic table (eg, gallium arsenide (GaAs), indium phosphide (InP), indium phosphide (InPAs), and others known to those skilled in the art. Things).

一の典型的なARTプロセスによると、図2Cと図3のタイムライン36に図示されているように、基板14は、トレンチ24の側壁28上の酸化膜を除去する還元環境中で予熱されて良い（工程A）。基板14の温度は低下し（工程B）、それにより第1緩衝層（たとえばGaAs）がトレンチ24内部に堆積されうる。誘電層16とその続いて成長した結晶50との間での格子不整合を解決することの可能な緩衝層が図2Dに図示されている。基板温度は、堆積された緩衝層からの結晶成長のために昇温されて良い。再度基板14の温度は低下する（工程D）。その結果第2緩衝層（たとえば同じGaAsでも良いし又は異なるInPであっても良い）がトレンチ24内部に堆積される。温度は昇温して、さらなる結晶成長を助ける。低温での緩衝層堆積と高温での結晶成長との二段階処理は、図2Dに図示されているように第1過成長38が各トレンチ24上方に生成されるまで、何回でも繰り返される。 According to one exemplary ART process, thesubstrate 14 is preheated in a reducing environment that removes oxide on thesidewalls 28 of thetrench 24, as illustrated in the timeline 36 of FIGS. 2C and 3. Good (Process A). The temperature of thesubstrate 14 decreases (Step B), so that a first buffer layer (eg, GaAs) can be deposited inside thetrench 24. A buffer layer capable of resolving lattice mismatch between thedielectric layer 16 and the subsequently growncrystal 50 is illustrated in FIG. 2D. The substrate temperature may be raised for crystal growth from the deposited buffer layer. Again, the temperature of thesubstrate 14 decreases (step D). As a result, a second buffer layer (eg, the same GaAs or different InP) is deposited inside thetrench 24. The temperature is raised to help further crystal growth. The two-step process of buffer layer deposition at low temperature and crystal growth at high temperature is repeated any number of times until a first overgrowth 38 is created above eachtrench 24 as illustrated in FIG. 2D.

ここで図1、図2D、及び図2Eを参照すると、化学機械研磨(“CMP”)方法が、第1過成長38を除去するように実行されて良い（工程40）。本発明の一の実施例によると、KOH、コロイド状シリカ、及びNaOCl、NH₄OH、又はH₂O₂のうちの1つ以上を含む研磨スラリーが、表面の汚染を導入することなく、第1過成長38を構成する余剰材料を除去するために研磨パッドと併用される。他のCMP方法が用いられて良く、かつ、本発明は本明細書で供された特定の例に限定されないことに留意して欲しい。Referring now to FIGS. 1, 2D, and 2E, a chemical mechanical polishing (“CMP”) method may be performed to remove the first overgrowth 38 (step 40). According to one embodiment of the present invention, a polishing slurry comprising KOH, colloidal silica, and one or more of NaOCl, NH₄ OH, or H₂ O₂ may be used without introducing surface contamination. 1 Used in combination with a polishing pad to remove excess material constituting overgrowth 38. Note that other CMP methods may be used and the invention is not limited to the specific examples provided herein.

ここで図1、図2F、及び図2Gを参照する。工程42によると、ARTを用いたヘテロエピタキシャル成長が、各トレンチ24の上方に第2過成長44を生成するように繰り返されて良い。第2過成長44も、工程46において第2CMPプロセスによって除去されることで、たとえばCMOSデバイスのさらなる製造に用いられるのに適した平坦なプラトー48が生成される。 Reference is now made to FIGS. 1, 2F, and 2G. According to step 42, heteroepitaxial growth using ART may be repeated to produce second overgrowth 44 above eachtrench 24. The second overgrowth 44 is also removed by the second CMP process instep 46 to produce aflat plateau 48 suitable for use in, for example, further fabrication of CMOS devices.

本発明の一の実施例による図1のプロセスは、従来方法と比較して、CMOSデバイスの製造中に生成される転位を数を減少させる。その点では、プロセスは、ある面積内での許される転位の数（転位密度）を抑制するように最適化されて良い。その点では、たとえ具体的に例示されていないとしても、所定の転位密度が選択される。前記所定の転位密度は、たとえば所望の電子移動度又は許容レベルの汚染に部分的に基づいて良い。一の典型的な方法では、所定の転位密度は、1cm³あたりe¹⁰の転位〜1cm³あたりe²²の転位の範囲であって良い。The process of FIG. 1 according to one embodiment of the present invention reduces the number of dislocations generated during the fabrication of CMOS devices compared to conventional methods. In that regard, the process may be optimized to reduce the number of dislocations allowed (dislocation density) within an area. In that respect, a predetermined dislocation density is selected even if not specifically exemplified. The predetermined dislocation density may be based in part on, for example, a desired electron mobility or acceptable level of contamination. In one exemplary method, the predetermined dislocation density may range from dislocation of thedislocation 1 cm³ per e²² of 1 cm³ per e^10.

使用時及び工程46後に、図2Gの半導体11が除去され、かつ、各トレンチ24内部の材料の転位密度が、たとえば透過型電子顕微鏡、電界イオンで顕微鏡等によって測定されて良い。測定された転位密度が所定の転位密度の選択された範囲内である場合、半導体11はさらに処理されて良い。あるいはその代わりに、転位密度が所定の転位密度を超える場合、上述のプロセスの工程うちの1つ以上が変更されて良い。そのような工程は、ART中にトレンチ24のアスペクト比又はレトログレード角を変更する工程、材料50を変更する工程、又は1層以上の緩衝層を追加する工程を含む。変更されたプロセスは新たな半導体で実行されて良い。その後その新たな半導体は同様の方法で評価される。 During use and afterstep 46, the semiconductor 11 of FIG. 2G may be removed, and the dislocation density of the material inside eachtrench 24 may be measured by, for example, a transmission electron microscope, a microscope with field ions, or the like. If the measured dislocation density is within a selected range of the predetermined dislocation density, the semiconductor 11 may be further processed. Alternatively, if the dislocation density exceeds a predetermined dislocation density, one or more of the process steps described above may be changed. Such steps include changing the aspect ratio or retrograde angle of thetrench 24 during ART, changing thematerial 50, or adding one or more buffer layers. The modified process may be performed on a new semiconductor. The new semiconductor is then evaluated in a similar manner.

ここで図4を参照すると、CMOS集積のためのFIN置き換え方法に関するフローチャート60が、本発明の一の実施例に従って記載されている。その点では、さらに図5Aを参照すると、工程68において、所望の寸法のFIN構造64を有する基板62が供され、かつ、誘電層66が基板62上に堆積される。工程70では、図5Bに図示されているように、誘電層66が、FIN構造64上に開口上部69を生成するように、化学機械平坦化−たとえば図2Eで説明したプロセスのような処理−によって処理される。 Referring now to FIG. 4, aflowchart 60 for a FIN replacement method for CMOS integration is described in accordance with one embodiment of the present invention. In that regard, with further reference to FIG. 5A, in step 68, asubstrate 62 having aFIN structure 64 of the desired dimensions is provided and a dielectric layer 66 is deposited on thesubstrate 62. Instep 70, as illustrated in FIG. 5B, chemical mechanical planarization—such as the process described in FIG. 2E—so that the dielectric layer 66 creates an open top 69 on theFIN structure 64— Processed by.

工程72では、マスク74が、置き換え用に選ばれなかったそれらのFIN構造−以降非選択FIN構造64bと呼ぶ−に適用されうる一方で、選択されたFIN構造６4aは、図5Cに図示されているようにマスクされないままである。従って選択されたFIN構造64aは、非選択FIN構造64bを処理することなくさらに処理されて良い。具体的には、選択されたFIN構造64a内のシリコンは、たとえば選択されたFIN構造64aからシリコンを選択的にエッチングするエッチングプロセス（工程76）によって、図4において、図5Dに図示されているように除去される。続いて工程82では、ARTを用いた第1材料78のヘテロエピタキシャル成長が、図1の工程34を参照しながら説明した方法で処理されて良い。材料は、ゲルマニウム、III-V族化合物、又はそれら2つ以上の混合物のうちの少なくとも1つを含んで良い。過成長80が、図5Eに図示されているように選択されたFIN構造64aの各々の上方に生成されるまで、工程82におけるARTプロセスは続く。過成長80は続いて、図5Fに図示されているように、化学機械平坦化によって工程82において除去される。工程82の化学機械平坦化はまた、非選択FIN構造64bからマスク74をも除去して良い。 In step 72,mask 74 may be applied to those FIN structures that were not selected for replacement—hereinafter referred to asnon-selected FIN structures 64b—while the selectedFIN structure 64a is illustrated in FIG. 5C. It remains unmasked. Accordingly, the selectedFIN structure 64a may be further processed without processing thenon-selected FIN structure 64b. Specifically, the silicon in the selectedFIN structure 64a is illustrated in FIG. 5D in FIG. 4 by, for example, an etching process (step 76) that selectively etches silicon from the selectedFIN structure 64a. To be removed. Subsequently, instep 82, heteroepitaxial growth of thefirst material 78 using ART may be processed as described with reference to step 34 of FIG. The material may include at least one of germanium, a III-V compound, or a mixture of two or more thereof. The ART process atstep 82 continues until anovergrowth 80 is created above each of the selectedFIN structures 64a as illustrated in FIG. 5E.Overgrowth 80 is subsequently removed instep 82 by chemical mechanical planarization, as illustrated in FIG. 5F. The chemical mechanical planarization ofstep 82 may also remove themask 74 from thenon-selected FIN structure 64b.

図示されていないとはいえ、図1の工程42と46で詳細に説明したように、第2過成長が選択されたFIN構造64a上に生成され、その後除去されて良いことに留意して欲しい。 Note that although not shown, a second overgrowth may be generated on the selectedFIN structure 64a and subsequently removed, as described in detail insteps 42 and 46 of FIG. .

必要であれば、図5Fの基板62は、さらなるCMOS製造において用いられて良いし、又は、以降で詳述するように、本明細書で述べたさらなるプロセスを受け手も良い。より具体的には、図4と図6Aを参照すると、非選択FIN構造のシリコンは、工程84において除去され、かつ、続いて工程88においてARTプロセスを用いたヘテロエピタキシャル成長によって、図6Bに図示されているように、第2材料86に置き換えられる。必要ないとはいえ、第2材料86は高電子移動度の第1材料78とは一般的には異なるだけではなく、ゲルマニウム、III-V族化合物、又はそれら2つ以上の混合物のうちの少なくとも1つをも含む。図6Bに図示されているように、過成長90が非選択FIN構造64bの各々の上方に生成されるまで結晶成長は続く。過成長90はその後、図6Cに図示されているように化学機械平坦化によって除去される。 If necessary, thesubstrate 62 of FIG. 5F may be used in further CMOS fabrication, or may be subjected to further processes described herein, as detailed below. More specifically, referring to FIGS. 4 and 6A, unselected FIN structure silicon is removed instep 84 and subsequently illustrated in FIG. 6B by heteroepitaxial growth using the ART process in step 88. As shown, thesecond material 86 is replaced. Although not necessary, thesecond material 86 is not only generally different from the high electron mobilityfirst material 78, but at least of germanium, III-V compounds, or a mixture of two or more thereof. Including one. As illustrated in FIG. 6B, crystal growth continues until anovergrowth 90 is created above each of theunselected FIN structures 64b.Overgrowth 90 is then removed by chemical mechanical planarization as illustrated in FIG. 6C.

ここでも必要な場合には、第2過成長が、非選択FIN構造64b上に生成され、かつ、その後非選択FIN構造64bから除去されて良い。それに加えてFIN構造のマスク処理は、複数のFIN構造を、複数のFIN構造からなる2つの群又は2つの部分に限定する必要はない。その代わりに、第1マスクは、FIN構造の第1部分集合の材料を置き換えるのに用いられて良い。第1マスクの除去後、FIN構造の第2部分集合の材料を置き換えるように、第2マスクが用いられて良い。よってプロセスにおいて用いられるマスクの数は、特定のCMOSデバイスにおいて必要とされるFIN構造の部分集合の数に関連する。さらに本明細書では示されていないが、基板の反対面が、上述のように、又は、集積回路の製造と調和する他の工程に従って処理されて良い。 Again, if necessary, the second overgrowth may be generated on theunselected FIN structure 64b and then removed from theunselected FIN structure 64b. In addition, the FIN structure masking need not limit the plurality of FIN structures to two groups or two portions of a plurality of FIN structures. Alternatively, the first mask can be used to replace the material of the first subset of the FIN structure. A second mask may be used to replace the material of the second subset of the FIN structure after removal of the first mask. Thus, the number of masks used in the process is related to the number of subsets of FIN structures required in a particular CMOS device. Further, although not shown herein, the opposite surface of the substrate may be processed as described above or according to other processes consistent with integrated circuit fabrication.

必要であれば、置き換えられたFIN構造は、転位の数を測定し、かつ、その転位の数と所定の数とを比較することによって、上述の方法に従って評価されて良い。 If necessary, the replaced FIN structure may be evaluated according to the method described above by measuring the number of dislocations and comparing the number of dislocations with a predetermined number.

本明細書で詳述しているように、半導体デバイスの製造方法は、誘電層内部でのトレンチのレトログレードエッチング、ARTを用いた材料のヘテロエピタキシャル成長、及び、結果として得られた過成長の平坦化を含む。トレンチのレトログレードエッチングは、トレンチ内部での材料の転位密度をさらに減少させ、かつ、後続の処理のために前記トレンチの構造耐久性を増大させる。 As detailed herein, semiconductor device fabrication methods include retrograde etching of trenches within dielectric layers, heteroepitaxial growth of materials using ART, and resulting overgrowth planarization. Including Retrograde etching of the trench further reduces the dislocation density of the material inside the trench and increases the structural durability of the trench for subsequent processing.