JP2014241424A - Semiconductor device - Google Patents
Semiconductor deviceDownload PDFInfo
- Publication number
- JP2014241424A JP2014241424AJP2014150498AJP2014150498AJP2014241424AJP 2014241424 AJP2014241424 AJP 2014241424AJP 2014150498 AJP2014150498 AJP 2014150498AJP 2014150498 AJP2014150498 AJP 2014150498AJP 2014241424 AJP2014241424 AJP 2014241424A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- thin film
- wiring
- film transistor
- oxide semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Electroluminescent Light Sources (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
- Shift Register Type Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
Description
Translated fromJapanese本発明は、酸化物半導体を用いる表示装置及びその製造方法に関する。The present invention relates to a display device using an oxide semiconductor and a manufacturing method thereof.
液晶表示装置に代表されるように、ガラス基板等の平板に形成される薄膜トランジスタは
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、結晶シリコンを用いた薄膜トランジスタは電界効果移動度が高
いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必ず
しも適応しないといった特性を有している。As represented by a liquid crystal display device, a thin film transistor formed on a flat plate such as a glass substrate is made of amorphous silicon or polycrystalline silicon. A thin film transistor using amorphous silicon can cope with an increase in the area of a glass substrate although the field effect mobility is low. On the other hand, a thin film transistor using crystalline silicon has a high field effect mobility, but crystal such as laser annealing. Therefore, it has a characteristic that it is not necessarily adapted to increase the area of the glass substrate.
これに対し、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイ
スに応用する技術が注目されている。例えば、酸化物半導体層として酸化亜鉛、Ｉｎ−Ｇ
ａ−Ｚｎ−Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、表示装置のスイッチン
グ素子などに用いる技術が特許文献１、特許文献２、及び非特許文献１で開示されている
。In contrast, a technique in which a thin film transistor is manufactured using an oxide semiconductor and applied to an electronic device or an optical device has attracted attention. For example, zinc oxide, In-G as the oxide semiconductor layer
しかしながら、酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層のパ
ッシベーション層として、シラン、二酸化窒素、アンモニア、窒素等のいずれかを原料ガ
スとしたプラズマＣＶＤ法を用いて形成した窒化珪素層、または酸化珪素層を用いると、
薄膜トランジスタの電気特性の信頼性が低減するという問題がある。However, in a thin film transistor using an oxide semiconductor layer, as a passivation layer of the oxide semiconductor layer, a silicon nitride layer formed using a plasma CVD method using any one of silane, nitrogen dioxide, ammonia, nitrogen, or the like as a source gas, Or when using a silicon oxide layer,
There is a problem that reliability of electric characteristics of the thin film transistor is reduced.
そこで、薄膜トランジスタの電気特性の信頼性を高めることが可能な薄膜トランジスタ及
びその作製方法を提供することを課題の一つとする。また、画質を向上させることが可能
な表示装置及びその作製方法を提供することを課題の一つとする。Thus, it is an object to provide a thin film transistor that can improve the reliability of electric characteristics of the thin film transistor and a manufacturing method thereof. Another object is to provide a display device capable of improving image quality and a manufacturing method thereof.
ゲート電極と、ゲート電極に重畳する酸化物半導体層と、酸化物半導体層に接する有機樹
脂層と、酸化物半導体層及び有機樹脂層の間に設けられる配線とを有する薄膜トランジス
タである。The thin film transistor includes a gate electrode, an oxide semiconductor layer overlapping with the gate electrode, an organic resin layer in contact with the oxide semiconductor layer, and a wiring provided between the oxide semiconductor layer and the organic resin layer.
また、ゲート電極と、ゲート電極上に形成されるゲート絶縁層と、ゲート電極に重畳し、
且つゲート絶縁層上に形成される酸化物半導体層と、ゲート絶縁層及び酸化物半導体層上
に形成される配線と、酸化物半導体層及び配線に接する有機樹脂層とを有する薄膜トラン
ジスタである。A gate electrode, a gate insulating layer formed on the gate electrode, and the gate electrode,
In addition, the thin film transistor includes an oxide semiconductor layer formed over the gate insulating layer, a wiring formed over the gate insulating layer and the oxide semiconductor layer, and an organic resin layer in contact with the oxide semiconductor layer and the wiring.
また、上記薄膜トランジスタを駆動回路及び画素部に有する表示装置である。In addition, the display device includes the thin film transistor in a driver circuit and a pixel portion.
なお、酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜であり、
Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びコバル
ト（Ｃｏ）から選ばれた一の金属元素または複数の金属元素を示す。例えばＭとして、Ｇ
ａの場合があることの他、ＧａとＮｉまたはＧａとＦｅなど、Ｇａ以外の上記金属元素が
含まれる場合がある。また、上記酸化物半導体層において、Ｍとして含まれる金属元素の
他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、または該遷移金属の酸化物が
含まれているものがある。ここでは、当該薄膜のうちＭ＝ガリウム（Ｇａ）のものをＩｎ
−Ｇａ−Ｚｎ−Ｏ系非単結晶層とも呼ぶ。Note that the oxide semiconductor layer is a thin film represented by InMO3 (ZnO)m (m> 0),
M represents one metal element or a plurality of metal elements selected from gallium (Ga), iron (Fe), nickel (Ni), manganese (Mn), and cobalt (Co). For example, as M, G
In addition to the case of “a”, the metal element other than Ga, such as Ga and Ni or Ga and Fe, may be contained. In addition to the metal element included as M, the oxide semiconductor layer may include Fe, Ni, other transition metal elements, or an oxide of the transition metal as an impurity element. Here, M = gallium (Ga) of the thin film is In.
Also referred to as a —Ga—Zn—O-based non-single-crystal layer.
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の結晶構造は、スパッタリング法で形成した後、２０
０℃〜５００℃、代表的には３００〜４００℃で１０分〜１００分の加熱を行っても、ア
モルファス構造がＸＲＤ（Ｘ線回析）測定で観察される。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系
非単結晶層用いることで、ゲート電圧±２０Ｖにおいて、オン・オフ比が１０９以上、移
動度が１０ｃｍ２／Ｖｓ以上の電気特性を有する薄膜トランジスタを作製することができ
る。The crystal structure of the In—Ga—Zn—O-based non-single-crystal layer is 20
Even if heating is performed at 0 to 500 ° C., typically 300 to 400 ° C. for 10 to 100 minutes, an amorphous structure is observed by XRD (X-ray diffraction) measurement. Further, by using an In—Ga—Zn—O-based non-single-crystal layer, a thin film transistor having an electrical property with an on / off ratio of 109 or more and a mobility of 10 cm2 / Vs or more at a gate voltage of ± 20 V is manufactured. be able to.
このような電気特性を有する薄膜トランジスタを駆動回路に用いることは有用である。例
えば、ゲート線駆動回路は、ゲート信号を順次転送するシフトレジスタ回路と、バッファ
回路などで構成され、ソース線駆動回路は、ゲート信号を順次転送するシフトレジスタと
、バッファ回路と、画素への映像信号の転送のオン・オフを切り替えるアナログスイッチ
などにより構成される。アモルファスシリコンを用いた薄膜トランジスタに比べ高い移動
度を有する酸化物半導体層を用いた薄膜トランジスタは、シフトレジスタ回路を高速駆動
させることができる。It is useful to use a thin film transistor having such electrical characteristics for a driver circuit. For example, the gate line driver circuit includes a shift register circuit that sequentially transfers gate signals and a buffer circuit, and the source line driver circuit includes a shift register that sequentially transfers gate signals, a buffer circuit, and an image to a pixel. It consists of an analog switch that switches on / off of signal transfer. A thin film transistor using an oxide semiconductor layer having higher mobility than a thin film transistor using amorphous silicon can drive a shift register circuit at high speed.
また、画素部を駆動する駆動回路の少なくとも一部の回路を酸化物半導体を用いた薄膜ト
ランジスタで構成する場合、全てｎチャネル型ＴＦＴで形成され、図１（Ｂ）に示した回
路を基本単位として形成する。また、駆動回路において、ゲート電極とソース配線、或い
はドレイン配線を直接接続させることにより、良好なコンタクトを得ることができ、接触
抵抗を低減することができる。駆動回路において、ゲート電極とソース配線、或いはドレ
イン配線を他の導電層、例えば透明導電層を介して接続する場合、コンタクトホールの数
の増加、コンタクトホールの数の増加による占有面積の増大、または接触抵抗及び配線抵
抗の増大、さらには工程の複雑化を招く恐れがある。In the case where at least part of a driver circuit for driving the pixel portion is formed using a thin film transistor including an oxide semiconductor, the driver circuit is formed using n-channel TFTs, and the circuit illustrated in FIG. 1B is used as a basic unit. Form. In the driver circuit, a good contact can be obtained and contact resistance can be reduced by directly connecting the gate electrode and the source wiring or the drain wiring. In the driving circuit, when the gate electrode and the source wiring or the drain wiring are connected through another conductive layer, for example, a transparent conductive layer, the number of contact holes increases, the occupied area increases due to the increase in the number of contact holes, or There is a possibility that the contact resistance and the wiring resistance increase, and further the process becomes complicated.
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路
は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。In addition, since the thin film transistor is easily broken by static electricity or the like, it is preferable to provide a protective circuit for protecting the driver circuit over the same substrate for the gate line or the source line. The protection circuit is preferably formed using a non-linear element using an oxide semiconductor.
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。The ordinal numbers attached as the first and second are used for convenience and do not indicate the order of steps or the order of lamination. In addition, a specific name is not shown as a matter for specifying the invention in this specification.
また、駆動回路を有する表示装置としては、液晶表示装置の他に、発光素子を用いた発光
表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置がある。In addition to a liquid crystal display device, a display device including a driver circuit includes a light-emitting display device using a light-emitting element and a display device also called electronic paper using an electrophoretic display element.
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部においてもある薄膜トランジスタのゲート電極と他の薄膜トランジスタのソース配線
、或いはドレイン配線を直接接続させる箇所を有している。また、発光素子を用いた発光
表示装置の駆動回路においては、薄膜トランジスタのゲート電極とその薄膜トランジスタ
のソース配線、或いはドレイン配線を直接接続させる箇所を有している。A light-emitting display device using a light-emitting element includes a plurality of thin film transistors in a pixel portion, and a portion in which a gate electrode of a thin film transistor in the pixel portion is directly connected to a source wiring or a drain wiring of another thin film transistor. Yes. In addition, a driver circuit of a light-emitting display device using a light-emitting element has a portion where a gate electrode of a thin film transistor and a source wiring or a drain wiring of the thin film transistor are directly connected.
酸化物半導体を用いた薄膜トランジスタにおいて、酸化物半導体に接する有機絶縁層を形
成することにより、電気特性の信頼性の高い薄膜トランジスタを作製することができる。
また、画質が向上した表示装置を作製することができる。In a thin film transistor using an oxide semiconductor, a thin film transistor with high electrical characteristics can be manufactured by forming an organic insulating layer in contact with the oxide semiconductor.
In addition, a display device with improved image quality can be manufactured.
以下、実施の形態について、図面を用いて詳細に説明する。但し、開示される発明は以下
の説明に限定されず、開示される発明の趣旨及びその範囲から逸脱することなくその形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、開示され
る発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以
下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符
号を異なる図面間で共通して用い、その繰り返しの説明は省略する。Hereinafter, embodiments will be described in detail with reference to the drawings. However, the disclosed invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the disclosed invention. The Therefore, the disclosed invention is not construed as being limited to the description of the embodiments below. Note that in structures of the invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.
（実施の形態１）
ここでは、２つのｎチャネル型の薄膜トランジスタを用いてインバータ回路を構成する例
を基に、以下に説明する。(Embodiment 1)
Here, a description will be given below based on an example in which an inverter circuit is configured using two n-channel thin film transistors.
駆動回路のインバータ回路の断面構造を図１（Ａ）に示す。なお、図１に示す第１薄膜ト
ランジスタ４３０、第２薄膜トランジスタ４３１は、逆スタガ型薄膜トランジスタであり
、酸化物半導体層上にソース領域またはドレイン領域を介して配線が設けられている薄膜
トランジスタの例である。A cross-sectional structure of the inverter circuit of the driver circuit is illustrated in FIG. Note that each of the first
図１（Ａ）において、基板４００上に第１ゲート電極４０１及び第２ゲート電極４０２が
形成される。第１ゲート電極４０１及び第２ゲート電極４０２上には、ゲート絶縁層４０
３が形成される。また、第１ゲート電極４０１と重なる位置に、ゲート絶縁層４０３に接
する第１酸化物半導体層４０５が形成され、第２ゲート電極４０２と重なる位置に、ゲー
ト絶縁層４０３に接する第２酸化物半導体層４０７とが形成される。第１酸化物半導体層
４０５上には第１配線４０９、及び第２配線４１０が形成される。また、第１酸化物半導
体層４０５と、第１配線４０９、第２配線４１０の間に、ソース領域またはドレイン領域
として機能するｎ＋層４０６ａ、４０６ｂが形成される。また、第２酸化物半導体層４０
７と、第２配線４１０、第３配線４１１の間に、ソース領域またはドレイン領域として機
能するｎ＋層４０８ａ、４０８ｂが形成される。また、第２配線４１０は、ゲート絶縁層
４０３に形成されたコンタクトホール４０４を介して、第２ゲート電極４０２と直接接続
する。また、第２酸化物半導体層４０７上には、第２配線４１０及び第３配線４１１が形
成される。また、第１酸化物半導体層４０５及び第２酸化物半導体層４０７に接する有機
絶縁層４５２が形成される。第１酸化物半導体層４０５及び第２酸化物半導体層４０７、
第１配線４０９〜第３配線４１１、及びゲート絶縁層４０３上に、組成物を塗布し、焼成
することで、第１酸化物半導体層４０５及び第２酸化物半導体層４０７に接する有機絶縁
層４５２を形成することができるため、電気特性の信頼性の高い薄膜トランジスタを作製
することができる。In FIG. 1A, a
3 is formed. In addition, a first
7, n+ layers 408 a and 408 b functioning as a source region or a drain region are formed between the
An organic insulating
基板４００としては、透光性を有する基板を用いることが好ましく、透光性を有する基板
としては、コーニング社の７０５９ガラスや１７３７ガラスなどに代表されるバリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。As the
第１ゲート電極４０１及び第２ゲート電極４０２の材料は、アルミニウム、銅、モリブデ
ン、タングステンから選ばれた元素、またはから選ばれた元素、または上述した元素と、
チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウム等とを
有する合金、または上述した元素の窒化物を用いた単層または積層構造で形成する。The material of the
It is formed with a single layer or a stacked structure using an alloy containing titanium, tantalum, tungsten, molybdenum, chromium, neodymium, scandium, or the like, or a nitride of the above element.
例えば、第１ゲート電極４０１及び第２ゲート電極４０２の２層の積層構造としては、ア
ルミニウム層上にモリブデン層が積層された構造、または銅層上にモリブデン層を積層し
た構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した積層構造、窒化
チタン層とモリブデン層とを積層した構造とすることが好ましい。３層の積層構造として
は、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金または
アルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層した構造とするこ
とが好ましい。For example, the two-layer structure of the
ゲート絶縁層４０３としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層ま
たは窒化酸化シリコン層を単層で、または積層して形成することができる。ゲート絶縁層
４０３を積層構造とする場合は、基板４００上に窒化シリコン層または窒化酸化シリコン
層を形成し、その上に酸化シリコン層または酸化窒化シリコン層を形成する構造とするこ
とができる。The
また、第１ゲート電極４０１及び第２ゲート電極４０２を覆うゲート絶縁層４０３上には
、第１酸化物半導体層４０５と、第２酸化物半導体層４０７とを設ける。A first
第１酸化物半導体層４０５、第２酸化物半導体層４０７は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ
＞０）で表記される層を形成する。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選
ばれた一の金属元素又は複数の金属元素を示す。例えばＭとして、Ｇａの場合があること
の他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。
また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素として
Ｆｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。
本明細書においてはこの薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。また、第１
酸化物半導体層４０５、第２酸化物半導体層４０７の可動イオン、代表的にはナトリウム
の濃度は、５×１０１８／ｃｍ３以下、更には１×１０１８／ｃｍ３以下であると、薄膜
トランジスタの電気特性が変化することを抑制することができるため好ましい。The first
> 0) is formed. Note that M represents one metal element or a plurality of metal elements selected from Ga, Fe, Ni, Mn, and Co. For example, M may be Ga, and may contain the above metal elements other than Ga, such as Ga and Ni or Ga and Fe.
In addition to the metal element contained as M, some of the above oxide semiconductors contain Fe, Ni, other transition metal elements, or oxides of the transition metal as impurity elements.
In this specification, this thin film is also referred to as an In—Ga—Zn—O-based non-single-crystal film. The first
The concentration of mobile ions in the
本実施の形態では、ソース領域またはドレイン領域として機能するｎ＋層４０６ａ、４０
６ｂ、４０８ａ、４０８ｂは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層であり、第１酸化物半
導体層４０５、第２酸化物半導体層４０７の形成条件とは異なる形成条件で形成される、
より低抵抗な酸化物半導体層である。例えば、ｎ＋層４０６ａ、４０６ｂ、４０８ａ、４
０８ｂは、ｎ型の導電型を有し、活性化エネルギー（ΔＥ）が０．０１ｅＶ以上０．１ｅ
Ｖ以下である。なお、本実施の形態では、ｎ＋層４０６ａ、４０６ｂ、４０８ａ、４０８
ｂは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層であり、少なくともアモルファス成分を含んで
いるものとする。ｎ＋層４０６ａ、４０６ｂ、４０８ａ、４０８ｂは非晶質構造の中に結
晶粒（ナノクリスタル）を含む場合がある。このｎ＋層４０６ａ、４０６ｂ、４０８ａ、
４０８ｂ中の結晶粒（ナノクリスタル）は直径１ｎｍ〜１０ｎｍ、代表的には２ｎｍ〜４
ｎｍ程度である。In this embodiment, n+ layers 406a and 40 function as source regions or drain regions.
6b, 408a, and 408b are In—Ga—Zn—O-based non-single-crystal layers, which are formed under formation conditions different from the formation conditions of the first
It is a lower resistance oxide semiconductor layer. For example, n+ layers 406a, 406b, 408a, 4
08b has n-type conductivity, and its activation energy (ΔE) is 0.01 eV or more and 0.1 e.
V or less. Note that in this embodiment mode, the n+ layers 406a, 406b, 408a, 408
b is an In—Ga—Zn—O-based non-single-crystal layer, and includes at least an amorphous component. The n+ layers 406a, 406b, 408a, and 408b may include crystal grains (nanocrystals) in an amorphous structure. This n+ layer 406a, 406b, 408a,
The crystal grains (nanocrystals) in 408b have a diameter of 1 nm to 10 nm, typically 2 nm to 4 nm.
It is about nm.
ｎ＋層４０６ａ、４０６ｂ、４０８ａ、４０８ｂを設けることにより、金属層である第１
配線４０９、第２配線４１０、第３配線４１１と、第１酸化物半導体層４０５、第２酸化
物半導体層４０７との間を良好な接合としてショットキー接合に比べて熱的にも安定動作
を有せしめる。また、チャネルのキャリアを供給する（ソース側）、またはチャネルのキ
ャリアを安定して吸収する（ドレイン側）、または抵抗成分を配線との界面に作らないた
めにも積極的にｎ＋層を設けると効果的である。また低抵抗化により、高いドレイン電圧
でも良好な移動度を保持することができる。By providing the n+ layers 406a, 406b, 408a, and 408b, a first metal layer is formed.
As a good junction between the
第１配線４０９〜第３配線４１１の材料としては、アルミニウム、クロム、タンタル、チ
タン、モリブデン、タングステンから選ばれた元素、上述した元素を主成分とする合金、
または上述した元素を組み合わせた合金等がある。また、第１配線４０９〜第３配線４１
１は、シリコンを含むアルミニウム層の単層構造や、チタン層の単層構造としてもよい。
また、第１配線４０９〜第３配線４１１は、２層構造としてもよく、アルミニウム層上に
チタン層を積層してもよい。As materials of the
Alternatively, there are alloys that combine the above-described elements. Also, the
1 may be a single layer structure of an aluminum layer containing silicon or a single layer structure of a titanium layer.
The
また、後の工程で、２００℃〜６００℃の熱処理を行う場合には、第１配線４０９〜第３
配線４１１に、当該熱処理に耐える耐熱性を持たせることが好ましい。アルミニウム単体
では耐熱性が劣り、また腐蝕しやすい等の問題点があるので、耐熱性導電性材料と組み合
わせて形成する。アルミニウムと組み合わせる耐熱性導電性材料としては、チタン、タン
タル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、
上述した元素を主成分とする合金、上述した元素を複数組み合わせた合金、または上述し
た元素の窒化物で形成する。Further, when heat treatment at 200 ° C. to 600 ° C. is performed in a later process, the
It is preferable that the
An alloy containing the above-described element as a main component, an alloy combining a plurality of the above-described elements, or a nitride of the above-described element is used.
第１薄膜トランジスタ４３０は、第１ゲート電極４０１と、ゲート絶縁層４０３を介して
第１ゲート電極４０１と重なる第１酸化物半導体層４０５とを有し、第１配線４０９は、
接地電位の電源線（接地電源線）である。この接地電位の電源線は、負の電圧ＶＤＬが印
加される電源線（負電源線）としてもよい。The first
This is a ground potential power line (ground power line). The power supply line having the ground potential may be a power supply line (negative power supply line) to which a negative voltage VDL is applied.
また、第２薄膜トランジスタ４３１は、第２ゲート電極４０２と、ゲート絶縁層４０３を
介して第２ゲート電極４０２と重なる第２酸化物半導体層４０７とを有し、第３配線４１
１は、正の電圧ＶＤＤが印加される電源線（正電源線）である。The second
図１（Ａ）に示すように、第１酸化物半導体層４０５と第２酸化物半導体層４０７の両方
に電気的に接続する第２配線４１０は、ゲート絶縁層４０３に形成されたコンタクトホー
ル４０４を介して第２薄膜トランジスタ４３１の第２ゲート電極４０２と直接接続する。
直接接続させることにより、良好なコンタクトを得ることができ、接触抵抗を低減するこ
とができる。第２ゲート電極４０２と第２配線４１０を他の導電層、例えば透明導電層を
介して接続する場合に比べて、コンタクトホールの数の低減、コンタクトホールの数の低
減による占有面積の縮小を図ることができる。As shown in FIG. 1A, the
By direct connection, good contact can be obtained and contact resistance can be reduced. Compared to the case where the
有機絶縁層４５２は、組成物を塗布し焼成して形成することで、第１酸化物半導体層４０
５及び第２酸化物半導体層４０７にダメージを与えず形成することができる。有機絶縁層
４５２として用いることが可能な有機材料としては、エポキシ樹脂、ポリイミド、アクリ
ル樹脂、ポリアクリロニトリル、ポリアミド、シリコーン樹脂、ポリエステル、シロキサ
ンポリマー、フッ素含有ポリマー、低誘電率材料（ｌｏｗ−ｋ材料）、ＰＳＧ（リンガラ
ス）、ＢＰＳＧ（リンボロンガラス）等がある。The organic insulating
5 and the second
また、有機絶縁層４５２として、可視光の波長範囲のうち、任意の波長範囲の光を優先的
に透過させる機能を持たせてもよい。赤色波長範囲の光、青色波長範囲の光、及び緑色波
長範囲の光、それぞれを優先的に透過させる有機絶縁層を組み合わせて、カラーフィルタ
として機能させてもよい。しかしながら、着色層の組み合わせに関しては、これに限られ
ない。The organic insulating
本実施の形態では、第１酸化物半導体層４０５及び第２酸化物半導体層４０７に接して、
塗布法により形成される有機絶縁層４５２を形成するため、薄膜トランジスタの電気特性
の信頼性を向上させることができる。In this embodiment, in contact with the first
Since the organic insulating
また、駆動回路のインバータ回路の上面図を図１（Ｃ）に示す。図１（Ｃ）において、鎖
線Ｚ１−Ｚ２で切断した断面が図１（Ａ）に相当する。A top view of the inverter circuit of the driver circuit is shown in FIG. In FIG. 1C, a cross section taken along the chain line Z1-Z2 corresponds to FIG.
なお、表示装置において、画素部を駆動するための駆動回路は、インバータ回路、容量、
抵抗などを用いて構成する。２つのｎチャネル型薄膜トランジスタを組み合わせてインバ
ータ回路を形成する場合、エンハンスメント型トランジスタとデプレッション型トランジ
スタとを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）と、エンハンスメン
ト型薄膜トランジスタ同士で形成する場合（以下、ＥＥＭＯＳ回路という）がある。なお
、ｎチャネル型薄膜トランジスタのしきい値電圧が正の場合は、エンハンスメント型トラ
ンジスタと定義し、ｎチャネル型薄膜トランジスタのしきい値電圧がゼロまたは負の場合
は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うものとす
る。Note that in the display device, a driver circuit for driving the pixel portion includes an inverter circuit, a capacitor,
It is configured using resistors. When an inverter circuit is formed by combining two n-channel thin film transistors, an enhancement type transistor and a depletion type transistor are combined (hereinafter referred to as an EDMOS circuit), or an enhancement type thin film transistor (hereinafter referred to as an enhancement type thin film transistor). EEMOS circuit). Note that when the threshold voltage of the n-channel thin film transistor is positive, it is defined as an enhancement type transistor, and when the threshold voltage of the n-channel thin film transistor is zero or negative, it is defined as a depletion type transistor. This definition shall be followed throughout the document.
画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置した
エンハンスメント型トランジスタを用いて画素電極への電圧印加のオン・オフを切り替え
る。この画素部に配置するエンハンスメント型トランジスタは、酸化物半導体を用いてお
り、その電気特性は、ゲート電圧±２０Ｖにおいて、オン・オフ比が１０９以上であるた
め、リーク電流が少なく、低消費電力駆動を実現することができる。The pixel portion and the driver circuit are formed over the same substrate, and in the pixel portion, on / off of voltage application to the pixel electrode is switched using enhancement type transistors arranged in a matrix. The enhancement-type transistor disposed in this pixel portion uses an oxide semiconductor, and its electrical characteristics are such that an on / off ratio is 109 or more at a gate voltage of ± 20 V, so that there is little leakage current and low power consumption. Driving can be realized.
ＥＤＭＯＳ回路の等価回路を図１（Ｂ）に示す。図１（Ａ）及び図１（Ｃ）示す回路接続
は、図１（Ｂ）に相当し、第１薄膜トランジスタ４３０をエンハンスメント型のｎチャネ
ル型トランジスタとし、第２薄膜トランジスタ４３１をデプレッション型のｎチャネル型
トランジスタとする例である。An equivalent circuit of the EDMOS circuit is shown in FIG. 1A and 1C corresponds to FIG. 1B. The first
同一基板上にエンハンスメント型のｎチャネル型トランジスタとデプレッション型のｎチ
ャネル型トランジスタとを作製する方法は、例えば、第１酸化物半導体層４０５と第２酸
化物半導体層４０７とを異なる材料や異なる形成条件を用いて作製する。また、酸化物半
導体層の上下にゲート電極を設けてしきい値制御を行い、一方のＴＦＴがノーマリーオン
となるようにゲート電極に電圧をかけ、もう一方のＴＦＴがノーマリーオフとなるように
してＥＤＭＯＳ回路を構成してもよい。As a method for manufacturing an enhancement type n-channel transistor and a depletion type n-channel transistor over the same substrate, for example, the first
本実施の形態で示す薄膜トランジスタは、酸化物半導体層上に有機絶縁層が形成されるた
め、薄膜トランジスタの電気特性の信頼性を高めることができる。In the thin film transistor described in this embodiment, an organic insulating layer is formed over an oxide semiconductor layer; thus, reliability of electric characteristics of the thin film transistor can be improved.
（実施の形態２）
実施の形態１は、ＥＤＭＯＳ回路の例を示したが、本実施の形態では、ＥＥＭＯＳ回路の
等価回路を図２（Ａ）に示す。また、ＥＥＭＯＳの上面図を図２（Ｂ）に示す。また、図
２に示すＥＥＭＯＳ回路の作製工程を図３に示す。図２（Ａ）の等価回路においては、ど
ちらもエンハンスメント型のｎチャネル型トランジスタとする組み合わせとする。(Embodiment 2)
Although
エンハンスメント型のｎチャネル型トランジスタで作製できる図２（Ａ）のＥＥＭＯＳ回
路を駆動回路に用いることで、画素部に用いるトランジスタと同様に、駆動回路において
も、エンハンスメント型のｎチャネル型トランジスタを作製するため、作製工程が増大せ
ず、好ましいと言える。By using the EEMOS circuit in FIG. 2A which can be manufactured using an enhancement type n-channel transistor for a driver circuit, an enhancement type n-channel transistor is manufactured in the driver circuit as well as the transistor used for the pixel portion. Therefore, it can be said that the manufacturing process does not increase and is preferable.
なお、図２に示す第１薄膜トランジスタ４６０、第２薄膜トランジスタ４６１は、逆スタ
ガ型薄膜トランジスタであり、酸化物半導体層上にソース領域またはドレイン領域を介し
て配線が設けられている薄膜トランジスタの例である。Note that each of the first
また、図２（Ｂ）中の鎖線Ｙ１−Ｙ２で切断した断面が、図３（Ｃ）に相当する。A cross section taken along chain line Y1-Y2 in FIG. 2B corresponds to FIG.
基板４４０上に、スパッタリング法により第１導電層を形成する。次に、第１フォトマス
クを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、選択的に第
１導電層のエッチングを行い、第１ゲート電極４４１及び第２ゲート電極４４２を形成す
る。この後、レジストマスクを除去する。A first conductive layer is formed over the
次に、第１ゲート電極４０１及び第２ゲート電極４４２を覆うゲート絶縁層４４３をプラ
ズマＣＶＤ法またはスパッタリング法を用いて形成する。ゲート絶縁層４４３は、ＣＶＤ
法またはスパッタリング法等を用い、実施の形態１に列挙した材料を用いて形成すること
ができる。また、ゲート絶縁層４４３として、有機シランガスを用いたＣＶＤ法により酸
化シリコン層を形成することも可能である。有機シランガスとしては、珪酸エチル（ＴＥ
ＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ
３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテ
トラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシ
ラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）
２）３）等のシリコン含有化合物を用いることができる。Next, a
A method, a sputtering method, or the like can be used to form the material listed in
OS: chemical formula Si (OC2 H5 )4 ), tetramethylsilane (TMS: chemical formula Si (CH
3)4), tetramethylcyclotetrasiloxane (TMCTS), octamethylcyclotetrasiloxane (OMCTS), hexamethyldisilazane (HMDS), triethoxysilane(SiH(OC 2 H5) 3), trisdimethylaminosilane (SiH (N (CH3 )
A silicon-containing compound such as2 )3 ) can be used.
次いで、第２フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマス
クを用いて、ゲート絶縁層４４３を選択的にエッチングして第２ゲート電極４４２に達す
るコンタクトホール４４４を形成する。この後、レジストマスクを除去する。ここまでの
段階での断面図が図３（Ａ）に相当する。Next, the
次に、酸化物半導体層をスパッタリング法により形成し、さらにその上にｎ＋層を形成す
る。なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入
してプラズマを発生させる逆スパッタリングを行い、ゲート絶縁層４４３の表面及びコン
タクトホール４４４の底面に付着しているゴミを除去することが好ましい。逆スパッタリ
ングとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用
いて電圧を印加して基板にプラズマを形成して表面を改質する方法である。なお、アルゴ
ン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、水
素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ２、ＣＦ４
などを加えた雰囲気で行ってもよい。なお、逆スパッタリングを行うと、ゲート絶縁層４
０３の表面が２〜１０ｎｍ、好ましくは２〜１０ｎｍ程度削られる。Next, an oxide semiconductor layer is formed by a sputtering method, and an n+ layer is further formed thereover. Note that before the oxide semiconductor layer is formed by a sputtering method, reverse sputtering that generates plasma by introducing argon gas is performed, so that dust attached to the surface of the
You may carry out in the atmosphere which added etc. When reverse sputtering is performed, the gate insulating layer 4
The surface of 03 is scraped by about 2 to 10 nm, preferably about 2 to 10 nm.
スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法
と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッ
タリング法もある。ＲＦスパッタリング法は主に絶縁層を形成する場合に用いられ、ＤＣ
スパッタリング法は主に金属層を形成する場合に用いられる。As the sputtering method, there are an RF sputtering method using a high-frequency power source as a sputtering power source and a DC sputtering method, and a pulse DC sputtering method for applying a bias in a pulsed manner. The RF sputtering method is mainly used when an insulating layer is formed.
The sputtering method is mainly used when a metal layer is formed.
また、材料の異なるターゲットを複数設置できる多元スパッタリング装置もある。多元ス
パッタリング装置は、同一チャンバーで異なる材料層を積層することも、同一チャンバー
で複数種類の材料を同時に放電させて形成することもできる。There is also a multi-source sputtering apparatus in which a plurality of targets of different materials can be installed. The multi-source sputtering apparatus can be formed by stacking different material layers in the same chamber or by simultaneously discharging a plurality of types of materials in the same chamber.
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タリング装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥ
ＣＲスパッタリング法を用いるスパッタリング装置がある。Also, a sputtering apparatus using a magnetron sputtering method having a magnet mechanism inside the chamber, or an E using plasma generated using microwaves without using glow discharge.
There is a sputtering apparatus using a CR sputtering method.
また、形成方法として、成膜中にターゲット物質とスパッタリングガス成分とを化学反応
させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板に
も電圧をかけるバイアススパッタリング法もある。As a forming method, there are a reactive sputtering method in which a target material and a sputtering gas component are chemically reacted during film formation to form a compound thin film thereof, and a bias sputtering method in which a voltage is applied to the substrate during film formation. .
本明細書のスパッタリングにおいては、上記したスパッタリング装置及びスパッタリング
方法を適宜用いることができる。In the sputtering of this specification, the above-described sputtering apparatus and sputtering method can be used as appropriate.
次いで、第３フォトマスクを用いて選択的に、酸化物半導体層及びｎ＋層のエッチングを
行う。この後、レジストマスクを除去する。Next, the oxide semiconductor layer and the n+ layer are selectively etched using a third photomask. Thereafter, the resist mask is removed.
次に、スパッタリング法により第２導電層を形成する。次に、第４フォトマスクを用いた
フォトリソグラフィ工程により形成したレジストマスクを用いて選択的に第２導電層のエ
ッチングを行い、第１配線４４９、第２配線４５０、及び第３配線４５１を形成する。第
３配線４５１は、コンタクトホール４４４を介して第２ゲート電極４４２と直接接する。Next, a second conductive layer is formed by a sputtering method. Next, the second conductive layer is selectively etched using a resist mask formed by a photolithography process using a fourth photomask to form a
なお、第２導電層をスパッタリング法により形成する前に、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタリングを行い、ゲート絶縁層４４３の表面、ｎ＋層の表面、
及びコンタクトホール４４４の底面に付着しているゴミを除去することが好ましい。なお
、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に
酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ２
、ＣＦ４などを加えた雰囲気で行ってもよい。Note that before the second conductive layer is formed by a sputtering method, reverse sputtering in which an argon gas is introduced to generate plasma is performed, and the surface of the
It is preferable to remove dust attached to the bottom surface of the
, CF4 or the like.
なお、第２導電層のエッチングの際に、さらに、ｎ＋層及び酸化物半導体層の一部をエッ
チングして、ｎ＋層４４６ａ、４４６ｂ、４４８ａ、４４８ｂ、第１酸化物半導体層４４
５、第２酸化物半導体層４４７を形成する。このエッチングで第１ゲート電極及び第２ゲ
ート電極と重なる部分の第１酸化物半導体層４４５、第２酸化物半導体層４４７の厚さは
薄くなる。この後、レジストマスクを除去する。このエッチングが終了した段階で第１薄
膜トランジスタ４６０と第２薄膜トランジスタ４６１が完成する。ここまでの段階での断
面図が図３（Ｂ）に相当する。Note that when the second conductive layer is etched, the n+ layer and a part of the oxide semiconductor layer are further etched to form the n+ layers 446a, 446b, 448a, 448b, and the first oxide semiconductor layer 44.
5. A second
ここで、第１薄膜トランジスタ４６０の拡大図を図４３に示す。第２導電層をスパッタリ
ング法により形成する前に逆スパッタリングを行うと、ゲート絶縁層４４３の露出部が２
〜１０ｎｍ、好ましくは２〜１０ｎｍ程度削られるため、図４３に示すように、ゲート絶
縁層４４３と、後に形成される第１配線４４９及び第２配線４５０が接する領域において
、ゲート絶縁層４４３に凹部４７１ａ、４７１ｂが形成される。Here, an enlarged view of the first
Since the thickness is reduced to about 10 nm, preferably about 2 to 10 nm, a recess is formed in the
また、第２導電層のエッチングを行い、第１配線４４９、第２配線４５０、及び第３配線
４５１を形成した後、逆スパッタリングすることで、図３（Ｂ）に示すように、第１配線
４４９、第２配線４５０、及び第３配線４５１の端部が湾曲する。Further, after the second conductive layer is etched to form the
次に、大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行う。この熱
処理によりＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の原子レベルの再配列が行われる。この熱
処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニール
も含む）は重要である。なお、この加熱処理を行うタイミングは限定されず、酸化物半導
体層４４５、４４７の形成後であれば、いつ行ってもよい。Next, heat treatment is performed at 200 ° C. to 600 ° C. in an air atmosphere or a nitrogen atmosphere. By this heat treatment, rearrangement at the atomic level of the In—Ga—Zn—O-based non-single-crystal layer is performed. Since heat treatment releases strain that hinders carrier movement, heat treatment here (including optical annealing) is important. Note that the timing of performing this heat treatment is not limited and may be any time after the oxide semiconductor layers 445 and 447 are formed.
次に、有機絶縁層の材料である組成物を塗布し、大気雰囲気下または窒素雰囲気下で２０
０℃〜６００℃の加熱処理を行って、有機絶縁層４５２を形成する。有機絶縁層４５２は
、実施の形態１に示す材料を適宜用いることができる。図３（Ｃ）においては、非感光性
樹脂を用いて有機絶縁層４５２を形成した形態を示したため、コンタクトホールが形成さ
れる領域の断面において、有機絶縁層４５２の端部が角張っている。しかしながら、感光
性樹脂を用いて有機絶縁層４５２を形成すると、図４４に示すように、コンタクトホール
が形成される領域の断面において、有機絶縁層４５２の端部は湾曲している。この結果、
後に形成される接続配線４５３や画素電極の被覆率が向上する。Next, a composition which is a material of the organic insulating layer is applied, and 20% in an air atmosphere or a nitrogen atmosphere.
A heat treatment at 0 ° C. to 600 ° C. is performed to form the organic insulating
The coverage of
また、組成物を塗布する代わりに、その材料に応じて、ディップ、スプレー塗布、インク
ジェット法、印刷法、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコー
ター等を用いることができる。Further, instead of applying the composition, dip, spray coating, ink jet method, printing method, doctor knife, roll coater, curtain coater, knife coater or the like can be used depending on the material.
なお、酸化物半導体層４４５、４４７を形成した後の加熱処理をせず、有機絶縁層の材料
である組成物の加熱処理時に、酸化物半導体層４４５、４４７の加熱処理を兼ねてもよい
。Note that heat treatment after the oxide semiconductor layers 445 and 447 are formed may be combined with heat treatment of the oxide semiconductor layers 445 and 447 at the time of heat treatment of the composition that is a material of the organic insulating layer.
有機絶縁層４５２は、２００ｎｍ〜５μｍ、好ましくは３００ｎｍ〜１μｍで形成する。The organic insulating
次に、第３導電層を形成する。次に、第５フォトマスクを用いたフォトリソグラフィ工程
により形成したレジストマスクを用いて第３導電層を選択的にエッチングして、第２配線
４１０と電気的に接続する接続配線４５３を形成する。ここまでの段階での断面図が図３
（Ｃ）に相当する。Next, a third conductive layer is formed. Next, the third conductive layer is selectively etched using a resist mask formed by a photolithography process using a fifth photomask, so that connection wirings 453 that are electrically connected to the
Corresponds to (C).
なお、レジストマスクをウェットエッチングで除去した後、大気雰囲気下または窒素雰囲
気下で２００℃〜６００℃の加熱処理を行ってもよい。Note that after the resist mask is removed by wet etching, heat treatment at 200 ° C. to 600 ° C. may be performed in an air atmosphere or a nitrogen atmosphere.
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部においても、ある一つの薄膜トランジスタのゲート電極と他のトランジスタのソース
配線、或いはドレイン配線を直接接続させるためのコンタクトホールを有している。この
コンタクトホールは、第２フォトマスクを用いてゲート絶縁層にコンタクトホールを形成
する際に同じマスクを用いて形成することができる。In a light-emitting display device using a light-emitting element, a pixel portion includes a plurality of thin film transistors, and in the pixel portion, a gate electrode of one thin film transistor and a source wiring or a drain wiring of another transistor are directly connected. Has a contact hole. This contact hole can be formed using the same mask when the contact hole is formed in the gate insulating layer using the second photomask.
また、液晶表示装置や電子ペーパーにおいては、ＦＰＣなどの外部端子と接続するための
端子部において、ゲート配線に達するコンタクトホールを形成する際、第２フォトマスク
を用いてゲート絶縁層にコンタクトホールを形成する際に同じマスクを用いて形成するこ
とができる。In a liquid crystal display device or electronic paper, when a contact hole reaching a gate wiring is formed in a terminal portion for connecting to an external terminal such as an FPC, a contact hole is formed in the gate insulating layer using a second photomask. When forming, the same mask can be used.
なお、上述した工程順序は一例であって特に限定されない。例えば、フォトマスク数が１
枚増えるが、第２導電層をエッチングするフォトマスクと、ｎ＋層及び酸化物半導体層の
一部をエッチングするフォトマスクを別々に用いてエッチングを行ってもよい。In addition, the process sequence mentioned above is an example, and is not specifically limited. For example, the number of photomasks is 1
Although the number of the layers increases, the photomask for etching the second conductive layer and the photomask for etching part of the n+ layer and the oxide semiconductor layer may be separately used for etching.
以上の工程により、酸化物半導体層に接する有機絶縁層を形成することで、電気特性の信
頼性の高い薄膜トランジスタを作製することができる。By forming the organic insulating layer in contact with the oxide semiconductor layer through the above steps, a thin film transistor with high electrical characteristics can be manufactured.
（実施の形態３）
本実施の形態では、インバータ回路の作製において、実施の形態２とは異なる作製工程の
例を図４（Ａ）、図４（Ｂ）、及び図４（Ｃ）を用いて説明する。(Embodiment 3)
In this embodiment, an example of a manufacturing process which is different from that in
基板４４０上に、スパッタリング法により第１導電層を形成する。次に、第１フォトマス
クを用いたフォトリソグラフィ工程により形成したレジストマスクを用いて、選択的に第
１導電層のエッチングを行い、第１ゲート電極４４１及び第２ゲート電極４４２を形成す
る。この後、レジストマスクを除去する。A first conductive layer is formed over the
次に、第１ゲート電極４４１及び第２ゲート電極４４２を覆うゲート絶縁層４４３をプラ
ズマＣＶＤ法またはスパッタリング法を用いて形成する。Next, a
次に、酸化物半導体層をスパッタリング法により形成し、さらにその上にｎ＋層を形成す
る。Next, an oxide semiconductor layer is formed by a sputtering method, and an n+ layer is further formed thereover.
次いで、第２フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマス
クを用いて、選択的に、酸化物半導体層及びｎ＋層のエッチングを行う。こうして、第１
ゲート電極４４１とゲート絶縁層４４３を介して重なる酸化物半導体層４５４、及びｎ＋
層４５５が形成され、第２ゲート電極４４２とゲート絶縁層４４３を介して重なる酸化物
半導体層４５６、ｎ＋層４５７が形成される。ここまでの段階での断面図が図４（Ａ）に
相当する。Next, the oxide semiconductor layer and the n+ layer are selectively etched using a resist mask formed by a photolithography process using a second photomask. Thus, the first
An
The
次いで、第３フォトマスクを用いフォトリソグラフィ工程により形成したレジストマスク
を用いて、ゲート絶縁層４４３を選択的にエッチングして第２ゲート電極４４２に達する
コンタクトホール４４４を形成する。この後、レジストマスクを除去する。ここまでの段
階での断面図が図４（Ｂ）に相当する。Next, the
次いで、スパッタリング法により第２導電層を形成し、第４フォトマスクを用いて選択的
に第２導電層のエッチングを行い、第１配線４４９、第２配線４５０、及び第３配線４５
１を形成する。Next, a second conductive layer is formed by a sputtering method, and the second conductive layer is selectively etched using a fourth photomask, whereby the
1 is formed.
なお、第２導電層をスパッタリング法により形成する前に、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタリングを行い、ゲート絶縁層４４３の表面、ｎ＋層４５５、
４５７の表面、及びコンタクトホール４４４の底面に付着しているゴミを除去することが
好ましい。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、ア
ルゴン雰囲気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン
雰囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。Note that before the second conductive layer is formed by a sputtering method, reverse sputtering that generates plasma by introducing argon gas is performed, and the surface of the
It is preferable to remove dust attached to the surface of 457 and the bottom surface of the
本実施の形態の工程においては、コンタクトホール４４４を形成した後、他の層を形成す
ることなく第２導電層を形成することができるため、実施の形態２に比べてコンタクトホ
ールの底面が曝される工程数が少ないため、ゲート電極の材料の材料選択の自由度が広が
る。これは、実施の形態２においては、コンタクトホール４４４で露出しているゲート電
極面に接して酸化物半導体層が形成されるため、酸化物半導体層のエッチング工程でゲー
ト電極の材料がエッチングされないエッチング条件またはゲート電極の材料を選択する必
要があるためである。In the process of this embodiment mode, after the
なお、第２導電層のエッチングの際に、さらに、ｎ＋層及び酸化物半導体層の一部をエッ
チングして、ｎ＋層４４６ａ、４４６ｂ、４４８ａ、４４８ｂ、第１酸化物半導体層４４
５、第２酸化物半導体層４４７を形成する。このエッチングで第１ゲート電極及び第２ゲ
ート電極と重なる部分の第１酸化物半導体層４４５、第２酸化物半導体層４４７の厚さは
薄くなる。この後、レジストマスクを除去する。このエッチングが終了した段階で第１薄
膜トランジスタ４６０と第２薄膜トランジスタ４６１が完成する。Note that when the second conductive layer is etched, the n+ layer and a part of the oxide semiconductor layer are further etched to form the n+ layers 446a, 446b, 448a, 448b, and the first oxide semiconductor layer 44.
5. A second
第１薄膜トランジスタ４６０は、第１ゲート電極４４１と、ゲート絶縁層４４３を介して
第１ゲート電極４４１と重なる第１酸化物半導体層４４５とを有し、第１配線４４９は、
接地電位の電源線（接地電源線）である。この接地電位の電源線は、負の電圧ＶＤＬが印
加される電源線（負電源線）としてもよい。The first
This is a ground potential power line (ground power line). The power supply line having the ground potential may be a power supply line (negative power supply line) to which a negative voltage VDL is applied.
また、第２薄膜トランジスタ４６１は、第２ゲート電極４４２と、ゲート絶縁層４４３を
介して第２ゲート電極４４２と重なる第２酸化物半導体層４４７とを有し、第３配線４５
１は、正の電圧ＶＤＤが印加される電源線（正電源線）である。The second
また、第１酸化物半導体層４４５と第１配線４４９との間にはｎ＋層４４６ａを設け、第
１酸化物半導体層４４５と第２配線４５０との間にはｎ＋層４４６ｂを設ける。また、第
２酸化物半導体層４４７と第２配線４５０との間にはｎ＋層４４８ａを設け、第２酸化物
半導体層４４７と第３配線４５１との間にはｎ＋層４４８ｂを設ける。Further, the first
ここまでの段階での断面図が図４（Ｃ）に相当する。A cross-sectional view of the steps so far corresponds to FIG.
次に、大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行う。なお、
この加熱処理を行うタイミングは限定されず、酸化物半導体層の形成後であれば、いつ行
ってもよい。Next, heat treatment is performed at 200 ° C. to 600 ° C. in an air atmosphere or a nitrogen atmosphere. In addition,
The timing for performing the heat treatment is not limited, and may be any time after the oxide semiconductor layer is formed.
次に、有機絶縁層の材料である組成物を塗布し、大気雰囲気下または窒素雰囲気下で２０
０℃〜６００℃の加熱処理を行って、有機絶縁層４５２を形成する。有機絶縁層４５２は
、実施の形態１に示す材料を適宜用いることができる。なお、第１酸化物半導体層４４５
、第２酸化物半導体層４４７を形成した後の加熱処理をせず、有機絶縁層の材料である組
成物の加熱処理時に、酸化物半導体層４４５、４４７の加熱処理を兼ねてもよい。Next, a composition which is a material of the organic insulating layer is applied, and 20% in an air atmosphere or a nitrogen atmosphere.
A heat treatment at 0 ° C. to 600 ° C. is performed to form the organic insulating
The heat treatment after the formation of the second
次に、第５フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスク
を用いて、有機絶縁層４５２を選択的にエッチングしてコンタクトホールを形成する。こ
の後、レジストマスクを除去する。なお、有機絶縁層４５２が感光性樹脂で形成される場
合、有機絶縁層４５２上にレジストを塗布せず、第５フォトマスクを用いて有機絶縁層を
露光現像して、有機絶縁層４５２にコンタクトホールを形成することができる。Next, a contact hole is formed by selectively etching the organic insulating
次に、第３導電層を形成する。次に、第６フォトマスクを用いたフォトリソグラフィ工程
により形成したレジストマスクを用いて第３導電層を選択的にエッチングして、第２配線
４５０と電気的に接続する接続配線４５３を形成する。ここまでの段階での断面図が図４
（Ｄ）に相当する。Next, a third conductive layer is formed. Next, the third conductive layer is selectively etched using a resist mask formed by a photolithography process using a sixth photomask, so that connection wirings 453 that are electrically connected to the
Corresponds to (D).
なお、レジストマスクをウェットエッチングで除去した場合、大気雰囲気下または窒素雰
囲気下で２００℃〜６００℃の加熱処理を行ってもよい。Note that when the resist mask is removed by wet etching, heat treatment at 200 ° C. to 600 ° C. may be performed in an air atmosphere or a nitrogen atmosphere.
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部においてもある薄膜トランジスタのゲート電極と他のトランジスタのソース配線、或
いはドレイン配線を直接接続させるためのコンタクトホールを有している。このコンタク
ト部は、第３フォトマスクを用いてゲート絶縁層にコンタクトホールを形成する際に同じ
マスクを用いて形成することができる。In a light-emitting display device using a light-emitting element, a pixel portion includes a plurality of thin film transistors, and a contact hole for directly connecting a gate electrode of a thin film transistor in the pixel portion to a source wiring or a drain wiring of another transistor is provided. Have. This contact portion can be formed using the same mask when the contact hole is formed in the gate insulating layer using the third photomask.
また、液晶表示装置や電子ペーパーにおいては、ＦＰＣなどの外部端子と接続するための
端子部において、ゲート配線に達するコンタクトホールを形成する際、第３フォトマスク
を用いてゲート絶縁層にコンタクトホールを形成する際に同じマスクを用いて形成するこ
とができる。In a liquid crystal display device or electronic paper, when a contact hole reaching a gate wiring is formed in a terminal portion for connecting to an external terminal such as an FPC, a contact hole is formed in the gate insulating layer using a third photomask. When forming, the same mask can be used.
なお、上述した工程順序は一例であって特に限定されない。例えば、フォトマスク数が１
枚増えるが、第２導電層をエッチングするフォトマスクと、ｎ＋層及び酸化物半導体層の
一部をエッチングするフォトマスクを別々に用いてエッチングを行ってもよい。In addition, the process sequence mentioned above is an example, and is not specifically limited. For example, the number of photomasks is 1
Although the number of the layers increases, the photomask for etching the second conductive layer and the photomask for etching part of the n+ layer and the oxide semiconductor layer may be separately used for etching.
以上の工程により、酸化物半導体層に接する有機絶縁層を形成することで、電気特性の信
頼性の高い薄膜トランジスタを作製することができる。By forming the organic insulating layer in contact with the oxide semiconductor layer through the above steps, a thin film transistor with high electrical characteristics can be manufactured.
（実施の形態４）
本実施の形態では、実施の形態１または実施の形態２に示した駆動回路と同一基板上に形
成できる画素部の薄膜トランジスタ、及び端子部の作製工程について、図５乃至図１２を
用いて説明する。(Embodiment 4)
In this embodiment, a manufacturing process of a thin film transistor in a pixel portion and a terminal portion that can be formed over the same substrate as the driver circuit described in
図５（Ａ）において、基板１００には、実施の形態１に示す基板４００を適宜用いること
ができる。5A, the
次に、基板１００全面に導電層を形成した後、第１フォトリソグラフィ工程を行って形成
したレジストマスクを用いたエッチングにより不要な部分を除去して、配線及び電極（ゲ
ート電極１０１を含むゲート配線、容量配線１０８、及び第１端子１２１）を形成する。
このとき少なくともゲート電極１０１の端部にテーパー形状が形成されるようにエッチン
グする。この後、レジストマスクを除去する。なお、この段階での上面図が図７に相当す
る。後に形成される酸化物半導体層、ソース電極層、ドレイン電極層、画素電極、コンタ
クトホールは破線で示されている。Next, after a conductive layer is formed over the entire surface of the
At this time, etching is performed so that at least an end portion of the
ゲート電極１０１を含むゲート配線と容量配線１０８、端子部の第１端子１２１は、実施
の形態１に示す第１ゲート電極４０１、第２ゲート電極４０２の材料を適宜用いて形成す
る。The gate wiring including the
次に、ゲート電極１０１上にゲート絶縁層１０２を全面に形成する。ゲート絶縁層１０２
は、実施の形態１に示すゲート絶縁層４０３の適宜用い、スパッタリング法などを用い、
厚さを５０〜２５０ｎｍとする。Next, a
The
The thickness is 50 to 250 nm.
なお、酸化物半導体層を形成する前に、アルゴンガスを導入してプラズマを発生させる逆
スパッタリングを行い、ゲート絶縁層の表面に付着しているゴミを除去することが好まし
い。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン
雰囲気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気
にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。Note that before the oxide semiconductor layer is formed, it is preferable to perform reverse sputtering in which an argon gas is introduced to generate plasma to remove dust attached to the surface of the gate insulating layer. Note that nitrogen, helium, or the like may be used instead of the argon atmosphere. Alternatively, an atmosphere in which oxygen, hydrogen, N2 O, or the like is added to an argon atmosphere may be used. Alternatively, an atmosphere in which Cl2 , CF4, or the like is added to an argon atmosphere may be used.
次に、ゲート絶縁層１０２上に、第１酸化物半導体層（本実施の形態では第１Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系非単結晶層）を形成する。プラズマ処理後、大気に曝すことなく第１Ｉｎ−
Ｇａ−Ｚｎ−Ｏ系非単結晶層を形成することは、ゲート絶縁層と酸化物半導体層の界面に
ゴミや水分を付着させない点で有用である。Next, over the
-Zn-O-based non-single crystal layer). After the plasma treatment, the first In-
The formation of the Ga—Zn—O-based non-single-crystal layer is useful in that dust and moisture are not attached to the interface between the gate insulating layer and the oxide semiconductor layer.
ここでは、直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２
Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの間との距離を１
７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴンまたは酸素雰囲気下
で形成する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均
一となるために好ましい。第１Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の厚さは、５ｎｍ〜２
００ｎｍとする。本実施の形態では第１Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の厚さを、１
００ｎｍとする。Here, an oxide semiconductor target containing In, Ga, and Zn having an diameter of 8 inches (In2
O3 : Ga2 O3 : ZnO = 1: 1: 1), the distance between the substrate and the target is 1
It is formed in 70 mm, pressure 0.4 Pa, direct current (DC) power supply 0.5 kW, argon or oxygen atmosphere. Note that a pulse direct current (DC) power source is preferable because dust can be reduced and the film thickness can be uniform. The thickness of the first In—Ga—Zn—O-based non-single-crystal layer is 5 nm to 2 nm.
Set to 00 nm. In this embodiment, the thickness of the first In—Ga—Zn—O-based non-single-crystal layer is set to 1
Set to 00 nm.
次いで、大気に曝すことなく、第２酸化物半導体層（本実施の形態では第２Ｉｎ−Ｇａ−
Ｚｎ−Ｏ系非単結晶層）をスパッタリング法で形成する。ここでは、Ｉｎ２Ｏ３：Ｇａ２
Ｏ３：ＺｎＯ＝１：１：１としたターゲットを用い、形成条件は、圧力を０．４Ｐａとし
、電力を５００Ｗとし、成膜温度を室温とし、アルゴンガス流量４０ｓｃｃｍを導入して
、スパッタリングを行う。Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲッ
トを意図的に用いているにも関わらず、成膜直後で大きさ１ｎｍ〜１０ｎｍの結晶粒を含
むＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層が形成されることがある。なお、ターゲットの成分
比、成膜圧力（０．１Ｐａ〜２．０Ｐａ）、電力（２５０Ｗ〜３０００Ｗ：８インチφ）
、温度（室温〜１００℃）、反応性スパッタリングの形成条件などを適宜調節することで
結晶粒の有無や、結晶粒の密度や、直径サイズは、１ｎｍ〜１０ｎｍの範囲で調節されう
ると言える。第２Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の厚さは、５ｎｍ〜２０ｎｍとする
。勿論、層中に結晶粒が含まれる場合、含まれる結晶粒のサイズが厚さを超える大きさと
ならない。本実施の形態では第２Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の厚さは、５ｎｍと
する。Next, the second oxide semiconductor layer (the second In—Ga— in this embodiment is not exposed to the atmosphere).
Zn—O-based non-single crystal layer) is formed by a sputtering method. Here, In2 O3 : Ga2
Using a target with O3 : ZnO = 1: 1: 1, the formation conditions were a pressure of 0.4 Pa, a power of 500 W, a film formation temperature of room temperature, an argon gas flow rate of 40 sccm, and sputtering. Do. In—Ga— containing crystal grains having a size of 1 nm to 10 nm immediately after film formation, despite the intentional use of a target of In2 O3 : Ga2 O3 : ZnO = 1: 1: 1. A Zn—O-based non-single crystal layer may be formed. In addition, target component ratio, film forming pressure (0.1 Pa to 2.0 Pa), power (250 W to 3000 W: 8 inches φ)
It can be said that the presence or absence of crystal grains, the density of crystal grains, and the diameter size can be adjusted in the range of 1 nm to 10 nm by appropriately adjusting the temperature (room temperature to 100 ° C.), the reactive sputtering formation conditions, and the like. The thickness of the second In—Ga—Zn—O-based non-single-crystal layer is 5 nm to 20 nm. Of course, when crystal grains are included in the layer, the size of the included crystal grains does not exceed the thickness. In this embodiment, the thickness of the second In—Ga—Zn—O-based non-single-crystal layer is 5 nm.
第１Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層は、第２Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の形
成条件と異ならせる。例えば、第２Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の形成条件におけ
る酸素ガス流量とアルゴンガス流量の比よりも、第１Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層
の形成条件における酸素ガス流量の占める比率が多い条件とする。具体的には、第２Ｉｎ
−Ｇａ−Ｚｎ−Ｏ系非単結晶層の形成条件は、希ガス（アルゴン、またはヘリウムなど）
雰囲気下（または酸素ガス１０％以下、アルゴンガス９０％以上）とし、第１Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系非単結晶層の形成条件は、酸素雰囲気下（または酸素ガス流量とアルゴンガ
ス流量の比１：１）とする。The first In—Ga—Zn—O-based non-single-crystal layer is different from the formation conditions of the second In—Ga—Zn—O-based non-single-crystal layer. For example, the oxygen gas in the formation condition of the first In—Ga—Zn—O-based non-single-crystal layer is larger than the ratio of the oxygen gas flow rate to the argon gas flow rate in the formation condition of the second In—Ga—Zn—O-based non-single-crystal layer. The conditions are such that the ratio of flow rate is large. Specifically, the second In
The formation condition of the —Ga—Zn—O-based non-single-crystal layer is a rare gas (such as argon or helium).
Under an atmosphere (or oxygen gas 10% or less, argon gas 90% or more), the first In—Ga
The formation condition of the —Zn—O-based non-single-crystal layer is an oxygen atmosphere (or a ratio of an oxygen gas flow rate to an argon gas flow rate of 1: 1).
次に、第２フォトリソグラフィ工程を行ってレジストマスクを形成し、当該レジストマス
クを用いて、第１Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層及び第２Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非
単結晶層をエッチングする。ここでは、エッチャントとしてＩＴＯ０７Ｎ（関東化学社製
）を用いたウェットエッチングにより、不要な部分を除去して第１Ｉｎ−Ｇａ−Ｚｎ−Ｏ
系非単結晶層である酸化物半導体層１０９、第２Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層であ
る酸化物半導体層１１１を形成する。なお、ここでのエッチングは、ウェットエッチング
に限定されずドライエッチングを用いてもよい。この段階での上面図を図５（Ｂ）に示し
た。なお、この段階での上面図が図８に相当する。後に形成されるソース電極、ドレイン
電極、画素電極、コンタクトホール等は破線で示されている。この後、レジストマスクを
除去する。Next, a second photolithography step is performed to form a resist mask, and the first In—Ga—Zn—O-based non-single crystal layer and the second In—Ga—Zn—O-based non-single crystal are formed using the resist mask. Etch the layer. Here, unnecessary portions are removed by wet etching using ITO07N (manufactured by Kanto Chemical Co., Inc.) as an etchant to remove the first In—Ga—Zn—O.
The
次いで、第３フォトリソグラフィ工程を行ってレジストマスクを形成し、当該レジストマ
スクを用いたエッチングにより、不要な部分を除去してゲート電極と同じ材料の配線や電
極に達するコンタクトホールを形成する。このコンタクトホールは後に形成する導電層と
直接接続するために設ける。例えば、駆動回路部において、ゲート電極とソース電極或い
はドレイン電極と直接接する薄膜トランジスタや、端子部のゲート配線と電気的に接続す
る端子を形成する場合にコンタクトホールを形成する。この後、レジストマスクを除去す
る。Next, a resist mask is formed by performing a third photolithography step, and unnecessary portions are removed by etching using the resist mask to form a contact hole reaching the wiring or electrode of the same material as the gate electrode. This contact hole is provided for direct connection to a conductive layer to be formed later. For example, a contact hole is formed when a thin film transistor in direct contact with a gate electrode and a source electrode or a drain electrode or a terminal electrically connected to a gate wiring in a terminal portion is formed in a driver circuit portion. Thereafter, the resist mask is removed.
次に、酸化物半導体層１０９及び酸化物半導体層１１１上に金属材料からなる導電層１３
２を、スパッタリング法や真空蒸着法で形成する。この段階での断面図を図５（Ｃ）に示
す。Next, the conductive layer 13 made of a metal material over the
2 is formed by sputtering or vacuum deposition. A cross-sectional view at this stage is illustrated in FIG.
導電層１３２の材料としては、実施の形態１に示す第１配線４０９〜第３配線４１１の材
料を適宜用いることができる。As a material of the
次に、第４フォトリソグラフィ工程を行ってレジストマスク１３１を形成し、当該レジス
トマスクを用いたエッチングにより不要な部分を除去して、ソース電極またはドレイン電
極１０５ａ、１０５ｂ、ソース領域またはドレイン領域として機能するｎ＋層１０４ａ、
１０４ｂ、及び接続電極１２０、第２端子１２２を形成する。この際のエッチング方法と
してウェットエッチングまたはドライエッチングを用いる。Next, a resist
104b, the
例えば導電層１３２としてアルミニウム層、またはアルミニウム合金層を用いる場合は、
燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチングを行うことができる。ここで
は、アンモニア過水（過酸化水素：アンモニア：水＝５：２：２）を用いたウェットエッ
チングにより、チタン層で形成される導電層１３２をエッチングして、ソース電極または
ドレイン電極１０５ａ、１０５ｂを形成する。また、酸化物半導体層１１１をエッチング
して、ｎ＋層１０４ａ、１０４ｂを形成する。このエッチング工程において、酸化物半導
体層１０９の露出領域も一部エッチングされ、酸化物半導体層１０３となる。よってｎ＋
層１０４ａ、１０４ｂの間の酸化物半導体層１０３のチャネル領域は、厚さの薄い領域と
なる。For example, when an aluminum layer or an aluminum alloy layer is used as the
Wet etching using a mixed solution of phosphoric acid, acetic acid and nitric acid can be performed. Here, the
A channel region of the
図６（Ａ）においては、ソース電極またはドレイン電極１０５ａ、１０５ｂ、ｎ＋層１０
４ａ、１０４ｂのエッチングをアンモニア過水のエッチング材によって一度に行うため、
ソース電極またはドレイン電極１０５ａ、１０５ｂ及、びｎ＋層１０４ａ、１０４ｂの端
部は一致し、連続的な構造となっている。またウェットエッチングを用いるために、エッ
チングが等方的に行われ、ソース電極またはドレイン電極１０５ａ、１０５ｂの端部はレ
ジストマスク１３１より後退している。この後、レジストマスクを除去する。以上の工程
で酸化物半導体層１０３をチャネル形成領域とする薄膜トランジスタ１７０を作製するこ
とができる。この段階での断面図を図６（Ａ）に示す。なお、この段階での上面図が図９
に相当する。後に形成される画素電極、コンタクトホール等は破線で示されている。In FIG. 6A, source or
In order to perform the etching of 4a and 104b at once with the etching agent of ammonia-water,
The end portions of the source or
It corresponds to. Pixel electrodes, contact holes, and the like that are formed later are indicated by broken lines.
さらに、露出している酸化物半導体層１０３のチャネル形成領域に、酸素ラジカル処理を
行ってもよい。酸素ラジカル処理を行うことにより薄膜トランジスタをノーマリーオフと
することができる。また、ラジカル処理を行うことにより、酸化物半導体層１０３のエッ
チングによるダメージを回復することができる。ラジカル処理はＯ２、Ｎ２Ｏ、好ましく
は酸素を含むＮ２、Ｈｅ、Ａｒ雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ
２、ＣＦ４を加えた雰囲気下で行ってもよい。なお、ラジカル処理は、無バイアスで行う
ことが好ましい。また、当該ラジカル処理により、ソース電極１０５ａ、ドレイン電極１
０５ｂ、接続電極１２０、及び第２端子１２２の端部が湾曲する。Further, oxygen radical treatment may be performed on the exposed channel formation region of the
2, CF4 and may be carried out in an atmosphere which was added. Note that the radical treatment is preferably performed without bias. Further, by the radical treatment, the
05b, the
なお、当該ラジカル処理を行わなかった場合は、図６（Ａ）に示すように、ソース電極１
０５ａ、ドレイン電極１０５ｂ、接続電極１２０、及び第２端子１２２の端部は湾曲せず
、角張っている。When the radical treatment is not performed, as shown in FIG. 6A, the
The ends of 05a, the
また、この第４フォトリソグラフィ工程において、ソース電極またはドレイン電極１０５
ａ、１０５ｂと同じ材料である第２端子１２２を端子部に残す。なお、第２端子１２２は
ソース配線（ソース電極またはドレイン電極１０５ａ、１０５ｂを含むソース配線）と電
気的に接続されている。In the fourth photolithography step, the source electrode or the drain electrode 105
The
また、端子部において、接続電極１２０は、ゲート絶縁層に形成されたコンタクトホール
を介して端子部の第１端子１２１と直接接続される。なお、ここでは図示しないが、上述
した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あるいはドレイン配
線とゲート電極が直接接続される。In the terminal portion, the
次に、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好まし
い。ここでは炉に入れ、窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理に
よりＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の原子レベルの再配列が行われる。この熱処理に
よりキャリアの移動を阻害する歪みが解放されるため、ここでの熱処理（光アニールも含
む）は重要である。なお、熱処理を行うタイミングは、第２Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単
結晶層の形成後であれば特に限定されず、後に行われる有機絶縁層の形成後に行ってもよ
い。Next, it is preferable to perform heat treatment at 200 ° C. to 600 ° C., typically 300 ° C. to 500 ° C. Here, heat treatment is performed in a furnace at 350 ° C. for 1 hour in a nitrogen atmosphere. By this heat treatment, rearrangement at the atomic level of the In—Ga—Zn—O-based non-single-crystal layer is performed. The heat treatment (including optical annealing) is important because distortion that hinders carrier movement is released by this heat treatment. Note that the timing of performing the heat treatment is not particularly limited as long as it is after the formation of the second In—Ga—Zn—O-based non-single-crystal layer, and may be performed after the formation of the organic insulating layer to be performed later.
次に、酸化物半導体層１０３を覆う有機絶縁層１０７を形成する。有機絶縁層１０７は、
実施の形態１に示す有機絶縁層４５２に列挙した材料を適宜用いて形成することができる
。Next, an organic insulating
The materials listed for the organic insulating
次に、第５フォトリソグラフィ工程を行ってレジストマスクを形成し、当該レジストマス
クを用いて有機絶縁層１０７をエッチングして、ドレイン電極１０５ｂに達するコンタク
トホール１２５を形成する。また、ここでのエッチングにより第２端子１２２に達するコ
ンタクトホール１２７、接続電極１２０に達するコンタクトホール１２６も形成する。ま
た、ここでのエッチングにより、容量部における誘電体をゲート絶縁層１０２とするため
の開口部１２４も形成する。この後、レジストマスクを除去する。この段階での断面図を
図６（Ｂ）に示す。Next, a fifth photolithography step is performed to form a resist mask, and the organic insulating
次に、有機絶縁層１０７上に、透明導電層を成膜する。透明導電層の材料としては、酸化
インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴ
Ｏと略記する）などをスパッタリング法や真空蒸着法などを用いて形成する。このような
材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残
渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金
（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。Next, a transparent conductive layer is formed over the organic insulating
(Abbreviated as “O”) or the like using a sputtering method, a vacuum deposition method, or the like. Etching treatment of such a material is performed with a hydrochloric acid based solution. However, in particular, since etching of ITO is likely to generate a residue, an indium oxide-zinc oxide alloy (In2 O3 —ZnO) may be used to improve etching processability.
次に、第６フォトリソグラフィ工程を行ってレジストマスクを形成し、当該レジストマス
クを用いたエッチングにより不要な部分を除去して画素電極１１０を形成する。Next, a sixth photolithography step is performed to form a resist mask, and unnecessary portions are removed by etching using the resist mask, so that the
また、この第６フォトリソグラフィ工程において、容量部におけるゲート絶縁層１０２及
び有機絶縁層１０７を誘電体として、容量配線１０８と画素電極１１０とで保持容量が形
成される。In the sixth photolithography step, a storage capacitor is formed by the
また、この第６フォトリソグラフィ工程において、接続電極１２０及び第２端子１２２の
上方をレジストマスクで覆い、端子部に形成された透明導電層１２８、１２９を残す。透
明導電層１２８、１２９は、ＦＰＣとの接続に用いられる電極または配線となる。第１端
子１２１と直接接続された接続電極１２０上に形成された透明導電層１２８は、ゲート配
線の入力端子として機能する接続用の端子電極となる。第２端子１２２上に形成された透
明導電層１２９は、ソース配線の入力端子として機能する接続用の端子電極である。Further, in the sixth photolithography process, the
次に、レジストマスクを除去する。この段階での断面図を図６（Ｃ）に示す。なお、この
段階での上面図が図１０に相当する。なお、レジストマスクをウェットエッチングで除去
した場合、大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行っても
よい。Next, the resist mask is removed. A cross-sectional view at this stage is illustrated in FIG. Note that a top view at this stage corresponds to FIG. Note that when the resist mask is removed by wet etching, heat treatment at 200 ° C. to 600 ° C. may be performed in an air atmosphere or a nitrogen atmosphere.
また、図１１（Ａ１）、図１１（Ａ２）は、この段階でのゲート配線端子部の上面図及び
断面図をそれぞれ図示している。図１１（Ａ１）は図１１（Ａ２）中のＣ１−Ｃ２線に沿
った断面図に相当する。図１１（Ａ１）において、有機絶縁層１０７上に形成される透明
導電層１５５は、入力端子として機能する接続用の端子電極である。また、図１１（Ａ１
）において、ゲート配線端子部では、ゲート配線と同じ材料で形成される第１端子１５１
と、ソース配線と同じ材料で形成される接続電極１５３とがゲート絶縁層１０２を介して
重なり直接接して導通させている。また、接続電極１５３及び透明導電層１５５が、有機
絶縁層１０７に設けられたコンタクトホールにおいて、直接接して導通させている。11A1 and 11A2 are a top view and a cross-sectional view of the gate wiring terminal portion at this stage, respectively. FIG. 11A1 corresponds to a cross-sectional view taken along line C1-C2 in FIG. In FIG. 11A1, the transparent
), The
And the
また、図１１（Ｂ１）、及び図１１（Ｂ２）は、ソース配線端子部の上面図及び断面図を
それぞれ図示している。また、図１１（Ｂ１）は図１１（Ｂ２）中のＤ１−Ｄ２線に沿っ
た断面図に相当する。図１１（Ｂ１）において、有機絶縁層１０７上に形成される透明導
電層１５５は、入力端子として機能する接続用の端子電極である。また、図１１（Ｂ１）
において、ソース配線端子部では、ゲート配線と同じ材料で形成される電極１５６が、ソ
ース配線と電気的に接続される第２端子１５０の下方にゲート絶縁層１０２を介して重な
る。ゲート配線と同じ材料で形成される電極１５６は、第２端子１５０とは電気的に接続
しておらず、電極１５６を第２端子１５０と異なる電位、例えばフローティング、ＧＮＤ
、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成
することができる。また、第２端子１５０は、有機絶縁層１０７に設けられたコンタクト
ホールにおいて、透明導電層１５５と直接接続している。11B1 and 11B2 are a top view and a cross-sectional view of the source wiring terminal portion, respectively. FIG. 11B1 corresponds to a cross-sectional view taken along line D1-D2 in FIG. In FIG. 11B1, a transparent
In the source wiring terminal portion, an
If set to 0V or the like, it is possible to form a capacitance for noise or a capacitance for static electricity. The
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１端子、ソース配線と同電位の第２
端子、容量配線と同電位の第３端子などが複数並べられて配置される。それぞれの端子の
数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。A plurality of gate wirings, source wirings, and capacitor wirings are provided depending on the pixel density. In the terminal portion, a first terminal having the same potential as the gate wiring and a second terminal having the same potential as the source wiring.
A plurality of terminals, third terminals having the same potential as the capacitor wiring, and the like are arranged. Any number of terminals may be provided, and the practitioner may determine the number appropriately.
こうして６回のフォトリソグラフィ工程により、６枚のフォトマスクを使用して、ボトム
ゲート型のｎチャネル型薄膜トランジスタである薄膜トランジスタ１７０を有する画素薄
膜トランジスタ部、保持容量を完成させることができる。そして、これらを個々の画素に
対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の
表示装置を作製するための一方の基板とすることができる。本明細書では、便宜上このよ
うな基板をアクティブマトリクス基板と呼ぶ。In this manner, the pixel thin film transistor portion including the
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４端子を端子部
に設ける。この第４端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するた
めの端子である。In the case of manufacturing an active matrix liquid crystal display device, a liquid crystal layer is provided between an active matrix substrate and a counter substrate provided with a counter electrode, and the active matrix substrate and the counter substrate are fixed. Note that a common electrode electrically connected to the counter electrode provided on the counter substrate is provided over the active matrix substrate, and a fourth terminal electrically connected to the common electrode is provided in the terminal portion. The fourth terminal is a terminal for setting the common electrode to a fixed potential such as GND or 0V.
また、本実施の形態は、図１０の画素構成に限定されず、図１０とは異なる上面図の例を
図１２に示す。図１２では容量配線を設けず、画素電極１１０と隣り合う画素のゲート配
線とをゲート絶縁層を介して重ねて保持容量を形成する形態であり、この場合、容量配線
及び容量配線と接続する第３端子は省略することができる。また、表示領域に凹部を設け
なくとも、容量素子を形成することができるため、平坦性が高まり、液晶の配向ムラを低
減することができる。なお、図１２において、図１２と同じ部分には同じ符号を用いて説
明する。Further, this embodiment is not limited to the pixel configuration in FIG. 10, and FIG. 12 shows an example of a top view different from FIG. In FIG. 12, the capacitor wiring is not provided, and the storage capacitor is formed by overlapping the
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、液晶表示装置の画面上に表示パターンが形成される。詳しくは
選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによ
って、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調
による光の透過と非透過が表示パターンとして観察者に認識される。In an active matrix liquid crystal display device, a display pattern is formed on a screen of a liquid crystal display device by driving pixel electrodes arranged in a matrix. Specifically, by applying a voltage between the selected pixel electrode and the counter electrode corresponding to the pixel electrode, optical modulation of the liquid crystal layer disposed between the pixel electrode and the counter electrode is performed. The observer recognizes transmission and non-transmission of light by optical modulation as a display pattern.
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。In moving image display of a liquid crystal display device, there is a problem that an afterimage is generated or a moving image is blurred because the response of the liquid crystal molecules themselves is slow. In order to improve the moving image characteristics of a liquid crystal display device, there is a so-called black insertion driving technique in which black display is performed every other frame.
また、垂直同期周波数を通常の１．５倍、好ましくは２倍以上にすることで動画特性を改
善する、所謂、倍速駆動と呼ばれる駆動技術もある。There is also a so-called double speed drive technique that improves the moving image characteristics by setting the vertical synchronization frequency to 1.5 times the normal frequency, preferably 2 times or more.
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。In addition, in order to improve the moving image characteristics of the liquid crystal display device, a surface light source is configured using a plurality of LED (light emitting diode) light sources or a plurality of EL light sources as a backlight, and each light source constituting the surface light source is independent. There is also a driving technique that performs intermittent lighting driving within one frame period. As the surface light source, three or more kinds of LEDs may be used, or white light emitting LEDs may be used. Since a plurality of LEDs can be controlled independently, the LE is matched to the optical modulation switching timing of the liquid crystal layer.
The light emission timing of D can also be synchronized. Since this driving technique can partially turn off the LED, an effect of reducing power consumption can be achieved particularly in the case of video display in which the ratio of the black display area occupying one screen is large.
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。By combining these driving techniques, the display characteristics such as the moving picture characteristics of the liquid crystal display device can be improved as compared with the related art.
本実施の形態で得られるｎチャネル型のトランジスタは、酸化物半導体層、代表的にはＩ
ｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層をチャネル形成領域に用いており、更に酸化物半導体層
に接する有機樹脂層を有するため、良好な電気特性を有するため、これらの駆動技術を組
み合わせることができる。An n-channel transistor obtained in this embodiment includes an oxide semiconductor layer, typically I
Since an n-Ga-Zn-O-based non-single-crystal layer is used for a channel formation region and an organic resin layer in contact with the oxide semiconductor layer is included, the device has favorable electrical characteristics; Can do.
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は
、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電
位、例えばＧＮＤ、０Ｖなどに設定するための第４端子が設けられる。また、発光表示装
置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従っ
て、端子部には、電源供給線と電気的に接続する第５端子を設ける。In the case of manufacturing a light-emitting display device, one electrode (also referred to as a cathode) of an organic light-emitting element is set to a low power supply potential, for example, GND, 0 V, and the like. , A fourth terminal for setting to 0V or the like is provided. In the case of manufacturing a light-emitting display device, a power supply line is provided in addition to a source wiring and a gate wiring. Accordingly, the terminal portion is provided with a fifth terminal that is electrically connected to the power supply line.
ゲート線駆動回路またはソース線駆動回路で酸化物半導体を用いた薄膜トランジスタで形
成することにより、製造コストを低減する。そして駆動回路に用いる薄膜トランジスタの
ゲート電極とソース配線、或いはドレイン配線を直接接続させることでコンタクトホール
の数を少なくし、駆動回路の占有面積を縮小化できる表示装置を提供することができる。By forming the gate line driver circuit or the source line driver circuit with a thin film transistor using an oxide semiconductor, manufacturing cost is reduced. A display device can be provided in which the number of contact holes is reduced by directly connecting a gate electrode of a thin film transistor used for a driver circuit to a source wiring or a drain wiring, and the area occupied by the driver circuit can be reduced.
従って、本実施の形態により、画質が向上した表示装置を低コストで提供することができ
る。Therefore, according to this embodiment, a display device with improved image quality can be provided at low cost.
本実施の形態は実施の形態１乃至実施の形態３と自由に組み合わせることができる。This embodiment mode can be freely combined with any of
（実施の形態５）
本実施の形態では、実施の形態４より少ないフォトマスクで作製可能な、薄膜トランジス
タを含む表示装置の作製工程について、図３１乃至図３６を用いて説明する。(Embodiment 5)
In this embodiment, a manufacturing process of a display device including a thin film transistor which can be manufactured with fewer photomasks than in Embodiment 4 will be described with reference to FIGS.
図３１（Ａ）において、基板１００全面に導電層を形成した後、第１フォトリソグラフィ
工程を行って形成したレジストマスクを用いた形成し、エッチングにより不要な部分を除
去して、配線及び電極（ゲート電極１０１を含むゲート配線、容量配線１０８、及び第１
端子１２１）を形成する。この後、レジストマスクを除去するなお、この段階での上面図
が図３３に相当する。後に形成される酸化物半導体層、ソース電極層、ドレイン電極層、
画素電極、コンタクトホールは破線で示されている。In FIG. 31A, after a conductive layer is formed over the entire surface of the
Terminal 121) is formed. Thereafter, the resist mask is removed. A top view at this stage corresponds to FIG. Oxide semiconductor layer, source electrode layer, drain electrode layer formed later,
Pixel electrodes and contact holes are indicated by broken lines.
ゲート電極１０１を含むゲート配線と容量配線１０８、端子部の第１端子１２１は、実施
の形態１に示す第１ゲート電極４０１、第２ゲート電極４０２の材料を適宜用いて形成す
る。The gate wiring including the
次に、ゲート電極１０１上にゲート絶縁層１０２を全面に形成する。ゲート絶縁層１０２
はスパッタリング法などを用い、厚さを５０〜２５０ｎｍとする。Next, a
Uses a sputtering method or the like, and has a thickness of 50 to 250 nm.
なお、酸化物半導体層を形成する前に、アルゴンガスを導入してプラズマを発生させる逆
スパッタリングを行い、ゲート絶縁層の表面に付着しているゴミを除去することが好まし
い。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン
雰囲気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気
にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。Note that before the oxide semiconductor layer is formed, it is preferable to perform reverse sputtering in which an argon gas is introduced to generate plasma to remove dust attached to the surface of the gate insulating layer. Note that nitrogen, helium, or the like may be used instead of the argon atmosphere. Alternatively, an atmosphere in which oxygen, hydrogen, N2 O, or the like is added to an argon atmosphere may be used. Alternatively, an atmosphere in which Cl2 , CF4, or the like is added to an argon atmosphere may be used.
次に、ゲート絶縁層１０２上に、第１酸化物半導体層１０９（本実施の形態では第１Ｉｎ
−Ｇａ−Ｚｎ−Ｏ系非単結晶層）を形成する。プラズマ処理後、大気に曝すことなく第１
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層を形成することは、ゲート絶縁層と第１酸化物半導体
層の界面にゴミや水分を付着させない点で有用である。ここでは、実施の形態４と同様に
、第１Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層を形成する。Next, over the
-Ga-Zn-O-based non-single-crystal layer). After plasma treatment, the first without exposure to the atmosphere
The formation of the In—Ga—Zn—O-based non-single-crystal layer is useful in that dust and moisture are not attached to the interface between the gate insulating layer and the first oxide semiconductor layer. Here, as in Embodiment 4, the first In—Ga—Zn—O-based non-single-crystal layer is formed.
次いで、大気に曝すことなく、第２酸化物半導体層１１１（本実施の形態では第２Ｉｎ−
Ｇａ−Ｚｎ−Ｏ系非単結晶層）をスパッタリング法で形成する。ここでは、Ｉｎ２Ｏ３：
Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲットを用い、形成条件は、実施の形態４と
同様に第２Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層を形成する。Next, the second oxide semiconductor layer 111 (in this embodiment, the second In− layer is not exposed to the atmosphere.
Ga—Zn—O-based non-single-crystal layer) is formed by a sputtering method. Here, In2 O3 :
A target with Ga2 O3 : ZnO = 1: 1: 1 is used, and the second In—Ga—Zn—O-based non-single-crystal layer is formed under the same formation conditions as in Embodiment Mode 4.
なお、第１Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層は、第２Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶
層の形成条件と異ならせる。Note that the first In—Ga—Zn—O-based non-single-crystal layer is different from the formation conditions of the second In—Ga—Zn—O-based non-single-crystal layer.
次に、第１酸化物半導体層１０９及び第２酸化物半導体層１１１上に、金属材料からなる
導電層１３２をスパッタリング法や真空蒸着法で形成する。ここでは、実施の形態４と同
様に形成する。この段階での上面図を図３１（Ｂ）に示す。Next, a
次に、第２フォトリソグラフィ工程を行い、レジストマスク１３３を形成する。本実施の
形態では、レジストマスク１３３を形成するために多階調（高階調）マスクを用いた露光
を行う例を示す。Next, a second photolithography process is performed to form a resist
ここで、多階調マスク５９を用いた露光について、図３７を用いて説明する。Here, exposure using the multi-tone mask 59 will be described with reference to FIG.
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行う
ことが可能なマスクであり、透過した光が複数の強度となる露光マスクである。一度の露
光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスク
を形成することが可能である。このため、多階調マスクを用いることで、露光マスクの枚
数を削減することが可能である。A multi-tone mask is a mask capable of performing three exposure levels on an exposed portion, an intermediate exposed portion, and an unexposed portion, and is an exposure mask in which transmitted light has a plurality of intensities. By a single exposure and development process, a resist mask having a plurality of (typically two kinds) of thickness regions can be formed. For this reason, the number of exposure masks can be reduced by using a multi-tone mask.
多階調マスクの代表例としては、図３７（Ａ）に示すようなグレートーンマスク５９ａ、
図３７（Ｃ）に示すようなハーフトーンマスク５９ｂがある。As a representative example of the multi-tone mask, a gray-
There is a
図３７（Ａ）に示すように、グレートーンマスク５９ａは、透光性基板６３及びその上に
形成される遮光部６４並びに回折格子６５で構成される。遮光部６４においては、光の透
過率が０％である。一方、回折格子６５はスリット、ドット、メッシュ等の光透過部の間
隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御する
ことができる。なお、回折格子６５は、周期的なスリット、ドット、メッシュ、または非
周期的なスリット、ドット、メッシュどちらも用いることができる。As shown in FIG. 37 (A), the
透光性基板６３としては、石英等の透光性基板を用いることができる。遮光部６４及び回
折格子６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することがで
きる。As the
グレートーンマスク５９ａに露光光を照射した場合、図３０（Ｂ）に示すように、遮光部
６４においては、光透過率６６は０％であり、遮光部６４及び回折格子６５が設けられて
いない領域では光透過率６６は１００％である。また、回折格子６５においては、１０〜
７０％の範囲で調整可能である。回折格子６５における光の透過率の調整は、回折格子の
スリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。When the gray-
Adjustment is possible within a range of 70%. The light transmittance of the
図３７（Ｃ）に示すように、ハーフトーンマスク５９ｂは、透光性基板６３及びその上に
形成される半透過部６７並びに遮光部６８で構成される。半透過部１６７は、ＭｏＳｉＮ
、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１
６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。As shown in FIG. 37C, the
MoSi, MoSiO, MoSiON, CrSi, or the like can be used. Shading
68 can be formed using a light-shielding material that absorbs light, such as chromium or chromium oxide.
ハーフトーンマスク５９ｂに露光光を照射した場合、図３７（Ｄ）に示すように、遮光部
６８においては、光透過率６９は０％であり、遮光部６８及び半透過部１６７が設けられ
ていない領域では光透過率６９は１００％である。また、半透過部６７においては、１０
〜７０％の範囲で調整可能である。半透過部６７に於ける光の透過率の調整は、半透過部
６７の材料により調整により可能である。When the
It can be adjusted within a range of ˜70%. The light transmittance in the
多階調マスクを用いて露光した後、現像することで、図３１（Ｃ）に示すように厚さの異
なる領域を有するレジストマスク１３３を形成することができる。By developing after exposure using a multi-tone mask, a resist
次に、レジストマスク１３３を用いて第１エッチング工程を行い、第１酸化物半導体層１
０９、第２酸化物半導体層１１１、導電層１３２をエッチングし、島状に加工する。この
結果、第１酸化物半導体層１３４、第２酸化物半導体層１３５、導電層１３６を形成する
ことができる（図３１（Ｃ）参照。）。なお、この段階での上面図が、図３４に相当する
。後に形成されるソース電極層、ドレイン電極層、画素電極、コンタクトホールは破線で
示されている。Next, a first etching step is performed using the resist
09, the second
次に、レジストマスク１３３をアッシングする。この結果、レジストマスクの面積が縮小
し、厚さが薄くなる。このとき、厚さの薄い領域のレジストマスク（ゲート電極１０１の
一部と重畳する領域）は除去され、分離されたレジストマスク１３１を形成することがで
きる（図３２（Ａ）参照。）。Next, the resist
レジストマスク１３１を用いて第１酸化物半導体層１３４、第２酸化物半導体層１３５、
導電層１３６を第２エッチング工程によりエッチングし、それぞれ酸化物半導体層１０３
、ソース領域及びドレイン領域であるｎ＋層１０４ａ、１０４ｂ、ソース電極又はドレイ
ン電極１０５ａ、１０５ｂを形成する。なお、酸化物半導体層１０３は一部のみがエッチ
ングされ、溝部（凹部）を有する酸化物半導体層となり、かつ端部においても、一部エッ
チングされ露出した形状となる。Using the resist
The
Then, n+ layers 104a and 104b which are a source region and a drain region, and source or
本実施の形態では、当該第１エッチング工程及び第２エッチング工程を、ウェットエッチ
ングを用いて行う。しかしながら、第１エッチング工程及び第２エッチング工程を行って
もよい。また、第１エッチング工程及び第２エッチング工程の一方をドライエッチングと
し、他方をウェットエッチングとしてもよい。In the present embodiment, the first etching step and the second etching step are performed using wet etching. However, the first etching step and the second etching step may be performed. One of the first etching step and the second etching step may be dry etching and the other may be wet etching.
第１酸化物半導体層１０９、第２酸化物半導体層１１１、導電層１３２を第１エッチング
工程でウェットエッチングすると、第１酸化物半導体層１０９、第２酸化物半導体層１１
１、導電層１３２は等方的にエッチングされるため、レジストマスク１３３の端部と、第
１酸化物半導体層１３４、第２酸化物半導体層１３５、導電層１３６の端部は一致せずよ
り後退し、その端部は曲率を有する形状となる。これにより、上に形成される膜の段切れ
やカバレッジ不良が防止できる。また、ウェットエッチングでは第１の酸化物半導体膜１
０９とゲート絶縁層１０２の選択比を高くとることが容易であり、ゲート絶縁層１０２の
意図しない薄膜化が防止できる。When the first
1. Since the
It is easy to increase the selection ratio between 09 and the
同様に、第１酸化物半導体層１３４、第２酸化物半導体層１３５、導電層１３６を第２エ
ッチング工程でウェットエッチングすると、第１酸化物半導体層１３４、第２酸化物半導
体層１３５、導電層１３６は等方的にエッチングされるため、レジストマスク１３１の端
部と、酸化物半導体層１０３の凹部、ｎ＋層１０４ａ、１０４ｂ、ソース電極又はドレイ
ン電極１０５ａ、１０５ｂの端部は一致せずより後退し、その端部は曲率を有する形状と
なる。この後、レジストマスク１３１を除去する。これにより、上に形成される膜の段切
れやカバレッジ不良が防止できる。また、ウェットエッチングでは導電層１３６や第２の
酸化物半導体層１３５とゲート絶縁層１０２の選択比を高くとることが容易であり、ゲー
ト絶縁層１０２の意図しない薄膜化が防止できる。Similarly, when the first
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。In addition, the etchant after the wet etching is removed by cleaning together with the etched material. The waste solution of the etching solution containing the removed material may be purified and the contained material may be reused. By recovering and reusing materials such as indium contained in the oxide semiconductor layer from the waste liquid after the etching, resources can be effectively used and costs can be reduced.
さらに、露出している酸化物半導体層１０３のチャネル形成領域に、酸素ラジカル処理を
行ってもよい。酸素ラジカル処理を行うことにより薄膜トランジスタをノーマリーオフと
することができる。また、ラジカル処理を行うことにより、酸化物半導体層１０３のエッ
チングによるダメージを回復することができる。また、当該プラズマ処理により、ソース
電極１０５ａ、ドレイン電極１０５ｂ、及び第２端子１２２の端部が湾曲する。Further, oxygen radical treatment may be performed on the exposed channel formation region of the
次に、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好まし
い。なお、熱処理を行うタイミングは、第２Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の形成後
であれば特に限定されず、例えば画素電極形成後に行ってもよい。Next, it is preferable to perform heat treatment at 200 ° C. to 600 ° C., typically 300 ° C. to 500 ° C. Note that the timing for performing the heat treatment is not particularly limited as long as it is after the formation of the second In—Ga—Zn—O-based non-single-crystal layer, and for example, the heat treatment may be performed after the pixel electrode is formed.
以上の工程により、酸化物半導体層１０３をチャネル形成領域とする薄膜トランジスタ１
７０を作製することができる。この段階での断面図を図３２（Ａ）に示した。なお、この
段階での上面図が図３５に相当する。後に形成される画素電極、コンタクトホールは破線
で示されている。Through the above process, the
70 can be made. A cross-sectional view at this stage is illustrated in FIG. Note that a top view at this stage corresponds to FIG. Pixel electrodes and contact holes to be formed later are indicated by broken lines.
また、第２エッチング工程において、酸化物半導体層１０３と同じ材料である端子層１３
９、ｎ＋層１０４ａ、１０４ｂと同じ材料である端子層１４０、ソース電極又はドレイン
電極１０５ａ、１０５ｂと同じ材料である第２端子１２２を端子部に残す。なお、第２端
子１２２はソース配線（ソース電極又はドレイン電極１０５ａ、１０５ｂを含むソース配
線）と電気的に接続されている。In the second etching step, the terminal layer 13 which is the same material as the
9. The
多階調マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジストマ
スクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低コスト
化が図れる。When a resist mask having a plurality of (typically two kinds) of thickness regions formed using a multi-tone mask is used, the number of resist masks can be reduced, so that the process can be simplified and costs can be reduced.
次に、酸化物半導体層１０３を覆う有機絶縁層１０７を形成する。有機絶縁層１０７は、
実施の形態１に示す有機絶縁層４５２に列挙した材料を適宜用いて形成することができる
。Next, an organic insulating
The materials listed for the organic insulating
次に、第３フォトリソグラフィ工程を行ってレジストマスクを形成し、当該レジストマス
クを用いて有機絶縁層１０７をエッチングして、ドレイン電極１０５ｂに達するコンタク
トホール１２５を形成する。また、第２端子１２２に達するコンタクトホール１２７、第
２端子１２１に達するコンタクトホール１２６も形成する。また、ここでのエッチングに
より、容量部における誘電体をゲート絶縁層１０２とするための開口部１２４も形成する
。この後、レジストマスクを除去する。この段階での断面図を図３２（Ｂ）に示す。Next, a third photolithography step is performed to form a resist mask, and the organic insulating
次に、有機絶縁層１０７上に、実施の形態４と同様に、透明導電層を形成する。Next, a transparent conductive layer is formed on the organic insulating
次に、第４フォトリソグラフィ工程を行ってレジストマスクを形成し、当該レジストマス
クを用いたエッチングにより不要な部分を除去して画素電極１１０を形成する。Next, a fourth photolithography step is performed to form a resist mask, and unnecessary portions are removed by etching using the resist mask, so that the
また、この第４フォトリソグラフィ工程において、容量部におけるゲート絶縁層１０２及
び有機絶縁層１０７を誘電体として、容量配線１０８と画素電極１１０とで保持容量が形
成される。In the fourth photolithography process, a storage capacitor is formed by the
また、この第４フォトリソグラフィ工程において、第１端子１２１及び第２端子１２２の
上方をレジストマスクで覆い、端子部に形成された透明導電層１２８、１２９を残す。透
明導電層１２８、１２９は、ＦＰＣとの接続に用いられる電極または配線となる。第１端
子１２１と直接接続された第１端子１２１上に形成された透明導電層１２８は、ゲート配
線の入力端子として機能する接続用の端子電極となる。第２端子１２２上に形成された透
明導電層１２９は、ソース配線の入力端子として機能する接続用の端子電極である。Further, in the fourth photolithography process, the
次に、レジストマスクを除去する。この段階での断面図を図３２（Ｃ）に示す。なお、こ
の段階での上面図が図３６に相当する。なお、レジストマスクをウェットエッチングで除
去した場合、大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行って
もよい。Next, the resist mask is removed. A cross-sectional view at this stage is illustrated in FIG. Note that a top view at this stage corresponds to FIG. Note that when the resist mask is removed by wet etching, heat treatment at 200 ° C. to 600 ° C. may be performed in an air atmosphere or a nitrogen atmosphere.
こうして４回のフォトリソグラフィ工程により、４枚のフォトマスクを使用して、ボトム
ゲート型のｎチャネル型薄膜トランジスタである薄膜トランジスタ１７０を有する画素薄
膜トランジスタ部、保持容量を完成させることができる。そして、これらを個々の画素に
対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス基板
を作製することができる。In this manner, the pixel thin film transistor portion and the storage capacitor having the
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態３に適用可能な構成について、図３８を
用いて示す。(Embodiment 6)
In this embodiment mode, structures applicable to
本実施の形態では、第１薄膜トランジスタ４３０の配線４１０と、第２薄膜トランジスタ
４３１のゲート電極４０２が、接続配線４６２で接続することを特徴とする。接続配線４
６２は、有機絶縁層４５２に形成されるコンタクトホールを介して、第１薄膜トランジス
タ４３０の配線４１０と、第２薄膜トランジスタ４３１のゲート電極４０２を接続する。
このため、接続配線４６２は、実施の形態４及び実施の形態５に示す画素部において形成
される画素電極１１０と同時に形成することが可能である。また、ゲート絶縁層４０３に
コンタクトホールを形成するためのフォトリソグラフィ工程が必要でないため、フォトリ
ソグラフィ工程を１回削減することが可能である。このため、アクティブマトリクス基板
を作製する工程数を削減することが可能であるため、コスト削減が可能である。In this embodiment mode, the
62 connects the
Therefore, the
（実施の形態７）
ここでは、実施の形態１において、配線と酸化物半導体層とが接する構成の薄膜トランジ
スタを有する表示装置の例を図３０に示す。(Embodiment 7)
Here, FIG. 30 illustrates an example of a display device including a thin film transistor having a structure in which a wiring and an oxide semiconductor layer are in contact with each other in
駆動回路のインバータ回路の断面構造を図３０に示す。なお、図３０に示す第１薄膜トラ
ンジスタ４８０、第２薄膜トランジスタ４８１は、逆スタガ型薄膜トランジスタであり、
第１酸化物半導体層４０５に接して第１配線４０９、第２配線４１０が形成され、第２酸
化物半導体層４０７に接して第２配線４１０、第３配線４１１が形成されている例である
。FIG. 30 shows a cross-sectional structure of the inverter circuit of the drive circuit. Note that the first
In this example, the
第１薄膜トランジスタ４８０、第２薄膜トランジスタ４８１において、第１酸化物半導体
層４０５と、第１配線４０９、第２配線４１０との接触領域、及び第２酸化物半導体層４
０７と、第２配線４１０、第３配線４１１との接触領域はプラズマ処理によって改質され
ていることが好ましい。本実施の形態では、配線となる導電層を形成する前に、酸化物半
導体層（本実施の形態ではＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層）にアルゴン雰囲気下でプ
ラズマ処理を行う。In the first
The contact region between 07, the
プラズマ処理は、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、ア
ルゴン雰囲気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン
雰囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。In the plasma treatment, nitrogen, helium, or the like may be used instead of the argon atmosphere. Alternatively, an atmosphere in which oxygen, hydrogen, N2 O, or the like is added to an argon atmosphere may be used. Alternatively, an atmosphere in which Cl2 , CF4, or the like is added to an argon atmosphere may be used.
また、本実施の形態では、第１配線４０９、第２配線４１０、第３配線４１１にチタン層
を用いて、アンモニア過水（過酸化水素：アンモニア：水＝５：２：２）によるウェット
エッチングを行う。このエッチング工程において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層で
ある酸化物半導体層の露出領域も一部エッチングされ、第１酸化物半導体層４０５、第２
酸化物半導体層４０７となる。よって第１配線４０９と、第２配線４１０との間の第１酸
化物半導体層４０５のチャネル領域は厚さの薄い領域となる。同様に、第２配線４１０と
、第３配線４１１との間の第２酸化物半導体層４０７のチャネル領域は厚さの薄い領域と
なる。In this embodiment, wet etching is performed using ammonia overwater (hydrogen peroxide: ammonia: water = 5: 2: 2) using a titanium layer for the
The
プラズマ処理により改質された第１酸化物半導体層４０５、第２酸化物半導体層４０７に
接して導電層を形成し、第１配線４０９、第２配線４１０、第３配線４１１を形成するこ
とによって、第１酸化物半導体層４０５、第２酸化物半導体層４０７と第１配線４０９、
第２配線４１０、第３配線４１１とのコンタクト抵抗を低減することができる。By forming a conductive layer in contact with the first
Contact resistance with the
以上の工程により、信頼性の高い表示装置を作製することができる。Through the above process, a highly reliable display device can be manufactured.
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
（実施の形態８）
本実施の形態では、実施の形態２に適用可能な有機絶縁層の形状について、図３９を用い
て説明する。(Embodiment 8)
In this embodiment, the shape of an organic insulating layer applicable to
図３９に示すように、実施の形態２で作製する薄膜トランジスタ１７０のゲート絶縁層１
０２、第１配線１０５ａ、第２配線１０５ｂ、酸化物半導体層１０３上に有機絶縁層１６
１が形成され、且つ有機絶縁層１６１は第２配線１０５ｂの一部を覆わないことを特徴と
する。また、画素電極１６３は、第２配線１０５ｂ、及びゲート絶縁層１０２上に形成さ
れる。As shown in FIG. 39, the
02, the organic insulating layer 16 over the
1 and the organic insulating
また、端子部に形成された透明導電層１６５は、接続電極１２０及びゲート絶縁層１０２
上に形成される。また、端子部に形成された透明導電層１６４は、第２端子１２２及びゲ
ート絶縁層１０２上に形成される。The transparent
Formed on top. The transparent
以上により、画質が向上した表示装置を作製することができる。Through the above, a display device with improved image quality can be manufactured.
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
（実施の形態９）
本実施の形態では、表示装置の一形態である液晶表示装置の対向基板の構造について、図
４０及び図４１を用いて示す。(Embodiment 9)
In this embodiment, a structure of a counter substrate of a liquid crystal display device which is one embodiment of the display device is described with reference to FIGS.
図４０は、液晶表示装置の画素部における断面図であり、図４１は画素部の上面図である
。図４１のＡ−Ｂの断面図が図４０に相当する。40 is a cross-sectional view of the pixel portion of the liquid crystal display device, and FIG. 41 is a top view of the pixel portion. A cross-sectional view taken along line AB of FIG. 41 corresponds to FIG.
基板１００上には、薄膜トランジスタ１７０が形成される。また、薄膜トランジスタ１７
０上に有機絶縁層１０７が形成される。有機絶縁層１０７のコンタクトホールにおいて、
薄膜トランジスタ１７０の配線に接続する画素電極１１０が形成される。画素電極１１０
及び有機絶縁層１０７上には配向膜１７１が形成される。A
An organic insulating
A
An
対向基板１７２上には、薄膜トランジスタ１７０を覆う遮光層１７３が形成される。遮光
層１７３及び対向基板１７２を覆う着色層１７４が形成される。着色層１７４上に補助電
極１７６が形成される。遮光層１７３、着色層１７４、補助電極１７６を覆う対向電極１
７５が形成される。対向電極１７５上に配向膜１７７が形成される。A
75 is formed. An
図示しないが、基板１００及び対向基板１７２は、シール材で固着される。また、基板１
００と、対向基板１７２と、シール材との内側において、液晶１７８が充填される。Although not shown, the
00, the
対向電極１７５は、実施の形態４に示す画素電極１１０の材料を適宜用いて形成する。The
着色層１７４は、赤色波長範囲の光、青色波長範囲の光、及び緑色波長範囲の光、それぞ
れを優先的に透過させる絶縁層を適宜用いて形成する。着色層１７４は、カラーフィルタ
として機能する。The
補助電極１７６は、対向電極１７５の抵抗値を低減する目的で補助的に設けられた電極で
ある。このため、補助電極１７６は、対向電極１７５と接触性の高い材料であり、且つ対
向電極１７５より抵抗率の低い材料を用いて形成すればよい。代表的には、アルミニウム
、チタン、銅、タンタル、タングステン、モリブデン等の単体を用いて形成することがで
きる。また、上記金属と、スカンジウム、ニオブ、銅又はシリコンとの合金を用いて形成
することができる。The
本実施の形態では、対向電極１７５に接して、補助電極１７６が形成される。このため、
対向電極１７５の抵抗値を低減することが可能であるため、対向電極１７５の厚さを薄く
することができる。また、対向電極１７５に電位を印加するためのコモン線を基板１００
の周辺部一帯に形成せず、コモン端子部において、共通電極と補助電極１７６と導電性粒
子と接続すればよいため、液晶表示装置の狭額縁化が可能である。In this embodiment mode, the
Since the resistance value of the
The liquid crystal display device can be narrowed because the common electrode, the
（実施の形態１０）
本実施の形態では、表示装置において、同一基板上に少なくとも駆動回路の一部と、画素
部に配置する薄膜トランジスタを作製する例について以下に説明する。(Embodiment 10)
In this embodiment, an example in which at least part of a driver circuit and a thin film transistor provided in a pixel portion are formed over the same substrate in the display device will be described below.
画素部に配置する薄膜トランジスタは、実施の形態４または実施の形態５に従って形成す
る。また、実施の形態４または実施の形態５に示す薄膜トランジスタはｎチャネル型ＴＦ
Ｔであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の
一部を画素部の薄膜トランジスタと同一基板上に形成する。The thin film transistor provided in the pixel portion is formed in accordance with Embodiment 4 or Embodiment 5. The thin film transistor described in Embodiment 4 or 5 is an n-channel TF.
Since it is T, part of the driver circuit that can be formed using n-channel TFTs among the driver circuits is formed over the same substrate as the thin film transistors in the pixel portion.
アクティブマトリクス型液晶表示装置のブロック図の一例を図１４（Ａ）に示す。図１４
（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画素を複数有する画素部５
３０１と、各画素を選択する走査線駆動回路５３０２と、選択された画素へのビデオ信号
の入力を制御する信号線駆動回路５３０３とを有する。An example of a block diagram of an active matrix liquid crystal display device is shown in FIG. FIG.
The display device illustrated in FIG. 5A includes a pixel portion 5 including a plurality of pixels each including a display element over a
301, a scanning
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号
線Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路
５３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により
走査線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応し
てマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信
号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうち
いずれか一）と接続される。The pixel portion 5301 is connected to the signal line driver circuit 5303 by a plurality of signal lines S1 to Sm (not shown) arranged extending from the signal line driver circuit 5303 in the column direction. A plurality of scanning lines G1 to Gn (not shown) arranged in the direction are connected to the scanning
また、実施の形態４または実施の形態５に示す薄膜トランジスタは、ｎチャネル型ＴＦＴ
であり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図１５を用いて説明する
。The thin film transistor described in Embodiment 4 or 5 is an n-channel TFT.
A signal line driver circuit including n-channel TFTs will be described with reference to FIG.
図１５に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２−１〜５６
０２−Ｍ、第１配線５６１１、第２配線５６１２、第３配線５６１３及び配線５６２１−
１〜５６２１−Ｍを有する。スイッチ群５６０２−１〜５６０２−Ｍそれぞれは、第１薄
膜トランジスタ５６０３ａ、第２薄膜トランジスタ５６０３ｂ及び第３薄膜トランジスタ
５６０３ｃを有する。A signal line driver circuit illustrated in FIG. 15 includes a
02-M, first wiring 5611,
1-5621-M. Each of the switch groups 5602-1 to 5602 -M includes a first
ドライバＩＣ５６０１は第１配線５６１１、第２配線５６１２、第３配線５６１３及び配
線５６２１−１〜５６２１−Ｍに接続される。そして、スイッチ群５６０２−１〜５６０
２−Ｍそれぞれは、第１配線５６１１、第２配線５６１２、第３配線５６１３及びスイッ
チ群５６０２−１〜５６０２−Ｍそれぞれに対応した配線５６２１−１〜５６２１−Ｍに
接続される。そして、配線５６２１−１〜５６２１−Ｍそれぞれは、第１薄膜トランジス
タ５６０３ａ、第２薄膜トランジスタ５６０３ｂ及び第３薄膜トランジスタ５６０３ｃを
介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２１−Ｊ（配線５６２１
−１〜配線５６２１−Ｍのうちいずれか一）は、スイッチ群５６０２−Ｊが有する第１薄
膜トランジスタ５６０３ａ、第２薄膜トランジスタ５６０３ｂ及び第３薄膜トランジスタ
５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される。The
2-M is connected to wirings 5621-1 to 5621 -M corresponding to the first wiring 5611, the
-1 to any one of the wirings 5621-M are connected to the signal line Sj-1, the signal line Sj, the first
なお、第１配線５６１１、第２配線５６１２、第３配線５６１３には、それぞれ信号が入
力される。Note that signals are input to the first wiring 5611, the
なお、ドライバＩＣ５６０１は、単結晶基板上に形成されていることが望ましい。さらに
、スイッチ群５６０２−１〜５６０２−Ｍは、画素部と同一基板上に形成されていること
が望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２−１〜５６０２−
ＭとはＦＰＣなどを介して接続するとよい。Note that the
It is good to connect with M through FPC or the like.
次に、図１５に示した信号線駆動回路の動作について、図１６のタイミングチャートを参
照して説明する。なお、図１６のタイミングチャートは、ｉ行目の走査線Ｇｉが選択され
ている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間
は、第１サブ選択期間Ｔ１、第２サブ選択期間Ｔ２及び第３サブ選択期間Ｔ３に分割され
ている。さらに、図１５の信号線駆動回路は、他の行の走査線が選択されている場合でも
図１６と同様の動作をする。Next, operation of the signal line driver circuit illustrated in FIG. 15 is described with reference to a timing chart of FIG. Note that the timing chart of FIG. 16 shows the timing chart when the i-th scanning line Gi is selected. Further, the selection period of the i-th scanning line Gi is divided into a first sub-selection period T1, a second sub-selection period T2, and a third sub-selection period T3. Further, the signal line driver circuit in FIG. 15 operates in the same manner as in FIG. 16 even when a scan line in another row is selected.
なお、図１６のタイミングチャートは、Ｊ列目の配線５６２１−Ｊが第１薄膜トランジス
タ５６０３ａ、第２薄膜トランジスタ５６０３ｂ及び第３薄膜トランジスタ５６０３ｃを
介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について示して
いる。Note that in the timing chart of FIG. 16, the wiring 5621-J in the J-th column is connected to the signal line Sj-1, the signal line Sj, and the signal line Sj + 1 through the first
なお、図１６のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第
１薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２薄膜トランジ
スタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３薄膜トランジスタ５６０３ｃ
のオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１−Ｊに入力される信号５
７２１−Ｊを示している。Note that the timing chart in FIG. 16 illustrates the timing at which the i-th scanning line Gi is selected, the on / off timing 5703a of the first
ON / OFF timing 5703c and the signal 5 input to the wiring 5621-J in the J-th column
721-J is shown.
なお、配線５６２１−１〜配線５６２１−Ｍには第１サブ選択期間Ｔ１、第２サブ選択期
間Ｔ２及び第３サブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される。例え
ば、第１サブ選択期間Ｔ１において配線５６２１−Ｊに入力されるビデオ信号は信号線Ｓ
ｊ−１に入力され、第２サブ選択期間Ｔ２において配線５６２１−Ｊに入力されるビデオ
信号は信号線Ｓｊに入力され、第３サブ選択期間Ｔ３において配線５６２１−Ｊに入力さ
れるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１サブ選択期間Ｔ１、第２サ
ブ選択期間Ｔ２及び第３サブ選択期間Ｔ３において、配線５６２１−Ｊに入力されるビデ
オ信号をそれぞれＤａｔａ−ｊ−１、Ｄａｔａ−ｊ、Ｄａｔａ−ｊ＋１とする。Note that different video signals are input to the wirings 5621-1 to 5621-M in the first sub-selection period T1, the second sub-selection period T2, and the third sub-selection period T3. For example, the video signal input to the wiring 5621-J in the first sub selection period T1 is the signal line S.
A video signal input to j−1 and input to the wiring 5621-J in the second sub-selection period T2 is input to the signal line Sj, and a video signal input to the wiring 5621-J in the third sub-selection period T3 is The signal is input to the signal
図１６に示すように、第１サブ選択期間Ｔ１において第１薄膜トランジスタ５６０３ａが
オンし、第２薄膜トランジスタ５６０３ｂ及び第３薄膜トランジスタ５６０３ｃがオフす
る。このとき、配線５６２１−Ｊに入力されるＤａｔａ−ｊ−１が、第１薄膜トランジス
タ５６０３ａを介して信号線Ｓｊ−１に入力される。第２サブ選択期間Ｔ２では、第２薄
膜トランジスタ５６０３ｂがオンし、第１薄膜トランジスタ５６０３ａ及び第３薄膜トラ
ンジスタ５６０３ｃがオフする。このとき、配線５６２１−Ｊに入力されるＤａｔａ−ｊ
が、第２薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力される。第３サブ選択期
間Ｔ３では、第３薄膜トランジスタ５６０３ｃがオンし、第１薄膜トランジスタ５６０３
ａ及び第２薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１−Ｊに入力
されるＤａｔａ−ｊ＋１が、第３薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に
入力される。As shown in FIG. 16, in the first sub-selection period T1, the first
Is input to the signal line Sj through the second
a and the second
以上のことから、図１５の信号線駆動回路は、１ゲート選択期間を３つに分割することで
、１ゲート選択期間中に１つの配線５６２１＿Ｊから３つの信号線にビデオ信号を入力す
ることができる。したがって、図１５の信号線駆動回路は、ドライバＩＣ５６０１が形成
される基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３に
することができる。接続数が約１／３になることによって、図１５の信号線駆動回路は、
信頼性、歩留まりなどを向上できる。From the above, the signal line driver circuit in FIG. 15 can divide one gate selection period into three to input video signals from one wiring 5621_J to three signal lines during one gate selection period. it can. Therefore, the signal line driver circuit in FIG. 15 can reduce the number of connections between the substrate on which the
Reliability, yield, etc. can be improved.
なお、図１５のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選
択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力
することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。As shown in FIG. 15, if one gate selection period is divided into a plurality of sub-selection periods and a video signal can be input from a certain wiring to each of a plurality of signal lines in each of the plurality of sub-selection periods, The arrangement and number of thin film transistors and the driving method are not limited.
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御する
ための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分
割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つまた
は３つのサブ選択期間に分割されることが望ましい。For example, when video signals are input from one wiring to each of three or more signal lines in each of three or more sub-selection periods, a thin film transistor and a wiring for controlling the thin film transistor may be added. However, if one gate selection period is divided into four or more sub selection periods, one sub selection period is shortened. Therefore, it is desirable that one gate selection period is divided into two or three sub selection periods.
別の例として、図１７のタイミングチャートに示すように、１つの選択期間をプリチャー
ジ期間Ｔｐ、第１サブ選択期間Ｔ１、第２サブ選択期間Ｔ２、第３サブ選択期間Ｔ３に分
割してもよい。さらに、図１７のタイミングチャートは、ｉ行目の走査線Ｇｉが選択され
るタイミング、第１薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３ａ、
第２薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３薄膜トラン
ジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２１−Ｊに
入力される信号５８２１−Ｊを示している。図１７に示すように、プリチャージ期間Ｔｐ
において第１薄膜トランジスタ５６０３ａ、第２薄膜トランジスタ５６０３ｂ及び第３薄
膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１−Ｊに入力されるプリチ
ャージ電圧Ｖｐが第１薄膜トランジスタ５６０３ａ、第２薄膜トランジスタ５６０３ｂ及
び第３薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−１、信号線Ｓｊ、信号
線Ｓｊ＋１に入力される。第１サブ選択期間Ｔ１において第１薄膜トランジスタ５６０３
ａがオンし、第２薄膜トランジスタ５６０３ｂ及び第３薄膜トランジスタ５６０３ｃがオ
フする。このとき、配線５６２１−Ｊに入力されるＤａｔａ−ｊ−１が、第１薄膜トラン
ジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２サブ選択期間Ｔ２では、第
２薄膜トランジスタ５６０３ｂがオンし、第１薄膜トランジスタ５６０３ａ及び第３薄膜
トランジスタ５６０３ｃがオフする。このとき、配線５６２１−Ｊに入力されるＤａｔａ
−ｊが、第２薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力される。第３サブ選
択期間Ｔ３では、第３薄膜トランジスタ５６０３ｃがオンし、第１薄膜トランジスタ５６
０３ａ及び第２薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１−Ｊに
入力されるＤａｔａ−ｊ＋１が、第３薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋
１に入力される。As another example, as shown in the timing chart of FIG. 17, one selection period may be divided into a precharge period Tp, a first sub selection period T1, a second sub selection period T2, and a third sub selection period T3. Good. Further, the timing chart of FIG. 17 shows the timing when the i-th scanning line Gi is selected, the ON /
An on / off
, The first
a is turned on, and the second
-J is input to the signal line Sj through the second
03a and the second
1 is input.
以上のことから、図１７のタイミングチャートを適用した図１５の信号線駆動回路は、サ
ブ選択期間の前にプリチャージ期間を設けることによって、信号線をプリチャージできる
ため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１７において
、図１６と同様なものに関しては共通の符号を用いて示し、同一部分または同様な機能を
有する部分の詳細な説明は省略する。From the above, the signal line driver circuit in FIG. 15 to which the timing chart in FIG. 17 is applied can precharge the signal line by providing a precharge period before the sub selection period. Writing can be performed at high speed. Note that in FIG. 17, components similar to those in FIG. 16 are denoted by common reference numerals, and detailed description of the same portions or portions having similar functions is omitted.
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バ
ッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。A structure of the scan line driver circuit will be described. The scan line driver circuit includes a shift register and a buffer. In some cases, a level shifter may be provided. In the scan line driver circuit, a clock signal (CLK) and a start pulse signal (SP
) Is input, a selection signal is generated. The generated selection signal is buffered and amplified in the buffer and supplied to the corresponding scanning line. A gate electrode of a transistor of a pixel for one line is connected to the scanning line. Since the transistors of pixels for one line must be turned on all at once, a buffer that can flow a large current is used.
走査線駆動回路の一部に用いるシフトレジスタの一形態について図１８及び図１９を用い
て説明する。One mode of a shift register used for part of the scan line driver circuit is described with reference to FIGS.
図１８にシフトレジスタの回路構成を示す。図１８に示すシフトレジスタは、フリップフ
ロップ５７０１−１〜５７０１−ｎという複数のフリップフロップで構成される。また、
第１クロック信号、第２クロック信号、スタートパルス信号、リセット信号が入力されて
動作する。FIG. 18 shows a circuit configuration of the shift register. The shift register illustrated in FIG. 18 includes a plurality of flip-flops, flip-flops 5701-1 to 5701-n. Also,
The first clock signal, the second clock signal, the start pulse signal, and the reset signal are input to operate.
図１８のシフトレジスタの接続関係について説明する。図１８のシフトレジスタは、ｉ段
目のフリップフロップ５７０１−ｉ（フリップフロップ５７０１−１〜５７０１−ｎのう
ちいずれか一）は、図１９に示した第１配線５５０１が第７配線５７１７−ｉ−１に接続
され、図１９に示した第２配線５５０２が第７配線５７１７−ｉ＋１に接続され、図１９
に示した第３配線５５０３が第７配線５７１７−ｉに接続され、図１９に示した第６配線
５５０６が第５配線５７１５に接続される。Connection relations of the shift register in FIG. 18 are described. In the shift register of FIG. 18, the i-th flip-flop 5701-i (any one of the flip-flops 5701-1 to 5701-n) has the first wiring 5501 shown in FIG. -1 and the
The
また、図１９に示した第４配線５５０４が奇数段目のフリップフロップでは第２配線５７
１２に接続され、偶数段目のフリップフロップでは第３配線５７１３に接続され、図１９
に示した第５配線５５０５が第４配線５７１４に接続される。In addition, the
12 and is connected to the
Is connected to the
ただし、１段目のフリップフロップ５７０１−１の図１９に示す第１配線５５０１は第１
配線５７１１に接続され、ｎ段目のフリップフロップ５７０１−ｎの図１９に示す第２配
線５５０２は第６配線５７１６に接続される。However, the first wiring 5501 of the first-stage flip-flop 5701-1 shown in FIG.
The
なお、第１配線５７１１、第２配線５７１２、第３配線５７１３、第６配線５７１６を、
それぞれ第１信号線、第２信号線、第３信号線、第４信号線と呼んでもよい。さらに、第
４配線５７１４、第５配線５７１５を、それぞれ第１電源線、第２電源線と呼んでもよい
。Note that the
They may be called a first signal line, a second signal line, a third signal line, and a fourth signal line, respectively. Further, the
次に、図１８に示すフリップフロップの詳細について、図１９に示す。図１９に示すフリ
ップフロップは、第１薄膜トランジスタ５５７１、第２薄膜トランジスタ５５７２、第３
薄膜トランジスタ５５７３、第４薄膜トランジスタ５５７４、第５薄膜トランジスタ５５
７５、第６薄膜トランジスタ５５７６、第７薄膜トランジスタ５５７７及び第８薄膜トラ
ンジスタ５５７８を有する。なお、第１薄膜トランジスタ５５７１、第２薄膜トランジス
タ５５７２、第３薄膜トランジスタ５５７３、第４薄膜トランジスタ５５７４、第５薄膜
トランジスタ５５７５、第６薄膜トランジスタ５５７６、第７薄膜トランジスタ５５７７
及び第８薄膜トランジスタ５５７８は、ｎチャネル型トランジスタであり、ゲート・ソー
ス間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする
。Next, FIG. 19 shows details of the flip-flop shown in FIG. 19 includes a first
75, a sixth
The eighth
図１９において、第３薄膜トランジスタ５５７３のゲート電極は、電源線と電気的に接続
されている。また、第３薄膜トランジスタ５５７３と第４薄膜トランジスタ５５７４の接
続させた回路（図１９中鎖線５５００で囲んだ回路）は、図２（Ａ）に示す回路構成に相
当すると言える。ここでは全ての薄膜トランジスタは、エンハンスメント型のｎチャネル
型トランジスタとする例を示すが、特に限定されず、例えば、第３薄膜トランジスタ５５
７３は、デプレッション型のｎチャネル型トランジスタを用いても駆動回路を駆動させる
こともできる。In FIG. 19, the gate electrode of the third
No. 73 can drive the drive circuit even if a depletion type n-channel transistor is used.
次に、図１９に示すフリップフロップの接続構成について、以下に示す。Next, a connection structure of the flip-flop illustrated in FIG. 19 is described below.
第１薄膜トランジスタ５５７１の第１電極（ソース電極またはドレイン電極の一方）が第
４配線５５０４に接続され、第１薄膜トランジスタ５５７１の第２電極（ソース電極また
はドレイン電極の他方）が第３配線５５０３に接続される。A first electrode (one of a source electrode and a drain electrode) of the first
第２薄膜トランジスタ５５７２の第１電極が第６配線５５０６に接続され、第２薄膜トラ
ンジスタ５５７２の第２電極が第３配線５５０３に接続される。A first electrode of the second
第３薄膜トランジスタ５５７３の第１電極が第５配線５５０５に接続され、第３薄膜トラ
ンジスタ５５７３の第２電極が第２薄膜トランジスタ５５７２のゲート電極に接続され、
第３薄膜トランジスタ５５７３のゲート電極が第５配線５５０５に接続される。The first electrode of the third
A gate electrode of the third
第４薄膜トランジスタ５５７４の第１電極が第６配線５５０６に接続され、第４薄膜トラ
ンジスタ５５７４の第２電極が第２薄膜トランジスタ５５７２のゲート電極に接続され、
第４薄膜トランジスタ５５７４のゲート電極が第１薄膜トランジスタ５５７１のゲート電
極に接続される。The first electrode of the fourth
The gate electrode of the fourth
第５薄膜トランジスタ５５７５の第１電極が第５配線５５０５に接続され、第５薄膜トラ
ンジスタ５５７５の第２電極が第１薄膜トランジスタ５５７１のゲート電極に接続され、
第５薄膜トランジスタ５５７５のゲート電極が第１配線５５０１に接続される。The first electrode of the fifth
A gate electrode of the fifth
第６薄膜トランジスタ５５７６の第１電極が第６配線５５０６に接続され、第６薄膜トラ
ンジスタ５５７６の第２電極が第１薄膜トランジスタ５５７１のゲート電極に接続され、
第６薄膜トランジスタ５５７６のゲート電極が第２薄膜トランジスタ５５７２のゲート電
極に接続される。The first electrode of the sixth
The gate electrode of the sixth
第７薄膜トランジスタ５５７７の第１電極が第６配線５５０６に接続され、第７薄膜トラ
ンジスタ５５７７の第２電極が第１薄膜トランジスタ５５７１のゲート電極に接続され、
第７薄膜トランジスタ５５７７のゲート電極が第２配線５５０２に接続される。第８薄膜
トランジスタ５５７８の第１電極が第６配線５５０６に接続され、第８薄膜トランジスタ
５５７８の第２電極が第２薄膜トランジスタ５５７２のゲート電極に接続され、第８薄膜
トランジスタ５５７８のゲート電極が第１配線５５０１に接続される。The first electrode of the seventh
A gate electrode of the seventh
なお、第１薄膜トランジスタ５５７１のゲート電極、第４薄膜トランジスタ５５７４のゲ
ート電極、第５薄膜トランジスタ５５７５の第２電極、第６薄膜トランジスタ５５７６の
第２電極及び第７薄膜トランジスタ５５７７の第２電極の接続箇所をノード５５４３とす
る。さらに、第２薄膜トランジスタ５５７２のゲート電極、第３薄膜トランジスタ５５７
３の第２電極、第４薄膜トランジスタ５５７４の第２電極、第６薄膜トランジスタ５５７
６のゲート電極及び第８薄膜トランジスタ５５７８の第２電極の接続箇所をノード５５４
４とする。Note that a connection position of the gate electrode of the first
3 second electrode, the second electrode of the fourth
6 is connected to the second electrode of the eighth
4.
なお、第１配線５５０１、第２配線５５０２、第３配線５５０３及び第４配線５５０４を
、それぞれ第１信号線、第２信号線、第３信号線、第４信号線と呼んでもよい。さらに、
第５配線５５０５を第１電源線、第６配線５５０６を第２電源線と呼んでもよい。Note that the first wiring 5501, the
The
また、信号線駆動回路及び走査線駆動回路を実施の形態４に示すｎチャネル型ＴＦＴのみ
で作製することも可能である。実施の形態４に示すｎチャネル型ＴＦＴはトランジスタの
電界効果移動度が大きいため、駆動回路の駆動周波数を高くすることが可能となる。また
、実施の形態４に示すｎチャネル型ＴＦＴはＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層であるソ
ース領域またはドレイン領域により寄生容量が低減されるため、周波数特性（ｆ特性と呼
ばれる）が高い。例えば、実施の形態４に示すｎチャネル型ＴＦＴを用いた走査線駆動回
路は、高速に動作させることができるため、フレーム周波数を高くすること、または、黒
画面挿入を実現することなども実現することができる。In addition, the signal line driver circuit and the scan line driver circuit can be manufactured using only the n-channel TFT described in Embodiment Mode 4. Since the n-channel TFT described in Embodiment 4 has high field effect mobility of the transistor, the driving frequency of the driver circuit can be increased. In addition, the n-channel TFT described in Embodiment 4 has frequency characteristics (referred to as f characteristics) because parasitic capacitance is reduced by a source region or a drain region which is an In—Ga—Zn—O-based non-single-crystal layer. high. For example, the scan line driver circuit using n-channel TFTs described in Embodiment Mode 4 can be operated at high speed, so that the frame frequency is increased or black screen insertion is realized. be able to.
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができ
る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動
回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配
置することにより、フレーム周波数を高くすることを実現することができる。また、複数
の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利であ
る。Further, a higher frame frequency can be realized by increasing the channel width of the transistor in the scan line driver circuit or disposing a plurality of scan line driver circuits. When a plurality of scanning line driving circuits are arranged, a scanning line driving circuit for driving even-numbered scanning lines is arranged on one side, and a scanning line driving circuit for driving odd-numbered scanning lines is arranged on the opposite side. By arranging them in this manner, it is possible to increase the frame frequency. In addition, when a plurality of scanning line driving circuits outputs signals to the same scanning line, it is advantageous for increasing the size of the display device.
また、アクティブマトリクス型発光表示装置を作製する場合、少なくとも一つの画素に複
数の薄膜トランジスタを配置するため、走査線駆動回路を複数配置することが好ましい。
アクティブマトリクス型発光表示装置のブロック図の一例を図１４（Ｂ）に示す。In the case of manufacturing an active matrix light-emitting display device, it is preferable to dispose a plurality of scan line driver circuits in order to dispose a plurality of thin film transistors in at least one pixel.
An example of a block diagram of an active matrix light-emitting display device is illustrated in FIG.
図１４（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有す
る画素部５４０１と、各画素を選択する第１走査線駆動回路５４０２及び第２走査線駆動
回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４０
３とを有する。A light-emitting display device illustrated in FIG. 14B includes a pixel portion 5401 having a plurality of pixels each provided with a display element over a
3.
図１４（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場
合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態と
なる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面
積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆
動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光す
る期間を制御することによって、階調表示を行う駆動法である。In the case where a video signal input to the pixel of the light-emitting display device illustrated in FIG. 14B is in a digital format, the pixel is turned on or off by switching on and off of the transistor. Therefore, gradation display can be performed using the area gradation method or the time gradation method. The area gradation method is a driving method in which gradation display is performed by dividing one pixel into a plurality of subpixels and independently driving each subpixel based on a video signal. The time gray scale method is a driving method for performing gray scale display by controlling a period during which a pixel emits light.
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適
している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。Since a light emitting element has a higher response speed than a liquid crystal element or the like, it is more suitable for a time gray scale method than a liquid crystal element. Specifically, when displaying by the time gray scale method, one frame period is divided into a plurality of subframe periods. Then, in accordance with the video signal, the light emitting element of the pixel is turned on or off in each subframe period. By dividing into multiple subframe periods,
The total length of a period during which a pixel actually emits light during one frame period can be controlled by a video signal, so that gradation can be displayed.
なお、図１４（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴ
を配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１走査線に入力され
る信号を第１の走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート
配線である第２走査線に入力される信号を第２走査線駆動回路５４０４で生成している例
を示しているが、第１走査線に入力される信号と、第２走査線に入力される信号とを、共
に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画素が有す
るスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに用いられ
る走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に入力さ
れる信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動回路で
生成しても良い。Note that in the light-emitting display device illustrated in FIG. 14B, two switching TFTs are included in one pixel.
, The first scanning
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することが
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる
。また、信号線駆動回路及び走査線駆動回路を実施の形態４乃至実施の形態６に示すｎチ
ャネル型ＴＦＴのみで作製することも可能である。In the light-emitting display device, part of a driver circuit that can include n-channel TFTs among driver circuits can be formed over the same substrate as the thin film transistor in the pixel portion. In addition, the signal line driver circuit and the scan line driver circuit can be manufactured using only the n-channel TFTs described in Embodiments 4 to 6.
図４２は、表示装置を構成する、信号入力端子、走査線、信号線、非線形素子を含む保護
回路及び画素部の位置関係を説明する図である。絶縁表面を有する基板３２０上には走査
線３２３と信号線３２４が交差して配置され、画素部３２７が構成されている。なお、画
素部３２７は、図１４に示す画素部５３０１と画素部５４０１に相当する。FIG. 42 is a diagram illustrating the positional relationship between a signal input terminal, a scan line, a signal line, a protection circuit including a nonlinear element, and a pixel portion included in a display device. A
画素部３２７は複数の画素３２８がマトリクス状に配列して構成されている。画素３２８
は、走査線３２３と信号線３２４に接続する画素ＴＦＴ３２９、保持容量部３３０、画素
電極３３１を含んで構成されている。The
Includes a
ここで示す画素構成において、保持容量部３３０では、一方の電極と画素ＴＦＴ３２９が
接続され、他方の電極と容量線３３２が接続される場合を示している。また、画素電極３
３１は表示素子（液晶素子、発光素子、コントラスト媒体（電子インク）等）を駆動する
一方の電極を構成する。これらの表示素子の他方の電極はコモン端子３３３に接続されて
いる。In the pixel configuration shown here, in the
31 constitutes one electrode for driving a display element (liquid crystal element, light emitting element, contrast medium (electronic ink), etc.). The other electrode of these display elements is connected to the
保護回路は、画素部３２７と、信号線入力端子３２２との間に配設されている。また、走
査線駆動回路と、画素部３２７の間に配設されている。本実施の形態では、複数の保護回
路を配設して、走査線３２３、信号線３２４及び容量バス線３３７に静電気等によりサー
ジ電圧が印加され、画素ＴＦＴ３２９等が破壊されないように構成されている。そのため
、保護回路にはサージ電圧が印加されたときに、コモン配線に電荷を逃がすように構成さ
れている。The protection circuit is provided between the
本実施の形態では、走査線３２３側に保護回路３３４、信号線３２４側に保護回路３３５
、容量バス線３３７に保護回路３３６を配設する例を示している。ただし、保護回路の配
設位置はこれに限定されない。また、走査線駆動回路をＩＣ等の半導体装置で実装しない
場合は、走査線３２３側に保護回路３３４を設けなくとも良い。In this embodiment mode, the
In this example, a
これらの回路の各々に、実施の形態１乃至実施の形態３に示した薄膜トランジスタを用い
ることができる。The thin film transistor described in any of
ここで、コモン端子３３３の構造について、図４５を用いて示す。Here, the structure of the
図４５（Ａ）は、コモン端子部の断面図であり、図４５（Ｂ）に示す上面図のＤ１−Ｄ２
に相当する。FIG. 45A is a cross-sectional view of the common terminal portion, and D1-D2 of the top view shown in FIG.
It corresponds to.
共通電位線４９１は、ゲート絶縁層４０３上に設けられ、図１に示す第１配線４０９乃至
第３配線４１１と同じ材料及び同じ工程で作製される。The common
また、共通電位線４９１は、有機絶縁層４５２で覆われ、有機絶縁層４５２は、共通電位
線４９１と重なる位置に複数の開口部を有している。この開口部は、第１配線４０９乃至
第３配線４１１のいずれかと、画素電極１１０とを接続するコンタクトホールと同じ工程
で作製される。Further, the common
また、共通電極４９２は、有機絶縁層４５２上に設けられ、接続配線４５３や、画素部の
画素電極と同じ材料及び同じ工程で作製される。The
なお、共通電極４９２は、シール材に含まれる導電性粒子と接触する電極であり、第２基
板の対向電極と電気的に接続が行われる。Note that the
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と
電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ
読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利
点を有している。The driving circuit described above is not limited to a liquid crystal display device or a light-emitting display device, and may be used for electronic paper that drives electronic ink using an element that is electrically connected to a switching element.
Electronic paper is also called an electrophoretic display device (electrophoretic display), and has the same readability as paper, low power consumption compared to other display devices, and the advantage of being thin and light. ing.
以上により、画質が向上した表示装置を作製することができる。Through the above, a display device with improved image quality can be manufactured.
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
（実施の形態１１）
上記実施の形態に示す薄膜トランジスタを画素部、さらには駆動回路に用いて表示装置を
作製することができる。また、上記実施の形態に示す薄膜トランジスタを駆動回路の一部
または全体に用い、画素部と同じ基板上に一体形成し、システムオンパネルを形成するこ
とができる。(Embodiment 11)
A display device can be manufactured using the thin film transistor described in the above embodiment in a pixel portion and further in a driver circuit. In addition, the thin film transistor described in any of the above embodiments can be used for part or all of the driver circuit and formed over the same substrate as the pixel portion, whereby a system-on-panel can be formed.
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も適用することができる。The display device includes a display element. As the display element, a liquid crystal element (also referred to as a liquid crystal display element) or a light-emitting element (also referred to as a light-emitting display element) can be used. A light-emitting element includes an element whose luminance is controlled by current or voltage, specifically, an inorganic EL (Electr EL).
o Luminescence), organic EL, and the like. In addition, a display medium whose contrast is changed by an electric effect, such as electronic ink, can be used.
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的に
は、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電層
を形成した後であって、エッチングして画素電極を形成する前の状態であっても良いし、
あらゆる形態があてはまる。The display device includes a panel in which the display element is sealed, and a module in which an IC including a controller is mounted on the panel. Further, in the process of manufacturing the display device, the element substrate which corresponds to one embodiment before the display element is completed is provided with a means for supplying current to the display element in each of the plurality of pixels. Specifically, the element substrate may be in a state in which only the pixel electrode of the display element is formed, or after the formation of the conductive layer to be the pixel electrode and before the pixel electrode is formed by etching. It may be in the state of
All forms apply.
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。Note that a display device in this specification means an image display device, a display device, or a light source (including a lighting device). Also, a connector such as an FPC (Flexible pr
integrated circuit) or TAB (Tape Automated Bon)
ding) tape or TCP (Tape Carrier Package) attached module, TAB tape or TCP is provided with a printed wiring board, or a display element is an IC (integrated circuit) by COG (Chip On Glass) method. All directly mounted modules are included in the display device.
本実施の形態では、液晶表示パネルの外観及び断面について、図２２を用いて説明する。
図２２は、第１基板４００１上に形成された実施の形態４で示したＩｎ−Ｇａ−Ｚｎ−Ｏ
系非単結晶層を酸化物半導体層として含む信頼性の高い薄膜トランジスタ４０１０、４０
１１、及び液晶素子４０１３を、第２基板４００６との間にシール材４００５によって封
止した、パネルの上面図であり、図２２（Ｂ）は、図２２（Ａ１）（Ａ２）のＭ−Ｎにお
ける断面図に相当する。In this embodiment, the appearance and a cross section of a liquid crystal display panel will be described with reference to FIGS.
FIG. 22 shows an In—Ga—Zn—O structure formed over the
Highly reliable
11 and the
第１基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むよ
うにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路
４００４の上に第２基板４００６が設けられている。よって画素部４００２と、走査線駆
動回路４００４とは、第１基板４００１とシール材４００５と第２基板４００６とによっ
て、液晶層４００８と共に封止されている。また第１基板４００１上のシール材４００５
によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体層ま
たは多結晶半導体層で形成された信号線駆動回路４００３が実装されている。A
A signal
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２２（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２２（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。Note that a connection method of a separately formed drive circuit is not particularly limited, and a COG method,
A wire bonding method, a TAB method, or the like can be used. FIG. 22 (A1)
Is an example of mounting the signal
In this example, the signal
また第１基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄
膜トランジスタを複数有しており、図２２（Ｂ）では、画素部４００２に含まれる薄膜ト
ランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１と
を例示している。薄膜トランジスタ４０１０、４０１１上には有機絶縁層４０２１が設け
られている。In addition, the
薄膜トランジスタ４０１０、４０１１は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層を酸化物半
導体層として含む信頼性の高い実施の形態４に示す薄膜トランジスタを適用することがで
きる。また実施の形態５に示す薄膜トランジスタを適用してもよい。本実施の形態におい
て、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。As the
また、液晶素子４０１３が有する画素電極４０３０は、薄膜トランジスタ４０１０と電気
的に接続されている。そして液晶素子４０１３の対向電極４０３１は第２基板４００６上
に形成されている。画素電極４０３０と対向電極４０３１と液晶層４００８とが重なって
いる部分が、液晶素子４０１３に相当する。なお、画素電極４０３０、対向電極４０３１
はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２
、４０３３を介して液晶層４００８を挟持している。In addition, the
Are provided with insulating
, 4033 is interposed between the liquid crystal layers 4008.
なお、第１基板４００１、第２基板４００６としては、ガラス、金属（代表的にはステン
レス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、Ｆ
ＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（
ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルム
を用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィ
ルムで挟んだ構造のシートを用いることもできる。Note that as the
RP (Fiberglass-Reinforced Plastics) board, PVF (
Polyvinyl fluoride) film, polyester film or acrylic resin film can be used. A sheet having a structure in which an aluminum foil is sandwiched between PVF films or polyester films can also be used.
また４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設
けられている。なお球状のスペーサを用いていても良い。また、対向電極４０３１は、薄
膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共
通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極４０３１と共
通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含
有させる。
It is provided to control the distance (cell gap) between the
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜
１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さ
い。Alternatively, a liquid crystal exhibiting a blue phase for which an alignment film is unnecessary may be used. The blue phase is one of the liquid crystal phases. When the temperature of the cholesteric liquid crystal is increased, the blue phase appears immediately before the transition from the cholesteric phase to the isotropic phase. Since the blue phase appears only in a narrow temperature range, a liquid crystal composition mixed with 5% by weight or more of a chiral agent is used for the
Since it is as short as 100 μs and is optically isotropic, alignment treatment is not required and viewing angle dependency is small.
なお本実施の形態は透過型液晶表示装置の例であるが、本実施の形態は反射型液晶表示装
置でも半透過型液晶表示装置でも適用できる。Note that although this embodiment is an example of a transmissive liquid crystal display device, this embodiment can be applied to a reflective liquid crystal display device or a transflective liquid crystal display device.
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層、表示素子に用いる電極という順に設けるが、偏光板は基板の内側に設けてもよい
。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材
料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能す
る遮光層を設けてもよい。In the liquid crystal display device of this embodiment, a polarizing plate is provided on the outer side (viewing side) of the substrate, a colored layer is provided on the inner side, and an electrode used for the display element. The polarizing plate may be provided on the inner side of the substrate. Good. In addition, the stacked structure of the polarizing plate and the colored layer is not limited to this embodiment mode, and may be set as appropriate depending on the material and manufacturing process conditions of the polarizing plate and the colored layer. Further, a light shielding layer functioning as a black matrix may be provided.
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トラン
ジスタの信頼性を向上させるため、上記実施の形態で得られた薄膜トランジスタを有機絶
縁層４０２１で覆う構成となっている。In this embodiment mode, the thin film transistor obtained in the above embodiment mode is covered with the organic insulating
また、平坦性を有する有機絶縁層４０２１を形成する。有機絶縁層４０２１としては、実
施の形態１に示す有機絶縁層４５２に示した材料を適宜用いることができる。In addition, an organic insulating
画素電極４０３０、対向電極４０３１は、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができ
る。The
また、画素電極４０３０、対向電極４０３１として、導電性高分子（導電性ポリマーとも
いう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成し
た画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７
０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が
０．１Ω・ｃｍ以下であることが好ましい。The
It is preferably 0% or more. Moreover, it is preferable that the resistivity of the conductive polymer contained in the conductive composition is 0.1 Ω · cm or less.
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。As the conductive polymer, a so-called π-electron conjugated conductive polymer can be used. For example, polyaniline or a derivative thereof, polypyrrole or a derivative thereof, polythiophene or a derivative thereof, or a copolymer of two or more kinds thereof can be given.
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。In addition, a separately formed signal
Various signals and potentials applied to 002 are supplied from the
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極４０３
０と同じ導電層から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１
１のソース電極及びドレイン電極と同じ導電層で形成されている。In this embodiment, the
The
It is formed of the same conductive layer as the one source electrode and drain electrode.
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電層４０１９を介し
て電気的に接続されている。The
また図２２においては、信号線駆動回路４００３を別途形成し、第１基板４００１に実装
している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を
別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみ
を別途形成して実装しても良い。FIG. 22 illustrates an example in which the signal
図２３は、上記実施の形態を適用して作製されるＴＦＴ基板２６００を用いて表示装置と
して液晶表示モジュールを構成する一例を示している。FIG. 23 shows an example in which a liquid crystal display module is formed as a display device using a
図２３は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。FIG. 23 illustrates an example of a liquid crystal display module, in which a
Is necessary for color display. In the case of the RGB method, a colored layer corresponding to each color of red, green, and blue is provided corresponding to each pixel. A
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどの液晶を用いることができる。The liquid crystal display module has TN (Twisted Nematic) mode, IPS (I
n-Plane-Switching) mode, FFS (Fringe Field S)
switching) mode, MVA (Multi-domain Vertical A)
license) mode, PVA (Patterned Vertical Align)
nment) mode, ASM (Axial Symmetrical aligned)
Micro-cell mode, OCB (Optical Compensated B)
irefringence mode, FLC (Ferroelectric Liquid)
d Crystal) mode, AFLC (Antiferroelectric Liq)
Liquid crystal such as uid crystal mode can be used.
以上により、信頼性の高い液晶表示パネルを作製することができる。Through the above, a highly reliable liquid crystal display panel can be manufactured.
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
（実施の形態１２）
本実施の形態では、表示装置の一形態として電子ペーパーの例を示す。(Embodiment 12)
In this embodiment, an example of electronic paper is described as an embodiment of a display device.
図１３は、上記実施の形態を適用した表示装置の例としてアクティブマトリクス型の電子
ペーパーを示す。表示装置に用いられる薄膜トランジスタ５８１としては、上記実施の形
態で示す薄膜トランジスタと同様に作製でき、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層を酸化
物半導体層として含む信頼性の高い薄膜トランジスタである。FIG. 13 illustrates active matrix electronic paper as an example of a display device to which the above embodiment is applied. The
図１３に示す電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツ
イストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極で
ある第１電極及び第２電極の間に配置し、第１電極及び第２電極に電位差を生じさせての
球形粒子の向きを制御することにより、表示を行う方法である。The electronic paper illustrated in FIG. 13 is an example of a display device using a twisting ball display system. In the twisting ball display system, spherical particles that are painted in white and black are arranged between the first electrode and the second electrode, which are electrodes used for the display element, and a potential difference is generated between the first electrode and the second electrode. This is a method of displaying by controlling the direction of all spherical particles.
第１の基板５８０上の薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタで
あり、ソース電極またはドレイン電極によって第１電極５８７と、絶縁層５８３、５８４
、５８５に形成する開口で接しており電気的に接続している。第１基板５８０上に形成さ
れた第１電極５８７と、第２基板５９６上に形成された第２電極５８８との間には黒色領
域５９０ａ及び白色領域５９０ｂと、黒色領域５９０ａ及び白色領域５９０ｂの周りを液
体で満たすキャビティ５９４とを有する球形粒子５８９が設けられている。また、球形粒
子５８９の周囲は樹脂等の充填材５９５で充填されている（図１３参照。）。本実施の形
態においては、第１電極５８７が画素電極に相当し、第２電極５８８が共通電極に相当す
る。第２電極５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と
電気的に接続される。実施の形態１乃至３に示すいずれか一の共通接続部を用いて、一対
の基板間に配置される導電性粒子を介して第２電極５８８と共通電位線とを電気的に接続
することができる。The
585, which are in contact with each other through openings formed therein, and are electrically connected. Between the
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。電気泳動素
子としては、透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入
した直径１０μｍ〜２００μｍ程度のマイクロカプセルとを有する。第１電極と第２電極
との間に設けられるマイクロカプセルは、第１電極と第２電極によって、電場が与えられ
ると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができ
る。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよ
ばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライト
は不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能であ
る。また、表示部に電源が供給されない場合であっても、一度表示した像を保持すること
が可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、または表示
装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存し
ておくことが可能となる。Further, instead of the twisting ball, an electrophoretic element can be used. The electrophoretic element includes a transparent liquid and microcapsules having a diameter of about 10 μm to 200 μm in which positively charged white fine particles and negatively charged black fine particles are enclosed. The microcapsule provided between the first electrode and the second electrode, when an electric field is applied by the first electrode and the second electrode, the white fine particles and the black fine particles move in opposite directions, and white or black Can be displayed. A display element using this principle is an electrophoretic display element, and is generally called electronic paper. Since the electrophoretic display element has higher reflectance than the liquid crystal display element, an auxiliary light is unnecessary, power consumption is small, and the display portion can be recognized even in a dim place. Further, even when power is not supplied to the display portion, an image once displayed can be held; therefore, a semiconductor device with a display function from a radio wave source (simply a display device or a semiconductor having a display device) Even when the device is also moved away, the displayed image can be stored.
以上により、表示装置として信頼性の高い電子ペーパーを作製することができる。Through the above, highly reliable electronic paper as a display device can be manufactured.
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
（実施の形態１３）
本実施の形態では、表示装置の一形態として発光表示装置の例を示す。表示装置の有する
表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す
。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無
機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素
子と呼ばれている。(Embodiment 13)
In this embodiment, an example of a light-emitting display device is described as an embodiment of a display device. As a display element included in the display device, a light-emitting element utilizing electroluminescence is used here. A light-emitting element using electroluminescence is distinguished depending on whether the light-emitting material is an organic compound or an inorganic compound. Generally, the former is called an organic EL element and the latter is called an inorganic EL element.
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。In the organic EL element, by applying a voltage to the light emitting element, electrons and holes are respectively injected from the pair of electrodes into the layer containing the light emitting organic compound, and a current flows. Then, these carriers (electrons and holes) recombine, whereby the light-emitting organic compound forms an excited state, and emits light when the excited state returns to the ground state. Due to such a mechanism, such a light-emitting element is referred to as a current-excitation light-emitting element.
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。Inorganic EL elements are classified into a dispersion-type inorganic EL element and a thin-film inorganic EL element depending on the element structure. The dispersion-type inorganic EL element has a light-emitting layer in which particles of a light-emitting material are dispersed in a binder, and the light emission mechanism is donor-acceptor recombination light emission using a donor level and an acceptor level. The thin-film inorganic EL element has a light emitting layer sandwiched between dielectric layers,
Furthermore, it has a structure in which it is sandwiched between electrodes, and the light emission mechanism is localized light emission that utilizes inner-shell electron transition of metal ions. Note that description is made here using an organic EL element as a light-emitting element.
図２０は、表示装置のうち、発光表示装置の例として、デジタル時間階調駆動を適用可能
な画素構成の一例を示す図である。FIG. 20 is a diagram illustrating an example of a pixel configuration to which digital time grayscale driving can be applied as an example of a light-emitting display device among display devices.
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は、一つの画素に、酸化物半導体層（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層）をチャネル形
成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる形態を示す。A structure and operation of a pixel to which digital time gray scale driving can be applied will be described. Here, a mode is shown in which two n-channel transistors each using an oxide semiconductor layer (In—Ga—Zn—O-based non-single-crystal layer) for a channel formation region are used for one pixel.
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。The
A light-emitting
In 01, the gate is connected to the
駆動用トランジスタ６４０２は、ゲートが容量素子６４０３を介して電源線６４０７に接
続され、第１電極（ソース電極及びドレイン電極の一方）が電源線６４０７に接続され、
第２電極（ソース電極及びドレイン電極の他方）が発光素子６４０４の第１電極（画素電
極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共
通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。The driving
The second electrode (the other of the source electrode and the drain electrode) is connected to the first electrode (pixel electrode) of the
なお、発光素子６４０４の第２電極（共通電極６４０８）には、低電源電位が設定されて
いる。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして、低
電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなど
が設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に
印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源
電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるように
それぞれの電位を設定する。Note that a low power supply potential is set for the second electrode (the common electrode 6408) of the light-emitting
なお、容量素子６４０３は、駆動用トランジスタ６４０２のゲート容量を代用して省略す
ることも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領
域とゲート電極との間で容量が形成されていてもよい。Note that the
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
電源線電圧及び駆動用トランジスタ６４０２のＶｔｈの総和以上の電圧をかける。Here, in the case of the voltage input voltage driving method, the gate of the driving
A video signal is input so that the driving
Since the driving
A voltage higher than the sum of the power line voltage and the Vth of the driving
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図２０と同じ画素構成を用いることができる。In addition, when analog grayscale driving is performed instead of digital time grayscale driving, the same pixel configuration as that in FIG. 20 can be used by changing signal input.
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに、発光素子６４０
４の順方向電圧及び駆動用トランジスタ６４０２のＶｔｈの総和以上の電圧をかける。発
光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくと
も順方向しきい値電圧よりも大きい。なお、駆動用トランジスタ６４０２が飽和領域で動
作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる
。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、
駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとする
ことで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うこ
とができる。In the case of performing analog grayscale driving, the light emitting element 640 is connected to the gate of the driving
A voltage equal to or greater than the sum of the forward voltage of 4 and the Vth of the driving
The gate potential of the driving
なお、図２０に示す画素構成は、これに限定されない。例えば、図２０に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。Note that the pixel structure illustrated in FIG. 20 is not limited thereto. For example, a switch, a resistor, a capacitor, a transistor, a logic circuit, or the like may be newly added to the pixel illustrated in FIG.
次に、発光素子の構成について、図２１を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図２１の表示装置に用いられ
る駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、上記実施の形態で示す薄
膜トランジスタと同様に作製でき、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層を酸化物半導体層
として含む信頼性の高い薄膜トランジスタである。Next, the structure of the light-emitting element will be described with reference to FIG. Here, the driving TFT is n
Taking the case of a mold as an example, the cross-sectional structure of a pixel will be described.
発光素子は、発光を取り出すために少なくとも陽極または陰極が透明であればよい。そし
て、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り
出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側
の面から発光を取り出す両面射出構造の発光素子があり、本実施の形態の画素構成はどの
射出構造の発光素子にも適用することができる。The light emitting element only needs to have at least an anode or a cathode transparent in order to extract emitted light. Then, a thin film transistor and a light emitting element are formed on the substrate, and a top emission that extracts light from a surface opposite to the substrate, a bottom emission that extracts light from a surface on the substrate, and a surface opposite to the substrate and the substrate are provided. The pixel structure of this embodiment mode can be applied to a light-emitting element having any emission structure.
上面射出構造の発光素子について図２１（Ａ）を用いて説明する。A light-emitting element having a top emission structure will be described with reference to FIG.
図２１（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発
せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図２１（Ａ）では、
発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続さ
れており、陰極７００３上にＥＬ層７００４、陽極７００５が順に積層されている。陰極
７００３は仕事関数が小さく、なおかつ光を反射する導電層であれば様々の材料を用いる
ことができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そしてＥＬ層７
００４は、単数の層で構成されていても、複数の層が積層されるように構成されていても
どちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸
送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設け
る必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、
例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜
鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、
インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物
などの透光性を有する導電性導電層を用いても良い。FIG. 21A is a cross-sectional view of a pixel in the case where the
A
004 may be composed of a single layer or may be composed of a plurality of layers stacked. In the case of a plurality of layers, an electron injection layer, an electron transport layer, a light emitting layer, a hole transport layer, and a hole injection layer are stacked in this order on the
For example, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide,
A light-transmitting conductive conductive layer such as indium tin oxide, indium zinc oxide, or indium tin oxide to which silicon oxide is added may be used.
陰極７００３及び陽極７００５でＥＬ層７００４を挟んでいる領域が発光素子７００２に
相当する。図２１（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。A region where the
次に、下面射出構造の発光素子について図２１（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の
、画素の断面図を示す。図２１（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された
透光性を有する導電層７０１７上に、発光素子７０１２の陰極７０１３が形成されており
、陰極７０１３上にＥＬ層７０１４、陽極７０１５が順に積層されている。なお、陽極７
０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽
層７０１６が形成されていてもよい。陰極７０１３は、図２１（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその厚さは
、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの厚
さを有するアルミニウム層を、陰極７０１３として用いることができる。そしてＥＬ層７
０１４は、図２１（Ａ）と同様に、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図
２１（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして
遮蔽層７０１６は、例えば光を反射する金属等を用いることができるが、金属層に限定さ
れない。例えば黒の顔料を添加した樹脂等を用いることもできる。Next, a light-emitting element having a bottom emission structure will be described with reference to FIG. Driving TFT7
A cross-sectional view of a pixel in the case where 011 is an n-type and light emitted from the light-emitting
When 015 has a light-transmitting property, a
Similarly to FIG. 21A, 014 may be composed of a single layer or a plurality of layers stacked. The
陰極７０１３及び陽極７０１５で、ＥＬ層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図２１（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。A region where the
It corresponds to. In the case of the pixel shown in FIG. 21B, light emitted from the light-emitting
As indicated by the arrow, the light is emitted to the
次に、両面射出構造の発光素子について、図２１（Ｃ）を用いて説明する。図２１（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電層７０２７上に、
発光素子７０２２の陰極７０２３が形成されており、陰極７０２３上にＥＬ層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図２１（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその厚さは
、光を透過する程度とする。例えば２０ｎｍの厚さを有するＡｌを、陰極７０２３として
用いることができる。そしてＥＬ層７０２４は、図２１（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図２１（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。Next, a light-emitting element having a dual emission structure will be described with reference to FIG. FIG. 21 (C)
Then, over the light-transmitting
A
An
Similarly to FIG. 21A, 25 can be formed using a light-transmitting conductive material.
陰極７０２３と、ＥＬ層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図２１（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。A portion where the
This corresponds to 22. In the case of the pixel shown in FIG. 21C, light emitted from the light-emitting
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。Note that although an organic EL element is described here as a light-emitting element, an inorganic E element is used as a light-emitting element.
An L element can also be provided.
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。Note that in this embodiment mode, an example in which a thin film transistor (driving TFT) that controls driving of a light emitting element is electrically connected to the light emitting element is shown, but current control is performed between the driving TFT and the light emitting element. A configuration in which TFTs are connected may be used.
なお本実施の形態で示す表示装置は、図２１に示した構成に限定されるものではなく、本
明細書における技術的思想に基づく各種の変形が可能である。Note that the display device described in this embodiment is not limited to the structure illustrated in FIG. 21 and can be modified in various ways based on the technical idea in this specification.
次に、表示装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断
面の一形態について、図２４を用いて説明する。図２４（Ａ）は、薄膜トランジスタ及び
発光素子が形成された第１基板と、第２基板とを、第１基板及び第２基板の間に設けられ
たシール材で封止した、パネルの上面図であり、図２４（Ｂ）は、図２４（Ａ）のＨ−Ｉ
における断面図に相当する。Next, the appearance and one embodiment of a cross section of a light-emitting display panel (also referred to as a light-emitting panel), which is one embodiment of the display device, will be described with reference to FIGS. FIG. 24A is a top view of a panel in which a first substrate on which a thin film transistor and a light-emitting element are formed and a second substrate are sealed with a sealant provided between the first substrate and the second substrate. FIG. 24B shows the HI of FIG.
Corresponds to a cross-sectional view in FIG.
第１基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３
ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が
設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走
査線駆動回路４５０４ａ、４５０４ｂの上に第２基板４５０６が設けられている。よって
画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４
ａ、４５０４ｂは、第１基板４５０１とシール材４５０５と第２基板４５０６とによって
、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高
く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）や
カバー材でパッケージング（封入）することが好ましい。A
b and a scanning
a and 4504 b are sealed together with the
また、第１基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図２４（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。Further, the
503b and the scan
薄膜トランジスタ４５０９、４５１０は、上記実施の形態に示すような、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系非単結晶層を酸化物半導体層として含む信頼性の高い薄膜トランジスタを適用す
ることができる。また実施の形態５に示す薄膜トランジスタを適用してもよい。本実施の
形態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタで
ある。
A highly reliable thin film transistor including an n-O-based non-single-crystal layer as an oxide semiconductor layer can be used. Further, the thin film transistor described in Embodiment 5 may be applied. In this embodiment mode, the
また、発光素子４５１１が有する画素電極である第１電極４５１７は、薄膜トランジスタ
４５１０のソース電極またはドレイン電極と電気的に接続されている。なお、発光素子４
５１１の構成は、第１電極４５１７、ＥＬ層４５１２、第２電極４５１３の積層構造であ
るが、本実施の形態に示した構成に限定されない。発光素子４５１１から取り出す光の方
向などに合わせて、発光素子４５１１の構成は適宜変えることができる。A
The structure 511 is a stacked structure of the
隔壁４５２０は、有機樹脂層、無機絶縁層または有機ポリシロキサン層を用いて形成する
。特に感光性の材料を用い、第１電極４５１７上に開口部を形成し、その開口部の側壁が
連続した曲率を持って形成される傾斜面となるように形成することが好ましい。A
ＥＬ層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成され
ていてもどちらでも良い。The
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２電極４５
１３及び隔壁４５２０上に保護層を形成してもよい。保護層としては、窒化珪素層、窒化
酸化珪素層、ＤＬＣ層等を形成することができる。The second electrode 45 prevents the oxygen, hydrogen, moisture, carbon dioxide and the like from entering the
13 and a
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。In addition, signal
Alternatively, various signals and potentials supplied to the
b.
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１電極４５１
７と同じ導電層から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１
０が有するソース電極及びドレイン電極と同じ導電層から形成されている。In this embodiment, the
7 is formed of the same conductive layer as the
It is formed from the same conductive layer as the source electrode and drain electrode of 0.
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電層４５１９を介
して電気的に接続されている。The
発光素子４５１１からの光の取り出し方向に位置する第２基板は透光性でなければならな
い。その場合には、第２基板４５０６として、ガラス板、プラスチック板、ポリエステル
フィルムまたはアクリルフィルムのような透光性を有する材料を用いる。The second substrate located in the direction in which light is extracted from the
また、充填材４５０７としては、窒素やアルゴンなどの不活性な気体、紫外線硬化樹脂、
熱硬化樹脂等を用いることができる。紫外線硬化樹脂、熱硬化樹脂としては、ＰＶＣ（ポ
リビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ
（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができ
る。本実施の形態は充填材として窒素を用いる。As the
A thermosetting resin or the like can be used. As UV curable resin and thermosetting resin, PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone resin, PVB
(Polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. In this embodiment, nitrogen is used as a filler.
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）
、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板または円偏光板に反射防止層を設けてもよい。例えば、表面の凹凸に
より反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。In addition, if necessary, a polarizing plate or a circular polarizing plate (including an elliptical polarizing plate) is provided on the emission surface of the light emitting element.
In addition, an optical film such as a retardation plate (λ / 4 plate, λ / 2 plate) or a color filter may be provided as appropriate. Further, an antireflection layer may be provided on the polarizing plate or the circularly polarizing plate. For example, anti-glare treatment can be performed that diffuses reflected light due to surface irregularities and reduces reflection.
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体層または多結晶半導体層によって形成された駆動
回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、または走査線駆
動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２４の構
成に限定されない。The signal
以上により、表示装置として信頼性の高い発光表示装置（表示パネル）を作製することが
できる。Through the above, a highly reliable light-emitting display device (display panel) can be manufactured as a display device.
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。This embodiment can be implemented in appropriate combination with the structures described in the other embodiments.
（実施の形態１４）
電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可
能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、車内広告、電車な
どの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用すること
ができる。電子機器の一例を図２５、図２６に示す。(Embodiment 14)
Electronic paper can be used for electronic devices in various fields as long as they display information. For example, electronic paper can be used for electronic books (electronic books), in-car advertisements, in-car advertisements for vehicles such as trains, and displays on various cards such as credit cards. Examples of electronic devices are illustrated in FIGS.
図２５（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、上記実施の形態を適用
した電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩
れることなく安定した画像が得られる。なお、車内広告は無線で情報を送受信できる構成
としてもよい。FIG. 25A illustrates a
また、図２５（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、上記実施の形態を適
用した電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を変えるこ
とができる。また表示も崩れることなく安定した画像が得られる。なお、ポスターは無線
で情報を送受信できる構成としてもよい。FIG. 25B illustrates an
また、図２６は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、
筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐
体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。FIG. 26 illustrates an example of an
The
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２６では表示部２７０５）に文章を表示し、左側の表示部
（図２６では表示部２７０７）に画像を表示することができる。A
また、図２６では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。FIG. 26 illustrates an example in which the
701 includes a
A terminal that can be connected to various cables such as a cable), a recording medium insertion portion, and the like. Further, the
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。Further, the
It is also possible to purchase desired book data from an electronic book server and download it.
（実施の形態１５）
上記実施の形態に係る表示装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型
ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などがある。(Embodiment 15)
The display device according to any of the above embodiments can be applied to various electronic devices (including game machines). Examples of the electronic device include a television device (also referred to as a television or a television receiver), a monitor for a computer, a digital camera, a digital video camera, a digital photo frame, a mobile phone (also referred to as a mobile phone or a mobile phone device). ), Large game machines such as portable game machines, portable information terminals, sound reproduction apparatuses, and pachinko machines.
図２７（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９７０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。FIG. 27A illustrates an example of a
00 includes a
The structure which supported is shown.
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。The
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。Note that the
図２７（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。FIG. 27B illustrates an example of a
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。Note that the
A terminal that can be connected to various cables such as a B cable), a recording medium insertion portion, and the like. These configurations may be incorporated on the same surface as the display portion, but it is preferable to provide them on the side surface or the back surface because the design is improved. For example, a memory that stores image data captured by a digital camera can be inserted into the recording medium insertion unit of the digital photo frame to capture the image data, and the captured image data can be displayed on the
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。Further, the
図２８（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、蝶番９８９３により、開閉可能に連結されている。筐体９８８１には表示部９
８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図２
８（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６
、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８
８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化
学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動
、においまたは赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも上記実施
の形態に係る表示装置を備えた構成であればよく、その他付属設備が適宜設けられた構成
とすることができる。図２８（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプ
ログラムまたはデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通
信を行って情報を共有する機能を有する。なお、図２８（Ａ）に示す携帯型遊技機が有す
る機能はこれに限定されず、様々な機能を有することができる。FIG. 28A illustrates a portable game machine including two housings, a
882 is incorporated, and a
In addition, a portable game machine shown in FIG. 8 (A) includes a
88 (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical, voice, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, Including a function of measuring inclination, vibration, odor, or infrared light), a microphone 9889), and the like. Needless to say, the structure of the portable game machine is not limited to the above, and any structure including at least the display device according to any of the above embodiments may be used. The portable game machine shown in FIG. 28A reads out a program or data recorded in a recording medium and displays the program or data on a display portion, or wirelessly communicates with other portable game machines to share information. It has a function. Note that the function of the portable game machine illustrated in FIG. 28A is not limited to this, and the portable game machine can have a variety of functions.
図２８（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロット
マシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロット
マシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述の
ものに限定されず、少なくとも上記実施の形態に係る表示装置を備えた構成であればよく
、その他付属設備が適宜設けられた構成とすることができる。FIG. 28B illustrates an example of a
図２９（Ａ）は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体
１００１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１０
０４、スピーカ１００５、マイク１００６などを備えている。FIG. 29A illustrates an example of a
04, a
図２９（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情
報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部
１００２を指などで触れることにより行うことができる。A
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。There are mainly three screen modes of the
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。For example, when making a phone call or creating an e-mail, the
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。Further, by providing a detection device having a sensor for detecting the inclination, such as a gyroscope or an acceleration sensor, in the
また、画面モードの切り替えは、表示部１００２を触れること、または筐体１００１の操
作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類
によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画
のデータであれば表示モード、テキストデータであれば入力モードに切り替える。Further, the screen mode is switched by touching the
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。Further, in the input mode, when a signal detected by the optical sensor of the
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。The
By touching 02 with a palm or a finger, an image of a palm print, a fingerprint, or the like can be captured to perform personal authentication. In addition, if a backlight that emits near-infrared light or a sensing light source that emits near-infrared light is used for the display portion, finger veins, palm veins, and the like can be imaged.
図２９（Ｂ）も携帯電話機の一例である。図２９（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に
操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通
信または有線通信により画像または入力情報を授受することができ、それぞれ充電可能な
バッテリーを有する。FIG. 29B is also an example of a mobile phone. A cellular phone in FIG. 29B includes a
（実施の形態１６）
本実施の形態では、酸化物半導体を半導体層として用いた薄膜トランジスタを作製する場
合において、酸化物半導体膜のパターニングの際に生じるエッチングの廃液から酸化物半
導体を再生して、再利用する方法について説明する。(Embodiment 16)
In this embodiment, in the case of manufacturing a thin film transistor using an oxide semiconductor as a semiconductor layer, a method for reusing and recycling an oxide semiconductor from etching waste liquid generated when patterning an oxide semiconductor film is described. To do.
図４６及び図４７に再利用サイクルについて示す。46 and 47 show the reuse cycle.
まず、図４６の工程１（７１０１）において、酸化物半導体膜をスパッタリング法、また
はレーザパルス蒸着法により成膜する。図４７（Ａ）（Ｂ）に成膜時の具体的な一例を示
す。図４７（Ａ）では、基板７２０１上にゲート電極７２０２およびゲート絶縁膜７２０
３が形成されており、ゲート絶縁膜７２０３上にスパッタリング法を用いて酸化物半導体
膜７２０５が形成される（図４７（Ｂ））。このとき用いるターゲット７２０４は、Ｉｎ
、Ｇａ、及びＺｎを含む酸化物半導体ターゲットであり、組成比としては、例えば、Ｉｎ
：Ｇａ：Ｚｎ＝１：１：０．５なるターゲットを用いることができる。First, in Step 1 (7101) in FIG. 46, an oxide semiconductor film is formed by a sputtering method or a laser pulse vapor deposition method. 47A and 47B show specific examples at the time of film formation. In FIG. 47A, a
3 is formed, and the
, Ga, and Zn, and the composition ratio is, for example, In
A target of: Ga: Zn = 1: 1: 0.5 can be used.
次に、図４６の工程２（７１０２）において、酸化物半導体膜のパターニングを行う。図
４７（Ｃ）に示すようにフォトマスクを用いて形成したレジストマスク７２０６を用い、
ウェットエッチング法により酸化物半導体膜７２０５の不要な部分を除去する。これによ
り、所望の形状の酸化物半導体膜７２０７を得ることができる。Next, in Step 2 (7102) of FIG. 46, the oxide semiconductor film is patterned. As shown in FIG. 47C, a resist
An unnecessary portion of the
次に、図４６の工程３（７１０３）において、工程２（７１０２）で生じたエッチングの
廃液を回収する（図４７（Ｅ））。なお、エッチングの廃液を回収する際には、エッチン
グ廃液を中和しておいてもよい。作業性の良さを考慮すると、中和されたエッチング廃液
を処理する方が安全性が高く好ましいためである。Next, in step 3 (7103) of FIG. 46, the etching waste liquid generated in step 2 (7102) is collected (FIG. 47E). Note that when the etching waste liquid is collected, the etching waste liquid may be neutralized. This is because, in view of good workability, it is preferable to treat the neutralized etching waste liquid because it is safer.
次に、図４６の工程４（７１０４）において、エッチング廃液から水分を除去する固体化
処理を行い、固体物７２０９を得る（図４７（Ｆ））。なお、水分を除去するためには、
エッチング廃液を加熱すればよい。また、固体物７２０９を得た後、後の工程において再
生するターゲットの組成比が所望の組成比となるように組成分析等を行った上で不足成分
を追加するなどして組成比の調整を行う。Next, in Step 4 (7104) of FIG. 46, a solidification process is performed to remove moisture from the etching waste liquid to obtain a solid material 7209 (FIG. 47F). In order to remove moisture,
The etching waste liquid may be heated. In addition, after obtaining the
次に、図４６の工程５（７１０５）において、固体物７２０９を所望の形状のダイスに入
れ、加圧および焼成することにより、焼結体７２１０を得る。さらに、焼結体７２１０を
接着剤によりバッキングプレート７２１１に貼り付けることにより、ターゲット７２１２
を形成する（図４７（Ｇ））。ただし、焼成温度は、７００℃以上が好ましい。また、膜
厚は５ｎｍ以上１０ｎｍ以下とするのが好ましい。なお、図４６の工程３（７１０３）に
おいて、Ｉｎ、Ｇａ、及びＺｎの組成比を調整しているため、所望の組成比を有するター
ゲット７２１２を得ることができる。Next, in step 5 (7105) of FIG. 46, the
Is formed (FIG. 47G). However, the firing temperature is preferably 700 ° C. or higher. The film thickness is preferably 5 nm or more and 10 nm or less. Note that since the composition ratio of In, Ga, and Zn is adjusted in Step 3 (7103) in FIG. 46, the
なお、得られたターゲット７２１２は、図４６の工程１（７１０１）における成膜時に用
いることができる。Note that the obtained
以上により、酸化物半導体を半導体層として用いた薄膜トランジスタを作製する場合にお
けるエッチングの廃液から酸化物半導体を再生して、再利用することができる。As described above, an oxide semiconductor can be regenerated and reused from an etching waste liquid in the case of manufacturing a thin film transistor using an oxide semiconductor as a semiconductor layer.
なお、酸化物半導体に含まれているインジウムやガリウムは、希少価値のある金属である
ことが知られていることから、本実施の形態に示す再利用方法を用いることにより、省資
源化を図ることができると共に酸化物半導体を用いて形成される製品のコストダウンを図
ることができる。Note that indium and gallium contained in an oxide semiconductor are known to be rare metals, and therefore, resource saving is achieved by using the reuse method described in this embodiment. In addition, the cost of a product formed using an oxide semiconductor can be reduced.
Claims (2)
Translated fromJapanese前記ゲート電極上方の第１の絶縁層と、
前記第１の絶縁層上方に設けられ、前記ゲート電極と重なる領域を有する酸化物半導体層と、
前記第１の絶縁層上方の第１の配線と、
前記第１の絶縁層上方の第２の配線と、
前記酸化物半導体層上方の有機絶縁層と、
を有し、
前記第１の配線は、前記酸化物半導体層と電気的に接続され、
前記第２の配線は、前記酸化物半導体層と電気的に接続され、
前記酸化物半導体層は、Ｉｎ、Ｚｎ及びＭ（Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一又は複数の元素）を含み、
前記酸化物半導体層は、非単結晶であり、
前記酸化物半導体層は、可動イオンの濃度が５×１０１８／ｃｍ３以下であることを特徴とする半導体装置。A gate electrode;
A first insulating layer above the gate electrode;
An oxide semiconductor layer provided above the first insulating layer and having a region overlapping with the gate electrode;
A first wiring above the first insulating layer;
A second wiring above the first insulating layer;
An organic insulating layer above the oxide semiconductor layer;
Have
The first wiring is electrically connected to the oxide semiconductor layer;
The second wiring is electrically connected to the oxide semiconductor layer;
The oxide semiconductor layer includes In, Zn, and M (M is one or more elements selected from Ga, Fe, Ni, Mn, and Co),
The oxide semiconductor layer is non-single crystal,
The oxide semiconductor layer has a concentration of mobile ions of 5 × 1018 / cm3 or less.
前記ゲート電極上方の第１の絶縁層と、
前記第１の絶縁層上方に設けられ、前記ゲート電極と重なる領域を有する酸化物半導体層と、
前記第１の絶縁層上方の第１の配線と、
前記第１の絶縁層上方の第２の配線と、
前記酸化物半導体層上方の有機絶縁層と、
を有し、
前記第１の配線は、前記酸化物半導体層と電気的に接続され、
前記第２の配線は、前記酸化物半導体層と電気的に接続され、
前記酸化物半導体層は、Ｉｎ、Ｚｎ及びＭ（Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一又は複数の元素）を含み、
前記酸化物半導体層は、非単結晶であり、
前記酸化物半導体層は、ナトリウムの濃度が５×１０１８／ｃｍ３以下であることを特徴とする半導体装置。A gate electrode;
A first insulating layer above the gate electrode;
An oxide semiconductor layer provided above the first insulating layer and having a region overlapping with the gate electrode;
A first wiring above the first insulating layer;
A second wiring above the first insulating layer;
An organic insulating layer above the oxide semiconductor layer;
Have
The first wiring is electrically connected to the oxide semiconductor layer;
The second wiring is electrically connected to the oxide semiconductor layer;
The oxide semiconductor layer includes In, Zn, and M (M is one or more elements selected from Ga, Fe, Ni, Mn, and Co),
The oxide semiconductor layer is non-single crystal,
The semiconductor device, wherein the oxide semiconductor layer has a sodium concentration of 5 × 1018 / cm3 or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014150498AJP2014241424A (en) | 2008-11-07 | 2014-07-24 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008286900 | 2008-11-07 | ||
| JP2008286900 | 2008-11-07 | ||
| JP2014150498AJP2014241424A (en) | 2008-11-07 | 2014-07-24 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009253687ADivisionJP5587591B2 (en) | 2008-11-07 | 2009-11-05 | Semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016085315ADivisionJP6127182B2 (en) | 2008-11-07 | 2016-04-21 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014241424Atrue JP2014241424A (en) | 2014-12-25 |
Family
ID=42346698
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009253687AActiveJP5587591B2 (en) | 2008-11-07 | 2009-11-05 | Semiconductor device |
| JP2014150498AWithdrawnJP2014241424A (en) | 2008-11-07 | 2014-07-24 | Semiconductor device |
| JP2016085315AExpired - Fee RelatedJP6127182B2 (en) | 2008-11-07 | 2016-04-21 | Semiconductor device |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009253687AActiveJP5587591B2 (en) | 2008-11-07 | 2009-11-05 | Semiconductor device |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016085315AExpired - Fee RelatedJP6127182B2 (en) | 2008-11-07 | 2016-04-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (3) | JP5587591B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019536284A (en)* | 2016-11-23 | 2019-12-12 | シェンジェン ロイオル テクノロジーズ カンパニー リミテッドＳｈｅｎｚｈｅｎ Ｒｏｙｏｌｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．， Ｌｔｄ． | Array substrate and method for manufacturing array substrate |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20250021395A (en) | 2010-07-02 | 2025-02-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device and manufacturing method thereof |
| US8603841B2 (en) | 2010-08-27 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing methods of semiconductor device and light-emitting display device |
| DE112011102837B4 (en)* | 2010-08-27 | 2021-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device with double gate and oxide semiconductor |
| US8766253B2 (en)* | 2010-09-10 | 2014-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8835917B2 (en) | 2010-09-13 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, power diode, and rectifier |
| US8841664B2 (en)* | 2011-03-04 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9478668B2 (en)* | 2011-04-13 | 2016-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor film and semiconductor device |
| US9466618B2 (en)* | 2011-05-13 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including two thin film transistors and method of manufacturing the same |
| KR101976212B1 (en)* | 2011-10-24 | 2019-05-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device and method for manufacturing the same |
| JP6110693B2 (en)* | 2012-03-14 | 2017-04-05 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP6077382B2 (en)* | 2012-05-11 | 2017-02-08 | 株式会社半導体エネルギー研究所 | Semiconductor device and manufacturing method of semiconductor device |
| JP6063766B2 (en) | 2013-02-20 | 2017-01-18 | 株式会社ジャパンディスプレイ | Semiconductor device |
| TWI742574B (en) | 2013-05-16 | 2021-10-11 | 日商半導體能源研究所股份有限公司 | Semiconductor device |
| JPWO2015151337A1 (en)* | 2014-03-31 | 2017-04-13 | 株式会社東芝 | THIN FILM TRANSISTOR, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THIN FILM TRANSISTOR |
| JP6596224B2 (en)* | 2014-05-02 | 2019-10-23 | 株式会社半導体エネルギー研究所 | Light emitting device and input / output device |
| JP6878173B2 (en)* | 2017-06-26 | 2021-05-26 | 株式会社ジャパンディスプレイ | Semiconductor device |
| CN112363354B (en)* | 2020-11-02 | 2023-07-25 | 深圳市华星光电半导体显示技术有限公司 | Array substrate and display panel |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086808A (en)* | 2001-09-10 | 2003-03-20 | Masashi Kawasaki | Thin film transistor and matrix display device |
| JP2007299913A (en)* | 2006-04-28 | 2007-11-15 | Toppan Printing Co Ltd | Thin film transistor and manufacturing method thereof |
| JP2007299833A (en)* | 2006-04-28 | 2007-11-15 | Toppan Printing Co Ltd | Structure, transmissive liquid crystal display device, semiconductor circuit manufacturing method, and transmissive liquid crystal display device manufacturing method |
| WO2008096768A1 (en)* | 2007-02-09 | 2008-08-14 | Idemitsu Kosan Co., Ltd. | Thin film transistor manufacturing method, thin film transistor, thin film transistor substrate and image display apparatus, image display apparatus and semiconductor device |
| WO2008133220A1 (en)* | 2007-04-25 | 2008-11-06 | Canon Kabushiki Kaisha | Amorphous oxide semiconductor, semiconductor device, and thin film transistor |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206836A (en)* | 1990-11-30 | 1992-07-28 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JP3663261B2 (en)* | 1995-10-05 | 2005-06-22 | 株式会社東芝 | Array substrate for display device and manufacturing method thereof |
| JP2001053283A (en)* | 1999-08-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method thereof |
| JP2002184989A (en)* | 2000-12-11 | 2002-06-28 | Matsushita Electric Ind Co Ltd | Liquid crystal image display device and method of manufacturing semiconductor device for image display device |
| KR100870013B1 (en)* | 2002-08-27 | 2008-11-21 | 삼성전자주식회사 | Thin film transistor array substrate and manufacturing method thereof |
| JP4255673B2 (en)* | 2002-10-24 | 2009-04-15 | 三菱電機株式会社 | TFT array substrate, transflective liquid crystal display device using the same, and method for manufacturing TFT array substrate |
| US7297977B2 (en)* | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| JP4869626B2 (en)* | 2004-05-22 | 2012-02-08 | 株式会社半導体エネルギー研究所 | Display device and electronic device |
| JP4801406B2 (en)* | 2004-09-30 | 2011-10-26 | 株式会社半導体エネルギー研究所 | Method for manufacturing liquid crystal display device |
| JP5364242B2 (en)* | 2006-04-28 | 2013-12-11 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| JP4609797B2 (en)* | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | Thin film device and manufacturing method thereof |
| JP5210594B2 (en)* | 2006-10-31 | 2013-06-12 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| JP5090745B2 (en)* | 2007-01-17 | 2012-12-05 | 株式会社ジャパンディスプレイイースト | Display device and manufacturing method of display device |
| JP5320746B2 (en)* | 2007-03-28 | 2013-10-23 | 凸版印刷株式会社 | Thin film transistor |
- 2009
- 2009-11-05JPJP2009253687Apatent/JP5587591B2/enactiveActive
- 2014
- 2014-07-24JPJP2014150498Apatent/JP2014241424A/ennot_activeWithdrawn
- 2016
- 2016-04-21JPJP2016085315Apatent/JP6127182B2/ennot_activeExpired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086808A (en)* | 2001-09-10 | 2003-03-20 | Masashi Kawasaki | Thin film transistor and matrix display device |
| JP2007299913A (en)* | 2006-04-28 | 2007-11-15 | Toppan Printing Co Ltd | Thin film transistor and manufacturing method thereof |
| JP2007299833A (en)* | 2006-04-28 | 2007-11-15 | Toppan Printing Co Ltd | Structure, transmissive liquid crystal display device, semiconductor circuit manufacturing method, and transmissive liquid crystal display device manufacturing method |
| WO2008096768A1 (en)* | 2007-02-09 | 2008-08-14 | Idemitsu Kosan Co., Ltd. | Thin film transistor manufacturing method, thin film transistor, thin film transistor substrate and image display apparatus, image display apparatus and semiconductor device |
| WO2008133220A1 (en)* | 2007-04-25 | 2008-11-06 | Canon Kabushiki Kaisha | Amorphous oxide semiconductor, semiconductor device, and thin film transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019536284A (en)* | 2016-11-23 | 2019-12-12 | シェンジェン ロイオル テクノロジーズ カンパニー リミテッドＳｈｅｎｚｈｅｎ Ｒｏｙｏｌｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．， Ｌｔｄ． | Array substrate and method for manufacturing array substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5587591B2 (en) | 2014-09-10 |
| JP2016171328A (en) | 2016-09-23 |
| JP6127182B2 (en) | 2017-05-10 |
| JP2010135777A (en) | 2010-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7532602B2 (en) | Display device | |
| JP6127182B2 (en) | Semiconductor device | |
| JP6739575B2 (en) | Semiconductor device | |
| JP6445111B2 (en) | Electronics | |
| JP6366754B2 (en) | Method for manufacturing semiconductor device | |
| JP5784795B2 (en) | Display device | |
| JP5675025B2 (en) | Semiconductor device | |
| JP5775628B2 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval | Free format text:JAPANESE INTERMEDIATE CODE: A971007 Effective date:20150727 | |
| A131 | Notification of reasons for refusal | Free format text:JAPANESE INTERMEDIATE CODE: A131 Effective date:20150804 | |
| A521 | Request for written amendment filed | Free format text:JAPANESE INTERMEDIATE CODE: A523 Effective date:20150917 | |
| A02 | Decision of refusal | Free format text:JAPANESE INTERMEDIATE CODE: A02 Effective date:20160315 | |
| A761 | Written withdrawal of application | Free format text:JAPANESE INTERMEDIATE CODE: A761 Effective date:20160427 |