JP2014102610A

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Publication number: JP2014102610A
Application number: JP2012253041A
Authority: JP
Inventors: Takeshi Kajiyama; 岳士梶山; Hidekazu Miyashita; 英一宮下
Original assignee: Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 2012-11-19
Filing date: 2012-11-19
Publication date: 2014-06-05

Abstract

【課題】メモリチップの並列化数を増大させずに、高データレート映像の記録に対応することができる記録装置及び記録方法を提供すること。
【解決手段】複数のメモリによって構成されるメモリチップ３１と、メモリにアクセスし、データの書き込み、読み出し及び消去を行うコントローラ３２と、を備える。コントローラ３２は、メモリのそれぞれを仮想的に所定の容量で分割したページ単位で管理する。コントローラ３２は、複数のメモリに対して同一ページである第１ページを指定して、順次、データを転送し、データの転送を開始した最初のメモリの第１ページに対するデータの書き込みが完了している場合には、複数のメモリに対して同一ページである第２ページを指定して、順次、データを転送することにより、複数のメモリにデータを書き込んで行くインタリーブ書き込み処理を実行する。
【選択図】図３To provide a recording apparatus and a recording method capable of supporting high data rate video recording without increasing the number of parallel memory chips.
A memory chip includes a plurality of memories, and a controller that accesses the memories and writes, reads, and erases data. The controller 32 manages each memory in units of pages virtually divided by a predetermined capacity. The controller 32 designates the first page that is the same page for a plurality of memories, sequentially transfers data, and writing of data to the first page of the first memory that has started data transfer is completed. If the second page is the same page for a plurality of memories, the data is sequentially transferred to execute an interleaved writing process for writing data to the plurality of memories.
[Selection] Figure 3

Description

Translated fromJapanese

本発明は、データを記憶する記録装置及び記録方法に関する。 The present invention relates to a recording apparatus and a recording method for storing data.

近年、ＨＤＴＶ（画素数１９２０×１０８０）よりもさらに高精細なＴＶ（例えば、画素数が４０９６×２１６０の高精細映像（４ＫＵＨＤＴＶ））のカメラが、デジタルシネマ産業や医療用途で使われている。 In recent years, cameras of a high definition TV (for example, high definition video (4KUHDTV) having a pixel number of 4096 × 2160) more than HDTV (pixel number of 1920 × 1080) are used in the digital cinema industry and medical applications.

さらに、画素数が８１９２×４３２０の超高精細映像（８ＫＵＨＤＴＶ）のカメラの研究開発も進んでいる。
例えば、８ＫＵＨＤＴＶは、非圧縮のデータレートが７２Ｇｂｐｓと非常に高速である。ＨＤＤ（ＨａｒｄＤｉｓｋＤｒｉｖｅ）やＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）等の記録媒体を並列化することによって記録を行うことができるが、高速アクセスと大容量が求められるため、記録装置自体のサイズを小型化することは難しい。よって、８ＫＵＨＤＴＶ等のカメラでは、ＨＤＴＶのカメラのように、カメラヘッドと記録装置及び記録媒体を一体化させることが難しいため、ロケ収録時の利便性が向上しない。Furthermore, research and development of an ultra high definition video (8KUHDTV) camera having 8192 × 4320 pixels is also in progress.
For example, 8KUHDTV has a very high uncompressed data rate of 72 Gbps. Recording can be performed by parallelizing recording media such as HDD (Hard Disk Drive) and SSD (Solid State Drive). However, since high-speed access and large capacity are required, the size of the recording device itself is reduced. It ’s difficult. Therefore, in a camera such as 8KUHDTV, it is difficult to integrate the camera head, the recording device, and the recording medium as in the HDTV camera, so the convenience at the time of location recording does not improve.

また、記録装置を小型化するために、映像に対して圧縮符号化を行って記録することも考えられる。しかし、映像の編集及び加工作業においては、圧縮符号化による画質劣化の少ない高品質な映像素材が求められるため、ロケ収録の段階で画質劣化を伴う高圧縮率の符号化を施すことは望ましくない。 In order to reduce the size of the recording apparatus, it is also conceivable to record the video by performing compression coding. However, in video editing and processing operations, high-quality video material with little image quality degradation due to compression coding is required, so it is not desirable to perform high-compression coding with image quality degradation at the location recording stage. .

ところで、ＨＤＴＶのカメラでは、書き換え可能な不揮発性の半導体メモリであるＮＡＮＤフラッシュメモリを使った記録媒体を採用した製品が普及している。 By the way, in HDTV cameras, products using a recording medium using a NAND flash memory, which is a rewritable nonvolatile semiconductor memory, have become widespread.

これは、ＮＡＮＤフラッシュメモリは、ＨＤＤと比較して耐衝撃性が高く、ロケ収録カメラの記録媒体として利便性が高いためである。 This is because the NAND flash memory has higher impact resistance than the HDD and is highly convenient as a recording medium for a location recording camera.

また、一般的にＮＡＮＤフラッシュメモリのメモリチップは、書き換え回数に伴って誤り率が増加するため、素子の摩耗平準化や誤り訂正機能を備えたＮＡＮＤコントローラと呼ばれる制御回路により安定な記録を実現する。
また、ＮＡＮＤフラッシュメモリでは、高速化・大容量化を図る目的で、複数のメモリチップを並列化して、記録制御している。In general, a memory chip of a NAND flash memory has an error rate that increases with the number of rewrites. Therefore, a stable recording is realized by a control circuit called a NAND controller having an element wear leveling function and an error correction function. .
In the NAND flash memory, a plurality of memory chips are arranged in parallel for recording control in order to increase the speed and capacity.

主にモバイルパソコンに使用されるＳＳＤの場合、１枚のＮＡＮＤコントローラチップに対して、４枚から８枚程度のメモリチップを並列に接続して記録制御を行っている。
また、並列化以外の高速化手段として、インタリーブという手法が用いられる。
また、メモリチップは、モルドパッケージ化されたチップの内部に、２〜４つのダイ（シリコンウエハから切り出された半導体チップの最小単位）を有している。図９に示す例では、メモリチップ１０１は、４個のダイ１０２ａ〜ダイ１０２ｄを有している。また、記録素子としての機能は、ダイ単位で動作する。In the case of an SSD mainly used for a mobile personal computer, recording control is performed by connecting about 4 to 8 memory chips in parallel to one NAND controller chip.
A technique called interleaving is used as a means for speeding up other than parallelization.
In addition, the memory chip has 2 to 4 dies (minimum unit of semiconductor chips cut out from a silicon wafer) inside the mold packaged chip. In the example shown in FIG. 9, thememory chip 101 has fourdies 102a to 102d. The function as a recording element operates on a die basis.

また、ダイは、データレジスタとメモリセルアレイとにより構成されている。図９に示す例では、ダイ１０２ａは、データレジスタ１０３ａとメモリセルアレイ１０４ａにより構成されており、ダイ１０２ｂは、データレジスタ１０３ｂとメモリセルアレイ１０４ｂにより構成されており、ダイ１０２ｃは、データレジスタ１０３ｃとメモリセルアレイ１０４ｃにより構成されており、ダイ１０２ｄは、データレジスタ１０３ｄとメモリセルアレイ１０４ｄにより構成されている。 The die is composed of a data register and a memory cell array. In the example shown in FIG. 9, thedie 102a is composed of adata register 103a and amemory cell array 104a, thedie 102b is composed of adata register 103b and amemory cell array 104b, and thedie 102c is composed of adata register 103c and a memory cell array. The die 102d is composed of adata register 103d and amemory cell array 104d.

ＮＡＮＤコントローラ１０５からダイ内部のデータレジスタへデータを転送する時間ｔ１は、短時間である。つまり、ＮＡＮＤコントローラ１０５からデータレジスタへのデータ転送速度は、高速である。一方、データレジスタからメモリセルアレイへデータを書き込む時間ｔ２は、時間ｔ１に比べて長時間である。つまり、データレジスタからメモリセルアレイへのデータの書き込み速度は、低速である。また、この時間ｔ２は、次のデータを書き込むための待ち時間となってしまう。 The time t1 for transferring data from theNAND controller 105 to the data register in the die is a short time. That is, the data transfer rate from theNAND controller 105 to the data register is high. On the other hand, time t2 for writing data from the data register to the memory cell array is longer than time t1. That is, the data writing speed from the data register to the memory cell array is low. Further, this time t2 becomes a waiting time for writing the next data.

この待ち時間を利用して、複数のダイへ順次時間差記録を行うことで書き込みの高速化を図る技術（インターリーブ書き込み処理）が提案されている（特許文献１を参照）。 There has been proposed a technique (interleaved writing process) for speeding up writing by sequentially performing time difference recording on a plurality of dies using this waiting time (see Patent Document 1).

具体的には、ＮＡＮＤコントローラ１０５は、図１０に示すように、ダイ１０２ａのデータレジスタ１０３ａに対してデータを転送し終わったタイミングで、ダイ１０２ｂのデータレジスタ１０３ｂに対してデータの転送を開始し、当該転送が終了したタイミングで、ダイ１０２ｃのデータレジスタ１０３ｃに対してデータの転送を開始し、当該転送が終了したタイミングで、ダイ１０２ｄのデータレジスタ１０３ｄに対してデータの転送を開始するように、インタリーブ書き込み処理を実行する。 Specifically, as shown in FIG. 10, theNAND controller 105 starts transferring data to thedata register 103b of thedie 102b at the timing when the data has been transferred to thedata register 103a of thedie 102a. The data transfer to thedata register 103c of thedie 102c is started at the timing when the transfer is completed, and the data transfer to thedata register 103d of thedie 102d is started at the timing when the transfer is completed. The interleave writing process is executed.

特開平５−１０８４９７号公報Japanese Patent Laid-Open No. 5-108497

ところで、ＮＡＮＤフラッシュメモリは、メモリチップを並列化することで、記録装置の高速化が可能である。しかしながら、非圧縮の４ＫＵＨＤＴＶ又は８ＫＵＨＤＴＶのように高データレート映像の記録に対応するためには、メモリチップの並列化数が増大し、単独のコントローラチップによる制御回路設計が困難となる。 By the way, the NAND flash memory can increase the speed of the recording device by parallelizing the memory chips. However, in order to support high data rate video recording like uncompressed 4KUHDTV or 8KUHDTV, the number of parallel memory chips increases, making it difficult to design a control circuit with a single controller chip.

例えば、２Ｘｎｍ世代プロセスで製造された標準的なＭＬＣ（ＭｕｌｔｉＬｅｖｅｌＣｅｌｌ：多値記録）型のＮＡＮＤフラッシュメモリのメモリチップを用いてフレームレート６０Ｈｚの８ＫＵＨＤＴＶ映像（７２Ｇｂｐｓ）を記録するためには、２００〜４００枚程度の並列化を必要とする。 For example, in order to record 8 KUHDTV video (72 Gbps) with a frame rate of 60 Hz using a memory chip of a standard MLC (Multi Level Cell) type NAND flash memory manufactured by a 2X nm generation process, Approx. ~ 400 sheets need to be parallelized.

ＮＡＮＤフラッシュメモリのメモリチップは、１枚あたり５０本程度の入出力ピンを備えており、２００〜４００枚のチップを並列制御するためには、ＮＡＮＤコントローラの入出力ピン数が単純に１００００〜２００００本程度必要となり、現行のＦＰＧＡデバイス等では対応可能な製品が無いため、回路設計が困難となる。 A NAND flash memory memory chip has about 50 input / output pins, and in order to control 200 to 400 chips in parallel, the number of input / output pins of the NAND controller is simply 10,000 to 20000. This is necessary, and the circuit design becomes difficult because there is no product that can be handled by the current FPGA device.

本発明は、メモリチップの並列化数を増大させずに、高データレート映像の記録に対応することができる記録装置及び記録方法を提供することを一つの目的とする。 An object of the present invention is to provide a recording apparatus and a recording method capable of supporting recording of a high data rate video without increasing the number of parallel memory chips.

本発明に係る記録装置は、複数のメモリによって構成されるメモリチップと、前記メモリにアクセスし、データの書き込み、読み出し及び消去を行う制御部と、を備え、前記制御部は、前記メモリのそれぞれを仮想的に所定の容量で分割したページ単位で管理し、前記複数のメモリに対して同一ページである第１ページを指定して、順次、データを転送し、データの転送を開始した最初のメモリの前記第１ページに対するデータの書き込みが完了している場合には、前記複数のメモリに対して同一ページである第２ページを指定して、順次、データを転送することにより、前記複数のメモリにデータを書き込んで行くインタリーブ書き込み処理を実行する構成である。 A recording apparatus according to the present invention includes a memory chip including a plurality of memories, and a control unit that accesses the memory and performs writing, reading, and erasing of data. Are controlled in units of pages virtually divided by a predetermined capacity, the first page that is the same page is designated for the plurality of memories, the data is sequentially transferred, and the first data transfer is started. When writing of data to the first page of the memory is completed, the second page that is the same page is designated to the plurality of memories, and the plurality of the plurality of memories are sequentially transferred to transfer the plurality of data. In this configuration, interleaved writing processing is performed in which data is written to the memory.

一般的にＮＡＮＤフラッシュメモリには、ページによって、書き込み速度が高速なページと低速なページが存在することが知られている。
記録装置は、各メモリの同一ページに対して、順次データの転送と書き込みを実行するので、連続的なデータを書き込む場合に、書き込み速度が高速なページと書き込み速度が低速なページとを混在させずに、書き込み速度の足並みを揃えることができ、高速に高データレートの映像記録に対応することができる。In general, it is known that a NAND flash memory includes a page having a high writing speed and a page having a low speed depending on the page.
Since the recording device sequentially transfers and writes data to the same page in each memory, when writing continuous data, a page with a high writing speed and a page with a low writing speed are mixed. In addition, it is possible to keep pace with the writing speed, and to cope with video recording at a high data rate at a high speed.

記録装置では、前記メモリチップは、多数並列化して構成される構成でもよい。 In the recording apparatus, the memory chip may be configured in parallel.

かかる構成によれば、記録装置は、複数のメモリチップの各メモリの同一ページに対して、順次データの転送と書き込みを実行するので、連続的なデータを書き込む場合に、書き込み速度が高速なページと書き込み速度が低速なページとを混在させずに、書き込み速度の足並みを揃えることができ、高速に高データレートの映像記録に対応することができる。 According to such a configuration, the recording apparatus sequentially transfers and writes data to the same page of each memory of a plurality of memory chips. Therefore, when writing continuous data, a page having a high writing speed. And a page with a low writing speed can be mixed, so that the writing speed can be kept constant, and video recording at a high data rate can be performed at high speed.

本発明に係る記録方法は、複数のメモリによって構成されるメモリチップにアクセスし、データの書き込み、読み出し及び消去を行う制御工程を備え、前記制御工程では、前記メモリのそれぞれを仮想的に所定の容量で分割したページ単位で管理し、前記複数のメモリに対して同一ページである第１ページを指定して、順次、データを転送し、データの転送を開始した最初のメモリの前記第１ページに対するデータの書き込みが完了している場合には、前記複数のメモリに対して同一ページである第２ページを指定して、順次、データを転送することにより、前記複数のメモリにデータを書き込んで行くインタリーブ書き込み処理を実行する構成である。 The recording method according to the present invention includes a control step of accessing a memory chip including a plurality of memories and writing, reading, and erasing data. In the control step, each of the memories is virtually assigned a predetermined value. The first page of the first memory that is managed in units of pages divided by capacity, designates a first page that is the same page for the plurality of memories, sequentially transfers data, and starts data transfer When the data writing to is completed, the second page which is the same page is designated for the plurality of memories, and the data is sequentially transferred to write the data to the plurality of memories. This is a configuration for executing a going interleave writing process.

かかる構成によれば、記録方法は、各メモリの同一ページに対して、順次データの転送と書き込みを実行するので、連続的なデータを書き込む場合に、書き込み速度が高速なページと書き込み速度が低速なページとを混在させずに、書き込み速度の足並みを揃えることができ、高速に高データレートの映像記録に対応することができる。 According to such a configuration, the recording method sequentially transfers and writes data to the same page in each memory. Therefore, when writing continuous data, the page having a high writing speed and the writing speed being low. This makes it possible to keep pace with the writing speed without having to mix new pages, and to support high-speed video recording at a high data rate.

本発明によれば、メモリチップの並列化数を増大させずに、高データレート映像の記録に対応することができる。 According to the present invention, it is possible to support recording of a high data rate video without increasing the number of parallel memory chips.

ツリー構成により並列化したＮＡＮＤフラッシュメモリ記録装置の構成を示す図である。It is a figure which shows the structure of the NAND flash memory recording device paralleled by the tree structure.バス供給により並列化したＮＡＮＤフラッシュメモリ記録装置の構成を示す図である。It is a figure which shows the structure of the NAND flash memory recording device parallelized by bus supply.本実施例に係るＮＡＮＤフラッシュメモリ記録装置の構成を示す図である。It is a figure which shows the structure of the NAND flash memory recording device based on a present Example.ＭＬＣ型ＮＡＮＤフラッシュメモリの各ページに複数回記録を行い、記録速度の計測結果を重ねてプロットした結果を示す図である。It is a figure which shows the result of having recorded on each page of the MLC type NAND flash memory a plurality of times, and superposing and plotting the measurement result of the recording speed.高速ページ、中速ページ及び低速ページの書き込み順番を制御し、インタリーブ書き込み速度の最適化を図る処理についての説明に供する図である。It is a figure which uses for description about the process which controls the write order of a high speed page, a medium speed page, and a low speed page, and optimizes an interleave write speed.書き込み速度が異なるページを混在させてインタリーブ書き込み処理を行った場合についての説明に供する図である。It is a figure where it uses for description about the case where interleave writing processing is performed by mixing pages with different writing speeds.本実施例に係るＮＡＮＤフラッシュメモリ記録装置の構成を示す図である。It is a figure which shows the structure of the NAND flash memory recording device based on a present Example.インタリーブするメモリの個数と書込み速度の理論値の関係を示す図である。It is a figure which shows the relationship between the number of the memory to interleave, and the theoretical value of writing speed.インタリーブ書き込み処理を行わないで、データをメモリに書き込む例についての説明に供する図である。It is a figure where it uses for description about the example which writes data in a memory, without performing an interleave writing process.インタリーブ書き込み処理を行って、データをメモリに書き込む例についての説明に供する図である。It is a figure with which it uses for description about the example which performs an interleave write process and writes data in a memory.

本発明は、例えば、非圧縮の４ＫＵＨＤＴＶ又は８ＫＵＨＤＴＶのように高データレート映像を記録することが可能な記録装置（例えば、ＮＡＮＤフラッシュメモリ記録装置）に関するものである。 The present invention relates to a recording apparatus (for example, a NAND flash memory recording apparatus) capable of recording a high data rate video such as uncompressed 4KUHDTV or 8KUHDTV.

ここで、２Ｘｎｍ世代プロセスで製造された標準的なＭＬＣ（ＭｕｌｔｉＬｅｖｅｌＣｅｌｌ：多値記録）型のＮＡＮＤフラッシュメモリのメモリチップを用いてフレームレート６０Ｈｚの８ＫＵＨＤＴＶ映像（７２Ｇｂｐｓ）を記録するためには、２００〜４００枚程度の並列化を必要とする。 Here, in order to record 8 KUHDTV video (72 Gbps) with a frame rate of 60 Hz using a memory chip of a standard MLC (Multi Level Cell) type NAND flash memory manufactured by a 2X nm generation process, About 200 to 400 sheets need to be parallelized.

この課題を解決するために、以下の二つの構成が考えられる。
ひとつは、図１に示すように、複数のＮＡＮＤコントローラ１１ａ〜１１ｄと、それらＮＡＮＤコントローラ１１ａ〜１１ｄを束ねる親回路１２によって、ツリー構成となるように並列化する構成である。In order to solve this problem, the following two configurations are conceivable.
One is a configuration in which a plurality ofNAND controllers 11a to 11d and aparent circuit 12 that bundles theNAND controllers 11a to 11d are parallelized to form a tree configuration, as shown in FIG.

図１に示す例では、ＮＡＮＤコントローラ１１ａは、メモリチップ１３ａ〜１３ｄが接続され、ＮＡＮＤコントローラ１１ｂは、メモリチップ１３ｅ〜１３ｈが接続され、ＮＡＮＤコントローラ１１ｃは、メモリチップ１３ｉ〜１３ｌが接続され、ＮＡＮＤコントローラ１１ｄは、メモリチップ１３ｍ〜１３ｐが接続されている。 In the example shown in FIG. 1, theNAND controller 11a is connected tomemory chips 13a to 13d, theNAND controller 11b is connected tomemory chips 13e to 13h, theNAND controller 11c is connected tomemory chips 13i to 13l, and NAND Thememory chip 13m to 13p is connected to thecontroller 11d.

もうひとつは、図２に示すように、ＮＡＮＤコントローラ２１の入出力ピンを複数のメモリチップ２２ａ〜２２ｐでバス共有する構成である。 The other is a configuration in which the input / output pins of the NAND controller 21 are shared by a plurality ofmemory chips 22a to 22p as shown in FIG.

前者のツリー構成は、複数のＮＡＮＤコントローラ１１ａ〜１１ｄと、親回路１２が必要となるため、実装面積が増大し、小型化の面で不利である。
後者のバス共有は、単独のＮＡＮＤコントローラ２１によって多数のメモリチップ２２ａ〜２２ｐを制御できるため、実装面積の点から小型化に有利であるが、前者の構成よりも高速化の面で不利である。The former tree configuration requires a plurality ofNAND controllers 11a to 11d and aparent circuit 12, which increases the mounting area and is disadvantageous in terms of miniaturization.
The latter bus sharing is advantageous for downsizing from the viewpoint of mounting area because a large number ofmemory chips 22a to 22p can be controlled by a single NAND controller 21, but is disadvantageous in terms of speeding up compared to the former configuration. .

そこで、本発明では、単一のＮＡＮＤコントローラにバス共有で多数のメモリチップを制御し、かつ、書き込み速度の高速化を図るため、インタリーブ書き込み処理を採用する構成を提案する。なお、以下では、記録装置の一例としてＮＡＮＤフラッシュメモリ記録装置の構成と動作について説明するが、これに限られない。 Therefore, the present invention proposes a configuration that employs interleaved write processing in order to control a large number of memory chips by sharing a bus with a single NAND controller and to increase the write speed. In the following, the configuration and operation of a NAND flash memory recording device will be described as an example of a recording device, but the present invention is not limited to this.

ＮＡＮＤフラッシュメモリ記録装置１は、図３に示すように、メモリチップ３１と、コントローラ（制御部）３２と、を備える。 As shown in FIG. 3, the NAND flashmemory recording apparatus 1 includes amemory chip 31 and a controller (control unit) 32.

メモリチップ３１は、複数のメモリによって構成される。本実施例では、メモリチップ３１は、４つのメモリ３３ａ〜３３ｄによって構成されている。また、メモリ３３ａ〜３３ｄは、シリコンダイとも呼ばれ、データレジスタとメモリセルアレイとにより構成されている。 Thememory chip 31 is composed of a plurality of memories. In the present embodiment, thememory chip 31 includes fourmemories 33a to 33d. Thememories 33a to 33d are also called silicon dies, and are composed of a data register and a memory cell array.

コントローラ３２は、メモリ３３ａ〜３３ｄにアクセスし、データの書き込み、読み出し及び消去を行う。コントローラ３２は、メモリ３３ａ〜３３ｄのそれぞれを仮想的に所定の容量で分割したページ単位で管理する。 Thecontroller 32 accesses thememories 33a to 33d, and writes, reads, and erases data. Thecontroller 32 manages each of thememories 33a to 33d in units of pages virtually divided by a predetermined capacity.

コントローラ３２は、複数のメモリ３３ａ〜３３ｄに対して同一ページである第１ページを指定して、順次、データを転送し、データの転送を開始した最初のメモリの第１ページに対するデータの書き込みが完了している場合には、複数のメモリ３３ａ〜３３ｄに対して同一ページである第２ページを指定して、順次、データを転送することにより、複数のメモリ３３ａ〜３３ｄにデータを書き込んで行くインタリーブ書き込み処理を実行する。 Thecontroller 32 designates the first page, which is the same page, for the plurality ofmemories 33a to 33d, sequentially transfers data, and writes data to the first page of the first memory that has started data transfer. If completed, the second page, which is the same page, is specified for the plurality ofmemories 33a to 33d, and the data is sequentially transferred to write the data to the plurality ofmemories 33a to 33d. Perform interleaved write processing.

詳細には、各メモリ３３ａ〜３３ｄにデータを転送すると、各メモリ３３ａ〜３３ｄのデータレジスタにデータが格納される。その後、データレジスタから、メモリセルアレイ（指定されたページ）にデータが書き込まれる。 Specifically, when data is transferred to thememories 33a to 33d, the data is stored in the data registers of thememories 33a to 33d. Thereafter, data is written from the data register to the memory cell array (designated page).

一般的にＮＡＮＤフラッシュメモリ記録装置は、ページによって、書き込み速度が高速なページと低速なページが存在する。
本実施例に係るＮＡＮＤフラッシュメモリ記録装置１は、各メモリ３３ａ〜３３ｄの同一ページに対して、順次、データの転送と書き込みを実行するので、連続的なデータを書き込む場合に、書き込み速度が高速なページと書き込み速度が低速なページとを混在させずに、書き込み速度の足並みを揃えることができ、高速に高データレートの映像記録に対応することができる。In general, a NAND flash memory recording device includes a page with a high writing speed and a page with a low speed depending on the page.
Since the NAND flashmemory recording device 1 according to the present embodiment sequentially transfers and writes data to the same page in each of thememories 33a to 33d, the writing speed is high when writing continuous data. Therefore, it is possible to align the writing speed without mixing a page with a low writing speed and a page with a low writing speed, and it is possible to cope with video recording at a high data rate at a high speed.

メモリチップ３１は、多数並列化して構成されてもよい。
かかる構成によれば、ＮＡＮＤフラッシュメモリ記録装置１は、複数のメモリチップ３１の各メモリの同一ページに対して、順次、データの転送と書き込みを実行するので、連続的なデータを書き込む場合に、書き込み速度が高速なページと書き込み速度が低速なページとを混在させずに、書き込み速度の足並みを揃えることができ、高速に高データレートの映像記録に対応することができる。Many memory chips 31 may be configured in parallel.
According to such a configuration, the NAND flashmemory recording device 1 sequentially transfers and writes data to the same page of each memory of the plurality ofmemory chips 31, so when writing continuous data, Without mixing pages with a high writing speed and pages with a low writing speed, it is possible to align the writing speed, and it is possible to cope with video recording at a high data rate at a high speed.

ここで、一般的にインタリーブ書き込み処理による高速化は、ひとつのメモリチップの内部に備えられる複数（２〜４個）のシリコンダイ（メモリ）に対して適用されるが、二つ以上の複数のメモリチップに対しても同様に適用可能である。
例えば、４枚のメモリチップに対してインタリーブ書き込み処理を適用する場合は、８〜１６個のシリコンダイに対して書き込み制御を行うことになる。Here, generally, the speeding up by the interleave writing process is applied to a plurality (2 to 4) of silicon dies (memory) provided in one memory chip. The same applies to memory chips.
For example, when the interleave writing process is applied to four memory chips, writing control is performed on 8 to 16 silicon dies.

また、上述したように、ＭＬＣ型ＮＡＮＤフラッシュメモリ記録装置には、ページによって、書き込みが高速なページと低速なページが存在する。
一例として、容量２５６ＧｂｉｔのＭＬＣ型ＮＡＮＤフラッシュメモリ記録装置の各ページに複数回記録を行い、記録速度の計測結果を重ねてプロットした結果を図４に示す。
図４から分かるように、書き込み時間が最大５００μｓｅｃ程度の高速ページ（０，１，４，５，８，９・・・）と、書き込み時間が最大１９００μｓｅｃ程度の低速ページ（２，６，１０・・・）と、書き込み時間が最大１５００μｓｅｃ程度の中速ページ（３，７，１１・・・）の三種類が存在する。Further, as described above, in the MLC NAND flash memory recording apparatus, there are pages that are written at high speed and pages that are written at low speed depending on the page.
As an example, FIG. 4 shows a result obtained by performing recording a plurality of times on each page of an MLC NAND flash memory recording apparatus having a capacity of 256 Gbit and plotting the recording speed measurement results.
As can be seen from FIG. 4, a high-speed page (0, 1, 4, 5, 8, 9...) With a maximum write time of about 500 μsec and a low-speed page with a maximum write time of about 1900 μsec (2, 6, 10,. ..) And medium speed pages (3, 7, 11...) Having a maximum write time of about 1500 μsec.

ここで、コントローラ３２により高速ページ、中速ページ及び低速ページの書き込み順番を制御し、インタリーブ書き込み速度の最適化を図る処理について以下に説明する。なお、以下では、ＮＡＮＤフラッシュメモリ記録装置１は、図５（ａ）に示すように、４枚のメモリチップ３１ａ〜３１ｄを備えるものとする。また、メモリチップ３１ａは、４個のメモリ３３ａ〜３３ｄを備え、メモリチップ３１ｂは、同様に４個のメモリ３３ｅ〜３３ｈを備え、メモリチップ３１ｃは、同様に４個のメモリ３３ｉ〜３３ｌを備え、メモリチップ３１ｄは、同様に４個のメモリ３３ｍ〜３３ｐを備える。 Here, a process for controlling the writing order of the high-speed page, the medium-speed page, and the low-speed page by thecontroller 32 and optimizing the interleave writing speed will be described below. In the following, it is assumed that the NAND flashmemory recording device 1 includes fourmemory chips 31a to 31d as shown in FIG. Thememory chip 31a includes fourmemories 33a to 33d, thememory chip 31b similarly includes fourmemories 33e to 33h, and thememory chip 31c similarly includes four memories 33i to 33l. Similarly, thememory chip 31d includes fourmemories 33m to 33p.

また、図５（ｂ）には、コントローラ３２によって、高速ページ、中速ページ及び低速ページの書き込み順番を制御した一例を示している。
図５（ｂ）では高速ページ、中速ページ、低速ページのそれぞれをまとめてインタリーブするよう書き込み順番を制御している。FIG. 5B shows an example in which thecontroller 32 controls the writing order of the high-speed page, the medium-speed page, and the low-speed page.
In FIG. 5B, the write order is controlled so that high-speed pages, medium-speed pages, and low-speed pages are interleaved together.

具体的には、コントローラ３２は、メモリチップ３１ａのメモリ３３ａの第０ページ（高速ページ）にデータを転送し、転送終了後、メモリチップ３１ａのメモリ３３ｂの第０ページにデータを転送し、転送終了後、メモリチップ３１ａのメモリ３３ｃの第０ページにデータを転送する処理を、メモリチップ３１ｄのメモリ３３ｐの第０ページまで順次行う。 Specifically, thecontroller 32 transfers data to the 0th page (high-speed page) of thememory 33a of thememory chip 31a, and after the transfer is completed, transfers the data to the 0th page of thememory 33b of thememory chip 31a. After the completion, the process of transferring data to the 0th page of thememory 33c of thememory chip 31a is sequentially performed up to the 0th page of thememory 33p of thememory chip 31d.

コントローラ３２は、メモリチップ３１ａのメモリ３３ａの第０ページに対するデータの書き込みが完了している場合には、メモリチップ３１ａのメモリ３３ａの第１ページ（高速ページ）にデータを転送し、当該処理をメモリチップ３１ｄのメモリ３３ｐの第１ページまで順次行う。 When the writing of data to the 0th page of thememory 33a of thememory chip 31a is completed, thecontroller 32 transfers the data to the first page (high-speed page) of thememory 33a of thememory chip 31a, and performs the processing. The process is sequentially performed up to the first page of thememory 33p of thememory chip 31d.

図５（ｂ）に示す例では、メモリチップ３１ｄのメモリ３３ｐの第３ページ（中速ページ）にデータを転送し、データを書き込むまでの様子を模式的に示しており、メモリチップ４枚（メモリ１６個）の構成で、４ページをインタリーブ書き込みするのに要する時間は５１００μｓｅｃになった。 In the example shown in FIG. 5B, a state from when data is transferred to the third page (medium speed page) of thememory 33p of thememory chip 31d until the data is written is schematically shown. With the configuration of 16 memories), the time required for interleaved writing of 4 pages was 5100 μsec.

次に、本実施例のように各ページの書き込み速度に基づいて、ページの順番を制御しない、すなわち、書き込み速度が異なるページを混在させてインタリーブした場合の一例を図６に示す。 Next, FIG. 6 shows an example in which the page order is not controlled based on the writing speed of each page as in the present embodiment, that is, the pages are interleaved with different writing speeds.

図６に示す例では、メモリチップ３１ｄのメモリ３３ｏのページ（低速ページ）に対するデータの書き込みに時間がかかり、次のデータを同一のメモリ３３ｏへ転送できない時間が発生しており（図６中のＡ）、さらに、メモリチップ３１ｄのメモリ３３ｏのページ（中速ページ）に対するデータの書き込みに時間がかかり、次のデータを同一のメモリ３３ｏへ転送できない時間が発生している（図６中のＢ）。 In the example shown in FIG. 6, it takes time to write data to the page (low speed page) of thememory 33o of thememory chip 31d, and there is a time when the next data cannot be transferred to thesame memory 33o (in FIG. 6). A) Further, it takes time to write data to the page (medium speed page) of thememory 33o of thememory chip 31d, and there is a time when the next data cannot be transferred to thesame memory 33o (B in FIG. 6). ).

よって、図６に示す例では、４ページをインタリーブ書き込みするのに要する時間は、５８５０μｓｅｃであり、書き込み速度が異なるページを混在させたことによる、書き込み速度の低下が確認できる。 Therefore, in the example shown in FIG. 6, the time required for interleaved writing of four pages is 5850 μsec, and it can be confirmed that the writing speed is lowered due to the mixing of pages having different writing speeds.

本実施例に係るＮＡＮＤフラッシュメモリ記録装置１は、書き込み速度が同じページを一括してインタリーブすることで、書き込み時間の最適化を図ることができ、特に、連続したデータ（映像）記録に有効となる。 The NAND flashmemory recording apparatus 1 according to the present embodiment can optimize the writing time by interleaving pages having the same writing speed at the same time, and is particularly effective for continuous data (video) recording. Become.

上述では、それぞれ４個のメモリを有する４枚のメモリチップ３１ａ〜３１ｄを備える構成について説明したが、これに限られない。
例えば、ＮＡＮＤフラッシュメモリ記録装置１は、図７に示すように、４枚のメモリチップを８並列（メモリチップ３１ｎ_１〜３１ｎ_３２）でコントローラ３２にバス共有で接続する構成でもよい。In the above description, the configuration including fourmemory chips 31a to 31d each having four memories has been described, but the configuration is not limited thereto.
For example, as shown in FIG. 7, the NAND flashmemory recording device 1 may have a configuration in which four memory chips are connected in parallel to thecontroller 32 in eight parallel (memory chips 31n_{1 to} 31n₃₂ ).

メモリチップ１枚当たりの容量は２５６Ｇｂｉｔ、チップ１枚あたりの入出力ピン数は５０本である。ＮＡＮＤフラッシュメモリ記録装置１の接続に使用される入出力ピンの総数は、１６００本となる。従来の構成では、メモリチップ３２枚を並列接続した場合の６４００本となる。 The capacity per memory chip is 256 Gbit, and the number of input / output pins per chip is 50. The total number of input / output pins used for connection of the NAND flashmemory recording device 1 is 1600. In the conventional configuration, the number is 6400 when 32 memory chips are connected in parallel.

本実施例を適用した場合、３２枚のメモリチップを並列接続しても、入出力ピンの総数が従来の構成に比して、１／４の本数で済むことになる。
よって、ＮＡＮＤフラッシュメモリ記録装置１は、一つのコントローラで３２枚のメモリチップに対して、インタリーブ書き込み処理を実行することができる。When this embodiment is applied, even if 32 memory chips are connected in parallel, the total number of input / output pins is ¼ that of the conventional configuration.
Therefore, the NAND flashmemory recording device 1 can execute the interleave writing process for 32 memory chips with one controller.

また、インタリーブするダイ（メモリ）の個数と書込み速度の理論値の関係を図８に示す。
一般的なＳＳＤの構成に相当する８枚のメモリチップを並列接続した場合、３．４Ｇｂｐｓであるのに対して、本実施例を適用した構成では、９．８Ｇｂｐｓ以上の書込み速度を見込むことができる。このようにして、ＮＡＮＤフラッシュメモリ記録装置１は、バス共有の構成でも高速化を図ることが可能なことが分かる。FIG. 8 shows the relationship between the number of dies (memory) to be interleaved and the theoretical value of the writing speed.
When eight memory chips corresponding to a general SSD configuration are connected in parallel, the speed is 3.4 Gbps, whereas in the configuration to which this embodiment is applied, a writing speed of 9.8 Gbps or more can be expected. it can. In this way, it can be seen that the NAND flashmemory recording device 1 can achieve high speed even with a bus sharing configuration.

上述したように、本実施例に係るＮＡＮＤフラッシュメモリ記録装置１は、一つのコントローラ３２によって多数のメモリチップへの書込み制御が可能となり、実装面積の増大を抑えて小型で大容量な記録媒体を実現するとともに、インタリーブ書き込み処理の最適化により高データレート映像の記録に対応することができる。 As described above, the NAND flashmemory recording apparatus 1 according to the present embodiment enables writing control to a large number of memory chips by asingle controller 32, and suppresses an increase in mounting area, thereby reducing a small and large capacity recording medium. In addition, it is possible to cope with the recording of high data rate video by optimizing the interleave writing process.

また、本実施例では、主に記録装置の構成と動作について説明したが、これに限られず、各構成要素を備え、メモリチップの並列化数を増大させずに、高データレート映像の記録に対応するための記録方法、及びプログラムとして構成されてもよい。 In the present embodiment, the configuration and operation of the recording apparatus have been mainly described. However, the present invention is not limited to this, and each component is provided for recording a high data rate video without increasing the number of parallel memory chips. It may be configured as a recording method and program for responding.

さらに、記録装置の機能を実現するためのプログラムをコンピュータで読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって実現してもよい。 Furthermore, the program for realizing the function of the recording apparatus may be recorded on a computer-readable recording medium, and the program recorded on the recording medium may be read by a computer system and executed.

ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータで読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記録装置のことをいう。 The “computer system” here includes an OS and hardware such as peripheral devices. The “computer-readable recording medium” refers to a recording device such as a portable medium such as a flexible disk, a magneto-optical disk, a ROM, a CD-ROM, or a hard disk built in a computer system.

さらに「コンピュータで読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時刻の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時刻プログラムを保持しているものも含んでもよい。また、上記プログラムは、前述した機能の一部を実現するためのものであってもよく、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであってもよい。 Furthermore, “computer-readable recording medium” means that a program is dynamically held for a short time, like a communication line when transmitting a program via a network such as the Internet or a communication line such as a telephone line. It is also possible to include one that holds a program for a certain time, such as a volatile memory inside a computer system that becomes a server or client in that case. Further, the program may be for realizing a part of the above-described functions, and may be capable of realizing the above-described functions in combination with a program already recorded in the computer system. .

１ＮＡＮＤフラッシュメモリ記録装置
３１メモリチップ
３２コントローラ
３１ａ〜３１ｄメモリチップDESCRIPTION OFSYMBOLS 1 NAND flashmemory recording device 31Memory chip 32Controller 31a-31d Memory chip

Claims

Translated fromJapanese

複数のメモリによって構成されるメモリチップと、
前記メモリにアクセスし、データの書き込み、読み出し及び消去を行う制御部と、を備え、
前記制御部は、前記メモリのそれぞれを仮想的に所定の容量で分割したページ単位で管理し、
前記複数のメモリに対して同一ページである第１ページを指定して、順次、データを転送し、データの転送を開始した最初のメモリの前記第１ページに対するデータの書き込みが完了している場合には、前記複数のメモリに対して同一ページである第２ページを指定して、順次、データを転送することにより、前記複数のメモリにデータを書き込んで行くインタリーブ書き込み処理を実行する記録装置。A memory chip composed of a plurality of memories;
A controller that accesses the memory and writes, reads, and erases data;
The control unit manages each of the memories in units of pages virtually divided by a predetermined capacity,
When the first page, which is the same page, is specified for the plurality of memories, the data is sequentially transferred, and the data writing to the first page of the first memory that has started the data transfer is completed A recording device that executes an interleaved writing process of writing data to the plurality of memories by designating a second page that is the same page as the plurality of memories and sequentially transferring the data.

前記メモリチップは、多数並列化して構成される請求項１記載の記録装置。 The recording apparatus according to claim 1, wherein a plurality of the memory chips are configured in parallel.

複数のメモリによって構成されるメモリチップにアクセスし、データの書き込み、読み出し及び消去を行う制御工程を備え、
前記制御工程では、前記メモリのそれぞれを仮想的に所定の容量で分割したページ単位で管理し、
前記複数のメモリに対して同一ページである第１ページを指定して、順次、データを転送し、データの転送を開始した最初のメモリの前記第１ページに対するデータの書き込みが完了している場合には、前記複数のメモリに対して同一ページである第２ページを指定して、順次、データを転送することにより、前記複数のメモリにデータを書き込んで行くインタリーブ書き込み処理を実行する記録方法。A control step of accessing a memory chip composed of a plurality of memories and writing, reading and erasing data;
In the control step, each of the memories is managed in units of pages virtually divided by a predetermined capacity,
When the first page, which is the same page, is specified for the plurality of memories, the data is sequentially transferred, and the data writing to the first page of the first memory that has started the data transfer is completed In the recording method, the second page which is the same page is designated for the plurality of memories, and the data is sequentially transferred to perform an interleaved writing process for writing the data to the plurality of memories.