JP2012216725A

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Publication number: JP2012216725A
Application number: JP2011082098A
Authority: JP
Inventors: Arimitsu Kato; 有光加藤; Makoto Miyamura; 信宮村; Koichiro Okamoto; 浩一郎岡本; Naoki Tomono; 直樹伴野; Munehiro Tada; 宗弘多田; Yoshihiko Ito; 仁彦伊藤; Toshitsugu Sakamoto; 利司阪本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2011-04-01
Filing date: 2011-04-01
Publication date: 2012-11-08

Abstract

PROBLEM TO BE SOLVED: To provide a resistive storage device which changes the resistance between read terminals by forming and annihilating a conduction region by moving ions via voltage application and which has improved characteristics variations.SOLUTION: A resistive storage device comprises: an ion source member; a granular or island-shaped insulating member formed on the ion source member; an ion conductor member formed on the insulating member; and an electrode member formed on the ion conductor member. A manufacturing method of a resistive storage device includes: a step of forming a granular or island-shaped insulating member on an ion source member; a step of forming an ion conductor member on the insulating member; and a step of forming an electrode member on the ion conductor member.

Description

Translated fromJapanese

本発明は抵抗記憶装置に関し、特にイオン伝導体に金属イオンを導入、排除して導電性を変化させることで、抵抗を変化させる機能を有する抵抗記憶装置およびその製造方法に関する。 The present invention relates to a resistance memory device, and more particularly, to a resistance memory device having a function of changing resistance by introducing and removing metal ions from an ion conductor to change the conductivity, and a method of manufacturing the same.

この種の抵抗記憶装置としては、例えば、ナノブリッジ素子を抵抗記憶装置として用いてクロスバースイッチを構成するものがあった。 As this type of resistance memory device, for example, there is a device that forms a crossbar switch using a nanobridge element as a resistance memory device.

まず、抵抗記憶装置の例として、ナノブリッジ素子と呼ばれる構造について説明する。図９に非特許文献１（２０１０ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳＭＥＥＴＩＮＧＴＥＣＨＮＩＣＡＬＤＩＧＥＳＴ (ｐｐ.３０３-３０６)）で報告されたナノブリッジ素子の例を示す。同図では、ナノブリッジ素子の断面形状と動作を示し、ルテニウム（Ｒｕ）電極１０１と固体電解質層１０２と銅（Ｃｕ）電極１０３とを積層した構造のナノブリッジ素子である。素子抵抗を低抵抗に変化させるには、図９（ａ）に示すように、Ｃｕ電極１０３にプラスの電圧（＋Ｖ）を印加することでＣｕイオン（Ｃｕ^＋）をＲｕ電極１０１へ向かう方向に移動させ、固体電解質層１０２内にＣｕ導電領域１３２を形成して（図９（ｂ）参照）、Ｃｕ電極１０３とＲｕ電極１０１の間を低抵抗（ＯＮ）にする。逆に、図９（ｃ）に示すように、Ｒｕ電極１０１にプラスの電圧（＋Ｖ）を印加するとＣｕイオンがＣｕ電極１０３へ向かう方向に移動してＣｕ電極１０３に回収されるため、Ｃｕ電極１０３とＲｕ電極１０１の間は高抵抗（ＯＦＦ）に変化する（図９（ｄ）参照）。このように、図９に示すナノブリッジ素子では、電圧の印加方向により抵抗を変化させることができる。First, a structure called a nanobridge element will be described as an example of a resistance memory device. FIG. 9 shows an example of a nanobridge element reported in Non-Patent Document 1 (2010 IEEE ELECTRON DEVICES MEETING TECHNICAL DIGEST (pp. 303-306)). The figure shows the cross-sectional shape and operation of the nanobridge element, which is a nanobridge element having a structure in which a ruthenium (Ru) electrode 101, asolid electrolyte layer 102, and a copper (Cu)electrode 103 are laminated. In order to change the element resistance to a low resistance, as shown in FIG. 9A, by applying a positive voltage (+ V) to theCu electrode 103, Cu ions (Cu⁺ ) are directed in the direction toward the Ru electrode 101. The Cuconductive region 132 is formed in the solid electrolyte layer 102 (see FIG. 9B), and the resistance between theCu electrode 103 and the Ru electrode 101 is reduced (ON). Conversely, as shown in FIG. 9C, when a positive voltage (+ V) is applied to the Ru electrode 101, the Cu ions move in the direction toward theCu electrode 103 and are collected by theCu electrode 103. Between 103 and the Ru electrode 101 is changed to high resistance (OFF) (see FIG. 9D). As described above, in the nanobridge element shown in FIG. 9, the resistance can be changed depending on the voltage application direction.

次に、このナノブリッジ素子を用いて構成したクロスバースイッチについて図１０を用いて説明する。本例では交差する２系統の配線群、例えば、ビット線Ｂ１乃至Ｂ３とワード線Ｗ1乃至Ｗ３の交差部分に両配線を接続するようにナノブリッジ素子Ａ１１乃至Ａ３３が配置されている。初期状態ではすべてのナノブリッジ素子が高抵抗の状態とする。ナノブリッジ素子Ａ１１を低抵抗にして配線Ｂ１と配線Ｗ１間を電気的接続状態にするには、Ｂ１とＷ１にそれぞれ電圧Ｖｄｄと０Ｖを、その他の配線にＶｄｄ/２を印加する。Ｖｄｄをナノブリッジ素子が低抵抗に変化する閾値電圧Ｖｔｈより大きく、かつＶｄｄ/２がＶｔｈより小さくなるように設定することで、所望のナノブリッジ素子Ａ１１だけ低抵抗に変化させることができる。これにより所望の１対の配線Ｂ１とＷ１が低抵抗で接続されることになる。 Next, a crossbar switch configured using this nanobridge element will be described with reference to FIG. In this example, the nanobridge elements A11 to A33 are arranged so as to connect both wirings to two intersecting wiring groups, for example, the intersections of the bit lines B1 to B3 and the word lines W1 to W3. In the initial state, all nanobridge elements are in a high resistance state. In order to make the nanobridge element A11 have a low resistance so that the wiring B1 and the wiring W1 are electrically connected, voltages Vdd and 0V are applied to B1 and W1, respectively, and Vdd / 2 is applied to the other wirings. By setting Vdd to be larger than the threshold voltage Vth at which the nanobridge element changes to low resistance and Vdd / 2 to be lower than Vth, only the desired nanobridge element A11 can be changed to low resistance. As a result, a desired pair of wirings B1 and W1 are connected with low resistance.

配線間を電気的に切断するには逆向きの電圧−Ｖｄｄを印加して、ナノブリッジ素子を高抵抗に変化させる。これらの動作により、２系統の配線群同士の接続を自由に切り替えるクロスバースイッチを構成することができる。 In order to electrically disconnect between the wirings, a reverse voltage -Vdd is applied to change the nanobridge element to a high resistance. With these operations, it is possible to configure a crossbar switch that freely switches the connection between two wiring groups.

ほかの抵抗記憶装置の例として、特許文献１、２、３に開示されているような例がある。その一例として、特許文献１（特開２００９−２１２３８０）で示された抵抗記憶装置について図１１を用いて示す。この抵抗記憶装置では、一対の電極間に抵抗変化層を挟んだ構造であるが、この抵抗変化層は、多結晶酸化物膜と、これよりも厚いアモルファス酸化物膜との積層を含んでいる。下部電極１１０としては白金（Ｐｔ）５０ｎｍ、多結晶酸化物膜１１１としては多結晶酸化ニッケル（ＮｉＯ）を５ｎｍ、アモルファス酸化物膜１１２としてはアモルファスＮｉＯを１０ｎｍ、上部電極１１３としてはＰｔ５０ｎｍを使用している。動作方法は図９と同様であるが、本構造により、抵抗記憶装置を微細化しても、初期短絡不良を防ぎつつ、フィラメント１１４を形成して抵抗変化を開始させるフォーミング電圧を低く維持することができるとしている。 Examples of other resistance memory devices include those disclosed inPatent Documents 1, 2, and 3. As an example, a resistance memory device disclosed in Patent Document 1 (Japanese Unexamined Patent Application Publication No. 2009-212380) is shown with reference to FIG. This resistance memory device has a structure in which a resistance change layer is sandwiched between a pair of electrodes. This resistance change layer includes a stack of a polycrystalline oxide film and a thicker amorphous oxide film. . Platinum (Pt) 50 nm is used for the lower electrode 110, polycrystalline nickel oxide (NiO) is 5 nm for the polycrystalline oxide film 111, amorphous NiO is 10 nm for the amorphous oxide film 112, and Pt 50 nm is used for the upper electrode 113. ing. Although the operation method is the same as that in FIG. 9, even if the resistance memory device is miniaturized, the forming voltage for starting the resistance change by forming thefilament 114 can be kept low while preventing the initial short circuit failure even if the resistance memory device is miniaturized. I can do it.

このような抵抗記憶装置は、前述のような電気的接続経路を切り替えるスイッチ用途や、データを記憶するメモリ用途などに用いられる。 Such a resistance memory device is used for a switch for switching an electrical connection path as described above, a memory for storing data, and the like.

特開２００９−２１２３８０（図２）JP2009-212380 (FIG. 2)特開２００９−１４１２２５（図１）JP2009-141225 (FIG. 1)特開２０１０−０１６３８１（図１）JP2010-016381 (FIG. 1)

２０１０ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳＭＥＥＴＩＮＧＴＥＣＨＮＩＣＡＬＤＩＧＥＳＴ (ｐｐ.３０３-３０６)2010 IEEE ELECTRON DEVICES MEETING TECHNICICAL DIGEST (pp.303-306)

特許文献１では、抵抗変化層としてＮｉＯや酸化チタン（ＴｉＯ）を用いた関連技術の抵抗記憶装置の研究において、抵抗記憶装置特性のばらつきが大きく、抵抗記憶装置面積を小さくするとフォーミング電圧が大きくなるという問題が明らかになったとしている。そして、面積依存性については、成膜後の抵抗記憶装置中に存在するウイークスポットの程度と存在確率が変わるためとしている。 InPatent Document 1, in the research of a resistance memory device of related technology using NiO or titanium oxide (TiO) as a resistance change layer, the variation of the resistance memory device is large, and the forming voltage increases when the area of the resistance memory device is reduced. It is said that the problem became clear. And about area dependency, it is because the grade and existence probability of the weak spot which exist in the resistive memory device after film-forming change.

特許文献１ではこの問題を解決する方法として、グレインバウンダリ１１５に電界が集中しやすいことを利用し、多結晶酸化物膜を用い、そのグレインバウンダリを起点としてフォーミングを生じさせている。グレインを抵抗記憶装置サイズより小さくすることで、抵抗記憶装置内に多数のグレインバウンダリ１１５、すなわちフォーミングの起点を設けることで、微細化による起点の減少から起こるフォーミング電圧の増大を防ぐとしている。 InPatent Document 1, as a method for solving this problem, a polycrystalline oxide film is used and the forming is caused from the grain boundary using the fact that the electric field tends to concentrate on thegrain boundary 115. By making the grain smaller than the size of the resistance memory device, a large number ofgrain boundaries 115, that is, forming starting points are provided in the resistance memory device, thereby preventing an increase in forming voltage caused by a decrease in the starting point due to miniaturization.

さて、もう一つの問題である抵抗記憶装置特性のばらつきであるが、（１）抵抗記憶装置間のばらつきと（２）同一抵抗記憶装置での繰り返しばらつきの２種類が考えられる。抵抗記憶装置間ばらつきについては、前述の起点の減少による個体差や、フィラメントが形成される電極の表面形状の抵抗記憶装置間の違いが原因となる。ここで電極の表面形状の影響について図１２を用いて説明する。 There are two types of resistance memory device variations, which are another problem. There are two types: (1) variations between resistance memory devices and (2) repeated variations in the same resistance memory device. The variation between the resistance memory devices is caused by the individual difference due to the decrease in the starting point and the difference between the resistance memory devices in the surface shape of the electrode on which the filament is formed. Here, the influence of the surface shape of the electrode will be described with reference to FIG.

図１２は、電極表面形状が異なる３つの抵抗記憶装置Ｒ１、Ｒ２、Ｒ３についてフィラメント１１４が形成される位置を示した断面図である。図１２（ａ）に示す抵抗記憶装置Ｒ１は、その電極１０３の表面が平坦な場合である。図１２（ｂ）および（ｃ）に示す抵抗記憶素子Ｒ２およびＲ３は、その電極１０３の表面に異なる凹凸がある場合を示している。 FIG. 12 is a cross-sectional view showing the positions where thefilaments 114 are formed for the three resistance memory devices R1, R2, and R3 having different electrode surface shapes. The resistance memory device R1 shown in FIG. 12A is a case where the surface of theelectrode 103 is flat. In the resistance memory elements R2 and R3 shown in FIGS. 12B and 12C, the surface of theelectrode 103 has different irregularities.

さらに図１２には、書き込みを３回行い、フィラメント形成を繰り返し行ったときのフィラメント１１４の形成位置の変化を縦方向に1回目、２回目、３回目として示してある。抵抗記憶装置Ｒ２と抵抗記憶装置Ｒ３では表面形状が異なっており、突部の高さや鋭さで電界集中の程度が変わっている。電界強度はフィラメント形成に寄与するため、抵抗記憶装置Ｒ２と抵抗記憶装置Ｒ３とでは書き込み特性が異なることになり、電極表面形状が抵抗記憶装置間のばらつきに影響するのは明らかである。 Further, FIG. 12 shows the change in the formation position of thefilament 114 when writing is performed three times and the filament formation is repeatedly performed as the first, second, and third times in the vertical direction. The resistance memory device R2 and the resistance memory device R3 have different surface shapes, and the degree of electric field concentration varies depending on the height and sharpness of the protrusions. Since the electric field strength contributes to filament formation, the write characteristics are different between the resistance memory device R2 and the resistance memory device R3, and it is clear that the electrode surface shape affects the variation between the resistance memory devices.

次に、繰り返し書き込み時の特性ばらつきについては、以下のように考える。抵抗記憶装置Ｒ１のように電極１０３を平坦化した場合、フィラメント１１４が形成される確率はどこでも同程度であり、図１２（ａ）に示すように書き込むたびに異なる場所に形成されると考えられる。電極１０３の平坦化は、抵抗変化層１０２を薄膜化して動作の低電圧化をはかる上で、膜内の欠陥形成を抑制するために必要であるが、抵抗変化層１０２を完全に均質にすることは難しく、フィラメント１１４の太さや形状や形成電圧は形成される位置に影響を受けることは明らかである。 Next, characteristic variations at the time of repeated writing are considered as follows. When theelectrode 103 is flattened as in the resistance memory device R1, the probability that thefilament 114 is formed is almost the same everywhere, and it is considered that thefilament 114 is formed in a different place every time writing is performed as shown in FIG. . The flattening of theelectrode 103 is necessary to suppress the formation of defects in the film in order to reduce the operation voltage by reducing the thickness of thevariable resistance layer 102, but makes thevariable resistance layer 102 completely uniform. This is difficult, and it is clear that the thickness, shape, and formation voltage of thefilament 114 are affected by the position where thefilament 114 is formed.

一方、抵抗記憶装置Ｒ２や抵抗記憶装置Ｒ３のように電極１０３が平坦でなく突部がある場合は、繰り返して書き込みを行っても図１２（ｂ）および（ｃ）に示すように、同じ場所にフィラメント１１４が形成される確率が高く、繰り返しばらつきは小さいと考えられる。しかし、電極自体がイオン化して移動するため、動作を繰り返すと形状が経時変化し、フィラメント形成点が移動する可能性がある。これらのような現象が繰り返しばらつきに影響すると考えられる。 On the other hand, when theelectrode 103 is not flat and there is a protrusion as in the resistance memory device R2 or the resistance memory device R3, even if writing is repeated, the same location is obtained as shown in FIGS. It is considered that there is a high probability that thefilament 114 is formed on the surface, and the variation in repetition is small. However, since the electrode itself is ionized and moves, when the operation is repeated, the shape changes with time, and the filament forming point may move. Such a phenomenon is considered to affect the variation repeatedly.

この問題に対し特許文献１に開示の構造を適用した場合、膜上方からみるとグレインバウンダリは網目状に全面につながっており、その上面は下部電極の表面形状を反映する。このため、前述の２つのばらつきに対しての改善効果はほとんどないことは明らかである。 When the structure disclosed inPatent Document 1 is applied to this problem, the grain boundary is connected to the entire surface as viewed from above the film, and its upper surface reflects the surface shape of the lower electrode. For this reason, it is clear that there is almost no improvement effect with respect to the above two variations.

このように、特許文献１では下部電極表面形状に起因して特性がばらつくため、すべてのセルを書き込むためにはマージンを考慮した高い書き込み電圧が必要となり、消費電力が低減できないという問題があった。 As described above, inPatent Document 1, the characteristics vary due to the shape of the surface of the lower electrode. Therefore, in order to write all the cells, a high write voltage in consideration of a margin is required, and there is a problem that power consumption cannot be reduced. .

本発明の目的は、上述した課題を解決した抵抗記憶装置およびその製造方法を提供することにある。 An object of the present invention is to provide a resistance memory device that solves the above-described problems and a method of manufacturing the same.

本発明の抵抗記憶装置は、イオン源部材と、イオン源部材上に形成された粒状または島状の絶縁体部材と、絶縁体部材上に形成されたイオン伝導体部材と、イオン伝導体部材上に形成された電極部材とを有することを特徴とする。 The resistance memory device of the present invention includes an ion source member, a granular or island-shaped insulator member formed on the ion source member, an ion conductor member formed on the insulator member, and an ion conductor member It has the electrode member formed in this.

また、本発明の抵抗記憶装置の製造方法は、イオン源部材上に粒状または島状に絶縁部材を形成する工程と、この絶縁部材上にイオン伝導体部材を形成する工程と、イオン伝導体部材上に電極部材を形成する工程とを有することを特徴とする。 The method of manufacturing a resistance memory device of the present invention includes a step of forming an insulating member in a granular or island shape on an ion source member, a step of forming an ion conductor member on the insulating member, and an ion conductor member. Forming an electrode member thereon.

この発明によれば、特性ばらつきが改善されてマージン電圧を小さくできるため低い電圧での書き込みが可能となり、低消費電力の抵抗記憶装置が実現できる。 According to the present invention, the variation in characteristics can be improved and the margin voltage can be reduced, so that writing at a low voltage is possible, and a low power consumption resistance memory device can be realized.

本発明の第一の実施の形態の要部概略断面図である。It is a principal part schematic sectional drawing of 1st embodiment of this invention.（ａ）本発明の第一の実施の形態の動作説明のための概略断面図である。(A) It is a schematic sectional drawing for operation | movement description of 1st embodiment of this invention.

（ｂ）比較参考例の動作説明のための概略断面図である。
本発明の第二の実施の形態の要部概略断面図である。本発明の実施の形態の説明図である。本発明の第１の実施例の要部概略平面図と概略断面図である。本発明の第１の実施例の代表的な製造工程での概略平面図と概略断面図である。本発明の第２の実施例の要部概略平面図と概略断面図である。本発明の第２の実施例の代表的な製造工程での概略平面図と概略断面図である。非特許文献１に開示の抵抗記憶装置とその動作を示す概略断面図である。図６に示す抵抗記憶装置を用いたクロスバースイッチ回路を示す要部概要図である。特許文献１に開示の抵抗記憶装置を示す要部概略断面図である。特許文献１に開示の抵抗記憶装置の動作を示す要部概略断面図である。(B) It is a schematic sectional drawing for operation | movement description of a comparative reference example.
It is a principal part schematic sectional drawing of 2nd embodiment of this invention. It is explanatory drawing of embodiment of this invention. It is the principal part schematic plan view and schematic sectional drawing of 1st Example of this invention. It is the schematic plan view and schematic sectional drawing in the typical manufacturing process of 1st Example of this invention. It is the principal part schematic plan view and schematic sectional drawing of 2nd Example of this invention. It is the schematic plan view and schematic sectional drawing in the typical manufacturing process of 2nd Example of this invention. It is a schematic sectional drawing which shows the resistive memory apparatus ofnonpatent literature 1, and its operation | movement. It is a principal part schematic diagram which shows the crossbar switch circuit using the resistance memory | storage device shown in FIG. FIG. 11 is a schematic cross-sectional view of a main part showing a resistance memory device disclosed inPatent Document 1. FIG. 10 is a schematic cross-sectional view showing the main part of the operation of the resistive memory device disclosed inPatent Document 1.

本発明の実施の形態につき図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.

図１を参照すると、本発明の第一の実施の形態として抵抗記憶装置の要部概略断面図が示されている。 Referring to FIG. 1, a schematic cross-sectional view of a main part of a resistance memory device is shown as a first embodiment of the present invention.

第一の実施の形態の抵抗記憶装置は、図１に示すように、第１のイオン源１と、第１の電極２と、第１のイオン伝導体３と、第１の絶縁体４とを有する。第１のイオン源１と第１の電極２は、第１のイオン伝導体３を挟んで配置される。第１の絶縁体４は、第１のイオン伝導体３と接する第１のイオン源１の表面に配置される。さらに第１の絶縁体４は、粒形状または島形状を有する。すなわち、第１のイオン伝導体３は、第１のイオン源１と第１の絶縁体４との両方に面する領域を有する。 As shown in FIG. 1, the resistance memory device according to the first embodiment includes afirst ion source 1, afirst electrode 2, afirst ion conductor 3, and afirst insulator 4. Have Thefirst ion source 1 and thefirst electrode 2 are arranged with thefirst ion conductor 3 interposed therebetween. Thefirst insulator 4 is disposed on the surface of thefirst ion source 1 in contact with thefirst ion conductor 3. Further, thefirst insulator 4 has a grain shape or an island shape. That is, thefirst ion conductor 3 has a region facing both thefirst ion source 1 and thefirst insulator 4.

次に本抵抗記憶装置の動作について図２を用いて説明する。図２（ａ）を参照すると、本発明の第一の実施の形態の要部断面が示されている。まず、本抵抗記憶装置の第１のイオン源１と第１の電極２との間の抵抗値を、高抵抗から低抵抗に変化させる書き込み方法について説明する。 Next, the operation of the resistance memory device will be described with reference to FIG. Referring to FIG. 2 (a), a cross section of the main part of the first embodiment of the present invention is shown. First, a writing method for changing the resistance value between thefirst ion source 1 and thefirst electrode 2 of the resistance memory device from high resistance to low resistance will be described.

高抵抗状態では、図２（ａ）に示すように第１のイオン伝導体３には金属イオンがほとんど存在せず、第１のイオン源１と第１の電極２との間にはほとんど電流が流れない。ここで第１のイオン源１と第１の電極２との間に、イオン源１の金属イオンが第１の電極２の方向に流れる第１の極性で所望の値の電圧を所望の時間印加する。このとき、電界は導電体である第１のイオン源１と第１の電極２との間に形成されるため、まず金属イオンは移動しやすい第１のイオン伝導体３と第１の絶縁体４との界面を移動する。そして図２（ａ）の点線の矢印で示すように第１のイオン伝導体３を通り、第１の電極２に向けてフィラメントを形成する。このようにして、低抵抗に変化させる。 In the high resistance state, as shown in FIG. 2 (a), almost no metal ions are present in thefirst ion conductor 3, and there is almost no current between thefirst ion source 1 and thefirst electrode 2. Does not flow. Here, a voltage of a desired value is applied between thefirst ion source 1 and thefirst electrode 2 with a first polarity in which the metal ions of theion source 1 flow in the direction of thefirst electrode 2 for a desired time. To do. At this time, since the electric field is formed between thefirst ion source 1 and thefirst electrode 2 which are conductors, first, thefirst ion conductor 3 and the first insulator in which the metal ions easily move. 4 is moved. Then, a filament is formed toward thefirst electrode 2 through thefirst ion conductor 3 as indicated by the dotted arrow in FIG. In this way, the resistance is changed to a low resistance.

次に、低抵抗から高抵抗に変化させる書き込み方法について説明する。第１のイオン源１と第１の電極２との間に、第１の極性とは逆向きで所望の値の電圧を所望の時間印加する。これにより、第１のイオン伝導体３内の金属イオンが第１のイオン源１の方向に移動する。さらに、第１のイオン伝導体１と第１の絶縁体４との界面では、金属イオンが移動しやすいため、金属イオンが第１のイオン源１に回収される。このようにして第１のイオン伝導体３に金属イオンが存在しなくなるため、高抵抗を示すようになる。 Next, a writing method for changing from low resistance to high resistance will be described. A voltage having a desired value is applied between thefirst ion source 1 and thefirst electrode 2 in a direction opposite to the first polarity for a desired time. Thereby, the metal ions in thefirst ion conductor 3 move in the direction of thefirst ion source 1. Furthermore, since metal ions easily move at the interface between thefirst ion conductor 1 and thefirst insulator 4, the metal ions are collected by thefirst ion source 1. In this way, no metal ions are present in the firstionic conductor 3, so that a high resistance is exhibited.

次に、本抵抗記憶装置の読み出し方法について説明する。読み出しは第１のイオン源１と第１の電極２との間の抵抗を評価することで行う。たとえば、第１のイオン源１に電圧を印加して第１の読み出し端子１と第２の読み出し端子２との間に電位差を与えることにより、第１の電極２を充電し、一定時間後の第１の電極２の電位と所望の電位とをセンスアンプを用いて比較する。ほかには、定電流源から所望の電流を流したときの電位と所望の電位とをセンスアンプを用いて比較するなどの方法がある。 Next, a reading method of the resistance memory device will be described. Reading is performed by evaluating the resistance between thefirst ion source 1 and thefirst electrode 2. For example, by applying a voltage to thefirst ion source 1 and applying a potential difference between thefirst readout terminal 1 and thesecond readout terminal 2, thefirst electrode 2 is charged, and a certain time later The potential of thefirst electrode 2 is compared with a desired potential using a sense amplifier. In addition, there is a method of comparing a potential when a desired current is supplied from a constant current source and a desired potential using a sense amplifier.

第１のイオン伝導体に薄い部分があると、電界が強くなるためフィラメントが形成されやすくなる。これは、繰り返し書き込み時に同じ場所にフィラメントが形成されることになるため、繰り返し書き込み特性が安定することを意味する。 If the first ion conductor has a thin portion, the electric field becomes strong, so that a filament is easily formed. This means that since the filament is formed at the same place during repeated writing, the repeated writing characteristic is stabilized.

凹凸に対し均一な膜厚となる成膜方法でも、第１のイオン伝導体３が薄いと粒に沿って一様な膜厚で形成されるが、厚くなるにつれ第１の絶縁体４の上部が薄く、それ以外が厚くなる傾向がある。このため、第１のイオン伝導体３の厚さは第１の絶縁体４の粒の大きさに比べ、厚いほうが望ましい。凹凸があっても平坦な膜が形成できる成膜方法では、第１の絶縁体４上部の第１のイオン伝導体３が薄くなるので、この限りではない。また、フィラメントの形成確率が第１のイオン源表面の凹凸ではなく、粒のサイズ分布に支配される必要があるため、粒サイズのばらつきを第１のイオン源表面の凹凸ばらつきより大きくする必要がある。 Even when thefirst ion conductor 3 is thin, it is formed with a uniform film thickness along the grain even when the film thickness is uniform with respect to the unevenness. However, as the thickness increases, the upper portion of thefirst insulator 4 increases. Tends to be thin and the others tend to be thick. For this reason, it is desirable that the thickness of thefirst ion conductor 3 is thicker than the size of the grains of thefirst insulator 4. In the film forming method in which a flat film can be formed even if there is unevenness, thefirst ion conductor 3 on thefirst insulator 4 is thinned. Further, since the filament formation probability needs to be governed by the size distribution of the grains, not the irregularities on the surface of the first ion source, the variation in grain size needs to be larger than the irregularities on the surface of the first ion source. is there.

また、図２（ｂ）に、絶縁体粒ではなく金属粒５を用いた場合について説明する。この場合、書き込み時の電界は、金属粒最頂部で終端してしまい、第１のイオン源１近傍では電界がほとんどなくなってしまう。このため、金属イオンが移動しにくい。このことから、絶縁体粒のほうがフィラメント形成に適している。イオン源は、イオン化量を調整するためイオン源と第１のイオン伝導体３および／または第１の絶縁体４との間にイオン源以外の材料を挟んでも良い。 In addition, FIG. 2B illustrates a case where metal particles 5 are used instead of insulator particles. In this case, the electric field at the time of writing is terminated at the top of the metal grains, and the electric field is almost lost in the vicinity of thefirst ion source 1. For this reason, it is difficult for metal ions to move. For this reason, the insulator grains are more suitable for filament formation. In the ion source, a material other than the ion source may be sandwiched between the ion source and thefirst ion conductor 3 and / or thefirst insulator 4 in order to adjust the ionization amount.

書き込み時に印加する電圧は矩形波であっても、印加中に変化する波形であってもよく、電位を変えて複数回印加しても良い。第１の絶縁体４の粒は、孤立した粒でなくても、いくつかの粒がつながった島状でも、第１のイオン伝導体３と第１のイオン源１が接する領域さえあれば同様の効果が得られる。 The voltage applied at the time of writing may be a rectangular wave, a waveform that changes during application, or may be applied multiple times by changing the potential. The grain of thefirst insulator 4 is not an isolated grain, but may be an island shape in which several grains are connected, as long as there is a region where thefirst ion conductor 3 and thefirst ion source 1 are in contact with each other. The effect is obtained.

本実施の形態では、フィラメント形成点となる確率は主に書き込み電界の強さに依存するため、第１のイオン伝導体１の薄さ、すなわち第１の絶縁体４の粒の大きさで決まる。このため、第１のイオン源１と第１の電極２とが対向する領域の中で、もっとも大きい第２の絶縁体４の粒、およびこれに近い条件の粒からフィラメントが形成されやすくなる。フィラメントの形成点が絞られることにより、繰り返し書き込みを行ったときのばらつきが低減される。 In the present embodiment, since the probability of being a filament formation point mainly depends on the strength of the writing electric field, it is determined by the thinness of thefirst ion conductor 1, that is, the size of the grains of thefirst insulator 4. . For this reason, in the area | region where the1st ion source 1 and the1st electrode 2 oppose, a filament becomes easy to form from the particle | grains of the2nd insulator 4 with the largest, and the particle | grains of conditions close | similar to this. By narrowing the formation point of the filament, the variation when repeated writing is performed is reduced.

さらに、第１の絶縁体４を複数の抵抗記憶装置にわたり一様に形成することで、各抵抗記憶装置内に多数、たとえば１０以上、できれば１００以上の粒を設けることで、それぞれの抵抗記憶装置の粒サイズ分布を同様にすることができる。この結果、フィラメントの形成条件が抵抗記憶装置によらず同程度となり、抵抗記憶装置間の書き込み特性ばらつきを低減することができる。これにより、必要なマージン電圧が小さくなり、書き込み電圧を低減できる抵抗記憶装置を得ることができる。これらを複数用いて回路制御することで、メモリ抵抗記憶装置やスイッチ抵抗記憶装置を構成することができる。 Further, by forming thefirst insulator 4 uniformly over a plurality of resistance memory devices, a large number, for example, 10 or more, preferably 100 or more grains are provided in each resistance memory device. The grain size distribution can be made similar. As a result, the filament formation conditions are approximately the same regardless of the resistance memory device, and variations in write characteristics between the resistance memory devices can be reduced. As a result, a required margin voltage is reduced, and a resistance memory device that can reduce the write voltage can be obtained. By performing circuit control using a plurality of these, a memory resistance memory device or a switch resistance memory device can be configured.

図３を参照すると、本発明の第二の実施の形態として抵抗記憶装置の要部断面図が示されている。 Referring to FIG. 3, a cross-sectional view of the main part of a resistance memory device is shown as a second embodiment of the present invention.

第二の実施の形態の抵抗記憶装置は、図３に示すように、第１のイオン源１と、第１の電極２と、第１のイオン伝導体３と、第１の絶縁体４とを有する。第１のイオン源１と第１の電極２は、第１のイオン伝導体３を挟んで対向して配置される。第１の絶縁体４は、第１のイオン伝導体３と接する第１のイオン源１の表面に配置される。さらに第１の絶縁体４は、粒形状を有する。すなわち、第１のイオン源１と第１のイオン伝導体３とは接する領域を有する。さらに、第１の読み出し電極６と第２の読み出し電極７とを有する。読み出し電極は、第１のイオン伝導体３に接して形成される。 As shown in FIG. 3, the resistance memory device according to the second embodiment includes afirst ion source 1, afirst electrode 2, afirst ion conductor 3, and afirst insulator 4. Have Thefirst ion source 1 and thefirst electrode 2 are arranged to face each other with thefirst ion conductor 3 interposed therebetween. Thefirst insulator 4 is disposed on the surface of thefirst ion source 1 in contact with thefirst ion conductor 3. Furthermore, thefirst insulator 4 has a grain shape. That is, thefirst ion source 1 and thefirst ion conductor 3 have a region in contact. Further, a first readout electrode 6 and asecond readout electrode 7 are provided. The readout electrode is formed in contact with thefirst ion conductor 3.

次に、本抵抗記憶装置の動作について説明する。まず、本抵抗記憶装置の読み出し方法であるが、読み出し端子間の抵抗を評価することで行う。次に、本抵抗記憶装置の読み出し電極間の抵抗を、高抵抗から低抵抗に変化させる書き込み方法について説明する。 Next, the operation of the resistance memory device will be described. First, the reading method of the resistance memory device is performed by evaluating the resistance between the reading terminals. Next, a writing method for changing the resistance between the reading electrodes of the resistance memory device from high resistance to low resistance will be described.

高抵抗状態では、図３に示すように第１のイオン伝導体３には金属イオンがほとんど存在せず、読み出し電極間にはほとんど電流が流れない。ここで第１のイオン源１と第１の電極２との間に、イオン源１の金属イオンが第１の電極２の方向に流れる第１の極性で所望の値の電圧を所望の時間印加する。このとき、電界は導電体である第１のイオン源１と第１の電極２との間に形成されるため、まず金属イオンは移動しやすい第１のイオン伝導体３と第１の絶縁体４との界面を移動する。次に、第１のイオン伝導体３を通り、第１の電極２に向けてフィラメントを形成する。このとき、第１の読み出し電極６と第２の読み出し電極７との間に電圧を印加すると、フィラメント部分を介して電子がトンネルするようになるため、電流が流れるようになる。このようにして、読み出し電極６、７間を低抵抗に変化させる。 In the high resistance state, as shown in FIG. 3, there are almost no metal ions in thefirst ion conductor 3, and almost no current flows between the readout electrodes. Here, a voltage of a desired value is applied between thefirst ion source 1 and thefirst electrode 2 with a first polarity in which the metal ions of theion source 1 flow in the direction of thefirst electrode 2 for a desired time. To do. At this time, since the electric field is formed between thefirst ion source 1 and thefirst electrode 2 which are conductors, first, thefirst ion conductor 3 and the first insulator in which the metal ions easily move. 4 is moved. Next, a filament is formed toward thefirst electrode 2 through thefirst ion conductor 3. At this time, when a voltage is applied between the first readout electrode 6 and thesecond readout electrode 7, electrons tunnel through the filament portion, so that a current flows. In this manner, the resistance between thereadout electrodes 6 and 7 is changed to a low resistance.

次に、低抵抗から高抵抗に変化させる書き込み方法について説明する。第１のイオン源１と第１の電極２との間に、第１の極性とは逆向きで所望の値の電圧を所望の時間印加する。これにより、第１のイオン伝導体３内の金属イオンが第１のイオン源１の方向に移動する。さらに、第１のイオン伝導体１と第１の絶縁体４との界面では、金属イオンが移動しやすいため、金属イオンが第１のイオン源１に回収される。このようにして第１のイオン伝導体３に金属イオンが存在しなくなるため、読み出し電極６、７間は高抵抗を示すようになる。 Next, a writing method for changing from low resistance to high resistance will be described. A voltage having a desired value is applied between thefirst ion source 1 and thefirst electrode 2 in a direction opposite to the first polarity for a desired time. Thereby, the metal ions in thefirst ion conductor 3 move in the direction of thefirst ion source 1. Furthermore, since metal ions easily move at the interface between thefirst ion conductor 1 and thefirst insulator 4, the metal ions are collected by thefirst ion source 1. In this way, no metal ions are present in thefirst ion conductor 3, so that the resistance between thereadout electrodes 6 and 7 becomes high.

それぞれの読み出し電極６、７は第１のイオン源１や第１の電極２と共用しても良い。読み出し電極間の電流は、フィラメントまでをトンネルして流れるため、第１のイオン伝導体３の厚さ、電極サイズは、所望の電流量から設計する。 Each of thereadout electrodes 6 and 7 may be shared with thefirst ion source 1 and thefirst electrode 2. Since the current between the read electrodes flows through the filament, the thickness and electrode size of thefirst ion conductor 3 are designed from a desired amount of current.

本実施の形態では、書き込み電流経路と読み出し電流経路とが異なるため、読み出しにより金属イオンが移動しても抵抗値への影響が小さく、誤書き込みが発生しにくいという特徴がある。 In this embodiment, since the write current path and the read current path are different, the influence on the resistance value is small even if the metal ions move due to the read, and erroneous writing hardly occurs.

絶縁体粒の大きさの目安について図４を用いて説明する。一辺ｘで正方形の抵抗記憶装置に、半径ｒの絶縁体粒を並べたときの平面概要図を図４（ａ）に、一部の断面図を図４（ｂ）に示す。抵抗記憶装置内にｙ個の半球状の絶縁体粒が並んでいるとすると、絶縁体粒の直径２ｒは式（１）で、また抵抗記憶装置全体でみた絶縁体の平均膜厚ｈは式（２）で表現される。一方、第１のイオン伝導体の厚さｔは、絶縁体粒の半径以上とすると、式（３）で表現される。 The standard of the size of the insulator grains will be described with reference to FIG. FIG. 4A shows a schematic plan view when insulating particles having a radius r are arranged in a square resistance memory device with one side x, and FIG. 4B shows a partial cross-sectional view. Assuming that y hemispherical insulator particles are arranged in the resistance memory device, thediameter 2r of the insulator particles is expressed by equation (1), and the average film thickness h of the insulator as viewed from the entire resistance memory device is expressed by equation (1). It is expressed by (2). On the other hand, if the thickness t of the first ion conductor is greater than or equal to the radius of the insulator grains, it is expressed by the formula (3).

２ｒ＝（ｘ^２／ｙ）^０．５（１）
ｈ＝πｒ／６（２）
ｔ＝６ｈ／π （３）2r = (x² / y)^0.5 (1)
h = πr / 6 (2)
t = 6h / π (3)

一辺が０.２μｍの正方形の抵抗記憶装置内に１００個の絶縁体粒を設けることを仮定すると、絶縁体粒の直径は２０ｎｍ、その平均膜厚は５.２ｎｍとなる。ここでは整列した状態を仮定しているため、実際にこの条件下では隣接する粒がつながり部分的に島が形成されている状態になると考える。 Assuming that 100 insulator grains are provided in a square resistance memory device having a side of 0.2 μm, the diameter of the insulator grains is 20 nm and the average film thickness is 5.2 nm. In this case, since the aligned state is assumed, it is considered that an island is partially formed by connecting adjacent grains under this condition.

次に、具体的な実施例を用いて本発明の動作を説明する。
図５に示した抵抗記憶装置を用いて、本発明の第一の実施例を説明する。図５（ａ）は抵抗記憶装置の平面図、(ｂ)は（ａ）におけるＩ−Ｉ線に沿った断面図である。Next, the operation of the present invention will be described using specific examples.
A first embodiment of the present invention will be described using the resistance memory device shown in FIG. FIG. 5A is a plan view of the resistance memory device, and FIG. 5B is a cross-sectional view taken along line II in FIG.

本発明の第一の実施例は、第１の電極部材であるルテニウム（Ｒｕ）５６と、イオン源部材である銅（Ｃｕ）５２と、イオン伝導体部材である珪酸タンタル（ＴａＳｉＯ）５５と、イオン源部材の表面に形成された粒状または島状の絶縁体部材である二酸化シリコン（ＳｉＯ_２）５４とを有している。第１の電極５６とイオン源５２は制御回路と電気的に接続されている。In the first embodiment of the present invention, ruthenium (Ru) 56 as a first electrode member, copper (Cu) 52 as an ion source member, tantalum silicate (TaSiO) 55 as an ion conductor member, And a silicon dioxide (SiO₂ ) 54 which is a granular or island-shaped insulator member formed on the surface of the ion source member. Thefirst electrode 56 and theion source 52 are electrically connected to the control circuit.

次に、本実施例の製造方法について図６を用いて説明する。図６(ａ)および（ｃ）は、代表的な製造行程における平面図であり、図６(ｂ)および（ｄ)は図６(ａ)および（ｃ）におけるＩＩ−ＩＩ線およびＩＩＩ−ＩＩＩ線に沿った断面図である。まず、集積回路などが形成されたシリコンなどの基板（図示略）上に絶縁膜としてＳｉＯ_２層間膜５１を４００ｎｍの厚さに成膜し、フォトリソグラフィ技術によりイオン源形成部以外をレジスト（図示略）で保護し、反応性イオンエッチング技術（以降ＲＩＥと称す）によりＳｉＯ_２層間膜５１を２００ｎｍの深さにエッチングする。Next, the manufacturing method of a present Example is demonstrated using FIG. 6 (a) and 6 (c) are plan views in a typical manufacturing process, and FIGS. 6 (b) and 6 (d) are taken along lines II-II and III-III in FIGS. 6 (a) and 6 (c). It is sectional drawing along a line. First, an SiO₂ interlayer film 51 having a thickness of 400 nm is formed as an insulating film on a substrate such as silicon (not shown) on which an integrated circuit or the like is formed, and a resist (not shown) other than the ion source forming portion is formed by photolithography. The SiO₂ interlayer film 51 is etched to a depth of 200 nm by a reactive ion etching technique (hereinafter referred to as RIE).

レジスト除去後、全面にシード層（図示略）とイオン源５２となるＣｕを３００ｎｍの厚さにスパッタリング法とメッキ法を用いて形成した後、化学的機械的研磨技術（以降ＣＭＰと称す）により平坦化することでイオン源５２部分にＣｕを残す。全面に絶縁膜５３としてのＳｉＯ_２を化学蒸着法（ＣＨＥＭＩＣＡＬＶＡＰＯＲＤＥＰＯＳＩＴＩＯＮ）法（以降ＣＶＤと称す）で５０ｎｍの厚さに成膜する。抵抗記憶装置を形成する領域以外をレジストで保護し、ＳｉＯ_２絶縁膜５３を除去し、イオン源５２（Ｃｕ）を露出させる。レジスト除去後、全面に粒状絶縁体５４となるＳｉＯ_２をスパッタリング法で０．８ｎｍの厚さに成膜する（図６(ａ) および(ｂ)）。After removing the resist, a seed layer (not shown) and Cu serving as theion source 52 are formed on the entire surface to a thickness of 300 nm using a sputtering method and a plating method, and then a chemical mechanical polishing technique (hereinafter referred to as CMP). By planarizing, Cu is left in theion source 52 portion. A SiO₂ film as an insulatingfilm 53 is formed on the entire surface to a thickness of 50 nm by a chemical vapor deposition (hereinafter referred to as CVD) method. The region other than the region where the resistance memory device is formed is protected with a resist, the SiO₂ insulating film 53 is removed, and the ion source 52 (Cu) is exposed. After the resist is removed, SiO₂ to be agranular insulator 54 is formed on the entire surface by sputtering to a thickness of 0.8 nm (FIGS. 6A and 6B).

成膜工程において、スパッタ時のエネルギーを下げたり、ガス圧をあげたり、低温で成膜することで、その膜は粒状になりやすくなる。前もってパラメータを調整して評価し、所望のサイズとサイズばらつきの粒を形成する条件を用いる。 In the film formation process, the film tends to become granular by lowering the energy during sputtering, increasing the gas pressure, or forming the film at a low temperature. The parameters are adjusted and evaluated in advance, and conditions for forming grains having a desired size and size variation are used.

次に、全面にイオン伝導体５５（ＴaＳｉＯ）を１０ｎｍ、第１の電極５６（Ｒｕ）を２０ｎｍの厚さに、スパッタリング法で成膜する。次に、抵抗記憶装置となる領域にレジストを形成し、第１の電極５６、イオン伝導体５５をＲＩＥにより除去する（図６（ｃ）および(ｄ)）。これにより、抵抗記憶装置を形成する。 Next, the ion conductor 55 (TaSiO) is deposited to a thickness of 10 nm and the first electrode 56 (Ru) is deposited to a thickness of 20 nm on the entire surface by sputtering. Next, a resist is formed in a region to be a resistance memory device, and thefirst electrode 56 and theion conductor 55 are removed by RIE (FIGS. 6C and 6D). Thereby, a resistance memory device is formed.

次に、本実施例の動作方法について説明する。まず、記憶状態の読み出し方法について説明する。記憶状態は、第１の電極５６（Ｒｕ）とイオン源５２（Ｃｕ）との間の抵抗として記憶される。このため、第１の電極５６とイオン源５２との間に電圧を印加して流れる電流を評価したり、定電流を流すための印加電圧を評価したりすることで、抵抗値を評価して記憶状態を判別する。メモリなどのようにデータ記憶抵抗記憶装置として用いる場合は、読み出した抵抗値からデータを判別する。また、クロスバースイッチのような用途では、抵抗値により接続、非接続として働くように回路を構成する。 Next, the operation method of the present embodiment will be described. First, a storage state reading method will be described. The memory state is stored as a resistance between the first electrode 56 (Ru) and the ion source 52 (Cu). For this reason, the resistance value is evaluated by evaluating the flowing current by applying a voltage between thefirst electrode 56 and theion source 52, or by evaluating the applied voltage for flowing a constant current. Determine the storage state. When used as a data storage resistance storage device such as a memory, data is discriminated from the read resistance value. In applications such as a crossbar switch, the circuit is configured to function as a connection or disconnection depending on the resistance value.

次に、抵抗記憶装置の抵抗値を高抵抗から低抵抗に変化させる書き込み方法について説明する。第１の電極５６（Ｒｕ）を接地し、イオン源５２（Ｃｕ）に正の電位、たとえば２Ｖを１０ｎｓ印加する。電界はイオン源５２の表面に印加するため、Ｃｕの正イオン（Ｃｕ⁺）はイオン伝導体５５（ＴａＳｉＯ）内を移動するが、特にイオン伝導体５５と粒状絶縁体５４の界面が移動しやすく、粒状絶縁体５４の周りに広がる。さらに、イオン伝導体５５を通ってフィラメントが形成される。特に抵抗記憶装置全体で粒状絶縁体５４の粒部材の外径が大きく、イオン伝導体５５が薄くなっている部分で電界が最も大きくなるため、この部分を通ってフィラメントが形成される確率が高い。フィラメントの形成により、低抵抗を示すようになる。Next, a writing method for changing the resistance value of the resistance memory device from high resistance to low resistance will be described. The first electrode 56 (Ru) is grounded, and a positive potential, for example, 2 V is applied to the ion source 52 (Cu) for 10 ns. Since an electric field is applied to the surface of theion source 52, positive ions of Cu (Cu⁺ ) move in the ion conductor 55 (TaSiO), but the interface between theion conductor 55 and thegranular insulator 54 is particularly easy to move. , Spread around thegranular insulator 54. Further, a filament is formed through theion conductor 55. In particular, since the outer diameter of the granular member of thegranular insulator 54 is large in the entire resistance memory device and the electric field is largest in the portion where theion conductor 55 is thin, the probability that a filament is formed through this portion is high. . Due to the formation of the filament, low resistance is exhibited.

次に、抵抗記憶装置の抵抗値を低抵抗から高抵抗に変化させる書き込み方法について説明する。イオン源５２（Ｃｕ）を接地し、第１の電極５６（Ｒｕ）に正の電位、たとえば３Ｖを１μｓ印加する。Ｃｕイオンはイオン源５２方向に移動するため、フィラメントは切断される。特に、イオン伝導体５５（ＴａＳｉＯ）と粒状絶縁体５４（ＳｉＯ_２）の界面では移動しやすい。このようにして、イオン伝導体内にＣｕイオンがなくなるため、高抵抗を示すようになる。Next, a writing method for changing the resistance value of the resistance memory device from low resistance to high resistance will be described. The ion source 52 (Cu) is grounded, and a positive potential, for example, 3 V is applied to the first electrode 56 (Ru) for 1 μs. Since the Cu ions move toward theion source 52, the filament is cut. In particular, it easily moves at the interface between the ion conductor 55 (TaSiO) and the granular insulator 54 (SiO₂ ). In this way, since there is no Cu ion in the ion conductor, a high resistance is exhibited.

イオン伝導体は、本実施例のように固体電解質や、膜内に空気との界面をもつポーラスＳｉＯ_２などの材料、およびこれらの積層構造も利用可能である。本実施例では、イオン源５２（Ｃｕ）と第１の電極５６（Ｒｕ）は直接イオン伝導体５５（ＴａＳｉＯ）に接しているが、たとえばチタン（Ｔｉ）やＳｉＯ_２などの金属や絶縁体を介して、イオン化を調整することも可能である。また、粒状絶縁体５４は粒状としたが、粒同士がくっつき島状になったものが含まれても、イオン源５２が露出する限りは、粒の凹凸が残るため同様の効果が得られる。As the ion conductor, a solid electrolyte, a material such as porous SiO₂ having an interface with air in the film, and a laminated structure thereof can be used as in this embodiment. In this embodiment, the ion source 52 (Cu) and the first electrode 56 (Ru) are in direct contact with the ion conductor 55 (TaSiO). For example, a metal or insulator such as titanium (Ti) or SiO₂ is used. It is also possible to adjust the ionization. Further, although thegranular insulator 54 is granular, even if the particles are adhered to each other to form an island shape, as long as theion source 52 is exposed, the unevenness of the grains remains, and the same effect can be obtained.

本実施例によれば、フィラメントが形成される場所が絞られ、繰り返し書き込み時の書き込み特性ばらつきが抑制される。また、抵抗記憶装置間のフィラメントの形成しやすさの分布も同程度となるため、抵抗記憶装置間のばらつきも抑制される。これにより、書き込み時のマージンを小さくすることができるため、小さい書き込み電圧での利用が可能な抵抗記憶装置が得られる。 According to the present embodiment, the place where the filament is formed is narrowed down, and the variation in write characteristics during repetitive writing is suppressed. In addition, since the distribution of the ease of forming the filaments between the resistance memory devices is almost the same, the variation between the resistance memory devices is also suppressed. Thereby, the margin at the time of writing can be reduced, so that a resistance memory device that can be used with a small writing voltage can be obtained.

図７に示した抵抗記憶装置を用いて、本発明の第二の実施例を説明する。図７(ａ)は抵抗記憶装置の平面図、図７(ｂ)は（ａ）におけるＩＶ−ＩＶ線に沿った断面図である。 A second embodiment of the present invention will be described using the resistance memory device shown in FIG. FIG. 7A is a plan view of the resistance memory device, and FIG. 7B is a cross-sectional view taken along line IV-IV in FIG.

本発明の第二の実施例は、第１の電極７７であるタンタル（Ｔａ）と、イオン源７２であるＣｕと、イオン伝導体７５である硫化銅（Ｃｕ_２Ｓ）と、イオン源表面に形成された絶縁体粒、すなわち粒状絶縁体７４としての窒化シリコン（ＳｉＮ）とを有している。また、第１の読み出し電極７３としてのＴａ電極と第２の読み出し電極７６としてのＴａ電極とを有している。各電極とイオン源は制御回路と電気的に接続されている。In the second embodiment of the present invention, tantalum (Ta) as thefirst electrode 77, Cu as theion source 72, copper sulfide (Cu₂ S) as theion conductor 75, and the ion source surface It has the formed insulator particles, that is, silicon nitride (SiN) as thegranular insulator 74. Further, a Ta electrode as thefirst readout electrode 73 and a Ta electrode as thesecond readout electrode 76 are provided. Each electrode and the ion source are electrically connected to the control circuit.

次に、本実施例の製造方法について図８を用いて説明する。図８(ａ)および（ｃ）は、代表的な製造行程における平面図であり、図８(ｂ)および（ｄ)は図８(ａ)および（ｃ）におけるＶ−Ｖ線およびＶＩ−ＶＩ線に沿ったそれぞれの断面図である。 Next, the manufacturing method of a present Example is demonstrated using FIG. 8 (a) and 8 (c) are plan views in a typical manufacturing process, and FIGS. 8 (b) and 8 (d) show the VV line and VI-VI in FIGS. 8 (a) and 8 (c). It is each sectional drawing along a line.

まず、集積回路などが形成されたシリコン基板等の基板（図示略）上に絶縁体（ＳｉＯ_２）層間膜７１を４００ｎｍの厚さに成膜し、フォトリソグラフィ技術により第１の読み出し電極７３（Ｔａ）の形成部以外をレジスト（図示略）で保護し、ＲＩＥにより絶縁体層間膜７１を２００ｎｍの深さまでエッチングする。レジスト除去後、全面にスパッタリング法により第１の読み出し電極７３となるＴａを３００ｎｍの厚さに形成した後、ＣＭＰにより平坦化することで第１の読み出し電極７３のパターンを形成する。First, an insulator (SiO₂ )interlayer film 71 is formed to a thickness of 400 nm on a substrate (not shown) such as a silicon substrate on which an integrated circuit or the like is formed, and the first readout electrode 73 (by a photolithography technique) The portion other than the portion where Ta is formed is protected with a resist (not shown), and the insulatinginterlayer 71 is etched to a depth of 200 nm by RIE. After the resist is removed, Ta serving as thefirst readout electrode 73 is formed on the entire surface by sputtering to a thickness of 300 nm, and then planarized by CMP to form a pattern of thefirst readout electrode 73.

次に、イオン源形成部以外をレジスト（図示略）で保護し、ＲＩＥにより絶縁体層間膜７１を２００ｎｍの深さまでエッチングする。レジスト除去後、全面にシード層とイオン源７２となるＣｕを合計厚さ３００ｎｍとなるようスパッタリング法とメッキ法を用いて形成した後、ＣＭＰにより平坦化することでイオン源７２の部分にＣｕを残す。その後、全面に粒状絶縁体７４となるＳｉＮをプラズマＣＶＤ法で０.３ｎｍの厚みに成膜する（図８(ａ)および(ｂ)）。 Next, the portion other than the ion source forming portion is protected with a resist (not shown), and the insulatinginterlayer film 71 is etched to a depth of 200 nm by RIE. After removing the resist, a Cu layer serving as a seed layer and anion source 72 is formed on the entire surface by a sputtering method and a plating method so as to have a total thickness of 300 nm, and then planarized by CMP to form Cu in theion source 72 portion. leave. Thereafter, SiN to be agranular insulator 74 is formed on the entire surface by a plasma CVD method to a thickness of 0.3 nm (FIGS. 8A and 8B).

成膜工程において、プラズマエネルギーを下げたり、ガス圧をあげたり、低温で成膜することで、ＳｉＮ膜は粒状になりやすくなる。前もってパラメータを調整して評価し、所望のサイズとサイズばらつきの粒を形成する条件を用いる。 In the film forming process, the SiN film is likely to be granular by lowering the plasma energy, increasing the gas pressure, or forming the film at a low temperature. The parameters are adjusted and evaluated in advance, and conditions for forming grains having a desired size and size variation are used.

次に、全面にイオン伝導体７５となるＣｕ_２Ｓ膜を４ｎｍ厚、上部電極となるＴａ膜を５０ｎｍ厚となるようにスパッタリング法で順次成膜する。次に、上部電極となるＴａ膜をレジスト（図示略）で保護し、ＲＩＥによりＴａ膜を選択除去し、第２の読み出し電極７６としてのＴａ電極と第１の電極７７としてのＴａ電極を同時に形成する。さらに、抵抗記憶装置となる領域上にレジスト（図示略）を形成し、イオン伝導体７５（Ｃｕ_２Ｓ）と粒状絶縁体７４（ＳｉＮ）をＲＩＥにより選択除去する（図８（ｃ）および(ｄ)）。このようにして、抵抗記憶装置が形成される。Next, a Cu₂ S film serving as theion conductor 75 is formed on the entire surface by sputtering so that the thickness is 4 nm and a Ta film serving as the upper electrode is 50 nm thick. Next, the upper electrode Ta film is protected with a resist (not shown), the Ta film is selectively removed by RIE, and the Ta electrode as thesecond readout electrode 76 and the Ta electrode as thefirst electrode 77 are simultaneously removed. Form. Further, a resist (not shown) is formed on a region to be a resistance memory device, and the ion conductor 75 (Cu₂ S) and the granular insulator 74 (SiN) are selectively removed by RIE (FIGS. 8C and 8C). d)). In this way, a resistance memory device is formed.

次に、本実施例の動作方法について説明する。まず、記憶状態の読み出し方法について説明する。記憶状態は、第１の読み出し電極７３（Ｔａ）と第２の読み出し電極７６（Ｔａ）との間の抵抗値として記憶される。このため、両読み出し電極間に電圧を印加して流れる電流を評価したり、定電流を流すための印加電圧を評価したりすることで、抵抗値を評価して記憶状態を判別する。 Next, the operation method of the present embodiment will be described. First, a storage state reading method will be described. The memory state is stored as a resistance value between the first readout electrode 73 (Ta) and the second readout electrode 76 (Ta). For this reason, the resistance value is evaluated to discriminate the memory state by evaluating the flowing current by applying a voltage between both readout electrodes or by evaluating the applied voltage for flowing a constant current.

次に、抵抗記憶装置抵抗を高抵抗から低抵抗に変化させる書き込み方法について説明する。第１の電極７７（Ｔａ）を接地し、イオン源７２（Ｃｕ）に正の電位、たとえば２Ｖを１００ｎｓ印加する。Ｃｕの正イオン（Ｃｕ⁺）はイオン源７２からイオン伝導体７５（Ｃｕ_２Ｓ）内を移動するが、特にイオン伝導体７５と粒状絶縁体７４の界面が移動しやすく、粒状絶縁体７４の粒の周りに広がる。さらに、イオン伝導体７５を通って第１の電極７７に向かうフィラメントが形成される。特に抵抗記憶装置全体の中で粒状絶縁体７４の粒径が大きく、第１の電極７７と粒状絶縁体７４との距離が近い部分で電界が最も大きくなるため、この部分を通ってフィラメントが形成される確率が高い。フィラメントの形成により、第１の読み出し電極７３と第２の読み出し電極７６との間にフィラメントを介してトンネル電流が流れるようになるため低抵抗を示すようになる。Next, a writing method for changing the resistance memory device resistance from high resistance to low resistance will be described. The first electrode 77 (Ta) is grounded, and a positive potential, for example, 2 V is applied to the ion source 72 (Cu) for 100 ns. Cu positive ions (Cu⁺ ) move from theion source 72 in the ion conductor 75 (Cu₂ S). In particular, the interface between theion conductor 75 and thegranular insulator 74 easily moves. Spread around the grain. Further, a filament that passes through theion conductor 75 toward thefirst electrode 77 is formed. In particular, the particle size of thegranular insulator 74 is large in the entire resistance memory device, and the electric field is greatest at a portion where the distance between thefirst electrode 77 and thegranular insulator 74 is short, so that a filament is formed through this portion. The probability of being done is high. By forming the filament, a tunnel current flows between thefirst readout electrode 73 and thesecond readout electrode 76 through the filament, so that low resistance is exhibited.

次に、抵抗記憶装置の抵抗値を低抵抗から高抵抗に変化させる書き込み方法について説明する。イオン源７２（Ｃｕ）を接地し、第１の電極７７（Ｔａ）に正の電位、たとえば３Ｖを１０μｓ印加する。Ｃｕイオンはイオン源７２へ向かう方向に移動するため、フィラメントは切断される。特に、イオン伝導体７５（Ｃｕ_２Ｓ）と粒状絶縁体７４（ＳｉＮ）の界面では移動しやすい。このようにして、イオン伝導体内にＣｕイオンがなくなるため、高抵抗を示すようになる。Next, a writing method for changing the resistance value of the resistance memory device from low resistance to high resistance will be described. The ion source 72 (Cu) is grounded, and a positive potential, for example, 3 V is applied to the first electrode 77 (Ta) for 10 μs. Since the Cu ions move in the direction toward theion source 72, the filament is cut. In particular, it moves easily at the interface between the ion conductor 75 (Cu₂ S) and the granular insulator 74 (SiN). In this way, since there is no Cu ion in the ion conductor, a high resistance is exhibited.

低抵抗時、読み出し電流はフィラメントを介して電子がイオン伝導体をトンネルするため、イオン伝導体は薄い必要がある。たとえばイオン伝導体厚さが４ｎｍ以下になるようにする。 When the resistance is low, the readout current must be thin because electrons tunnel through the ionic conductor through the filament. For example, the ion conductor thickness is set to 4 nm or less.

本実施例によれば、書き込み電流経路と読み出し電流経路が異なるため、読み出し電流による誤書き込みは起こりにくい。 According to this embodiment, since the write current path and the read current path are different, erroneous writing due to the read current hardly occurs.

以上の実施例において、電極を構成する材料としてはＴｉ,Ｔａ,Ｐｔ,タングステン（Ｗ）,モリブデン（Ｍｏ）,シリサイドなどがあげられる。また、イオン源としてはＣｕ,銀（Ａｇ）,鉛（Ｐｂ）などが利用できる。イオン伝導体としては、カルコゲン元素（酸素（Ｏ）,硫黄（Ｓ）,セレン（Ｓｅ）,テリウム（Ｔｅ））と金属の化合物、シリコンを含む絶縁物（酸化シリコン、窒化シリコン、酸窒化シリコン）、ペロブスカイト型酸化物（ＡＢＯ_３：Ａ：マグネシウム（Ｍｇ）,カルシウム（Ｃａ）,ストロンチウム（Ｓｒ）,バリウム（Ｂａ）、ホウ素（Ｂ）：Ｔｉ）などでもよい。絶縁体としては、酸化物、窒化物、酸窒化物やイオン伝導体などが利用できる。In the above embodiments, examples of the material constituting the electrode include Ti, Ta, Pt, tungsten (W), molybdenum (Mo), and silicide. Moreover, Cu, silver (Ag), lead (Pb), etc. can be utilized as an ion source. Examples of ion conductors include chalcogen elements (oxygen (O), sulfur (S), selenium (Se), and terium (Te)) and metal compounds, and insulators containing silicon (silicon oxide, silicon nitride, silicon oxynitride). Perovskite oxide (ABO₃ : A: magnesium (Mg), calcium (Ca), strontium (Sr), barium (Ba), boron (B): Ti) may be used. As the insulator, oxides, nitrides, oxynitrides, ion conductors, and the like can be used.

なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。 It should be noted that the present invention is not limited to the above-described embodiments, and it is obvious that the embodiments can be appropriately changed within the scope of the technical idea of the present invention.

上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
イオン源部材と、前記イオン源部材上に形成された粒状または島状の絶縁体部材と、前記絶縁体部材上に形成されたイオン伝導体部材と、前記イオン伝導体部材上に形成された電極部材とを有することを特徴とする抵抗記憶装置。
（付記２）
前記イオン伝導体部材が、前記イオン源部材と前記絶縁体部材との両方に面した領域を有することを特徴とする付記１記載の抵抗記憶装置。
（付記３）
前記イオン伝導体部材には、第１の読み出し電極と第２の読み出し電極とがさらに電気的に接続されていることを特徴とする付記１乃至２のいずれか１項記載の抵抗記憶装置。
（付記４）
前記島状の絶縁体部材は複数の前記粒状の絶縁体部材が連結された島形状を有することを特徴とする付記１乃至３のいずれか１項記載の抵抗記憶装置。
（付記５）
前記絶縁体部材の高さのばらつきが、前記イオン源部材の表面の凹凸ばらつきより大きいことを特徴とする付記１乃至４のいずれか１項記載の抵抗記憶装置。
（付記６）
前記イオン伝導体部材の厚さが、前記絶縁体部材の平均膜厚の６倍を円周率で割った値以上であることを特徴とする付記１乃至５のいずれか１項記載の抵抗記憶装置。
（付記７）
前記イオン伝導体部材が固体電解質を含むことを特徴とする付記１乃至６のいずれか１項記載の抵抗記憶装置。
（付記８）
前記イオン伝導体部材が空気の領域を有する構造を含むことを特徴とする付記１乃至７のいずれか１項記載の抵抗記憶装置。
（付記９）
前記絶縁体部材を構成する粒部材の平均的な合計数が、１０個以上であることを特徴とする付記１乃至８のいずれか１項記載の抵抗記憶装置。
（付記１０）
前記絶縁体部材を構成する粒部材の平均的な合計数が、１００個以上であることを特徴とする付記１乃至９のいずれか１項記載の抵抗記憶装置。
（付記１１）
前記絶縁体部材を構成する粒部材の平均直径が、２０ｎｍ以下であることを特徴とする付記１乃至１０の抵抗記憶装置。
（付記１２）
前記絶縁体部材の平均膜厚が、５．２ｎｍ以下であることを特徴とする付記１乃至１１のいずれか１項記載の抵抗記憶装置。
（付記１３）
イオン源部材上に粒状または島状に絶縁部材を形成する工程と、前記絶縁部材上にイオン伝導体部材を共通に形成する工程と、前記イオン伝導体部材上に電極部材を形成する工程とを有することを特徴とする抵抗記憶装置の製造方法。
（付記１４）
前記絶縁部材は前記イオン源部材の複数個所が露出するように形成されており、前記絶縁部材から露出する前記イオン源部材表面および前記絶縁部材表面上に前記イオン伝導体部材を共通に形成する工程を有することを特徴とする付記１４記載の抵抗記憶装置の製造方法。A part or all of the above-described embodiment can be described as in the following supplementary notes, but is not limited thereto.
(Appendix 1)
An ion source member, a granular or island-shaped insulator member formed on the ion source member, an ion conductor member formed on the insulator member, and an electrode formed on the ion conductor member And a resistance memory device.
(Appendix 2)
The resistive memory device according toclaim 1, wherein the ion conductor member has a region facing both the ion source member and the insulator member.
(Appendix 3)
3. The resistance memory device according toclaim 1, wherein a first readout electrode and a second readout electrode are further electrically connected to the ion conductor member. 4.
(Appendix 4)
4. The resistance memory device according toclaim 1, wherein the island-shaped insulator member has an island shape in which a plurality of the granular insulator members are connected.
(Appendix 5)
The resistance memory device according to any one ofappendices 1 to 4, wherein a variation in height of the insulator member is larger than a variation in unevenness on a surface of the ion source member.
(Appendix 6)
The resistance memory according to any one ofappendices 1 to 5, wherein the thickness of the ion conductor member is equal to or greater than a value obtained by dividing six times the average film thickness of the insulator member by a circumference ratio. apparatus.
(Appendix 7)
The resistance memory device according to any one ofsupplementary notes 1 to 6, wherein the ion conductor member includes a solid electrolyte.
(Appendix 8)
The resistance memory device according to any one ofappendices 1 to 7, wherein the ion conductor member includes a structure having an air region.
(Appendix 9)
9. The resistance memory device according to any one ofappendices 1 to 8, wherein an average total number of grain members constituting the insulator member is 10 or more.
(Appendix 10)
The resistance memory device according to any one ofappendices 1 to 9, wherein an average total number of the grain members constituting the insulator member is 100 or more.
(Appendix 11)
The resistance memory device according to any one ofappendices 1 to 10, wherein an average diameter of the grain members constituting the insulator member is 20 nm or less.
(Appendix 12)
The resistance memory device according to any one ofappendices 1 to 11, wherein an average film thickness of the insulator member is 5.2 nm or less.
(Appendix 13)
A step of forming an insulating member in a granular or island shape on the ion source member, a step of forming an ion conductor member in common on the insulating member, and a step of forming an electrode member on the ion conductor member. A method of manufacturing a resistance memory device, comprising:
(Appendix 14)
The insulating member is formed so as to expose a plurality of locations of the ion source member, and the ion conductor member is formed in common on the surface of the ion source member exposed from the insulating member and the surface of the insulating member. 15. A method of manufacturing a resistance memory device according to appendix 14, wherein:

１第１のイオン源
２第１の電極
３第１のイオン伝導体
４第１の絶縁体DESCRIPTION OFSYMBOLS 11st ion source 21st electrode 31st ion conductor 4 1st insulator

Claims

Translated fromJapanese

イオン源部材と、前記イオン源部材上に形成された粒状または島状の絶縁体部材と、前記絶縁体部材上に形成されたイオン伝導体部材と、前記イオン伝導体部材上に形成された電極部材とを有することを特徴とする抵抗記憶装置。 An ion source member, a granular or island-shaped insulator member formed on the ion source member, an ion conductor member formed on the insulator member, and an electrode formed on the ion conductor member And a resistance memory device.

前記イオン伝導体部材が、前記イオン源部材と前記絶縁体部材との両方に面した領域を有することを特徴とする請求項１記載の抵抗記憶装置。 The resistance memory device according to claim 1, wherein the ion conductor member has a region facing both the ion source member and the insulator member.

前記イオン伝導体部材には、第１の読み出し電極と第２の読み出し電極とがさらに電気的に接続されていることを特徴とする請求項１乃至２のいずれか１項記載の抵抗記憶装置。 3. The resistance memory device according to claim 1, wherein a first readout electrode and a second readout electrode are further electrically connected to the ion conductor member. 4.

前記島状の絶縁体部材は複数の前記粒状の絶縁体部材が連結された島形状を有することを特徴とする請求項１乃至３のいずれか1項記載の抵抗記憶装置。 4. The resistance memory device according to claim 1, wherein the island-shaped insulator member has an island shape in which a plurality of the granular insulator members are connected. 5.

前記絶縁体部材の高さのばらつきが、前記イオン源部材の表面の凹凸ばらつきより大きいことを特徴とする請求項１乃至４のいずれか１項記載の抵抗記憶装置。 The resistance memory device according to claim 1, wherein a variation in height of the insulator member is larger than a variation in unevenness on a surface of the ion source member.

前記イオン伝導体部材の厚さが、前記絶縁体部材の平均膜厚の６倍を円周率で割った値以上であることを特徴とする請求項１乃至５のいずれか１項記載の抵抗記憶装置。 The resistance according to any one of claims 1 to 5, wherein the thickness of the ion conductor member is equal to or greater than a value obtained by dividing six times the average film thickness of the insulator member by a circumference ratio. Storage device.

前記イオン伝導体部材が固体電解質を含むことを特徴とする請求項１乃至６のいずれか１項記載の抵抗記憶装置。 The resistance memory device according to claim 1, wherein the ion conductor member includes a solid electrolyte.

前記イオン伝導体部材が空気の領域を有する構造を含むことを特徴とする請求項１乃至７のいずれか1項記載の抵抗記憶装置。 8. The resistance memory device according to claim 1, wherein the ion conductor member includes a structure having an air region.

イオン源部材上に粒状または島状に絶縁部材を形成する工程と、前記絶縁部材上にイオン伝導体部材を形成する工程と、前記イオン伝導体部材上に電極部材を形成する工程とを有することを特徴とする抵抗記憶装置の製造方法。 Forming a granular or island-shaped insulating member on the ion source member; forming an ion conductor member on the insulating member; and forming an electrode member on the ion conductor member. A method of manufacturing a resistance memory device.

前記絶縁部材は前記イオン源部材の複数個所が露出するように形成されており、前記絶縁部材から露出する前記イオン源部材表面および前記絶縁部材表面上に前記イオン伝導体部材を共通に形成する工程を有することを特徴とする請求項９記載の抵抗記憶装置の製造方法。 The insulating member is formed so as to expose a plurality of locations of the ion source member, and the ion conductor member is formed in common on the surface of the ion source member exposed from the insulating member and the surface of the insulating member. 10. The method of manufacturing a resistance memory device according to claim 9, further comprising: