JP2012216108A

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Publication number: JP2012216108A
Application number: JP2011081500A
Authority: JP
Inventors: Takahiro Misaki; 貴裕三崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2011-04-01
Filing date: 2011-04-01
Publication date: 2012-11-08

Abstract

PROBLEM TO BE SOLVED: To reduce time necessary for activation of an information processing apparatus.SOLUTION: When an information processing apparatus 1 is powered on, a program transfer device 12 reads out a program to be executed by a processor 14 from a storage device 17 having a non-volatile memory and writes the program in a RAM 122 capable of faster access than the storage device 17. Then, when initialization of the processor 14 is completed, the program transfer device 12 reads out the program from the RAM 122 and transfers to the RAM 18. That is, the program transfer device 12 reads out and transfers a program from the RAM 122 capable of fast access so as to reduce program transfer time and also reduce time necessary for activation of the information processing apparatus 1.

Description

Translated fromJapanese

本発明は、情報処理装置およびプログラム転送方法に関する。 The present invention relates to an information processing apparatus and a program transfer method.

一般的な情報処理装置は、当該情報処理装置の電源が切断（ＯＦＦ）されている状態でもファームウェア等のプログラムを保持できるように、当該プログラムを不揮発性メモリに記憶している。そして、情報処理装置のプロセッサがより高速にプログラムを読み出せるように、当該プロセッサの初期化が完了した後に、より高速にアクセス可能な揮発性のＲＡＭにデータを転送する方法が知られている。 A general information processing apparatus stores the program in a nonvolatile memory so that a program such as firmware can be held even when the power of the information processing apparatus is turned off (OFF). A method of transferring data to a volatile RAM that can be accessed at a higher speed after the initialization of the processor is completed so that the processor of the information processing apparatus can read the program at a higher speed is known.

また、特許文献１に記載のデータ転送装置では、データ転送装置が、フラッシュＲＯＭからＤＲＡＭへのデータ（ファームウェア）の展開を行う。これにより、データの転送時にＣＰＵにかかる負荷を低減することができるとされている。 In the data transfer apparatus described in Patent Document 1, the data transfer apparatus develops data (firmware) from the flash ROM to the DRAM. As a result, the load on the CPU during data transfer can be reduced.

特開２００６−３３１２２１号公報Japanese Patent Laid-Open No. 2006-332121

一般的な情報処理装置では、上述したプログラムを揮発性のＲＡＭに展開する処理に時間を要し、このために情報処理装置の起動に時間を要する。特に、不揮発性メモリは一般に揮発性メモリよりもデータ転送速度が遅く、この不揮発性メモリからプログラムを読み出す際に時間を要する。特許文献１に記載のデータ転送装置も、不揮発性メモリからファームウェアを読み出す際に、同様に時間を要する。 In a general information processing apparatus, it takes time to process the above-described program in a volatile RAM, and thus it takes time to start up the information processing apparatus. In particular, the nonvolatile memory generally has a slower data transfer rate than the volatile memory, and it takes time to read a program from the nonvolatile memory. Similarly, the data transfer device described in Patent Document 1 requires time when reading the firmware from the nonvolatile memory.

本発明は、上述の課題を解決することのできる情報処理装置およびプログラム転送方法を提供することを目的としている。 An object of the present invention is to provide an information processing apparatus and a program transfer method that can solve the above-described problems.

この発明は上述した課題を解決するためになされたもので、本発明の一態様による情報処理装置は、プログラムを読み出して実行するプロセッサと、前記プログラムを記憶する第１記憶装置から前記プログラムを読み出して第２記憶装置に書き込み、前記プロセッサの初期化が完了すると、前記第２記憶装置から前記プログラムを読み出して第３記憶装置に書き込むプログラム転送装置と、を具備し、前記プロセッサは、前記第３記憶装置から前記プログラムを読み出して実行することを特徴とする。 The present invention has been made to solve the above-described problem, and an information processing apparatus according to an aspect of the present invention reads a program from a processor that reads and executes the program and a first storage device that stores the program. A program transfer device that reads the program from the second storage device and writes the program to the third storage device when initialization of the processor is completed. The program is read from a storage device and executed.

また、本発明の一態様によるプログラム転送方法は、プロセッサを具備する情報処理装置のプログラム転送方法であって、第１記憶装置から前記プロセッサが実行するためのプログラムを読み出して第２記憶装置に書き込む第１転送ステップと、前記プロセッサの初期化が完了すると、前記第２記憶装置から前記プログラムを読み出して、前記プロセッサが前記プログラムを読み出す際のアクセス先である第３記憶装置に書き込む第２転送ステップと、を具備することを特徴とする。 A program transfer method according to an aspect of the present invention is a program transfer method for an information processing apparatus including a processor, and reads a program to be executed by the processor from a first storage device and writes the program to the second storage device. A first transfer step, and when the initialization of the processor is completed, a second transfer step of reading the program from the second storage device and writing it to a third storage device which is an access destination when the processor reads the program It is characterized by comprising.

本発明によれば、情報処理装置の起動に要する時間をより短縮できる。 According to the present invention, the time required to start up the information processing apparatus can be further shortened.

本発明の一実施形態における情報処理装置の概略構成を示す構成図である。It is a block diagram which shows schematic structure of the information processing apparatus in one Embodiment of this invention.同実施形態における情報処理装置のプログラム転送装置をField Programmable Gate Arrayで構成した例を示す構成図である。It is a block diagram which shows the example which comprised the program transfer apparatus of the information processing apparatus in the same embodiment by Field Programmable Gate Array.同実施形態において、情報処理装置が行う起動処理の手順を示すフローチャートである。4 is a flowchart illustrating a procedure of start processing performed by the information processing apparatus in the embodiment.同実施形態における、外部記憶装置からプログラムを読み出す情報処理装置の概略構成を示す構成図である。FIG. 2 is a configuration diagram illustrating a schematic configuration of an information processing apparatus that reads a program from an external storage device in the embodiment.

以下、図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の一実施形態における情報処理装置の概略構成を示す構成図である。同図において、情報処理装置１は、プログラム転送装置１２と、プロセッサ１４と、ＲＯＭ（Read Only Memory）１６と、記憶デバイス（第１記憶装置）１７と、ＲＡＭ（Random Access Memory。第３記憶装置）１８とを具備する。プログラム転送装置１２は、ＲＡＭ（第２記憶装置）１２２を具備する。
また、プログラム転送装置１２と記憶デバイス１７と、プロセッサ１４とＲＯＭ１６と、プロセッサ１４とＲＡＭ１８とは、それぞれデータパス（例えばバス）で接続されている。Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a configuration diagram showing a schematic configuration of an information processing apparatus according to an embodiment of the present invention. In FIG. 1, an information processing device 1 includes aprogram transfer device 12, aprocessor 14, a ROM (Read Only Memory) 16, a storage device (first storage device) 17, and a RAM (Random Access Memory; third storage device). 18). Theprogram transfer device 12 includes a RAM (second storage device) 122.
Theprogram transfer device 12, thestorage device 17, theprocessor 14, theROM 16, and theprocessor 14 and theRAM 18 are connected to each other by a data path (for example, a bus).

情報処理装置１は、例えばパーソナルコンピュータ（Personal Computer；ＰＣ）、タブレットＰＣあるいはメインフレーム（Mainframe）など、プロセッサが記憶装置からプログラムを読み出して実行する情報処理装置である。 The information processing apparatus 1 is an information processing apparatus such as a personal computer (PC), a tablet PC, or a mainframe that a processor reads a program from a storage device and executes the program.

記憶デバイス１７は、不揮発性メモリで構成され、プロセッサ１４が実行するためのプログラム（例えばファームウェア）を予め（情報処理装置１の電源投入（ＯＮ）前に）記憶する。
ＲＡＭ１２２は、プロセッサ１４が実行するためのプログラムを記憶する。具体的には、ＲＡＭ１２２は、記憶デバイス１７の記憶する、プロセッサ１４が実行するためのプログラムをプログラム転送装置１２によって書き込まれて予め（プロセッサ１４の初期化完了前に）記憶している。ＲＡＭ１２２は、揮発性メモリで構成され、記憶デバイス１７よりも高速にアクセス可能である。Thestorage device 17 is configured by a non-volatile memory, and stores a program (for example, firmware) to be executed by theprocessor 14 in advance (before the information processing apparatus 1 is turned on (ON)).
TheRAM 122 stores a program to be executed by theprocessor 14. Specifically, theRAM 122 stores a program stored in thestorage device 17 and executed by theprocessor 14 by the program transfer device 12 (before the initialization of theprocessor 14 is completed). TheRAM 122 is composed of a volatile memory, and can be accessed at a higher speed than thestorage device 17.

ＲＡＭ１８は、プロセッサ１４が実行するためのプログラムを記憶し、プロセッサ１４からの読み出しに応じてプロセッサ１４に出力する。具体的には、ＲＡＭ１８は、ＲＡＭ１２２プロセッサ１４が実行するためのプログラムをプログラム転送装置１２によって書き込まれて記憶している。ＲＡＭ１８は、揮発性メモリで構成され、記憶デバイス１７よりも高速にアクセス可能である。さらに、ＲＡＭ１２２がプログラム転送装置１２を介してプロセッサ１４に接続されるのに対し、ＲＡＭ１８はプロセッサ１４に直接接続されている。これにより、プロセッサ１４はＲＡＭ１８に高速にアクセスできる。 TheRAM 18 stores a program to be executed by theprocessor 14 and outputs it to theprocessor 14 in response to reading from theprocessor 14. Specifically, theRAM 18 stores a program to be executed by theRAM 122processor 14 written by theprogram transfer device 12. TheRAM 18 is composed of a volatile memory and can be accessed at a higher speed than thestorage device 17. Further, theRAM 122 is connected to theprocessor 14 via theprogram transfer device 12, whereas theRAM 18 is directly connected to theprocessor 14. As a result, theprocessor 14 can access theRAM 18 at high speed.

プログラム転送装置１２は、記憶デバイス１７の記憶する、プロセッサ１４が実行するためのプログラムをＲＡＭ１２２に書き込み、さらにＲＡＭ１８に転送する（書き込む）。
プロセッサ１４は、プログラム転送装置１２によってＲＡＭ１８に書き込まれるプログラムを読み出して実行する。
ＲＯＭ１６は、不揮発性メモリで構成され、プロセッサ１４が初期化を行うための初期化コードを予め記憶している。Theprogram transfer device 12 writes a program stored in thestorage device 17 and executed by theprocessor 14 to theRAM 122 and further transfers (writes) the program to theRAM 18.
Theprocessor 14 reads and executes a program written in theRAM 18 by theprogram transfer device 12.
TheROM 16 is configured by a nonvolatile memory, and stores in advance an initialization code for theprocessor 14 to perform initialization.

上記の構成において、情報処理装置１の電源が投入されると、プロセッサ１４は、ＲＡＭ１８を利用可能な状態に初期化するための初期化コードをＲＯＭ１６から読み出して実行する。そして、プロセッサ１４は、初期化を完了すると、初期化完了の通知をプログラム転送装置１２に発行（出力）する。 In the above configuration, when the information processing apparatus 1 is powered on, theprocessor 14 reads an initialization code for initializing theRAM 18 into a usable state from theROM 16 and executes it. When the initialization is completed, theprocessor 14 issues (outputs) an initialization completion notification to theprogram transfer device 12.

プログラム転送装置１２は、プロセッサ１４から出力される初期化完了の通知をトリガとして、ＲＡＭ１２２の記憶するプログラム（予め記憶デバイス１７から読み出してＲＡＭ１２２に書き込んでおいたプログラム）をＲＡＭ１８に転送する。そして、プログラム転送装置１２は、プログラムの転送を完了すると、転送完了の通知をプロセッサ１４に出力する。
プロセッサ１４は、プログラム転送装置１２から出力される転送完了の通知をトリガとして、ＲＡＭ１８に展開されたプログラムの実行を開始する。Theprogram transfer device 12 transfers a program stored in the RAM 122 (a program read in advance from thestorage device 17 and written in the RAM 122) to theRAM 18 using the notification of initialization completion output from theprocessor 14 as a trigger. When theprogram transfer device 12 completes the transfer of the program, theprogram transfer device 12 outputs a transfer completion notification to theprocessor 14.
Theprocessor 14 starts execution of the program loaded in theRAM 18 using the transfer completion notification output from theprogram transfer device 12 as a trigger.

このように、情報処理装置１では、プロセッサ１４自身（プロセッサ・コア）が記憶デバイス１７からプログラムをロード（ＲＡＭ１８に転送）するのではなく、プログラム転送装置１２が、当該プログラムをＲＡＭ１２２からＲＡＭ１８に転送するので、プログラムの転送に伴うプロセッサ１４の負荷上昇を抑えることができる。
また、プログラム転送装置１２が、記憶デバイス１７からプログラムを読み出して、より高速にアクセス可能なＲＡＭ１２２に予め書き込んでおくことで、プログラム転送装置１２は、当該プログラムを高速にＲＡＭ１８に転送することができる。Thus, in the information processing apparatus 1, theprocessor 14 itself (processor core) does not load (transfer to the RAM 18) the program from thestorage device 17, but theprogram transfer apparatus 12 transfers the program from theRAM 122 to theRAM 18. Therefore, an increase in the load on theprocessor 14 due to the program transfer can be suppressed.
Further, theprogram transfer device 12 reads the program from thestorage device 17 and writes it in advance in theRAM 122 accessible at a higher speed, so that theprogram transfer device 12 can transfer the program to theRAM 18 at a high speed. .

次に、図２を参照して情報処理装置１のより具体的な構成例について説明する。
図２は、情報処理装置１（図１）のプログラム転送装置１２をＦＰＧＡ（Field Programmable Gate Array、プログラム可能な集積回路）で構成した例を示す構成図である。同図において、情報処理装置１は、ＦＰＧＡ１２と、プロセッサ１４と、フラッシュＲＯＭ（Flash ROM）１６と、フラッシュＲＯＭ（Flash ROM）１７と、ＤＤＲ・ＲＡＭ（Double Data Rate RAM、２倍のデータ転送速度を備えたＲＡＭ）１８とを具備する。ＦＰＧＡ１２は、ＲＡＭ１２２と、ＤＭＡ（Direct Memory Access）処理部１２３と、入出力処理部１２４と、割込制御部１２５と、コンフィグレーション（Configulation）制御部１２６とを具備する。プロセッサ１４は、プロセッサ・コア（Processor Core）１４１と、ＰＣＩｅコントローラ（PCI Express Controller）１４２と、フラッシュ・コントローラ（Flash Controller）１４３と、メモリ・コントローラ（Memory Controller）１４４と、割込生成部（Programmable Interrupt Controller；ＰＩＣ）１４５とを具備する。Next, a more specific configuration example of the information processing apparatus 1 will be described with reference to FIG.
FIG. 2 is a configuration diagram showing an example in which theprogram transfer device 12 of the information processing device 1 (FIG. 1) is configured by an FPGA (Field Programmable Gate Array, programmable integrated circuit). In FIG. 1, an information processing apparatus 1 includes anFPGA 12, aprocessor 14, a flash ROM (Flash ROM) 16, a flash ROM (Flash ROM) 17, a DDR / RAM (Double Data Rate RAM), and a double data transfer rate. RAM 18). TheFPGA 12 includes aRAM 122, a DMA (Direct Memory Access)processing unit 123, an input /output processing unit 124, aninterrupt control unit 125, and aconfiguration control unit 126. Theprocessor 14 includes aprocessor core 141, aPCIe controller 142, aflash controller 143, amemory controller 144, and an interrupt generation unit (Programmable). Interrupt Controller (PIC) 145.

また、ＦＰＧＡ１２（コンフィグレーション制御部１２６）とフラッシュＲＯＭ１７と、プロセッサ１４（フラッシュ・コントローラ１４３）とフラッシュＲＯＭ１６と、プロセッサ１４（メモリ・コントローラ１４４）とＤＤＲ・ＲＡＭ１８とは、それぞれ専用バスで接続されている。また、プロセッサ１４のＰＣＩｅコントローラ１４２と、ＦＰＧＡ１２の入出力処理部１２４とは、ＰＣＩｅバス（PCI Express BUS）２１で接続されている。
また、プロセッサ１４において、プロセッサ・コア１４１と、ＰＣＩｅコントローラ１４２と、フラッシュ・コントローラ１４３と、メモリ・コントローラ１４４と、割込生成部１４５とは、内部バス１４０で接続されている。
同図において、図１の各部に対応して同様の機能を有する部分には同一の符号（１、１２、１２２、１４、１６、１７、１８）を付している。Further, the FPGA 12 (configuration controller 126), theflash ROM 17, the processor 14 (flash controller 143), theflash ROM 16, the processor 14 (memory controller 144), and the DDR /RAM 18 are respectively connected by a dedicated bus. Yes. Further, thePCIe controller 142 of theprocessor 14 and the input /output processing unit 124 of theFPGA 12 are connected by a PCIe bus (PCI Express BUS) 21.
In theprocessor 14, theprocessor core 141, thePCIe controller 142, theflash controller 143, thememory controller 144, and theinterrupt generation unit 145 are connected by aninternal bus 140.
In the figure, the same reference numerals (1, 12, 122, 14, 16, 17, 18) are assigned to parts having similar functions corresponding to the respective parts in FIG.

情報処理装置１は、図１で説明したように、プロセッサが記憶装置からプログラムを読み出して実行する。
フラッシュＲＯＭ１７は、不揮発性メモリであるフラッシュＲＯＭで構成される記憶デバイスであり、コンフィグレーション・データを予め（情報処理装置１の電源投入前に）記憶している。このコンフィグレーション・データは、情報処理装置１の電源投入後にＦＰＧＡ１２によって読み出される。また、フラッシュＲＯＭ１７の記憶するコンフィグレーション・データには、プロセッサ１４が実行するためのプログラムが含まれる。
フラッシュＲＯＭ１７とＦＰＧＡ１２とは、専用バスで接続されており、この点で、ＦＰＧＡ１２はフラッシュＲＯＭ１７に高速にアクセス可能である。As described with reference to FIG. 1, in the information processing apparatus 1, a processor reads a program from a storage device and executes the program.
Theflash ROM 17 is a storage device composed of a flash ROM which is a nonvolatile memory, and stores configuration data in advance (before the information processing apparatus 1 is turned on). The configuration data is read by theFPGA 12 after the information processing apparatus 1 is powered on. Further, the configuration data stored in theflash ROM 17 includes a program to be executed by theprocessor 14.
Theflash ROM 17 and theFPGA 12 are connected by a dedicated bus. In this respect, theFPGA 12 can access theflash ROM 17 at high speed.

ＤＤＲ・ＲＡＭ１８は、揮発性だがデータ転送速度の速いＤＤＲＲＡＭで構成される記憶デバイスであり、フラッシュＲＯＭ１７よりも高速にアクセス可能である。そして、ＤＤＲ・ＲＡＭ１８は、ＦＰＧＡ１２によってフラッシュＲＯＭ１７から転送されるプログラムを記憶し、プロセッサ１４からの読み出しを受けて当該プログラムを出力する。 The DDR /RAM 18 is a storage device composed of a volatile DDR RAM having a high data transfer speed, and is accessible at a higher speed than theflash ROM 17. The DDR /RAM 18 stores a program transferred from theflash ROM 17 by theFPGA 12, receives a read from theprocessor 14, and outputs the program.

ＦＰＧＡ１２は、図１で説明したのと同様に、フラッシュＲＯＭ１７の記憶する、プロセッサ１４が実行するためのプログラムをＲＡＭ１２２に書き込み、さらにＤＤＲ・ＲＡＭ１８に転送（転送）する。
ＲＡＭ１２２は、図１で説明したのと同様に、揮発性メモリで構成されてフラッシュＲＯＭ１７よりも高速にアクセス可能であり、フラッシュＲＯＭ１７の記憶する、プロセッサ１４が実行するためのプログラムをＦＰＧＡ１２によって書き込まれて予め（プロセッサ１４の初期化完了前に）記憶している。As described with reference to FIG. 1, theFPGA 12 writes a program to be executed by theprocessor 14 stored in theflash ROM 17 into theRAM 122 and further transfers (transfers) the program to the DDR /RAM 18.
TheRAM 122 is configured by a volatile memory and can be accessed at a higher speed than theflash ROM 17 as described with reference to FIG. 1, and a program to be executed by theprocessor 14 stored in theflash ROM 17 is written by theFPGA 12. Stored in advance (before completion of initialization of the processor 14).

ＤＭＡ処理部１２３は、プロセッサ１４が実行するためのプログラムの、ＲＡＭ１２２からＤＤＲ・ＲＡＭ１８への転送処理を制御する。具体的には、ＤＭＡ処理部１２３は、転送元アドレスや、転送先アドレスや、転送サイズなどの転送パラメータを予め（プロセッサ１４の初期化完了前に）設定されており、当該転送パラメータに従って、ＲＡＭ１２２からＤＤＲ・ＲＡＭ１８へプログラムをＤＭＡ転送する。なお、ここでいうＤＭＡ転送は、プロセッサ・コア１４１を介さずに行うデータ転送であり、ＤＭＡ処理部１２３は、入出力処理部１２４と、ＰＣＩｅコントローラ１４２と、メモリ・コントローラ１４４とを介してＤＤＲ・ＲＡＭ１８にアクセスしてプログラムを書き込む。 TheDMA processing unit 123 controls transfer processing of the program to be executed by theprocessor 14 from theRAM 122 to the DDR /RAM 18. Specifically, in theDMA processing unit 123, transfer parameters such as a transfer source address, a transfer destination address, and a transfer size are set in advance (before completion of initialization of the processor 14), and according to the transfer parameters, theRAM 122 The program is transferred to the DDR /RAM 18 from the DMA. The DMA transfer referred to here is data transfer performed without going through theprocessor core 141, and theDMA processing unit 123 performs DDR via the input /output processing unit 124, thePCIe controller 142, and thememory controller 144. Access theRAM 18 and write a program.

入出力処理部１２４は、ＰＣＩｅバス２１を介して行われるプロセッサ１４（ＰＣＩｅコントローラ１４２）との間のデータ入出力を処理する。
割込制御部１２５は、ＦＰＧＡ１２によるＤＤＲ・ＲＡＭ１８へのプログラムの書込が終了すると、ＰＣＩｅバス２１を介して割込生成部１４５にアクセスすることで、プロセッサ・コア１４１に割込みを発生させる。この割込みは、プログラムの転送を完了したことをプロセッサ・コア１４１に通知するための割込みであり、当該割り込みを受けたプロセッサ・コア１４１は、ＤＤＲ・ＲＡＭ１８の記憶するプログラムの実行を開始する。The input /output processing unit 124 processes data input / output with the processor 14 (PCIe controller 142) performed via the PCIe bus 21.
When theFPGA 12 finishes writing the program to the DDR /RAM 18, the interruptcontrol unit 125 accesses the interruptgeneration unit 145 via the PCIe bus 21 to cause theprocessor core 141 to generate an interrupt. This interrupt is an interrupt for notifying theprocessor core 141 that the program transfer has been completed, and theprocessor core 141 that has received the interrupt starts execution of the program stored in the DDR /RAM 18.

コンフィグレーション制御部１２６は、情報処理装置１の電源が投入されると、ＦＰＧＡ１２内部を初期化し、フラッシュＲＯＭ１７からコンフィグレーション・データを読み出す専用回路である。コンフィグレーション制御部１２６は、フラッシュＲＯＭ１７に専用バスで接続されており、この点で、フラッシュＲＯＭ１７から高速にデータを読み出すことができる。 Theconfiguration control unit 126 is a dedicated circuit that initializes the inside of theFPGA 12 and reads configuration data from theflash ROM 17 when the information processing apparatus 1 is powered on. Theconfiguration control unit 126 is connected to theflash ROM 17 via a dedicated bus, and at this point, data can be read from theflash ROM 17 at high speed.

プロセッサ１４は、図１で説明したのと同様に、ＦＰＧＡ１２によってＤＤＲ・ＲＡＭ１８に書き込まれるプログラムを読み出して実行する。
プロセッサ・コア１４１は、ＤＤＲ・ＲＡＭ１８の記憶するプログラムを実行して演算（情報処理）を行う演算処理部である。Theprocessor 14 reads and executes a program written in the DDR /RAM 18 by theFPGA 12 in the same manner as described with reference to FIG.
Theprocessor core 141 is an arithmetic processing unit that performs an operation (information processing) by executing a program stored in the DDR /RAM 18.

ＰＣＩｅコントローラ１４２は、プロセッサ１４の外部の装置との間で行われる、ＰＣＩｅバス２１を介した通信を制御する。また、ＰＣＩｅコントローラ１４２は、プロセッサ１４の内部バス１４０のマスターとして動作して、メモリ・コントローラ１４４を介してＤＤＲ・ＲＡＭ１８への読み書きを制御する。これにより、ＦＰＧＡ１２は、ＰＣＩｅバス２１を介してＰＣＩｅコントローラ１４２と通信することで、ＤＤＲ・ＲＡＭ１８にアクセスできる。
また、ＰＣＩｅコントローラ１４２は、内部バス１４０を通じて割込生成部１４５にアクセス可能であり、これにより、ＦＰＧＡ１２は、ＰＣＩｅコントローラ１４２を介して割込生成部１４５にアクセスし、プロセッサ１４に対する割込みを発生させることができる。ThePCIe controller 142 controls communication with the device external to theprocessor 14 via the PCIe bus 21. ThePCIe controller 142 operates as a master of theinternal bus 140 of theprocessor 14 and controls reading and writing to the DDR /RAM 18 via thememory controller 144. Thereby, theFPGA 12 can access the DDR /RAM 18 by communicating with thePCIe controller 142 via the PCIe bus 21.
Further, thePCIe controller 142 can access the interruptgeneration unit 145 through theinternal bus 140, whereby theFPGA 12 accesses the interruptgeneration unit 145 through thePCIe controller 142 and generates an interrupt to theprocessor 14. be able to.

フラッシュ・コントローラ１４３は、フラッシュＲＯＭ１６に接続されて当該フラッシュＲＯＭ１６へのアクセスを制御する。ここで、フラッシュＲＯＭ１６は、データ転送速度が遅いが、不揮発性メモリであり、プロセッサ１４の電源が切断（ＯＦＦ）されてもデータを保持（記憶）する。また、プロセッサ１４の電源投入後、フラッシュ・コントローラ１４３は、特に設定を必要とせずにフラッシュＲＯＭ１６の領域の一部にアクセスを行える。この領域に、電源投入直後にプロセッサ１４に実行させたいプログラムのコード（プロセッサ１４が初期化を行うための初期化コード）を配置することでプロセッサ１４を起動させることができる。 Theflash controller 143 is connected to theflash ROM 16 and controls access to theflash ROM 16. Here, theflash ROM 16 has a low data transfer speed, but is a nonvolatile memory, and retains (stores) data even when the power of theprocessor 14 is turned off. In addition, after theprocessor 14 is turned on, theflash controller 143 can access a part of the area of theflash ROM 16 without any particular setting. In this area, theprocessor 14 can be started up by placing a code of a program to be executed by theprocessor 14 immediately after power-on (an initialization code for theprocessor 14 to perform initialization).

メモリ・コントローラ１４４は、ＤＤＲ・ＲＡＭ１８と専用バスで接続され、当該ＤＤＲ・ＲＡＭ１８へのアクセスを制御する。ここで、ＤＤＲ・ＲＡＭ１８は、データ転送速度が速く、高速にリード及びライト可能である。一方、ＤＤＲ・ＲＡＭ１８は、揮発性メモリであり、情報処理装置１の電源が切断されると、ＤＤＲ・ＲＡＭ１８の保存するデータが失われる（消去される）。このため情報処理装置１の電源が投入され、メモリ・コントローラ１４４が初期設定された後に、ＤＤＲ・ＲＡＭ１８にプログラムを書き込む必要がある。 Thememory controller 144 is connected to the DDR /RAM 18 through a dedicated bus, and controls access to the DDR /RAM 18. Here, the DDR /RAM 18 has a high data transfer rate and can be read and written at high speed. On the other hand, the DDR /RAM 18 is a volatile memory, and data stored in the DDR /RAM 18 is lost (erased) when the information processing apparatus 1 is powered off. Therefore, it is necessary to write a program to the DDR /RAM 18 after the information processing apparatus 1 is turned on and thememory controller 144 is initialized.

割込生成部１４５は、プロセッサ・コア１４１に対する割込みを発生させる。この割込みが発生すると、プロセッサ・コア１４１は、実行中の処理を中断して、発生した割込みに応じた処理を行う。この割込みを利用して、ＦＰＧＡ１２は、プログラムの転送が完了したことをプロセッサ・コア１４１に通知し、プロセッサ・コア１４１は、ＤＤＲ・ＲＡＭ１８の記憶するプログラムの実行を開始する。 The interruptgeneration unit 145 generates an interrupt for theprocessor core 141. When this interrupt occurs, theprocessor core 141 interrupts the process being executed and performs a process according to the generated interrupt. Using this interrupt, theFPGA 12 notifies theprocessor core 141 that the program transfer has been completed, and theprocessor core 141 starts executing the program stored in the DDR /RAM 18.

フラッシュＲＯＭ１６は、上記のように、データ転送速度が遅いが、不揮発性メモリであり、プロセッサ１４の電源が切断（ＯＦＦ）されてもデータを保持（記憶）する。そして、フラッシュＲＯＭ１６は、上記のように、プロセッサ１４を起動させるためのコードを予め記憶している。 As described above, theflash ROM 16 has a low data transfer rate, but is a nonvolatile memory, and retains (stores) data even when the power of theprocessor 14 is turned off. Theflash ROM 16 stores in advance a code for starting theprocessor 14 as described above.

なお、コンフィグレーション・データを記憶するフラッシュＲＯＭ１７の配置は、図２に示すＦＰＧＡ１２の外部に限らない。ＦＰＧＡ１２が、その内部に不揮発性の記憶装置を有してコンフィグレーション・データを記憶するようにしてもよい。 The arrangement of theflash ROM 17 that stores the configuration data is not limited to the outside of theFPGA 12 shown in FIG. TheFPGA 12 may have a nonvolatile storage device therein and store configuration data.

次に、図３を参照して情報処理装置１の動作について説明する。
図３は、情報処理装置１が行う起動処理の手順を示すフローチャートである。情報処理装置１は、電源を投入されると同図の処理を開始する。Next, the operation of the information processing apparatus 1 will be described with reference to FIG.
FIG. 3 is a flowchart illustrating the procedure of the startup process performed by the information processing apparatus 1. The information processing apparatus 1 starts the process shown in FIG.

情報処理装置１の電源を投入されると、ＦＰＧＡ１２内のコンフィグレーション制御部１２６は、フラッシュＲＯＭ１６からコンフィグレーション・データを読み出し、ＲＡＭ１２２に転送する（書き込む。ステップＳ１０１）。このコンフィグデータには、プロセッサ１４の実行するプログラムが含まれる。
この処理を行うコンフィグレーション制御部１２６は、専用回路にてハードウェア的に実現されている。このため、コンフィグレーション制御部１２６は、プロセッサ１４の負荷を上昇させることなく、高速にコンフィグデータの転送を行うことができる。
コンフィグレーション・データの転送を終了すると、ＦＰＧＡ１２は、プロセッサ１４からの初期設定完了通知を待つ。When the information processing apparatus 1 is powered on, theconfiguration control unit 126 in theFPGA 12 reads configuration data from theflash ROM 16 and transfers (writes) the configuration data to the RAM 122 (step S101). This configuration data includes a program executed by theprocessor 14.
Theconfiguration control unit 126 that performs this processing is realized in hardware by a dedicated circuit. Therefore, theconfiguration control unit 126 can transfer configuration data at a high speed without increasing the load on theprocessor 14.
When the transfer of the configuration data is completed, theFPGA 12 waits for an initial setting completion notification from theprocessor 14.

また、情報処理装置１の電源を投入されると、プロセッサ１４は、フラッシュＲＯＭ１６の所定の領域から、プロセッサ・コア１４１とＰＣＩｅコントローラ１４２とメモリ・コントローラ１４４との初期設定を行うためのプログラムを読み出して実行する（ステップＳ１０２）。
この初期設定により、ＦＰＧＡ１２は、ＰＣＩｅバス２１を介してＲＡＭ１８にアクセス可能となる。
プロセッサ・コア１４１の初期設定が完了すると、プロセッサ・コア１４１は、割込生成部１４５を初期設定してＦＰＧＡ１２からの割込みを受け付けるようにする。割込生成部１４５の初期設定を完了すると、プロセッサ・コア１４１は、ＦＰＧＡ１２に初期設定完了通知を出力して待機する。When the power of the information processing apparatus 1 is turned on, theprocessor 14 reads a program for performing initial settings of theprocessor core 141, thePCIe controller 142, and thememory controller 144 from a predetermined area of theflash ROM 16. (Step S102).
With this initial setting, theFPGA 12 can access theRAM 18 via the PCIe bus 21.
When the initialization of theprocessor core 141 is completed, theprocessor core 141 initializes the interruptgeneration unit 145 so as to accept an interrupt from theFPGA 12. When the initial setting of the interruptgeneration unit 145 is completed, theprocessor core 141 outputs an initial setting completion notification to theFPGA 12 and waits.

ＦＰＧＡ１２は、プロセッサ１４から出力される初期設定完了通知をトリガとして、プログラムの転送を開始する（ステップＳ１０３）。具体的には、ＦＰＧＡ１２のＤＭＡ処理部１２３が、予め設定されている転送パラメータ（転送元アドレス、転送先アドレス、転送サイズ）に基づいてＤＭＡ転送を開始し、ＲＡＭ１２２からＤＤＲ・ＲＡＭ１８へと高速にプログラムを転送する。転送を完了すると、ＦＰＧＡ１２（割込制御部１２５）はＰＣＩｅバス２１を介して割込生成部１４５にアクセスすることで、プロセッサ・コア１４１に割込みを発生させる。 TheFPGA 12 starts program transfer with the initial setting completion notification output from theprocessor 14 as a trigger (step S103). Specifically, theDMA processing unit 123 of theFPGA 12 starts DMA transfer based on preset transfer parameters (transfer source address, transfer destination address, transfer size), and moves from theRAM 122 to the DDR /RAM 18 at high speed. Transfer the program. When the transfer is completed, the FPGA 12 (interrupt control unit 125) accesses the interruptgeneration unit 145 via the PCIe bus 21 to cause theprocessor core 141 to generate an interrupt.

そして、割込みを受けたプロセッサ・コア１４１は、ＤＤＲ・ＲＡＭ１８の記憶するプログラムに処理を移す。すなわち、プロセッサ・コア１４１は、ＦＰＧＡ１２によってＤＤＲ・ＲＡＭ１８に書き込まれたプログラムを読み出して実行する（ステップＳ１０４）。その後、情報処理装置１は、同図の処理による初期設定を終了し、プロセッサ１４によるプログラム実行（通常の情報処理）を行う。 Then, theprocessor core 141 that received the interrupt moves the processing to the program stored in the DDR /RAM 18. That is, theprocessor core 141 reads and executes the program written in the DDR /RAM 18 by the FPGA 12 (step S104). Thereafter, the information processing apparatus 1 finishes the initial setting by the processing of FIG.

なお、プロセッサが実行するためのプログラムを記憶する不揮発性メモリの配置は、図１および図２に示した情報処理装置の内部に限らない。
図４は、外部記憶装置からプログラムを読み出す情報処理装置の概略構成を示す構成図である。
同図において、情報処理装置２は、プログラム転送装置１２と、プロセッサ１４と、ＲＯＭ１６と、ＲＡＭ１８とを具備する。プログラム転送装置１２は、ＲＡＭ１２２を具備する。
また、プログラム転送装置１２と外部記憶装置３７とが、例えば信号ケーブルで接続されている。また、プロセッサ１４とＲＯＭ１６と、プロセッサ１４とＲＡＭ１８とは、それぞれデータパス（例えばバス）で接続されている。
同図において、図１の各部に対応して同様の機能を有する部分には、同一の符号（１２、１２２、１４、１６、１８）を付し、説明を省略する。It should be noted that the arrangement of the nonvolatile memory that stores the program to be executed by the processor is not limited to the inside of the information processing apparatus shown in FIGS.
FIG. 4 is a configuration diagram illustrating a schematic configuration of an information processing apparatus that reads a program from an external storage device.
In FIG. 1, theinformation processing device 2 includes aprogram transfer device 12, aprocessor 14, aROM 16, and aRAM 18. Theprogram transfer device 12 includes aRAM 122.
Theprogram transfer device 12 and theexternal storage device 37 are connected by a signal cable, for example. Theprocessor 14 and theROM 16, and theprocessor 14 and theRAM 18 are connected to each other by a data path (for example, a bus).
In the same figure, portions having the same functions corresponding to the respective portions in FIG. 1 are denoted by the same reference numerals (12, 122, 14, 16, 18), and description thereof is omitted.

情報処理装置２は、情報処理装置１（図１）と同様、プロセッサが記憶装置からプログラムを読み出して実行する情報処理装置である。情報処理装置２は、情報処理装置１と異なり、記憶デバイス１７を具備せず、外部記憶装置３７からプログラムを取得する。
外部記憶装置３７は、不揮発性メモリを有し、記憶デバイス１７（図１）と同様に、情報処理装置２のプロセッサ１４が実行するためのプログラムを予め記憶している。Theinformation processing device 2 is an information processing device in which a processor reads a program from a storage device and executes the same as the information processing device 1 (FIG. 1). Unlike the information processing apparatus 1, theinformation processing apparatus 2 does not include thestorage device 17 and acquires a program from theexternal storage apparatus 37.
Theexternal storage device 37 has a non-volatile memory, and stores a program to be executed by theprocessor 14 of theinformation processing device 2 in advance, similarly to the storage device 17 (FIG. 1).

以上の構成において、情報処理装置２のプログラム転送装置１２は、情報処理装置２の電源が投入されると、外部記憶装置３７の記憶するプログラムを読み出して、ＲＡＭ１２２に書き込んでおく。これにより、情報処理装置２は、プログラム転送装置１２の具備する高速なＲＡＭ１２２にプログラムを保持するので、ＲＡＭ１８にプログラムを転送する際に、比較的低速な外部記憶装置３７から当該プログラムを読み出す必要が無い。このように、情報処理装置２は、情報処理装置１（図１、図２）の場合と同様に、プログラムを高速にＤＤＲ・ＲＡＭ１８に転送することができ、情報処理装置２の起動時間を短縮できる。
なお、情報処理装置２の各部は、図２で説明したのと同様に構成することができる。In the above configuration, theprogram transfer device 12 of theinformation processing device 2 reads the program stored in theexternal storage device 37 and writes it in theRAM 122 when theinformation processing device 2 is powered on. As a result, theinformation processing apparatus 2 holds the program in the high-speed RAM 122 included in theprogram transfer apparatus 12. Therefore, when transferring the program to theRAM 18, it is necessary to read the program from the relatively low-speedexternal storage device 37. No. As described above, theinformation processing apparatus 2 can transfer the program to the DDR /RAM 18 at high speed as in the case of the information processing apparatus 1 (FIGS. 1 and 2), and shortens the startup time of theinformation processing apparatus 2. it can.
Each unit of theinformation processing apparatus 2 can be configured in the same manner as described with reference to FIG.

なお、情報処理装置１（図２。図４に示す情報処理装置１も同様）が、フラッシュＲＯＭ１６を具備しない構成としてもよい。
この場合、情報処理装置１の電源投入後にプロセッサ１４が最初に実行するプログラムの保存先を、ＰＣＩｅバス２１で接続されたメモリ領域（例えばＲＡＭ１２２の一部）に設定する。ここで、プロセッサ１４が、情報処理装置の電源投入後に、ＰＣＩｅコントローラ１４２の設定を必要とせずにＲＡＭ１２２の一部にアクセス可能な構成としておく。Note that the information processing apparatus 1 (FIG. 2; the information processing apparatus 1 shown in FIG. 4 is also the same) may not have theflash ROM 16.
In this case, a storage destination of a program that is first executed by theprocessor 14 after the information processing apparatus 1 is turned on is set in a memory area (for example, a part of the RAM 122) connected by the PCIe bus 21. Here, theprocessor 14 is configured to be able to access a part of theRAM 122 without requiring the setting of thePCIe controller 142 after the information processing apparatus is powered on.

具体的には、ＦＰＧＡ１２は、ＰＣＩｅバス２１を介するプロセッサ１４からのアクセスを受け付けると、該当するアドレス番地に相当するデータをＲＡＭ１２２から読み出して、プロセッサ１４に出力する。これにより、プロセッサ１４は、ＲＡＭ１２２に対して、プロセッサ１４に直接接続されているメモリの領域と同様にアクセスすることができる。 Specifically, when receiving an access from theprocessor 14 via the PCIe bus 21, theFPGA 12 reads data corresponding to the corresponding address address from theRAM 122 and outputs the data to theprocessor 14. Thus, theprocessor 14 can access theRAM 122 in the same manner as the memory area directly connected to theprocessor 14.

以上のように、情報処理装置１の電源投入後にプロセッサ１４が最初に実行するプログラムの保存先を、ＲＡＭ１２２等とすることで、フラッシュＲＯＭ１６を省略することができる。これにより、情報処理装置１の構成を簡略化することができる。 As described above, theflash ROM 16 can be omitted by setting theRAM 122 or the like as the storage destination of the program executed first by theprocessor 14 after the information processing apparatus 1 is turned on. Thereby, the structure of the information processing apparatus 1 can be simplified.

なお、上述したように、情報処理装置１または２は、コンピュータ等として実現される。すなわち、情報処理装置１または２の全部または一部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各部の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。As described above, theinformation processing apparatus 1 or 2 is realized as a computer or the like. That is, a program for realizing all or part of the functions of theinformation processing apparatus 1 or 2 is recorded on a computer-readable recording medium, and the program recorded on the recording medium is read into a computer system and executed. The processing of each unit may be performed as necessary. Here, the “computer system” includes an OS and hardware such as peripheral devices.
Further, the “computer system” includes a homepage providing environment (or display environment) if a WWW system is used.
The “computer-readable recording medium” refers to a storage device such as a flexible medium, a magneto-optical disk, a portable medium such as a ROM and a CD-ROM, and a hard disk incorporated in a computer system. Furthermore, the “computer-readable recording medium” dynamically holds a program for a short time like a communication line when transmitting a program via a network such as the Internet or a communication line such as a telephone line. In this case, a volatile memory in a computer system serving as a server or a client in that case, and a program that holds a program for a certain period of time are also included. The program may be a program for realizing a part of the functions described above, and may be a program capable of realizing the functions described above in combination with a program already recorded in a computer system.

以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。 The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and includes design changes and the like without departing from the gist of the present invention.

１、２情報処理装置
１２プログラム転送装置（ＦＰＧＡ）
１２２ＲＡＭ
１２３ＤＭＡ処理部
１２４入出力処理部
１２５割込制御部１２５
１２６コンフィグレーション制御部
１４プロセッサ
１４０内部バス
１４１プロセッサ・コア
１４２ＰＣＩｅコントローラ
１４３フラッシュ・コントローラ
１４４メモリ・コントローラ
１４５割込生成部
１６ＲＯＭ（フラッシュＲＯＭ）
１７記憶デバイス（フラッシュＲＯＭ）
１８ＲＡＭ（ＤＤＲ・ＲＡＭ）
２１ＰＣＩｅバス
１２２ＲＡＭ
３７外部記憶装置
1, 2Information processing equipment 12 Program transfer equipment
122 RAM
123DMA processor 124 Input /output processor 125 Interruptcontroller 125
126Configuration Controller 14Processor 140Internal Bus 141Processor Core 142PCIe Controller 143Flash Controller 144Memory Controller 145 InterruptGenerator 16 ROM (Flash ROM)
17 Storage device (flash ROM)
18 RAM (DDR / RAM)
21PCIe bus 122 RAM
37 External storage

Claims

Translated fromJapanese

プログラムを読み出して実行するプロセッサと、
前記プログラムを記憶する第１記憶装置から前記プログラムを読み出して第２記憶装置に書き込み、前記プロセッサの初期化が完了すると、前記第２記憶装置から前記プログラムを読み出して第３記憶装置に書き込むプログラム転送装置と、
を具備し、
前記プロセッサは、前記第３記憶装置から前記プログラムを読み出して実行することを特徴とする情報処理装置。A processor that reads and executes the program;
Program transfer that reads the program from the first storage device that stores the program and writes it to the second storage device, and when the initialization of the processor is completed, reads the program from the second storage device and writes it to the third storage device Equipment,
Comprising
The information processing apparatus, wherein the processor reads the program from the third storage device and executes the program.

プロセッサを具備する情報処理装置のプログラム転送方法であって、
第１記憶装置から前記プロセッサが実行するためのプログラムを読み出して第２記憶装置に書き込む第１転送ステップと、
前記プロセッサの初期化が完了すると、前記第２記憶装置から前記プログラムを読み出して、前記プロセッサが前記プログラムを読み出す際のアクセス先である第３記憶装置に書き込む第２転送ステップと、
を具備することを特徴とするプログラム転送方法。
A program transfer method for an information processing apparatus including a processor,
A first transfer step of reading a program to be executed by the processor from the first storage device and writing it to the second storage device;
When the initialization of the processor is completed, a second transfer step of reading the program from the second storage device and writing to a third storage device that is an access destination when the processor reads the program;
A program transfer method comprising: