JP2012164938A - Method of manufacturing semiconductor light-emitting device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor light-emitting device that achieves the easiness of connection between the device and a supporting substrate.SOLUTION: A method of manufacturing a semiconductor light-emitting device comprises the steps of: forming a first semiconductor layer of a first conductivity type on a substrate; forming a second semiconductor layer of a second conductivity type having the opposite properties to the first conductivity type above the first semiconductor layer; forming a first isolation groove whose depth reaches the substrate and which defines a plurality of light-emitting element regions in a surface of the substrate by etching the second semiconductor layer and the first semiconductor layer; forming second isolation grooves whose depth reaches the first semiconductor layer and which define a plurality of light-emitting portions and an electrode arrangement portion in each light-emitting element region by etching the second semiconductor layer; forming first electrodes in each light-emitting portion on the second semiconductor layer; and forming a second electrode, with a shape extending in the electrode arrangement portion on the second semiconductor layer, from the first semiconductor layer exposed on the bottoms of the second isolation grooves.

Description

Translated fromJapanese

本発明は、半導体発光装置の製造方法に関する。  The present invention relates to a method for manufacturing a semiconductor light emitting device.

成長基板に対して同じ側にｐ側電極及びｎ側電極を配置した半導体発光素子を、支持基板にフリップチップ接合した半導体発光装置が開発されている（例えば特許文献１参照）。半導体発光素子を形成した基板側の平坦性向上や、位置合わせのしやすい電極構造は、半導体素子と支持基板との接合を容易にするために好ましい。  A semiconductor light emitting device has been developed in which a semiconductor light emitting element in which a p-side electrode and an n-side electrode are arranged on the same side of a growth substrate is flip-chip bonded to a support substrate (see, for example, Patent Document 1). An electrode structure that improves the flatness on the substrate side on which the semiconductor light-emitting element is formed and is easy to align is preferable in order to facilitate the bonding between the semiconductor element and the support substrate.

特開２００５−３２２８４７号公報JP 2005-322847 A

本発明の一目的は、支持基板との接合を容易にすることが図られた半導体発光装置の製造方法を提供することである。  An object of the present invention is to provide a method of manufacturing a semiconductor light emitting device that facilitates bonding to a support substrate.

本発明の一観点によれば、基板上方に、第１導電型の第１半導体層を形成する工程と、前記第１半導体層上方に、前記第１導電型と反対の第２導電型の第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層をエッチングして、深さが前記基板に達し、前記基板の面内に複数の発光素子領域を画定する第１分離溝を形成する工程と、前記第２半導体層をエッチングして、深さが前記第１半導体層に達し、各々の前記発光素子領域の内部に複数の発光部分と電極配置部分とを画定する第２分離溝を形成する工程と、各々の前記発光部分の前記第２半導体層上に、第１電極を形成する工程と、前記第２分離溝の底に露出した前記第１半導体層上から、前記電極配置部分の前記第２半導体層上に延在した形状で、第２電極を形成する工程とを有する半導体発光装置の製造方法が提供される。  According to one aspect of the present invention, a step of forming a first semiconductor layer of a first conductivity type above a substrate, and a second conductivity type of a second conductivity type opposite to the first conductivity type above the first semiconductor layer. A step of forming two semiconductor layers, and a first separation for etching the second semiconductor layer and the first semiconductor layer to reach a depth of the substrate and to define a plurality of light emitting device regions in the plane of the substrate Forming a groove; etching the second semiconductor layer to reach the first semiconductor layer; and defining a plurality of light emitting portions and electrode arrangement portions within each of the light emitting element regions. A step of forming two separation grooves, a step of forming a first electrode on the second semiconductor layer of each of the light emitting portions, and the first semiconductor layer exposed at the bottom of the second separation groove; A second electrode is formed in a shape extending on the second semiconductor layer in the electrode arrangement portion. The method of manufacturing a semiconductor light emitting device and a step is provided.

深さが基板に達する第１分離溝により、半導体層形成に起因する基板の反りが抑制され、第２電極を前記電極配置部分上に延在して形成することにより、第１電極と高さを揃えやすいので、平坦性を高めやすい。  The first separation groove whose depth reaches the substrate suppresses the warpage of the substrate due to the formation of the semiconductor layer, and the second electrode is formed so as to extend on the electrode arrangement portion, thereby forming a height higher than that of the first electrode. Since it is easy to align, it is easy to improve flatness.

図１Ａは、第１実施例の半導体発光素子の主要な製造工程を示す断面図である。FIG. 1A is a cross-sectional view showing the main manufacturing steps of the semiconductor light emitting device of the first embodiment.図１Ｂｐ及び図１Ｂａ〜図１Ｂｃは、それぞれ、第１実施例の半導体発光素子の主要な製造工程を示す平面図及び断面図である。1Bp and FIG. 1Ba to FIG. 1Bc are a plan view and a cross-sectional view showing main manufacturing steps of the semiconductor light emitting device of the first embodiment, respectively.図１Ｃｐ及び図１Ｃａ〜図１Ｃｃは、それぞれ、第１実施例の半導体発光素子の主要な製造工程を示す平面図及び断面図である。1Cp and FIGS. 1Ca to 1Cc are a plan view and a cross-sectional view, respectively, showing main manufacturing steps of the semiconductor light emitting device of the first embodiment.図１Ｄｐ及び図１Ｄａ〜図１Ｄｃは、それぞれ、第１実施例の半導体発光素子の主要な製造工程を示す平面図及び断面図である。1Dp and FIGS. 1Da to 1Dc are a plan view and a cross-sectional view showing main manufacturing steps of the semiconductor light emitting device of the first embodiment, respectively.図１Ｅｐ及び図１Ｅａ〜図１Ｅｃは、それぞれ、第１実施例の半導体発光素子の主要な製造工程を示す平面図及び断面図である。1Ep and FIGS. 1Ea to 1Ec are a plan view and a cross-sectional view showing main manufacturing steps of the semiconductor light emitting device of the first embodiment, respectively.図１Ｆｐ及び図１Ｆａ〜図１Ｆｃは、それぞれ、第１実施例の半導体発光素子の主要な製造工程を示す平面図及び断面図である。1Fp and FIGS. 1Fa to 1Fc are a plan view and a cross-sectional view, respectively, showing main manufacturing steps of the semiconductor light emitting device of the first embodiment.図１Ｇｐ及び図１Ｇａ〜図１Ｇｃは、それぞれ、第１実施例の半導体発光素子の主要な製造工程を示す平面図及び断面図である。1Gp and FIGS. 1Ga to 1Gc are a plan view and a cross-sectional view showing main manufacturing steps of the semiconductor light emitting device of the first embodiment, respectively.図２は、第１実施例の半導体発光素子の製造に用いるフォトマスクの概略平面図である。FIG. 2 is a schematic plan view of a photomask used for manufacturing the semiconductor light emitting device of the first embodiment.図３ａ及び図３ｐは、それぞれ、第１実施例の半導体発光装置に用いる支持基板の第１の構造例を示す断面図及び平面図である。3a and 3p are a cross-sectional view and a plan view, respectively, showing a first structural example of a support substrate used in the semiconductor light emitting device of the first embodiment.図４ａ及び図４ｐは、それぞれ、第１実施例の半導体発光装置に用いる支持基板の第２の構造例を示す断面図及び平面図である。4a and 4p are a cross-sectional view and a plan view, respectively, showing a second structural example of the support substrate used in the semiconductor light emitting device of the first embodiment.図５は、第１実施例の半導体発光素子の形成された基板がウエハ状態のまま支持基板に張り合わせられる工程を示す概略図である。FIG. 5 is a schematic view showing a process in which the substrate on which the semiconductor light emitting device of the first embodiment is formed is bonded to the support substrate in the wafer state.図６Ａは、第２実施例の半導体発光素子の平面図であり、図６Ｂは、第２実施例の半導体発光素子の製造に用いるフォトマスクの概略平面図である。6A is a plan view of the semiconductor light emitting device of the second embodiment, and FIG. 6B is a schematic plan view of a photomask used for manufacturing the semiconductor light emitting device of the second embodiment.図７Ａは、第２実施例の変形例による半導体発光素子の平面図であり、図７Ｂは、第２実施例の変形例による半導体発光素子の製造に用いるフォトマスクの概略平面図である。FIG. 7A is a plan view of a semiconductor light emitting device according to a modification of the second embodiment, and FIG. 7B is a schematic plan view of a photomask used for manufacturing a semiconductor light emitting device according to a modification of the second embodiment.図８は、第３実施例の半導体発光素子の平面図である。FIG. 8 is a plan view of the semiconductor light emitting device of the third embodiment.

本発明の第１実施例による半導体発光装置の製造方法について説明する。  A method of manufacturing the semiconductor light emitting device according to the first embodiment of the present invention will be described.

図１Ａ〜図１Ｇは、第１実施例の半導体発光装置に用いる半導体発光素子の主要な製造工程を示す断面図等である。  1A to 1G are cross-sectional views showing main manufacturing steps of a semiconductor light emitting element used in the semiconductor light emitting device of the first embodiment.

図１Ａは断面図を示す。図１Ｂ〜図１Ｇは、それぞれ、平面図と、平面図に示すａａ方向、ｂｂ方向、及びｃｃ方向の断面図とを示す。平面図にｐを付し図１Ｂｐ等と表し、ａａ方向、ｂｂ方向、及びｃｃ方向の断面図にそれぞれａ、ｂ、ｃを付し図１Ｂａ、図１Ｂｂ、図１Ｂｃ等と表す。平面図１Ｂｐ、断面図１Ｂａ〜図１Ｂｃをまとめて１群として、図１Ｂと呼ぶ。このような呼び方は、図１Ｃ〜図１Ｇについても同様である。  FIG. 1A shows a cross-sectional view. 1B to 1G respectively show a plan view and cross-sectional views in the aa, bb, and cc directions shown in the plan view. P is attached to the plan view to represent FIG. 1Bp and the like, and a, b, and c are added to the sectional views in the aa direction, the bb direction, and the cc direction to represent FIGS. 1Ba, 1Bb, and 1Bc, respectively. The plan view 1Bp and the cross-sectional views 1Ba to 1Bc are collectively referred to as FIG. 1B as a group. Such a designation is the same for FIGS. 1C to 1G.

基板上（ウエハ上）に行列状に並んで、複数の半導体発光素子が同時形成される。代表として１つ分の発光素子を図示しながら、説明を進める。  A plurality of semiconductor light emitting elements are simultaneously formed in a matrix on the substrate (on the wafer). The description will be given while showing one light emitting element as a representative.

まず、図１Ｄを参照して、ｐ側電極及びｎ側電極まで形成された半導体発光素子の構造について説明する。  First, with reference to FIG. 1D, the structure of the semiconductor light emitting device formed up to the p-side electrode and the n-side electrode will be described.

基板１上に、下方から順に、ｎ型半導体層２、活性層３、及びｐ型半導体層４が形成されている。隣接する発光素子同士の間に、深さが基板１に達する素子分離溝５２が形成され、素子分離溝５２に囲まれて、１つ分の発光素子領域５１が画定されている。  On thesubstrate 1, an n-type semiconductor layer 2, anactive layer 3, and a p-type semiconductor layer 4 are formed in order from below. Anelement isolation groove 52 having a depth reaching thesubstrate 1 is formed between adjacent light emitting elements, and one lightemitting element region 51 is defined by being surrounded by theelement isolation grooves 52.

発光素子領域５１内に、深さがｎ型半導体層２に達する凹部５３が形成されている。凹部５３を、部分分離溝５３とも呼ぶ。部分分離溝５３は、発光素子領域５１内のｐ型半導体層４（及び活性層３）を分割して、複数の発光部分５４ａと、電極配置部分５４ｂとを画定する。  Arecessed portion 53 whose depth reaches the n-type semiconductor layer 2 is formed in the lightemitting element region 51. Therecess 53 is also referred to as apartial separation groove 53. Thepartial isolation groove 53 divides the p-type semiconductor layer 4 (and the active layer 3) in the lightemitting element region 51 to define a plurality oflight emitting portions 54a andelectrode arrangement portions 54b.

各発光部分５４ａは、一方向に細長い形状であり、一定幅に形成されている。複数の発光部分５４ａが、長さ方向を揃えて、幅方向に並んで配置されている。第１実施例では、すべての発光部分５４ａが同一幅に形成されている。  Eachlight emitting portion 54a has an elongated shape in one direction and is formed with a constant width. The plurality oflight emitting portions 54a are arranged side by side in the width direction with the length direction aligned. In the first embodiment, all thelight emitting portions 54a are formed with the same width.

部分分離溝５３のうち、隣接する発光部分５４ａの間に配置された部分を、部分分離溝５３ａと呼ぶこととする。なお、両端に配置された発光部分５４ａの外側に形成された部分分離溝（凹部）５３も、部分分離溝５３ａと呼ぶこととする。  Of thepartial separation grooves 53, a portion disposed between adjacentlight emitting portions 54a is referred to as a partial separation groove 53a. The partial separation grooves (recesses) 53 formed outside thelight emitting portions 54a arranged at both ends are also referred to as partial separation grooves 53a.

発光部分５４ａの長さ方向一端側に、電極配置部分５４ｂが配置されている。電極配置部分５４ｂは、発光部分５４ａの幅方向に延在し、全発光部分５４ａにまたがる長さで形成されている。部分分離溝５３のうち、発光部分５４ａと電極配置部分５４ｂとの間に配置された部分を、部分分離溝５３ｂと呼ぶこととする。  Anelectrode arrangement portion 54b is arranged on one end side in the length direction of thelight emitting portion 54a. Theelectrode arrangement portion 54b extends in the width direction of thelight emitting portion 54a and is formed to have a length that extends over all thelight emitting portions 54a. Of thepartial separation groove 53, a portion disposed between thelight emitting portion 54a and theelectrode arrangement portion 54b is referred to as a partial separation groove 53b.

図１Ｄａは、発光部分５４ａの幅方向断面図であり、図１Ｄｂは、発光部分５４ａの長さ方向断面図であり、図１Ｄｃは、部分分離溝５３ａでの、発光部分長さ方向についての断面図である。  1Da is a cross-sectional view in the width direction of the light-emittingportion 54a, FIG. 1Db is a cross-sectional view in the length direction of the light-emittingportion 54a, and FIG. 1Dc is a cross-section in the length direction of the light-emitting portion in the partial separation groove 53a. FIG.

各発光部分５４ａのｐ型半導体層４上に、ｐ側電極５が形成されている。ｐ側電極５を、左上りのハッチングで示す。  A p-side electrode 5 is formed on the p-type semiconductor layer 4 of eachlight emitting portion 54a. The p-side electrode 5 is indicated by left-upward hatching.

部分分離溝５３ａの底に露出したｎ型半導体層２上から、電極配置部分５４ｂのｐ型半導体層４上に延在して、ｎ側電極６が形成されている。ｎ側電極６を、右上りのハッチングで示す。  An n-side electrode 6 is formed extending from the n-type semiconductor layer 2 exposed at the bottom of the partial isolation groove 53a to the p-type semiconductor layer 4 of theelectrode arrangement portion 54b. The n-side electrode 6 is indicated by upper right hatching.

ｎ側電極６のうち、部分分離溝５３ａ上に形成された部分をｎ側電極６ａと呼び、電極配置部分５４ｂ上に形成された部分をｎ側電極６ｂと呼ぶこととする。ｎ側電極６ｂは、発光部分幅方向に延在し、すべてのｎ側電極６ａが、ｎ側電極６ｂに接続する。ｎ側電極６は全体として、ｎ側電極６ｂからｎ側電極６ａが櫛歯状に突き出した形状となっている。  Of the n-side electrode 6, a portion formed on the partial separation groove 53a is referred to as an n-side electrode 6a, and a portion formed on theelectrode arrangement portion 54b is referred to as an n-side electrode 6b. The n-side electrode 6b extends in the light emission partial width direction, and all the n-side electrodes 6a are connected to the n-side electrode 6b. As a whole, the n-side electrode 6 has a shape in which the n-side electrode 6a protrudes from the n-side electrode 6b in a comb shape.

各発光部分５４ａが、両側からｎ側電極６ａに挟まれており、ｎ側電極６ａとｐ側電極５との間の電圧印加により、発光部分５４ａを発光させることができる。ｎ側電極６ｂが、ｎ側電極６の引き出し部として用いられる。ｎ側電極６ａをｎ側発光電極６ａと呼び、ｎ側電極６ｂをｎ側引出電極６ｂと呼ぶこともある。  Each light-emittingportion 54a is sandwiched between the n-side electrode 6a from both sides, and the light-emittingportion 54a can emit light by applying a voltage between the n-side electrode 6a and the p-side electrode 5. The n-side electrode 6 b is used as a lead portion for the n-side electrode 6. The n-side electrode 6a may be referred to as an n-sidelight emitting electrode 6a, and the n-side electrode 6b may be referred to as an n-side extraction electrode 6b.

次に、図１Ａ〜図１Ｇを参照して、第１実施例の半導体発光素子の製造方法について説明する。  Next, with reference to FIGS. 1A to 1G, a method for manufacturing the semiconductor light emitting device of the first embodiment will be described.

図１Ａを参照する。半導体層の成長方法として、有機金属化学気相堆積（ＭＯＣＶＤ）を用いることができる。２インチサファイア基板１上に、ＧａＮバッファ層を成長させる。バッファ層上に、下方から順に、アンドープのＧａＮ層を厚さ約１μｍ、ｎ型ＧａＮ層を厚さ約３．５μｍ成長させる。ｎ型ＧａＮ層上に、Ｉｎ_ｘＧａ_１−ｘＮ／Ｉｎ_ｙＧａ_１−ｙＮ（０≦ｘ，ｙ≦１、ｘ＜ｙ）を含む歪緩和層を厚さ約２００ｎｍ成長させる。ＧａＮバッファ層、アンドープＧａＮ層、ｎ型ＧａＮ層、及び歪緩和層を、まとめてｎ型ＧａＮ層２、またはｎ型半導体層２と呼ぶ。Reference is made to FIG. 1A. As a method for growing the semiconductor layer, metal organic chemical vapor deposition (MOCVD) can be used. A GaN buffer layer is grown on the 2-inch sapphire substrate 1. On the buffer layer, an undoped GaN layer is grown to a thickness of about 1 μm and an n-type GaN layer is grown to a thickness of about 3.5 μm sequentially from below. On the n-type GaN layer, a strain relaxation layer containing In_x Ga_1-x N / In_y Ga_1-y N (0 ≦ x, y ≦ 1, x <y) is grown to a thickness of about 200 nm. The GaN buffer layer, undoped GaN layer, n-type GaN layer, and strain relaxation layer are collectively referred to as n-type GaN layer 2 or n-type semiconductor layer 2.

歪緩和層上に、Ｉｎ_ｘＧａ_１−ｘＮ／Ｉｎ_ｙＧａ_１−ｙＮ（０≦ｘ，ｙ≦１、ｘ＜ｙ）を含む多重量子井戸構造の活性層３を、厚さ約１２０ｎｍ成長させる。Anactive layer 3 having a multiple quantum well structure including In_x Ga_1-x N / In_y Ga_1-y N (0 ≦ x, y ≦ 1, x <y) on the strain relaxation layer has a thickness of about 120 nm. Grow.

活性層３上に、下方から順に、ｐ型ＡｌＧａＮ層を厚さ約３０ｎｍ、ｐ型ＧａＮ層を厚さ約１５０ｎｍ成長させる。ｐ型ＡｌＧａＮ層とｐ型ＧａＮ層とをまとめて、ｐ型ＧａＮ層４、またはｐ型半導体層４と呼ぶ。この例では、サファイア基板１上に、厚さ約５μｍのＧａＮ系半導体層が形成される。その後、基板を約９００℃で熱処理して、ｐ型半導体を活性化する。  On theactive layer 3, a p-type AlGaN layer is grown to a thickness of about 30 nm and a p-type GaN layer is grown to a thickness of about 150 nm sequentially from below. The p-type AlGaN layer and the p-type GaN layer are collectively referred to as a p-type GaN layer 4 or a p-type semiconductor layer 4. In this example, a GaN-based semiconductor layer having a thickness of about 5 μm is formed on thesapphire substrate 1. Thereafter, the substrate is heat-treated at about 900 ° C. to activate the p-type semiconductor.

ＧａＮ系半導体層の形成に起因して、サファイア基板１に、ＧａＮ系半導体層表面方向に凸である反りが生じる。一般に、基板と、基板上に形成される半導体層との熱膨張係数や格子定数が異なること等に起因して、反りが生じる。  Due to the formation of the GaN-based semiconductor layer, thesapphire substrate 1 has a warp that is convex toward the surface of the GaN-based semiconductor layer. In general, warpage occurs due to a difference in thermal expansion coefficient and lattice constant between a substrate and a semiconductor layer formed on the substrate.

図１Ｂを参照する。ｐ型半導体層４上に、フォトリソグラフィによりレジストマスクを形成する。ポジ型のフォトレジストを用いる場合を例に説明する。  Refer to FIG. 1B. A resist mask is formed on the p-type semiconductor layer 4 by photolithography. A case where a positive photoresist is used will be described as an example.

図２は、このレジストマスクを形成するフォトマスクＰＭの概略平面図である。４つ分の発光素子に対応する領域を例示する。フォトマスクＰＭの各領域における紫外光透過率の設定例について説明する。  FIG. 2 is a schematic plan view of a photomask PM that forms the resist mask. A region corresponding to four light emitting elements is illustrated. An example of setting the ultraviolet light transmittance in each region of the photomask PM will be described.

素子分離溝５２に対応する領域１５２は透過率１００％とし、部分分離溝５３に対応する領域１５３は透過率約３０％とし、発光部分５４ａ及び電極配置部分５４ｂに対応する領域１５４ａ及び１５４ｂは透過率０％とする。  Theregion 152 corresponding to theelement isolation groove 52 has a transmittance of 100%, theregion 153 corresponding to thepartial isolation groove 53 has a transmittance of about 30%, and theregions 154a and 154b corresponding to thelight emitting portion 54a and theelectrode arrangement portion 54b are transmissive. The rate is 0%.

このようなフォトマスクＰＭにより形成されたレジストマスクでは、基板の素子分離溝５２の形成領域上にはレジスト部材が残らず、発光部分５４ａ上及び電極配置部分５４ｂ上には相対的に厚くレジスト部材が残り、部分分離溝５３の形成領域上には相対的に薄くレジスト部材が残っている。  In the resist mask formed by such a photomask PM, no resist member remains on the formation region of theelement isolation groove 52 of the substrate, and the resist member is relatively thick on thelight emitting portion 54a and theelectrode arrangement portion 54b. The resist member remains relatively thin on the formation region of thepartial separation groove 53.

図１Ｂに戻って説明を続ける。上述のようなレジストマスクを用いて、ドライエッチングを行う。例えば、厚さ６μｍのフォトレジスト層から形成したレジストマスクでは、素子分離溝５２の形成領域上はレジスト部材が残らず開口部となっており、部分分離溝５３の形成領域上は厚さ４．２μｍのレジスト部材が残り、発光部分５４ａ上及び電極配置部分５４ｂ上は厚さ６μｍのレジスト部材が残っている。  Returning to FIG. 1B, the description will be continued. Dry etching is performed using the resist mask as described above. For example, in a resist mask formed from a photoresist layer having a thickness of 6 μm, the resist member does not remain on the formation region of theelement isolation groove 52, and the opening is formed on the formation region of thepartial isolation groove 53. The resist member having a thickness of 2 μm remains, and the resist member having a thickness of 6 μm remains on thelight emitting portion 54a and theelectrode arrangement portion 54b.

本実施例では、サファイア基板１上に形成されたＧａＮ系半導体層の全厚さが約５μｍであり、そのうちｎ型半導体層２の上面上の部分の厚さが約０．３μｍである。  In this embodiment, the total thickness of the GaN-based semiconductor layer formed on thesapphire substrate 1 is about 5 μm, and the thickness on the upper surface of the n-type semiconductor layer 2 is about 0.3 μm.

例えば、ＧａＮ系半導体層とレジストマスクの選択比を１：１として、厚さ５μｍのエッチングを行う。素子分離溝５２の形成領域では、ＧａＮ系半導体層が厚さ５μｍエッチングされて、つまり、ｐ型半導体層４、活性層３、及びｎ型半導体層２がすべてエッチングされて、サファイア基板１が露出し、素子分離溝５２が形成される。  For example, etching with a thickness of 5 μm is performed with a selection ratio of the GaN-based semiconductor layer and the resist mask being 1: 1. In the region where theelement isolation trench 52 is formed, the GaN-based semiconductor layer is etched by a thickness of 5 μm, that is, the p-type semiconductor layer 4, theactive layer 3, and the n-type semiconductor layer 2 are all etched to expose thesapphire substrate 1. Then, theelement isolation trench 52 is formed.

部分分離溝５３の形成領域では、ＧａＮ系半導体層が厚さ０．８μｍエッチングされて、つまり、ｐ型半導体層４、活性層３等、及び、ｎ型半導体層２が途中の深さまでエッチングされて、部分分離溝５３が形成される。発光部分５４ａ領域及び電極配置部分５４ｂ領域は、エッチングされず、発光部分５４ａ及び電極配置部分５４ｂが残される。  In the region where thepartial isolation groove 53 is formed, the GaN-based semiconductor layer is etched by 0.8 μm in thickness, that is, the p-type semiconductor layer 4, theactive layer 3, and the n-type semiconductor layer 2 are etched to an intermediate depth. Thus, thepartial separation groove 53 is formed. Thelight emitting portion 54a region and theelectrode arrangement portion 54b region are not etched, and thelight emission portion 54a and theelectrode arrangement portion 54b remain.

なお、熱処理でレジストマスク側面を傾斜させることにより、素子分離溝５２の側面及び部分分離溝５３の側面を、傾斜した形状に形成することができる。  Note that the side surface of theelement isolation groove 52 and the side surface of thepartial isolation groove 53 can be formed in an inclined shape by inclining the side surface of the resist mask by heat treatment.

このように、領域ごとに透過率を異ならせたフォトマスクで形成したレジストマスクを用いることにより、１度のエッチングで、深さの異なる素子分離溝５２と部分分離溝５３とを作り分けることができる。その後、残ったレジストマスクが除去される。  In this manner, by using a resist mask formed of a photomask having different transmittances for each region, theelement isolation trench 52 and thepartial isolation trench 53 having different depths can be separately formed by one etching. it can. Thereafter, the remaining resist mask is removed.

素子分離溝５２を形成することにより、底がサファイア基板１に達する溝が基板全面に亘って形成されるので、ＧａＮ系半導体層に起因するサファイア基板１の反りを解消することができる。  By forming theelement isolation groove 52, a groove whose bottom reaches thesapphire substrate 1 is formed over the entire surface of the substrate, so that the warp of thesapphire substrate 1 due to the GaN-based semiconductor layer can be eliminated.

なお、各半導体層２〜４の厚さや、半導体層とレジストとのエッチング選択比等に応じて、フォトマスクの透過率の設計を適宜変更することができる。  Note that the transmittance design of the photomask can be changed as appropriate in accordance with the thickness of each of the semiconductor layers 2 to 4, the etching selectivity between the semiconductor layer and the resist, and the like.

なお、上記実施例では、素子分離溝５２上方にはレジスト部材を残さなかったが、素子分離溝５２上にレジスト部材を残してエッチングを行うことも可能である。ただし、部分分離溝５３よりも素子分離溝５２を深くするので、素子分離溝５２上方のレジスト部材よりも、部分分離溝５３上方のレジスト部材の方を厚くする。素子分離溝５２上方にレジスト部材を残さない場合も含めて、素子分離溝５２の形成領域上に比べ、部分分離溝５３の形成領域上に厚いマスク部材を形成した状態で、エッチングが行われるということができる。  In the above embodiment, the resist member is not left above theelement isolation groove 52. However, the resist member may be left on theelement isolation groove 52 to perform etching. However, since theelement isolation groove 52 is deeper than thepartial isolation groove 53, the resist member above thepartial isolation groove 53 is made thicker than the resist member above theelement isolation groove 52. Etching is performed in a state where a thick mask member is formed on the formation region of thepartial isolation groove 53 compared to the formation region of theelement isolation groove 52, including the case where the resist member is not left above thedevice isolation groove 52. be able to.

図１Ｃを参照する。フォトリソグラフィにより、ｐ側電極５の形状で発光部分５４ａのｐ型半導体層４上に開口を有するレジストマスクを形成する。全面上に、Ｐｔ膜を厚さ１ｎｍ形成し、Ｐｔ膜上に、Ａｇ膜を厚さ２００ｎｍ形成して、オーミックかつ高反射層を形成する。さらに、Ａｇ膜上に、ＴｉＰｔＡｕからなる膜（厚さは、Ｔｉ膜約１００ｎｍ、Ｐｔ膜約１００ｎｍ、Ａｕ膜約５００ｎｍ）を、拡散防止層として形成する。なお、拡散防止層として、ＴｉＰｔＡｕに限らず、Ｎｉ、Ｗ、Ｒｈ等も用いることが可能である。リフトオフにより、オーミックかつ高反射層と拡散防止層との積層膜を開口内に残して、ｐ側電極５が形成される。  Reference is made to FIG. 1C. A resist mask having an opening is formed on the p-type semiconductor layer 4 of thelight emitting portion 54a in the shape of the p-side electrode 5 by photolithography. A Pt film is formed to a thickness of 1 nm on the entire surface, and an Ag film is formed to a thickness of 200 nm on the Pt film to form an ohmic and highly reflective layer. Further, a film made of TiPtAu (with a thickness of about 100 nm, a Pt film of about 100 nm, and an Au film of about 500 nm) is formed on the Ag film as a diffusion prevention layer. The diffusion prevention layer is not limited to TiPtAu, and Ni, W, Rh, etc. can be used. By lift-off, the p-side electrode 5 is formed, leaving a laminated film of an ohmic and highly reflective layer and a diffusion preventing layer in the opening.

なお、ここでは密着層及びオーミック層として、Ｐｔを用いたが、その他、Ｎｉ、Ｒｈ、酸化インジウムスズ（ＩＴＯ）等を用いることもできる。  Although Pt is used here as the adhesion layer and the ohmic layer, Ni, Rh, indium tin oxide (ITO), or the like can also be used.

図１Ｄを参照する。フォトリソグラフィにより、ｎ側電極６の形状で部分分離溝５３ａのｎ型半導体層２上から電極配置部分５４ｂのｐ型半導体層４上に延在する開口を有するレジストマスクを形成する。全面上に、ＴｉＡｌからなるオーミック層及びその上のＴｉＰｔＡｕからなる拡散防止層を形成し、リフトオフにより、この層を開口内に残して、ｎ側電極６が形成される。その後、例えば約５００℃で熱処理を行う。  Reference is made to FIG. 1D. A resist mask having an opening extending from the n-type semiconductor layer 2 of the partial isolation groove 53a to the p-type semiconductor layer 4 of theelectrode arrangement portion 54b in the shape of the n-side electrode 6 is formed by photolithography. An ohmic layer made of TiAl and a diffusion prevention layer made of TiPtAu are formed on the entire surface, and the n-side electrode 6 is formed by leaving the layer in the opening by lift-off. Thereafter, heat treatment is performed at about 500 ° C., for example.

ｎ側引出電極６ｂが、電極配置部分５４ｂのｐ型半導体層４上に形成されていることにより、ｐ側電極５とｎ側引出電極６ｂとの上面高さを揃えやすい（図１Ｄｂ参照）。  Since the n-side extraction electrode 6b is formed on the p-type semiconductor layer 4 of theelectrode arrangement portion 54b, the top surface heights of the p-side electrode 5 and the n-side extraction electrode 6b can be easily aligned (see FIG. 1Db).

図１Ｂを参照して説明したように、傾斜した側面を持つ部分分離溝５３を形成することができる。これにより、電極配置部分５４ｂの側面を傾斜させることができる。部分分離溝５３ａ上から電極配置部分５４ｂ上まで延在させるために、ｎ側電極６は、電極配置部分５４ｂの側面上に形成される必要がある（図１Ｄｃ参照）。ｎ側電極６を良好に形成するために、電極配置部分５４ｂの側面を傾斜させることが好ましい。  As described with reference to FIG. 1B, thepartial separation groove 53 having an inclined side surface can be formed. Thereby, the side surface of theelectrode arrangement part 54b can be inclined. In order to extend from the partial separation groove 53a to theelectrode arrangement portion 54b, the n-side electrode 6 needs to be formed on the side surface of theelectrode arrangement portion 54b (see FIG. 1Dc). In order to satisfactorily form the n-side electrode 6, it is preferable to incline the side surface of theelectrode arrangement portion 54b.

図１Ｅを参照する。ＳｉＯ_２等により全面に絶縁膜を成膜して、パッシベーション膜７を形成する。Reference is made to FIG. 1E. Anpassivation film 7 is formed by depositing an insulating film over the entire surface using SiO₂ or the like.

図１Ｆを参照する。フォトリソグラフィにより、すべての発光部分５４ａのｐ側電極５上に開口を有するとともに、ｎ側引出電極６ｂ上に開口を有するレジストマスクを形成する。なお、このレジストマスクは、素子分離溝５２上にも開口を有する。  Reference is made to FIG. 1F. A resist mask having an opening on the p-side electrode 5 of all thelight emitting portions 54a and an opening on the n-side extraction electrode 6b is formed by photolithography. This resist mask has an opening also on theelement isolation groove 52.

このレジストマスクを用いて、例えばＢＨＦを用いたエッチングにより、パッシベーション膜７を除去して、全発光部分５４ａのｐ側電極５を露出する開口７ｐと、ｎ側引出電極６ｂを露出する開口７ｎとを形成する。なお、ｎ側電極６のうち、ｐ側電極５に近接する部分のｎ側発光電極６ａは、パッシベーション膜７で覆われている（図１Ｆａ、図１Ｆｃ参照）。素子分離溝５２上のパッシベーション膜７も除去されて、基板１が露出する。その後、このレジストマスクが除去される。  Using this resist mask, thepassivation film 7 is removed by, for example, etching using BHF, and anopening 7p exposing the p-side electrode 5 of all thelight emitting portions 54a and anopening 7n exposing the n-side extraction electrode 6b are formed. Form. Of the n-side electrode 6, a portion of the n-sidelight emitting electrode 6 a adjacent to the p-side electrode 5 is covered with a passivation film 7 (see FIGS. 1Fa and 1Fc). Thepassivation film 7 on theelement isolation trench 52 is also removed, and thesubstrate 1 is exposed. Thereafter, the resist mask is removed.

図１Ｇを参照する。フォトリソグラフィにより、ｐ側接合用導電層８ｐ及びｎ側接合用導電層８ｎの形状の開口を有するレジストマスクを形成する。全面上に、ＴｉＰｔＡｕＰｔＡｕからなる共晶材料層を形成し、リフトオフにより、ｐ側接合用導電層８ｐ及びｎ側接合用導電層８ｎが残される。  Reference is made to FIG. 1G. A resist mask having openings in the shape of the p-sidebonding conductive layer 8p and the n-sidebonding conductive layer 8n is formed by photolithography. A eutectic material layer made of TiPtAuPtAu is formed on the entire surface, and the p-sidebonding conductive layer 8p and the n-sidebonding conductive layer 8n are left by lift-off.

ｐ側接合用導電層８ｐは、すべての発光部分５４ａのｐ側電極５にまたがる平面形状で配置され、開口７ｐを介してすべての発光部分５４ａのｐ側電極５に接続する共通の電極となる（図１Ｇａ参照）。  The p-side junction conductivelayer 8p is arranged in a planar shape extending over the p-side electrode 5 of all thelight emitting portions 54a, and becomes a common electrode connected to the p-side electrode 5 of all thelight emitting portions 54a through theopenings 7p. (See FIG. 1Ga).

ｎ側接合用導電層８ｎは、ｎ側引出電極６ｂ上に配置される。なお、ｎ側発光電極６ａは、パッシベーション膜７を介して、ｐ側接合用導電層８ｐに覆われている（図１Ｇａ、図１Ｇｃ参照）。  The n-sidebonding conductive layer 8n is disposed on the n-side extraction electrode 6b. The n-sidelight emitting electrode 6a is covered with the p-sidebonding conductive layer 8p via the passivation film 7 (see FIGS. 1Ga and 1Gc).

ｐ側接合用導電層８ｐとｎ側接合用導電層８ｎとが近すぎると、短絡の危険がある。ｐ側接合用導電層８ｐとｎ側接合用導電層８ｎとは、例えば２０μｍ以上の間隔を空けて配置することが好ましい。これに対応して、発光部分５４ａの上部と電極配置部分５４ｂの上部とが、少なくとも１０μｍ以上の間隔を空けるように、部分分離溝５３（５３ｂ）を形成することが好ましい。  If the p-sidebonding conductive layer 8p and the n-sidebonding conductive layer 8n are too close, there is a risk of a short circuit. The p-sidebonding conductive layer 8p and the n-sidebonding conductive layer 8n are preferably arranged with an interval of, for example, 20 μm or more. Correspondingly, it is preferable to form the partial separation groove 53 (53b) so that the upper portion of thelight emitting portion 54a and the upper portion of theelectrode arrangement portion 54b are spaced by at least 10 μm or more.

なお、後述のように、半導体発光素子はｐ型半導体層４側で支持基板に接合され、ｎ型半導体層２側から光が取り出される。ｐ側接合用導電層８ｐは、光反射層としても利用される。接合用導電層の形成材料として、ＴｉＰｔＡｕＰｔＡｕに替えて、Ｒｈ、Ａｌ、Ａｇ等の反射率の高い材料を用いることにより、高出力化が期待される。  As will be described later, the semiconductor light emitting element is bonded to the support substrate on the p-type semiconductor layer 4 side, and light is extracted from the n-type semiconductor layer 2 side. The p-sidebonding conductive layer 8p is also used as a light reflecting layer. By using a material having a high reflectance such as Rh, Al, or Ag instead of TiPtAuPtAu as the material for forming the conductive layer for bonding, high output is expected.

以上説明した工程により、第１実施例の半導体発光素子が形成される。  The semiconductor light emitting element of the first embodiment is formed by the process described above.

なお、変形例として、図２に示したフォトマスクについて、以下のような透過率設定とすることもできる。電極配置部分５４ｂに対応する領域１５４ｂは透過率１５％とし、他領域の透過率は上述の設定と同様とする。上述の条件で、電極配置部分５４ｂ上に残るレジスト部材の厚さは５．１μｍとなる。  As a modification, the following transmittance setting can be set for the photomask shown in FIG. Theregion 154b corresponding to theelectrode arrangement portion 54b has a transmittance of 15%, and the transmittance of other regions is the same as the above setting. Under the above conditions, the thickness of the resist member remaining on theelectrode arrangement portion 54b is 5.1 μm.

厚さ５μｍのエッチングにより、電極配置部分５４ｂのレジストマスクは０．１μｍ残り、電極配置部分５４ｂはエッチングされないが、ドライエッチングのプラズマによるダメージで、ｐ型半導体層４の表面が高抵抗化する。これにより、ｎ側引出電極６ｂの配置されるｐ型半導体層４がほぼ絶縁層となり、電流供給がより安定になるものと思われる。  Etching with a thickness of 5 μm leaves 0.1 μm of the resist mask of theelectrode arrangement portion 54b and theelectrode arrangement portion 54b is not etched, but the resistance of the surface of the p-type semiconductor layer 4 becomes high due to damage caused by dry etching plasma. Thereby, it is considered that the p-type semiconductor layer 4 in which the n-side extraction electrode 6b is disposed substantially becomes an insulating layer, and current supply becomes more stable.

なお、プラズマによるダメージで、電極配置部分５４ｂのｐ型半導体層４の表面が荒れる（表面積が増加する）こと等により、ｎ側引出電極６ｂの密着性向上も期待される。  Note that the adhesion of the n-side extraction electrode 6b is expected to be improved, for example, because the surface of the p-type semiconductor layer 4 in theelectrode arrangement portion 54b becomes rough (surface area increases) due to plasma damage.

次に、半導体発光素子の形成された基板と支持基板との接合工程について説明する。発光素子の形成された基板は、ウエハ状態のまま、つまり、個々の発光素子が分離されない状態のまま、支持基板に接合される。  Next, the bonding process between the substrate on which the semiconductor light emitting element is formed and the support substrate will be described. The substrate on which the light emitting elements are formed is bonded to the support substrate in a wafer state, that is, in a state where the individual light emitting elements are not separated.

図３ａ及び図３ｐは、それぞれ、配線付き支持基板の第１の構造例を概略的に示す断面図及び平面図である。代表として１つ分の発光素子に対応する領域を示す。断面図３ａは、平面図３ｐに示すａａ方向断面図であり、支持基板７０が第１実施例の発光素子６１と位置合わせされている状態を示す。  3a and 3p are a cross-sectional view and a plan view, respectively, schematically showing a first structure example of the support substrate with wiring. A region corresponding to one light emitting element is shown as a representative.Cross-sectional view 3a is a cross-sectional view in the aa direction shown inplan view 3p, and shows a state wheresupport substrate 70 is aligned with light emittingelement 61 of the first embodiment.

第１の構造例の配線付き支持基板７０は、ワイヤータイプである。例えばＳｉ、ＡｌＮ、Ｃｕ等で形成された支持基材７１上に、絶縁膜７２を介して、ｎ側配線層７３ｎとｐ側配線層７３ｐとが形成されている。ｎ側配線層７３ｎの一部領域上、及びｐ側配線層７３ｐの一部領域上に、それぞれ、共晶材料で形成されたｎ側接合用導電層７４ｎ及びｐ側接合用導電層７４ｐが形成されている。  The support substrate withwiring 70 in the first structural example is a wire type. For example, an n-side wiring layer 73n and a p-side wiring layer 73p are formed on asupport base 71 made of Si, AlN, Cu, or the like via an insulatingfilm 72. An n-sidebonding conductive layer 74n and a p-side bondingconductive layer 74p formed of a eutectic material are formed on a partial region of the n-side wiring layer 73n and a partial region of the p-side wiring layer 73p, respectively. Has been.

ｎ側接合用導電層７４ｎの外側のｎ側配線層７３ｎ上の領域、及び、ｐ側接合用導電層７４ｐの外側のｐ側配線層７３ｐ上の領域が、それぞれ、例えばＡｕワイヤーが接続されるワイヤー用スペース７５ｎ及び７５ｐとして設けられている。  For example, an Au wire is connected to the region on the n-side wiring layer 73n outside the n-sidebonding conductive layer 74n and the region on the p-side wiring layer 73p outside the p-side bondingconductive layer 74p, respectively. Spaces forwires 75n and 75p are provided.

発光素子６１のｎ側接合用導電層８ｎ及びｐ側接合用導電層８ｐが、それぞれ、支持基板７０のｎ側接合用導電層７４ｎ及びｐ側接合用導電層７４ｐと重なるように、発光素子６１の形成された基板６０と配線付き支持基板７０とが位置合わせされる。  The light-emittingelement 61 is arranged such that the n-sidebonding conductive layer 8n and the p-sidebonding conductive layer 8p of the light-emittingelement 61 overlap the n-sidebonding conductive layer 74n and the p-side bondingconductive layer 74p, respectively. Thesubstrate 60 formed with the above and the support substrate withwiring 70 are aligned.

位置合わせ後、共晶接合に適した圧力で圧接し、適当な共晶温度プロファイルを用いて加熱、保持、冷却を行うことにより、基板６０と支持基板７０とが接着される。  After the alignment, thesubstrate 60 and thesupport substrate 70 are bonded together by pressing with a pressure suitable for eutectic bonding and heating, holding, and cooling using an appropriate eutectic temperature profile.

図４ａ及び図４ｐは、それぞれ、配線付き支持基板の第２の構造例を概略的に示す断面図及び平面図である。第２の構造例の配線付き支持基板８０は、スルーホールタイプである。例えばＳｉ、ＡｌＮ、Ｃｕ等で形成された支持基材８１上に、絶縁膜８２を介して、発光素子側のｎ側配線層８３ｎ及びｐ側配線層８３ｐが形成されている。発光素子側のｎ側配線層８３ｎ上及びｐ側配線層８３ｐ上に、それぞれ、共晶材料で形成されたｎ側接合用導電層８４ｎ及びｐ側接合用導電層８４ｐが形成されている。  4a and 4p are a cross-sectional view and a plan view, respectively, schematically showing a second structure example of the support substrate with wiring. The support substrate withwiring 80 in the second structure example is a through-hole type. For example, an n-side wiring layer 83n and a p-side wiring layer 83p on the light-emitting element side are formed on asupport substrate 81 made of Si, AlN, Cu, or the like via an insulatingfilm 82. An n-sidebonding conductive layer 84n and a p-side bondingconductive layer 84p formed of a eutectic material are formed on the n-side wiring layer 83n and the p-side wiring layer 83p on the light emitting element side, respectively.

発光素子側のｎ側配線層８３ｎ及びｐ側配線層８３ｐは、それぞれ、スルーホールを介して、支持基材８０の裏面側に形成されたｎ側配線層８５ｎ及びｐ側配線層８５ｐに接続されている。裏面側のｎ側配線層８５ｎ及びｐ側配線層８５ｐに、実装基板の電極が接続される。  The n-side wiring layer 83n and the p-side wiring layer 83p on the light emitting element side are respectively connected to the n-side wiring layer 85n and the p-side wiring layer 85p formed on the back surface side of thesupport base 80 through through holes. ing. The electrodes of the mounting substrate are connected to the n-side wiring layer 85n and the p-side wiring layer 85p on the back side.

第１の構造例の支持基板７０について説明した工程と同様にして、位置合わせ後に、発光素子６１の形成された基板６０と支持基板８０とが接着される。  Similarly to the process described for thesupport substrate 70 of the first structural example, thesubstrate 60 on which thelight emitting element 61 is formed and thesupport substrate 80 are bonded after alignment.

図５は、発光素子６１の形成された基板６０が、配線付き支持基板８０に、ウエハ状態のまま張り合わせられる工程を示す概略図である。  FIG. 5 is a schematic diagram illustrating a process in which thesubstrate 60 on which thelight emitting element 61 is formed is bonded to the support substrate withwiring 80 in a wafer state.

素子分離溝５２により、基板６０の反りが低減されている。また、発光素子６１のｎ側電極の引き出し部とｐ側電極の上面高さが揃えやすいので、ｎ側電極上及びｐ側電極上の接合用導電層８ｎ、８ｐの上面高さも揃えやすい。  The warp of thesubstrate 60 is reduced by theelement isolation groove 52. Further, since the top surface height of the n-side electrode lead portion and the p-side electrode of thelight emitting element 61 can be easily aligned, the top surface heights of the bondingconductive layers 8n and 8p on the n-side electrode and the p-side electrode can be easily aligned.

反りを低減できることや、ｐ側とｎ側の電極の接合部の上面高さを揃えやすいことにより、基板６０の支持基板８０との接合面の平坦性を高めやすい。従って、例えば２インチウエハのような大サイズのままでの接合が容易になる。  The flatness of the bonding surface of thesubstrate 60 to thesupport substrate 80 can be easily improved by reducing the warpage and easily aligning the height of the upper surface of the bonding portion between the p-side and n-side electrodes. Therefore, for example, bonding with a large size such as a 2-inch wafer is facilitated.

発光素子６１のｎ側電極を、電極配置部分上に引き出した構造とすることにより、ｐ側電極からｎ側電極の引き出し部を離すとともに、ｎ側電極の接合部を１領域にまとめることができる。また、複数の発光部分のｐ側電極にまたがるｐ側接合用導電層により、ｐ側電極の接合部を１領域にまとめることができる。このような電極構造により、ｐ側電極側の接合部とｎ側電極側の接合部とを離すことが容易になる。  By adopting a structure in which the n-side electrode of the light-emittingelement 61 is drawn out on the electrode arrangement portion, the lead-out portion of the n-side electrode can be separated from the p-side electrode, and the junction of the n-side electrode can be integrated into one region. . In addition, the p-side junction conductive layer extending over the p-side electrodes of the plurality of light emitting portions can be used to combine the junctions of the p-side electrodes into one region. Such an electrode structure makes it easy to separate the junction on the p-side electrode side and the junction on the n-side electrode side.

ｎ側電極側の接合部とｐ側電極側の接合部とが、それぞれ１領域にまとめられるとともに、離して配置しやすいことにより、基板６０と支持基板８０との面内での位置合わせが容易になる（高い精度が要求されなくなる）ので、大サイズのままでの接合が容易になる。  The junction on the n-side electrode side and the junction on the p-side electrode side are each combined into one region, and can be easily arranged apart from each other, thereby making it easy to align thesubstrate 60 and thesupport substrate 80 in the plane. (High accuracy is not required), so that joining with a large size becomes easy.

ｐ側接合用導電層８ｐは、パッシベーション膜７を介してｎ側発光電極６ａを覆って、複数の発光部分５４ａにまたがり、広い面積で形成されている。発光素子６１から放出された光は、支持基板８０と反対側（ｎ型半導体層２側）から取り出される。広い面積で形成されたｐ側接合用導電層８ｐによる光反射により、出力向上が期待される。また、広い面積で形成されたｐ側接合用導電層８ｐにより、支持基板８０側への放熱性向上も期待される。  The p-sidebonding conductive layer 8p covers the n-sidelight emitting electrode 6a via thepassivation film 7 and spans the plurality of light emittingportions 54a, and is formed in a wide area. The light emitted from thelight emitting element 61 is extracted from the side opposite to the support substrate 80 (n-type semiconductor layer 2 side). Output improvement is expected by light reflection by the p-sidebonding conductive layer 8p formed in a wide area. Further, the p-sidebonding conductive layer 8p formed in a large area is expected to improve heat dissipation toward thesupport substrate 80 side.

なお、共晶材料層は、発光素子の形成された基板側のみ、支持基板側のみ、もしくは両方に設けることができる。  Note that the eutectic material layer can be provided only on the substrate side where the light-emitting element is formed, only on the support substrate side, or both.

発光素子の形成された基板と配線付き支持基板との接合後、サファイア基板側からレーザ光を照射して、サファイア基板を剥離する。露出したＧａＮ層表面を、お湯もしくは希塩酸等の薬液により洗浄してＧａドロップレットを除去し、研磨もしくはドライエッチングにより平坦化する。さらに、ＧａＮ層表面を、薬液によるエッチングで、もしくはレジストでパターニング後にドライエッチングで加工して、光取り出し効率向上のための微細な凹凸を形成する。  After joining the substrate on which the light emitting element is formed and the support substrate with wiring, laser light is irradiated from the sapphire substrate side to peel off the sapphire substrate. The exposed GaN layer surface is cleaned with a chemical solution such as hot water or dilute hydrochloric acid to remove Ga droplets, and planarized by polishing or dry etching. Further, the surface of the GaN layer is processed by chemical etching or by patterning with a resist and then dry etching to form fine irregularities for improving light extraction efficiency.

その後、ダイシングにより各発光素子を分離する。このようにして、第１実施例による半導体発光装置（発光ダイオード（ＬＥＤ）チップ）が形成される。  Thereafter, each light emitting element is separated by dicing. Thus, the semiconductor light emitting device (light emitting diode (LED) chip) according to the first embodiment is formed.

第１実施例の半導体発光素子は、すべての発光部分５４ａが同一幅に形成されている。これにより、すべての発光部分５４ａが等しい発光強度となり、面内の光強度分布の均一性が高い。なお、各発光部分５４ａは一定幅で形成されているので、長さ方向に均一な光強度分布が得られる。  In the semiconductor light emitting device of the first embodiment, all thelight emitting portions 54a are formed with the same width. Thereby, all thelight emission parts 54a become equal light emission intensity, and the uniformity of in-plane light intensity distribution is high. Since eachlight emitting portion 54a is formed with a constant width, a uniform light intensity distribution in the length direction can be obtained.

次に、第２実施例による半導体発光装置について説明する。第１実施例との主な違いは、半導体発光素子の構造である。なお、参照符号付与の煩雑さを避けるため、第２実施例以下の説明において、第１実施例と対応が明確な部材等の参照符号を流用する。  Next, a semiconductor light emitting device according to a second embodiment will be described. The main difference from the first embodiment is the structure of the semiconductor light emitting device. In addition, in order to avoid the complexity of giving reference numerals, in the following description of the second embodiment, reference numerals such as members that clearly correspond to the first embodiment are used.

図６Ａは、第２実施例の半導体発光素子の概略平面図であり、発光部分５４ａ、ｐ側電極５、及びｎ側電極６の配置及び形状を示す。第２実施例の半導体発光素子は、各発光部分５４ａは一定幅で形成されているが、発光部分５４ａごとの幅が均一でない。図６Ａに示す例では、右方の発光部分５４ａほど幅が広い。  FIG. 6A is a schematic plan view of the semiconductor light emitting device of the second embodiment, and shows the arrangement and shape of thelight emitting portion 54a, the p-side electrode 5, and the n-side electrode 6. FIG. In the semiconductor light emitting device of the second embodiment, eachlight emitting portion 54a is formed with a constant width, but the width of eachlight emitting portion 54a is not uniform. In the example shown in FIG. 6A, the width of thelight emitting portion 54a on the right side is wider.

各発光部分５４ａが両側からｎ側発光電極６ａに挟まれている。ｎ側発光電極６ａから発光部分５４ａの幅方向中央部（ｐ側電極５の幅方向中央部）までの距離は、発光部分５４ａの幅が広いほど遠くなる。このため、発光部分５４ａの幅方向中央部の発光強度は、発光部分５４ａの幅が広いほど弱くなる。これにより、発光素子の全体の発光面内で、右方ほど強度が弱くなる発光分布を形成することができる。  Eachlight emitting portion 54a is sandwiched between the n-sidelight emitting electrodes 6a from both sides. The distance from the n-sidelight emitting electrode 6a to the central portion in the width direction of thelight emitting portion 54a (the central portion in the width direction of the p-side electrode 5) increases as the width of thelight emitting portion 54a increases. For this reason, the emission intensity at the center in the width direction of thelight emitting portion 54a becomes weaker as the width of thelight emitting portion 54a becomes wider. Thereby, in the whole light emission surface of a light emitting element, the light emission distribution whose intensity becomes weaker toward the right can be formed.

図６Ｂは、第２実施例の発光素子の発光部分５４ａ及び電極配置部分５４ｂを形成するエッチングに用いるフォトマスクＰＭの概略平面図である。４つ分の発光素子に対応する領域を例示する。図６Ａを参照して説明した素子構造とするために、発光部分５４ａに対応する領域１５４ａの幅が、右方ほど広く設定されている。  FIG. 6B is a schematic plan view of a photomask PM used for etching to form thelight emitting portion 54a and theelectrode arrangement portion 54b of the light emitting element of the second embodiment. A region corresponding to four light emitting elements is illustrated. In order to obtain the element structure described with reference to FIG. 6A, the width of theregion 154a corresponding to thelight emitting portion 54a is set wider toward the right side.

次に、第２実施例の変形例による半導体発光装置について説明する。  Next, a semiconductor light emitting device according to a modification of the second embodiment will be described.

図７Ａは、第２実施例の変形例の半導体発光素子の概略平面図であり、発光部分５４ａ、ｐ側電極５、及びｎ側電極６の配置及び形状を示す。第２実施例の半導体発光素子と異なる点は、右端のｎ側発光電極６ａが省略されていることである。右端に配置された発光部分５４ａは、左方だけにｎ側発光電極６ａが配置されている。  FIG. 7A is a schematic plan view of a semiconductor light emitting device according to a modification of the second embodiment, and shows the arrangement and shape of thelight emitting portion 54a, the p-side electrode 5, and the n-side electrode 6. The difference from the semiconductor light emitting device of the second embodiment is that the rightmost n-sidelight emitting electrode 6a is omitted. In thelight emitting portion 54a arranged at the right end, the n-sidelight emitting electrode 6a is arranged only on the left side.

これにより、右端に配置された発光部分５４ａの右端部分は、電流供給が少なくなる。第２実施例と同様に、全体の発光面内で右方ほど強度が弱くなるとともに、特に右端部分が暗い発光分布を形成することができる。  As a result, the current supply to the right end portion of thelight emitting portion 54a disposed at the right end is reduced. Similar to the second embodiment, the intensity becomes weaker toward the right side in the entire light emitting surface, and a light emission distribution that is particularly dark at the right end portion can be formed.

図７Ｂは、第２実施例の変形例の発光素子の発光部分５４ａ及び電極配置部分５４ｂを形成するエッチングに用いるフォトマスクＰＭの概略平面図である。４つ分の発光素子に対応する領域を例示する。図７Ａを参照して説明した素子構造とするために、第２実施例で右端のｎ側発光電極６ａが配置されていた部分分離溝５３に対応する領域１５３が省略されている。  FIG. 7B is a schematic plan view of a photomask PM used for etching for forming thelight emitting portion 54a and theelectrode arrangement portion 54b of the light emitting device according to the modification of the second embodiment. A region corresponding to four light emitting elements is illustrated. In order to obtain the element structure described with reference to FIG. 7A, theregion 153 corresponding to thepartial separation groove 53 in which the rightmost n-sidelight emitting electrode 6a is disposed in the second embodiment is omitted.

このように、第２実施例及びその変形例の発光素子は、面内に発光分布を形成できる。発光分布形成のために、暗くする部分を外部の遮光部材で覆う必要がない。発光分布形成が容易な発光素子は、例えば車両用灯具等への利用に好適である。  As described above, the light emitting elements of the second embodiment and its modification can form a light emission distribution in the plane. In order to form the light emission distribution, it is not necessary to cover the darkened portion with an external light shielding member. A light emitting element that can easily form a light emission distribution is suitable for use in, for example, a vehicle lamp.

次に、第３実施例による半導体発光装置について説明する。第１実施例との主な違いは、半導体発光素子の構造である。  Next, a semiconductor light emitting device according to a third embodiment will be described. The main difference from the first embodiment is the structure of the semiconductor light emitting device.

図８は、第３実施例の発光素子の平面図である。第１実施例は、発光部分５４ａが列状に配置され、ｎ側電極６が櫛歯状に配置されていたのに対し、第３実施例は、発光部分５４ａが行列状に配置され、ｎ側電極６が格子状に配置されている。  FIG. 8 is a plan view of the light emitting device of the third embodiment. In the first embodiment, thelight emitting portions 54a are arranged in a row and the n-side electrode 6 is arranged in a comb shape, whereas in the third embodiment, thelight emitting portions 54a are arranged in a matrix andn Side electrodes 6 are arranged in a grid pattern.

各発光部分５４ａ上にｐ側電極５が形成され、各発光部分５４ａをｎ側発光電極６ａが取り囲んでいる。第１実施例と同様に、部分分離溝５３上に配置されたｎ側発光電極６ａが、電極配置部分５４ｂ上に配置されたｎ側引出電極６ｂに引き出されている。  The p-side electrode 5 is formed on eachlight emitting portion 54a, and the n-sidelight emitting electrode 6a surrounds eachlight emitting portion 54a. Similar to the first embodiment, the n-sidelight emitting electrode 6a disposed on thepartial separation groove 53 is led out to the n-side extraction electrode 6b disposed on theelectrode arrangement portion 54b.

なお、ｐ側接合用導電層８ｐは、第１実施例と同様に、全発光部分５４ａのｐ側電極５にまたがるように形成することができる。ｎ側接合用導電層８ｎは、ｎ側引出電極６ｂ上に形成される。  The p-sidebonding conductive layer 8p can be formed so as to straddle the p-side electrode 5 of all thelight emitting portions 54a, as in the first embodiment. The n-sidebonding conductive layer 8n is formed on the n-side extraction electrode 6b.

第３実施例のような素子構造でも、素子分離溝５２による基板の反りの低減や、支持基板との接合面の平坦性を高めやすい等の利点が得られることは、第１実施例と同様である。  Even in the element structure as in the third embodiment, advantages such as reduction of the warpage of the substrate due to theelement isolation groove 52 and easy enhancement of the flatness of the joint surface with the support substrate can be obtained as in the first embodiment. It is.

なお、図８に示した例では、正方格子状に発光部分５４ａを配置したので、面内の光強度分布の均一性は高い。他の実施例として、行幅あるいは列幅を面内で変化させて、発光部分５４ａの大きさを変化させることにより、第２実施例と同様に、発光分布を形成することもできる。  In the example shown in FIG. 8, since thelight emitting portions 54a are arranged in a square lattice shape, the uniformity of the in-plane light intensity distribution is high. As another embodiment, the light emission distribution can be formed similarly to the second embodiment by changing the row width or the column width in the plane and changing the size of thelight emitting portion 54a.

なお、上述の実施例では、素子分離溝５２と部分分離溝５３とを同一工程で形成したが、素子分離溝５２を形成するエッチングと、部分分離溝５３を形成するエッチングとを、別々の工程とすることも可能である。この場合、素子分離溝５２を先に形成し部分分離溝５３を後に形成することも、部分分離溝５３を先に形成し素子分離溝５２を後に形成することも可能である。  In the above-described embodiment, theelement isolation groove 52 and thepartial isolation groove 53 are formed in the same process. However, the etching for forming theelement isolation groove 52 and the etching for forming thepartial isolation groove 53 are performed in different steps. It is also possible. In this case, theelement isolation groove 52 can be formed first and thepartial isolation groove 53 can be formed later, or thepartial isolation groove 53 can be formed first and theelement isolation groove 52 can be formed later.

なお、上述の実施例では、ｐ側電極５を先に形成し、ｎ側電極６を後に形成する工程を説明したが、ｎ側電極６を先に形成し、ｐ側電極５を後に形成する工程を採用することもできる。  In the above-described embodiment, the process of forming the p-side electrode 5 first and forming the n-side electrode 6 later has been described. However, the n-side electrode 6 is formed first and the p-side electrode 5 is formed later. A process can also be adopted.

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。  Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.

１ 基板
２ ｎ型半導体層
３ 活性層
４ ｐ型半導体層
５ ｐ側電極
６ ｎ側電極
６ａ ｎ側発光電極
６ｂ ｎ側引出電極
７ パッシベーション膜
７ｎ、７ｐ 開口
８ｐ ｐ側接合用導電層
８ｎ ｎ側接合用導電層
５１ 発光素子領域
５２ 素子分離溝
５３、５３ａ、５３ｂ 部分分離溝
５４ａ 発光部分
５４ｂ 電極配置部分
６０ 発光素子の形成された基板
７０、８０ 電極付き支持基板
７１、８１ 支持基材
７２、８２ 絶縁膜
７３ｎ、８３ｎ、８５ｎ ｎ側配線層
７３ｐ、８３ｐ、８５ｐ ｐ側配線層
７４ｎ、８４ｎ ｎ側接合用導電層
７４ｐ、８４ｐ ｐ側接合用導電層
ＰＭ フォトマスク
１５２ 素子分離溝に対応する領域
１５３ 部分分離溝に対応する領域
１５４ａ 発光部分に対応する領域
１５４ｂ 電極配置部分に対応する領域1 substrate 2 n-type semiconductor layer 3active layer 4 p-type semiconductor layer 5 p-side electrode 6 n-side electrode 6a n-sidelight emitting electrode 6b n-side extraction electrode 7passivation film 7n,7p opening 8p p-sidebonding conductive layer 8n n-side Conductive layer 51 for bonding Light emittingelement region 52Element separating grooves 53, 53a, 53bPartial separating groove 54aLight emitting part 54bElectrode arrangement part 60Substrate 70, 80 on which light emitting element is formedSupport substrate 71, 81 withelectrode Support base 72, 82 Insulatingfilms 73n, 83n, 85n n-side wiring layers 73p, 83p, 85p p-side wiring layers 74n, 84n n-side bondingconductive layers 74p, 84pp p-side bonding conductivelayers PM photomask 152 regions corresponding toelement isolation grooves 153 Region corresponding to thepartial separation groove 154a Region corresponding to thelight emitting portion 154b Region corresponding to the electrode arrangement portion

Claims (7)

Translated fromJapanese

基板上方に、第１導電型の第１半導体層を形成する工程と、
前記第１半導体層上方に、前記第１導電型と反対の第２導電型の第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層をエッチングして、深さが前記基板に達し、前記基板の面内に複数の発光素子領域を画定する第１分離溝を形成する工程と、
前記第２半導体層をエッチングして、深さが前記第１半導体層に達し、各々の前記発光素子領域の内部に複数の発光部分と電極配置部分とを画定する第２分離溝を形成する工程と、
各々の前記発光部分の前記第２半導体層上に、第１電極を形成する工程と、
前記第２分離溝の底に露出した前記第１半導体層上から、前記電極配置部分の前記第２半導体層上に延在した形状で、第２電極を形成する工程と
を有する半導体発光装置の製造方法。Forming a first semiconductor layer of the first conductivity type above the substrate;
Forming a second semiconductor layer of a second conductivity type opposite to the first conductivity type above the first semiconductor layer;
Etching the second semiconductor layer and the first semiconductor layer to form a first separation groove having a depth reaching the substrate and defining a plurality of light emitting element regions in the surface of the substrate;
Etching the second semiconductor layer to form a second separation groove having a depth reaching the first semiconductor layer and defining a plurality of light emitting portions and electrode arrangement portions in each of the light emitting element regions. When,
Forming a first electrode on the second semiconductor layer of each light emitting portion;
Forming a second electrode in a shape extending from the first semiconductor layer exposed at the bottom of the second separation groove to the second semiconductor layer in the electrode arrangement portion. Production method. さらに、
複数の前記発光部分上の前記第１電極にまたがる形状で第１導電部材を形成し、前記電極配置部分上の前記第２電極上に第２導電部材を形成する工程を有する請求項１に記載の半導体発光装置の製造方法。further,
2. The method according to claim 1, further comprising: forming a first conductive member in a shape extending over the first electrode on the plurality of light emitting portions, and forming a second conductive member on the second electrode on the electrode arrangement portion. Manufacturing method of the semiconductor light-emitting device. さらに、
前記第１電極が形成された複数の前記発光部分と、隣接する前記発光部分の間に配置され前記第２電極が形成された前記第２分離溝と、前記第２電極が形成された前記電極配置部分とを覆って絶縁膜を形成し、前記絶縁膜をエッチングして、複数の前記発光部分上の前記第１電極を露出する第１開口と、前記電極配置部分上の前記第２電極を露出する第２開口とを形成する工程を有し、
前記第１導電部材は、前記第１開口を介して複数の前記発光部分上の前記第１電極に接続し、隣接する前記発光部分の間に配置された前記第２電極を前記絶縁膜を介して覆う請求項２に記載の半導体発光装置の製造方法。further,
A plurality of the light emitting portions on which the first electrodes are formed; the second separation grooves on which the second electrodes are formed and disposed between the adjacent light emitting portions; and the electrodes on which the second electrodes are formed. An insulating film is formed to cover the arrangement portion, the insulating film is etched, and a first opening exposing the first electrode on the plurality of light emitting portions and the second electrode on the electrode arrangement portion are formed. Forming an exposed second opening;
The first conductive member is connected to the first electrodes on the plurality of light emitting portions via the first opening, and the second electrode disposed between the adjacent light emitting portions is interposed through the insulating film. A method for manufacturing a semiconductor light emitting device according to claim 2. 前記第１分離溝が形成される領域上に比べて、前記第２分離溝が形成される領域上に厚いマスク部材を形成した状態で、エッチングを行うことにより、前記第１分離溝を形成する工程と前記第２分離溝を形成する工程とが同時に行われる請求項１〜３のいずれか１項に記載の半導体発光装置の製造方法。  The first separation groove is formed by performing etching in a state in which a thick mask member is formed on the region where the second separation groove is formed compared to the region where the first separation groove is formed. The method for manufacturing a semiconductor light emitting device according to claim 1, wherein the step and the step of forming the second separation groove are performed simultaneously. 前記第２分離溝形成工程は、大きさの異なる発光部分が形成されるように、前記第２分離溝を形成する請求項１〜４のいずれか１項に記載の半導体発光装置の製造方法。  5. The method of manufacturing a semiconductor light emitting device according to claim 1, wherein in the second separation groove forming step, the second separation groove is formed so that light emitting portions having different sizes are formed. さらに、
前記第１電極及び前記第２電極の形成された前記基板を、支持基板に接合する工程を有する請求項１〜５のいずれか１項に記載の半導体発光装置の製造方法。further,
The method for manufacturing a semiconductor light-emitting device according to claim 1, further comprising a step of bonding the substrate on which the first electrode and the second electrode are formed to a support substrate. 前記基板を前記支持基板に接合する工程の後、前記複数の発光素子領域を各々に分離する工程を有する請求項６に記載の半導体発光装置の製造方法。  The method for manufacturing a semiconductor light-emitting device according to claim 6, further comprising a step of separating the plurality of light-emitting element regions respectively after the step of bonding the substrate to the support substrate.

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