JP2012164869A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置の性能と信頼性を向上させる。
【解決手段】ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２を覆うように半導体基板１上に引張応力膜としての窒化シリコン膜５を形成する。窒化シリコン膜５は窒化シリコン膜５ａ，５ｂ，５ｃの積層膜である。窒化シリコン膜５ａ，５ｂの膜厚の合計は、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔の半分よりも小さく、窒化シリコン膜５ａ，５ｂは、成膜後に紫外線照射処理を行って引張応力を増大させる。窒化シリコン膜５ａ，５ｂ，５ｃの膜厚の合計は、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔の半分以上であり、窒化シリコン膜５ｃに対しては紫外線照射処理を行わない。
【選択図】図１５

Description

本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＳＦＥＴを有しかつ応力膜を使用する半導体装置およびその製造に適用して有効な技術に関する。

現在、トランジスタを微細化させ、その性能向上を図ることが幅広く行われている。しかしながら、微細化のみによるトランジスタの性能の向上は、対性能比で見た場合のコストの上昇といった問題がある。

そこで、微細化のみによるトランジスタの性能向上ばかりでなく、窒化膜に代表される応力膜を用いてトランジスタの性能を向上させる手法が現れてきている。

特開２００９−１４７１９９号公報（特許文献１）には、ＭＯＳトランジスタのチャネル領域に歪を印加させることができるＳｉＮライナー膜に関する技術が記載されている。国際公開第２００８／１１７４３１号パンフレット（特許文献２）には、チャネル領域に引っ張りストレスを与える応力膜に関する技術が記載されている。

特開２００９−１４７１９９号公報国際公開第２００８／１１７４３１号パンフレット

本発明者の検討によれば、次のことが分かった。

ｎチャネル型ＭＩＳＦＥＴを覆うように引張応力膜を形成すると、ｎチャネル型ＭＩＳＦＥＴのチャネル領域における電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができ、ｎチャネル型ＭＩＳＦＥＴを備えた半導体装置の性能を向上させることができる。この引張応力膜としては、窒化シリコン膜が好適である。

引張応力による電子の移動度の増加のためには、引張応力膜の引張応力を大きくすることが有効である。引張応力を大きくする手法として、プラズマＣＶＤ法で窒化シリコン膜を成膜してから、その窒化シリコン膜に対して紫外線を照射する処理を行う手法がある。紫外線照射処理を施すことで、窒化シリコン膜の引張応力を増大することができる。

しかしながら、引張応力膜としての窒化シリコン膜に対して紫外線照射を施すと、窒化シリコン膜にクラックまたは亀裂が発生する可能性がある。引張応力膜としての窒化シリコン膜にクラックまたは亀裂が発生すると、引張応力膜としての機能を損なったり、半導体装置の信頼性の低下を招く虞がある。このため、引張応力膜の引張応力の増大を図りながら、引張応力膜におけるクラックまたは亀裂の発生を防止することが望まれる。

本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。

また、本発明の他の目的は、半導体装置の信頼性を向上できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置は、半導体基板と、半導体基板の主面上に形成されて互いに隣り合う第１ゲート電極および第２ゲート電極と、第１ゲート電極の第２ゲート電極に対向する側の第１側壁上に形成された第１サイドウォールスペーサと、第２ゲート電極の第１ゲート電極に対向する側の第２側壁上に形成された第２サイドウォールスペーサとを有している。更に、半導体基板の主面上に第１および第２ゲート電極と第１および第２サイドウォールスペーサとを覆うように形成された第１絶縁膜と、第１および第２ゲート電極と第１および第２サイドウォールスペーサとを覆うように第１絶縁膜上に形成された第２絶縁膜と、第１および第２ゲート電極と第１および第２サイドウォールスペーサとを覆うように第２絶縁膜上に形成された第３絶縁膜とを有する。第１絶縁膜および第２絶縁膜のそれぞれは、窒化シリコンからなりかつ引張応力膜として機能し、第３絶縁膜は、酸化シリコン系の絶縁膜からなる。第１サイドウォールスペーサと第２サイドウォールスペーサとの間の間隔をＬ_０とし、第１絶縁膜の膜厚をＴ_１とし、第１サイドウォールスペーサの側面上の第１絶縁膜と第２サイドウォールスペーサの側面上の第１絶縁膜との間の間隔をＬ_１とし、第２絶縁膜の膜厚をＴ_２としたときに、Ｌ_０／２＞Ｔ_１かつＬ_１／２≦Ｔ_２が成り立つ。そして、第１絶縁膜の水素含有率（水素含有量）は第２絶縁膜の水素含有率（水素含有量）よりも小さい。

また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板の主面上に、互いに隣り合う第１ゲート電極および第２ゲート電極を形成する工程、（ｂ）第１ゲート電極の第２ゲート電極に対向する側の第１側壁上に第１サイドウォールスペーサを、第２ゲート電極の第１ゲート電極に対向する側の第２側壁上に第２サイドウォールスペーサを、それぞれ形成する工程を有する。更に、（ｃ）半導体基板の主面上に、第１および第２ゲート電極と第１および第２サイドウォールスペーサとを覆うように、窒化シリコンからなりかつ引張応力膜として機能する第１絶縁膜を形成する工程、（ｄ）第１および第２ゲート電極と第１および第２サイドウォールスペーサとを覆うように、第１絶縁膜上に、第２絶縁膜を形成する工程を有する。更に、（ｅ）第１および第２ゲート電極と第１および第２サイドウォールスペーサとを覆うように、第２絶縁膜上に第３絶縁膜を形成する工程を有する。第１絶縁膜および第２絶縁膜のそれぞれは、窒化シリコンからなりかつ引張応力膜として機能し、第３絶縁膜は、酸化シリコン系の絶縁膜からなる。（ｂ）工程で形成された第１サイドウォールスペーサと第２サイドウォールスペーサとの間の間隔をＬ_０とし、（ｃ）工程における第１絶縁膜の堆積膜厚をＴ_１とし、（ｄ）工程で第２絶縁膜を形成する前の段階における第１サイドウォールスペーサの側面上の第１絶縁膜と第２サイドウォールスペーサの側面上の第１絶縁膜との間の間隔をＬ_１とし、（ｄ）工程における第２絶縁膜の堆積膜厚をＴ_２としたときに、Ｌ_０／２＞Ｔ_１かつＬ_１／２≦Ｔ_２が成り立つ。そして、（ｃ）工程で形成された第１絶縁膜に対しては、第１絶縁膜の成膜後に第１絶縁膜の引張応力を増大する処理を施し、（ｄ）工程で形成された第２絶縁膜に対しては、第２絶縁膜の成膜後に第２絶縁膜の引張応力を増大する処理を施さない。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

代表的な実施の形態によれば、半導体装置の性能を向上させることができる。

また、半導体装置の信頼性を向上させることができる。

本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。図１に続く半導体装置の製造工程中の要部断面図である。図２に続く半導体装置の製造工程中の要部断面図である。図３に続く半導体装置の製造工程中の要部断面図である。図４に続く半導体装置の製造工程中の要部断面図である。図５に続く半導体装置の製造工程中の要部断面図である。図６に続く半導体装置の製造工程中の要部断面図である。図７に続く半導体装置の製造工程中の要部断面図である。図８に続く半導体装置の製造工程中の要部断面図である。図９に続く半導体装置の製造工程中の要部断面図である。引張応力膜としての窒化シリコン膜形成工程の詳細を示すプロセスフロー図である。本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。図１２に続く半導体装置の製造工程中の要部断面図である。図１３に続く半導体装置の製造工程中の要部断面図である。図１４に続く半導体装置の製造工程中の要部断面図である。図１５に続く半導体装置の製造工程中の要部断面図である。引張応力膜としての窒化シリコン膜の形成に用いた半導体製造装置の説明図である。比較例（第２の比較例）の半導体装置の製造工程中の要部断面図である。比較例（第２の比較例）の半導体装置の製造工程中の要部断面図である。比較例（第２の比較例）の半導体装置の製造工程中の要部断面図である。ゲート電極の平面レイアウトの一例を示す平面図である。ステップＳ５の窒化シリコン膜形成工程中の半導体装置の要部断面図である。図２２に続くステップＳ５の窒化シリコン膜形成工程中の半導体装置の要部断面図である。図２３に続くステップＳ５の窒化シリコン膜形成工程中の半導体装置の要部断面図である。図２４に続くステップＳ５の窒化シリコン膜形成工程中の半導体装置の要部断面図である。第１の変形例の半導体装置の製造工程中の要部断面図である。図２６に続く第１の変形例の半導体装置の製造工程中の要部断面図である。第２の変形例における引張応力膜としての窒化シリコン膜形成工程の詳細を示すプロセスフロー図である。第３の変形例の半導体装置の製造工程中の要部断面図である。図２９に続く第３の変形例の半導体装置の製造工程中の要部断面図である。第４の変形例における引張応力膜としての窒化シリコン膜形成工程の詳細を示すプロセスフロー図である。本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図３２に続く半導体装置の製造工程中の要部断面図である。図３３に続く半導体装置の製造工程中の要部断面図である。図３４に続く半導体装置の製造工程中の要部断面図である。図３５に続く半導体装置の製造工程中の要部断面図である。図３６に続く半導体装置の製造工程中の要部断面図である。図３７に続く半導体装置の製造工程中の要部断面図である。図３８に続く半導体装置の製造工程中の要部断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図１０は、本発明の一実施の形態である半導体装置、ここではｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）を有する半導体装置の製造工程中の要部断面図である。

本実施の形態の半導体装置は、半導体基板１に形成された複数のｎチャネル型ＭＩＳＦＥＴを有しているが、図１〜図１０には、それらを代表して、２つのｎチャネル型ＭＩＳＦＥＴ（後述のｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２に対応）が形成される領域の断面が示されている。

まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域を形成する。素子分離領域は、図１〜図１０には示されていないが、後述の図３２〜図３９に示される素子分離領域２がこれに対応している。素子分離領域は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。例えば、半導体基板１に素子分離溝（素子分離用の溝）を形成してから、この素子分離溝に絶縁膜を埋め込むことで、素子分離溝に埋め込まれた絶縁膜からなる素子分離領域を形成することができる。

次に、半導体基板１の主面から所定の深さに渡ってｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷは、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域に形成され、半導体基板１において、ｐ型ウエルＰＷは、素子分離領域２によって規定された活性領域に形成される。ｐ型ウエルＰＷは、半導体基板１に、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｐ型ウエルＰＷの形成前または形成後に、半導体基板１の上層部に対して、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（いわゆるチャネルドープイオン注入）を必要に応じて行なうこともできる。

次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエルＰＷの表面）上にゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。

次に、図２に示されるように、ゲート絶縁膜３上にゲート電極ＧＥを形成する。ゲート電極ＧＥを形成するには、例えば、半導体基板１の主面上（すなわちゲート絶縁膜３上）に、多結晶シリコン膜（ドープトポリシリコン膜）などの導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすればよい。これにより、パターニングされた導電体膜からなるゲート電極ＧＥが、ｐ型ウエルＰＷの表面上にゲート絶縁膜３を介して形成される。図２には、半導体基板１の主面上に形成された複数のゲート電極ＧＥのうち、ゲート長方向（ゲート電極ＧＥ１，ＧＥ２のゲート長方向）に互いに隣り合うゲート電極ＧＥ１，ＧＥ２が示されている。

次に、図３に示されるように、ｐ型ウエルＰＷのゲート電極ＧＥの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ⁻型半導体領域（不純物拡散層）ＥＸ１を形成する。このｎ⁻型半導体領域ＥＸ１形成用のイオン注入時には、半導体基板１（ｐ型ウエルＰＷ）にゲート電極ＧＥをマスクとしてイオン注入する。ｎ⁻型半導体領域ＥＸ１形成用のイオン注入では、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域には、ゲート電極ＧＥに遮蔽されることでイオン注入されない。

次に、図４に示されるように、各ゲート電極ＧＥの側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサ（サイドウォール、側壁スペーサ、側壁絶縁膜）ＳＷを形成する。

例えば、半導体基板１上にゲート電極ＧＥを覆うように酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって、サイドウォールスペーサＳＷを形成することができる。この場合、サイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる。

次に、図５に示されるように、ｐ型ウエルＰＷのゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ^＋型半導体領域ＳＤ１（ソース、ドレイン）を形成する。このｎ^＋型半導体領域ＳＤ１形成用のイオン注入時には、半導体基板１（ｐ型ウエルＰＷ）に、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷをマスクとしてイオン注入する。このため、ｎ⁻型半導体領域ＥＸ１は、ゲート電極ＧＥに整合（自己整合）して形成され、ｎ^＋型半導体領域ＳＤ１はサイドウォールスペーサＳＷに整合（自己整合）して形成される。ｎ^＋型半導体領域ＳＤ１形成用のイオン注入では、ｐ型ウエルＰＷにおけるゲート電極ＧＥおよびサイドウォールスペーサＳＷの直下の領域には、ゲート電極ＧＥおよびサイドウォールスペーサＳＷに遮蔽されることで、イオン注入されない。

イオン注入後、導入された不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ⁻型半導体領域ＥＸ１およびｎ^＋型半導体領域ＳＤ１などに導入された不純物を活性化することができる。

このようにして、図５に示されるような構造が得られ、ｐ型ウエルＰＷに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成される。

ｎ^＋型半導体領域ＳＤ１は、ｎ⁻型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深い。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ^＋型半導体領域ＳＤ１およびｎ⁻型半導体領域ＥＸ１により形成される。従って、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ^＋型半導体領域ＳＤ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができる。ゲート電極ＧＥは、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能する。

なお、図５には、ｎチャネル型ＭＩＳＦＥＴＱｎとして２つのｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２が示されているが、ｎチャネル型ＭＩＳＦＥＴＱｎ１のゲート電極であるゲート電極ＧＥ１とｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極であるゲート電極ＧＥ２とは、ゲート長方向（ゲート電極ＧＥ１，ＧＥ２のゲート長方向）に互いに隣り合っている。また、ｎチャネル型ＭＩＳＦＥＴＱｎ１とｎチャネル型ＭＩＳＦＥＴＱｎ２とは、ゲート電極ＧＥ１とゲート電極ＧＥ２との間に位置するソースまたはドレイン用のｎ^＋型半導体領域ＳＤ１を共有（共用）している。

次に、図６に示されるように、サリサイド技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥおよびソース・ドレイン領域（ｎ^＋型半導体領域ＳＤ１）の表面（上層部）に、低抵抗の金属シリサイド層４を形成する。

例えば、ゲート電極ＧＥおよびｎ^＋型半導体領域ＳＤ１の表面（上面）を露出させてから、ゲート電極ＧＥおよびｎ^＋型半導体領域ＳＤ１上を含む半導体基板１の主面（全面）上に、コバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などの金属膜をスパッタリング法などを用いて形成（堆積）し、熱処理によってこの金属膜とゲート電極ＧＥおよびｎ^＋型半導体領域ＳＤ１（を構成する各シリコン領域）を反応させる。これにより、ゲート電極ＧＥおよびｎ^＋型半導体領域ＳＤ１の表面に、それぞれ金属シリサイド層４が形成される。前記金属膜がコバルト膜の場合は、金属シリサイド層４はコバルトシリサイド層であり、前記金属膜がニッケル膜の場合は、金属シリサイド層４はニッケルシリサイド層である。前記金属膜にニッケル白金合金膜を用いれば、金属シリサイド層４はニッケル白金シリサイド層となる。その後、未反応の金属膜は除去する。金属シリサイド層４を形成したことで、ゲート電極ＧＥおよびｎ^＋型半導体領域ＳＤ１の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。なお、ゲート電極ＧＥ上に金属シリサイド層４を形成した場合には、ゲート電極ＧＥ上の金属シリサイド層４もゲート電極ＧＥの一部とみなすこともできる。

次に、図７に示されるように、半導体基板１の主面全面上に、引張応力用の絶縁膜として窒化シリコン膜５を形成する。窒化シリコン膜５は、ゲート電極ＧＥ、サイドウォールスペーサＳＷおよびｎ^＋型半導体領域ＳＤ１を覆うように、金属シリサイド層４上を含む半導体基板１の主面上に形成される。この窒化シリコン膜５は、引張応力膜である。

本実施の形態では、窒化シリコン膜５は、複数の窒化シリコン膜の積層膜として形成されるが、窒化シリコン膜５の構成および形成法については、後でより詳細に説明する。図面の簡略化のために、図７〜図１０では、窒化シリコン膜５を単層として示してあるが、実際には、窒化シリコン膜５は後述のように窒化シリコン膜５ａと窒化シリコン膜５ｂと窒化シリコン膜５ｃとの積層膜である。

本実施の形態で形成している窒化シリコン膜５は、引張応力膜である。また、窒化シリコン膜５を構成している後述の窒化シリコン膜５ａ，５ｂ，５ｃのそれぞれも、引張応力膜である。なお、本実施の形態および以下の実施の形態２において、引張応力膜とは、その引張応力膜を形成した半導体基板に引張応力を与える膜（絶縁膜）であり、半導体基板上に引張応力膜が形成された領域では、その引張応力膜によって半導体基板に引張応力が作用している（与えられている、生じている）。ｎチャネル型ＭＩＳＦＥＴが形成された半導体基板（におけるチャネル領域）に引張応力膜によって引張応力が作用すると、電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができる。また、引張応力膜を、引張の応力膜という場合もある。一方、圧縮応力膜とは、その圧縮応力膜を形成した半導体基板に圧縮応力を与える膜（絶縁膜）であり、半導体基板上に圧縮応力膜が形成された領域では、その圧縮応力膜によって半導体基板に圧縮応力が作用している（与えられている、生じている）。ｐチャネル型ＭＩＳＦＥＴが形成された半導体基板（におけるチャネル領域）に圧縮応力膜によって圧縮応力が作用すると、正孔の移動度が増加するなどして、ｐチャネル型ＭＩＳＦＥＴのチャネルを流れるオン電流を増加させることができる。また、圧縮応力膜を、圧縮の応力膜という場合もある。

本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎ（ｎチャネル型ＭＩＳＦＥＴＱｎ１，Ｑｎ２を含む）を覆うように、引張応力膜である窒化シリコン膜５を形成しているため、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域における電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネルを流れるオン電流（駆動電流）を増加させることができる。このため、ｎチャネル型ＭＩＳＦＥＴＱｎを備えた半導体装置の性能を向上させることができる。

また、引張応力膜としては、窒化シリコン膜以外にＳｉＯＮ膜（酸窒化シリコン膜）やＳｉＣＮ膜（炭窒化シリコン膜）もあるが、窒化シリコン膜に比べて、ＳｉＯＮ膜やＳｉＣＮ膜は、高い引張応力を得ることが難しいため、本実施の形態では、引張応力膜として窒化シリコン膜５を使用している。本実施の形態では、窒化シリコンからなる引張応力膜（ここでは窒化シリコン膜５）を用いることで、半導体基板に作用する引張応力を高めることができ、ｎチャネル型ＭＩＳＦＥＴＱｎのオン電流（駆動電流）の向上効果を高めることができる。窒化シリコン膜５の引張応力は、好ましくは１．５ＧＰａ以上とする。

次に、図８に示されるように、半導体基板１の主面全面上に、すなわち窒化シリコン膜５上に、酸化シリコン系の絶縁膜として層間絶縁膜６を形成する。層間絶縁膜６の膜厚は、窒化シリコン膜５の膜厚よりも厚い。層間絶縁膜６としては、酸化シリコン系の絶縁膜（すなわち酸化膜系絶縁膜）を用いる。ここで、酸化シリコン系の絶縁膜（酸化膜系絶縁膜）とは、酸化シリコンを主体とする絶縁膜であるが、炭素（Ｃ）、フッ素（Ｆ）、窒素（Ｎ）、ホウ素（Ｂ）およびリン（Ｐ）のうちの一種以上を更に含有することもできる。

層間絶縁膜６の形成後、層間絶縁膜６の表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜６の上面を平坦化する。

次に、図９に示されるように、層間絶縁膜６上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜６および窒化シリコン膜５をドライエッチングすることにより、層間絶縁膜６および窒化シリコン膜５にコンタクトホール（貫通孔、孔）ＣＮＴを形成する。コンタクトホールＣＮＴは、層間絶縁膜６および窒化シリコン膜５からなる積層膜（積層絶縁膜）を貫通するように形成される。

コンタクトホールＣＮＴを形成するには、まず、窒化シリコン膜５に比較して層間絶縁膜６がエッチングされやすい条件で層間絶縁膜６のドライエッチングを行い、窒化シリコン膜５をエッチングストッパ膜として機能させることで、層間絶縁膜６にコンタクトホールＣＮＴを形成する。それから、層間絶縁膜６に比較して窒化シリコン膜５がエッチングされやすい条件でコンタクトホールＣＮＴの底部の窒化シリコン膜５をドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。ｎ^＋型半導体領域ＳＤ１の上部に形成されたコンタクトホールＣＮＴの底部では、ｎ^＋型半導体領域ＳＤ１上の金属シリサイド層４が露出される。

次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する（埋め込む）。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む層間絶縁膜６上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜６上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図９では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。ｎ^＋型半導体領域ＳＤ１の上部に形成されたプラグＰＧは、その底部でｎ^＋型半導体領域ＳＤ１の表面上の金属シリサイド層４と接して電気的に接続される。

次に、図１０に示されるように、プラグＰＧが埋め込まれた層間絶縁膜６上に、配線形成用の絶縁膜（層間絶縁膜）７を形成する。絶縁膜７は、単体膜または積層膜とすることができる。

次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜７の所定の領域に配線溝８を形成した後、半導体基板１の主面上（すなわち配線溝８の底部および側壁上を含む絶縁膜上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層（図示せず）を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成する。銅めっき膜により配線溝８の内部を埋め込む。それから、配線溝８以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図１０では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。配線Ｍ１は、プラグＰＧを介してｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用のｎ^＋型半導体領域ＳＤ１やゲート電極ＧＥなどと電気的に接続されている。

その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。

＜引張応力膜としての窒化シリコン膜形成工程について＞
次に、窒化シリコン膜５形成工程について、より詳細に説明する。図１１は、引張応力膜としての窒化シリコン膜５形成工程の詳細を示すプロセスフロー図である。図１２〜図１６は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１〜図１０と同じ断面領域が示されている。

上述のように、本実施の形態では、窒化シリコン膜５は、複数の窒化シリコン膜の積層膜として形成されるが、窒化シリコン膜５形成工程について、以下具体的に説明する。

上記図１〜図６の工程を行って上記図６に相当する図１２の構造が得られる。

図１２に示されるように、ゲート電極ＧＥ１とゲート電極ＧＥ２とは、ゲート長（ゲート電極ＧＥ１,ＧＥ２のゲート長）方向に隣り合っており、ゲート電極ＧＥ１，ＧＥ２の側壁上にはサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷのうち、ゲート電極ＧＥ１の側壁（ゲート電極ＧＥ２に対向する側の側壁）１１ａ上に形成されたサイドウォールスペーサＳＷをサイドウォールスペーサ（第１サイドウォールスペーサ）ＳＷ１と称し、ゲート電極ＧＥ２の側壁（ゲート電極ＧＥ１に対向する側の側壁）１１ｂ上に形成されたサイドウォールスペーサＳＷをサイドウォールスペーサ（第２サイドウォールスペーサ）ＳＷ２と称するものとする。なお、ゲート電極ＧＥ１の側壁１１ａは、ゲート電極ＧＥ１の側壁のうち、ゲート電極ＧＥ２に対向する側の側壁であり、ゲート電極ＧＥ２の側壁１１ｂは、ゲート電極ＧＥ２の側壁のうち、ゲート電極ＧＥ１に対向する側の側壁である。このため、ゲート電極ＧＥ１の側壁１１ａとゲート電極ＧＥ２の側壁１１ｂとは互いに対向して（向かい合って、隣り合って）おり、また、ゲート電極ＧＥ１の側壁１１ａ上に形成されたサイドウォールスペーサＳＷ１と、ゲート電極ＧＥ２の側壁１１ｂ上に形成されたサイドウォールスペーサＳＷ２とは、互いに対向している（向かい合っている、隣り合っている）。

図１２の構造が得られた後、図１３に示されるように、半導体基板１の主面全面上に、窒化シリコン膜５ａを形成する（図１１のステップＳ１）。窒化シリコン膜５ａは、窒化シリコンからなる絶縁膜である。窒化シリコン膜５ａは、ゲート電極ＧＥ（ゲート電極ＧＥ１，ＧＥ２を含む）、サイドウォールスペーサＳＷ（サイドウォールスペーサＳＷ１，ＳＷ２を含む）およびｎ^＋型半導体領域ＳＤ１を覆うように、金属シリサイド層４上を含む半導体基板１の主面上に形成される。

窒化シリコン膜５ａは、プラズマＣＶＤ（ＣＶＤ：Chemical Vapor Deposition）法を用いて形成することができる。窒化シリコン膜５ａの具体的な成膜条件例を挙げると、例えば平行平板型プラズマＣＶＤ装置を用い、シラン（ＳｉＨ_４）ガス、アンモニア（ＮＨ_３）ガスおよび窒素（Ｎ_２）ガスを、ガス流量比がＳｉＨ_４：ＮＨ_３：Ｎ_２＝１：５〜１０：５〜２０程度となるような割合で成膜用チャンバ（後述の成膜用チャンバ２３に対応）に導入し、０．０１〜１Ｗ／ｃｍ^２程度のＲＦパワー（高周波パワー）を印加することで、半導体基板１上に窒化シリコン膜５ａを成膜することができる。成膜温度（成膜時の半導体基板１の温度）は、例えば２５０〜４５０℃程度とすることができる。形成された窒化シリコン膜５ａの厚み（膜厚）は、好ましくは１〜２５ｎｍの範囲内とする。

ここで、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔（距離）をＬ_０と表記するものとする。この間隔（距離）Ｌ_０は、図１２に示されている。間隔（距離）Ｌ_０は、ゲート電極ＧＥ１またはゲート電極ＧＥ２のゲート長方向に平行な方向において、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔（距離）を測定したものに対応している。また、窒化シリコン膜５ａの膜厚をＴ_ａと表記する。窒化シリコン膜５ａの膜厚Ｔ_ａは、図１３に示されている。窒化シリコン膜５ａの膜厚Ｔ_ａは、ステップＳ１における窒化シリコン膜５ａの堆積膜厚（堆積厚み、形成膜厚、形成厚み）であり、ゲート電極ＧＥ１，ＧＥ２上における窒化シリコン膜５ａの厚みに対応している。

窒化シリコン膜５ａの膜厚Ｔ_ａとサイドウォールスペーサＳＷ１，ＳＷ２間の間隔Ｌ_０とを比較すると、窒化シリコン膜５ａの膜厚Ｔ_ａは、サイドウォールスペーサＳＷ１，ＳＷ２間の間隔Ｌ_０の半分よりも小さくなっている。すなわち、次の式１
Ｌ_０／２＞Ｔ_ａ ・・・（式１）
の関係が成り立っている。

ステップＳ１において、窒化シリコン膜５ａは、引張応力膜として形成される。引張応力膜は、プラズマＣＶＤ法で窒化シリコン膜（ここでは窒化シリコン膜５ａ）を形成し、その際の成膜条件（成膜温度、成膜ガスの種類、ガスの圧力、高周波パワーなど）を制御することで、形成することができる。これにより、ステップＳ１で形成される窒化シリコン膜５ａを引張応力膜とすることができる。

また、窒化シリコン膜５ａ，５ｂ，５ｃは、それぞれ引張応力膜として形成されるが、高引張応力の膜として成膜するという観点で、窒化シリコン膜５ａ，５ｂ，５ｃのそれぞれは、成膜温度を４００℃以上としたプラズマＣＶＤ法により形成することが好ましい。

引張応力膜として成膜した窒化シリコン膜の引張応力を更に増大させる処理として、紫外線照射処理がある。プラズマＣＶＤ法を用いて引張応力膜として成膜した窒化シリコン膜に対して紫外線照射処理（紫外線を照射する処理）を施すことで、紫外線照射前よりも大きな引張応力の窒化シリコン膜とすることができる。紫外線照射処理によって窒化シリコン膜の引張応力が増大するのは、紫外線照射によって窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜が収縮して窒化シリコン膜におけるＳｉ（シリコン）とＮ（窒素）との結合角が変化し、それによって窒化シリコン膜の引張応力が増大するためと考えられる。

本実施の形態では、ステップＳ１で窒化シリコン膜５ａをプラズマＣＶＤ法で成膜した後、この窒化シリコン膜５ａに対して紫外線を照射する（図１１のステップＳ２）。ステップＳ２の紫外線照射処理は、半導体基板１を加熱しながら行うことが好ましく、その加熱温度（半導体基板１の温度）は、例えば３５０〜６００℃の範囲内とすることができる。ステップＳ２の紫外線照射処理は、不活性ガス雰囲気中、例えばヘリウム（Ｈｅ）、アルゴン（Ａｒ）または窒素（Ｎ２）雰囲気中、で行うことが好ましい。紫外線を照射する処理（すなわち紫外線照射処理）を、以下ではＵＶ（ＵＶ：ultraviolet）照射処理とも称する。ステップＳ２のＵＶ照射処理は、窒化シリコン膜５ａの引張応力を増大させるように作用するため、窒化シリコン膜５ａの引張応力を増大する処理とみなすことができる。すなわち、ステップＳ１で形成された窒化シリコン膜５ａは引張応力膜であるが、ステップＳ２のＵＶ照射処理により、引張応力膜である窒化シリコン膜５ａの引張応力を更に増大させることができる。

ステップＳ２のＵＶ照射処理の後、図１４に示されるように、半導体基板１の主面全面上に、すなわち窒化シリコン膜５ａ上に、窒化シリコン膜５ｂを形成する（図１１のステップＳ３）。

ステップＳ１では、半導体基板１の主面上に、ゲート電極ＧＥ（ゲート電極ＧＥ１，ＧＥ２を含む）およびサイドウォールスペーサＳＷ（サイドウォールスペーサＳＷ１，ＳＷ２を含む）を覆うように、窒化シリコン膜５ａを形成している。このため、ステップＳ３では、窒化シリコン膜５ｂは、ゲート電極ＧＥ（ゲート電極ＧＥ１，ＧＥ２を含む）およびサイドウォールスペーサＳＷ（サイドウォールスペーサＳＷ１，ＳＷ２を含む）を覆うように、窒化シリコン膜５ａ上に形成される。

ステップＳ３の窒化シリコン膜５ｂ形成工程は、上記ステップＳ１の窒化シリコン膜５ａ形成工程と基本的には同じ手法により行うことができる。すなわち、窒化シリコン膜５ｂも、プラズマＣＶＤ法を用いて形成され、成膜温度や使用するガスなどの成膜条件は、上記ステップＳ１（窒化シリコン膜５ａ成膜工程）と同様とすることができる。ステップＳ１において窒化シリコン膜５ａを引張応力膜として形成したのと同様に、ステップＳ３において、窒化シリコン膜５ｂは、引張応力膜として形成される。

ここで、窒化シリコン膜５ｂの膜厚をＴ_ｂと表記する。窒化シリコン膜５ｂの膜厚Ｔ_ｂは、図１４に示されている。窒化シリコン膜５ｂの膜厚Ｔ_ｂは、ステップＳ３における窒化シリコン膜５ｂの堆積膜厚（堆積厚み、形成膜厚、形成厚み）であり、ゲート電極ＧＥ１，ＧＥ２上における窒化シリコン膜５ｂの厚みに対応している。また、窒化シリコン膜５ａと窒化シリコン膜５ｂとの積層膜を、符号１５を付して窒化シリコン膜１５と表記すると、窒化シリコン膜１５の膜厚Ｔ_ａｂは、Ｔ_ａｂ＝Ｔ_ａ＋Ｔ_ｂと表すことができる。窒化シリコン膜５ａ，５ｂは引張応力膜であるため、窒化シリコン膜１５も引張応力膜である。窒化シリコン膜１５の膜厚Ｔ_ａｂは、図１４に示されており、ゲート電極ＧＥ１，ＧＥ２上における窒化シリコン膜１５の厚みに対応している。

窒化シリコン膜５ａの膜厚Ｔ_ａと窒化シリコン膜５ｂの膜厚Ｔ_ｂとサイドウォールスペーサＳＷ１，ＳＷ２間の間隔Ｌ_０とを比較すると、窒化シリコン膜５ａの膜厚Ｔ_ａと窒化シリコン膜５ｂの膜厚Ｔ_ｂとの合計（すなわち窒化シリコン膜１５の膜厚Ｔ_ａｂ）は、サイドウォールスペーサＳＷ１，ＳＷ２間の間隔Ｌ_０の半分よりも小さくなっている。すなわち、次の式２
Ｌ_０／２＞Ｔ_ａ＋Ｔ_ｂ（すなわちＬ_０／２＞Ｔ_ａｂ） ・・・（式２）
の関係が成り立っている。

ここで、ステップＳ３で窒化シリコン膜５ｂを形成する前の段階（すなわちステップＳ２のＵＶ照射処理を行った後でかつステップＳ３の窒化シリコン膜５ｂ形成工程を行う前の段階）における、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜５ａとサイドウォールスペーサＳＷ２の側面上の窒化シリコン膜５ａとの間の間隔（距離）をＬ_ａと表記する。この間隔Ｌ_ａは、図１３に示されている。間隔（距離）Ｌ_ａは、ゲート電極ＧＥ１またはゲート電極ＧＥ２のゲート長方向に平行な方向において、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜５ａとサイドウォールスペーサＳＷ２の側面上の窒化シリコン膜５ａとの間の間隔（距離）を測定したものに対応している。

この間隔Ｌ_ａは、間隔Ｌ_０から窒化シリコン膜５ａの膜厚Ｔ_ａの２倍を差し引いた値になるため、次の式３
Ｌ_ａ＝Ｌ_０−２Ｔ_ａ ・・・（式３）
の関係が成り立つ。このため、上記式２は、次の式４
Ｌ_ａ／２＞Ｔ_ｂ ・・・（式４）
と等価である。すなわち、上記式２が成り立てば、上記式４も成り立つことになる。従って、窒化シリコン膜５ｂの膜厚Ｔ_ｂと、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜５ａとサイドウォールスペーサＳＷ２の側面上の窒化シリコン膜５ａとの間の間隔Ｌ_ａとを比較すると、上記式４の関係が成り立っている。

本実施の形態では、ステップＳ３で窒化シリコン膜５ｂをプラズマＣＶＤ法で成膜した後、この窒化シリコン膜５ｂに対して紫外線を照射する（図１１のステップＳ４）。ステップＳ４における窒化シリコン膜５ｂに対する紫外線照射処理（ＵＶ照射処理）は、上記ステップＳ２における窒化シリコン膜５ａに対する紫外線照射処理（ＵＶ照射処理）と基本的には同じ手法により行うことができる。ステップＳ４のＵＶ照射処理は、窒化シリコン膜５ｂの引張応力を増大させるように作用するため、窒化シリコン膜５ｂの引張応力を増大する処理とみなすことができる。すなわち、ステップＳ３で形成された窒化シリコン膜５ｂは引張応力膜であるが、ステップＳ４のＵＶ照射処理により、引張応力膜である窒化シリコン膜５ｂの引張応力を更に増大させることができる。

ステップＳ４のＵＶ照射処理の後、図１５に示されるように、半導体基板１の主面全面上に、すなわち窒化シリコン膜５ｂ上に、窒化シリコン膜５ｃを形成する（図１１のステップＳ５）。

ステップＳ１，Ｓ３では、ゲート電極ＧＥ（ゲート電極ＧＥ１，ＧＥ２を含む）およびサイドウォールスペーサＳＷ（サイドウォールスペーサＳＷ１，ＳＷ２を含む）を覆うように、窒化シリコン膜５ａ，５ｂを形成している。このため、ステップＳ５では、窒化シリコン膜５ｃは、ゲート電極ＧＥ（ゲート電極ＧＥ１，ＧＥ２を含む）およびサイドウォールスペーサＳＷ（サイドウォールスペーサＳＷ１，ＳＷ２を含む）を覆うように、窒化シリコン膜５ｂ上に形成される。

ステップＳ５の窒化シリコン膜５ｃ形成工程は、上記ステップＳ１の窒化シリコン膜５ａ形成工程や上記ステップＳ３の窒化シリコン膜５ｂ形成工程と、基本的には同じ手法により行うことができる。すなわち、窒化シリコン膜５ｃも、プラズマＣＶＤ法を用いて形成され、成膜温度や使用するガスなどの成膜条件は、上記ステップＳ１（窒化シリコン膜５ａ成膜工程）や上記ステップＳ３（窒化シリコン膜５ｂ成膜工程）と同様とすることができる。ステップＳ１，Ｓ３において窒化シリコン膜５ａ，５ｂを引張応力膜として形成したのと同様に、ステップＳ５において、窒化シリコン膜５ｃは、引張応力膜として形成される。

ここで、窒化シリコン膜５ｃの膜厚をＴ_ｃと表記する。窒化シリコン膜５ｃの膜厚Ｔ_ｃは、図１５に示されている。窒化シリコン膜５ｃの膜厚Ｔ_ｃは、ステップＳ５における窒化シリコン膜５ｃの堆積膜厚（堆積厚み、形成膜厚、形成厚み）であり、ゲート電極ＧＥ１，ＧＥ２上における窒化シリコン膜５ｃの厚みに対応している。また、窒化シリコン膜５ａと窒化シリコン膜５ｂと窒化シリコン膜５ｃとの積層膜である窒化シリコン膜５の膜厚Ｔ_ａｂｃは、Ｔ_ａｂｃ＝Ｔ_ａ＋Ｔ_ｂ＋Ｔ_ｃと表すことができる。窒化シリコン膜５の膜厚Ｔ_ａｂｃは、図１５に示されており、ゲート電極ＧＥ１，ＧＥ２上における窒化シリコン膜５の厚みに対応している。

窒化シリコン膜５ａの膜厚Ｔ_ａと窒化シリコン膜５ｂの膜厚Ｔ_ｂと窒化シリコン膜５ｃの膜厚Ｔ_ｃとサイドウォールスペーサＳＷ１，ＳＷ２間の間隔Ｌ_０とを比較すると、窒化シリコン膜５ａの膜厚Ｔ_ａと窒化シリコン膜５ｂの膜厚Ｔ_ｂと窒化シリコン膜５ｃの膜厚Ｔ_ｃとの合計（すなわち窒化シリコン膜５の膜厚Ｔ_ａｂｃ）は、サイドウォールスペーサＳＷ１，ＳＷ２間の間隔Ｌ_０の半分以上となっている。すなわち、次の式５
Ｌ_０／２≦Ｔ_ａ＋Ｔ_ｂ＋Ｔ_ｃ＝Ｔ_ａｂｃ ・・・（式５）
の関係が成り立っている。

ここで、ステップＳ５で窒化シリコン膜５ｃを形成する前の段階（すなわちステップＳ４のＵＶ照射処理を行った後でかつステップＳ５の窒化シリコン膜５ｃ形成工程を行う前の段階）における、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜５ｂとサイドウォールスペーサＳＷ２の側面上の窒化シリコン膜５ｂとの間の間隔（距離）をＬ_ｂと表記する。この間隔Ｌ_ｂは、図１４に示されている。間隔（距離）Ｌ_ｂは、ゲート電極ＧＥ１またはゲート電極ＧＥ２のゲート長方向に平行な方向において、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜５ｂとサイドウォールスペーサＳＷ２の側面上の窒化シリコン膜５ｂとの間の間隔（距離）を測定したものに対応している。また、間隔Ｌ_ｂは、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜１５とサイドウォールスペーサＳＷ２の側面上の窒化シリコン膜１５との間の間隔（距離）とみなすこともできる。

この間隔Ｌ_ｂは、間隔Ｌ_０から窒化シリコン膜５ａの膜厚Ｔ_ａと窒化シリコン膜５ｂの膜厚Ｔ_ｂとの合計の２倍を差し引いた値になるため、次の式６
Ｌ_ｂ＝Ｌ_０−２（Ｔ_ａ＋Ｔ_ｂ）＝Ｌ_０−２Ｔ_ａｂ ・・・（式６）
の関係が成り立つ。このため、上記式５は、次の式７
Ｌ_ｂ／２≦Ｔ_ｃ ・・・（式７）
と等価である。すなわち、上記式５が成り立てば、上記式７も成り立つ。従って、窒化シリコン膜５ｃの膜厚Ｔ_ｃと、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜５ｂとサイドウォールスペーサＳＷ２の側面上の窒化シリコン膜５ｂとの間の間隔Ｌ_ｂとを比較すると、上記式７の関係が成り立っている。

なお、図１２に示されている上記間隔Ｌ_０は、サイドウォールスペーサＳＷ１の側面１２ａ（この側面１２ａはゲート電極ＧＥ１の側壁１１ａに接する側とは反対側の側面であり、半導体基板１の主面に略垂直な面となる）から、サイドウォールスペーサＳＷ２の側面１２ｂ（この側面１２ｂはゲート電極ＧＥ２の側壁１１ｂに接する側とは反対側の側面であり、半導体基板１の主面に略垂直な面となる）までの間隔（距離）に対応する。また、図１３に示されている上記間隔Ｌ_ａは、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜５ａの表面（側面）１３ａ（この表面１３ａは半導体基板１の主面に略垂直な面となる）から、サイドウォールスペーサＳＷ２の側面上の窒化シリコン膜５ａの表面（側面）１３ｂ（この表面１３ｂは半導体基板１の主面に略垂直な面となる）までの間隔（距離）に対応する。また、図１４に示されている上記間隔Ｌ_ｂは、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜５ｂの表面（側面）１４ａ（この表面１４ａは半導体基板１の主面に略垂直な面となる）から、サイドウォールスペーサＳＷ２の側面上の窒化シリコン膜５ｂの表面（側面）１４ｂ（この表面１４ｂは半導体基板１の主面に略垂直な面となる）までの間隔（距離）に対応する。そして、間隔Ｌ_０，Ｌ_ａ，Ｌ_ｂは、ゲート電極ＧＥ１，ＧＥ２の隣接方向（ここではゲート長方向）に沿った（平行な）方向にて測定された間隔（距離）である。側面１２ａと側面１２ｂとは、ゲート長方向（ゲート電極ＧＥ１，ＧＥ２のゲート長方向）に上記間隔Ｌ_０を空けて互いに対向し、表面１３ａと表面１３ｂとは、ゲート長方向（ゲート電極ＧＥ１，ＧＥ２のゲート長方向）に上記間隔Ｌ_ａを空けて互いに対向し、表面１４ａと表面１４ｂとは、ゲート長方向（ゲート電極ＧＥ１，ＧＥ２のゲート長方向）に上記間隔Ｌ_ｂを空けて互いに対向している。なお、窒化シリコン膜５ｂの表面１４ａ，１４ｂは、窒化シリコン膜１５の表面１４ａ，１４ｂとみなすこともできる。

本実施の形態では、ステップＳ５で窒化シリコン膜５ｃをプラズマＣＶＤ法で成膜した後、この窒化シリコン膜５ｃに対しては、紫外線を照射しない。すなわち、窒化シリコン膜５ａ，５ｂに対しては、それぞれの成膜後に紫外線照射処理（ステップＳ２，Ｓ４に対応）を行っているが、窒化シリコン膜５ｃに対しては、成膜後の紫外線照射処理は行わない。

ＵＶ照射処理は引張応力を増大させる処理であるため、ＵＶ照射処理を施された窒化シリコン膜５ａ，５ｂからなる窒化シリコン膜１５の引張応力は、ＵＶ照射処理が施されていない窒化シリコン膜５ｃの引張応力よりも大きくなっている。窒化シリコン膜５全体の引張応力は、１．５ＧＰａ以上であればより好ましい。

このようにして、窒化シリコン膜５ａ，５ｂ，５ｃの積層膜からなる窒化シリコン膜５が完成する。その後、図１６に示されるように、半導体基板１の主面全面上に、すなわち窒化シリコン膜５上に、層間絶縁膜６を形成する（図１１のステップＳ６）。窒化シリコン膜５ａ，５ｂ，５ｃの積層膜からなる窒化シリコン膜５は、最上層が窒化シリコン膜５ｃであるため、層間絶縁膜６は、窒化シリコン膜５ｃ上に形成されることになる。

ステップＳ１，Ｓ３，Ｓ５では、ゲート電極ＧＥ（ゲート電極ＧＥ１，ＧＥ２を含む）およびサイドウォールスペーサＳＷ（サイドウォールスペーサＳＷ１，ＳＷ２を含む）を覆うように、窒化シリコン膜５ａ，５ｂ，５ｃを形成している。このため、ステップＳ６では、層間絶縁膜６は、ゲート電極ＧＥ（ゲート電極ＧＥ１，ＧＥ２を含む）およびサイドウォールスペーサＳＷ（サイドウォールスペーサＳＷ１，ＳＷ２を含む）を覆うように、窒化シリコン膜５上（すなわち窒化シリコン膜５ｃ上）に形成される。

＜引張応力膜としての窒化シリコン膜形成用の半導体製造装置について＞
図１７は、引張応力膜としての窒化シリコン膜５の形成に用いた半導体製造装置２１の説明図である。図１７の半導体製造装置２１を用いて窒化シリコン膜５を形成する手法について説明する。

図１７に示されるように、半導体製造装置２１は、搬送室（バッファ用チャンバ）２２を備え、搬送室２２の周囲に成膜用チャンバ２３と、紫外線照射用チャンバ２４と、ロードロック室２５とが配置されており、いわゆるマルチチャンバタイプの半導体製造装置である。搬送室２２と成膜用チャンバ２３との間と、搬送室２２と紫外線照射用チャンバ２４との間と、搬送室２２とロードロック室２５との間とは、開閉手段であるゲートバルブ（図示せず）などを介して連結されている。成膜用チャンバ２３と紫外線照射用チャンバ２４との間で搬送室２２を介して半導体ウエハを真空搬送可能となっている。

まず、１枚の半導体ウエハ（半導体基板１に対応）をフープ２６から取り出し、ロードロック室２５へ搬入する。フープ２６は半導体ウエハのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハを収納する。フープ２６の容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。

続いてロードロック室２５内を真空引きした後、搬送用ロボット（図示せず）などによって半導体ウエハを、ロードロック室２５から搬送室２２を経て成膜用チャンバ２３内へ真空搬送する。そして、成膜用チャンバ２３内で、上記ステップＳ１の成膜処理（半導体ウエハの主面にプラズマＣＶＤ法で上記窒化シリコン膜５ａを成膜する処理）を行う。

次に、搬送用ロボット（図示せず）などによって半導体ウエハを、成膜用チャンバ２３から搬送室２２を経て紫外線照射用チャンバ２４内へ真空搬送する。そして、紫外線照射用チャンバ２４内で、上記ステップＳ２の紫外線照射処理（半導体ウエハの主面に形成された上記窒化シリコン膜５ａに紫外線を照射する処理）を行う。

次に、搬送用ロボット（図示せず）などによって半導体ウエハを、紫外線照射用チャンバ２４から搬送室２２を経て成膜用チャンバ２３内へ真空搬送する。そして、成膜用チャンバ２３内で、上記ステップＳ３の成膜処理（半導体ウエハの主面にプラズマＣＶＤ法で上記窒化シリコン膜５ｂを成膜する処理）を行う。

次に、搬送用ロボット（図示せず）などによって半導体ウエハを、成膜用チャンバ２３から搬送室２２を経て紫外線照射用チャンバ２４内へ真空搬送する。そして、紫外線照射用チャンバ２４内で、上記ステップＳ４の紫外線照射処理（半導体ウエハの主面に形成された上記窒化シリコン膜５ｂに紫外線を照射する処理）を行う。

次に、搬送用ロボット（図示せず）などによって半導体ウエハを、紫外線照射用チャンバ２４から搬送室２２を経て成膜用チャンバ２３内へ真空搬送する。そして、成膜用チャンバ２３内で、上記ステップＳ５の成膜処理（半導体ウエハの主面にプラズマＣＶＤ法で上記窒化シリコン膜５ｃを成膜する処理）を行う。

このように、窒化シリコン膜５形成工程の始まりであるステップＳ１のプラズマＣＶＤ法による窒化シリコン膜５ａの成膜開始時点から窒化シリコン膜５形成工程の終わりであるステップＳ５のプラズマＣＶＤ法による窒化シリコン膜５ｃの成膜終了時点まで、半導体ウエハ（半導体基板１）は大気暴露されない。すなわち、ステップＳ１で窒化シリコン膜５ａを成膜した後、大気暴露させることなく、ステップＳ２で窒化シリコン膜５ａに対して紫外線照射処理を行い、それから大気暴露させることなく、ステップＳ３で窒化シリコン膜５ｂを成膜し、それから大気暴露させることなく、ステップＳ４で窒化シリコン膜５ｂに対して紫外線照射処理を行い、それから大気暴露させることなく、ステップＳ５で窒化シリコン膜５ｃを成膜する。

次に、搬送用ロボット（図示せず）などによって半導体ウエハを、成膜用チャンバ２３から搬送室２２を経てロードロック室２５へ真空搬送する。そして、半導体ウエハをロードロック室２５からフープ２６へ戻す。成膜用チャンバ２３内で上記ステップＳ５の成膜処理（半導体ウエハの主面にプラズマＣＶＤ法で上記窒化シリコン膜５ｃを成膜する処理）を行った後は、その半導体ウエハに対する紫外線照射処理は行わないため、その半導体ウエハは紫外線照射用チャンバ２４には送らずに、フープ２６へ戻すのである。その後、上記層間絶縁膜６用の成膜装置を用いて上記ステップＳ６の成膜処理（半導体ウエハの主面に上記層間絶縁膜６を成膜する処理）が行われる。

本実施の形態では、引張応力膜としての窒化シリコン膜５を複数の窒化シリコン膜５ａ，５ｂ，５ｃで形成しているが、ＵＶ照射処理を施した窒化シリコン膜５ａ，５ｂとＵＶ照射処理を施さない窒化シリコン膜５ｃとを使い分けている。以下に、その理由と効果を、比較例を参照しながら説明する。

＜比較例について＞
本実施の形態では、引張応力膜としての窒化シリコン膜５を複数の窒化シリコン膜５ａ，５ｂ，５ｃで形成しているが、本実施の形態とは異なり、引張応力膜としての窒化シリコン膜５を単一の窒化シリコン膜により形成することが考えられる。この引張応力膜としての窒化シリコン膜５を単一の窒化シリコン膜により形成した場合を、第１の比較例と称することとする。

第１の比較例の場合、プラズマＣＶＤ法によって引張応力膜としての窒化シリコン膜を成膜した後、成膜した窒化シリコン膜の引張応力を増大させるために、その窒化シリコン膜に対してＵＶ照射処理を行うと、窒化シリコン膜にクラックが発生しやすくなる。これは、窒化シリコン膜に対してＵＶ照射処理を行うと、窒化シリコン膜の厚みが厚くなるほど、ＵＶ照射時の窒化シリコン膜の収縮量が大きくなり、窒化シリコン膜における応力集中箇所にクラックが発生しやすくなるためである。窒化シリコン膜にこのクラックが発生すると、窒化シリコン膜が非連続的になって、窒化シリコン膜によって半導体基板（特にｎチャネル型ＭＩＳＦＥＴのチャネル領域）に引張応力を作用させることができなくなってしまい、窒化シリコン膜を形成したことによるｎチャネル型ＭＩＳＦＥＴの特性向上の効果が十分に得られなくなる虞がある。

そこで、引張応力膜としての窒化シリコン膜を、複数の窒化シリコン膜の積層膜として形成することが考えられる。これは、引張応力膜としての窒化シリコン膜を複数の窒化シリコン膜の積層膜として形成すれば、各窒化シリコン膜の膜厚を薄くすることができるため、第１の比較例で問題になるクラックの発生を抑制できるためである。

図１８および図１９は、第２の比較例の半導体装置の製造工程中の要部断面図である。図１８は、上記図１〜図６の工程を行って上記図６（すなわち上記図１２）に相当する構造が得られた段階が示されている。図１９は、図１８の構造を得た後、本実施の形態の窒化シリコン膜５の代わりに窒化シリコン膜１０５を形成した状態（段階）が示されている。

なお、図１８および図１９において、（ａ）と（ｂ）では、サイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔（上記間隔Ｌ_０に対応するもの）が異なっている。図１８（ｂ）および図１９（ｂ）におけるサイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔Ｌ_０２（上記間隔Ｌ_０に対応するもの）は、図１８（ａ）および図１９（ａ）におけるサイドウォールスペーサＳＷ１とサイドウォールスペーサＳＷ２との間の間隔Ｌ_０１（上記間隔Ｌ_０に対応するもの）よりも小さく（すなわちＬ_０２＜Ｌ_０１）なっている。

図１９に示される第２の比較例の窒化シリコン膜１０５は、本実施の形態の窒化シリコン膜５と同じ厚みを有しており、窒化シリコン膜１０５ａ，１０５ｂ，１０５ｃの積層膜により形成されており、窒化シリコン膜１０５ａ，１０５ｂ，１０５ｃの各厚みは、本実施の形態の窒化シリコン膜５ａ，５ｂ，５ｃの各厚みと同じとされている。

第２の比較例における窒化シリコン膜１０５を形成するには、まず、窒化シリコン膜１０５ａをプラズマＣＶＤ法で成膜してから、窒化シリコン膜１０５ａの引張応力を増大させるために窒化シリコン膜１０５ａに対してＵＶ照射処理を行う。それから、窒化シリコン膜１０５ａ上に窒化シリコン膜１０５ｂをプラズマＣＶＤ法で成膜してから、窒化シリコン膜１０５ｂの引張応力を増大させるために窒化シリコン膜１０５ｂに対してＵＶ照射処理を行う。その後、窒化シリコン膜１０５ｂ上に窒化シリコン膜１０５ｃをプラズマＣＶＤ法で成膜してから、窒化シリコン膜１０５ｃの引張応力を増大させるために窒化シリコン膜１０５ｃに対してＵＶ照射処理を行う。このようにして、窒化シリコン膜１０５ａ，１０５ｂ，１０５ｃの積層膜からなる窒化シリコン膜１０５を形成することができる。

図１８および図１９の第２の比較例の場合、引張応力膜としての窒化シリコン膜１０５を複数層（ここでは窒化シリコン膜１０５ａ，１０５ｂ，１０５ｃ）で形成したことにより、上述した第１の比較例における引張応力膜としての窒化シリコン膜の厚みに比べて、窒化シリコン膜１０５ａ，１０５ｂ，１０５ｃの各厚みを薄くすることができる。このため、第２の比較例の場合、各窒化シリコン膜１０５ａ，１０５ｂ，１０５ｃに対する各ＵＶ照射時の収縮量を、上記第１の比較例で窒化シリコン膜にＵＶ照射したときの収縮量に比べて、少なくすることができる。

しかしながら、半導体基板１の主面に形成する半導体素子の小型化に伴い、隣り合うゲート電極ＧＥ１，ＧＥ２間の間隔が小さくなってきており、これに伴い、サイドウォールスペーサＳＷ１，ＳＷ２間の間隔（間隔Ｌ_０，Ｌ_０１，Ｌ_０２に対応）もが小さくなってきている。すなわち、図１８（ａ）および図１９（ａ）の場合には、サイドウォールスペーサＳＷ１，ＳＷ２間の間隔Ｌ_０１は比較的大きいのに対して、図１８（ｂ）および図１９（ｂ）の場合には、半導体素子の小型化に伴い、サイドウォールスペーサＳＷ１，ＳＷ２間の間隔Ｌ_０２が小さくなっている（すなわちＬ_０２＜Ｌ_０１となっている）。

図１８（ｂ）および図１９（ｂ）のように、隣り合うゲート電極ＧＥ１，ＧＥ２の間隔が小さくなってくる（すなわちサイドウォールスペーサＳＷ１，ＳＷ２間の間隔が小さくなってくる）と、窒化シリコン膜１０５を構成する窒化シリコン膜１０５ａ，１０５ｂ，１０５ｃのうちの窒化シリコン膜１０５ｃに亀裂１９が発生する虞がある。図２０は、第２の比較例において、図１９と同じ段階の断面図が示されているが、図２０（ｂ）において窒化シリコン膜１０５ｃに亀裂（クラック）１９が発生した状態が模式的に示されている。

第１の比較例で窒化シリコン膜に生じるクラックは、ＵＶ照射する窒化シリコン膜の厚みが厚いことに起因していたが、第２の比較例で窒化シリコン膜１０５ｃに生じる亀裂１９は、窒化シリコン膜１０５ｃが薄くとも生じ得るものであり、その発生原因は、次のようなものである。

すなわち、図１８〜図２０の（ｂ）の断面の場合、窒化シリコン膜１０５ｃは、その成膜時に、サイドウォールスペーサＳＷ１の側面１２ａ上から方向１７ａ（側面１２ａおよび方向１７ａは図１８に示されている）に向かって成長した部分と、サイドウォールスペーサＳＷ２の側面１２ｂ上から方向１７ｂに向かって成長した部分とがくっついて、そこに界面（後述の界面１８に対応するもの）が形成される。この界面の形成位置は、図２０において亀裂１９が生じている位置に対応している。窒化シリコン膜１０５ｃの成膜後に窒化シリコン膜１０５ｃに対してＵＶ照射処理を行うと、この界面に沿って亀裂（クラック）１９が発生する。

窒化シリコン膜１０５ｃに亀裂１９が発生すると、プラグＰＧを形成するための導電性材料がこの亀裂１９内にも充填されてしまい、亀裂１９内に充填された導電性材料を介してプラグＰＧ同士が電気的に短絡してしまう虞がある。また、窒化シリコン膜１０５ｃに亀裂１９が発生すると、窒化シリコン膜１０５ｃが非連続的になって、窒化シリコン膜１０５ｃによる引張応力が得られなくなる虞もある。

ここで、図２１は、ゲート電極ＧＥ１，ＧＥ２の平面レイアウトの一例を示す平面図であり、図２１には、プラグＰＧの形成位置の一例も示されている。上記図１〜図１０、図１２〜図１６、図１８〜図２０は、図２１のＡ−Ａ線の断面図に相当するものである。図２０（ｂ）に生じている亀裂１９は、図２１の点線１９ａの位置に生じ得るものであり、この亀裂１９内にプラグＰＧ形成用の導電性材料が充填されてしまうと、図２１に示されるプラグＰＧ１とプラグＰＧ２とが、電気的に短絡してしまう虞がある。

＜窒化シリコン膜に対するＵＶ照射処理の有無の使い分け＞
それに対して、本実施の形態では、窒化シリコン膜５は複数層（ここでは窒化シリコン膜５ａ，５ｂ，５ｃ）で形成している。この観点では、本実施の形態も、上記第２の比較例と同様である。しかしながら、本実施の形態では、窒化シリコン膜５を構成する複数層（ここでは窒化シリコン膜５ａ，５ｂ，５ｃ）の全てに対してＵＶ照射処理を行うわけではなく、ＵＶ照射処理を行う層と、ＵＶ照射処理を行わない層とを使い分けている。なお、ＵＶ照射処理は、ＵＶ照射された窒化シリコン膜の引張応力を増大する処理である。

すなわち、本実施の形態では、窒化シリコン膜５を構成する複数の窒化シリコン膜のうち、ＵＶ照射を行っても上記亀裂１９が発生しにくい窒化シリコン膜に対してはＵＶ照射を行って引張応力を増大させ、ＵＶ照射を行うと上記亀裂１９が発生しやすい窒化シリコン膜に対してはＵＶ照射を行わずに上記亀裂１９の発生を防止するという観点で、ＵＶ照射処理の有無を使い分けている。具体的には、窒化シリコン膜５を構成する複数の窒化シリコン膜５ａ，５ｂ，５ｃのうち、窒化シリコン膜５ａ，５ｂは、ＵＶ照射を行っても上記亀裂１９が発生しにくいため、これら窒化シリコン膜５ａ，５ｂに対しては、成膜後にＵＶ照射を行って引張応力を増大させる。一方、窒化シリコン膜５を構成する複数の窒化シリコン膜５ａ，５ｂ，５ｃのうち、窒化シリコン膜５ｃは、ＵＶ照射を行うと上記亀裂１９が発生しやすいため、この窒化シリコン膜５ｃに対してはＵＶ照射を行わずに上記亀裂１９の発生を防止する。

窒化シリコン膜５ａ，５ｂ，５ｃのうち、窒化シリコン膜５ｃはＵＶ照射を行うと上記亀裂１９が発生しやすい理由について、図２２〜図２５を参照して説明する。図２２〜図２５は、上記ステップＳ５の窒化シリコン膜５ｃ形成工程中の半導体装置の要部断面図である。図２２は、上記図１４と同じ段階であり、上記図１４の部分拡大図に対応し、図２５は、上記図１５と同じ段階であり、上記図１５の部分拡大図に対応している。つまり、図２２は、窒化シリコン膜５ｃの成膜開始直前の段階で、図２３および図２４の順に窒化シリコン膜５ｃの成膜が進行し、図２５が、窒化シリコン膜５ｃの成膜が終了した段階である。

上記ステップＳ１，Ｓ２，Ｓ３，Ｓ４を行って上記図１４に相当する図２２の構造を得た後、上記ステップＳ５においてプラズマＣＶＤ法による窒化シリコン膜５ｃの成膜を開始するが、図２３に示されるように、窒化シリコン膜５ｂの表面から、該表面に垂直な方向に向かって、窒化シリコン膜５ｃの堆積が進行する。

図２３の段階では、窒化シリコン膜５ｃにおける、サイドウォールスペーサＳＷ１の側面１２ａ側から方向１７ａ（方向１７ａは図２２に矢印で示されている）に向かって成長した部分と、サイドウォールスペーサＳＷ２の側面１２ｂ側から方向１７ｂ（方向１７ｂは図２２に矢印で示されている）に向かって成長した部分とは、まだ離れている（くっついていない）。しかしながら、プラズマＣＶＤ法による窒化シリコン膜５ｃの成膜が更に進行すると、図２４に示されるように、窒化シリコン膜５ｃにおける、サイドウォールスペーサＳＷ１の側面１２ａ側から上記方向１７ａに向かって成長した部分と、サイドウォールスペーサＳＷ２の側面１２ｂ側から上記方向１７ｂに向かって成長した部分とは、ちょうどくっついて（接して）、両者の接触面に界面１８が形成される。プラズマＣＶＤ法による窒化シリコン膜５ｃの成膜が更に進行すると、図２５に示されるように、窒化シリコン膜５ｃにおける、サイドウォールスペーサＳＷ１の側面１２ａ側から上記方向１７ａに向かった成長とサイドウォールスペーサＳＷ２の側面１２ｂ側から上記方向１７ｂに向かった成長とは行われなくなるが、上方に向かう方向１７ｃへの成長が進行するが、窒化シリコン膜５ｃにおいて界面１８は維持される。図２５において、界面１８は点線で示されている。

なお、方向１７ａと方向１７ｂとは、どちらも半導体基板１の主面に略平行な方向であるが、方向１７ａは、ゲート電極ＧＥ１の側壁１１ａ（あるいはサイドウォールスペーサＳＷ１の側面１２ａ）に略垂直な方向で、かつゲート電極ＧＥ１の側壁１１ａ（あるいはサイドウォールスペーサＳＷ１の側面１２ａ）からゲート電極ＧＥ２に向かう側の方向である。一方、方向１７ｂは、ゲート電極ＧＥ２の側壁１１ｂ（あるいはサイドウォールスペーサＳＷ２の側面１２ｂ）に垂直な方向で、かつゲート電極ＧＥ２の側壁１１ｂ（あるいはサイドウォールスペーサＳＷ２の側面１２ｂ）からゲート電極ＧＥ１に向かう側の方向である。ゲート電極ＧＥ１の側壁１１ａとゲート電極ＧＥ２の側壁１１ｂとは略平行であるため（ゲート電極ＧＥ１の延在方向とゲート電極ＧＥ２の延在方向とが略平行であるため）、方向１７ａと方向１７ｂとは、互いに反対側の方向（１８０°反対の方向）である。

図２５の状態が得られてから、プラズマＣＶＤ法による窒化シリコン膜５ｃの成膜が終了する。形成された窒化シリコン膜５ｃは、上記界面１８を有しているため、窒化シリコン膜５ｃの成膜後にＵＶ照射処理を行うと、この界面１８に沿って上記亀裂１９が発生しやすい。すなわち、もしも図２３の段階で窒化シリコン膜５ｃの成膜を終了したら、窒化シリコン膜５ｃに上記界面１８は形成されないため、窒化シリコン膜５ｃにＵＶ照射処理を行っても上記亀裂１９は発生しにくいが、図２４または図２５の段階で窒化シリコン膜５ｃの成膜を終了したら、窒化シリコン膜５ｃに上記界面１８が形成され、窒化シリコン膜５ｃにＵＶ照射処理を行うと上記亀裂１９が発生しやすい。しかしながら、本実施の形態では、窒化シリコン膜５ｃの成膜後にはＵＶ照射処理を行っていないため、窒化シリコン膜５ｃが界面１８を有していても、その界面１８に起因して上記亀裂（クラック）１９が発生するのを抑制または防止することができる。このため、窒化シリコン膜５ｃにおける亀裂（クラック）の発生を防止することができる。

もしも図２３の段階で窒化シリコン膜５ｃの成膜を終了した場合には、Ｌ_０／２＞Ｔ_ａｂｃ（従ってＬ_ｂ／２＞Ｔ_ｃ）となるのに対して、図２４の段階で窒化シリコン膜５ｃの成膜を終了した場合には、Ｌ_０／２＝Ｔ_ａｂｃ（従ってＬ_ｂ／２＝Ｔ_ｃ）となり、図２５の段階で窒化シリコン膜５ｃの成膜を終了した場合には、Ｌ_０／２＜Ｔ_ａｂｃ（従ってＬ_ｂ／２＜Ｔ_ｃ）となる。上記式５や上記式７が成り立つのは、図２４または図２５の段階まで窒化シリコン膜５ｃの成膜が進行した場合である。

一方、窒化シリコン膜５ａ，５ｂは、上記界面１８に相当するものは形成されない。すなわち、窒化シリコン膜５ａ，５ｂのそれぞれは、その成膜時において、サイドウォールスペーサＳＷ１の側面１２ａ側から方向１７ａに向かって成長した部分と、サイドウォールスペーサＳＷ２の側面１２ｂ側から方向１７ｂに向かって成長した部分とが、くっつかずに（接触せずに）離れた状態で、成膜を終了しているため、窒化シリコン膜５ａ，５ｂには、上記界面１８に相当するものは形成されない。従って、窒化シリコン膜５ａ，５ｂは、ＵＶ照射時に発生しやすい上記亀裂１９の起点となる上記界面１８に相当するもの自体が形成されていないため、成膜後にＵＶ照射処理を行っても、窒化シリコン膜５ａ，５ｂにおける上記亀裂１９の発生を防止することができる。そして、上記亀裂１９の発生を防止しながら、ＵＶ照射処理により窒化シリコン膜５ａ，５ｂの引張応力を増大させることができる。

このように、本実施の形態では、上記界面１８が形成されないため亀裂（クラック）が生じにくい窒化シリコン膜５ａ，５ｂに対しては、成膜後のＵＶ照射を行うことで窒化シリコン膜５ａ，５ｂの引張応力を増大させ、上記界面１８が形成されることで亀裂（クラック）が発生しやすい窒化シリコン膜５ｃに対しては、成膜後のＵＶ照射を行わないことで窒化シリコン膜５ｃの亀裂（クラック）を防止する。これにより、窒化シリコン膜５全体の引張応力を効率的に増大させることができるとともに、窒化シリコン膜５における亀裂（クラック）を防止できることで、窒化シリコン膜５によって半導体基板１（特にｎチャネル型ＭＩＳＦＥＴのチャネル領域）に作用させることができる引張応力を的確かつ効率的に向上させることができる。従って、引張応力膜としての窒化シリコン膜５を形成したことによるｎチャネル型ＭＩＳＦＥＴの特性向上の効果を、的確かつ効率的に向上させることができる。また、窒化シリコン膜５に亀裂（クラック）が生じることに起因する不具合を防止することができ、例えば、窒化シリコン膜５に生じた亀裂（クラック）にプラグＰＧ用の導電性材料が充填されることによるプラグＰＧ間の短絡を防止することができる。このため、半導体装置の信頼性を向上することができる。

＜変形例について＞
本実施の形態では、成膜後にＵＶ照射処理を行う引張応力用の窒化シリコン膜を、窒化シリコン膜５ａと窒化シリコン膜５ｂとの２層としたが、他の形態として、成膜後にＵＶ照射処理を行う引張応力用の窒化シリコン膜を１層とする、あるいは３層以上とすることができる。まず、成膜後にＵＶ照射処理を行う引張応力用の窒化シリコン膜を１層とする場合（これを第１の変形例と称する）について説明する。

図２６および図２７は、第１の変形例の半導体装置の製造工程中の要部断面図である。図２６には上記図１４に対応する工程段階が示され、図２７には上記図１５に対応する工程段階が示されている。

上記図１４の場合は上記窒化シリコン膜５ａと上記窒化シリコン膜５ｂとの積層膜であった窒化シリコン膜１５を、図２６および図２７の第１の変形例の場合には、１層の窒化シリコン膜として形成している。この場合、上記ステップＳ１，Ｓ２，Ｓ３，Ｓ４の代わりに、窒化シリコン膜１５（引張応力膜としての窒化シリコン膜１５）をプラズマＣＶＤ法で形成する工程と、その後、窒化シリコン膜１５に対してＵＶ照射処理を行う（ＵＶ照射によって窒化シリコン膜１５の引張応力を増大させる）工程とを行う。この際の窒化シリコン膜１５の成膜工程およびＵＶ照射工程は、窒化シリコン膜の厚みが異なる以外は、上記ステップＳ１，Ｓ２と基本的には同じであるため、ここではその説明は省略する。これにより、図２６に示されるように、１層の窒化シリコン膜からなる窒化シリコン膜１５が形成される。窒化シリコン膜１５の膜厚は、膜厚Ｔ_ａｂであり、上記式２のＬ_０／２＞Ｔ_ａｂの関係が、第１の変形例の場合も成り立つ。以降の工程は、上記図１５および図１６の工程と同じであり、上記ステップＳ５（窒化シリコン膜５ｃ形成工程）と上記ステップＳ６（層間絶縁膜６形成工程）とを順に行い、窒化シリコン膜５ｃに対してはＵＶ照射処理を行わない。なお、図２７には、上記ステップＳ５で窒化シリコン膜５ｃを形成した段階（層間絶縁膜６を形成する前の段階）が示されている。窒化シリコン膜５ｃを形成すると、上記式５のＬ_０／２≦Ｔ_ａｂｃの関係（すなわちＬ_０／２≦Ｔ_ａｂｃ＝Ｔ_ａｂ＋Ｔ_ｃの関係）が第１の変形例の場合も成り立ち、従って、上記式７のＬ_ｂ／２≦Ｔ_ｃの関係が第１の変形例の場合も成り立つ。但し、上記図１２〜図１６の場合は、間隔Ｌ_ｂは、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜５ｂとサイドウォールスペーサＳＷ２の側面上の窒化シリコン膜５ｂとの間の間隔（距離）であったが、第１の変形例の場合は、間隔Ｌ_ｂは、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜１５とサイドウォールスペーサＳＷ２の側面上の窒化シリコン膜１５との間の間隔（距離）となる。

ＵＶ照射処理を行う引張応力用の窒化シリコン膜１５を１層の窒化シリコン膜とする場合であっても、亀裂（クラック）が生じにくい窒化シリコン膜１５に対しては、成膜後のＵＶ照射を行うことで窒化シリコン膜１５の引張応力を増大させ、上記界面１８が形成されることで亀裂（クラック）が発生しやすい窒化シリコン膜５ｃに対しては、成膜後のＵＶ照射を行わないことで窒化シリコン膜５ｃの亀裂（クラック）を防止する。これにより、窒化シリコン膜５全体の引張応力を効率的に増大させることができるとともに、窒化シリコン膜５における亀裂（クラック）を防止できることで、窒化シリコン膜５によって半導体基板１（特にｎチャネル型ＭＩＳＦＥＴのチャネル領域）に作用させることができる引張応力を的確かつ効率的に向上させることができる。従って、引張応力膜としての窒化シリコン膜５を形成したことによるｎチャネル型ＭＩＳＦＥＴの特性向上の効果を、的確かつ効率的に向上させることができる。また、窒化シリコン膜５に亀裂（クラック）が生じることに起因する不具合を防止することができ、例えば、プラグＰＧ間の短絡を防止することもできるため、半導体装置の信頼性を向上することができる。

但し、成膜後にＵＶ照射処理を行う引張応力用の窒化シリコン膜１５は、１層の窒化シリコン膜とするよりも、２層以上の窒化シリコン膜の積層膜とした方が、より好ましい。これは、成膜後にＵＶ照射処理を行う引張応力用の窒化シリコン膜１５を、２層以上の窒化シリコン膜の積層膜とすれば、各窒化シリコン膜の厚みを薄くすることができるため、各窒化シリコン膜に対して成膜後に行うＵＶ照射処理の際の収縮量を小さくすることができ、各窒化シリコン膜におけるクラックの発生をより的確に防止できるからである。

次に、成膜後にＵＶ照射処理を行う引張応力用の窒化シリコン膜を３層以上とする場合（これを第２の変形例と称する）について説明する。図２８は、第２の変形例における引張応力膜としての窒化シリコン膜５形成工程の詳細を示すプロセスフロー図であり、上記図１１に対応するものである。

上記図１４の場合は上記窒化シリコン膜５ａと上記窒化シリコン膜５ｂとの積層膜であった窒化シリコン膜１５を、第２の変形例の場合には、ｎ層（ここでｎは３以上の整数）の窒化シリコン膜として形成する。この場合、上記ステップＳ１，Ｓ２，Ｓ３，Ｓ４の代わりに、図２８に示されるように、引張応力膜としての窒化シリコン膜をプラズマＣＶＤ法で形成する工程であるステップＳ１ａと、その後、そのステップＳ１ａで成膜した窒化シリコン膜に対してＵＶ照射処理を行う（ＵＶ照射によって窒化シリコン膜の引張応力を増大させる）工程であるステップＳ２ａとを１サイクルとし、これをｎサイクル繰り返す（上記図１１のフローは、２サイクル繰り返した場合に対応する）。この際のステップＳ１ａの窒化シリコン膜の成膜工程およびステップＳ２ａのＵＶ照射工程（すなわち上記１サイクル）は、上記ステップＳ１，Ｓ２と基本的には同じであるため、ここではその説明は省略する。これにより、ｎ層の窒化シリコン膜の積層膜からなる上記窒化シリコン膜１５が形成される。第２の変形例の場合も、窒化シリコン膜１５の膜厚は上記膜厚Ｔ_ａｂであり、上記式２のＬ_０／２＞Ｔ_ａｂの関係が、第２の変形例の場合も成り立つ。以降の工程は、上記図１５および図１６の工程と同じであり、上記ステップＳ５（窒化シリコン膜１５上に窒化シリコン膜５ｃを形成する工程）と上記ステップＳ６（窒化シリコン膜５上に層間絶縁膜６を形成する工程）とを順に行い、窒化シリコン膜５ｃに対してはＵＶ照射処理を行わない。

ステップＳ５で窒化シリコン膜５ｃを形成すると、上記式５のＬ_０／２≦Ｔ_ａｂｃの関係（すなわちＬ_０／２≦Ｔ_ａｂｃ＝Ｔ_ａｂ＋Ｔ_ｃの関係）が第２の変形例の場合も成り立ち、従って、上記式７のＬ_ｂ／２≦Ｔ_ｃの関係が第２の変形例の場合も成り立つ。但し、上記図１２〜図１６の場合は、間隔Ｌ_ｂは、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜５ｂとサイドウォールスペーサＳＷ２の側面上の窒化シリコン膜５ｂとの間の間隔（距離）であったが、第２の変形例の場合は、間隔Ｌ_ｂは、サイドウォールスペーサＳＷ１の側面上の窒化シリコン膜１５とサイドウォールスペーサＳＷ２の側面上の窒化シリコン膜１５との間の間隔（距離）となる。

図２９および図３０は、第３の変形例の半導体装置の製造工程中の要部断面図である。

上記ステップＳ５で窒化シリコン膜５ｃを形成して上記図１５の構造を得た後、第３の変形例では、図２９に示されるように、窒化シリコン膜５ｃ上に更に窒化シリコン膜５ｄを形成し、その後、図３０に示されるように、上記ステップＳ６で窒化シリコン膜５ｄ上に層間絶縁膜６を形成する。

第３の変形例の場合、窒化シリコン膜５ｃ上に形成する窒化シリコン膜５ｄは、窒化シリコン膜５ｃと同様にして形成することができ、窒化シリコン膜５ｃと同様に引張応力膜として機能することができる。第３の変形例では、引張応力膜としての窒化シリコン膜５は、窒化シリコン膜５ａ，５ｂ，５ｃ，５ｄの積層膜として形成されるが、窒化シリコン膜５ａと窒化シリコン膜５ｂとは成膜後にＵＶ照射処理が行われるのに対して、窒化シリコン膜５ｃと窒化シリコン膜５ｄについては、ＵＶ照射処理が行われない。すなわち、窒化シリコン膜５ｃと同様に、窒化シリコン膜５ｄに対してもＵＶ照射処理は行わないようにし、窒化シリコン膜５ｄの成膜後、ＵＶ照射処理を行うことなく、層間絶縁膜６を形成する。窒化シリコン膜５ｄを複数の窒化シリコン膜とした場合には、窒化シリコン膜５ｄを構成するいずれの窒化シリコン膜についても、ＵＶ照射処理を行わないようにする。

但し、第３の変形例の場合、窒化シリコン膜５ｃ上に窒化シリコン膜５ｄを形成するが、窒化シリコン膜５ｃの成膜後および窒化シリコン膜５ｄの成膜後のいずれにおいても、ＵＶ照射処理を行わず、層間絶縁膜６の形成工程に移行する。このため、第３の変形例のように窒化シリコン膜５ｃを形成した後で窒化シリコン膜５ｃ上に更に窒化シリコン膜５ｄを形成するよりも、その分、窒化シリコン膜５ｃ自身の厚みを厚く（図２９の窒化シリコン膜５ｃと窒化シリコン膜５ｄの合計の厚みと同程度に）して、上記図１６のように窒化シリコン膜５ｃ上に他の窒化シリコン膜を形成せずに層間絶縁膜６を形成する方が、工程数の低減や製造時間の短縮の観点で有利である。

また、本実施の形態では、窒化シリコン膜５ｃに対してはＵＶ照射処理を行わなかったが、他の形態として、ステップＳ５で窒化シリコン膜５ｃを形成した後、この窒化シリコン膜５ｃに対してＵＶ照射処理を行うこともできる（これを第４の変形例と称する）。図３１は、第４の変形例における引張応力膜としての窒化シリコン膜５形成工程の詳細を示すプロセスフロー図であり、上記図１１に対応するものである。

この第４の変形例の場合、ステップＳ５で窒化シリコン膜５ｃをプラズマＣＶＤ法で形成した後、この窒化シリコン膜５ｃに対して紫外線を照射する（図３１のステップＳ５ａ）。その後、ステップＳ６で窒化シリコン膜５ｃ上に層間絶縁膜６を形成する。図３１の、第４の変形例におけるプロセスフローは、ステップＳ５ａが追加されたこと以外は、上記図１１のプロセスフローと同じである。ステップＳ５ａで窒化シリコン膜５ｃに対して行うＵＶ照射処理における紫外線の照度（窒化シリコン膜５ｃに照射する紫外線の照度）は、ステップＳ２，Ｓ４のＵＶ照射処理における紫外線の照度（ステップＳ２で窒化シリコン膜５ａに照射する紫外線の照度およびステップＳ４で窒化シリコン膜５ｂに照射する紫外線の照度）よりも小さく（低く）する。

第４の変形例では、ステップＳ２，Ｓ４よりも低照度のＵＶ照射処理をステップＳ５ａで窒化シリコン膜５ｃに対して行うことで、上記界面１８に起因した上記亀裂１９の発生を抑制しながら窒化シリコン膜５ｃの引張応力を増大させることができる。また、第４の変形例では、ステップＳ５ａのＵＶ照射処理よりも高照度のＵＶ照射処理をステップＳ２，Ｓ４で窒化シリコン膜５ａ，５ｂに対して、行うことで、窒化シリコン膜５ａ，５ｂの引張応力を的確かつ効率的に増大させることができる。このため、窒化シリコン膜５の全体の引張応力をできるだけ増大させるという観点からは、第４の変形例のようにステップＳ５で窒化シリコン膜５ｃを形成した後に窒化シリコン膜５ｃに対してステップＳ２，Ｓ４よりも低照度のＵＶ照射処理を行う方が有利である。一方、上記亀裂１９の発生をできるだけ抑制または防止するという観点からは、上記実施の形態のように窒化シリコン膜５ｃに対してはＵＶ照射処理を行わない方が有利である。

ここで、ＵＶ照射処理は、対象の窒化シリコン膜（ステップＳ２では窒化シリコン膜５ａに対応し、ステップＳ４では窒化シリコン膜５ｂに対応する）の引張応力を増大させる処理である。このため、第４の変形例を別の観点で見ると、ステップＳ２，Ｓ４における窒化シリコン膜（ステップＳ２では窒化シリコン膜５ａに対応し、ステップＳ４では窒化シリコン膜５ｂに対応する）の引張応力を増大させる処理の条件と、ステップＳ５ａにおける窒化シリコン膜５ｃの引張応力を増大させる処理の条件とが異なると言うことができる。より特定的には、ステップＳ２，Ｓ４における窒化シリコン膜（ステップＳ２では窒化シリコン膜５ａに対応し、ステップＳ４では窒化シリコン膜５ｂに対応する）の引張応力を増大させる処理よりも、ステップＳ５ａにおける窒化シリコン膜５ｃの引張応力を増大させる処理の方が、引張応力の増大作用が小さいということができる。すなわち、ステップＳ２，Ｓ４において、対象の窒化シリコン膜（ステップＳ２では窒化シリコン膜５ａに対応し、ステップＳ４では窒化シリコン膜５ｂに対応する）の引張応力が増大した量よりも、ステップＳ５ａにおいて、対象の窒化シリコン膜５ｃの引張応力が増大した量の方が小さくなる。

また、各変形例１〜４を組み合わせることもできる。

＜ＵＶ照射処理の置き換え＞
上記ステップＳ２，Ｓ４，Ｓ２ａ，Ｓ５ａでＵＶ照射処理を行っているが、このＵＶ照射処理は、紫外線照射の対象の窒化シリコン膜（ステップＳ２では窒化シリコン膜５ａに対応し、ステップＳ４では窒化シリコン膜５ｂに対応する）の引張応力を増大させる処理である。引張応力を増大させる処理としては、ＵＶ照射処理が最も好ましいが、他に、電子ビーム照射処理、マイクロ波照射処理または熱処理がある。このため、他の形態（変形例）として、引張応力を増大させる処理としてＵＶ照射処理（ステップＳ２，Ｓ４，Ｓ２ａ，Ｓ５ａのＵＶ照射処理）の代わりに、電子ビーム照射処理、マイクロ波照射処理または熱処理を行い、それによって、対象の窒化シリコン膜（ステップＳ２では窒化シリコン膜５ａに対応し、ステップＳ４では窒化シリコン膜５ｂに対応する）の引張応力を増大させることもできる。

電子ビーム照射処理は、対象の窒化シリコン膜（ステップＳ２では窒化シリコン膜５ａに対応し、ステップＳ４では窒化シリコン膜５ｂに対応し、ステップＳ５ａでは窒化シリコン膜５ｃに対応する）に対して電子ブームを照射する処理である。マイクロ波照射処理は、対象の窒化シリコン膜（ステップＳ２では窒化シリコン膜５ａに対応し、ステップＳ４では窒化シリコン膜５ｂに対応し、ステップＳ５ａでは窒化シリコン膜５ｃに対応する）に対してマイクロ波を照射する処理である。熱処理は、対象の窒化シリコン膜（ステップＳ２では窒化シリコン膜５ａに対応し、ステップＳ４では窒化シリコン膜５ｂに対応し、ステップＳ５ａでは窒化シリコン膜５ｃに対応する）を加熱する（実際には半導体基板１ごと加熱される）処理である。

引張応力を増大させる処理として行うＵＶ照射処理、電子ビーム照射処理、マイクロ波照射処理または熱処理は、その処理の前に比べて処理の後で対象の窒化シリコン膜（ステップＳ２では窒化シリコン膜５ａに対応し、ステップＳ４では窒化シリコン膜５ｂに対応する）の引張応力が増大するような処理条件で行う。

また、ＵＶ照射処理、電子ビーム照射処理、マイクロ波照射処理および熱処理のうち、引張応力の増大効果が最も大きいのはＵＶ照射処理である。このため、引張応力の増大効果や製造工程の簡略化などの観点から、引張応力を増大させる処理（ステップＳ２，Ｓ４で行う引張応力を増大させる処理）としては、ＵＶ照射処理が最も好ましい。

一方、ＵＶ照射処理を施さない上記窒化シリコン膜５ｃに対しては、その成膜後に、引張応力を増大させる処理（ＵＶ照射処理、電子ビーム照射処理、マイクロ波照射処理または熱処理により窒化シリコン膜５ｃの引張応力を増大させる処理）は行わない（但し上記第４の変形例の場合は行う）。

また、上記図３１の第４の変形例で、ステップＳ２，Ｓ４，Ｓ５ａにおいて、ＵＶ照射処理の代わりに電子ビーム照射処理を行う場合は、ステップＳ２，Ｓ４で行う電子ビーム照射処理の照度（電子ビームの照度）に比べてステップＳ５ａで行う電子ビーム照射処理の照度（電子ビームの照度）を小さく（低く）する。また、上記図３１の第４の変形例で、ステップＳ２，Ｓ４，Ｓ５ａにおいて、ＵＶ照射処理の代わりにマイクロ波照射処理を行う場合は、ステップＳ２，Ｓ４で行うマイクロ波照射処理のパワー（マイクロ波パワー）に比べてステップＳ５ａで行うマイクロ波照射処理のパワー（マイクロ波パワー）を小さく（低く）する。また、上記図３１の第４の変形例で、ステップＳ２，Ｓ４，Ｓ５ａにおいて、ＵＶ照射処理の代わりに熱処理を行う場合は、ステップＳ２，Ｓ４で行う熱処理の温度（熱処理温度）に比べてステップＳ５ａで行う熱処理の温度（熱処理温度）を低くする。

＜製造後の半導体装置について＞
本実施の形態では、引張応力膜として成膜した窒化シリコン膜の引張応力を更に増大させる処理として、ＵＶ照射処理を行っている。ＵＶ照射処理によって窒化シリコン膜の引張応力が増大するのは、ＵＶ照射によって窒化シリコン膜中の水素が脱離することにより、窒化シリコン膜が収縮して窒化シリコン膜におけるＳｉ（シリコン）とＮ（窒素）との結合角が変化し、それによって窒化シリコン膜の引張応力が増大するためと考えられる。このため、引張応力膜としてプラズマＣＶＤ法で成膜された窒化シリコン膜について、成膜後にその窒化シリコン膜に対してＵＶ照射処理が行われた場合は、ＵＶ照射処理が行われなかった場合に比べて、窒化シリコン膜中の水素含有率（Ｓｉ−Ｈ結合密度）が小さいと言うことができる。ＵＶ照射前とＵＶ照射後とを比べると、ＵＶ照射後の窒化シリコン膜中の水素含有率（水素含有量）は、ＵＶ照射前の窒化シリコン膜中の水素含有率（水素含有量）の概ね１／３以下になる。例えば、ＵＶ照射前の水素含有量は、１３×１０^２１ａｔｏｍｓ／ｃｍ^３程度であったものが、ＵＶ照射後の水素含有量は、３×１０^２１ａｔｏｍｓ／ｃｍ^３程度となる（この場合、ＵＶ照射後の水素含有量は、ＵＶ照射前の水素含有量の３／１３となる）。

つまり、プラズマＣＶＤ法で窒化シリコン膜を引張応力膜として成膜し、この窒化シリコン膜中の水素をＵＶ照射処理によって膜中から脱離させて窒化シリコン膜中の水素含有率（水素含有量）を低下させることで、この窒化シリコン膜の引張応力を増大させることができる。このため、製造された半導体装置においては、引張応力として窒化シリコン膜５を有しているが、この窒化シリコン膜５を構成する複数の窒化シリコン膜５ａ，５ｂ，５ｃのうち、ＵＶ照射処理が行われた窒化シリコン膜５ａ，５ｂの水素含有率（水素含有量）が、ＵＶ照射処理が行われていない窒化シリコン膜５ｃの水素含有率（水素含有量）よりも小さくなっている。すなわち、上記式１〜式７の関係にある窒化シリコン膜５ａ，５ｂ，５ｃの積層膜で形成された窒化シリコン膜５を引張応力膜として有する半導体装置において、窒化シリコン膜５ａ，５ｂのそれぞれにおける水素含有率（水素含有量）が、窒化シリコン膜５ｃの水素含有率（水素含有量）よりも小さくなっているのである。これにより、窒化シリコン膜５ｃは水素含有率（水素含有量）が多いことからその圧縮量が小さかったため、上記亀裂１９が窒化シリコン膜５ｃに生じるのを防止でき、窒化シリコン膜５ａ，５ｂは水素含有率（水素含有量）が少ないことからその圧縮量が大きかったため、窒化シリコン膜５の引張応力を効率的に大きくすることができる。これにより、ｎチャネル型ＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。

上述のように、ＵＶ照射前とＵＶ照射後とを比べると、ＵＶ照射後の窒化シリコン膜中の水素含有率（水素含有量）は、ＵＶ照射前の窒化シリコン膜中の水素含有率（水素含有量）の概ね１／３以下になるため、製造された半導体装置において、窒化シリコン膜５ａ，５ｂのそれぞれにおける水素含有率（水素含有量）は、窒化シリコン膜５ｃの水素含有率（水素含有量）の概ね１／３以下となっている。

なお、上記第１の変形例の場合は、製造された半導体装置において、窒化シリコン膜１５における水素含有率（水素含有量）が、窒化シリコン膜５ｃの水素含有率（水素含有量）よりも小さく（より特定的には概ね１／３以下に）なっている。また、上記第２の変形例の場合は、製造された半導体装置において、窒化シリコン膜１５を構成するｎ層の窒化シリコン膜のそれぞれにおける水素含有率（水素含有量）が、窒化シリコン膜５ｃの水素含有率（水素含有量）よりも小さく（より特定的には概ね１／３以下に）なっている。また、上記第３の変形例の場合は、製造された半導体装置において、窒化シリコン膜１５を構成する各窒化シリコン膜５ａ，５ｂにおける水素含有率（水素含有量）が、窒化シリコン膜５ｃ，５ｄのそれぞれにおける水素含有率（水素含有量）よりも小さく（より特定的には概ね１／３以下に）なっている。

また、引張応力を増大する処理であるＵＶ照射処理が施されている窒化シリコン膜１５の引張応力は、ＵＶ照射処理が施されていない窒化シリコン膜５ｃの引張応力よりも大きくなっているが、これは、製造された半導体装置においても維持されている。

また、上記図２６および図２７のように窒化シリコン膜１５を単層の窒化シリコン膜により形成した場合には、製造された半導体装置において、窒化シリコン膜１５の水素含有率（水素含有量）は、窒化シリコン膜５ｃの水素含有率（水素含有量）よりも小さくなっている。また、上記図１２〜図１６のように窒化シリコン膜１５を複数の窒化シリコン膜（ここでは窒化シリコン膜５ａ，５ｂ）により形成した場合には、製造された半導体装置において、窒化シリコン膜１５を構成する各窒化シリコン膜（ここでは窒化シリコン膜５ａ，５ｂのそれぞれ）の水素含有率（水素含有量）は、窒化シリコン膜５ｃの水素含有率（水素含有量）よりも小さくなっている。

（実施の形態２）
本実施の形態では、上記実施の形態１の技術をＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）に適用した場合の一例について説明する。

図３２〜図３９は、本実施の形態２の半導体装置、ここではＣＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。

図３２に示されるように、本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型のＭＩＳＦＥＴが形成される領域であるｎＭＩＳ形成領域１Ａと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ形成領域１Ｂとを有している。このため、図３２におけるｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとは、同一の半導体基板１の異なる平面領域である。ｎＭＩＳ形成領域１Ａには、上記図１〜図６と同様の工程を行って、上記図６に相当する構造が形成される。ｎチャネル型ＭＩＳＦＥＴＱｎ形成工程は、上記実施の形態１で既に述べたものと基本的には同じである。一方、ｐＭＩＳ形成領域１Ｂには、上記図１〜図６と類似した工程（イオン注入する不純物の導電型を逆にした工程）を行って、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される。

簡単に説明すると、半導体基板１に素子分離領域２を形成してから、ｎＭＩＳ形成領域１Ａにｐ型不純物をイオン注入することでｐ型ウエルＰＷを形成し、ｐＭＩＳ形成領域１Ｂにｎ型不純物をイオン注入することでｎ型ウエルＮＷを形成する。それから、ゲート絶縁膜３およびゲート電極ＧＥが、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂの両方に形成される。それから、ｎＭＩＳ形成領域１Ａにおいて、ｐ型ウエルＰＷのゲート電極ＧＥの両側の領域にｎ型不純物をイオン注入することでｎ⁻型半導体領域（エクステンション領域）ＥＸ１を形成し、ｐＭＩＳ形成領域１Ｂにおいて、ｎ型ウエルＮＷのゲート電極ＧＥの両側の領域にｐ型不純物をイオン注入することでｐ⁻型半導体領域（エクステンション領域）ＥＸ２を形成する。それから、サイドウォールスペーサＳＷを、ｎＭＩＳ形成領域１Ａのゲート電極ＧＥの側壁上とｐＭＩＳ形成領域１Ｂのゲート電極ＧＥの側壁上とに形成する。それから、ｎＭＩＳ形成領域１Ａにおけるｐ型ウエルＰＷのゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域にｎ型不純物をイオン注入することでｎ^＋型半導体領域ＳＤ１（ソース、ドレイン）を形成し、ｐＭＩＳ形成領域１Ｂにおけるｎ型ウエルＮＷのゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域にｐ型不純物をイオン注入するでｐ^＋型半導体領域ＳＤ２（ソース、ドレイン）を形成する。その後、サリサイド技術により、ｎＭＩＳ形成領域１Ａにおけるｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥおよびソース・ドレイン領域（ｎ^＋型半導体領域ＳＤ１）の表面（上層部）とｐＭＩＳ形成領域１Ｂにおけるｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥおよびソース・ドレイン領域（ｐ^＋型半導体領域ＳＤ２）の表面（上層部）とに、金属シリサイド層４を形成する。

次に、図３３に示されるように、上記実施の形態１のステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を行うことで、窒化シリコン膜５ａ，５ｂ，５ｃの積層膜からなる窒化シリコン膜５を形成する。ステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５については上述したので、ここではその説明は省略する。本実施の形態においても、上記実施の形態１のステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５により窒化シリコン膜５ａ，５ｂ，５ｃの積層膜からなる窒化シリコン膜５を形成したことで、上記実施の形態１で説明したような効果を得ることができる。

窒化シリコン膜５は、半導体基板１の主面全面上に形成される。このため、本実施の形態においては、窒化シリコン膜５は、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの両方に形成され、ｎＭＩＳ形成領域１Ａのゲート電極ＧＥおよびサイドウォールスペーサＳＷとｐＭＩＳ形成領域１Ｂのゲート電極ＧＥおよびサイドウォールスペーサＳＷとを覆うように形成される。上記実施の形態１で説明したように、窒化シリコン膜５は引張応力膜である。

次に、図３４に示されるように、上記実施の形態１のステップＳ６を行うことで、層間絶縁膜６を形成する。層間絶縁膜６は、半導体基板１の主面全面上に形成されるため、ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの両方に形成され、ｎＭＩＳ形成領域１Ａの窒化シリコン膜５上およびｐＭＩＳ形成領域１Ｂの窒化シリコン膜５上に形成される。

次に、図３５に示されるように、ｐＭＩＳ形成領域１Ｂの層間絶縁膜６および窒化シリコン膜５を除去する。この際、ｎＭＩＳ形成領域１Ａの層間絶縁膜６および窒化シリコン膜５は、除去せずに残存させる。これは、例えば、フォトリソグラフィ法を用いてｎＭＩＳ形成領域１Ａの層間絶縁膜６上にフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、ｐＭＩＳ形成領域１Ｂの層間絶縁膜６および窒化シリコン膜５をドライエッチングすることにより、行うことができる。

次に、図３６に示されるように、半導体基板１の主面全面上に、圧縮応力用の絶縁膜として絶縁膜４１（より特定的には窒化シリコン膜４１）を形成する。ｐＭＩＳ形成領域１Ｂにおいては、絶縁膜４１は、ゲート電極ＧＥ、サイドウォールスペーサＳＷおよびｐ^＋型半導体領域ＳＤ２を覆うように、金属シリサイド層４上を含む半導体基板１の主面上に形成される。一方、ｎＭＩＳ形成領域１Ａにおいては、絶縁膜４１は層間絶縁膜６上に形成される。絶縁膜４１は、圧縮応力膜であり、好ましくは窒化シリコンからなる。

絶縁膜４１は、プラズマＣＶＤ法で形成することができ、その形成時の成膜条件（成膜温度、成膜ガスの種類、ガスの圧力、高周波パワーなど）を制御することで、圧縮応力膜とすることができる。

次に、図３７に示されるように、半導体基板１の主面全面上に、すなわち絶縁膜４１上に、層間絶縁膜４２を形成する。ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂにおいて、層間絶縁膜４２は絶縁膜４１上に形成される。層間絶縁膜４２は、層間絶縁膜６と同様に、酸化シリコン系の絶縁膜（すなわち酸化膜系絶縁膜）を用いることが好ましい。

次に、図３８に示されるように、ｎＭＩＳ形成領域１Ａの層間絶縁膜４２を除去する。この際、ｐＭＩＳ形成領域１Ｂの層間絶縁膜４２および絶縁膜４１は、除去せずに残存させる。これは、例えば、フォトリソグラフィ法を用いてｐＭＩＳ形成領域１Ｂの層間絶縁膜４２上にフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａの層間絶縁膜４２をドライエッチングすることにより、行うことができる。

次に、図３９に示されるように、ｎＭＩＳ形成領域１Ａの絶縁膜４１を除去する。この際、ｐＭＩＳ形成領域１Ｂの層間絶縁膜４２および絶縁膜４１は、除去せずに残存させる。これは、例えば、ｐＭＩＳ形成領域１Ｂの層間絶縁膜４２上のフォトレジストパターン（図示せず）をエッチングマスクとして用いて、ｎＭＩＳ形成領域１Ａの絶縁膜４１をドライエッチングすることにより、行うことができる。

これにより、図３９に示されるように、ｎＭＩＳ形成領域１Ａにおいては、半導体基板１上にゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、窒化シリコン膜５とその上の層間絶縁膜６との積層膜が形成され、ｐＭＩＳ形成領域１Ｂにおいては、半導体基板１上にゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、絶縁膜４１とその上の層間絶縁膜４２との積層膜が形成された構造が得られる。その後、ｎＭＩＳ形成領域１Ａの層間絶縁膜６の上面の高さとｐＭＩＳ形成領域１Ｂの層間絶縁膜４２の上面の高さとを一致させるためのＣＭＰ処理を施すこともできる。

その後、図示は省略するが、上記図９および図１０で説明したように、上記コンタクトホールＣＮＴを形成してから、コンタクトホールＣＮＴ内に上記プラグＰＧを形成し、更に上記絶縁膜７および配線Ｍ１を形成する。なお、ｎＭＩＳ形成領域１Ａにおいては、上記コンタクトホールＣＮＴは、層間絶縁膜６および窒化シリコン膜５からなる積層膜（積層絶縁膜）を貫通するように形成され、ｐＭＩＳ形成領域１Ｂにおいては、上記コンタクトホールＣＮＴは、層間絶縁膜４２および絶縁膜４１からなる積層膜（積層絶縁膜）を貫通するように形成される。

本実施の形態では、ｎＭＩＳ形成領域１Ａに、ｎチャネル型ＭＩＳＦＥＴＱｎを覆うように、引張応力膜である窒化シリコン膜５を形成しているため、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域における電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネルを流れるオン電流を増加させることができる。また、ｐＭＩＳ形成領域１Ｂに、ｐチャネル型ＭＩＳＦＥＴＱｐを覆うように、圧縮応力膜である絶縁膜４１を形成しているため、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域におけるホール（正孔）の移動度が増加するなどして、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネルを流れるオン電流を増加させることができる。このため、ＣＭＩＳＦＥＴを備えた半導体装置の性能を向上させることができる。

また、上記実施の形態１をそのままＣＭＩＳＦＥＴを有する半導体装置に適用することも可能である。この場合、上記図３４の構造を得た後、上記図３５〜図３９の工程は行わずに、上記コンタクトホールＣＮＴおよび上記プラグＰＧを形成し、その後、プラグＰＧが埋め込まれた層間絶縁膜６上に上記絶縁膜７および配線Ｍ１を形成する。ｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとに窒化シリコン膜５および層間絶縁膜６が形成された状態で上記コンタクトホールＣＮＴおよびプラグＰＧを形成するため、図３４のｎＭＩＳ形成領域１ＡとｐＭＩＳ形成領域１Ｂとの両方において、上記図９のように窒化シリコン膜５および層間絶縁膜６の積層膜を貫通するように上記コンタクトホールＣＮＴが形成され、そこにプラグＰＧが埋め込まれる。この場合、ｎＭＩＳ形成領域１Ａでは、ｎチャネル型ＭＩＳＦＥＴＱｎを覆うように引張応力膜である窒化シリコン膜５が形成されているため、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域における電子の移動度が増加するなどして、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネルを流れるオン電流を増加させることができる。しかしながら、ｐＭＩＳ形成領域１Ｂには、圧縮応力膜は形成されていないため、ｐＭＩＳ形成領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐについては、チャネル領域におけるホール（正孔）の移動度を増加させることができない。このため、ｎチャネル型ＭＩＳＦＥＴのチャネル領域におけるキャリア（ここでは電子）の移動度を優先的に向上させたいようなＣＭＩＳＦＥＴを有する半導体装置に適用すれば、好適である。また、この場合、製造工程数を抑制（低減）できるため、低コスト化にも有利である。

一方、上記実施の形態２は、ｎＭＩＳ形成領域１Ａには引張応力膜（ここでは窒化シリコン膜５）があり、ｐＭＩＳ形成領域１Ｂには圧縮応力膜（ここでは絶縁膜４１）があるため、ｎＭＩＳ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域とｐＭＩＳ形成領域１Ｂのｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との両方で、キャリアの移動度を向上させることができる。このため、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとの両方でチャネル領域におけるキャリアの移動度を向上させたいようなＣＭＩＳＦＥＴを有する半導体装置に適用すれば、効果が大きい。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、半導体装置およびその製造技術に適用して有効である。

１ 半導体基板
１Ａ ｎＭＩＳ形成領域
１Ｂ ｐＭＩＳ形成領域
２ 素子分離領域
３ ゲート絶縁膜
４ 金属シリサイド層
５，５ａ，５ｂ，５ｃ 窒化シリコン膜
６ 層間絶縁膜
７ 絶縁膜
８ 配線溝
１１ａ，１１ｂ 側壁
１２ａ，１２ｂ 側面
１３ａ，１３ｂ 表面（側面）
１４ａ，１４ｂ 表面（側面）
１５ 窒化シリコン膜
１７ａ，１７ｂ，１７ｃ 方向
１８ 界面
１９ 亀裂
１９ａ 点線
２１ 半導体製造装置
２２ 搬送室
２３ 成膜用チャンバ
２４ 紫外線照射用チャンバ
２５ ロードロック室
２６ フープ
１０５，１０５ａ，１０５ｂ，１０５ｃ 窒化シリコン膜
ＣＮＴ コンタクトホール
ＥＸ１ ｎ⁻型半導体領域
ＥＸ２ ｐ⁻型半導体領域
ＧＥ，ＧＥ１，ＧＥ２ ゲート電極
Ｌ_０，Ｌ_０１，Ｌ_０２，Ｌ_ａ，Ｌ_ｂ 間隔
Ｍ１ 配線
ＮＷ ｎ型ウエル
ＰＧ，ＰＧ１，ＰＧ２ プラグ
ＰＷ ｐ型ウエル
Ｑｎ，Ｑｎ１，Ｑｎ２ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１ ｎ^＋型半導体領域
ＳＤ２ ｐ^＋型半導体領域
ＳＷ，ＳＷ１，ＳＷ２ サイドウォールスペーサ
Ｔ_ａ，Ｔ_ｂ，Ｔ_ｃ，Ｔ_ａｂ，Ｔ_ａｂｃ 膜厚

Claims (19)

1. 半導体基板と、
   前記半導体基板の主面上に形成され、互いに隣り合う第１ゲート電極および第２ゲート電極と、
   前記第１ゲート電極の前記第２ゲート電極に対向する側の第１側壁上に形成された第１サイドウォールスペーサと、
   前記第２ゲート電極の前記第１ゲート電極に対向する側の第２側壁上に形成された第２サイドウォールスペーサと、
   前記半導体基板の主面上に、前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとを覆うように形成された第１絶縁膜と、
   前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとを覆うように、前記第１絶縁膜上に形成された第２絶縁膜と、
   前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとを覆うように、前記第２絶縁膜上に形成された第３絶縁膜と、
   を有する半導体装置であって、
   前記第１絶縁膜および前記第２絶縁膜のそれぞれは、窒化シリコンからなりかつ引張応力膜として機能し、
   前記第３絶縁膜は、酸化シリコン系の絶縁膜からなり、
   前記第１サイドウォールスペーサと前記第２サイドウォールスペーサとの間の間隔をＬ_０とし、前記第１絶縁膜の膜厚をＴ_１とし、前記第１サイドウォールスペーサの側面上の前記第１絶縁膜と前記第２サイドウォールスペーサの側面上の前記第１絶縁膜との間の間隔をＬ_１とし、前記第２絶縁膜の膜厚をＴ_２としたときに、Ｌ_０／２＞Ｔ_１かつＬ_１／２≦Ｔ_２が成り立ち、
   前記第１絶縁膜の水素含有率は、前記第２絶縁膜の水素含有率よりも小さいことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１絶縁膜の水素含有率は、前記第２絶縁膜の水素含有率の１／３以下であることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記第１絶縁膜の引張応力は、前記第２絶縁膜の引張応力よりも大きいことを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記第１絶縁膜は、複数の窒化シリコン膜の積層膜からなり、
   前記第１絶縁膜を構成する前記複数の窒化シリコン膜のそれぞれの水素含有率は、前記第２絶縁膜の水素含有率よりも小さいことを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記第１ゲート電極および前記第２ゲート電極は、それぞれｎチャネル型ＭＩＳＦＥＴのゲート電極であることを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、
   前記第３、第２および第１絶縁膜に形成されたコンタクトホールと、前記コンタクトホール内に形成された導電性のプラグとを更に有することを特徴とする半導体装置。
7. （ａ）半導体基板の主面上に、互いに隣り合う第１ゲート電極および第２ゲート電極を形成する工程、
   （ｂ）前記第１ゲート電極の前記第２ゲート電極に対向する側の第１側壁上に第１サイドウォールスペーサを、前記第２ゲート電極の前記第１ゲート電極に対向する側の第２側壁上に第２サイドウォールスペーサを、それぞれ形成する工程、
   （ｃ）前記半導体基板の主面上に、前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとを覆うように、窒化シリコンからなりかつ引張応力膜として機能する第１絶縁膜を形成する工程、
   （ｄ）前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとを覆うように、前記第１絶縁膜上に、第２絶縁膜を形成する工程、
   （ｅ）前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとを覆うように、前記第２絶縁膜上に第３絶縁膜を形成する工程、
   を有する半導体装置の製造方法であって、
   前記第１絶縁膜および前記第２絶縁膜のそれぞれは、窒化シリコンからなりかつ引張応力膜として機能し、
   前記第３絶縁膜は、酸化シリコン系の絶縁膜からなり、
   前記（ｂ）工程で形成された前記第１サイドウォールスペーサと前記第２サイドウォールスペーサとの間の間隔をＬ_０とし、前記（ｃ）工程における前記第１絶縁膜の堆積膜厚をＴ_１とし、前記（ｄ）工程で前記第２絶縁膜を形成する前の段階における前記第１サイドウォールスペーサの側面上の前記第１絶縁膜と前記第２サイドウォールスペーサの側面上の前記第１絶縁膜との間の間隔をＬ_１とし、前記（ｄ）工程における前記第２絶縁膜の堆積膜厚をＴ_２としたときに、Ｌ_０／２＞Ｔ_１かつＬ_１／２≦Ｔ_２が成り立ち、
   前記（ｃ）工程で形成された前記第１絶縁膜に対しては、前記第１絶縁膜の成膜後に前記第１絶縁膜の引張応力を増大する処理を施し、
   前記（ｄ）工程で形成された前記第２絶縁膜に対しては、前記第２絶縁膜の成膜後に前記第２絶縁膜の引張応力を増大する処理を施さないことを特徴とする半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法において、
   前記引張応力を増大する処理は、紫外線照射処理、電子ビーム照射処理、マイクロ波照射処理または熱処理であることを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   前記引張応力を増大する処理は、紫外線照射処理であり、
   前記（ｃ）工程では、前記第１絶縁膜の成膜後に前記第１絶縁膜に対して紫外線照射処理を行い、
   前記（ｄ）工程で形成された前記第２絶縁膜に対しては、紫外線照射処理を行わないことを特徴とする半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    前記第１ゲート電極および前記第２ゲート電極は、それぞれｎチャネル型ＭＩＳＦＥＴのゲート電極であることを特徴とする半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｃ）工程で形成された前記第１絶縁膜の引張応力は、前記（ｄ）工程で形成された前記第２絶縁膜の引張応力よりも大きいことを特徴とする半導体装置の製造方法。
12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、プラズマＣＶＤ法により前記第１絶縁膜を成膜した後、大気暴露させることなく、前記第１絶縁膜に対して紫外線照射処理を行い、該紫外線照射処理の後、大気暴露させることなく、前記（ｄ）工程でプラズマＣＶＤ法により前記第２絶縁膜を成膜することを特徴とする半導体装置の製造方法。
13. 請求項７記載の半導体装置の製造方法において、
    前記（ｃ）工程では、
    （ｃ１）窒化シリコン膜を形成する工程と、
    （ｃ２）前記（ｃ１）工程後、前記（ｃ１）工程で形成された前記窒化シリコン膜に対して引張応力を増大する処理を施す工程と、
    を複数回繰り返すことにより、複数の前記窒化シリコン膜の積層膜からなる前記第１絶縁膜が形成されることを特徴とする半導体装置の製造方法。
14. 請求項７記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記第１絶縁膜はプラズマＣＶＤ法で形成され、
    前記（ｄ）工程では、前記第２絶縁膜はプラズマＣＶＤ法で形成されることを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｃ）工程では、プラズマＣＶＤ法による前記第１絶縁膜の成膜温度は４００℃以上であり、
    前記（ｄ）工程では、プラズマＣＶＤ法による前記第２絶縁膜の成膜温度は４００℃以上であることを特徴とする半導体装置の製造方法。
16. 請求項７記載の半導体装置の製造方法において、
    （ｆ）前記（ｅ）工程後、前記第３、第２および第１絶縁膜にコンタクトホールを形成する工程、
    （ｇ）前記コンタクトホール内に導電性のプラグを形成する工程、
    を更に有することを特徴とする半導体装置の製造方法。
17. （ａ）半導体基板の主面上に、互いに隣り合う第１ゲート電極および第２ゲート電極を形成する工程、
    （ｂ）前記第１ゲート電極の前記第２ゲート電極に対向する側の第１側壁上に第１サイドウォールスペーサを、前記第２ゲート電極の前記第１ゲート電極に対向する側の第２側壁上に第２サイドウォールスペーサを、それぞれ形成する工程、
    （ｃ）前記半導体基板の主面上に、前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとを覆うように、窒化シリコンからなりかつ引張応力膜として機能する第１絶縁膜を形成する工程、
    （ｄ）前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとを覆うように、前記第１絶縁膜上に、第２絶縁膜を形成する工程、
    （ｅ）前記第１および第２ゲート電極と前記第１および第２サイドウォールスペーサとを覆うように、前記第２絶縁膜上に第３絶縁膜を形成する工程、
    を有する半導体装置の製造方法であって、
    前記第１絶縁膜および前記第２絶縁膜のそれぞれは、窒化シリコンからなりかつ引張応力膜として機能し、
    前記第３絶縁膜は、酸化シリコン系の絶縁膜からなり、
    前記（ｂ）工程で形成された前記第１サイドウォールスペーサと前記第２サイドウォールスペーサとの間の間隔をＬ_０とし、前記（ｃ）工程における前記第１絶縁膜の堆積膜厚をＴ_１とし、前記（ｄ）工程で前記第２絶縁膜を形成する前の段階における前記第１サイドウォールスペーサの側面上の前記第１絶縁膜と前記第２サイドウォールスペーサの側面上の前記第１絶縁膜との間の間隔をＬ_１とし、前記（ｄ）工程における前記第２絶縁膜の堆積膜厚をＴ_２としたときに、Ｌ_０／２＞Ｔ_１かつＬ_１／２≦Ｔ_２が成り立ち、
    前記（ｃ）工程で形成された前記第１絶縁膜に対しては、前記第１絶縁膜の成膜後に前記第１絶縁膜の引張応力を増大する第１処理を施し、
    前記（ｄ）工程で形成された前記第２絶縁膜に対しては、前記第２絶縁膜の成膜後に前記第２絶縁膜の引張応力を増大する第２処理を施し、
    前記第１処理の条件と前記第２処理の条件とが異なることを特徴とする半導体装置の製造方法。
18. 請求項１７記載の半導体装置の製造方法において、
    前記第１処理よりも前記第２処理の方が、引張応力の増大作用が小さいことを特徴とする半導体装置の製造方法。
19. 請求項１８記載の半導体装置の製造方法において、
    前記第１処理および前記第２処理は、紫外線照射処理であり、
    前記第２処理における紫外線の照度は、前記第１処理における紫外線の照度よりも小さいことを特徴とする半導体装置の製造方法。

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