JP2012069224A - Nonvolatile semiconductor memory - Google Patents
Nonvolatile semiconductor memoryDownload PDFInfo
- Publication number
- JP2012069224A JP2012069224AJP2010214243AJP2010214243AJP2012069224AJP 2012069224 AJP2012069224 AJP 2012069224AJP 2010214243 AJP2010214243 AJP 2010214243AJP 2010214243 AJP2010214243 AJP 2010214243AJP 2012069224 AJP2012069224 AJP 2012069224A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory cell
- write
- threshold voltage
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Translated fromJapaneseDescription
Translated fromJapanese本実施形態は、不揮発性半導体記憶装置に関する。 The present embodiment relates to a nonvolatile semiconductor memory device.
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。 Conventionally, LSIs have been formed by integrating elements in a two-dimensional plane on a silicon substrate. In order to increase the storage capacity of a memory, it is common to reduce the size of one element (miniaturize), but in recent years, the miniaturization has become costly and technically difficult. For miniaturization, photolithography technology needs to be improved, but the cost required for the lithography process is steadily increasing. Even if miniaturization is achieved, it is expected that physical limits such as breakdown voltage between elements will be reached unless the drive voltage is scaled. That is, there is a high possibility that operation as a device is difficult.
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。 Therefore, in recent years, many nonvolatile semiconductor memory devices (stacked nonvolatile semiconductor memory devices) in which memory cells are three-dimensionally arranged have been proposed in order to increase the degree of memory integration.
本実施形態は、データリテンションの特性を向上しつつ消去動作や書き込み動作に要する時間を短縮できる不揮発性半導体記憶装置を提供する。 The present embodiment provides a nonvolatile semiconductor memory device that can shorten the time required for the erase operation and the write operation while improving the characteristics of data retention.
以下に説明する実施の形態の不揮発性半導体記憶装置は、第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイを備える。制御回路は、複数のメモリセルに対して印加する電圧を制御する。制御回路は、複数のメモリセルに対し消去動作を実行する場合に、第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルを除いた第１書き込み領域のメモリセルに第１閾値電圧を与える一方、第２書き込み領域のメモリセル及び第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルに第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御する。 A nonvolatile semiconductor memory device according to an embodiment described below includes a memory cell array having a first write area and a second write area and including a plurality of memory cells. The control circuit controls the voltage applied to the plurality of memory cells. When performing an erase operation on a plurality of memory cells, the control circuit applies a first threshold voltage to the memory cells in the first write region excluding the memory cells in the first write region adjacent to the memory cells in the second write region. On the other hand, a positive second threshold voltage indicating an erase state having a voltage value larger than the first threshold voltage is applied to the memory cell in the second write area and the memory cell in the first write area adjacent to the memory cell in the second write area. Control to give.
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。 Hereinafter, embodiments of a nonvolatile semiconductor memory device according to the present invention will be described with reference to the drawings.
［第１の実施の形態］
［構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。[First Embodiment]
[Constitution]
First, the overall configuration of the nonvolatile semiconductor memory device according to the first embodiment will be described with reference to FIG. FIG. 1 is a block diagram of a nonvolatile semiconductor memory device according to the first embodiment of the present invention.
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、データ回路・ページバッファ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、内部電圧発生回路１８、およびコアドライバ１９を備える。 As shown in FIG. 1, the nonvolatile semiconductor memory device according to the first embodiment includes a
メモリセルアレイ１１は、図２に示すように、カラム方向に延びた複数のビット線ＢＬと、ビット線ＢＬに交差するロウ方向に延びた複数のソース線ＣＥＬＳＲＣと、電気的に書き換え可能な複数のメモリセルＭＴｒを直列に接続されたメモリストリングＭＳを有する。メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリセルＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリセルＭＴｒは、積層方向にマトリクス状に配列されるとともに、積層方向に直交する水平方向にも配列される。積層方向に並ぶ複数個のメモリセルＭＴｒは直列接続され、メモリストリングＭＳを構成する。 As shown in FIG. 2, the
メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒが接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。ドレイン側選択トランジスタＳＤＴｒの一端は、ビット線ＢＬに接続される。ソース側選択トランジスタＳＳＴｒの一端は、ソース線ＣＥＬＳＲＣに接続される。 A drain-side selection transistor SDTr and a source-side selection transistor SSTr that are conductive when selected are connected to both ends of the memory string MS. The memory strings MS are arranged with the stacking direction as a longitudinal direction. One end of the drain side select transistor SDTr is connected to the bit line BL. One end of the source side select transistor SSTr is connected to the source line CELSRC.
ロウデコーダ１２は、図１に示すように、アドレス・コマンドレジスタ１７から入力されたブロックアドレス信号等をデコードし、またコアドライバ１９から出力されるワード線制御信号や選択ゲート制御信号を受けて、メモリセルアレイ１１を制御する。データ回路・ページバッファ１３は、読み出し動作時にはメモリセルアレイ１１からデータを読み出し、ページバッファにデータを一時的に保持する。また、書き込み動作時にはチップ外部から書き込みデータがページバッファにロードされた後、ページバッファとデータ回路が連携して選択されたメモリセルにデータを書き込む。カラムデコーダ１４は、アドレス・コマンドレジスタ１７から入力されたカラムアドレス信号をデコードし、データの入出力制御を行う。制御回路１５は、アドレス・コマンドレジスタ１７から読み出し・書き込み・消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する内部電圧発生回路１８を制御したり、ワード線やビット線制御の制御を司るコアドライバ１９を制御する。入出力回路１６は、コマンド・アドレス・データの入出力制御を行う。この不揮発性半導体記憶装置には、高速書き込み領域と通常書き込み領域が設けられており、それぞれの領域で行われる消去動作は、互いに異なっている。詳しくは後述する。 As shown in FIG. 1, the
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリセルＭＴｒ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及びその周辺回路の等価回路図である。 Next, the circuit configuration of the
メモリセルアレイ１１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に複数のメモリブロックＭＢに跨るように延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。 As shown in FIG. 3, the
メモリブロックＭＢは、図３に示すように、ロウ方向及びロウ方向と直交するカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。ロウ方向において一列に並ぶ複数のメモリユニットＭＵは、１つのサブブロックＳＢを構成する。 As shown in FIG. 3, the memory block MB has a plurality of memory units MU arranged in a matrix in the row direction and the column direction orthogonal to the row direction. In the memory block MB, one bit line BL is provided with a plurality of commonly connected memory units MU. The memory unit MU includes a memory string MS, a source side selection transistor SSTr, and a drain side selection transistor SDTr. The memory units MU adjacent to each other in the column direction are formed so that their configurations are symmetrical to each other in the column direction. The memory units MU are arranged in a matrix in the row direction and the column direction. A plurality of memory units MU arranged in a line in the row direction constitute one sub-block SB.
メモリストリングＭＳは、直列接続されたメモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒにて構成されている。メモリセルＭＴｒ０〜ＭＴｒ７は、積層方向に直列に接続されている。メモリセルＭＴｒ８〜ＭＴｒ１５も、同様に積層方向に直列に接続されている。メモリセルＭＴｒ０〜ＭＴｒ１５は、電荷蓄積層に電荷を蓄積させることで、情報を記憶する。 The memory string MS is composed of memory cells MTr0 to MTr15 and a back gate transistor BTr connected in series. The memory cells MTr0 to MTr7 are connected in series in the stacking direction. Similarly, the memory cells MTr8 to MTr15 are connected in series in the stacking direction. The memory cells MTr0 to MTr15 store information by storing charges in the charge storage layer.
バックゲートトランジスタＢＴｒは、最下層のメモリセルＭＴｒ７とメモリセルＭＴｒ８との間に接続されている。従って、メモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリセルＭＴｒ０のソース）に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリセルＭＴｒ１５のドレイン）に接続されている。 The back gate transistor BTr is connected between the lowermost memory cell MTr7 and the memory cell MTr8. Accordingly, the memory cells MTr0 to MTr15 and the back gate transistor BTr are connected in a U shape in a cross section along the column direction. The drain of the source side select transistor SSTr is connected to the other end of the memory string MS (the source of the memory cell MTr0). The source of the drain side select transistor SDTr is connected to one end of the memory string MS (the drain of the memory cell MTr15).
メモリユニットＭＵにおいて、１つのメモリブロックＭＢ中のメモリセルＭＴｒ０のゲートは、ワード線ＷＬ０に共通接続されている。同様に、１つのメモリブロックＭＢ中のメモリセルＭＴｒ１〜ＭＴｒ１５のゲートは、ワード線ＷＬ１〜ＷＬ１５に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。 In the memory unit MU, the gates of the memory cells MTr0 in one memory block MB are commonly connected to the word line WL0. Similarly, the gates of the memory cells MTr1-MTr15 in one memory block MB are commonly connected to the word lines WL1-WL15. Further, the gates of the back gate transistors BTr arranged in a matrix in the row direction and the column direction are commonly connected to the back gate line BG.
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。 In the memory unit MU, the gates of the drain side select transistors SDTr arranged in a line in the row direction are commonly connected to a drain side select gate line SGD extending in the row direction. The drains of the drain side select transistors SDTr arranged in a line in the column direction are commonly connected to the bit line BL.
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＣＥＬＳＲＣに共通に接続されている。 In the memory unit MU, the gates of the source side select transistors SSTr arranged in a line in the row direction are commonly connected to a source side select gate line SGS extending in the row direction. Further, in a pair of memory units MU adjacent in the column direction, the sources of the source side select transistors SSTr arranged in a line in the row direction are commonly connected to a source line CELSRC extending in the row direction.
次に、図４を参照して、図３に示した回路構成を実現するメモリセルアレイ１１の積層構造について説明する。図４は、第１実施形態に係るメモリセルアレイ１１の断面図であり、図５は、図４の一部の拡大図である。 Next, a stacked structure of the
メモリセルアレイ１１は、図４に示すように、基板２０、下層から順に、バックゲート層３０、メモリセル層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリセル層４０は、メモリセルＭＴｒ０〜ＭＴｒ１５として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＣＥＬＳＲＣ及びビット線ＢＬとして機能する。 As shown in FIG. 4, the
バックゲート層３０は、図４に示すように、基板２０の上に絶縁層２１を介して形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、ロウ方向及びカラム方向に広がる板状に形成されている。バックゲート導電層３１は、後述するＵ字状半導体層４５の連結部４５Ｂの下面及び側面を覆い且つ連結部４５Ｂの上面と同じ高さまで形成されている。バックゲート導電層３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。 As shown in FIG. 4, the
また、バックゲート層３０は、図４に示すように、バックゲート導電層３１を堀込むように形成されたバックゲート溝３２を有する。バックゲート溝３２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲート溝３２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成されている。 Further, as shown in FIG. 4, the
メモリセル層４０は、図４に示すように、積層方向に絶縁層４２を介して形成されたワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａ〜４１ｄは、ワード線ＷＬ０〜ＷＬ１５、及びメモリセルＭＴｒ０〜ＭＴｒ１５の制御ゲートとして機能する。ワード線導電層４１ａ〜４１ｄは、メモリブロックＭＢ毎に分断され、ロウ方向に対向する一対の櫛歯状に形成されている。あるいは、メモリユニットＭＵ毎に、ワード線ＷＬが独立に駆動になるよう、ワード線導電層４１ａ〜４１ｄも１つのメモリユニット毎に独立のコンタクトに接続されていてもよい。
ワード線導電層４１ａ〜４１ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成された部分を有する。ワード線導電層４１ａ〜４１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）あるいはポリサイドにて構成されている。As shown in FIG. 4, the memory cell layer 40 includes word line
The word line
また、メモリセル層４０は、図４に示すように、ワード線導電層４１ａ〜４１ｄ、及び絶縁層４２を貫通するように形成されたメモリホール４３を有する。 Further, as shown in FIG. 4, the memory cell layer 40 has
メモリホール４３は、各バックゲート溝３２のカラム方向の両端近傍の位置に整合するように形成されている。メモリホール４３は、ロウ方向及びカラム方向にマトリクス状に形成されている。 The
また、上記バックゲートトランジスタ層３０及びメモリセル層４０は、図４に示すように、メモリゲート絶縁層４４、及びＵ字状半導体層４５を有する。Ｕ字状半導体層４５は、メモリセルＭＴｒ０〜ＭＴｒ１５及びバックゲートトランジスタＢＴｒのボディとして機能する。 Further, the back
メモリゲート絶縁層４４は、図４に示すように、メモリホール４３、及びバックゲート溝３２に面する側面に、メモリセル間においても分断されず、連続的に形成されている。メモリゲート絶縁層４４は、図５に示すように、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃにて構成されている。ブロック絶縁層４４ａは、メモリホール４３、及びバックゲート溝３２に面する側面に亘ってワード線導電層４１ａ〜４１ｄ及びバックゲート導電層３１と接するように形成されている。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａの側面に形成されている。電荷絶縁層４４ｂは、電荷を蓄積し、メモリセルＭＴｒ０〜ＭＴｒ１５のデータを保有するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂの側面に形成されている。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。As shown in FIG. 4, the memory
Ｕ字状半導体層４５は、図４に示すように、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層４５は、図５に示すように、トンネル絶縁層４４ｃに接し且つバックゲート溝３２及びメモリホール４３を埋めるように形成されている。Ｕ字状半導体層４５は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部４５Ａ、及び一対の柱状部４５Ａの下端を連結させるように形成された連結部４５Ｂを有する。Ｕ字状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。 As shown in FIG. 4, the
上記メモリセル層４０の構成を換言すると、トンネル絶縁層４４ｃは、柱状部４５Ａの側面を取り囲むように形成されている。電荷蓄積層４４ｂは、トンネル絶縁層４４ｃの側面を取り囲むように形成されている。ブロック絶縁層４４ａは、電荷蓄積層４４ｂの側面を取り囲むように形成されている。ワード線導電層４１ａ〜４１ｄは、ブロック絶縁層４４ａの側面を取り囲むように形成されている。なお、電荷蓄積層４４ｂは、ワード線導電層４１ａ〜４１ｄの側面だけでなく、それらの間の層間絶縁膜の側面にも形成され、柱状部４５ａの側面に上下方向に連続的に形成されている。ブロック絶縁層４４ａ、トンネル絶縁層４４ｃも同様である。 In other words, in the configuration of the memory cell layer 40, the
選択トランジスタ層５０は、図４に示すように、ドレイン側導電層５１、及びそのドレイン側導電層５１と同層に形成されたソース側導電層５２を有する。ドレイン側導電層５１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲート電極として機能する。ソース側導電層５２は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲート電極として機能する。 As shown in FIG. 4, the
ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に２つずつ交互に設けられている。ドレイン側導電層５１、及びソース側導電層５２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。 The drain side
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ホール５３、及びソース側ホール５４を有する。ドレイン側ホール５３は、ドレイン側導電層５１を貫通するように形成されている。ソース側ホール５４は、ソース側導電層５２を貫通するように形成されている。ドレイン側ホール５３及びソース側ホール５４は、メモリホール４３に整合する位置に形成されている。 Further, as shown in FIG. 4, the
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ゲート絶縁層５５、ソース側ゲート絶縁層５６、ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８を有する。ドレイン側柱状半導体層５７は、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。ソース側柱状半導体層５８は、ソース側選択トランジスタＳＳＴｒのボディと機能する。 As shown in FIG. 4, the
ドレイン側ゲート絶縁層５５は、ドレイン側ホール５３に面する側面に形成されている。ソース側ゲート絶縁層５６は、ソース側ホール５４に面する側面に形成されている。ドレイン側ゲート絶縁層５５及びソース側ゲート絶縁層５６は、酸化シリコン（ＳｉＯ２）にて構成されている。The drain side gate insulating layer 55 is formed on the side surface facing the
ドレイン側柱状半導体層５７は、ドレイン側ホール５３を埋めるように、ドレイン側ゲート絶縁層５５と接して積層方向に延びる柱状に形成されている。ソース側柱状半導体層５８は、ソース側ホール５４を埋めるように、ソース側ゲート絶縁層５６と接して積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。 The drain side
上記選択トランジスタ層５０の構成を換言すると、ドレイン側ゲート絶縁層５５は、ドレイン側柱状半導体層５７の側面を取り囲むように形成されている。ドレイン側導電層５１は、ドレイン側ゲート絶縁層５５の側面を取り囲むように形成されている。ソース側ゲート絶縁層５６は、ソース側柱状半導体層５８の側面を取り囲むように形成されている。ソース側導電層５２は、ソース側ゲート絶縁層５６の側面を取り囲むように形成されている。 In other words, the drain-side gate insulating layer 55 is formed so as to surround the side surface of the drain-side
配線層６０は、図４に示すように、第１配線層６１、第２配線層６２、及びプラグ層６３を有する。第１配線層６１は、ソース線ＣＥＬＳＲＣとして機能する。第２配線層６２は、ビット線ＢＬとして機能する。 As shown in FIG. 4, the
第１配線層６１は、図４に示すように、隣接する２本のソース側柱状半導体層５８の上面に共通に接するように形成されている。第１配線層６１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。第１配線層６１は、タングステン（Ｗ）等の金属にて構成されている。 As shown in FIG. 4, the
第２配線層６２は、図４に示すように、プラグ層６３を介してドレイン側柱状半導体層５７の上面に接続されている。第２配線層６２は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。第２配線層６２は、銅（Ｃｕ）、プラグ層６３は、タングステン（Ｗ）等の金属にて構成されている。 As shown in FIG. 4, the
この不揮発性半導体記憶装置では、メモリセルアレイ１１中において、通常書き込み領域と、高速書き込み領域とが定義されている。例えば図６に示すように、１メモリストリングＭＳ中で、ワード線ＷＬ０およびＷＬ１に沿ったメモリセルＭＣ０およびＭＣ１が高速書き込み領域（第１書込み領域）として定義され、ワード線ＷＬ２〜１５に沿ったメモリセルＭＣ２〜ＭＣ１５が通常書き込み領域（第２書き込み領域）として定義される。 In this nonvolatile semiconductor memory device, a normal writing area and a high-speed writing area are defined in the
図７〜図９は、両書き込み領域における消去動作、書き込み動作の違いを説明する概念図である。書き込み動作完了後においては、データ”１”（消去状態）を示す閾値電圧分布Ｅ’又はデータ”０”を示す閾値電圧分布Ａのいずれかが１つのメモリセルＭＣに与えられているものとする。閾値電圧分布Ｅ’は、消去動作により閾値電圧分布Ｅが得られた後、このような閾値電圧分布Ｅを有するメモリセルに対し弱い書き込み動作を行うことにより得られる分布である。すなわち、閾値電圧分布Ｅは、閾値電圧分布Ｅ’よりも低い分布である。
ここで、閾値電圧分布Ｅ’を与える必要性と、そのような閾値電圧分布Ｅ’を得るための制御方法について説明する。本実施の形態では、メモリセル構造の一例として、電荷蓄積層４４ｂがメモリストリングＭＳの長手方向のメモリセルＭＣ間でも分断されず繋がっているセルアレイ構造を挙げている。このようなセルアレイ構造において、あるメモリセルＭＴｒｉが消去動作を受けた後閾値電圧分布Ｅに維持され、これによりメモリセルＭＴｒｉの電荷蓄積層４４ｂにホール（正孔）がトラップされている一方、それに隣接するメモリセルＭＴｒｉ＋１が書き込み動作の対象とされ電荷蓄積層４４ｂに電子がトラップされている場合を考える。この場合、メモリセルＭＴｒｉ＋１の電荷蓄積層４４ｂにトラップされている電子は、隣接するメモリセルＭｔｒｉの電荷蓄積層４４ｂにトラップされたホールの影響を受けてメモリセルＭＴｒｉ側に引き寄せられメモリセルＭＴｒｉ＋１の電荷蓄積膜から抜け出し易くなる。その結果、書き込み状態にあったメモリセルＭＴｒｉ＋１の閾値電圧が低下しやすくなりデータリテンション特性の悪化に繋がる。そこで、このような現象を緩和する一つの対策として、書き込み状態のメモリセルＭＴｒｉ＋１に隣接するメモリセルＭＴｒｉ＋１の電荷蓄積膜にホールが存在しないようにすることが有効であると考えられる。すなわち、データを書き込んだメモリセルＭＴｒｉ＋１とメモリストリングＭＳの長手方向において隣接するメモリセルＭＴｒｉには、その電荷蓄積層４４ｂにホールが存在しない状態を保証する制御方法を採用する。ここで、メモリセルＭＴｒで、１ビット/セル（２値記憶セル）の記憶方式を実行する場合には、メモリセルＭＴｒは“１”と“０”の２状態のいずれかを保持する。また、２ビット／セル（４値記憶セル）の記憶方式を実行する場合には、メモリセルＭＴｒは“１１”／“１０”／“００”／“０１”の４状態のいずれかを保持する。いずれの記憶方式を実行する場合にも、複数の状態のうちのいずれか一つの状態、例えば最も低い閾値電圧分布を有する状態（例えば“１”状態または“１１”状態）を消去状態に設定するが、その消去状態のメモリセルの閾値電圧分布は、隣接メモリセルのデータリテンションを悪化させないような所定レベルに設定される。そのように制御された消去状態の分布を、以下では閾値電圧分布Ｅ’と称する。
以下に通常書き込み領域、高速書き込み領域のそれぞれにおける書き込み動作、消去動作の制御方法を説明する。通常書き込み領域のメモリセルと高速書き込み領域のメモリセルとが同等のデータリテンション特性をもつように、通常書き込み領域又は高速書き込み領域に存在するメモリセルＭＴｒｉにデータを書き終えた後には、メモリストリングＭＳの長手方向において隣接するメモリセルＭＴｒｉ＋１には閾値電圧分布Ｅ’分布以上の閾値電圧分布が与えられるよう、メモリセルＭＴｒ＋１の電圧印加が制御される。7 to 9 are conceptual diagrams illustrating the difference between the erase operation and the write operation in both write regions. After the write operation is completed, one of the threshold voltage distribution E ′ indicating data “1” (erased state) and the threshold voltage distribution A indicating data “0” is applied to one memory cell MC. . The threshold voltage distribution E ′ is a distribution obtained by performing a weak write operation on the memory cells having such a threshold voltage distribution E after the threshold voltage distribution E is obtained by the erase operation. That is, the threshold voltage distribution E is a distribution lower than the threshold voltage distribution E ′.
Here, the necessity to provide the threshold voltage distribution E ′ and a control method for obtaining such a threshold voltage distribution E ′ will be described. In the present embodiment, as an example of the memory cell structure, a cell array structure in which the charge storage layer 44b is connected without being divided between the memory cells MC in the longitudinal direction of the memory string MS is given. In such a cell array structure, after a certain memory cell MTri is subjected to an erasing operation, the threshold voltage distribution E is maintained, whereby holes are trapped in the charge storage layer 44b of the memory cell MTri. Consider a case where an adjacent memory cell MTri + 1 is a target of a write operation and electrons are trapped in the charge storage layer 44b. In this case, electrons trapped in the charge storage layer 44b of the memory cell MTri + 1 are attracted to the memory cell MTri side under the influence of the holes trapped in the charge storage layer 44b of the adjacent memory
Hereinafter, a method for controlling the writing operation and the erasing operation in the normal writing area and the high-speed writing area will be described. After data has been written to the memory cell MTri existing in the normal write area or the high-speed write area, the memory string MS is written so that the memory cell in the normal write area and the memory cell in the high-speed write area have equivalent data retention characteristics. The voltage application of the memory cell MTr + 1 is controlled so that the threshold voltage distribution equal to or higher than the threshold voltage distribution E ′ distribution is given to the memory cell MTri + 1 adjacent in the longitudinal direction of the.
この場合において、通常書き込み領域における消去動作では、閾値電圧分布Ａ及びＥ’を有するメモリセルの閾値電圧を、閾値電圧分布Ｅ’以下の閾値電圧分布Ｅに移行させる（図７の動作（１））。この積層型不揮発性メモリの消去動作は、セルソースＣＥＬＳＲＣに消去電圧Ｖｅｒａを印加し、ソース側選択ゲート線ＳＧＳのレベルを所定電圧に制御することによってＳＳＴｒのソース端でＧＩＤＬ（Gate Induced Drain Current）を引き起こし、そこで発生したホールによって柱状半導体層５８および５７を充電してメモリセルのチャネル側を消去電圧Ｖｅｒａに高める一方、制御ゲートには電圧Ｖｅｒａよりも低い電圧（例えば接地電圧Ｖｓｓ）を印加することにより行う。ここで、消去動作の単位は、前述した複数のメモリセルユニットＭＵからなるブロックＭＢとなり、これらを基本的にはほぼ同一の消去電圧Ｖｅｒａと選択ワード線電圧の関係で、同時に消去する。後述の書き込み動作で行うようなビット毎制御による個々のメモリセルの精細な制御ができないため、消去後の閾値電圧分布Ｅの分布幅は個々のメモリセルのばらつきを反映した広い分布幅となり、閾値電圧分布Ｅを狭い分布とすることが難しい。この消去動作後の閾値電圧分布Ｅは、データ“１”に相当するものであるが、データ“１”の分布として完成していない状態の分布と考えることができる。 In this case, in the erase operation in the normal write region, the threshold voltage of the memory cell having the threshold voltage distributions A and E ′ is shifted to the threshold voltage distribution E equal to or lower than the threshold voltage distribution E ′ (operation (1) in FIG. 7). ). In this erase operation of the stacked nonvolatile memory, the erase voltage Vera is applied to the cell source CELSRC, and the level of the source-side selection gate line SGS is controlled to a predetermined voltage, so that the GDL (Gate Induced Drain Current) is generated at the source end of the SSTr. The columnar semiconductor layers 58 and 57 are charged by the generated holes to increase the channel side of the memory cell to the erase voltage Vera, while a voltage lower than the voltage Vera (for example, the ground voltage Vss) is applied to the control gate. By doing. Here, the unit of the erase operation is the block MB composed of the plurality of memory cell units MU described above, and these are erased at the same time basically based on the relationship between the almost identical erase voltage Vera and the selected word line voltage. Since fine control of individual memory cells by bit-by-bit control that is performed in a write operation described later cannot be performed, the distribution width of the threshold voltage distribution E after erasure becomes a wide distribution width that reflects the variation of the individual memory cells. It is difficult to make the voltage distribution E narrow. The threshold voltage distribution E after the erase operation corresponds to the data “1”, but can be considered as a distribution in a state where the distribution of the data “1” is not completed.
一方、高速書き込み領域における消去動作では、動作（１）に加え、メモリセルの閾値電圧分布が、消去動作後の閾値電圧分布Ｅから、所定の正の値をもった閾値電圧分布Ｅ’に変わるよう弱書き込み動作（図７の動作（２））を行う。この正の閾値電圧分布Ｅ’は、前述の消去動作後の閾値電圧分布Ｅから弱い書きこみ動作を行って、閾値電圧分布Ｅを正方向に移動させて得られる分布である。この閾値電圧分布Ｅ’には、メモリセルの消去状態（データ”１”）が割り当てられており、これが消去状態の閾値電圧分布の完成形となる。閾値電圧分布Ｅ’の書き込み時間は、書き込み方法や閾値電圧分布幅の割り当てに依存するが、図７に示すような２値の動作であれば、ページ毎に３００μＳ程度かかる。したがって、(１)の消去動作自体に１．５ｍｓかかるとすると、消去時間の合計は、高速書き込み領域が２ページある場合には、２．４ｍｓ（=１．５ｍｓ＋（２＋１）＊３００ｕｓ）、１０ページある場合には、４．８ｍｓ（＝１．５ｍｓ+（１０＋１）＊３００ｕｓ）に達する。このように、消去動作に関しては、高速書き込み領域における消去時間は、通常書き込み領域における消去時間よりも長くなる。 On the other hand, in the erase operation in the high-speed write region, in addition to the operation (1), the threshold voltage distribution of the memory cell changes from the threshold voltage distribution E after the erase operation to a threshold voltage distribution E ′ having a predetermined positive value. The weak write operation (operation (2) in FIG. 7) is performed. The positive threshold voltage distribution E ′ is a distribution obtained by performing a weak write operation from the threshold voltage distribution E after the above-described erasing operation and moving the threshold voltage distribution E in the positive direction. The threshold voltage distribution E ′ is assigned with the erased state (data “1”) of the memory cell, which is a completed form of the threshold voltage distribution in the erased state. The writing time of the threshold voltage distribution E ′ depends on the writing method and the assignment of the threshold voltage distribution width, but it takes about 300 μS for each page in the binary operation as shown in FIG. Therefore, if the erase operation itself of (1) takes 1.5 ms, the total erase time is 2.4 ms (= 1.5 ms + (2 + 1) * 300 us) when there are two pages in the high-speed write area, 10 When there is a page, it reaches 4.8 ms (= 1.5 ms + (10 + 1) * 300 us). As described above, with respect to the erasing operation, the erasing time in the high-speed writing area is longer than the erasing time in the normal writing area.
通常書き込み領域における書き込み動作は、図８に示すような手順で行われる。書き込み動作の開始前においては、通常書き込み領域内（ＷＬ２〜１５）のメモリセルの殆どは、閾値電圧分布Ｅを有している。この状態から、データ”１”を書き込みたいメモリセルには、閾値電圧分布ＥからＥ’に移行させる書き込み動作を実行する（図８の動作（３）））一方、データ”０”を書き込みたいメモリセルには、閾値電圧分布Ｅから閾値電圧分布Ａに移行させる書き込み動作（図８の動作（４））を実行する。 The write operation in the normal write area is performed according to the procedure shown in FIG. Before the start of the write operation, most of the memory cells in the normal write region (WL2 to 15) have the threshold voltage distribution E. From this state, a memory cell to which data “1” is to be written is subjected to a write operation for shifting from the threshold voltage distribution E to E ′ (operation (3) in FIG. 8), while data “0” is to be written. A write operation (operation (4) in FIG. 8) for shifting from the threshold voltage distribution E to the threshold voltage distribution A is performed on the memory cell.
ここで、図８は、１本の選択ワード線ＷＬ上にある複数のメモリセルの書き込みについて着目した図になっている。このようなデータ書き込みがメモリストリングＭＳの長手方向に隣接する複数のメモリセルに対して連続して行われる場合には問題ない。しかし、１本のワード線のみの書き込みであったり、連続したページ書込みの最後のページへの書き込みである場合には、選択メモリセルに隣接するセルの閾値電圧が閾値電圧分布Ｅとなることがある。前述のように、閾値電圧分布Ｅを書き込まれたメモリセルと、書き込み動作後の閾値電圧分布Ａ，Ｂ，Ｃを書き込まれたメモリセルとが隣接すると、データリテンション特性が悪化して信頼性上問題となる。したがって、上記の場合には、選択メモリセル自身の書き込みだけでなく、何らかの方法で、隣接メモリセルに閾値電圧分布Ｅ’を書き込む手段、制御があるものと仮定する。 Here, FIG. 8 is a diagram paying attention to writing of a plurality of memory cells on one selected word line WL. There is no problem when such data writing is continuously performed on a plurality of memory cells adjacent in the longitudinal direction of the memory string MS. However, in the case of writing to only one word line or writing to the last page of continuous page writing, the threshold voltage of the cell adjacent to the selected memory cell may become the threshold voltage distribution E. is there. As described above, if the memory cell in which the threshold voltage distribution E is written and the memory cell in which the threshold voltage distributions A, B, and C after the write operation are adjacent to each other, the data retention characteristic is deteriorated and reliability is increased. It becomes a problem. Therefore, in the above case, it is assumed that there is means and control for writing the threshold voltage distribution E ′ to the adjacent memory cell by some method, not just writing the selected memory cell itself.
一方、高速書き込み領域における書き込み動作は、図９に示すような手順で行われる。書き込み動作の開始前においては、高速書き込み領域内の全てのメモリセルは、閾値電圧分布Ｅよりも大きい閾値電圧分布Ｅ’を有している。この状態から、データ”１”を書き込みたいメモリセルでは、閾値電圧分布Ｅ’を維持するべく、書き込み禁止動作が行われる。一方、データ”０”を書き込みたいメモリセルには、閾値電圧分布Ｅ’から閾値電圧分布Ａに移行させる書き込み動作が実行される。データ”１”を書き込みたいメモリセルにおいて書き込みのための電圧印加動作が不要であるため、書き込み動作の速度は、図８の場合より図９の場合の方が速くなる。つまり、高速書き込み領域における書き込み動作は、通常書き込み領域における書き込み動作に比べ、得るべき閾値電圧分布の数が少ないため（前者は１個、後者は２個）、書き込みスピードがおよそ２倍程度向上する。
なお、メモリストリングＭＳへの書き込み動作は、従来のＮＡＮＤ型フラッシュメモリと同様に、ソース線ＣＥＬＳＲＣ側のメモリセルＭＣ０を最初に書き込みセルとして選択し、以下順にビット線ＢＬに近付く順に書き込みを実行するという順序で実行される。上記のように、１つのメモリセルに１ビットのデータを記憶する場合、１本のワード線ＷＬｉ（ｉ＝０〜１５）に沿った複数のメモリセルＭＣｉに記憶されるデータは、１ページを構成する。これら１つのページには、１つのページデータが割り当てられる。本実施の形態では、図１０に示すように、１本のメモリストリングＭＳ中の高速書き込み領域に対応するワード線ＷＬ０に沿った複数のメモリセルＭＣ０が、１つのページＰＡＧＥ０を構成する。同様に、ワード線ＷＬ１に沿った複数のメモリセルＭＣ１が、１つのページＰＡＧＥ１を構成する。高速書き込み領域のみ選択して書き込みを行う場合には、図１０に示すように、各メモリストリングＭＳ内での書き込み順に従いページ選択をしつつ、その後適宜アドレス入力を行って別のメモリストリングを選択して、同様に高速書き込み領域のページ選択を行う。
なお、ワード線ＷＬ２の沿った複数のメモリセルＭＣ２は、通常書き込み領域（ＷＬ２〜１５）内に存在し且つ高速書き込み領域（ＷＬ０〜１）に隣接するメモリセルである。このメモリセルＭＣ２は、他の通常書き込み領域内のメモリセルＭＣ３〜１５とは異なり（高速書き込み領域内のメモリセルＭＣ０、ＭＣ１と同様に）、消去動作時において、消去動作後に閾値電圧分布Ｅから閾値電圧分布Ｅ’への弱書き込み動作の対象とされる。通常書き込み領域でありながら消去動作時において閾値電圧分布Ｅ’を書き込む必要がある理由は、以下の通りである。高速書き込み領域においては、書き込み時にどのワード線を選択した場合においても、その隣のワード線に沿ったメモリセルにおいて閾値電圧分布ＥからＥ’への書き込みが必要ないようにすることが求められる。そのような書き込みが必要になると、高速書き込み領域における書き込み速度が低下してしまうからである。前述のように、データ書き込みを行ったメモリセルの隣のメモリセルは、データリテンション特性の改善のため、閾値電圧分布ＥでなくＥ’を有している必要がある。しかし、高速書き込み領域の端部のメモリセルＭＣｈｅに書き込みをする場合に、隣接する通常書き込み領域中のメモリセルＭＣｎｅが閾値電圧分布Ｅを有していると、このため高速書き込み領域のメモリセルＭＣｈｅへのデータ書き込みと共に、メモリセルＭＣｎｅでの閾値電圧分布ＥからＥ’への弱書き込み動作も必要になってしまう。これでは、高速書き込み領域での書き込み速度が低下してしまう。このため、メモリセルＭＣｎｅには、消去動作時において、閾値電圧分布ＥをＥ’に変える弱書き込み動作を実行している。On the other hand, the write operation in the high-speed write area is performed according to the procedure shown in FIG. Before the start of the write operation, all the memory cells in the high-speed write region have a threshold voltage distribution E ′ that is larger than the threshold voltage distribution E. From this state, in the memory cell to which data “1” is to be written, a write inhibit operation is performed in order to maintain the threshold voltage distribution E ′. On the other hand, a write operation for shifting from the threshold voltage distribution E ′ to the threshold voltage distribution A is performed on the memory cell to which data “0” is to be written. Since the voltage application operation for writing is not required in the memory cell to which data “1” is to be written, the speed of the writing operation is faster in the case of FIG. 9 than in the case of FIG. In other words, the write operation in the high-speed write region has a smaller number of threshold voltage distributions to be obtained than the write operation in the normal write region (one for the former and two for the latter), so the write speed is improved by about twice. .
In the write operation to the memory string MS, the memory cell MC0 on the source line CELSRC side is first selected as the write cell, and the write is executed in the order of approaching the bit line BL in the following order, as in the conventional NAND flash memory. It is executed in the order. As described above, when 1-bit data is stored in one memory cell, data stored in a plurality of memory cells MCi along one word line WLi (i = 0 to 15) Constitute. One page data is assigned to each one page. In the present embodiment, as shown in FIG. 10, a plurality of memory cells MC0 along the word line WL0 corresponding to the high-speed write region in one memory string MS constitute one page PAGE0. Similarly, a plurality of memory cells MC1 along the word line WL1 constitute one page PAGE1. When writing only the high-speed write area, as shown in FIG. 10, the page is selected according to the write order in each memory string MS, and then another address is input as appropriate to select another memory string. Similarly, the page selection of the high-speed writing area is performed.
The plurality of memory cells MC2 along the word line WL2 are memory cells that exist in the normal write region (WL2 to 15) and are adjacent to the high-speed write region (WL0 to 1). The memory cell MC2 is different from the memory cells MC3 to 15 in the other normal write regions (similar to the memory cells MC0 and MC1 in the high-speed write region), and from the threshold voltage distribution E after the erase operation in the erase operation. It is a target of weak write operation to the threshold voltage distribution E ′. The reason why it is necessary to write the threshold voltage distribution E ′ during the erase operation in the normal write area is as follows. In the high-speed writing region, it is required that no writing from the threshold voltage distribution E to E ′ is necessary in the memory cell along the adjacent word line, regardless of which word line is selected at the time of writing. This is because when such writing is necessary, the writing speed in the high-speed writing area is lowered. As described above, the memory cell adjacent to the memory cell to which data has been written needs to have E ′ instead of the threshold voltage distribution E in order to improve data retention characteristics. However, when writing to the memory cell MChe at the end of the high-speed write region, if the memory cell MCne in the adjacent normal write region has the threshold voltage distribution E, this causes the memory cell MChe in the high-speed write region. Along with the data write to the memory cell MCne, a weak write operation from the threshold voltage distribution E to E ′ in the memory cell MCne becomes necessary. This reduces the writing speed in the high-speed writing area. Therefore, a weak write operation for changing the threshold voltage distribution E to E ′ is performed on the memory cell MCne during the erase operation.
この高速書き込み領域のアドレス空間上の位置及び範囲は、この不揮発性記憶装置を利用するメモリーコントローラを含むメモリシステムの性能がもっとも向上するように設定される。よって、高速書き込み領域は、ブロックの中で、所定の１ページだけ（先頭ページ、最終ページ、あるいは所定のページ）でもよいし、所定ページ連続した領域（先頭ページから所定数、最終ページから所定数、あるいは所定ページから所定数）であってもよい。例えば、ブロックを消去する際に実際に消去動作を行わずに消去可能ブロックとしてフラグを書き込むメモリ制御方法がある。このように、データサイズは大きい必要はないが、所定のメモリアクセス情報を確実には速く書きこみたい場合に、上記先頭ページや最終ページに設定した小領域の高速書き込み領域が有効利用される。高速書き込み領域では、隣接セルの隣接セルも含めてあらかじめ閾値電圧分布Ｅ’が書き込まれているため、特にデータリテンション特性に関しては信頼性を満たし、かつ、書き込みが通常領域よりも速いメリットがある。
また、高速書き込み領域を所望のサイズにすることで、例えば、高いスループットで一時的にメモリセルアレイ内に書き込むデータバッファ領域として活用することができる。The position and range of the high-speed write area on the address space are set so that the performance of the memory system including the memory controller using the nonvolatile storage device is most improved. Therefore, the high-speed writing area may be only one predetermined page (first page, last page, or predetermined page) in a block, or a predetermined page continuous area (a predetermined number from the first page, a predetermined number from the last page). Or a predetermined number from a predetermined page). For example, there is a memory control method of writing a flag as an erasable block without actually performing an erasing operation when erasing the block. As described above, although the data size does not need to be large, the small area high-speed writing area set for the first page and the last page is effectively used when it is desired to write predetermined memory access information quickly and reliably. In the high-speed write area, the threshold voltage distribution E ′ is written in advance including the adjacent cells of the adjacent cells, so that there is an advantage that the reliability is satisfied particularly with respect to the data retention characteristic and the writing is faster than the normal area.
Further, by setting the high-speed writing area to a desired size, for example, it can be used as a data buffer area for temporarily writing into the memory cell array with high throughput.
図７〜図９では、１つのメモリセルに１ビット（２値）のデータが記憶される例を説明したが、１つのメモリセルに２ビット以上のデータを記憶させる場合にも、同様の動作が実行可能である。図１１〜図１３は、１つのメモリセルに２ビット（４値）のデータを記憶する場合における、通常書き込み領域と高速書き込み領域とにおける消去動作及び書き込み動作を概念的に示している。
書き込み動作完了後においては、閾値電圧分布Ｅ’、Ａ，Ｂ，Ｃのいずれかが１つのメモリセルに与えられる。閾値電圧分布Ｅ’が２ビットデータ”１１”（消去状態）に対応し、閾値電圧分布Ａ，Ｂ，Ｃがそれぞれ例えばデータ”１０”、”０１”、”００”に対応している。7 to 9 illustrate an example in which 1-bit (binary) data is stored in one memory cell, the same operation is performed when data of 2 bits or more is stored in one memory cell. Is feasible. FIGS. 11 to 13 conceptually show an erase operation and a write operation in the normal write region and the high-speed write region in the case where 2-bit (four-valued) data is stored in one memory cell.
After the write operation is completed, one of the threshold voltage distributions E ′, A, B, and C is given to one memory cell. The threshold voltage distribution E ′ corresponds to 2-bit data “11” (erased state), and the threshold voltage distributions A, B, and C correspond to data “10”, “01”, and “00”, respectively.
この場合において、通常書き込み領域における消去動作では、図１１に示すように、閾値電圧分布Ｅ’、Ａ，Ｂ，またはＣを有するメモリセルの閾値電圧を、閾値電圧分布Ｅ’以下の閾値電圧分布Ｅとなるまで消去動作を実行する（図１１の動作（１））。一方、高速書き込み領域における消去動作では、動作（１）に加え、閾値電圧分布Ｅを所定の正の値を有する閾値電圧分布Ｅ’に移行させる弱書き込み動作（図１１の動作（２））を行う。 In this case, in the erasing operation in the normal write region, as shown in FIG. 11, the threshold voltage distribution of the memory cell having the threshold voltage distribution E ′, A, B, or C is equal to or lower than the threshold voltage distribution E ′. The erase operation is executed until E is reached (operation (1) in FIG. 11). On the other hand, in the erase operation in the high-speed write region, in addition to the operation (1), a weak write operation (operation (2) in FIG. 11) for shifting the threshold voltage distribution E to the threshold voltage distribution E ′ having a predetermined positive value is performed. Do.
通常書き込み領域における書き込み動作は、図１２に示すような手順で行われる。書き込み動作の開始前においては、通常書き込み領域内の全てのメモリトランジスタは、閾値電圧分布Ｅ’以下の閾値電圧分布Ｅを有している。この状態から、データ”１１”を書き込みたいメモリセルには、閾値電圧分布ＥからＥ’に移行させる書き込み動作を実行する（図１２の動作（３）））。一方、データ”１０”、”０１”、及び”００”を書き込みたいメモリセルには、閾値電圧分布Ｅから閾値電圧分布Ａ，Ｂ，Ｃに移行させる書き込み動作（図１２の動作（４））を実行する。 The write operation in the normal write area is performed according to the procedure shown in FIG. Before the start of the write operation, all the memory transistors in the normal write region have a threshold voltage distribution E that is equal to or lower than the threshold voltage distribution E ′. From this state, a write operation for shifting from the threshold voltage distribution E to E ′ is executed for the memory cell to which data “11” is to be written (operation (3) in FIG. 12)). On the other hand, for the memory cells to which data “10”, “01”, and “00” are to be written, a write operation for shifting from the threshold voltage distribution E to the threshold voltage distributions A, B, and C (operation (4) in FIG. 12). Execute.
一方、高速書き込み領域における書き込み動作は、図１３に示すような手順で行われる。書き込み動作の開始前においては、高速書き込み領域内の全てのメモリセルは、すでに閾値電圧分布Ｅ’を有している。この状態から、データ”１１”を書き込みたいメモリセルでは、閾値電圧分布Ｅ’を維持するべく、書き込み禁止動作が行われる。一方、データ”１０”、”０１”、及び”００”を書き込みたいメモリセルには、閾値電圧分布Ｅ’から閾値電圧分布Ａ，Ｂ，Ｃに移行させる書き込み動作が実行される。データ”１１”を書き込みたいメモリセルにおいて書き込みのための電圧印加動作が不要であるため、書き込み動作の速度は、図１２の場合より図１３の場合の方が速くなる。つまり、高速書き込み領域における書き込み動作は、通常書き込み領域における書き込み動作に比べ、得るべき閾値電圧分布の数が少ないため（前者は３個、後者は４個）、書き込みスピードがおよそ４／３倍程度向上する。 On the other hand, the write operation in the high-speed write area is performed according to the procedure shown in FIG. Before the start of the write operation, all the memory cells in the high-speed write region already have the threshold voltage distribution E ′. From this state, in the memory cell to which data “11” is to be written, a write inhibit operation is performed in order to maintain the threshold voltage distribution E ′. On the other hand, a write operation for shifting from the threshold voltage distribution E ′ to the threshold voltage distributions A, B, and C is performed on the memory cells to which data “10”, “01”, and “00” are to be written. Since a voltage application operation for writing is not required in the memory cell to which data “11” is to be written, the speed of the writing operation is faster in the case of FIG. 13 than in the case of FIG. In other words, the write operation in the high-speed write region has a smaller number of threshold voltage distributions to be obtained than the write operation in the normal write region (the former is three and the latter is four), so the write speed is about 4/3 times. improves.
なお、図１２、図１３に示すような２ビット／セルの書き込み動作においては、１本のワード線ＷＬｉ（ｉ＝０〜１５）に沿った複数のメモリセルＭＣｉに記憶されるデータは、２ページを構成する。従って、図１２、図１３に示すような２ビット／セルの書き込み動作においては、図１４に示すように、１本のメモリストリングＭＳ中の高速書き込み領域に対応するワード線ＷＬ０に沿った複数のメモリセルＭＣ０が、２つのページＰＡＧＥ０，１を構成する。同様に、ワード線ＷＬ１に沿った複数のメモリセルＭＣ１が、２つのページＰＡＧＥ２、３を構成する。高速書き込み領域のみに連続して書き込み動作を実行する場合には、図１４に示すように、所望のブロックアドレスおよび所定の高速書き込み領域に対応するページアドレスを指定してアクセスする。
以上説明したように、本実施の形態によれば、１ビット／セル、２ビット／セルまたはそれ以上の多値記憶動作を行う積層型の不揮発性半導体記憶装置において、通常書き込み領域と閾値電圧制御の異なる高速書き込み領域を有することによって、データの信頼性を劣化させずに高速なデータ書き込みを行うことができる。In the 2-bit / cell write operation as shown in FIGS. 12 and 13, data stored in a plurality of memory cells MCi along one word line WLi (i = 0 to 15) is 2 Configure the page. Therefore, in the 2-bit / cell write operation as shown in FIGS. 12 and 13, as shown in FIG. 14, a plurality of data along the word line WL0 corresponding to the high-speed write region in one memory string MS is shown. Memory cell MC0 constitutes two pages PAGE0,1. Similarly, a plurality of memory cells MC1 along the word line WL1 constitute two pages PAGE2, 3. When the write operation is executed continuously only in the high-speed write area, as shown in FIG. 14, a desired block address and a page address corresponding to a predetermined high-speed write area are designated and accessed.
As described above, according to the present embodiment, in a stacked nonvolatile semiconductor memory device that performs a multi-value storage operation of 1 bit / cell, 2 bits / cell or more, a normal write region and threshold voltage control By having different high-speed writing areas, high-speed data writing can be performed without degrading data reliability.
[第２の実施の形態]
次に、図１５Ａ及び図１５Ｂを参照して、第２の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１に示すのと同様である。ただし、この実施の形態では、図１５Ａに示すように、メモリストリングＭＳの一端とドレイン側選択トランジスタＳＤＴｒ又はソース側選択トランジスタＳＳＴｒとの間にダミーメモリセルＤＭＣＤ、ＤＭＣＳを更に備えている。ダミーメモリセルＤＭＣＤ、ＤＭＣＳは、いずれもメモリセルＭＣと同一の構造を有しているが、データの記憶には用いられない。そのゲートにはダミーワード線ＷＬＤＤ，ＷＬＤＳが接続されている。その他は、第１の実施の形態と同様である。
また、図１５Ｂに示すように、バックゲートトランジスタＢＴｒのドレイン側とソース側の隣接セルがそれぞれダミーメモリセルＤＭＣＢＤ、ＤＭＣＢＳとなって、そのゲートにはそれぞれダミーワード線ＷＬＢＤ、ＷＬＢＳが接続される構成となってもよい。これらのダミーセルもメモリセルと同一の構造を有しているが、データの記憶には用いられないものとする。
ダミーメモリセルＤＭＣＤ、ＤＭＣＳ、ＤＭＣＢＤ，ＤＭＣＢＳは、消去パルス印加動作時において、データを記憶するメモリセルと同様の消去バイアス、または、データを記憶するメモリセルの消去動作のために最適化された所定のバイアス印加を受けて閾値電圧が消去動作後の閾値電圧分布Ｅと同程度までに低下する可能性があるが、高速書き込み領域と同様に、消去動作中に弱書き込み動作が行われて、閾値電圧が分布Ｅ’と同程度になるように制御される。これにより、ダミーセルトランジスタＤＭＣＤ、ＤＭＣＳ、ＤＭＣＢＤ，ＤＭＣＢＳの電荷蓄積膜には、ホールがほとんど存在しない状態に制御されることになる。このようにすることにより、ダミーセルトランジスタの電荷蓄積膜に保持されたホールが流出して隣接するメモリセルＭＣの電荷蓄積膜に保持された電子と打ち消しあうことがなくなり、ダミーセルをメモリユニット内に挿入した場合においても、データ記憶用のメモリセルのデータリテンションの特性を向上させることができる。[Second Embodiment]
Next, with reference to FIGS. 15A and 15B, a nonvolatile semiconductor memory device according to a second embodiment will be described. The overall configuration is the same as that shown in FIG. However, in this embodiment, as shown in FIG. 15A, dummy memory cells DMCD and DMCS are further provided between one end of the memory string MS and the drain side selection transistor SDTr or the source side selection transistor SSTr. The dummy memory cells DMCD and DMCS have the same structure as the memory cell MC, but are not used for data storage. Dummy word lines WLDD and WLDS are connected to the gate. Others are the same as those in the first embodiment.
As shown in FIG. 15B, the drain side and source side adjacent cells of the back gate transistor BTr are the dummy memory cells DMCBD and DMCBS, respectively, and the dummy word lines WLBD and WLBS are connected to the gates, respectively. It may be. These dummy cells also have the same structure as the memory cells, but are not used for data storage.
The dummy memory cells DMCD, DMCS, DMCBD, and DMCBS are predetermined predetermined optimized for the erase bias similar to the memory cell storing data or the erase operation of the memory cell storing data during the erase pulse application operation. , The threshold voltage may drop to the same level as the threshold voltage distribution E after the erase operation. However, similarly to the high-speed write region, the weak write operation is performed during the erase operation, and the threshold voltage is reduced. The voltage is controlled to be approximately the same as the distribution E ′. As a result, the charge storage films of the dummy cell transistors DMCD, DMCS, DMCBD, and DMCBS are controlled to have almost no holes. By doing so, holes held in the charge storage film of the dummy cell transistor do not flow out and cancel out with electrons held in the charge storage film of the adjacent memory cell MC, and the dummy cell is inserted into the memory unit. Even in this case, the data retention characteristic of the memory cell for data storage can be improved.
[第３の実施の形態]
次に、図１６を参照して、第３の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１に示すのと同様である。また、この実施の形態では、第２の実施の形態と同様のダミーメモリセルＤＭＣＤ、ＤＭＣＳ、および、ＤＭＣＢＤ，ＤＭＣＢＳを備えている。
この第３の実施の形態の特徴は、消去動作時における最小単位が、メモリブロックよりも小さいサブブロックとされている点である。そして、サブブロック単位での消去動作に対応して、高速書き込み領域の配置が前述の実施の形態とは異なっている。[Third embodiment]
Next, with reference to FIG. 16, a nonvolatile semiconductor memory device according to a third embodiment will be described. The overall configuration is the same as that shown in FIG. In this embodiment, dummy memory cells DMCD, DMCS, DMCBD, and DMCBS similar to those in the second embodiment are provided.
The feature of the third embodiment is that the minimum unit during the erase operation is a sub-block smaller than the memory block. Corresponding to the erase operation in units of sub-blocks, the arrangement of the high-speed write area is different from the above-described embodiment.
第１及び第２の実施の形態では、一つのメモリブロックが消去単位であることを前提としていたが、図１６に示す第３の実施の形態では、４個のサブブロックＳＢ０〜ＳＢ３のいずれかが最小消去単位として選択可能とされるものとする。また、図１６において、同じワード線ＷＬｉの符号が与えられているものは、配線の共有化によって物理的に直接接続された状態となっているか、もしくは共有はされないが電気的に接続されているものとする。 In the first and second embodiments, it is assumed that one memory block is an erasing unit. However, in the third embodiment shown in FIG. 16, any one of the four sub-blocks SB0 to SB3 is used. Are selectable as the minimum erase unit. Also, in FIG. 16, those given the same word line WLi are in a state of being physically directly connected by sharing wiring, or are electrically connected although not shared. Shall.
選択ゲート線については、図１６においては、サブブロックＳＢ０〜３の各々が固有のドレイン側選択ゲート線ＳＧＤ＿０〜３、ソース側選択ゲート線ＳＧＳ（ＳＧＳ＿０〜３）を有し、独立に制御が可能な構成とされている。しかし、これに限らずサブブロックＳＢ０〜３で同一の選択ゲート線ＳＧＤ、ＳＧＳを共有し、回路の制御方法によって、各サブブロックを個別制御とすることも共通制御とすることも可能なように構成してもよい。 As for the selection gate lines, in FIG. 16, each of the sub-blocks SB0 to SB3 has its own drain side selection gate lines SGD_0 to 3 and source side selection gate lines SGS (SGS_0 to 3), and can be controlled independently. It is made into the composition. However, the present invention is not limited to this, and the same selection gate lines SGD and SGS are shared by the sub-blocks SB0 to SB3, so that each sub-block can be individually controlled or shared by the circuit control method. It may be configured.
本実施の形態において、４個のサブブロックＳＢ０〜３を同時に消去するためには、例えばソース側選択ゲート線ＳＧＳ＿０〜３に消去のためのＧＩＤＬ電流を引き起こす所定電位が同時に印加されることが必要となる。消去動作時において、そのような構成や制御方法によって、複数のサブブロックＳＢ＿０〜３に共通の消去バイアスが印加されると、４個のサブブロックを同時に消去することができる。 In the present embodiment, in order to simultaneously erase the four sub-blocks SB0 to SB3, for example, it is necessary to simultaneously apply a predetermined potential that causes a GIDL current for erasure to the source side select gate lines SGS_0 to SGS3. It becomes. In the erase operation, when a common erase bias is applied to the plurality of sub-blocks SB_0 to SB_3 by such a configuration and control method, four sub-blocks can be erased simultaneously.
サブブロックＳＢを最小消去単位とする場合、サブブロック単位の消去動作に最適なページアドレス割り当てがあり、高速書き込み領域もそのページアドレスの割り当てに沿ったものであることが望ましい。このとき、ＮＡＮＤストリング型構造をもつメモリセルの書込み特性について考えると、主に２種類の書き込みディスターブがある。一つは、選択されたＮＡＮＤストリングの中の非選択メモリセルにおける書き込みパス電圧ＶＰＡＳＳによるストレスであり、もう一つは、書き込み動作時に選択された選択メモリセルが書き込み禁止状態（”１”書き込み）になった場合のストレスである。 When the sub-block SB is used as the minimum erase unit, it is desirable that there is an optimal page address assignment for the sub-block unit erase operation, and that the high-speed write area is in accordance with the page address assignment. At this time, when considering the write characteristics of the memory cell having the NAND string structure, there are mainly two types of write disturb. One is stress due to the write pass voltage VPASS in the non-selected memory cell in the selected NAND string, and the other is the selected memory cell selected in the write operation in the write prohibited state ("1" write). It is stress when it becomes.
第１の書き込みディスターブは、次のようにして生じる。まず、データ書き込みのためにビット線ＢＬに電圧（例えば０Ｖ）が印加される。そして、この０Ｖを選択メモリセルのチャネルに転送するため、ＮＡＮＤストリング内の非選択メモリセルの制御ゲートには、書き込みパス電圧ＶＰＡＳＳ（例えば１０Ｖ）が印加される。第１の書き込みディスターブは、書き込みパス電圧ＶＰＡＳＳとチャネルに印加される電圧０Ｖとにより生じる。
また、第２の書き込みディスターブは、次のようにして生じる。選択メモリセルが最初から書き込み禁止状態であるか、書き込み動作の途中から書き込み状態から書き込み禁止状態に切り替えられる場合に、選択メモリセルの制御ゲートには、書き込み電圧ＶＰＧＭ（例えば２０Ｖ）が印加される。選択されたＮＡＮＤストリングのチャネルは、例えば電源電圧Ｖｄｄまで充電された後、ドレイン側選択ゲートトランジスタＳＤＴｒがカットオフされることにより、フローティング状態となる。選択されたＮＡＮＤストリング内の非選択ワード線に書き込みパス電圧ＶＰＡＳＳが印加されると、この電圧ＶＰＡＳＳによって、フローティング状態であるチャネルの電位が上昇する。この電位の上昇により、書き込みディスターブが引き起こされ得る。
第１、第２の書き込みディスターブともに書込みパス電圧ＶＰＡＳＳの最適化が必要であり、第１の書き込みディスターブにより、書き込みパス電圧ＶＰＡＳＳの上限値が決定され、第２の書き込みディスターブにより、書き込みパス電圧ＶＰＡＳＳの下限値が決定される。
更に、書き込みディスターブは、ＮＡＮＤストリング内のデータの書き込み状態によっても特性が大きく変わる。書き込み禁止状態のＮＡＮＤストリングにおける第２の書き込みディスターブを考慮すると、ＮＡＮＤストリング内のチャネル電位を効率よく、できるだけ高く上昇させることが望ましい。そのためには、書込み電圧Ｖｐｇｍがワード線に印加される場合に、できるだけ多くのメモリセルが消去状態にあることが望ましい。なぜなら、セルの閾値電圧が低いほど、非選択ワード線を書き込みパス電圧ＶＰＡＳＳに立ち上げる際に、非選択ワード線の電位が低い状態からチャネル電位に作用して大きなカップリングを与えられるからである。したがって、ＮＡＮＤストリング内にデータが書き込まれてしまってから、延々と書き込みストレスが印加され続ける状態は、書き込みディスターブの観点で好ましくない。The first write disturb occurs as follows. First, a voltage (for example, 0 V) is applied to the bit line BL for data writing. In order to transfer this 0V to the channel of the selected memory cell, a write pass voltage VPASS (for example, 10V) is applied to the control gate of the non-selected memory cell in the NAND string. The first write disturb is caused by the write pass voltage VPASS and the voltage 0 V applied to the channel.
Further, the second write disturb occurs as follows. A write voltage VPGM (for example, 20 V) is applied to the control gate of the selected memory cell when the selected memory cell is in a write-inhibited state from the beginning or is switched from a write state to a write-inhibited state in the middle of a write operation. . For example, after the channel of the selected NAND string is charged up to the power supply voltage Vdd, the drain-side selection gate transistor SDTr is cut off to be in a floating state. When the write pass voltage VPASS is applied to an unselected word line in the selected NAND string, the voltage VPASS raises the potential of the channel in the floating state. This increase in potential can cause write disturb.
It is necessary to optimize the write pass voltage VPASS for both the first and second write disturbs, the upper limit value of the write pass voltage VPASS is determined by the first write disturb, and the write pass voltage VPASS is determined by the second write disturb. The lower limit of is determined.
Further, the characteristics of the write disturb vary greatly depending on the data write state in the NAND string. Considering the second write disturbance in the write-protected NAND string, it is desirable to increase the channel potential in the NAND string as efficiently as possible. For this purpose, it is desirable that as many memory cells as possible are in the erased state when the write voltage Vpgm is applied to the word line. This is because, when the threshold voltage of the cell is lower, when the non-selected word line is raised to the write pass voltage VPASS, the potential of the non-selected word line acts on the channel potential from a low state to provide a large coupling. . Therefore, a state in which write stress is continuously applied after data is written in the NAND string is not preferable from the viewpoint of write disturb.
本実施の形態においては、１本のワード線ＷＬが複数のサブブロックＳＢ間で共有され、あるいは、ワード線ＷＬは複数のサブブロックＳＢ間で共有されないがそれぞれのワード線ＷＬが電気的に同電位となる制御が行われる場合を想定している。上記の書き込みディスターブの観点で望ましいページ割り当てを考えると、複数のサブブロック（ＮＡＮＤストリング）の書き込みが同程度に進行していくことが望ましい。
すなわち、本実施の形態における書き込み動作では、図１６に示すように、メモリブロックＭＢ中の複数のサブブロックＳＢ０〜３の各々のワード線ＷＬ０に沿ったメモリセルＭＣ０が、サブブロック番号の若い順（ＳＢ０→ＳＢ１→ＳＢ２→ＳＢ３）に書き込まれる。全てのサブブロックＳＢにおいてワード線ＷＬ０への書き込みが終了したら、次は各サブブロックＳＢ０〜３のワード線ＷＬ１に沿ったメモリセルＭＣ１が、サブブロック番号の若い順に書き込まれていく。以後、同様にして、書き込みが進められる。In the present embodiment, one word line WL is shared between a plurality of sub-blocks SB, or a word line WL is not shared between a plurality of sub-blocks SB, but each word line WL is electrically the same. The case where the control which becomes an electric potential is assumed is assumed. Considering page allocation desirable from the viewpoint of the above write disturb, it is desirable that writing of a plurality of sub-blocks (NAND strings) proceed to the same extent.
That is, in the write operation in the present embodiment, as shown in FIG. 16, the memory cells MC0 along the word line WL0 of each of the plurality of subblocks SB0 to SB3 in the memory block MB are arranged in ascending order of subblock numbers. (SB0->SB1->SB2-> SB3) is written. When writing to the word line WL0 is completed in all the sub-blocks SB, next, the memory cells MC1 along the word lines WL1 of the sub-blocks SB0 to SB3 are written in ascending order of the sub-block numbers. Thereafter, the writing proceeds in the same manner.
上記の説明は、最小消去単位がサブブロックＳＢにより構成され、かつ、複数のサブブロックＳＢ中でワード線ＷＬが共有されるか、或いは共有はされないが同時に駆動される場合におけるページアドレスの割り当て、及びび書き込み順に関する基本的な考え方を説明したものである。そこで、高速書き込み領域は、割り当てられたページアドレスを考慮して、メモリシステムの性能が最も向上するように設定すればよい。消去ブロックの先頭ページから所定の連続ページを高速書き込み領域に設定する場合、例えば、図１６に示すとおり、サブブロックＳＢ０のＷＬ０からＳＢ３のＷＬ１を高速書き込み領域と定義することができる。
１つのメモリセルに複数ビットのデータを記憶する場合にも、多値記憶になることによる論理ページの増加分を考慮しながら同様にしてページアドレスを割り当てることができる。In the above description, page addresses are assigned when the minimum erasure unit is constituted by the sub-blocks SB and the word lines WL are shared among the plurality of sub-blocks SB or are not shared but are driven simultaneously. It explains the basic concept of the writing order. Therefore, the high-speed write area may be set so that the performance of the memory system is most improved in consideration of the allocated page address. When a predetermined continuous page from the first page of the erase block is set as the high-speed write area, for example, as shown in FIG. 16, WL1 of subblock SB0 to WL1 of SB3 can be defined as the high-speed write area.
Even when a plurality of bits of data are stored in one memory cell, page addresses can be assigned in the same manner while taking into account the increase in logical pages due to multi-value storage.
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 As mentioned above, although several embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
例えば、上記の実施の形態では、１メモリストリング中で、電荷蓄積膜がメモリセル間でも分断されず連続して形成されるものの例として、半導体層がＵ字型の積層型メモリセルアレイを説明したが、本発明はこれに限定されるものではない。例えば、１メモリストリング中で、複数のメモリセルが半導体基板に垂直な積層方向に一直線状に配列されたＩ字型の積層型メモリセルも、本発明とその均等の範囲に含まれ得る。また、全てのメモリセルが半導体基板上に形成された平面型のメモリセルアレイであっても、電荷蓄積層が同様にメモリセル間でも分断されず連続的に形成されているものである場合には、本発明が適用され得る。 For example, in the above embodiment, a stacked memory cell array having a U-shaped semiconductor layer has been described as an example in which the charge storage film is continuously formed without being divided between memory cells in one memory string. However, the present invention is not limited to this. For example, an I-shaped stacked memory cell in which a plurality of memory cells are arranged in a straight line in the stacking direction perpendicular to the semiconductor substrate in one memory string can also be included in the scope of the present invention and its equivalents. In addition, even if a planar memory cell array in which all memory cells are formed on a semiconductor substrate, the charge storage layer is formed continuously without being divided between the memory cells as well. The present invention can be applied.
また、上記の実施の形態では、通常書き込み領域に対する書き込み動作において、消去状態を維持すべき全てのメモリセルに対し閾値電圧分布ＥからＥ’に移行させる弱書き込み動作を行っている。しかし、必ずしもこの弱書き込み動作（Ｅ→Ｅ’）を全てのメモリセルについて実行する必要はない。例えば、あるメモリセルが消去状態を維持すべきメモリセルＭＣｃがあり、そのメモリセルＭＣｃに隣接するメモリセルも消去状態を維持すべきトランジスタである場合を考える。この場合には、そのメモリセルＭＣｃに対しては弱書き込み動作を実行せず、閾値電圧分布Ｅのまま維持してもよい。すなわち、弱書き込み動作は、閾値電圧分布Ａ，Ｂ、またはＣまで書き込まれるメモリセルに隣接し、且つ消去状態を維持すべきメモリセルにのみ実行することも可能である。 Further, in the above embodiment, in the write operation for the normal write region, the weak write operation for shifting from the threshold voltage distribution E to E ′ is performed for all the memory cells that should maintain the erased state. However, it is not always necessary to execute this weak write operation (E → E ′) for all memory cells. For example, consider a case where there is a memory cell MCc in which a certain memory cell should maintain the erased state, and a memory cell adjacent to the memory cell MCc is also a transistor that should maintain the erased state. In this case, the weak write operation may not be performed on the memory cell MCc, and the threshold voltage distribution E may be maintained. That is, the weak write operation can be performed only on a memory cell that is adjacent to a memory cell written up to the threshold voltage distribution A, B, or C and that should maintain an erased state.
ＭＳ…メモリストリング、 ＭＴｒ、ＭＴｒ１〜ＭＴｒ８…メモリセル、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 ２０…基板、 ３０…バックゲート層、 ４０…メモリセル層、 ５０…選択トランジスタ層、 ６０…配線層。 MS ... memory string, MTr, MTr1-MTr8 ... memory cell, SDTr ... drain side select transistor, SSTr ... source side select transistor, BTr ... back gate transistor, 20 ... substrate, 30 ... back gate layer, 40 ... memory cell layer, 50 ... selection transistor layer, 60 ... wiring layer.
Claims (5)
Translated fromJapanese複数の前記メモリセルに対して印加する電圧を制御する制御回路と
を備え、
前記制御回路は、複数の前記メモリセルに対し消去動作を実行する場合に、前記第２書き込み領域のメモリセルに隣接する前記第１書き込み領域のメモリセルを除いた前記第１書き込み領域のメモリセルに第１閾値電圧を与える一方、前記第２書き込み領域のメモリセル及び前記第２書き込み領域のメモリセルに隣接する前記第１書き込み領域のメモリセルに前記第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御するよう構成された
ことを特徴とする不揮発性半導体記憶装置。A memory cell array having a first write area and a second write area and including a plurality of memory cells;
A control circuit for controlling the voltage applied to the plurality of memory cells,
When the control circuit performs an erasing operation on a plurality of the memory cells, the memory cell in the first write area excluding the memory cell in the first write area adjacent to the memory cell in the second write area A first threshold voltage is applied to the memory cell in the second write region and a memory cell in the first write region adjacent to the memory cell in the second write region has a voltage value larger than the first threshold voltage. A non-volatile semiconductor memory device configured to control to provide a positive second threshold voltage indicating
前記第２書き込み領域においては、前記第１閾値電圧を前記メモリセルに与える消去動作を行った後、前記第１閾値電圧より電圧値が大きい消去状態を示す前記第２閾値電圧を与える弱書き込み動作を実行する一方、
前記第１書き込み領域においては、前記第１閾値電圧を前記メモリセルに与える消去動作を行った後、前記弱書き込み動作を実行せず前記メモリセルに前記第１閾値電圧を与えた状態のまま保持するよう構成されていることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。When the control circuit performs an erase operation on the memory cell,
In the second write region, after performing an erase operation for applying the first threshold voltage to the memory cell, a weak write operation for applying the second threshold voltage indicating an erase state having a voltage value larger than the first threshold voltage. While running
In the first write region, after performing an erase operation for applying the first threshold voltage to the memory cell, the weak write operation is not performed and the first threshold voltage is applied to the memory cell. The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device is configured to be configured as described above.
前記複数のメモリブロックの各々に配置されそれぞれ電気的に書き換え可能な複数のメモリセルを直列接続してなる複数のメモリストリングと、
前記メモリストリングの第１の端部に接続されるドレイン側選択トランジスタと、
前記メモリストリングの第２の端部に接続されるソース側選択トランジスタと、
前記複数のメモリブロックの１つに配置される複数の前記メモリストリングに共通に接続されるように配置される複数のワード線と、
第１方向に延びて前記複数のメモリブロックに存在する前記ドレイン側選択トランジスタの一端に接続される複数のビット線と、
前記ソース側選択トランジスタの一端に共通に接続されるソース線と、
前記第１方向とは直交する第２方向に並ぶ前記ドレイン側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるドレイン側選択ゲート線と、
前記第２方向に並ぶ前記ソース側選択トランジスタのゲートを共通に接続するように前記第２方向を長手方向として配設されるソース側選択ゲート線と、
を更に備えることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。A memory cell array having a plurality of memory blocks;
A plurality of memory strings formed by connecting in series a plurality of electrically rewritable memory cells disposed in each of the plurality of memory blocks;
A drain side select transistor connected to a first end of the memory string;
A source side select transistor connected to a second end of the memory string;
A plurality of word lines arranged to be commonly connected to the plurality of memory strings arranged in one of the plurality of memory blocks;
A plurality of bit lines extending in a first direction and connected to one end of the drain-side select transistors present in the plurality of memory blocks;
A source line commonly connected to one end of the source side select transistor;
A drain side select gate line disposed with the second direction as a longitudinal direction so as to commonly connect gates of the drain side select transistors arranged in a second direction orthogonal to the first direction;
A source-side selection gate line disposed with the second direction as a longitudinal direction so as to commonly connect the gates of the source-side selection transistors arranged in the second direction;
The nonvolatile semiconductor memory device according to claim 1, further comprising:
前記メモリセルのボディとして機能する半導体層と、
前記半導体層に沿って複数のメモリセルが並ぶ方向において、複数の前記メモリセル間も含めて連続的に形成され電荷を蓄積可能電荷蓄積層を含むメモリゲート絶縁膜と、
前記メモリゲート絶縁膜を挟んで前記半導体層と対向するよう形成され前記メモリセルのゲート及び前記ワード線として機能するワード線導電層とを備えることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
Each of the plurality of memory strings is
A semiconductor layer functioning as a body of the memory cell;
A memory gate insulating film including a charge storage layer that is continuously formed including a plurality of memory cells in a direction in which a plurality of memory cells are arranged along the semiconductor layer, and that can store charges;
5. The semiconductor device according to claim 1, further comprising: a word line conductive layer that is formed to face the semiconductor layer with the memory gate insulating film interposed therebetween and functions as a gate of the memory cell and the word line. 2. The nonvolatile semiconductor memory device according to item 1.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010214243AJP2012069224A (en) | 2010-09-24 | 2010-09-24 | Nonvolatile semiconductor memory |
| PCT/JP2011/072487WO2012039511A1 (en) | 2010-09-24 | 2011-09-22 | Nonvolatile semiconductor memory device |
| CN2011800457064ACN103119656A (en) | 2010-09-24 | 2011-09-22 | Nonvolatile semiconductor memory device |
| US13/816,799US9230665B2 (en) | 2010-09-24 | 2011-09-22 | Nonvolatile semiconductor memory device |
| TW104131657ATW201601157A (en) | 2010-09-24 | 2011-09-23 | Non-volatile semiconductor memory device |
| TW100134485ATWI511137B (en) | 2010-09-24 | 2011-09-23 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010214243AJP2012069224A (en) | 2010-09-24 | 2010-09-24 | Nonvolatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012069224Atrue JP2012069224A (en) | 2012-04-05 |
Family
ID=46166275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010214243APendingJP2012069224A (en) | 2010-09-24 | 2010-09-24 | Nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012069224A (en) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013254537A (en)* | 2012-06-06 | 2013-12-19 | Toshiba Corp | Semiconductor memory and controller |
| JP2014175348A (en)* | 2013-03-06 | 2014-09-22 | Toshiba Corp | Non-volatile semiconductor memory |
| US8964481B2 (en) | 2012-08-31 | 2015-02-24 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and sub-block managing method thereof |
| JP2015060602A (en)* | 2013-09-17 | 2015-03-30 | 株式会社東芝 | Nonvolatile semiconductor memory device |
| US9036428B1 (en) | 2014-06-13 | 2015-05-19 | Sandisk Technologies Inc. | Partial block erase for a three dimensional (3D) memory |
| KR20150130636A (en)* | 2014-05-13 | 2015-11-24 | 삼성전자주식회사 | 3 dimensionanl memory device of storage device having the same |
| US9305637B2 (en) | 2013-09-09 | 2016-04-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US10929061B2 (en) | 2018-03-12 | 2021-02-23 | Toshiba Information Systems (Japan) Corporation | Memory system and memory control method |
| US11139037B2 (en) | 2019-06-03 | 2021-10-05 | Kioxia Corporation | Semiconductor memory device including a first memory cell and a second memory cell that share a well region |
| CN114203220A (en)* | 2020-09-02 | 2022-03-18 | 铠侠股份有限公司 | Semiconductor memory device with a plurality of memory cells |
- 2010
- 2010-09-24JPJP2010214243Apatent/JP2012069224A/enactivePending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013254537A (en)* | 2012-06-06 | 2013-12-19 | Toshiba Corp | Semiconductor memory and controller |
| US9256530B2 (en) | 2012-08-31 | 2016-02-09 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and sub-block managing method thereof |
| US8964481B2 (en) | 2012-08-31 | 2015-02-24 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and sub-block managing method thereof |
| JP2014175348A (en)* | 2013-03-06 | 2014-09-22 | Toshiba Corp | Non-volatile semiconductor memory |
| US9305637B2 (en) | 2013-09-09 | 2016-04-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| JP2015060602A (en)* | 2013-09-17 | 2015-03-30 | 株式会社東芝 | Nonvolatile semiconductor memory device |
| KR20150130636A (en)* | 2014-05-13 | 2015-11-24 | 삼성전자주식회사 | 3 dimensionanl memory device of storage device having the same |
| KR102200493B1 (en) | 2014-05-13 | 2021-01-11 | 삼성전자주식회사 | 3 dimensionanl memory device of storage device having the same |
| US9286989B2 (en) | 2014-06-13 | 2016-03-15 | Sandisk Technologies Inc. | Partial block erase for a three dimensional (3D) memory |
| US9036428B1 (en) | 2014-06-13 | 2015-05-19 | Sandisk Technologies Inc. | Partial block erase for a three dimensional (3D) memory |
| US10929061B2 (en) | 2018-03-12 | 2021-02-23 | Toshiba Information Systems (Japan) Corporation | Memory system and memory control method |
| US11139037B2 (en) | 2019-06-03 | 2021-10-05 | Kioxia Corporation | Semiconductor memory device including a first memory cell and a second memory cell that share a well region |
| CN114203220A (en)* | 2020-09-02 | 2022-03-18 | 铠侠股份有限公司 | Semiconductor memory device with a plurality of memory cells |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5524134B2 (en) | Nonvolatile semiconductor memory device | |
| TWI511137B (en) | Non-volatile semiconductor memory device | |
| KR100767137B1 (en) | Nonvolatile semiconductor memory device | |
| US9036421B2 (en) | Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same | |
| US8441855B2 (en) | Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same | |
| JP2012069224A (en) | Nonvolatile semiconductor memory | |
| JP5259666B2 (en) | Nonvolatile semiconductor memory device | |
| JP4856203B2 (en) | Nonvolatile semiconductor memory device | |
| CN102385919B (en) | Nonvolatile memory device, operating method thereof, and memory system including same | |
| KR101261129B1 (en) | Nonvolatile semiconductor memory device and driving method thereof | |
| US8760925B2 (en) | Non-volatile semiconductor memory device | |
| JP2012069205A (en) | Nonvolatile semiconductor memory | |
| CN106169304A (en) | Erasing and the method for refresh of non-volatile memory part | |
| US20120195119A1 (en) | Nonvolatile semiconductor memory device | |
| CN104021815B (en) | Nonvolatile semiconductor memory device | |
| US11437105B2 (en) | Memory device | |
| KR20230098971A (en) | Nonvolatile memory devices and methods of programming in nonvolatile memory devices | |
| JP2012204405A (en) | Nonvolatile memory | |
| JP2007226897A (en) | Semiconductor integrated circuit device | |
| JP2015138561A (en) | Memory system | |
| JP5524140B2 (en) | Nonvolatile semiconductor memory device | |
| KR20230163937A (en) | Flash memory | |
| JP2010277656A (en) | Nonvolatile semiconductor memory device | |
| JP2014165372A (en) | Nonvolatile semiconductor storage device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney | Free format text:JAPANESE INTERMEDIATE CODE: A7421 Effective date:20130221 |