JP2012028859A - Variable gain differential amplifier circuit - Google Patents
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Abstract
Translated fromJapaneseDescription
Translated fromJapanese本発明は、利得可変差動増幅回路に関するものである。 The present invention relates to a variable gain differential amplifier circuit.
特許文献１には、図９に示される通信用の利得可変増幅器が開示されている。この利得可変増幅器１００は、エミッタ同士が相互に接続された一対のトランジスタ１０１及び１０２と、トランジスタ１０１のコレクタ側に接続され且つエミッタ同士が相互に接続された一対のトランジスタ１０３及び１０４と、トランジスタ１０２のコレクタ側に接続され且つエミッタ同士が相互に接続された一対のトランジスタ１０５及び１０６とを備える。トランジスタ１０３及び１０６のコレクタは、それぞれ負荷抵抗１０７及び１０８を介して電源線１０９に接続されている。トランジスタ１０４及び１０５のコレクタは、電流加算器１１０及び電流分配器１１１を介して負荷抵抗１０７及び１０８にそれぞれ接続されている。トランジスタ１０１及び１０２のエミッタには電流源１１２が接続されている。 Patent Document 1 discloses a variable gain amplifier for communication shown in FIG. The
特許文献２には、差動対を用いた利得可変増幅器に使用される直流レベル安定化回路が開示されている。図１０は、この直流レベル安定化回路を含む利得可変増幅器２００の構成を示す回路図である。利得可変増幅器２００は、図９に示された利得可変増幅器１００と同様の構成を有するトランジスタ１０１〜１０６、負荷抵抗１０７，１０８及び電流源１１２を備える。また、この利得可変増幅器２００では、トランジスタ１０４，１０５を流れる電流に比例する電流が、カレントミラー回路１２０，１２１によって負荷抵抗１０７，１０８に流れる。これにより、直流電位差を一定とし、ダイナミックレンジのみを拡大する。 Patent Document 2 discloses a DC level stabilizing circuit used for a variable gain amplifier using a differential pair. FIG. 10 is a circuit diagram showing a configuration of
特許文献３には、温度や電源電圧の変動によって出力電位が変化しないように、動作点を補償しつつ自動利得制御を行う利得可変増幅器が開示されている。図１１は、この利得可変増幅器３００の構成を示す回路図である。利得可変増幅器３００は、利得制御部３１０、整合回路３２０、及び差動増幅器３３０からなる。利得制御部３１０は、トランジスタ１０１〜１０６、負荷抵抗１０７，１０８及び電流源１１２を備える。負荷抵抗１０７，１０８と電源線１０９との間には、トランジスタ１３１が更に接続されている。また、整合回路３２０は２段のエミッタフォロア回路を有しており、トランジスタ１０３，１０６のエミッタ電位を増幅して差動増幅器３３０へ出力する。差動増幅器３３０は、エミッタ同士が相互に接続された一対のトランジスタ１３２及び１３３を有する。 Patent Document 3 discloses a variable gain amplifier that performs automatic gain control while compensating for the operating point so that the output potential does not change due to fluctuations in temperature or power supply voltage. FIG. 11 is a circuit diagram showing a configuration of the
この利得可変増幅器３００では、後段の差動増幅器３３０における出力電圧の変動をも補償するようにフィードバック回路が構成されている。すなわち、差動増幅器３３０の一対のトランジスタ１３２及び１３３の共通エミッタ電位をトランジスタ１３５によって検出し、このエミッタ電位の変動を、トランジスタ１３１を介して一対のトランジスタ１０１及び１０２の電源電圧に反映させている。 In this
図１２は、バイポーラトランジスタを備える一般的な利得可変差動増幅回路の構成を示す回路図である。この利得可変差動増幅回路４００は、エミッタ同士が抵抗４１０を介して相互に接続された一対の差動トランジスタ４０１及び４０２と、差動トランジスタ４０１のコレクタ側に接続され且つエミッタ同士が相互に接続された一対のトランジスタ４０３及び４０４と、差動トランジスタ４０２のコレクタ側に接続され且つエミッタ同士が相互に接続された一対のトランジスタ４０５及び４０６とを備える。トランジスタ４０３及び４０６のコレクタは、それぞれ負荷抵抗４０７及び４０８を介して電源線４０９に接続されている。トランジスタ４０４及び４０５のコレクタは、電源線４０９に直接接続されている。差動トランジスタ４０１のエミッタには電流源４１２が接続され、差動トランジスタ４０２のエミッタには電流源４１３が接続されている。差動トランジスタ４０１及び４０２の各ベースには、高周波の相補的な信号Ｖｉｎが入力される。トランジスタ４０３及び４０６のベースと、トランジスタ４０４及び４０５のベースとのそれぞれには、相補的な利得制御信号Ｖｃが入力される。そして、トランジスタ４０３，４０６のコレクタ電位が出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２として取り出される。FIG. 12 is a circuit diagram showing a configuration of a general variable gain differential amplifier circuit including a bipolar transistor. In the variable gain differential amplifier circuit 400, a pair of
この利得可変差動増幅回路４００では、トランジスタ４０３及び４０６を流れる電流量が、利得制御信号Ｖｃによって制御される。これにより、負荷抵抗４０７，４０８を流れる電流量を可変とし、この利得可変差動増幅回路４００への入力信号Ｖｉｎに対する出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２の利得を変化させることができる。In the variable gain differential amplifier circuit 400, the amount of current flowing through the
ここで、トランジスタ４０３及び４０６を流れる電流の大きさは、次の数式ＩＱによって表される。この数式において、Ｉ１は、電流源４１２，４１３によって規定される直流成分であり、制御信号Ｖｃによってトランジスタ４０３及び４０４、並びにトランジスタ４０５及び４０６のそれぞれに振り分けられる。ｉ１は、入力信号Ｖｉｎによって生じる交流成分であり、トランジスタ４０１，４０２に相対的に振り分けられる。ＶＴは電子の熱エネルギーであり、Ｔは絶対温度である。室温でＶＴは約２５ｍＶの値を有する。
この数式の右辺は、出力電圧Ｖｏｕｔ１（またはＶｏｕｔ２）に含まれる直流成分を決定する電流Ｉ１に関する項と、利得および出力振幅を決定する電流ｉ１に関する項とからなり、何れの項の値も利得制御信号Ｖｃによって変化する。すなわち、利得を変化させる為に利得制御信号Ｖｃを変化させると、電流Ｉ１に関する項によって、出力電圧Ｖｏｕｔ１（またはＶｏｕｔ２）の出力振幅だけでなく直流成分の大きさも変動する。そして、出力電圧Ｖｏｕｔ１（またはＶｏｕｔ２）のダイナミックレンジを広くすると、この直流成分の変動も更に大きくなってしまう。直流成分の大きな変動は、利得可変差動増幅回路の出力信号波形の歪み、後段に接続される増幅器の定格入力電圧範囲の上限値に近づくことによる歪み、或いは、振幅検出回路から利得制御回路までを含むフィードバックループの不安定性の原因となる。The right side of this equation is composed of a term related to the current I1 that determines the DC component included in the output voltage Vout1 (or Vout2 ) and a term related to the current i1 that determines the gain and output amplitude. The value also changes depending on the gain control signal Vc. That is, when the gain control signal Vc is changed in order to change the gain, not only the output amplitude of the output voltage Vout1 (or Vout2 ) but also the magnitude of the DC component varies depending on the term relating to the current I1 . When the dynamic range of the output voltage Vout1 (or Vout2 ) is widened, the fluctuation of the direct current component is further increased. The large fluctuation of the DC component is caused by distortion of the output signal waveform of the variable gain differential amplifier circuit, distortion caused by approaching the upper limit value of the rated input voltage range of the amplifier connected to the subsequent stage, or from the amplitude detection circuit to the gain control circuit. This causes instability of the feedback loop including.
本発明は、このような問題点に鑑みてなされたものであり、利得を変化させた場合に、出力電圧に含まれる直流成分の変動を抑えることができる利得可変差動増幅回路を提供することを目的とする。 The present invention has been made in view of such a problem, and provides a variable gain differential amplifier circuit capable of suppressing fluctuations in a DC component included in an output voltage when the gain is changed. With the goal.
上述した課題を解決するために、本発明による利得可変差動増幅回路は、増幅段及び調整段を備える利得可変差動増幅回路であって、増幅段は、一方の電流端子が互いに接続された一対のトランジスタ（Ｑ１，Ｑ２）を含み、該一対のトランジスタ（Ｑ１，Ｑ２）の制御端子に相補的な入力信号を受ける第１の差動回路、一方の電流端子が互いに接続された一対のトランジスタ（Ｑ３，Ｑ４）を含む第２の差動回路、一方の電流端子が互いに接続された一対のトランジスタ（Ｑ５，Ｑ６）を含む第３の差動回路、及び一対のトランジスタ（Ｑ１，Ｑ２）の一方の電流端子に接続された第１の電流源を有し、一対のトランジスタ（Ｑ３，Ｑ４）の一方の電流端子が一対のトランジスタ（Ｑ１，Ｑ２）のうち一方の第１のトランジスタ（Ｑ１）の他方の電流端子に接続されており、一対のトランジスタ（Ｑ５，Ｑ６）の一方の電流端子が一対のトランジスタ（Ｑ１，Ｑ２）のうち他方の第１のトランジスタ（Ｑ２）の他方の電流端子に接続されており、正負２つの信号からなる互いに相補的な制御信号のうち一方の制御信号がトランジスタ（Ｑ３，Ｑ６）の制御端子に入力され、他方の制御信号がトランジスタ（Ｑ４，Ｑ５）の制御端子に入力され、トランジスタ（Ｑ３，Ｑ６）の他方の電流端子が負荷抵抗を介して電源線に接続されており、トランジスタ（Ｑ４，Ｑ５）の他方の電流端子が電源線に直接接続されており、調整段は、一方の電流端子が互いに接続された一対のトランジスタ（Ｑ７，Ｑ８）を含む第４の差動回路、一対のトランジスタ（Ｑ７，Ｑ８）の一方の電流端子に接続された第２の電流源、一方の電流端子が互いに接続された一対のトランジスタ（Ｑ９，Ｑ１０）を含む第５の差動回路、及び一対のトランジスタ（Ｑ９，Ｑ１０）の一方の電流端子に接続された第３の電流源を有し、一方の制御信号がトランジスタ（Ｑ７，Ｑ１０）の制御端子に入力され、他方の制御信号がトランジスタ（Ｑ８，Ｑ９）の制御端子に入力され、トランジスタ（Ｑ７，Ｑ１０）の他方の電流端子が電源線に直接接続されており、トランジスタ（Ｑ８，Ｑ９）の他方の電流端子が負荷抵抗を介して電源線に接続されていることを特徴とする。 In order to solve the above-described problem, a variable gain differential amplifier circuit according to the present invention is a variable gain differential amplifier circuit including an amplification stage and an adjustment stage, and the amplification stage has one current terminal connected to each other. A first differential circuit including a pair of transistors (Q1, Q2) and receiving a complementary input signal at the control terminals of the pair of transistors (Q1, Q2); a pair of transistors having one current terminal connected to each other A second differential circuit including (Q3, Q4), a third differential circuit including a pair of transistors (Q5, Q6) having one current terminal connected to each other, and a pair of transistors (Q1, Q2). A first current source connected to one current terminal, and one current terminal of the pair of transistors (Q3, Q4) is one first transistor (Q1) of the pair of transistors (Q1, Q2). of One of the pair of transistors (Q5, Q6) is connected to the other current terminal of the other first transistor (Q2) of the pair of transistors (Q1, Q2). One of the complementary control signals consisting of two positive and negative signals is input to the control terminal of the transistor (Q3, Q6), and the other control signal is the control terminal of the transistor (Q4, Q5). And the other current terminal of the transistor (Q3, Q6) is connected to the power supply line via the load resistor, and the other current terminal of the transistor (Q4, Q5) is directly connected to the power supply line, The adjustment stage includes a fourth differential circuit including a pair of transistors (Q7, Q8) having one current terminal connected to each other, and one current terminal of the pair of transistors (Q7, Q8). A second current source that is connected, a fifth differential circuit including a pair of transistors (Q9, Q10) with one current terminal connected to each other, and one current terminal of the pair of transistors (Q9, Q10) A third current source connected, one control signal is input to the control terminal of the transistor (Q7, Q10), the other control signal is input to the control terminal of the transistor (Q8, Q9), The other current terminal of Q7, Q10) is directly connected to the power supply line, and the other current terminal of the transistors (Q8, Q9) is connected to the power supply line via a load resistor.
また、利得可変差動増幅回路は、第２及び第３の電流源によって規定される電流値が、第１の電流源によって規定される電流値の１／２であることを特徴としてもよい。 The variable gain differential amplifier circuit may be characterized in that a current value defined by the second and third current sources is ½ of a current value defined by the first current source.
また、利得可変差動増幅回路は、トランジスタ（Ｑ１ないしＱ１０）がｎｐｎトランジスタであることを特徴としてもよい。 The variable gain differential amplifier circuit may be characterized in that the transistors (Q1 to Q10) are npn transistors.
また、利得可変差動増幅回路は、トランジスタ（Ｑ１ないしＱ１０）がヘテロバイポーラトランジスタであることを特徴としてもよい。 The variable gain differential amplifier circuit may be characterized in that the transistors (Q1 to Q10) are heterobipolar transistors.
また、利得可変差動増幅回路は、一対のトランジスタ（Ｑ１，Ｑ２）それぞれの一方の電流端子に二つの第１の電流源それぞれが接続されており、一対のトランジスタ（Ｑ１，Ｑ２）の各一方の電流端子が抵抗を介して互いに接続されていることを特徴としてもよい。 The variable gain differential amplifier circuit has two first current sources connected to one current terminal of each of the pair of transistors (Q1, Q2), and each one of the pair of transistors (Q1, Q2). The current terminals may be connected to each other through a resistor.
本発明による利得可変差動増幅回路によれば、利得を変化させた場合に、出力電圧に含まれる直流成分の変動を抑えることができる。 According to the variable gain differential amplifier circuit of the present invention, it is possible to suppress fluctuations in the DC component included in the output voltage when the gain is changed.
以下、添付図面を参照しながら本発明による利得可変差動増幅回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、トランジスタとはバイポーラトランジスタ及び電界効果トランジスタ（ＦＥＴ）の双方を含む。以下の説明ではトランジスタがバイポーラトランジスタである場合を例示するが、トランジスタがＦＥＴである場合、ベース、エミッタ及びコレクタはそれぞれゲート、ソース及びドレインと置き換えられる。 Embodiments of a variable gain differential amplifier circuit according to the present invention will be described below in detail with reference to the accompanying drawings. In the description of the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted. Transistors include both bipolar transistors and field effect transistors (FETs). In the following description, the case where the transistor is a bipolar transistor is illustrated, but when the transistor is an FET, the base, the emitter, and the collector are replaced with the gate, the source, and the drain, respectively.
図１は、本発明の一実施形態に係る利得可変差動増幅回路を備える光受信装置の構成を示すブロック図である。この光受信装置１０は、フォトダイオードＰＤからの光電流Ｉｐｄを電圧信号に変換し、増幅して出力するための装置である。図１に示されるように、光受信装置１０は、トランスインピーダンスアンプ（ＴＩＡ）１１、２つの利得可変差動増幅回路１２及び１３、振幅検出回路２６、及び利得制御回路２７を備える。加えて、光受信装置１０は、差動増幅器２８及びオフセット補償回路２９を備える。 FIG. 1 is a block diagram showing a configuration of an optical receiving apparatus including a variable gain differential amplifier circuit according to an embodiment of the present invention. The
フォトダイオードＰＤに高周波の信号光が入射すると、フォトダイオードＰＤは該信号光に対応する光電流Ｉｐｄを生成する。光電流Ｉｐｄは、光受信装置１０の入力端子１０ａを経てＴＩＡ１１に入力される。ＴＩＡ１１は、光電流Ｉｐｄに応じた電圧信号Ｖｉｎを生成する。電圧信号Ｖｉｎは、利得可変差動増幅回路１２及び１３に順次入力され、増幅される。利得可変差動増幅回路１３から出力された電圧信号は、差動増幅器２８によって更に増幅され、光受信装置１０の出力端子１０ｂを経て外部へ出力される。 When high-frequency signal light is incident on the photodiode PD, the photodiode PD generates a photocurrent Ipd corresponding to the signal light. The photocurrent Ipd is input to the TIA 11 through the
振幅検出回路２６は、利得可変差動増幅回路１３から出力された電圧信号の振幅を検出する。電圧信号の振幅に関する情報は、利得制御回路２７へ提供される。利得制御回路２７は、利得可変差動増幅回路１２及び１３へ利得制御信号Ｖｃを提供する。利得制御信号Ｖｃは、電圧信号の振幅が所定の大きさとなるように、利得可変差動増幅回路１２及び１３から出力される電圧信号の振幅を調整する為の信号である。また、オフセット補償回路２９は、利得可変差動増幅回路１２のオフセットを調整するためのフィードバック回路であり、差動増幅器２８から出力された電圧信号を入力し、この電圧信号に基づいて利得可変差動増幅回路１２のオフセットを調整する。 The
図２は、利得可変差動増幅回路１２の回路構成を示す図である。なお、利得可変差動増幅回路１３は、この利得可変差動増幅回路１２と同様の回路構成を有することができる。図２に示されるように、本実施形態の利得可変差動増幅回路１２は、増幅段１２Ａ及び調整段１２Ｂを備える。増幅段１２Ａは、第１の差動回路１３、第２の差動回路１４、第３の差動回路１５、及び第１の電流源１６ａ，１６ｂを有する。 FIG. 2 is a diagram showing a circuit configuration of the variable gain
第１の差動回路１３は、一対の差動トランジスタＱ１及びＱ２を含む。差動トランジスタＱ１及びＱ２の各エミッタ（一方の電流端子）は、抵抗１７を介して互いに接続されている。また、差動トランジスタＱ１のエミッタには第１の電流源１６ａが接続されており、差動トランジスタＱ２のエミッタには第１の電流源１６ｂが接続されている。差動トランジスタＱ１及びＱ２のベース（制御端子）には、図１に示されたＴＩＡ１１から相補的な高周波の交流信号Ｖｉｎが入力される。 The first
第２の差動回路１４は、一対のトランジスタＱ３及びＱ４を含む。トランジスタＱ３及びＱ４の各エミッタ（一方の電流端子）は、互いに接続され、且つ差動トランジスタＱ１のコレクタ（他方の電流端子）と接続されている。また、トランジスタＱ３のコレクタ（他方の電流端子）は負荷抵抗１８を介して電源線２０に接続されており、トランジスタＱ４のコレクタは電源線２０に直接（すなわち有意な抵抗を介することなく）接続されている。 The second
第３の差動回路１５は、一対のトランジスタＱ５及びＱ６を含む。トランジスタＱ５及びＱ６の各エミッタ（一方の電流端子）は、互いに接続され、且つ差動トランジスタＱ２のコレクタと接続されている。また、トランジスタＱ５のコレクタ（他方の電流端子）は電源線２０に直接接続されており、トランジスタＱ６のコレクタは負荷抵抗１９を介して電源線２０に接続されている。 The third
トランジスタＱ３及びＱ６のベース（制御端子）には、利得制御信号Ｖｃ＋が入力される。また、トランジスタＱ４及びＱ５のベースには、利得制御信号Ｖｃ−が入力される。利得制御信号Ｖｃ＋及びＶｃ−は、正負２つの信号からなる互いに相補的な利得制御信号Ｖｃ（図１を参照）を構成する。The gain control signal Vc+ is input to the bases (control terminals) of the transistors Q3 and Q6. Further, the bases of the transistors Q4 and Q5, the gain control signal Vc- is entered. Gain control signal Vc+ and Vc- constitutes consists two positive and negative signals complementary to each other gain control signal Vc (see Figure 1).
調整段１２Ｂは、第４の差動回路２１、第５の差動回路２２、第２の電流源２３、及び第３の電流源２４を有する。 The
第４の差動回路２１は、一対のトランジスタＱ７及びＱ８を含む。トランジスタＱ７及びＱ８の各エミッタ（一方の電流端子）は、互いに接続され、且つ第２の電流源２３に接続されている。また、トランジスタＱ７のコレクタ（他方の電流端子）は電源線２０に直接接続されており、トランジスタＱ８のコレクタは負荷抵抗１８を介して電源線２０に接続されている。 The fourth
第５の差動回路２２は、一対のトランジスタＱ９及びＱ１０を含む。トランジスタＱ９及びＱ１０の各エミッタ（一方の電流端子）は、互いに接続され、且つ第３の電流源２４に接続されている。また、トランジスタＱ９のコレクタ（他方の電流端子）は負荷抵抗１９を介して電源線２０に接続されており、トランジスタＱ１０のコレクタは電源線２０に直接接続されている。 The fifth
トランジスタＱ７及びＱ１０のベース（制御端子）には、上述した利得制御信号Ｖｃ＋が入力される。また、トランジスタＱ８及びＱ９のベースには、上述した利得制御信号Ｖｃ−が入力される。The above-described gain control signal Vc+ is input to the bases (control terminals) of the transistors Q7 and Q10. Further, the bases of the transistors Q8 and Q9, the gain control signal Vc as described above- is entered.
トランジスタＱ１〜Ｑ１０は、ｎｐｎトランジスタであることが好ましく、また、ヘテロバイポーラトランジスタであることが好ましい。これにより、図２に示された第１ないし第５の差動回路１３〜１５、２１及び２２を好適に構成することができる。 Transistors Q1-Q10 are preferably npn transistors and are preferably heterobipolar transistors. Thereby, the 1st thru | or 5th differential circuits 13-15, 21, and 22 shown by FIG. 2 can be comprised suitably.
以上の構成を備える利得可変差動増幅回路１２の作用および効果について、従来技術とその課題を踏まえて説明する。 The operation and effect of the variable gain
図３は、差動増幅回路の利得を可変とするための一般的な回路構成を示す図である。図３に示される回路３０は、２本の電流経路３０ａ及び３０ｂを有する。電流経路３０ａは、負荷抵抗３１ａと、差動対の一方を構成するトランジスタ３２ａと、電流源３３ａとが直列に接続されて成る。同様に、電流経路３０ｂは、負荷抵抗３１ｂと、差動対の他方を構成するトランジスタ３２ｂと、電流源３３ｂとが直列に接続されて成る。電流経路３０ａ及び３０ｂの一端は電源線３４に接続されている。相補的な入力信号ＩｎＰ及びＩｎＮのうち一方の入力信号ＩｎＰはトランジスタ３２ａのベースに入力され、他方の入力信号ＩｎＮはトランジスタ３２ｂのベースに入力される。トランジスタ３２ａ及び３２ｂのコレクタ電位は、この回路３０の出力信号として取り出される。 FIG. 3 is a diagram showing a general circuit configuration for making the gain of the differential amplifier circuit variable. The
これら２本の電流経路３０ａ及び３０ｂの各トランジスタ３２ａ及び３２ｂのエミッタ間に抵抗３５を接続し、且つこの抵抗３５の値を可変とすることにより、利得を可変とすることができる。図４は、この回路３０の静特性（入力信号ＩｎＰ，ＩｎＮから出力信号への伝達特性のうち、直流成分のみに関する特性）を示すグラフである。図４の縦軸はトランジスタ３２ａ及び３２ｂのコレクタ出力（すなわち出力信号電圧）を示しており、横軸はトランジスタ３２ａ及び３２ｂのベース電位差（すなわち入力信号ＩｎＰ，ＩｎＮの電位差）を示している。また、図４に示されるグラフＧ１１〜Ｇ１５はトランジスタ３２ａのコレクタ出力を示し、グラフＧ２１〜Ｇ２５はトランジスタ３２ｂのコレクタ出力を示す。また、これらのグラフＧ１１〜Ｇ１５のそれぞれは、抵抗３５がそれぞれ０Ω、１００Ω、２００Ω、５００Ω、及び１ｋΩである場合に対応している。同様に、グラフＧ２１〜Ｇ２５のそれぞれは、抵抗３５がそれぞれ０Ω、１００Ω、２００Ω、５００Ω、及び１ｋΩである場合に対応している。なお、図４では、電源線３４の電源電圧値として３．３Ｖを仮定している。また、以下の説明では、理解の容易のためトランジスタ３２ａをオフ側トランジスタ、トランジスタ３２ｂをオン側トランジスタとして説明する。 By connecting a
図４に示されるように、一対のトランジスタ３２ａ，３２ｂのうち一方（オフ側）のトランジスタ３２ａのコレクタ電位は、電源電圧（３．３Ｖ）と等しくなる。また、他方（オン側）のトランジスタ３２ｂには、二つの電流源３３ａ及び３３ｂによる電流が全て流れる。すなわち、この電流は一方の負荷抵抗３１ｂを流れることとなり、電位効果が生じてその分だけトランジスタ３２ｂのコレクタ電位が低下する。なお、一実施例では、電流源３３ａ及び３３ｂの電流値は各々０．５ｍＡである。また、負荷抵抗３１ａ，３１ｂの大きさは例えば１ｋΩである。この場合、上記電位効果は１Ｖであり、トランジスタ３２ｂのコレクタ電位は２．３Ｖに低下する。 As shown in FIG. 4, the collector potential of one (off-side)
また、抵抗３５が有限の値に設定された場合、オフ側のトランジスタ３２ａを含む電流経路３０ａの電流源３３ａからの電流帰還作用が働くので、オン側のトランジスタ３２ｂのエミッタ電位が上昇する。この作用は、トランジスタ３２ｂのベースバイアスを低下させることに繋がるので、当該電流経路３０ｂの出力電圧の利得が減少する。しかし、最終的に、オン側トランジスタ３２ｂを流れる電流は、二つの電流源３３ａ及び３３ｂの電流の和となる。したがって、該トランジスタ３２ｂのコレクタ出力のオフレベル及びオンレベルに変化はなく、図４に示されるような特性を得ることができる。 When the
しかしながら、図３に示された回路３０の抵抗３５においては、電流が双方向に流れうることが必要があるが、バイポーラトランジスタ（化合物半導体に限らない）で双方向の等価抵抗特性を得るのは極めて困難である。もし双方向の等価抵抗特性を実現できたとしても、その動作範囲は極めて狭く、バイアス条件がポイント的となり実用的ではない。そこで、ＦＥＴ（特にＭＯＳＦＥＴ）をアクティブ抵抗として利用することが想定されるが、化合物半導体を主な構成材料とするＦＥＴによってアクティブ抵抗を実現することは極めて困難である。なお、バイポーラトランジスタとＭＯＳＦＥＴとが集積化されてなるバイポーラＣＭＯＳが存在するが、化合物半導体で構成されるＨＢＴ（ヘテロバイポーラトランジスタ）の場合、このようなバイポーラＣＭＯＳは極めて高価となり、これをアクティブ抵抗として用いることは現実的ではない。 However, in the
そこで、アクティブ抵抗を用いることなく構成可能な利得可変差動増幅回路を考える。図５は、そのような利得可変差動増幅回路の一例を示す回路図である。この回路４０は、図２に示された利得可変差動増幅回路１２の増幅段１２Ａとほぼ同様の構成を備える。すなわち、回路４０は、差動回路４１〜４３及び電流源４４を有する。差動回路４１は、一対の差動トランジスタ４１ａ，４１ｂを含む。差動トランジスタ４１ａ，４１ｂの各エミッタは、互いに接続され、且つ電流源４４に接続されている。差動トランジスタ４１ａ，４１ｂのベースには、相補的な高周波の交流信号ＩｎＰ，ＩｎＮが入力される。 Thus, a variable gain differential amplifier circuit that can be configured without using an active resistor is considered. FIG. 5 is a circuit diagram showing an example of such a variable gain differential amplifier circuit. The
差動回路４２は、一対のトランジスタ４２ａ，４２ｂを含む。トランジスタ４２ａ，４２ｂの各エミッタは、互いに接続され、且つ差動トランジスタ４１ａのコレクタと接続されている。トランジスタ４２ａのコレクタは負荷抵抗４５を介して電源線４７に接続されており、トランジスタ４２ｂのコレクタは電源線４７に直接接続されている。差動回路４３は、一対のトランジスタ４３ａ，４３ｂを含む。トランジスタ４３ａ，４３ｂの各エミッタは、互いに接続され、且つ差動トランジスタ４１ｂのコレクタと接続されている。トランジスタ４３ａのコレクタは電源線４７に直接接続されており、トランジスタ４３ｂのコレクタは負荷抵抗４６を介して電源線４７に接続されている。 The
トランジスタ４２ａ及び４３ｂのベースには、利得制御信号ＣｔｒｌＰが入力される。また、トランジスタ４２ｂ及び４３ａのベースには、利得制御信号ＣｔｒｌＮが入力される。利得制御信号ＣｔｒｌＰ及びＣｔｒｌＮは、互いに相補的な信号である。そして、これら利得制御信号ＣｔｒｌＰ及びＣｔｒｌＮを相対的に変化させることによって、トランジスタ４２ａ，４３ｂを流れる電流の大きさを制御することができる。 A gain control signal CtrlP is input to the bases of the
ここで、この回路４０が有する問題点について説明する。図６は、図５に示された回路４０の静特性を示すグラフである。図６の縦軸はトランジスタ４２ａ及び４３ｂのコレクタ出力（すなわち出力信号電圧）を示しており、横軸はトランジスタ４１ａ，４１ｂのベース電位差（すなわち入力信号ＩｎＰ，ＩｎＮの電位差）を示している。また、図６に示されるグラフＧ３１〜Ｇ３６はトランジスタ４２ａのコレクタ出力を示し、グラフＧ４１〜Ｇ４５はトランジスタ４３ｂのコレクタ出力を示す。また、これらのグラフＧ３１〜Ｇ３６，Ｇ４１〜Ｇ４６のそれぞれは、相対バイアス値（ＣｔｒｌＰ−ＣｔｒｌＮ）を０Ｖから０．１Ｖまで０．０２Ｖずつ変化させたときの、トランジスタ４２ａ，４３ｂそれぞれのコレクタ電位の変化を示している。グラフＧ３１，Ｇ４１の相対バイアス値が最も低く（０Ｖ）、グラフＧ３６，Ｇ４６の相対バイアス値が最も高い（０．１Ｖ）。また、図６では、電源線４７の電源電圧値として３．３Ｖを仮定している。また、一実施例では、電流源４４の電流値は１ｍＡである。また、負荷抵抗４５，４６の大きさは例えば１ｋΩである。 Here, the problem of the
この回路４０において、制御信号ＣｔｒｌＰ及びＣｔｒｌＮの相対バイアス値が０Ｖであるとき、トランジスタ４２ａ，４３ｂは相対的にオフモードとなり、電流源４４によって生じる電流の殆どは、バイパス用のトランジスタ４２ｂ，４３ａを流れる。したがって、負荷抵抗４５，４６における電圧降下量は０に近づく。そして、トランジスタ４２ａ，４３ｂのバイアス電圧を相対的に大きくする（トランジスタ４２ａ，４３ｂをオンモードにする）と、電流源４４の電流の殆どがトランジスタ４２ａ，４３ｂを流れる。また、トランジスタ４２ｂ，４３ａはオンモードに準じた状態となるので、その等価抵抗値（コレクタ−エミッタ間抵抗）は負荷抵抗値と比較して十分に小さな値となり無視できる。従って、負荷抵抗４５，４６における電位降下量は、図３に示した回路３０と同様に、例えば電流値が１ｍＡであり且つ抵抗値が１ｋΩである場合、１Ｖ（すなわち出力電圧は２．３Ｖ）となる。そして、このときの利得はクロスポイント（グラフＧ３１〜Ｇ３６とグラフＧ４１〜Ｇ４６とが互いに交差する点）での静特性の傾きで与えられるので、制御信号ＣｔｒｌＰが大きくなるに従って利得が増加することとなる。 In this
しかし、この回路４０では、図６のグラフＧ３１からグラフＧ３６への変化、及びグラフＧ４１からグラフＧ４６への変化から明らかなように、相対バイアス値（ＣｔｒｌＰ−ＣｔｒｌＮ）を変化させると、出力信号となるトランジスタ４２ａ，４３ｂのコレクタ電位も変化してしまう。この変化はクロスポイントのシフトとなって現れるので、通信システムにこの回路４０をそのまま適用すると、信号波形の歪みが生じてしまう。 However, in this
そこで、このような問題点を解決するために、前述した特許文献１によって図９に示された利得可変増幅器１００が提案されている。この利得可変増幅器１００では、電流加算器１１０及び電流分配器１１１を介して負荷抵抗１０７及び１０８に無効電流を流すことにより、図７に示されるようなクロスポイント不変の静特性を実現している。なお、図７の縦軸および横軸は図６と同様であり、グラフＧ５１〜Ｇ５６はトランジスタ１０３のコレクタ出力を示し、グラフＧ６１〜Ｇ６６はトランジスタ１０６のコレクタ出力を示す。また、これらのグラフＧ５１〜Ｇ５６，Ｇ６１〜Ｇ６６のそれぞれは、相対バイアス値を０Ｖから０．１Ｖまで０．０２Ｖずつ変化させたときのコレクタ電位の変化を示している。グラフＧ５１，Ｇ６１の相対バイアス値が最も低く（０Ｖ）、グラフＧ５６，Ｇ６６の相対バイアス値が最も高い（０．１Ｖ）。 Therefore, in order to solve such a problem, a
また、前述した特許文献３によって図１１に示された利得可変増幅器３００が提案されている。この利得可変増幅器３００では、トランジスタ１３２及び１３３の共通エミッタ電位をトランジスタ１３５によって検出し、このエミッタ電位をトランジスタ１３１を介して一対の差動トランジスタ１０１及び１０２の電源に反映させることで、図７と同等の特性を実現している。静特性のクロスポイントが不変となるのは、次の理由による。すなわち、クロスポイントレベルは共通エミッタ電位と対応するが、図１１に示された回路３００では、共通エミッタ電位すなわちクロスポイントレベルを一定値に近づけようとする帰還作用が働く。但し、図４に示された伝達特性と、図７に示された伝達特性とでは、次の点で僅かに異なる。図４に示された伝達特性では、飽和時のハイレベル及びローレベルは共通エミッタ抵抗３５を変化させても不変である。すなわち、当該回路３０はリミッタ回路的に動作し、クロスポイントでの伝達特性の傾き（利得に相当）のみが変化する。これに対し、図７に示された伝達特性では、クロスポイントでの傾きの変化に加え、飽和時のハイレベル及びローレベルも変化している。したがって、この回路３００の動作はリミッタ回路とは異なる。厳密には、リミッタ回路的に動作するが、そのリミッタ範囲が利得に追随して変化してしまう。 Further, the
以上に述べた問題点を解決するために、本実施形態に係る利得可変差動増幅回路１２では、図５に示された回路４０（増幅段１２Ａに相当）に加えて、調整段１２Ｂが設けられている。増幅段１２Ａでは、出力Ｖｏｕｔ側の負荷抵抗１９を流れる電流の大きさは次の数式で表される。
但し、上の数式においてＩＱ６はトランジスタＱ６を流れる電流量であり、ＩＱ９はトランジスタＱ９を流れる電流量である。また、Ｉ１は電流源１６ａ，１６ｂによって規定される電流量であり、ｉ１は入力信号Ｖｉｎによって生じる交流成分である。また、ΔＶは相対バイアス値（Ｖｃ+−Ｖｃ−）である。In the above equation, IQ6 is the amount of current flowing through the transistor Q6, and IQ9 is the amount of current flowing through the transistor Q9. I1 is a current amount defined by the
上の数式に示されるように、本実施形態の利得可変差動増幅回路１２では、出力Ｖｏｕｔに含まれる直流成分を決定するＩ１に関する項が、相対バイアス値ΔＶによらず一定値となることがわかる。これは、利得を変化させたときに出力Ｖｏｕｔの直流成分が変動しないことを表している。As shown in the above formula, in the variable gain
この作用を具体的に説明する。利得可変差動増幅回路１２では、利得制御信号Ｖｃ＋及びＶｃ−によって、トランジスタＱ３及びＱ６に流れる電流（有効電流）と、トランジスタＱ４及びＱ５に流れる電流（無効電流）との相対的な差が決定される。有効電流量と無効電流量との和は常に一定となり、この和は、二つの電流源１６ａ，１６ｂそれぞれによって規定される電流量の和に等しい。This action will be specifically described. In the variable gain
調整段１２ＢのトランジスタＱ７〜Ｑ１０においては、各ベースに入力される利得制御信号Ｖｃ＋及びＶｃ−の配分が、増幅段１２ＡのトランジスタＱ３〜Ｑ６とは逆になっている。すなわち、トランジスタＱ７及びＱ８からなる一つの差動回路２１に注目すると、ベースに利得制御信号Ｖｃ＋が入力されるトランジスタＱ７は有効電流を提供するが、そのコレクタは電源線２０（電源電圧Ｖｃｃ）に直接接続されている。一方、ベースに利得制御信号Ｖｃ−が入力されるトランジスタＱ８は無効電流を提供するが、そのコレクタはトランジスタＱ３のコレクタに接続されており、無効電流は負荷抵抗１８を通過する。すなわち、負荷抵抗１８には、トランジスタＱ３による有効電流とトランジスタＱ７による無効電流との何れか一方が常に流れており、その電圧降下は常に一定となる。In the transistor Q7~
図８は、利得可変差動増幅回路１２の静特性を示すグラフである。図８の縦軸はトランジスタＱ３及びＱ６のコレクタ出力（すなわち出力信号電圧）を示しており、横軸はトランジスタＱ１，Ｑ２のベース電位差（すなわち入力信号Ｖｉｎの正電位側と負電位側との電位差）を示している。また、図８に示されるグラフＧ７１〜Ｇ７６はトランジスタＱ３のコレクタ出力を示し、グラフＧ８１〜Ｇ８６はトランジスタＱ６のコレクタ出力を示す。また、これらのグラフＧ７１〜Ｇ７６，Ｇ８１〜Ｇ８６のそれぞれは、相対バイアス値（Ｖｃ＋−Ｖｃ−）を０Ｖから０．１Ｖまで０．２Ｖずつ変化させたときの、トランジスタＱ３，Ｑ６それぞれのコレクタ電位の変化を示している。グラフＧ７１，Ｇ８１の相対バイアス値が最も低く（０Ｖ）、グラフＧ７６，Ｇ８６の相対バイアス値が最も高い（０．１Ｖ）。また、図８では、電源線２０の電源電圧値として３．３Ｖを仮定している。また、一実施例では、電流源１６ａ，１６ｂの電流値はそれぞれ０．５ｍＡである。また、負荷抵抗１８，１９の大きさは例えば１ｋΩである。FIG. 8 is a graph showing the static characteristics of the variable gain
図８に示される静特性では、図７に示された静特性と比較して、ハイレベルとローレベルとの間の変化幅が大きくなっている。これは、図７に示された静特性を有する回路においては、抵抗を介して無効電流を負荷抵抗に戻しているので、抵抗による電圧降下の影響が現れているからである。図９に示された回路１００のトランジスタ１０３から見た負荷回路は、通常の負荷抵抗１０７と、無効電流供給のための抵抗とからなる並列回路である。したがって、この無効電流供給用抵抗の値を小さくすると、差動回路全体の利得を減少させることとなり、この値を小さくすることには制限がある。本実施形態の利得可変差動増幅回路１２では、トランジスタＱ８及びＱ９のコレクタが負荷抵抗１８及び１９にそれぞれ直接接続されているので、トランジスタＱ３及びＱ６から見たこれらのトランジスタＱ８及びＱ９のコレクタのインピーダンスは、数ｋΩ程度は十分に確保され、回路動作に与える影響は少ない。更に、下記のように抵抗による電位降下を考慮しなければならず、電源電圧Ｖｃｃの低減化の妨げとなる。すなわち、電流加算器１１１は、電流を加算するためには抵抗が必須素子となり、この抵抗に流れる電流により電位降下が生ずる。電源１０９はこの電流加算器１１１を正常に動作させるためには、この電位降下分だけその設定電位を高くしなければならず、低消費電力化、低電圧化の妨げとなる。 In the static characteristic shown in FIG. 8, the range of change between the high level and the low level is larger than the static characteristic shown in FIG. This is because, in the circuit having the static characteristics shown in FIG. 7, the reactive current is returned to the load resistance via the resistor, so that the influence of the voltage drop due to the resistance appears. The load circuit viewed from the
ここで、トランジスタＱ３〜Ｑ６を含む増幅段１２Ａに含まれる電流源１６ａ，１６ｂが規定する電流量Ｉ１と、トランジスタＱ７〜Ｑ１０を含む調整段１２Ｂに含まれる二つの差動回路２１，２２それぞれの電流源２３，２４の電流量Ｉ２との比（Ｉ２／Ｉ１）は１／２であることが好ましい。この比が１／２から大きくずれると、図８に示される伝達特性が得られず、クロスポイントが制御信号Ｖｃに追随して変化し、かつ、ハイレベル及びローレベルが、クロスポイントに対して対称とはならないからである。 Here, the current amount I1 defined by the
また、本実施形態の利得可変差動増幅回路１２においては、差動トランジスタＱ１及びＱ２のエミッタ間に抵抗１７が接続され、また、二つの電流源１６ａ及び１６ｂそれぞれが差動トランジスタＱ１及びＱ２それぞれに接続されているが、当該構成は、エミッタ同士が直接接続され、単一の電流源にて駆動されるような構成であってもよい。エミッタ間に挿入された抵抗１７は、図３に示された回路３０の抵抗３５と同様に、差動回路の基本利得を調整するためのものである。この抵抗１７の値により設定された利得が、この差動回路の最大利得となり、利得制御信号Ｖｃの電圧値を調整することで、利得をこの最大利得から低下させることができる。 In the variable gain
以上に説明したように、本実施形態の利得可変差動増幅回路１２によれば、利得を変化させた場合に、出力電圧に含まれる直流成分の変動（すなわち、クロスポイントの変動）を好適に抑えることができる。 As described above, according to the variable gain
なお、本実施形態の利得可変差動増幅回路１２は、更に、以下に述べる効果を奏することができる。すなわち、特許文献２の第３図に示された回路では、利得を可変させるために分流された電流信号Ｉ５，Ｉ６を加算することで交流成分をキャンセルして直流成分のみとし、電流Ｉ８によってトランジスタのエミッタ電位（差動回路の電源電圧）を補正し、出力電圧の直流成分を安定させている。この回路では、差動増幅器に印加される電源電圧に加え、抵抗およびトランジスタに印加される電圧が別途必要となり、低電源電圧回路の実現が困難である。更に、トランジスタの温度依存性によって、出力電圧の直流成分も温度に依存してしまう。 Note that the variable gain
また、特許文献１の第１図に示された回路では、分流電流を加算した直流電流を、電流分配器を用いて負荷抵抗に流すことにより出力電圧の直流成分を安定化させている。この場合、差動増幅器には電源電圧を直接印加することができるので、電流加算器及び電流分配器に大きな電源電圧を必要としない限り、低電源電圧での動作が可能となる。しかし、出力端子に接続される電流分配器の出力インピーダンスが十分大きいことが必要であり、低電源電圧回路の実現は容易ではない。 Further, in the circuit shown in FIG. 1 of Patent Document 1, the DC component of the output voltage is stabilized by flowing a DC current obtained by adding the shunt current to a load resistor using a current distributor. In this case, since a power supply voltage can be directly applied to the differential amplifier, an operation with a low power supply voltage is possible unless a large power supply voltage is required for the current adder and the current distributor. However, it is necessary that the output impedance of the current distributor connected to the output terminal is sufficiently large, and it is not easy to realize a low power supply voltage circuit.
これらの従来技術と比較して、本実施形態の利得可変差動増幅回路１２によれば、電源線２０（電源電圧Ｖｃｃ）以外に別途必要な電源電圧はなく、低電源電圧回路を好適に実現できる。 Compared with these conventional techniques, according to the variable gain
１０…光受信装置、１０ａ…入力端子、１０ｂ…出力端子、１２，１３…利得可変差動増幅回路、１２Ａ…増幅段、１２Ｂ…調整段、１３…第１の差動回路、１４…第２の差動回路、１５…第３の差動回路、１６ａ，１６ｂ…第１の電流源、１７…抵抗、１８，１９…負荷抵抗、２０…電源線、２１…第４の差動回路、２２…第５の差動回路、２３…第２の電流源、２４…第３の電流源、２６…振幅検出回路、２７…利得制御回路、２８…差動増幅器、２９…オフセット補償回路、ＰＤ…フォトダイオード、Ｖｃ…利得制御信号、Ｖｉｎ…入力信号。 DESCRIPTION OF
Claims (5)
Translated fromJapanese前記増幅段は、一方の電流端子が互いに接続された一対のトランジスタ（Ｑ１，Ｑ２）を含み、該一対のトランジスタ（Ｑ１，Ｑ２）の制御端子に相補的な入力信号を受ける第１の差動回路、一方の電流端子が互いに接続された一対のトランジスタ（Ｑ３，Ｑ４）を含む第２の差動回路、一方の電流端子が互いに接続された一対のトランジスタ（Ｑ５，Ｑ６）を含む第３の差動回路、及び前記一対のトランジスタ（Ｑ１，Ｑ２）の前記一方の電流端子に接続された第１の電流源を有し、
前記一対のトランジスタ（Ｑ３，Ｑ４）の前記一方の電流端子が前記一対のトランジスタ（Ｑ１，Ｑ２）のうち一方の前記第１のトランジスタ（Ｑ１）の他方の電流端子に接続されており、
前記一対のトランジスタ（Ｑ５，Ｑ６）の前記一方の電流端子が前記一対のトランジスタ（Ｑ１，Ｑ２）のうち他方の前記第１のトランジスタ（Ｑ２）の他方の電流端子に接続されており、
正負２つの信号からなる互いに相補的な制御信号のうち一方の制御信号が前記トランジスタ（Ｑ３，Ｑ６）の制御端子に入力され、他方の制御信号が前記トランジスタ（Ｑ４，Ｑ５）の制御端子に入力され、
前記トランジスタ（Ｑ３，Ｑ６）の他方の電流端子が負荷抵抗を介して電源線に接続されており、前記トランジスタ（Ｑ４，Ｑ５）の他方の電流端子が前記電源線に直接接続されており、
前記調整段は、一方の電流端子が互いに接続された一対のトランジスタ（Ｑ７，Ｑ８）を含む第４の差動回路、前記一対のトランジスタ（Ｑ７，Ｑ８）の前記一方の電流端子に接続された第２の電流源、一方の電流端子が互いに接続された一対のトランジスタ（Ｑ９，Ｑ１０）を含む第５の差動回路、及び前記一対のトランジスタ（Ｑ９，Ｑ１０）の前記一方の電流端子に接続された第３の電流源を有し、
前記一方の制御信号が前記トランジスタ（Ｑ７，Ｑ１０）の制御端子に入力され、前記他方の制御信号が前記トランジスタ（Ｑ８，Ｑ９）の制御端子に入力され、
前記トランジスタ（Ｑ７，Ｑ１０）の他方の電流端子が前記電源線に直接接続されており、前記トランジスタ（Ｑ８，Ｑ９）の他方の電流端子が前記負荷抵抗を介して前記電源線に接続されている
ことを特徴とする、利得可変差動増幅回路。A gain variable differential amplifier circuit comprising an amplification stage and a regulation stage,
The amplification stage includes a pair of transistors (Q1, Q2) having one current terminal connected to each other, and a first differential receiving a complementary input signal at a control terminal of the pair of transistors (Q1, Q2). Circuit, a second differential circuit including a pair of transistors (Q3, Q4) with one current terminal connected to each other, a third differential circuit including a pair of transistors (Q5, Q6) with one current terminal connected to each other A differential circuit, and a first current source connected to the one current terminal of the pair of transistors (Q1, Q2);
The one current terminal of the pair of transistors (Q3, Q4) is connected to the other current terminal of the first transistor (Q1) of the pair of transistors (Q1, Q2);
The one current terminal of the pair of transistors (Q5, Q6) is connected to the other current terminal of the other first transistor (Q2) of the pair of transistors (Q1, Q2);
One of the complementary control signals consisting of two positive and negative signals is input to the control terminal of the transistor (Q3, Q6), and the other control signal is input to the control terminal of the transistor (Q4, Q5). And
The other current terminal of the transistor (Q3, Q6) is connected to a power supply line via a load resistor, and the other current terminal of the transistor (Q4, Q5) is directly connected to the power supply line,
The adjustment stage is connected to the one current terminal of the pair of transistors (Q7, Q8), a fourth differential circuit including a pair of transistors (Q7, Q8) having one current terminal connected to each other. Connected to the second current source, a fifth differential circuit including a pair of transistors (Q9, Q10) having one current terminal connected to each other, and the one current terminal of the pair of transistors (Q9, Q10) A third current source connected,
The one control signal is input to the control terminal of the transistor (Q7, Q10), the other control signal is input to the control terminal of the transistor (Q8, Q9),
The other current terminal of the transistor (Q7, Q10) is directly connected to the power supply line, and the other current terminal of the transistor (Q8, Q9) is connected to the power supply line via the load resistor. A variable gain differential amplifier circuit characterized by that.
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