JP2012004473A - Semiconductor device and method for manufacturing semiconductor device - Google Patents

Abstract

Translated fromJapanese

【課題】縦型のトランジスタにおいてゲートからシリサイドの位置を精度よく制御できるようにする。
【解決手段】柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。
【選択図】図１In a vertical transistor, the position of a silicide can be accurately controlled from a gate.
A gate insulating film is formed in a central portion of a columnar semiconductor so as to surround the periphery of the columnar semiconductor, and a gate layer is further formed so as to surround the periphery of the gate insulating film. A MIS structure is formed by the central portion of the columnar semiconductor 14, the gate insulating film 9, and the gate layer 6. A first insulating film 4 is formed above and below the gate layer 6. The first insulating film 4 is also in contact with the columnar semiconductor 14. A silicide 18 and an n-type diffusion layer (impurity region) 19 are formed on the side surface of the columnar semiconductor 14. The silicide 18 is formed at a position self-aligned by the first insulating film 4.
[Selection] Figure 1

Description

Translated fromJapanese

本発明は、縦型トランジスタを有する半導体装置及び半導体装置の製造方法に関する。  The present invention relates to a semiconductor device having a vertical transistor and a method for manufacturing the semiconductor device.

リソグラフィの短波長化による集積度向上に限界が見え、平面において集積度をあげるときの難易度が飛躍的に増している。このような状況の中で、従来のプレーナー型ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を、基板に対して略垂直に電流が流れる、いわゆる縦型ＭＩＳＦＥＴに置き換えようとする試みがある。  There is a limit to the improvement of the integration degree due to the shortening of the wavelength of lithography, and the difficulty in increasing the integration degree on a plane has increased dramatically. Under such circumstances, there is an attempt to replace a conventional planar type MIS (Metal Insulator Semiconductor) FET (Field Effect Transistor) with a so-called vertical MISFET in which a current flows substantially perpendicular to the substrate.

縦型ＭＩＳＦＥＴは、プレーナー型のＭＩＳＦＥＴでは得られない多くの利点を有する。例えば、微細なゲート長のＦＥＴを高価なリソグラフィ装置を用いることなく作製できることがある。また、ダブルゲート構造やゲート・オール・アラウンド構造を用いることで、ゲートの制御性を高め、短チャネル特性を改善できる。また、立体化して（積層して）高集積化が可能である。また、製造方法によってはゲート長を膜厚で規定でき、ゲート長ばらつきを小さくできる。  The vertical MISFET has many advantages that cannot be obtained with a planar MISFET. For example, a fine gate length FET may be manufactured without using an expensive lithographic apparatus. Further, by using a double gate structure or a gate all-around structure, the controllability of the gate can be improved and the short channel characteristics can be improved. Further, it can be three-dimensional (stacked) and highly integrated. Further, depending on the manufacturing method, the gate length can be defined by the film thickness, and the gate length variation can be reduced.

また、平面の占有面積に比較して、ゲート長を長くとれる。これは、集積度を可能な限り向上させながらも、ゲート長を長くしてリーク電流をさげたいＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｍｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のセルトランジスタや、同様に、集積度を可能な限り向上させながらも、ゲート長を長くしてばらつきを低減したいＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のトランジスタに適する。  In addition, the gate length can be made longer than the plane occupation area. This is because, while improving the degree of integration as much as possible, the cell transistor of DRAM (Dynamic Random Access Memory) that wants to increase the gate length and reduce the leakage current, and similarly, while improving the degree of integration as much as possible. It is suitable for an SRAM (Static Random Access Memory) transistor whose gate length is increased to reduce variation.

しかし、縦型トランジスタは、ＳＤ（Ｓｏｕｒｃｅ Ｄｒａｉｎ）の寄生抵抗が大きい、という問題がある。一般に、ＳＤの寄生抵抗を低減するには、プレーナー型ＭＩＳＦＥＴのように、ＳＤにシリサイドを形成することが行われる。  However, the vertical transistor has a problem that the parasitic resistance of SD (Source Drain) is large. In general, in order to reduce the parasitic resistance of the SD, a silicide is formed on the SD like a planar type MISFET.

例えば、特許文献１の図３０から図３２に製造工程の途中段階が開示されている半導体装置では、縦型ＭＩＳＦＥＴの下部ＳＤ電極にシリサイドが形成されている。また下部ＳＤ電極に形成されるシリサイドの、チャネル領域からの相対的な位置は、シリサイド上に形成される絶縁膜の膜厚によって、正確に制御されている。  For example, in the semiconductor device disclosed in the middle of the manufacturing process in FIGS. 30 to 32 ofPatent Document 1, silicide is formed on the lower SD electrode of the vertical MISFET. The relative position of the silicide formed on the lower SD electrode from the channel region is accurately controlled by the film thickness of the insulating film formed on the silicide.

また、特許文献２の図６に開示されている半導体装置では、柱状半導体の下部ＳＤ電極の上にシリサイド層が形成されている。  In the semiconductor device disclosed in FIG. 6 ofPatent Document 2, a silicide layer is formed on the lower SD electrode of the columnar semiconductor.

特許文献３の図１に開示されている半導体装置では、縦型ＭＩＳＦＥＴの上部ＳＤ電極、下部ＳＤ電極の双方にシリサイドが形成されている。また、上部ＳＤ電極のシリサイドと、下部ＳＤ電極のシリサイドは同時に形成される。  In the semiconductor device disclosed in FIG. 1 ofPatent Document 3, silicide is formed on both the upper SD electrode and the lower SD electrode of the vertical MISFET. Further, the silicide of the upper SD electrode and the silicide of the lower SD electrode are formed simultaneously.

特開２００６−４１５１３号公報JP 2006-41513 A特開２００１−２９８０９７号公報JP 2001-298097 A特開２００９−２８３７７２号公報JP 2009-283377 A特開２００８−２０５４４０号公報JP 2008-205440 A特開２００５−１０１５８８号公報JP 2005-101588 A特開２００９−２４６３８３号公報JP 2009-246383 A

縦型トランジスタのＳＤの寄生抵抗を十分に下げるためには、上部ＳＤ電極と下部ＳＤ電極のシリサイドの位置を、プレーナー型ＭＩＳＦＥＴと同じくらい、チャネル領域に近づけることが重要である。このためには、上部ＳＤ電極と下部ＳＤ電極それぞれにおいて、シリサイドの位置を精度よく制御できるようにする必要がある。このため、シリサイドの位置を精度よく制御できるようにすることが望まれている。  In order to sufficiently reduce the parasitic resistance of the SD of the vertical transistor, it is important that the silicide positions of the upper SD electrode and the lower SD electrode are as close to the channel region as the planar MISFET. For this purpose, it is necessary to accurately control the position of the silicide in each of the upper SD electrode and the lower SD electrode. For this reason, it is desired to be able to control the position of the silicide with high accuracy.

本発明によれば、柱状半導体と、
前記柱状半導体の側面の一部に接するゲート絶縁膜と、
前記ゲート絶縁膜のうち前記柱状半導体とは逆側の面に接するゲートと、
前記ゲートの上及び下それぞれに形成され、前記ゲート及び前記ゲート絶縁膜に接している第１絶縁膜と、
前記柱状半導体の前記側面のうち、前記ゲートに面する領域より上側の領域及び下側の領域それぞれに形成されており、前記柱状半導体の前記側面のうち前記第１絶縁膜に対向する領域に接しているシリサイドと、
を備える半導体装置が提供される。According to the present invention, a columnar semiconductor;
A gate insulating film in contact with a part of the side surface of the columnar semiconductor;
A gate in contact with a surface of the gate insulating film opposite to the columnar semiconductor;
A first insulating film formed on and under the gate, and in contact with the gate and the gate insulating film;
Of the side surface of the columnar semiconductor, formed on each of a region above and below a region facing the gate, and is in contact with a region of the side surface of the columnar semiconductor facing the first insulating film. With silicide,
A semiconductor device is provided.

本発明によれば、第１絶縁膜の厚さによって、ゲートからシリサイドまでの距離を制御することができる。絶縁膜の厚さは一般的に高精度に制御できる。従って、ゲートからシリサイドまでの位置を精度よく制御できる。  According to the present invention, the distance from the gate to the silicide can be controlled by the thickness of the first insulating film. In general, the thickness of the insulating film can be controlled with high accuracy. Therefore, the position from the gate to the silicide can be accurately controlled.

本発明によれば、柱状半導体と、前記柱状半導体の側面のうち上端及び下端から離れた領域に面していて第１の第１絶縁膜、ゲート層、及び第２の第１絶縁膜からなる第１の積層構造とを形成する第１工程と、
前記柱状半導体の側面のうち前記第１の第１絶縁膜、前記ゲート層、及び前記第２の第１絶縁膜に面していない領域に金属層を形成する第２工程と、
熱処理を行うことにより、前記金属層と前記柱状半導体とを反応させてシリサイドを形成する第３工程と、
を備える半導体装置の製造方法が提供される。According to the present invention, the columnar semiconductor and the side surface of the columnar semiconductor facing the region away from the upper end and the lower end are formed of the first first insulating film, the gate layer, and the second first insulating film. A first step of forming a first laminated structure;
Forming a metal layer in a region of the side surface of the columnar semiconductor that does not face the first first insulating film, the gate layer, and the second first insulating film;
A third step of forming silicide by reacting the metal layer and the columnar semiconductor by performing heat treatment;
A method for manufacturing a semiconductor device is provided.

本発明によれば、縦型のトランジスタにおいてゲートからシリサイドまでの位置を精度よく制御できる。  According to the present invention, the position from the gate to the silicide in the vertical transistor can be accurately controlled.

（ａ）は第１の実施形態である半導体装置の上面図であり、（ｂ）は（ａ）のＡ−Ａ´線に沿った断面図であり、（ｃ）は（ａ）のＣ−Ｃ´線に沿った断面図である。(A) is a top view of the semiconductor device which is 1st Embodiment, (b) is sectional drawing along the AA 'line of (a), (c) is C- of (a). It is sectional drawing along a C 'line.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.図１に示した半導体装置の製造方法を示す図である。It is a figure which shows the manufacturing method of the semiconductor device shown in FIG.（ａ）は第２の実施形態である半導体装置の上面図であり、（ｂ）は（ａ）のＡ−Ａ´線に沿った断面図であり、（ｃ）は（ａ）のＣ−Ｃ´線に沿った断面図である。(A) is a top view of the semiconductor device which is 2nd Embodiment, (b) is sectional drawing along the AA 'line of (a), (c) is C- of (a). It is sectional drawing along a C 'line.（ａ）は第３の実施形態である半導体装置の上面図であり、（ｂ）は（ａ）のＡ−Ａ´線に沿った断面図であり、（ｃ）は（ａ）のＣ−Ｃ´線に沿った断面図である。(A) is a top view of the semiconductor device which is 3rd Embodiment, (b) is sectional drawing along the AA 'line of (a), (c) is C- of (a). It is sectional drawing along a C 'line.図２１に示した半導体装置の製造方法を示す図である。FIG. 22 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 21.図２１に示した半導体装置の製造方法を示す図である。FIG. 22 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 21.図２１に示した半導体装置の製造方法を示す図である。FIG. 22 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 21.図２１に示した半導体装置の製造方法を示す図である。FIG. 22 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 21.図２１に示した半導体装置の製造方法を示す図である。FIG. 22 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 21.図２１に示した半導体装置の製造方法を示す図である。FIG. 22 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 21.図２１に示した半導体装置の製造方法を示す図である。FIG. 22 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 21.図２１に示した半導体装置の製造方法を示す図である。FIG. 22 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 21.図２１に示した半導体装置の製造方法を示す図である。FIG. 22 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 21.図２１に示した半導体装置の製造方法を示す図である。FIG. 22 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 21.（ａ）は第４の実施形態である半導体装置の上面図であり、（ｂ）は（ａ）のＡ−Ａ´線に沿った断面図であり、（ｃ）は（ａ）のＣ−Ｃ´線に沿った断面図である。(A) is a top view of the semiconductor device which is 4th Embodiment, (b) is sectional drawing along the AA 'line of (a), (c) is C- of (a). It is sectional drawing along a C 'line.図３２に示した半導体装置の製造方法を示す図である。FIG. 33 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 32.図３２に示した半導体装置の製造方法を示す図である。FIG. 33 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 32.図３２に示した半導体装置の製造方法を示す図である。FIG. 33 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 32.図３２に示した半導体装置の製造方法を示す図である。FIG. 33 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 32.図３２に示した半導体装置の製造方法を示す図である。FIG. 33 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 32.図３２に示した半導体装置の製造方法を示す図である。FIG. 33 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 32.図３２に示した半導体装置の製造方法を示す図である。FIG. 33 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 32.図３２に示した半導体装置の製造方法を示す図である。FIG. 33 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 32.図３２に示した半導体装置の製造方法を示す図である。FIG. 33 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 32.図３２に示した半導体装置の製造方法を示す図である。FIG. 33 is a diagram showing a method of manufacturing the semiconductor device shown in FIG. 32.図１に示した半導体装置の変形例を示す図である。FIG. 8 is a diagram showing a modification of the semiconductor device shown in FIG. 1.

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。  Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態である半導体装置の上面図である。また、図１（ｂ）は、図１（ａ）のＡ−Ａ´線に沿った断面図、図１（ｃ）は、図１（ａ）のＣ−Ｃ´線に沿った断面図である。本実施形態の半導体装置は、ｎ型ＭＩＳＦＥＴであっても、ｐ型ＭＩＳＦＥＴであってもかまわない。ここでは、ｎ型ＭＩＳＦＥＴを一例として説明する。また本図に示す半導体装置は、ＭＩＳＦＥＴを同一層に複数有する。(First embodiment)
FIG. 1A is a top view of the semiconductor device according to the first embodiment of the present invention. 1B is a cross-sectional view taken along the line AA ′ in FIG. 1A, and FIG. 1C is a cross-sectional view taken along the line CC ′ in FIG. is there. The semiconductor device of this embodiment may be an n-type MISFET or a p-type MISFET. Here, an n-type MISFET will be described as an example. Further, the semiconductor device shown in this drawing has a plurality of MISFETs in the same layer.

本実施形態の半導体装置では、半導体基板１または半導体層にｎ型拡散層（不純物領域）３が形成されている。ｎ型拡散層（不純物領域）３は、その周囲を素子分離絶縁膜２に囲まれている。また、ｎ型拡散層（不純物領域）３の上には、柱状半導体１４が形成されている。１つの柱状半導体１４は、１つの縦型ＭＩＳＦＥＴを構成している。詳細には、柱状半導体１４の上部と下部には、それぞれＳＤ電極となるｎ型拡散層１９が形成されている。また柱状半導体１４の中央部はチャネル領域となっている。  In the semiconductor device of this embodiment, an n-type diffusion layer (impurity region) 3 is formed in thesemiconductor substrate 1 or the semiconductor layer. The n-type diffusion layer (impurity region) 3 is surrounded by the elementisolation insulating film 2. Acolumnar semiconductor 14 is formed on the n-type diffusion layer (impurity region) 3. Onecolumnar semiconductor 14 constitutes one vertical MISFET. Specifically, an n-type diffusion layer 19 serving as an SD electrode is formed on the upper and lower portions of thecolumnar semiconductor 14. The central part of thecolumnar semiconductor 14 is a channel region.

柱状半導体１４の中央部には、その周囲を囲むように、ゲート絶縁膜９が熱酸化法により形成され、さらに、ゲート絶縁膜９の周囲を囲むように、ゲート層６が形成されている。この柱状半導体１４の中央部、ゲート絶縁膜９、ゲート層６により、ＭＩＳ構造が形成されている。ゲート層６の上下には、第１絶縁膜４が形成されている。第１絶縁膜４は、柱状半導体１４にも接している。第１絶縁膜４は、ゲート層６の上及び下それぞれに形成されており、かつゲート層６及びゲート絶縁膜９に接している。柱状半導体１４の側面には、シリサイド１８及びｎ型拡散層（不純物領域）１９が形成されている。ｎ型拡散層１９は、シリサイド１８の周囲に形成されている。シリサイド１８は、第１絶縁膜４によってセルフ・アラインされた位置に形成されている。上側の第１絶縁膜４によってセルフ・アラインされた位置に形成されたシリサイド１８は、柱状半導体１４の天面まで連続して形成されている。また、下側の第１絶縁膜４によってセルフ・アラインされた位置に形成されたシリサイド１８は、半導体基板１のｎ型拡散層３まで連続して形成されている。なおシリサイド１８は、柱状半導体１４の側面のうち、第１絶縁膜４に対向している領域に接している。  In the central portion of thecolumnar semiconductor 14, agate insulating film 9 is formed by a thermal oxidation method so as to surround the periphery thereof, and further, agate layer 6 is formed so as to surround the periphery of thegate insulating film 9. A MIS structure is formed by the central portion of thecolumnar semiconductor 14, thegate insulating film 9, and thegate layer 6. A first insulatingfilm 4 is formed above and below thegate layer 6. The firstinsulating film 4 is also in contact with thecolumnar semiconductor 14. The firstinsulating film 4 is formed above and below thegate layer 6 and is in contact with thegate layer 6 and thegate insulating film 9. Asilicide 18 and an n-type diffusion layer (impurity region) 19 are formed on the side surface of thecolumnar semiconductor 14. The n-type diffusion layer 19 is formed around thesilicide 18. Thesilicide 18 is formed at a position self-aligned by the first insulatingfilm 4. Thesilicide 18 formed at the position self-aligned by the upper first insulatingfilm 4 is continuously formed up to the top surface of thecolumnar semiconductor 14. Further, thesilicide 18 formed at a position self-aligned by the lower first insulatingfilm 4 is continuously formed up to the n-type diffusion layer 3 of thesemiconductor substrate 1. Thesilicide 18 is in contact with a region facing the first insulatingfilm 4 on the side surface of thecolumnar semiconductor 14.

また、シリサイド１８は、ゲート層６の上面および側面にも形成されている。上部ＳＤ電極となるｎ型拡散層１９への接続は、柱状半導体１４の天面に形成されたシリサイド１８に対してコンタクト２２を接続することで、行われる。下部ＳＤ電極となるｎ型拡散層１９への接続は、半導体基板１のｎ型拡散層（不純物領域）３に形成されたシリサイド１８に対してコンタクト２２を接続することで行われる。ゲート層６への接続は、ゲート層６に形成されたシリサイド１８に対してコンタクト２２を接続することで、行われる。コンタクト２２は、いずれも、層間絶縁膜２１、ストッパー絶縁膜２０を貫く形で、各部のシリサイド１８に接続する。  Thesilicide 18 is also formed on the upper surface and side surfaces of thegate layer 6. Connection to the n-type diffusion layer 19 serving as the upper SD electrode is performed by connecting acontact 22 to thesilicide 18 formed on the top surface of thecolumnar semiconductor 14. Connection to the n-type diffusion layer 19 serving as the lower SD electrode is made by connecting acontact 22 to thesilicide 18 formed in the n-type diffusion layer (impurity region) 3 of thesemiconductor substrate 1. Connection to thegate layer 6 is performed by connecting acontact 22 to thesilicide 18 formed in thegate layer 6. Each of thecontacts 22 is connected to thesilicide 18 in each part so as to penetrate theinterlayer insulating film 21 and thestopper insulating film 20.

なお、図１には柱状半導体１４が２つ存在している。それぞれの柱状半導体は、１つの縦型ＭＩＳＦＥＴを構成し、２つの縦型ＭＩＳＦＥＴのゲート同士、下部電極同士が接続された形となっている。本発明の半導体装置は、図１の左半分、右半分の縦型ＭＩＳＦＥＴで必要十分であるが、後で説明するように、作製途中でゲート層６が梁構造となるため、付着現象がおきにくくなる構造が好ましい。この意味で、図１に示すように２つの縦型ＭＩＳＦＥＴのゲート層６同士を接続した構造を示している。なお、後述するように、付着現象がおきないようにプロセスに配慮すれば、もしくは、ゲート層６が片持ち梁構造になっても付着しない構造であれば、電気的な接続が必要な場合を除いて、特にゲート同士を接続する必要はない。  In FIG. 1, twocolumnar semiconductors 14 exist. Each columnar semiconductor constitutes one vertical MISFET, and the gates and lower electrodes of the two vertical MISFETs are connected to each other. In the semiconductor device of the present invention, the vertical MISFETs of the left half and the right half of FIG. 1 are necessary and sufficient. However, as will be described later, thegate layer 6 has a beam structure in the course of fabrication, so that an adhesion phenomenon occurs. The structure which becomes difficult is preferable. In this sense, a structure in which two vertical MISFET gate layers 6 are connected to each other as shown in FIG. 1 is shown. As will be described later, if the process is taken into consideration so that the adhesion phenomenon does not occur, or if thegate layer 6 has a structure that does not adhere even if it has a cantilever structure, the electrical connection may be necessary. Except for this, it is not necessary to connect the gates.

以下に、各部の詳細について、説明する。  Details of each part will be described below.

半導体基板１は、単結晶半導体のバルク基板、又は表面に単結晶半導体層が形成された基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とするのが好ましい。半導体基板１は、バルクＳｉ（１００）基板のほか、（１１０）、（１１１）などの面方位をもつバルクＳｉ基板、または、任意の材料で形成された基板の表面に（１００）、（１１０）、（１１１）などの面方位をもつＳｉが形成された基板とすることができる。基板のドーピング型、濃度、ノッチ（オリフラ）方向については、特に限定されない。また、必ずしも表面に単結晶半導体層が形成されていなくてもよい。多結晶半導体層、非晶質半導体層であってもよい。すなわち、トランジスタが形成された上に絶縁膜を介して、多結晶半導体層ないしは非晶質半導体層を形成したような基板も、本実施形態の半導体基板１として用いることが可能である。  Thesemiconductor substrate 1 is preferably a single crystal semiconductor bulk substrate or a substrate having a single crystal semiconductor layer formed on the surface thereof, for example, an SOI (Silicon on Insulator) substrate. Thesemiconductor substrate 1 is not only a bulk Si (100) substrate, but also a bulk Si substrate having a plane orientation such as (110), (111), or (100), (110 ), (111), etc., and a substrate on which Si having a plane orientation is formed. The doping type, concentration, and notch (orientation flat) direction of the substrate are not particularly limited. Further, the single crystal semiconductor layer is not necessarily formed on the surface. It may be a polycrystalline semiconductor layer or an amorphous semiconductor layer. That is, a substrate in which a polycrystalline semiconductor layer or an amorphous semiconductor layer is formed via an insulating film on which a transistor is formed can also be used as thesemiconductor substrate 1 of this embodiment.

柱状半導体１４は、単結晶半導体、多結晶半導体、及び非晶質半導体のいずれでも構わない。ただし、半導体基板１の表面が単結晶半導体層でない場合、柱状半導体１４は、単結晶半導体にならず、多結晶半導体ないしは非晶質半導体になる。柱状半導体１４の材料は、半導体基板１と同じにするのが一般的である。すなわち、半導体基板１がバルクＳｉ（１００）基板ならば、柱状半導体１４の材料もＳｉとするのが一般的である。ただし、半導体基板１と柱状半導体１４とは別の材料で形成してもかまわない。この場合は、半導体基板１の材料から、組成を一部変更したような材料とするのがよい。すなわち、半導体基板１がバルクＳｉ（１００）基板ならば、柱状半導体１４の材料をＳｉＧｅやＳｉＣとしてもよい。また柱状半導体１４は、縦型ＭＩＳＦＥＴのチャネル領域を構成するので、通常、しきい値電圧調整用のドーピングが行われている。  Thecolumnar semiconductor 14 may be any of a single crystal semiconductor, a polycrystalline semiconductor, and an amorphous semiconductor. However, when the surface of thesemiconductor substrate 1 is not a single crystal semiconductor layer, thecolumnar semiconductor 14 is not a single crystal semiconductor but a polycrystalline semiconductor or an amorphous semiconductor. The material of thecolumnar semiconductor 14 is generally the same as that of thesemiconductor substrate 1. That is, if thesemiconductor substrate 1 is a bulk Si (100) substrate, the material of thecolumnar semiconductor 14 is generally Si. However, thesemiconductor substrate 1 and thecolumnar semiconductor 14 may be formed of different materials. In this case, a material whose composition is partially changed from the material of thesemiconductor substrate 1 is preferable. That is, if thesemiconductor substrate 1 is a bulk Si (100) substrate, the material of thecolumnar semiconductor 14 may be SiGe or SiC. Since thecolumnar semiconductor 14 forms a channel region of the vertical MISFET, doping for adjusting the threshold voltage is usually performed.

シリサイド１８は、柱状半導体１４の天面、側面、ゲート層６の上面、側面、半導体基板１のｎ型拡散層（不純物領域）３の各所に形成されている。このうち、柱状半導体１４の側面に形成されたシリサイド１８は、ゲート層６の上下それぞれに形成された第１絶縁膜４に対して、セルフ・アラインされた位置に形成されている。このため、第１絶縁膜４の膜厚を変化させることで、シリサイド１８の、チャネル領域からの相対的な位置を任意に設定できる。このため、これまでの縦型ＭＩＳＦＥＴと比較して、チャネル領域により近い位置に、シリサイドを形成できる。このため、ＳＤの寄生抵抗を低減できる。シリサイド１８は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、Ｔｉシリサイド、Ｗシリサイド、Ｐｄシリサイド、Ｅｒシリサイド、などであるが、これらに限定されない。また、これらの合金のシリサイドでもよい。合金のシリサイドの例として、ＮｉＰｔシリサイドがあげられる。なお後で説明するように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で柱状半導体１４の側面に、シリサイド金属を成膜するので、シリサイド金属を含んだＣＶＤ原料が存在していることが前提になる。  Thesilicide 18 is formed in various places on the top and side surfaces of thecolumnar semiconductor 14, the top and side surfaces of thegate layer 6, and the n-type diffusion layer (impurity region) 3 of thesemiconductor substrate 1. Among these, thesilicide 18 formed on the side surface of thecolumnar semiconductor 14 is formed at a position that is self-aligned with respect to the first insulatingfilm 4 formed above and below thegate layer 6. For this reason, the relative position of thesilicide 18 from the channel region can be arbitrarily set by changing the film thickness of the first insulatingfilm 4. Therefore, it is possible to form silicide at a position closer to the channel region as compared with the conventional vertical MISFET. For this reason, the parasitic resistance of SD can be reduced. Thesilicide 18 is Ni silicide, Pt silicide, Co silicide, Ti silicide, W silicide, Pd silicide, Er silicide, or the like, but is not limited thereto. Further, silicides of these alloys may be used. An example of an alloy silicide is NiPt silicide. As will be described later, since a silicide metal film is formed on the side surface of thecolumnar semiconductor 14 by CVD (Chemical Vapor Deposition), it is assumed that a CVD raw material containing the silicide metal exists.

第１絶縁膜４は、柱状半導体１４の側面に形成されるシリサイド１８の、チャネル領域からの相対的な位置を調整する役割を果たす。その厚みが、プレーナー型ＭＩＳＦＥＴのＳＷ（サイドウォール）幅に相当する。プレーナー型ＭＩＳＦＥＴのＳＷとの違いは、以下の２点が挙げられる。第１に、プレーナー型ＭＩＳＦＥＴのＳＷの場合、成膜とエッチバックの２工程でＳＷ幅が決まるのに対して、本発明の半導体装置では、成膜のみで決まっているので精度がよくばらつきが少ない。第２にプレーナー型ＭＩＳＦＥＴのＳＷの場合、ゲートをはさんだ２つのＳＷの幅は常に同じになるのに対して、本発明の半導体装置では、ゲート層６の上下の第１絶縁膜４の膜厚を必ずしも同じにしなくてもよい。後者の違いから、本発明の半導体装置の場合、設計の自由度が広がる。例えば、ＳＤを形成する、あるドーパントが柱状半導体１４の上部方向に拡散しやすい特性を持っていたとする。この場合、下側の第１絶縁膜４の膜厚を上側の第１絶縁膜４の膜厚より厚くすることで、ＳＤとゲート層６の重なりが上下で同じになるように調整できる。  The firstinsulating film 4 serves to adjust the relative position of thesilicide 18 formed on the side surface of thecolumnar semiconductor 14 from the channel region. The thickness corresponds to the SW (side wall) width of the planar MISFET. The following two points can be cited as the difference from the SW of the planar MISFET. First, in the case of a SW of a planar type MISFET, the SW width is determined in two steps of film formation and etch back, whereas in the semiconductor device of the present invention, since it is determined only by the film formation, the accuracy is high and the variation varies. Few. Secondly, in the case of the SW of the planar type MISFET, the width of the two SWs sandwiching the gate is always the same, whereas in the semiconductor device of the present invention, the film of the first insulatingfilm 4 above and below thegate layer 6. The thicknesses are not necessarily the same. From the latter difference, in the case of the semiconductor device of the present invention, the degree of freedom of design is expanded. For example, it is assumed that a certain dopant that forms SD has a characteristic of easily diffusing upward in thecolumnar semiconductor 14. In this case, by making the film thickness of the lower first insulatingfilm 4 larger than the film thickness of the upper first insulatingfilm 4, the overlap of SD and thegate layer 6 can be adjusted to be the same vertically.

ゲート層６は、その膜厚が縦型ＭＩＳＦＥＴのゲート長となる。ゲート層６は、一般に、多結晶半導体もしくは非晶質半導体であり、その材料は、半導体基板１と同じである。すなわち、通常、多結晶Ｓｉ、もしくは、非晶質Ｓｉである。しかし、これらに限定されず、例えば、多結晶ＳｉＧｅ、もしくは、非晶質ＳｉＧｅのように、半導体基板１と異なる材料であってもよい。また、図１では、ゲート層６の上部と側面にシリサイド１８が形成されているが、ゲート層６のすべての部分をシリサイド化して、メタルゲートとしてもかまわない。例えば、Ｎｉシリサイドからなるメタルゲートとしてもよい。  The thickness of thegate layer 6 is the gate length of the vertical MISFET. Thegate layer 6 is generally a polycrystalline semiconductor or an amorphous semiconductor, and the material thereof is the same as that of thesemiconductor substrate 1. That is, it is usually polycrystalline Si or amorphous Si. However, the material is not limited thereto, and may be a material different from that of thesemiconductor substrate 1 such as polycrystalline SiGe or amorphous SiGe. In FIG. 1, thesilicide 18 is formed on the top and side surfaces of thegate layer 6, but all portions of thegate layer 6 may be silicided to form a metal gate. For example, a metal gate made of Ni silicide may be used.

ゲート絶縁膜９は、その膜の種類として、Ｓｉ酸化膜、Ｓｉ酸窒化膜、Ｓｉ窒化膜、Ｔａ_２Ｏ_５、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＺｒＯ_２、ＺｒＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＳｉＯＮなどのＨｉｇｈ−ｋ膜があげられるが、これらに限定されない。またゲート絶縁膜９は単層膜である必要はなく、任意の絶縁膜の積層膜でもよい。ゲート絶縁膜９を酸化、もしくは酸窒化で形成する場合は、図１のように、ゲート層６の端面に形成される。ゲート絶縁膜９をＣＶＤで形成する場合は、図４３を用いて後述するように、ゲート絶縁膜９が、ゲート層６の端面だけでなく、ゲート層６の上下の第１絶縁膜４の端面にも形成される形となる。なお、ゲート絶縁膜９として、Ｓｉ酸化膜とＳｉ窒化膜の積層膜（ＯＮＯ膜）を用いると、本発明の縦型ＭＩＳＦＥＴを記憶素子とすることができる。Thegate insulating film 9 has the following types of films: Si oxide film, Si oxynitride film, Si nitride film, Ta₂ O₅ , Al₂ O₃ , HfO₂ , ZrO₂ , ZrON, HfON, HfAlON, HfSiON, HfAlSiON High-k film such as, but not limited to. Thegate insulating film 9 does not need to be a single layer film, and may be a laminated film of an arbitrary insulating film. When thegate insulating film 9 is formed by oxidation or oxynitridation, it is formed on the end face of thegate layer 6 as shown in FIG. When thegate insulating film 9 is formed by CVD, thegate insulating film 9 is not only the end surface of thegate layer 6 but also the end surfaces of the first insulatingfilm 4 above and below thegate layer 6 as described later with reference to FIG. It will be formed in the form. If a stacked film (ONO film) of a Si oxide film and a Si nitride film is used as thegate insulating film 9, the vertical MISFET of the present invention can be used as a memory element.

ｎ型拡散層（不純物領域）１９は、後述するように、シリサイド形成時の雪かき効果で形成される。したがって、柱状半導体１４のしきい値電圧調整用のｐ型ドーピングが施されている領域とは、急峻な接合界面を形成する。そのため、微細なゲート長を持つＦＥＴの浅接合としても適用可能である。  As will be described later, the n-type diffusion layer (impurity region) 19 is formed by a snow removal effect during silicide formation. Therefore, a steep junction interface is formed with the region where the p-type doping for adjusting the threshold voltage of thecolumnar semiconductor 14 is performed. Therefore, it can be applied as a shallow junction of an FET having a fine gate length.

図４３（ａ）は、図１に示した半導体装置の変形例の上面図である。また、図４３（ｂ）は、図４３（ａ）のＡ−Ａ´線に沿った断面図、図４３（ｃ）は、図４３（ａ）のＣ−Ｃ´線に沿った断面図である。本図に示す半導体装置は、ゲート絶縁膜９と第１絶縁膜４の位置関係を除いて、図１に示した半導体装置と同胞の構造を有している。  FIG. 43A is a top view of a modification of the semiconductor device shown in FIG. 43B is a cross-sectional view taken along the line AA ′ in FIG. 43A, and FIG. 43C is a cross-sectional view taken along the line CC ′ in FIG. is there. The semiconductor device shown in this figure has the same structure as the semiconductor device shown in FIG. 1 except for the positional relationship between thegate insulating film 9 and the first insulatingfilm 4.

詳細には、図４３においてゲート絶縁膜９は、気相成長法、例えばＣＶＤ法により形成されている。そしてゲート６及び第１絶縁膜４は、いずれもゲート絶縁膜９を介して柱状半導体１４の側面に面している。シリサイド１８は、柱状半導体１４の側面のうちゲート絶縁膜９に覆われていない領域に形成されている。  Specifically, in FIG. 43, thegate insulating film 9 is formed by a vapor deposition method, for example, a CVD method. Both thegate 6 and the first insulatingfilm 4 face the side surface of thecolumnar semiconductor 14 with thegate insulating film 9 interposed therebetween. Thesilicide 18 is formed in a region of the side surface of thecolumnar semiconductor 14 that is not covered with thegate insulating film 9.

以下、図２から図１９を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。図２から図１９は、本実施形態の縦型ＭＩＳＦＥＴの製造工程における各段階の状態の一例を示す模式図である。各図の（ａ）が上面図、各図の（ｂ）が各図の（ａ）のＡ−Ａ´線に沿った断面図、各図の（ｃ）が各図の（ａ）のＣ−Ｃ´線に沿った断面図である。本実施形態の製造方法は、ｎ型ＭＩＳＦＥＴにも、ｐ型ＭＩＳＦＥＴにも適用可能である。ここでは、ｎ型ＭＩＳＦＥＴの製造方法を一例として説明する。  Hereinafter, an example of the method for manufacturing the semiconductor device according to the present embodiment will be described in more detail with reference to FIGS. 2 to 19 are schematic views showing an example of the state of each stage in the manufacturing process of the vertical MISFET of this embodiment. (A) of each figure is a top view, (b) of each figure is a cross-sectional view taken along the line AA 'of (a) of each figure, (c) of each figure is C of (a) of each figure. It is sectional drawing along a -C 'line. The manufacturing method of the present embodiment can be applied to an n-type MISFET and a p-type MISFET. Here, an n-type MISFET manufacturing method will be described as an example.

まず、図２に示すように、半導体基板１に素子分離絶縁膜２を形成する。以下では、半導体基板１を、最も一般的なｐ型単結晶Ｓｉ（１００）基板として説明する。素子分離絶縁膜２の形成は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、または、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いる。  First, as shown in FIG. 2, an elementisolation insulating film 2 is formed on asemiconductor substrate 1. Hereinafter, thesemiconductor substrate 1 will be described as the most common p-type single crystal Si (100) substrate. The elementisolation insulating film 2 is formed using, for example, an STI (Shallow Trench Isolation) method or a LOCOS (Local Oxidation of Silicon) method.

次いで図３に示すように、ｎ型拡散層（不純物領域）３を形成する。具体的には、ｎ型のドーパント（Ｐ、Ａｓなど）をイオン注入し、イオン注入後、熱処理により、これらのドーパントを活性化する。例えば、１価のＡｓイオンを注入し、窒素雰囲気もしくは、窒素雰囲気に微量の酸素が混入された雰囲気で、１０５０℃のスパイクアニールを行う。スパイクアニールは、例えば、目的の温度まで、装置の最大もしくは最大に近い昇温レートで昇温して、目的の温度での維持時間を０秒とし、装置の最大もしくは最大に近い降温レートで降温する熱処理である。  Next, as shown in FIG. 3, an n-type diffusion layer (impurity region) 3 is formed. Specifically, n-type dopants (P, As, etc.) are ion-implanted, and after the ion implantation, these dopants are activated by heat treatment. For example, monovalent As ions are implanted, and spike annealing at 1050 ° C. is performed in a nitrogen atmosphere or an atmosphere in which a small amount of oxygen is mixed in the nitrogen atmosphere. Spike annealing, for example, raises the temperature up to the target temperature at the maximum or near maximum temperature rise rate, sets the maintenance time at the target temperature to 0 seconds, and drops the temperature at the maximum or maximum temperature drop rate of the device. Heat treatment.

次いで図４に示すように、ｎ型拡散層（不純物領域）３の上に、ゲート層６を第１絶縁膜４で挟み、これを第２絶縁膜５で挟んだ積層体を形成する。具体的には、下側の第２絶縁膜５、下側の第１絶縁膜４、ゲート層６、上側の第１絶縁膜４、及び上側の第２絶縁膜５をこの順に積層する。上記したように、２つの第１絶縁膜４それぞれの膜厚を調整することにより、シリサイドとチャネル領域の相対的な位置を調整できる。２つの第２絶縁膜５は、その膜厚で、縦型ＭＩＳＦＥＴのＳＤに形成されるシリサイドの長さを決定する。後工程において、ゲート層６を第１絶縁膜４で保護した状態で、第２絶縁膜５を除去する。したがって、第２絶縁膜５は、第１絶縁膜４に対して、選択エッチングが可能な材料でなければならない。なお、第１絶縁膜４の厚みは、ゲート層６の上下で必ずしも同じである必要はない。また同様に、第２絶縁膜５の厚みも、上下で必ずしも同じである必要はない。  Next, as shown in FIG. 4, a stacked body is formed on the n-type diffusion layer (impurity region) 3 with thegate layer 6 sandwiched between the first insulatingfilms 4 and the secondinsulating film 5 sandwiched therebetween. Specifically, the lower secondinsulating film 5, the lower first insulatingfilm 4, thegate layer 6, the upper first insulatingfilm 4, and the upper second insulatingfilm 5 are stacked in this order. As described above, the relative positions of the silicide and the channel region can be adjusted by adjusting the film thicknesses of the two first insulatingfilms 4. The thickness of the two second insulatingfilms 5 determines the length of the silicide formed on the SD of the vertical MISFET. In the post-process, the secondinsulating film 5 is removed with thegate layer 6 protected by the first insulatingfilm 4. Therefore, the secondinsulating film 5 must be a material that can be selectively etched with respect to the first insulatingfilm 4. Note that the thickness of the first insulatingfilm 4 is not necessarily the same above and below thegate layer 6. Similarly, the thickness of the secondinsulating film 5 does not necessarily have to be the same up and down.

ゲート層６の例としては、多結晶Ｓｉもしくは非晶質Ｓｉがあげられる。第１絶縁膜４と第２絶縁膜５の組み合わせの例としては、第１絶縁膜４をＳｉ酸化膜、第２絶縁膜５をＳｉ窒化膜とする例があげられる。また、この逆でもかまわない。ただし、逆の場合は、後工程で、第２絶縁膜５として、Ｓｉ酸化膜を除去することになり、素子分離絶縁膜２の膜減りを考慮して、素子分離絶縁膜２を作製する必要がある。以後、第１絶縁膜４をＳｉ酸化膜、第２絶縁膜５をＳｉ窒化膜、ゲート層６を多結晶Ｓｉとして、説明を続ける。この場合、減圧ＣＶＤを用いて、第２絶縁膜５としてＳｉ窒化膜、第１絶縁膜４としてＳｉ酸化膜、ゲート層６として多結晶Ｓｉ膜、第１絶縁膜４としてＳｉ酸化膜、第２絶縁膜５としてＳｉ窒化膜を、この順に成膜していく。  Examples of thegate layer 6 include polycrystalline Si or amorphous Si. Examples of the combination of the first insulatingfilm 4 and the secondinsulating film 5 include an example in which the first insulatingfilm 4 is a Si oxide film and the secondinsulating film 5 is a Si nitride film. The reverse is also acceptable. However, in the opposite case, the Si oxide film is removed as the secondinsulating film 5 in a later step, and it is necessary to manufacture the elementisolation insulating film 2 in consideration of the reduction of the elementisolation insulating film 2. There is. Hereinafter, the description will be continued assuming that the first insulatingfilm 4 is a Si oxide film, the secondinsulating film 5 is a Si nitride film, and thegate layer 6 is polycrystalline Si. In this case, by using low pressure CVD, a Si nitride film as the secondinsulating film 5, a Si oxide film as the first insulatingfilm 4, a polycrystalline Si film as thegate layer 6, a Si oxide film as the first insulatingfilm 4, a second A Si nitride film is formed as the insulatingfilm 5 in this order.

次いで図５に示すように、第２絶縁膜５の成膜後、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、所望の開口部分のレジストが残らないようなレジストパターン（未図示）を、上側の第２絶縁膜５の上に作製する。その後、このレジストパターンをマスクとして、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５を順にドライエッチングし、ｎ型拡散層（不純物領域）３にいたる開口７、８を形成する。エッチング後、レジストパターンを剥離する。なお、開口７、８の断面形状に特に制限はない。図５（ａ）に示すように、円形でもよい。また、楕円形、四角形、三角形、その他の多角形であってもよい。また、半導体基板１内に、開口を複数形成する場合は、すべてが同じ断面形状である必要はない。すなわち、その形状が異なってもよいし、その大きさ（断面積）が異なっていてもよい。  Next, as shown in FIG. 5, after forming the secondinsulating film 5, a series of lithography processes including resist coating, exposure, and development are performed, so that a resist pattern that does not leave a resist in a desired opening portion (not shown) Is fabricated on the upper second insulatingfilm 5. Thereafter, using this resist pattern as a mask, the secondinsulating film 5, the first insulatingfilm 4, thegate layer 6, the first insulatingfilm 4 and the secondinsulating film 5 are sequentially dry etched to form an n-type diffusion layer (impurity region).Openings 7 and 8 leading to 3 are formed. After the etching, the resist pattern is peeled off. There are no particular restrictions on the cross-sectional shape of theopenings 7 and 8. As shown in FIG. 5A, it may be circular. Moreover, an ellipse, a rectangle, a triangle, and other polygons may be sufficient. Further, when a plurality of openings are formed in thesemiconductor substrate 1, it is not necessary that all have the same cross-sectional shape. That is, the shape may differ and the magnitude | size (cross-sectional area) may differ.

次いで図６に示すように、例えば熱酸化を行うことにより、ゲート絶縁膜９を形成する。熱酸化を行う場合、開口７、８の側面に露出したゲート層６の端面に、ゲート絶縁膜９としてのＳｉ酸化膜が形成される。なお、熱酸化の代わりに酸窒化を行って、ゲート絶縁膜９として、Ｓｉ酸窒化膜を作製してもよい。Ｓｉ酸窒化膜の場合、移動度の観点から、窒素濃度のプロファイルは、開口部中心側が低くなるようにする。なお、熱酸化、もしくは酸窒化によりゲート絶縁膜９を形成する場合、開口７、８の底面であるｎ型拡散層（不純物領域）３にも、ゲート絶縁膜９と同じ膜種の絶縁膜１０が形成される。なお、この絶縁膜１０は後工程で除去される。  Next, as shown in FIG. 6, thegate insulating film 9 is formed by, for example, thermal oxidation. When thermal oxidation is performed, a Si oxide film as agate insulating film 9 is formed on the end surface of thegate layer 6 exposed at the side surfaces of theopenings 7 and 8. Note that a silicon oxynitride film may be formed as thegate insulating film 9 by performing oxynitridation instead of thermal oxidation. In the case of a Si oxynitride film, from the viewpoint of mobility, the nitrogen concentration profile is set to be lower on the center side of the opening. When thegate insulating film 9 is formed by thermal oxidation or oxynitridation, the insulatingfilm 10 of the same film type as thegate insulating film 9 is also formed in the n-type diffusion layer (impurity region) 3 which is the bottom surface of theopenings 7 and 8. Is formed. The insulatingfilm 10 is removed in a later process.

ゲート絶縁膜の製造方法としては、熱酸化や酸窒化だけでなく、ＣＶＤであってもよい。またＣＶＤを複数回行い、種類の異なる膜を複数、積層してもよい。また熱酸化や酸窒化で形成する膜とＣＶＤで形成する膜の組み合わせであってもよい。ゲート絶縁膜をＣＶＤで形成し、かつ、ゲート絶縁膜が単膜である場合は、図７のように、ＣＶＤゲート絶縁膜１１が形成される。なお、この場合も、ゲート層６の開口７、８に面した端面だけでなく、開口７、８の底面であるｎ型拡散層（不純物領域）３にも、ゲート層６の端面から連なったＣＶＤゲート絶縁膜１１が形成される。なお、開口７、８の底面のＣＶＤゲート絶縁膜１１は、後工程で除去される。  As a manufacturing method of the gate insulating film, not only thermal oxidation and oxynitridation but also CVD may be used. Alternatively, a plurality of different types of films may be stacked by performing CVD a plurality of times. Further, a combination of a film formed by thermal oxidation or oxynitridation and a film formed by CVD may be used. When the gate insulating film is formed by CVD and the gate insulating film is a single film, the CVDgate insulating film 11 is formed as shown in FIG. In this case as well, not only the end surface facing theopenings 7 and 8 of thegate layer 6 but also the n-type diffusion layer (impurity region) 3 which is the bottom surface of theopenings 7 and 8 are connected from the end surface of thegate layer 6. A CVDgate insulating film 11 is formed. The CVDgate insulating film 11 on the bottom surfaces of theopenings 7 and 8 is removed in a later process.

次いで図８に示すように、開口７、８の内側側面に、非晶質Ｓｉの側壁１２を形成する。具体的には、まず、非晶質ＳｉをＣＶＤでコンフォーマルに成膜する。その後、ドライエッチングを行い、ゲート層６の上側の第２絶縁膜５上の非晶質Ｓｉと、開口７、８の底面の絶縁膜１０上の非晶質Ｓｉを除去する。  Next, as shown in FIG. 8, amorphousSi side walls 12 are formed on the inner side surfaces of theopenings 7 and 8. Specifically, first, amorphous Si is formed conformally by CVD. Thereafter, dry etching is performed to remove the amorphous Si on the secondinsulating film 5 above thegate layer 6 and the amorphous Si on the insulatingfilm 10 on the bottom surfaces of theopenings 7 and 8.

次いで図９に示すように、開口７、８の底面に存在する絶縁膜１０を、例えばウェットエッチング法を用いて除去する。具体的には、絶縁膜１０がＳｉ酸化膜もしくは、Ｓｉ酸窒化膜である場合、希フッ酸処理を行う。この際、ゲート絶縁膜９は非晶質Ｓｉの側壁１２に保護されて、エッチングされない。なお、図７のように、ＣＶＤゲート絶縁膜１１が形成されている場合も、ゲート層６に接している部分のＣＶＤゲート絶縁膜１１は、非晶質Ｓｉの側壁１２で保護された状態になり、開口７、８の底面に存在するＣＶＤゲート絶縁膜１１と、ゲート層６の上側の第２絶縁膜５上のＣＶＤゲート絶縁膜１１が除去される。  Next, as shown in FIG. 9, the insulatingfilm 10 present on the bottom surfaces of theopenings 7 and 8 is removed by using, for example, a wet etching method. Specifically, when the insulatingfilm 10 is a Si oxide film or a Si oxynitride film, dilute hydrofluoric acid treatment is performed. At this time, thegate insulating film 9 is protected by the amorphousSi side walls 12 and is not etched. As shown in FIG. 7, even when the CVDgate insulating film 11 is formed, the CVDgate insulating film 11 in the portion in contact with thegate layer 6 is protected by the amorphousSi side wall 12. Thus, the CVDgate insulating film 11 existing on the bottom surfaces of theopenings 7 and 8 and the CVDgate insulating film 11 on the secondinsulating film 5 above thegate layer 6 are removed.

次いで図１０に示すように、開口７、８の部分に、非晶質Ｓｉからなる柱状半導体１３を形成する。具体的には、自然酸化膜除去を含む成膜前処理を行った後、ＵＨＶ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ）−ＣＶＤにより非晶質Ｓｉを成膜し、開口７、８を十分埋める（断面積が異なる開口が半導体基板１上に存在する場合、断面積最大の開口が埋まるように厚く成膜する）。この後、非晶質ＳｉをＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化する。さらに、非晶質Ｓｉをドライエッチングし、ゲート層６の上の第２絶縁膜５でエッチングを停止させる。  Next, as shown in FIG. 10, acolumnar semiconductor 13 made of amorphous Si is formed in theopenings 7 and 8. Specifically, after performing pre-deposition processing including natural oxide film removal, amorphous Si is formed by UHV (Ultra High Vacuum) -CVD to sufficiently fill theopenings 7 and 8 (different cross-sectional areas). When the opening exists on thesemiconductor substrate 1, the film is formed thick so that the opening having the maximum cross-sectional area is filled). Thereafter, the amorphous Si is planarized by CMP (Chemical Mechanical Polishing). Further, the amorphous Si is dry etched, and the etching is stopped at the secondinsulating film 5 on thegate layer 6.

成膜前処理としては、具体的には、以下のような処理を行う。まず、硫酸：過酸化水素の混合液で、図９に示す状態の基板を洗浄する。その後、アンモニア：過酸化水素：水の混合液で、ｎ型拡散層３の表面部分に存在する開口７、８形成時の損傷層を除去する。さらに、ｎ型拡散層３の表面の自然酸化膜を、希フッ酸で除去する。この後、ただちに非晶質Ｓｉの成膜を行う。なお、成膜前の自然酸化膜除去は、必ずしもこのような溶液による前処理でなくてもよく、例えば、特許文献４（段落[００３３]〜［００４６］）に記載されたドライ前処理や気相ＨＦ処理を用いてもよい。  Specifically, the following process is performed as the pre-deposition process. First, the substrate in the state shown in FIG. 9 is washed with a mixed solution of sulfuric acid and hydrogen peroxide. Thereafter, the damage layer at the time of forming theopenings 7 and 8 existing on the surface portion of the n-type diffusion layer 3 is removed with a mixed solution of ammonia: hydrogen peroxide: water. Further, the natural oxide film on the surface of the n-type diffusion layer 3 is removed with dilute hydrofluoric acid. Thereafter, an amorphous Si film is immediately formed. Note that the removal of the natural oxide film before film formation is not necessarily performed by such a pretreatment with a solution. For example, the dry pretreatment and air described in Patent Document 4 (paragraphs [0033] to [0046]) may be used. Phase HF treatment may be used.

次いで図１１に示すように、固相エピタキシャル成長を行って、非晶質Ｓｉからなる柱状半導体１３を、単結晶Ｓｉからなる柱状半導体１４に変化させる。固相エピタキシャル成長の熱処理条件としては、例えば、窒素雰囲気、６００℃の条件で行う。  Next, as shown in FIG. 11, solid-phase epitaxial growth is performed to change thecolumnar semiconductor 13 made of amorphous Si into thecolumnar semiconductor 14 made of single crystal Si. As heat treatment conditions for solid phase epitaxial growth, for example, the conditions are a nitrogen atmosphere and a temperature of 600 ° C.

なお、縦型ＭＩＳＦＥＴのチャネルを非晶質Ｓｉチャネルとするときは、図１１に示す工程を省略する。  Note that when the channel of the vertical MISFET is an amorphous Si channel, the process shown in FIG. 11 is omitted.

また縦型ＭＩＳＦＥＴのチャネルを多結晶Ｓｉチャネルとするときは、図８に示す工程で、非晶質Ｓｉの側壁１２を形成する代わりに、多結晶Ｓｉの側壁を形成し、図１０に示す工程で、非晶質Ｓｉで開口７、８埋め込む代わりに、多結晶Ｓｉで開口７、８を埋め込む。さらに、図１１の固相エピタキシャル成長を生じさせる熱処理工程を省略する。  When the channel of the vertical MISFET is a polycrystalline Si channel, instead of forming theamorphous Si sidewall 12 in the step shown in FIG. 8, a polycrystalline Si sidewall is formed, and the step shown in FIG. Thus, instead of filling theopenings 7 and 8 with amorphous Si, theopenings 7 and 8 are filled with polycrystalline Si. Further, the heat treatment step for causing solid phase epitaxial growth in FIG. 11 is omitted.

また縦型ＭＩＳＦＥＴのチャネルを単結晶ＳｉＧｅチャネルとするときは、図８に示す工程で、非晶質Ｓｉの側壁１２を形成する代わりに、非晶質ＳｉＧｅの側壁を形成し、図１０に示す工程で、非晶質Ｓｉで開口７、８埋め込む代わりに、非晶質ＳｉＧｅで開口７、８を埋め込む。  When the vertical MISFET channel is a single crystal SiGe channel, amorphous SiGe sidewalls are formed instead of forming amorphous Si sidewalls 12 in the step shown in FIG. In the process, instead of filling theopenings 7 and 8 with amorphous Si, theopenings 7 and 8 are filled with amorphous SiGe.

このようにして開口７、８に柱状半導体１４が形成されたら、次に、しきい値電圧調整用のドーパントすなわちチャネル不純物を柱状半導体１４内にイオン注入し、活性化する。例えば、１価のＢをイオン注入し、１０５０℃のスパイクアニールで活性化させる。なお、しきい値電圧調整用のドーパントを柱状半導体１４内へ導入するには、図８で非晶質Ｓｉの側壁１２を形成する際の、非晶質Ｓｉの成膜時にｉｎ−ｓｉｔｕでドーピングするか、図１０で開口７、８を非晶質Ｓｉで埋め込む際の、非晶質Ｓｉの成膜時にｉｎ−ｓｉｔｕでドーピングするか、のどちらか、あるいはその両方でもよい。  After thecolumnar semiconductor 14 is formed in theopenings 7 and 8 in this way, a dopant for adjusting a threshold voltage, that is, a channel impurity is ion-implanted into thecolumnar semiconductor 14 and activated. For example, monovalent B ions are implanted and activated by spike annealing at 1050 ° C. In order to introduce the dopant for adjusting the threshold voltage into thecolumnar semiconductor 14, doping is performed in-situ during the formation of amorphous Si when forming thesidewalls 12 of amorphous Si in FIG. In addition, when theopenings 7 and 8 in FIG. 10 are filled with amorphous Si, doping may be performed in-situ during the formation of amorphous Si, or both.

次いで図１２に示すように、ゲート層６の上の第２絶縁膜５を除去する。例えば、熱りん酸で、第２絶縁膜５のＳｉ窒化膜をエッチングする。この処理により、柱状半導体１４の上部がつきでた形状になり、第１絶縁膜４が露出する。  Next, as shown in FIG. 12, the secondinsulating film 5 on thegate layer 6 is removed. For example, the Si nitride film of the secondinsulating film 5 is etched with hot phosphoric acid. By this process, the upper part of thecolumnar semiconductor 14 is shaped to be exposed, and the first insulatingfilm 4 is exposed.

次いで図１３に示すように、柱状半導体１４のうち露出している部分に接するように、ＳＷ１５を形成する。具体的には、ＳＷ１５となる絶縁膜をＣＶＤによりコンフォーマルに成膜する。次に、この絶縁膜をエッチバックすることにより、ＳＷ１５を形成する。ＳＷ１５となる絶縁膜としては、次工程で、ＳＷ１５をマスクに第１絶縁膜４をエッチングするので、第１絶縁膜４と選択エッチングが可能な材料が選択される。一般には、第２絶縁膜５と同じ膜種の絶縁膜でよい。例えば、第１絶縁膜４がＳｉ酸化膜であれば、ＳＷ１５となる絶縁膜として、第２絶縁膜５と同じＳｉ窒化膜を用いればよい。  Next, as shown in FIG. 13, theSW 15 is formed so as to be in contact with the exposed portion of thecolumnar semiconductor 14. Specifically, an insulating film to be SW15 is formed conformally by CVD. Next, the insulating film is etched back to form SW15. As the insulating film to be SW15, since the first insulatingfilm 4 is etched in the next step using SW15 as a mask, a material that can be selectively etched with the first insulatingfilm 4 is selected. In general, an insulating film of the same film type as the secondinsulating film 5 may be used. For example, if the first insulatingfilm 4 is a Si oxide film, the same Si nitride film as the secondinsulating film 5 may be used as the insulating film that becomes theSW 15.

次いで図１４に示すように、柱状半導体１４とＳＷ１５をマスクとして、ゲート層６の上の第１絶縁膜４をエッチングし、ゲート層６の上面を露出させる。例えば、ドライエッチングでエッチングを行い、ゲート層６でエッチングを停止させる。これにより、後工程でゲート層６の上部にシリサイドが形成し、ここにコンタクトを作製すれば、ゲート層６と電気的に接続できるようになる。  Next, as shown in FIG. 14, the first insulatingfilm 4 on thegate layer 6 is etched using thecolumnar semiconductor 14 and theSW 15 as a mask to expose the upper surface of thegate layer 6. For example, etching is performed by dry etching, and the etching is stopped at thegate layer 6. As a result, silicide is formed on the upper portion of thegate layer 6 in a later step, and if a contact is formed here, thegate layer 6 can be electrically connected.

次いで図１５に示すように、ゲート層６のパターンニングを行う。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、所望のゲート層６部分にレジストが残るようなレジストパターン（未図示）を作製する。その後、このレジストパターンをマスクに、ゲート層６、第１絶縁膜４、第２絶縁膜５を順にドライエッチングし、半導体基板１上のｎ型拡散層（不純物領域）３でエッチングを停止させる。エッチング後、レジスト（未図示）を剥離する。  Next, as shown in FIG. 15, thegate layer 6 is patterned. Specifically, a series of lithography processes such as resist coating, exposure, and development are performed to produce a resist pattern (not shown) such that the resist remains in the desiredgate layer 6 portion. Thereafter, using this resist pattern as a mask, thegate layer 6, the first insulatingfilm 4, and the secondinsulating film 5 are sequentially dry etched, and the etching is stopped at the n-type diffusion layer (impurity region) 3 on thesemiconductor substrate 1. After the etching, the resist (not shown) is peeled off.

次いで図１６に示すように、第２絶縁膜５とＳＷ１５を除去する。例えば、第２絶縁膜５とＳＷ１５であるＳｉ窒化膜を熱りん酸でエッチングする。そうすると、柱状半導体１４の側面で、ゲート絶縁膜９に接している部分と第１絶縁膜４に接している部分を除いて、柱状半導体１４の側面が露出される。なお、図７のようにＣＶＤゲート絶縁膜１１を作製した場合は、第２絶縁膜４を除去しても、柱状半導体１４の側面には、まだＣＶＤゲート絶縁膜１１が残存している。したがって、ゲート層６と第１絶縁膜４に覆われている部分のＣＶＤゲート絶縁膜１１を除いて、ＣＶＤゲート絶縁膜１１をさらにウェットエッチングし、柱状半導体１４の側面を露出させる。  Next, as shown in FIG. 16, the secondinsulating film 5 and theSW 15 are removed. For example, the secondinsulating film 5 and the Si nitride film SW15 are etched with hot phosphoric acid. Then, the side surface of thecolumnar semiconductor 14 is exposed except for the portion in contact with thegate insulating film 9 and the portion in contact with the first insulatingfilm 4 on the side surface of thecolumnar semiconductor 14. When the CVDgate insulating film 11 is produced as shown in FIG. 7, the CVDgate insulating film 11 still remains on the side surface of thecolumnar semiconductor 14 even if the secondinsulating film 4 is removed. Therefore, the CVDgate insulating film 11 is further wet etched except for the portion of the CVDgate insulating film 11 covered with thegate layer 6 and the first insulatingfilm 4 to expose the side surfaces of thecolumnar semiconductors 14.

図１６では、第２絶縁膜５を除去した結果、空隙１６が生じる。空隙１６の高さが低い場合、図１６において、２つの柱状半導体１４間を結ぶゲート層６および下側の第１絶縁膜４の部分がたわみ、基板１上のｎ型拡散層（不純物領域）３に付着することがある。このような付着現象は、最悪、柱状半導体１４が倒壊することになり、好ましくない。したがって、付着現象が生じないように、空隙１６の高さを十分高くする。すなわち、ゲート層６の下側の第２絶縁膜５の膜厚は十分に厚くしておく。ただし、膜厚を厚くすると、シリサイドで寄生抵抗が低減する効果を損なう。そのため、第２絶縁膜５を厚くするよりも、２つの柱状半導体１４間の距離を短くして、２つの柱状半導体１４間を結ぶゲート層６および下側の第１絶縁膜４で構成される梁の長さを短くする。もしくは、第２絶縁膜５を除去する際のプロセスを以下のようにする。  In FIG. 16, as a result of removing the secondinsulating film 5, agap 16 is generated. When the height of thegap 16 is low, in FIG. 16, thegate layer 6 connecting the twocolumnar semiconductors 14 and the lower first insulatingfilm 4 are bent, and the n-type diffusion layer (impurity region) on thesubstrate 1 is bent. 3 may adhere. Such an adhesion phenomenon is not preferable because thecolumnar semiconductor 14 collapses in the worst case. Therefore, the height of thegap 16 is made sufficiently high so that the adhesion phenomenon does not occur. That is, the secondinsulating film 5 below thegate layer 6 is sufficiently thick. However, when the film thickness is increased, the effect of reducing parasitic resistance due to silicide is impaired. Therefore, rather than making the secondinsulating film 5 thicker, the distance between the twocolumnar semiconductors 14 is shortened, and thegate layer 6 connecting the twocolumnar semiconductors 14 and the lower first insulatingfilm 4 are formed. Reduce the length of the beam. Alternatively, the process for removing the secondinsulating film 5 is as follows.

上記した例では、第２絶縁膜５とＳＷ１５の除去は、ウエットプロセスで行われる。これは、ドライエッチングであると、ゲート層６の下側の第２絶縁膜５の除去が難しいからである。一般に、ウエットエッチングの後は、水リンスして乾燥させるが、この際、水（もしくは液体）の表面張力が働くような乾燥を行うと、付着現象がおこりうる。したがって、物質の状態図において気液平衡曲線を通過しないような乾燥、すなわち超臨界乾燥か、凍結乾燥を行い、乾燥させる。こうすると、付着現象を避けられる。  In the above example, the removal of the secondinsulating film 5 and theSW 15 is performed by a wet process. This is because it is difficult to remove the secondinsulating film 5 below thegate layer 6 by dry etching. In general, after wet etching, water rinsing and drying are performed. At this time, if drying is performed such that the surface tension of water (or liquid) works, an adhesion phenomenon may occur. Therefore, drying that does not pass through the vapor-liquid equilibrium curve in the phase diagram of the substance, that is, supercritical drying or freeze-drying, is performed. In this way, the adhesion phenomenon can be avoided.

次いで図１７に示すように、シリサイド金属１７をコンフォーマルに成膜する。シリサイド金属１７は、単一種類の金属に限らず、複数種類の金属の合金であってもよい。また、複数種類の金属の積層膜であってもよい。本実施形態においてシリサイド金属１７には、柱状半導体１４中でドーパントとなる不純物原子（ｎ型ＭＩＳＦＥＴであれば、柱状半導体１４中でｎ型となるようなドーパント、すなわちＰやＡｓなど）を含ませておく。成膜手法は、コンフォーマルに成膜できれば、特に制限はないが、ＣＶＤが一般的である。ＣＶＤは、熱ＣＶＤでも、光ＣＶＤでもプラズマＣＶＤでもかまわない。また減圧ＣＶＤでも、常圧ＣＶＤでもかまわない。  Next, as shown in FIG. 17, asilicide metal 17 is formed conformally. Thesilicide metal 17 is not limited to a single type of metal, but may be an alloy of a plurality of types of metals. Further, it may be a laminated film of a plurality of types of metals. In the present embodiment, thesilicide metal 17 includes an impurity atom that becomes a dopant in the columnar semiconductor 14 (in the case of an n-type MISFET, a dopant that becomes n-type in thecolumnar semiconductor 14, that is, P or As). Keep it. The film forming method is not particularly limited as long as the film can be formed conformally, but CVD is generally used. CVD may be thermal CVD, photo CVD, or plasma CVD. Moreover, low pressure CVD or normal pressure CVD may be used.

成膜するシリサイド金属としては、Ｎｉ、Ｐｔ、Ｃｏ、Ｐｄ、Ｔｉ、Ｗなどがあげられるが、これらに限定されない。Ｎｉを成膜する場合、使用するＣＶＤ原料としては、Ｎｉ（ＰＦ_３）_４、Ｎｉ（Ｃ_５Ｈ_５）_２、Ｎｉ（Ｃ_５Ｈ_４ＣＨ_３）_２、Ｎｉ（Ｃ_５Ｈ_４Ｃ_２Ｈ_５）_２、Ｎｉ（Ｃ_５Ｈ_４Ｃ_３Ｈ_７）_２、Ｎｉ（Ｃ₁₁Ｈ_１９Ｏ_２）_２、Ｎｉ（Ｃ_５ＨＯ_２Ｆ_６）_２、Ｎｉ（Ｃ_３Ｈ_５）（Ｃ_５Ｈ_５）、Ｎｉ（ＣＯ）_４があげられるが、これらに限定されない。Ｐｔを成膜する場合、使用するＣＶＤ原料としては、Ｐｔ（ＰＦ_３）_４、Ｐｔ（ＣＯ）_２Ｃｌ_２、（ＣＨ_３）_３（ＣＨ_３Ｃ_５Ｈ_４）Ｐｔ、（ＣＨ_３）_３（Ｃ_５Ｈ_５）Ｐｔ、（ＣＨ_３）（ＣＯ）（Ｃ_５Ｈ_５）Ｐｔ、Ｐｔ（ＣＦ_３ＣＯＣＨＣＯＣＦ_３）_２、Ｏ［Ｓｉ（ＣＨ_３）_２ＣＨ＝ＣＨ_２］_２Ｐｔ、Ｃｉｓ-［Ｐｔ（ＣＨ_３）_２（ＣＨ_３ＣＮ）_２］、［Ｐｔ（ＣＨ_３）_２（Ｃ_８Ｈ_１２）］、（ＣＨ_２＝ＣＨＣＨ_２）_２Ｐｔ、（Ｃ_５Ｈ_５）（ＣＨ_２＝ＣＨＣＨ_２）Ｐｔがあげられるが、これらに限定されない。Ｃｏを成膜する場合、使用するＣＶＤ原料としては、ＣｏＨ（ＰＦ_３）_４、Ｃｏ（Ｃ_５Ｈ_７Ｏ_２）_３、Ｃｏ（Ｃ_１１Ｈ_１９Ｏ_２）_３、（Ｃ_５Ｈ_５）_２Ｃｏ、（ＣＨ_３Ｃ_５Ｈ_４）_２Ｃｏ、（Ｃ_２Ｈ_５Ｃ_５Ｈ_４）_２Ｃｏ、Ｃ_５Ｈ_５Ｃｏ（ＣＯ）_２、Ｃｏ（ＣＯ）_３ＮＯ、Ｃｏ_２（ＣＯ）_８、Ｃ_１２Ｈ_１０Ｏ_６Ｃｏ_２あげられるが、これらに限定されない。Ｐｄを成膜する場合、使用するＣＶＤ原料としては、Ｐｄ（ＰＦ_３）_４、（ＣＨ_２＝ＣＨＣＨ_２）_２Ｐｄ、[ＣＨ_２＝Ｃ（ＣＨ_３）ＣＨ_２]_２Ｐｄ、（Ｃ_５Ｈ_５）（ＣＨ_２＝ＣＨＣＨ_２）Ｐｄがあげられるが、これらに限定されない。Ｔｉを成膜する場合、使用するＣＶＤ原料としては、ＴｉＣｌ_４があげられるが、これに限定されない。Ｗを成膜する場合、使用するＣＶＤ原料としては、Ｗ（ＰＦ_３）_６、ＷＦ_６、ＷＣｌ_６、ＷＢｒ_６、Ｗ（ＣＯ）_６、Ｗ（Ｃ_６Ｈ_６）_２、（ＣＨ_２＝ＣＨＣＨ_２）_４Ｗ、（Ｃ_５Ｈ_５）_２ＷＨ_２、（Ｃ_５Ｈ_４ＣＨ_３）_２ＷＨ_２、（Ｃ_５Ｈ_５）Ｗ（ＣＯ）_３（ＣＨ_３）、（Ｃ_５Ｈ_５）_２ＷＨ（ＣＯ）_３、（Ｃ_７Ｈ_８）_２Ｗ（ＣＯ）_３があげられるが、これらに限定されない。Examples of the silicide metal to be formed include Ni, Pt, Co, Pd, Ti, and W, but are not limited thereto. When forming a film of Ni, the CVD raw materials used are Ni (PF₃ )₄ , Ni (C₅ H₅ )₂ , Ni (C₅ H₄ CH₃ )₂ , Ni (C₅ H₄ C₂ H_{5) 2, Ni (C 5} H 4 C 3 H 7) 2, Ni (C 11 H 19 O 2) 2, Ni (C 5 HO 2 F 6) 2, Ni (C 3 H 5) (C 5 H₅ ) and Ni (CO)_4, but are not limited thereto. In the case of forming Pt, the CVD raw materials used are Pt (PF₃ )₄ , Pt (CO)₂ Cl₂ , (CH₃ )₃ (CH₃ C₅ H₄ ) Pt, (CH₃ )₃ (_{C 5 H 5) Pt, (} CH 3) (CO) (C 5 H 5) Pt, Pt (CF 3 COCHCOCF 3) 2, O [Si (CH 3) 2 CH = CH 2] 2 Pt, Cis- [_{Pt (CH 3) 2 (CH} 3 CN) 2], [Pt (CH 3) 2 (C 8 H 12)], (CH 2 = CHCH 2) 2 Pt, (C 5 H 5) (CH 2 = CHCH₂ ) Pt can be mentioned, but is not limited thereto. When depositing Co, the CVD raw materials used are CoH (PF₃ )₄ , Co (C₅ H₇ O₂ )₃ , Co (C₁₁ H₁₉ O₂ )₃ , and (C₅ H₅ )_2. Co, (CH₃ C₅ H₄ )₂ Co, (C₂ H₅ C₅ H₄ )₂ Co, C₅ H₅ Co (CO)₂ , Co (CO)₃ NO, Co₂ (CO)₈ , C₁₂ H₁₀ O₆ Co₂ but include, but are not limited to. When depositing Pd, the CVD raw materials used are Pd (PF₃ )₄ , (CH₂ ═CHCH₂ )₂ Pd, [CH₂ ═C (CH₃ ) CH₂ ]₂ Pd, (C₅ H₅ ) (CH₂ ═CHCH₂ ) Pd, but not limited to. In the case of depositing Ti, a CVD raw material to be used includes TiCl_4, but is not limited thereto. When depositing W, the CVD raw materials used are W (PF₃ )₆ , WF₆ , WCl₆ , WBr₆ , W (CO)₆ , W (C₆ H₆ )₂ , (CH₂ = CHCH₂ )₄ W, (C₅ H₅ )₂ WH₂ , (C₅ H₄ CH₃ )₂ WH₂ , (C₅ H₅ ) W (CO)₃ (CH₃ ), (C₅ H₅ )₂ WH (CO)₃ and (C₇ H₈ )₂ W (CO)₃ may be mentioned, but are not limited thereto.

以上、列挙したＣＶＤ原料のうち、分子内に柱状半導体１４でドーパントとなる不純物原子を有しているもの（ＰＦ_３の側鎖を有するもの）を使用する際には、シリサイド金属１７を成膜した際に、柱状半導体１４でドーパントとなる不純物原子（Ｐ）がシリサイド金属１７内に自動的に含まれる。一方、分子内に柱状半導体１４でドーパントとなる不純物原子を含まないものを使用する際には、ｎ型ならＰＨ_３、ｐ型ならＢ_２Ｈ_６を用いて気相ドーピングを行いながら、シリサイド金属１７を成膜する。このようにして成膜することで、シリサイド金属１７内に、柱状半導体１４中でドーパントとなる不純物原子を含ませておくことができる。なお、分子内に柱状半導体１４でドーパントとなる不純物原子を有しているもの（ＰＦ_３の側鎖を有するもの）を使用する際にも、気相ドーピングを行いながら成膜することで、シリサイド金属１７内の、柱状半導体１４でドーパントとなる不純物原子の濃度を増やすことができる。Of the CVD materials listed above, thesilicide metal 17 is formed when using thecolumnar semiconductor 14 having an impurity atom as a dopant (having a side chain of PF₃ ) in the molecule. At this time, impurity atoms (P) that become dopants in thecolumnar semiconductor 14 are automatically included in thesilicide metal 17. On the other hand, when using acolumnar semiconductor 14 that does not contain an impurity atom as a dopant in the molecule, while performing vapor phase doping using PH_{3 for} n-type and B₂ H₆ for p-type,silicide metal 17 is formed. By forming the film in this way, impurity atoms that become dopants in thecolumnar semiconductor 14 can be contained in thesilicide metal 17. It should be noted that even when acolumnar semiconductor 14 having an impurity atom as a dopant (having a side chain of PF₃ ) is used in the molecule, the film is formed while performing vapor phase doping, thereby forming a silicide. The concentration of impurity atoms that become dopants in thecolumnar semiconductor 14 in themetal 17 can be increased.

次いで図１８に示すように、熱処理してシリサイドを形成する。さらにシリサイド化していないシリサイド金属１７を余剰エッチングにより除去し、必要ならば、さらに熱処理を行う。これにより、シリサイド１８が形成される。このとき、シリサイド金属１７内の、柱状半導体１４でドーパントとなる不純物原子は、雪かき効果で、シリサイド１８の界面付近におしだされる。柱状半導体１４では、ｎ型拡散層（不純物領域）１９となり、浅いｐｎ接合を形成する。またゲート層６では、多結晶Ｓｉ内の粒界を拡散していき、ゲート層６内に広く分布する。基板１上のｎ型拡散層（不純物領域）３の表面から柱状半導体１４の下側ＳＤ電極まで連続してつながったシリサイド１８が形成される。また、柱状半導体１４の天面から上側ＳＤ電極まで連続してつながったシリサイドが形成される。すなわちシリサイド１８は、柱状半導体１４のうちゲート絶縁膜９及び第１絶縁膜４によって覆われていない領域に形成される。さらに、ゲート層６にも、シリサイド１８が同時に形成される。さらに、柱状半導体１４の上側ＳＤ電極と下側ＳＤ電極に形成されたシリサイド１８は、ゲート層６の上下に形成された第１絶縁膜４によって、チャネル領域からの相対的な位置が正確に制御された位置に、セルフ・アラインで形成される。  Next, as shown in FIG. 18, heat treatment forms silicide. Further, thesilicide metal 17 which is not silicided is removed by excessive etching, and if necessary, further heat treatment is performed. Thereby, thesilicide 18 is formed. At this time, impurity atoms serving as dopants in thecolumnar semiconductor 14 in thesilicide metal 17 are put out in the vicinity of the interface of thesilicide 18 by the snowblow effect. In thecolumnar semiconductor 14, an n-type diffusion layer (impurity region) 19 is formed, and a shallow pn junction is formed. In thegate layer 6, the grain boundary in the polycrystalline Si is diffused and widely distributed in thegate layer 6. Asilicide 18 continuously formed from the surface of the n-type diffusion layer (impurity region) 3 on thesubstrate 1 to the lower SD electrode of thecolumnar semiconductor 14 is formed. In addition, a silicide that is continuously connected from the top surface of thecolumnar semiconductor 14 to the upper SD electrode is formed. That is, thesilicide 18 is formed in a region of thecolumnar semiconductor 14 that is not covered by thegate insulating film 9 and the first insulatingfilm 4. Further, thesilicide 18 is also formed on thegate layer 6 at the same time. Further, thesilicide 18 formed on the upper SD electrode and the lower SD electrode of thecolumnar semiconductor 14 is accurately controlled in relative position from the channel region by the first insulatingfilms 4 formed above and below thegate layer 6. It is formed in a self-aligned position.

次いで図１９に示すように、例えば窒化シリコン膜からなるストッパー絶縁膜２０と層間絶縁膜２１をこの順にＣＶＤで形成し、層間絶縁膜２１の表面をＣＭＰで平坦化する。  Next, as shown in FIG. 19, astopper insulating film 20 made of, for example, a silicon nitride film and aninterlayer insulating film 21 are formed in this order by CVD, and the surface of theinterlayer insulating film 21 is planarized by CMP.

この後、従来からの技術を用いて、コンタクト２２を形成する。例えば、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、コンタクトを形成する部分にレジストが残らないようなレジストパターン（未図示）を作製する。その後、このレジストパターンをマスクに、層間絶縁膜２１、ストッパー絶縁膜２０を順にドライエッチングし、基板１上のシリサイド１８でエッチングを停止させる。エッチング後、レジスト（未図示）を剥離する。さらにＴｉとＴｉＮをスパッタして熱処理し、その後、ＣＶＤによりＷを埋め込んで、ＣＭＰを行う。このようにして、図１のような半導体装置が完成する。その後、必要に応じて、従来からの方法で配線層や電極パッドがさらに形成される。  Thereafter,contacts 22 are formed using conventional techniques. For example, a series of lithography processes such as resist coating, exposure, and development are performed to produce a resist pattern (not shown) that does not leave a resist in a contact formation portion. Thereafter, theinterlayer insulating film 21 and thestopper insulating film 20 are sequentially dry etched using this resist pattern as a mask, and the etching is stopped at thesilicide 18 on thesubstrate 1. After the etching, the resist (not shown) is peeled off. Further, Ti and TiN are sputtered and heat-treated, and then W is buried by CVD and CMP is performed. Thus, the semiconductor device as shown in FIG. 1 is completed. Thereafter, if necessary, wiring layers and electrode pads are further formed by a conventional method.

以上の説明では、ｎ型ＭＩＳＦＥＴの製造方法を説明した。本実施形態の製造方法では、同様にｐ型ＭＩＳＦＥＴを製造することも可能である。その際には、半導体基板１が例えばｐ型のバルクＳｉ（１００）基板であるとすると、まず、図２において、ｎ型拡散層３の代わりに、ｎウェルとｐ型拡散層を形成する。さらに図１１で、しきい値電圧調整用にｐ型のドーパントをイオン注入するかわりに、ｎ型のドーパントをイオン注入する。もしくは、図８で非晶質Ｓｉの側壁１２を形成する際の、非晶質Ｓｉの成膜時、図１０で開口７、８を非晶質Ｓｉで埋め込む際の、非晶質Ｓｉの成膜時のどちらか、あるいはその両方で、ｐ型のドーパントを導入するかわりに、ｎ型のドーパントを導入する。さらに、図１７に示す工程で、シリサイド金属１７を成膜する際に、シリサイド金属１７に、柱状半導体１４でｎ型になるドーパントを含ませる代わりに、柱状半導体１４でｐ型になるドーパントを含ませる。以上のように工程を変更することで、ｐ型ＭＩＳＦＥＴの製造が可能である。  In the above description, the method for manufacturing the n-type MISFET has been described. In the manufacturing method of the present embodiment, a p-type MISFET can also be manufactured in the same manner. In this case, if thesemiconductor substrate 1 is, for example, a p-type bulk Si (100) substrate, first, an n-well and a p-type diffusion layer are formed instead of the n-type diffusion layer 3 in FIG. Further, in FIG. 11, an n-type dopant is ion-implanted instead of the p-type dopant for threshold voltage adjustment. Alternatively, when theamorphous Si sidewall 12 is formed in FIG. 8, the amorphous Si film is formed when the amorphous Si film is formed, and when theopenings 7 and 8 are filled with amorphous Si in FIG. Instead of introducing a p-type dopant either or both during film formation, an n-type dopant is introduced. Further, when thesilicide metal 17 is formed in the step shown in FIG. 17, thesilicide metal 17 includes a dopant that becomes a p-type in thecolumnar semiconductor 14 instead of including an n-type dopant in the columnar semiconductor 14. Make it. By changing the process as described above, a p-type MISFET can be manufactured.

また、上記の説明では、第１絶縁膜をＳｉ酸化膜、第２絶縁膜をＳｉ窒化膜として、ｎ型の縦型ＭＩＳＦＥＴのＳＤ形成は、シリサイド１８を形成する際の雪かき効果を利用して行った。これを、第１絶縁膜をＳｉ窒化膜、第２絶縁膜をＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）に変更すると、ＳＤ形成はシリサイド金属１７成膜前に実施しておくことができ、シリサイド金属１７への不純物原子の導入は必ずしも必要なくなる。この場合、図１１において、柱状半導体１４を形成後、しきい電圧調整用のイオン注入を行い活性化するが、この活性化の際に、ＰＳＧからＰが柱状半導体１４へ拡散し活性化され、ＳＤが形成される。なお、ｐ型ＭＩＳＦＥＴの場合は、ＰＳＧではなく、ＢＳＧ（Ｂｏｒｏｎ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を用いる。  In the above description, the first insulating film is made of an Si oxide film, the second insulating film is made of an Si nitride film, and the SD formation of the n-type vertical MISFET utilizes the snow plowing effect when thesilicide 18 is formed. went. If the first insulating film is changed to the Si nitride film and the second insulating film is changed to PSG (Phosphorous Silicate Glass), the SD formation can be performed before the formation of thesilicide metal 17. Introduction of impurity atoms is not always necessary. In this case, in FIG. 11, after forming thecolumnar semiconductor 14, ion implantation for threshold voltage adjustment is performed and activated. At this activation, P is diffused from the PSG to thecolumnar semiconductor 14 and activated. SD is formed. In the case of a p-type MISFET, BSG (Boron Silicate Glass) is used instead of PSG.

＜第２の実施形態＞
第２の実施形態の半導体装置は、第１の実施形態の半導体装置のＳＤを変更したものである。本発明の第２の実施形態を、図面を参照して以下に説明する。図２０（ａ）（ｂ）（ｃ）は、それぞれ、本発明の第２の実施形態である半導体装置の断面図である。図２０（ａ）（ｂ）（ｃ）は、それぞれ、図１の（ｃ）に対応する断面図であり、これらの図により、第１の実施形態の半導体装置との違いを示す。図２０（ａ）（ｂ）（ｃ）、いずれの場合でも、各半導体装置の上面図は、図１（ａ）と同じである。図１（ｂ）に対応する断面図は、ＳＤのみ、図２０（ａ）（ｂ）（ｃ）に示すように変更される。なお、本実施形態の半導体装置は、ｎ型ＭＩＳＦＥＴであっても、ｐ型ＭＩＳＦＥＴであってもかまわない。ここでは、ｎ型ＭＩＳＦＥＴを一例として説明する。<Second Embodiment>
The semiconductor device of the second embodiment is obtained by changing the SD of the semiconductor device of the first embodiment. A second embodiment of the present invention will be described below with reference to the drawings. 20A, 20B, and 20C are cross-sectional views of a semiconductor device according to the second embodiment of the present invention. FIGS. 20A, 20B, and 20C are cross-sectional views corresponding to FIG. 1C, respectively, and show the differences from the semiconductor device of the first embodiment. 20A, 20B, and 20C, the top view of each semiconductor device is the same as FIG. The cross-sectional view corresponding to FIG. 1B is changed as shown in FIGS. 20A, 20B, and 20C only for SD. Note that the semiconductor device of this embodiment may be an n-type MISFET or a p-type MISFET. Here, an n-type MISFET will be described as an example.

図２０（ａ）は、柱状半導体１４の半径が、ｎ型拡散層（不純物領域）１９の深さよりも小さく、シリサイド１８の厚みより大きい場合である。この場合、ｎ型拡散層１９は、柱状半導体１４の横断面でみたときに柱状半導体の中心まで分布している。すなわち縦型ＭＩＳＦＥＴのＳＤ部において、ｐｎ接合界面が、チャネル領域と接する部分だけになる。このため、第１の実施形態の半導体装置に比べて、接合リーク電流が減少する。  FIG. 20A shows a case where the radius of thecolumnar semiconductor 14 is smaller than the depth of the n-type diffusion layer (impurity region) 19 and larger than the thickness of thesilicide 18. In this case, the n-type diffusion layer 19 is distributed to the center of the columnar semiconductor when viewed in a cross section of thecolumnar semiconductor 14. That is, in the SD portion of the vertical MISFET, the pn junction interface is only the portion in contact with the channel region. For this reason, the junction leakage current is reduced as compared with the semiconductor device of the first embodiment.

図２０（ｂ）は、柱状半導体１４の半径が、ｎ型拡散層（不純物領域）１９の深さよりも小さく、かつ、シリサイド１８の厚みよりも小さい場合である。この場合、縦型ＭＩＳＦＥＴのＳＤ部において、半導体部分が減少し、チャネル領域に接する部分を除いて、すべてシリサイド１８となる。すなわち柱状半導体１４の横断面で見たときに、シリサイド１８は柱状半導体１４の中心まで形成されている。したがって、第１の実施形態の半導体装置に比べて、接合リーク電流が減少することに加え、さらにＳＤ部の寄生抵抗が減少する。  FIG. 20B shows the case where the radius of thecolumnar semiconductor 14 is smaller than the depth of the n-type diffusion layer (impurity region) 19 and smaller than the thickness of thesilicide 18. In this case, the semiconductor portion is reduced in the SD portion of the vertical MISFET, and all thesilicide portions 18 are formed except for the portion in contact with the channel region. That is, when viewed in a cross section of thecolumnar semiconductor 14, thesilicide 18 is formed up to the center of thecolumnar semiconductor 14. Therefore, compared to the semiconductor device of the first embodiment, the junction leakage current is reduced, and the parasitic resistance of the SD portion is further reduced.

図２０（ｃ）は、シリサイド１８に接するｎ型拡散層（不純物領域）１９が、すべて空乏化したｎ型拡散層（不純物領域）２３になっている場合である。この場合、縦型ＭＩＳＦＥＴのチャネル領域とＳＤ部の境界がｐｎ接合ではなく、ショットキー接合となり、縦型ＭＩＳＦＥＴはショットキーＳＤトランジスタとなる。また、図２０（ａ）（ｂ）において、ｎ型拡散層（不純物領域）１９をすべて空乏化させて、ショットキーＳＤトランジスタとすることもできる。  FIG. 20C shows a case where the n-type diffusion layer (impurity region) 19 in contact with thesilicide 18 is an all-depleted n-type diffusion layer (impurity region) 23. In this case, the boundary between the channel region of the vertical MISFET and the SD portion is not a pn junction but a Schottky junction, and the vertical MISFET becomes a Schottky SD transistor. In FIGS. 20A and 20B, all of the n-type diffusion layer (impurity region) 19 can be depleted to form a Schottky SD transistor.

次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、図２０（ａ）（ｂ）（ｃ）のいずれも、第１の実施形態の半導体装置の製造方法と同じである。図２０（ａ）（ｂ）に示す半導体装置の条件を満たすためには、柱状半導体１４の半径（もしくは断面積）を高解像度なリソグラフィ（例えば電子線リソグラフィ）を用いて小さくするか、もしくは、シリサイド１８の厚みを厚くすればよい。シリサイド１８の厚みを厚くするには、シリサイド１８を全量反応で形成する場合、シリサイド金属１７の成膜時の膜厚を厚くすればよい。図２０（ｃ）に示す半導体装置の条件を満たすためには、特許文献５（段落[００２３]〜［００２７］）に記載されているような条件を満たすように、ドーピング濃度を調整する。  Next, a method for manufacturing the semiconductor device of this embodiment will be described. The semiconductor device manufacturing method according to the present embodiment is the same as the semiconductor device manufacturing method according to the first embodiment in FIGS. 20A, 20B, and 20C. In order to satisfy the conditions of the semiconductor device shown in FIGS. 20A and 20B, the radius (or cross-sectional area) of thecolumnar semiconductor 14 is reduced using high-resolution lithography (for example, electron beam lithography), or The thickness of thesilicide 18 may be increased. In order to increase the thickness of thesilicide 18, when thesilicide 18 is formed by reaction, the thickness of thesilicide metal 17 may be increased. In order to satisfy the conditions of the semiconductor device shown in FIG. 20C, the doping concentration is adjusted so as to satisfy the conditions described in Patent Document 5 (paragraphs [0023] to [0027]).

なお、図２０（ａ）（ｂ）（ｃ）の各装置をｐ型ＭＩＳＦＥＴにする場合の変更については、第１の実施形態と同様である。  Note that changes in the case where each device in FIGS. 20A, 20B, and 20C is made to be a p-type MISFET are the same as those in the first embodiment.

＜第３の実施形態＞
第３の実施形態の半導体装置は、第１の実施形態の半導体装置をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）にしたものである。本発明の第３の実施形態を、図面を参照して以下に説明する。図２１（ａ）は、本発明の第１の実施形態である半導体装置の上面図である。また、図２１（ｂ）は、図２１（ａ）のＡ−Ａ´線に沿った断面図、図２１（ｃ）は、図２１（ａ）のＣ−Ｃ´線に沿った断面図である。<Third Embodiment>
The semiconductor device according to the third embodiment is obtained by replacing the semiconductor device according to the first embodiment with a CMOS (Complementary Metal Oxide Semiconductor). A third embodiment of the present invention will be described below with reference to the drawings. FIG. 21A is a top view of the semiconductor device according to the first embodiment of the present invention. 21B is a cross-sectional view taken along the line AA ′ in FIG. 21A, and FIG. 21C is a cross-sectional view taken along the line CC ′ in FIG. is there.

本実施形態の半導体装置では、図２１（ｂ）の左側の柱状半導体１４がｎ型の縦型ＭＩＳＦＥＴ、右側の柱状半導体１４がｐ型の縦型ＭＩＳＦＥＴである。図２１（ｂ）は、ｎ型とｐ型の縦型ＭＩＳＦＥＴをそれぞれ１個ずつ用いて、インバータを形成した例を示している。双方のゲート電極は、シリサイド１８同士、もしくは、コンタクト２２を介した接触により、電気的に短絡されている。図２１（ｂ）左側、ｎ型の縦型ＭＩＳＦＥＴについては、第１の実施形態の半導体装置と同じである。図２１（ｂ）右側のｐ型の縦型ＭＩＳＦＥＴは、図２１（ｂ）左側のｎ型の縦型ＭＩＳＦＥＴのドーピングを変更したものである。以下にドーピングの変更箇所を説明する。  In the semiconductor device of this embodiment, theleft columnar semiconductor 14 in FIG. 21B is an n-type vertical MISFET, and theright columnar semiconductor 14 is a p-type vertical MISFET. FIG. 21B shows an example in which an inverter is formed using one n-type and one p-type vertical MISFET. Both gate electrodes are electrically short-circuited by thesilicides 18 or by contact through thecontact 22. The left-side n-type vertical MISFET in FIG. 21B is the same as the semiconductor device of the first embodiment. The p-type vertical MISFET on the right side of FIG. 21B is obtained by changing the doping of the n-type vertical MISFET on the left side of FIG. In the following, changes in doping will be described.

まず、右側のｐ型の縦型ＭＩＳＦＥＴは、半導体基板１上のｐ型拡散層（不純物領域）２４に形成された柱状半導体１４の側面に形成されている。柱状半導体１４の上部、下部がＳＤとなっており、中央部がチャネル領域となっている。ｐ型の縦型ＭＩＳＦＥＴであるので、チャネル領域はｎ型にドーピングされている。また上部ＳＤと下部ＳＤは、シリサイド１８に接して形成されたｐ型拡散層（不純物領域）２５となっている。またゲート層６は、図２１（ｂ）の左半分がｎ型の縦型ＭＩＳＦＥＴ用にｎ型にドーピングされており、右半分がｐ型の縦型ＭＩＳＦＥＴ用にｐ型にドーピングされている。なお、本実施形態の半導体装置では、ｎ型の縦型ＭＩＳＦＥＴに形成されるシリサイドと、ｐ型の縦型ＭＩＳＦＥＴに形成されるシリサイドの種類は、同じであっても、異なっていてもよい。図２１では、シリサイド１８として同じ場合を示している。また、柱状半導体１４の断面積や断面形状が、ｎ型の縦型ＭＩＳＦＥＴとｐ型の縦型ＭＩＳＦＥＴとで同じであってもよいし、異なっていてもよい、図２１では、これらの断面積及び断面形状が同じ場合を例示している。  First, the right p-type vertical MISFET is formed on the side surface of thecolumnar semiconductor 14 formed in the p-type diffusion layer (impurity region) 24 on thesemiconductor substrate 1. The upper and lower portions of thecolumnar semiconductor 14 are SD, and the central portion is a channel region. Since it is a p-type vertical MISFET, the channel region is doped n-type. The upper SD and lower SD are p-type diffusion layers (impurity regions) 25 formed in contact with thesilicide 18. In thegate layer 6, the left half of FIG. 21B is doped n-type for an n-type vertical MISFET, and the right half is doped p-type for a p-type vertical MISFET. In the semiconductor device of this embodiment, the type of silicide formed in the n-type vertical MISFET and the type of silicide formed in the p-type vertical MISFET may be the same or different. FIG. 21 shows the same case as thesilicide 18. Further, the cross-sectional area and the cross-sectional shape of thecolumnar semiconductor 14 may be the same or different between the n-type vertical MISFET and the p-type vertical MISFET. In FIG. And the case where the cross-sectional shape is the same is illustrated.

以下、図２２から図３１を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。図２２から図３１は、本実施形態の縦型ＭＩＳＦＥＴの製造工程における各段階の状態の一例を示す模式図である。各図の（ａ）が上面図、各図の（ｂ）が各図の（ａ）のＡ−Ａ´線に沿った断面図、各図の（ｃ）が各図の（ａ）のＣ−Ｃ´線に沿った断面図である。本実施形態の半導体装置の製造方法は、第１の実施形態の半導体装置の製造方法をもとに、デュアルシリサイドを形成できるように変更したものである。  Hereinafter, an example of the method for manufacturing the semiconductor device of the present embodiment will be described in more detail with reference to FIGS. FIG. 22 to FIG. 31 are schematic views showing an example of the state of each stage in the manufacturing process of the vertical MISFET of this embodiment. (A) of each figure is a top view, (b) of each figure is a cross-sectional view taken along the line AA 'of (a) of each figure, (c) of each figure is C of (a) of each figure. It is sectional drawing along a -C 'line. The manufacturing method of the semiconductor device of this embodiment is modified so that dual silicide can be formed based on the manufacturing method of the semiconductor device of the first embodiment.

まず、図２２に示すように、半導体基板１に素子分離絶縁膜２を形成する。以下では、半導体基板１を、最も一般的なｐ型単結晶Ｓｉ（１００）基板として説明する。素子分離絶縁膜２の形成は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、または、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いる。  First, as shown in FIG. 22, the elementisolation insulating film 2 is formed on thesemiconductor substrate 1. Hereinafter, thesemiconductor substrate 1 will be described as the most common p-type single crystal Si (100) substrate. The elementisolation insulating film 2 is formed using, for example, an STI (Shallow Trench Isolation) method or a LOCOS (Local Oxidation of Silicon) method.

次いで図２３に示すように、半導体基板１にｎ型拡散層（不純物領域）３とｐ型拡散層（不純物領域）２４を形成する。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、ｎ型の縦型ＭＩＳＦＥＴ部分（図中左側）にレジストが残らないようなレジストパターン（未図示）を半導体基板１の上に作製する。その後、このレジストパターンをマスクに、ｐウェル形成のため、ｐ型のドーパント（Ｂなど）をイオン注入し、さらに、下部ＳＤ電極形成のため、ｎ型のドーパント（Ｐ、Ａｓなど）をイオン注入し、レジストを剥離する。それから、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、ｐ型の縦型ＭＩＳＦＥＴ部分（図中右側）にレジストが残らないようなレジストパターン（未図示）を半導体基板１の上に作製する。その後、このレジストパターンをマスクに、ｎウェル形成のため、ｎ型のドーパント（Ｐ、Ａｓなど）をイオン注入し、さらに、下部ＳＤ電極形成のため、ｐ型のドーパント（Ｂなど）をイオン注入し、レジストを剥離する。この後、スパイクアニールを行い、注入したドーパントを活性化させ、ｎ型ＭＩＳＦＥＴを作製する領域（図中左側）に、ｐウェル（未図示）およびｎ型拡散層（不純物領域）３を形成し、ｐ型ＭＩＳＦＥＴを作製する領域（図中右側）に、ｎウェル（未図示）およびｐ型拡散層（不純物領域）２４を形成する。  Next, as shown in FIG. 23, an n-type diffusion layer (impurity region) 3 and a p-type diffusion layer (impurity region) 24 are formed in thesemiconductor substrate 1. Specifically, a series of lithography processes such as resist coating, exposure, and development are performed to form a resist pattern (not shown) on thesemiconductor substrate 1 so that no resist remains in the n-type vertical MISFET portion (left side in the figure). Prepare on. Then, using this resist pattern as a mask, p-type dopant (B, etc.) is ion-implanted to form a p-well, and n-type dopant (P, As, etc.) is ion-implanted to form a lower SD electrode. And strip the resist. Then, a series of lithography processes such as resist coating, exposure, and development are performed to form a resist pattern (not shown) on thesemiconductor substrate 1 so that no resist remains in the p-type vertical MISFET portion (right side in the figure). To do. Thereafter, using this resist pattern as a mask, n-type dopants (P, As, etc.) are ion-implanted for n-well formation, and p-type dopants (B-etc.) Are ion-implanted for lower SD electrode formation. And strip the resist. Thereafter, spike annealing is performed to activate the implanted dopant, and a p-well (not shown) and an n-type diffusion layer (impurity region) 3 are formed in a region (left side in the figure) where an n-type MISFET is manufactured, An n-well (not shown) and a p-type diffusion layer (impurity region) 24 are formed in a region (a right side in the drawing) where a p-type MISFET is to be manufactured.

この後、第１の実施形態の半導体装置の製造方法において、図４から図１５に示した工程を行う。  Thereafter, in the method of manufacturing the semiconductor device according to the first embodiment, the steps shown in FIGS. 4 to 15 are performed.

次いで図２４に示すように、マスク絶縁膜２６を成膜する。マスク絶縁膜２６は、シリサイドを形成したくない領域を覆うためのものである。一般には、ＳＷ１５と同じ種類の絶縁膜でよく、例えば、Ｓｉ窒化膜とし、減圧ＣＶＤで成膜する。  Next, as shown in FIG. 24, amask insulating film 26 is formed. Themask insulating film 26 is for covering a region where silicide is not desired to be formed. In general, an insulating film of the same type as that of SW15 may be used. For example, an Si nitride film is formed by low pressure CVD.

次いで図２５に示すように、ｎ型の縦型ＭＩＳＦＥＴ部分（図中左側）の、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５を除去して、ｎ型の縦型ＭＩＳＦＥＴを形成する柱状半導体１４の天面と側面、ゲート層６、半導体基板１上のｎ型拡散層（不純物領域）３を露出させる。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、ｎ型の縦型ＭＩＳＦＥＴ部分（図中左側）にレジストが残らないようなレジストパターン（未図示）を作製する。その後、このレジストパターンをマスクに、熱りん酸で、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５をウエットエッチングして除去する。その後、レジストを剥離する。レジストのウエットエッチング耐性が十分でない場合は、マスク絶縁膜２６の成膜後、ハードマスクとして、マスク絶縁膜２６とは種類が異なる絶縁膜を成膜する。成膜後、同様にリソグラフィを行い、得られたレジストパターンをマスクに、ハードマスクをエッチングする。そして、レジストを除去した後、ハードマスクをマスクにして、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５をウエットエッチングして除去する。その後、ハードマスクを除去する。  Next, as shown in FIG. 25, the columnar semiconductor forming the n-type vertical MISFET by removing themask insulating film 26, SW15, and the secondinsulating film 5 in the n-type vertical MISFET portion (left side in the figure). The top and side surfaces of 14, thegate layer 6, and the n-type diffusion layer (impurity region) 3 on thesemiconductor substrate 1 are exposed. Specifically, a series of lithography processes such as resist coating, exposure, and development are performed to form a resist pattern (not shown) that does not leave any resist in the n-type vertical MISFET portion (left side in the figure). Thereafter, themask insulating film 26, SW15, and the secondinsulating film 5 are removed by wet etching with hot phosphoric acid using the resist pattern as a mask. Thereafter, the resist is peeled off. If the resist has insufficient wet etching resistance, an insulating film different from themask insulating film 26 is formed as a hard mask after themask insulating film 26 is formed. After film formation, lithography is performed in the same manner, and the hard mask is etched using the obtained resist pattern as a mask. Then, after removing the resist, themask insulating film 26, SW15, and the secondinsulating film 5 are removed by wet etching using the hard mask as a mask. Thereafter, the hard mask is removed.

次いで図２６に示すように、第１の実施形態の図１７、図１８に示す工程を行って、シリサイド１８を形成する。これにより、ｎ型の縦型ＭＩＳＦＥＴとなる柱状半導体１４の天面と側面、ゲート層６、半導体基板１上のｎ型拡散層（不純物領域）３に、シリサイド１８が形成される。また、ｎ型の縦型ＭＩＳＦＥＴのＳＤとなる、ｎ型拡散層（不純物領域）１９が、柱状半導体１４に形成されたシリサイド１８に接して形成される。  Next, as shown in FIG. 26, the steps shown in FIGS. 17 and 18 of the first embodiment are performed to form thesilicide 18. As a result,silicide 18 is formed on the top and side surfaces of thecolumnar semiconductor 14 to be an n-type vertical MISFET, thegate layer 6, and the n-type diffusion layer (impurity region) 3 on thesemiconductor substrate 1. Further, an n-type diffusion layer (impurity region) 19 serving as an SD of the n-type vertical MISFET is formed in contact with thesilicide 18 formed in thecolumnar semiconductor 14.

次いで図２７に示すように、ｐ型の縦型ＭＩＳＦＥＴ部分（図中右側）の、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５を除去する。例えば、熱りん酸でウエットエッチングする。この後、図２８に示すように、再度、マスク絶縁膜２６を成膜する。例えば、Ｓｉ窒化膜とし、減圧ＣＶＤで成膜する。  Next, as shown in FIG. 27, themask insulating film 26, SW15, and the secondinsulating film 5 in the p-type vertical MISFET portion (right side in the figure) are removed. For example, wet etching is performed with hot phosphoric acid. Thereafter, as shown in FIG. 28, amask insulating film 26 is formed again. For example, a Si nitride film is formed by low pressure CVD.

次いで図２９に示すように、ｐ型の縦型ＭＩＳＦＥＴ部分（図中右側）の、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５を除去して、ｐ型の縦型ＭＩＳＦＥＴを形成する柱状半導体１４の天面と側面、ゲート層６、半導体基板１上のｐ型拡散層（不純物領域）２４を露出させる。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、ｐ型の縦型ＭＩＳＦＥＴ部分（図中右側）にレジストが残らないようなレジストパターン（未図示）を作製する。その後、このレジストパターンをマスクに、熱りん酸で、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５をウエットエッチングして除去する。その後、レジストを剥離する。レジストのウエットエッチング耐性が十分でない場合は、マスク絶縁膜２６の成膜後、ハードマスクとして、マスク絶縁膜２６とは種類が異なる絶縁膜を成膜する。成膜後、同様にリソグラフィを行い、得られたレジストパターンをマスクに、ハードマスクをエッチングする。そして、レジストを除去した後、ハードマスクをマスクにして、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５をウエットエッチングして除去する。その後、ハードマスクを除去する。  Next, as shown in FIG. 29, the columnar semiconductor forming the p-type vertical MISFET by removing themask insulating film 26, SW15, and the secondinsulating film 5 in the p-type vertical MISFET portion (right side in the figure). The top and side surfaces of 14, thegate layer 6, and the p-type diffusion layer (impurity region) 24 on thesemiconductor substrate 1 are exposed. Specifically, a series of lithography processes such as resist coating, exposure, and development are performed to form a resist pattern (not shown) so that no resist remains in the p-type vertical MISFET portion (right side in the figure). Thereafter, themask insulating film 26, SW15, and the secondinsulating film 5 are removed by wet etching with hot phosphoric acid using the resist pattern as a mask. Thereafter, the resist is peeled off. If the resist has insufficient wet etching resistance, an insulating film different from themask insulating film 26 is formed as a hard mask after themask insulating film 26 is formed. After film formation, lithography is performed in the same manner, and the hard mask is etched using the obtained resist pattern as a mask. Then, after removing the resist, themask insulating film 26, SW15, and the secondinsulating film 5 are removed by wet etching using the hard mask as a mask. Thereafter, the hard mask is removed.

次いで図３０に示すように、第１の実施形態の図１７、図１８に示す工程を行って、シリサイド１８を形成する。ただし、図１７に示す工程において、気相ドーピングは、Ｂ_２Ｈ_６を使用して行う。これにより、ｐ型の縦型ＭＩＳＦＥＴとなる柱状半導体１４の天面と側面、ゲート層６、半導体基板１上のｐ型拡散層（不純物領域）２４に、シリサイド１８が形成される。また、ｐ型の縦型ＭＩＳＦＥＴのＳＤとなる、ｐ型拡散層（不純物領域）２５が、柱状半導体１４に形成されたシリサイド１８に接して形成される。Next, as shown in FIG. 30, thesilicide 18 is formed by performing the steps shown in FIGS. 17 and 18 of the first embodiment. However, in the step shown in FIG. 17, vapor phase doping is performed using B₂ H₆ . As a result,silicide 18 is formed on the top and side surfaces of thecolumnar semiconductor 14 to be a p-type vertical MISFET, thegate layer 6, and the p-type diffusion layer (impurity region) 24 on thesemiconductor substrate 1. In addition, a p-type diffusion layer (impurity region) 25 serving as the SD of the p-type vertical MISFET is formed in contact with thesilicide 18 formed in thecolumnar semiconductor 14.

次いで図３１に示すように、ｎ型の縦型ＭＩＳＦＥＴ部分（図中左側）の、マスク絶縁膜２６を除去する。例えば、熱りん酸でウエットエッチングする。  Next, as shown in FIG. 31, themask insulating film 26 in the n-type vertical MISFET portion (left side in the figure) is removed. For example, wet etching is performed with hot phosphoric acid.

この後、第１の実施形態の図１９に示す工程から後の工程を同様に行うと、図２１に示す半導体装置が完成する。なお上記の例では、ｎ型の縦型ＭＩＳＦＥＴ、ｐ型の縦型ＭＩＳＦＥＴの順にシリサイドを形成したが、順番に制限はなく、逆でもよい。  Thereafter, when the steps after the step shown in FIG. 19 of the first embodiment are similarly performed, the semiconductor device shown in FIG. 21 is completed. In the above example, the silicide is formed in the order of the n-type vertical MISFET and the p-type vertical MISFET, but the order is not limited and may be reversed.

またｎ型の縦型ＭＩＳＦＥＴとｐ型の縦型ＭＩＳＦＥＴで、シリサイドの種類を変えるときは、図３０に示す工程で、ｎ型の縦型ＭＩＳＦＥＴに形成したシリサイドと異なる種類のシリサイドを形成する。シリサイドの種類が異なる場合は、耐熱性の高いシリサイドを先に形成し、耐熱性の劣るシリサイドを後に形成するのがよい。  When the type of silicide is changed between the n-type vertical MISFET and the p-type vertical MISFET, silicide of a different type from the silicide formed on the n-type vertical MISFET is formed in the step shown in FIG. When the type of silicide is different, it is preferable to form a silicide with high heat resistance first and form a silicide with poor heat resistance later.

また、上記の例では、図２７に示す工程で、ｐ型の縦型ＭＩＳＦＥＴ部分（図中右側）の、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５を除去したが、これを行わず、図２８に示す工程に進み、マスク絶縁膜２６を成膜してもよい。この場合、図２９に示す工程で、マスク絶縁膜２６、ＳＷ１５、第２絶縁膜５を除去する。さらに、上記の例では、図３１に示す工程で、ｎ型の縦型ＭＩＳＦＥＴ部分（図中左側）の、マスク絶縁膜２６を除去したが、これを行わず、次工程に進んでも良い。この場合、コンタクトホールを形成するドライエッチング時に、ｎ型の縦型ＭＩＳＦＥＴ部分（図中左側）では、層間絶縁膜２１、ストッパー絶縁膜２０に加えて、マスク絶縁膜２６をエッチングすることになる。  In the above example, in the step shown in FIG. 27, themask insulating film 26, SW15, and the secondinsulating film 5 in the p-type vertical MISFET portion (right side in the drawing) are removed. Proceeding to the step shown in FIG. 28, themask insulating film 26 may be formed. In this case, themask insulating film 26, SW15, and the secondinsulating film 5 are removed in the step shown in FIG. Furthermore, in the above example, themask insulating film 26 in the n-type vertical MISFET portion (left side in the drawing) is removed in the step shown in FIG. 31, but this may not be performed and the process may proceed to the next step. In this case, in the dry etching for forming the contact hole, themask insulating film 26 is etched in addition to theinterlayer insulating film 21 and thestopper insulating film 20 in the n-type vertical MISFET portion (left side in the figure).

＜第４の実施形態＞
第４の実施形態の半導体装置は、第１の実施形態の半導体装置を積層したものである。本発明の第４の実施形態の半導体装置を、図面を参照して以下に説明する。<Fourth Embodiment>
The semiconductor device of the fourth embodiment is obtained by stacking the semiconductor devices of the first embodiment. A semiconductor device according to a fourth embodiment of the present invention will be described below with reference to the drawings.

図３２（ａ）は、本発明の第４の実施形態である半導体装置の上面図である。また、図３２（ｂ）は、図３２（ａ）のＡ−Ａ´線に沿った断面図、図３２（ｃ）は、図３２（ａ）のＣ−Ｃ´線に沿った断面図である。本実施形態の半導体装置は、ｎ型ＭＩＳＦＥＴであっても、ｐ型ＭＩＳＦＥＴであってもかまわない。ここでは、ｎ型ＭＩＳＦＥＴを一例として説明する。  FIG. 32A is a top view of the semiconductor device according to the fourth embodiment of the present invention. 32B is a cross-sectional view taken along the line AA ′ in FIG. 32A, and FIG. 32C is a cross-sectional view taken along the line CC ′ in FIG. is there. The semiconductor device of this embodiment may be an n-type MISFET or a p-type MISFET. Here, an n-type MISFET will be described as an example.

図３２に示す半導体装置は、図１に示す半導体装置を積層したものである。ただし、図１では、柱状半導体１４を２個図示していたのに対し、図３２では１個図示している。本実施形態の半導体装置では、半導体基板１または半導体層にｎ型拡散層（不純物領域）３が形成され、ｎ型拡散層（不純物領域）３は、その周囲を素子分離絶縁膜２に囲まれている。また、ｎ型拡散層（不純物領域）３の上には、柱状半導体１４が形成されている。柱状半導体１４には、複数個、例えば３つの縦型ＭＩＳＦＥＴが形成され、それらが直列に接続した形となっている。柱状半導体１４には、その周囲を囲むように、ゲート絶縁膜９が高さ方向に例えば３箇所形成され、さらに、各ゲート絶縁膜９の周囲を囲むように、ゲート層６が例えば３つ形成されている。それぞれのゲート層６の上下には、第１絶縁膜４が形成され、第１絶縁膜４は、柱状半導体１４にも接している。なお図３２では、第１の実施形態における図１のように、第１絶縁膜４は柱状半導体１４に接しているが、第１の実施形態における図４３のように、ゲート絶縁膜９の製造方法によっては、第１絶縁膜４は柱状半導体１４に接していない場合もある。また各ゲート層６は、そのゲート層６より上に位置するゲート層６から平面視ではみ出した部分を有しており、このはみ出した部分でコンタクト２２に接続している。  The semiconductor device shown in FIG. 32 is obtained by stacking the semiconductor devices shown in FIG. However, while FIG. 1 shows twocolumnar semiconductors 14, FIG. 32 shows only onecolumnar semiconductor 14. In the semiconductor device of this embodiment, an n-type diffusion layer (impurity region) 3 is formed in thesemiconductor substrate 1 or the semiconductor layer, and the n-type diffusion layer (impurity region) 3 is surrounded by the elementisolation insulating film 2. ing. Acolumnar semiconductor 14 is formed on the n-type diffusion layer (impurity region) 3. A plurality of, for example, three vertical MISFETs are formed on thecolumnar semiconductor 14 and are connected in series. In thecolumnar semiconductor 14, for example, threegate insulating films 9 are formed in the height direction so as to surround the periphery thereof, and further, for example, threegate layers 6 are formed so as to surround the periphery of eachgate insulating film 9. Has been. A first insulatingfilm 4 is formed above and below eachgate layer 6, and the first insulatingfilm 4 is also in contact with thecolumnar semiconductor 14. In FIG. 32, the first insulatingfilm 4 is in contact with thecolumnar semiconductor 14 as shown in FIG. 1 in the first embodiment, but thegate insulating film 9 is manufactured as shown in FIG. 43 in the first embodiment. Depending on the method, the first insulatingfilm 4 may not be in contact with thecolumnar semiconductor 14. Eachgate layer 6 has a portion protruding in plan view from thegate layer 6 positioned above thegate layer 6, and the protruding portion is connected to thecontact 22.

柱状半導体１４の側面には、第１絶縁膜４によって、セルフ・アラインされた位置に、シリサイド１８が形成され、シリサイド１８に接して、ｎ型拡散層（不純物領域）１９が形成されている。このｎ型拡散層（不純物領域）１９は、それぞれの縦型ＭＩＳＦＥＴの上部ＳＤ電極、および下部ＳＤ電極となる。一番上の縦型ＭＩＳＦＥＴの上側の第１絶縁膜４によって、セルフ・アラインされた位置に形成されたシリサイド１８は、柱状半導体１４の天面まで連続してつながっている。柱状半導体１４の天面に形成されたシリサイド１８には、コンタクト２２が層間絶縁膜２１、ストッパー絶縁膜２０を貫く形で接続している。また一番下の縦型ＭＩＳＦＥＴの下側の第１絶縁膜４によって、セルフ・アラインされた位置に形成されたシリサイド１８は、半導体基板１上のｎ型拡散層（不純物領域）３まで連続してつながっている。ｎ型拡散層（不純物領域）３に形成されたシリサイド１８には、コンタクト２２が層間絶縁膜２１、ストッパー絶縁膜２０を貫く形で接続している。シリサイド１８は、３つのゲート層６の上面、および側面にも形成されている。ゲート層６の上面に形成されたシリサイド１８には、コンタクト２２が層間絶縁膜２１、ストッパー絶縁膜２０を貫く形で接続している。  On the side surface of thecolumnar semiconductor 14, asilicide 18 is formed at a position self-aligned by the first insulatingfilm 4, and an n-type diffusion layer (impurity region) 19 is formed in contact with thesilicide 18. The n-type diffusion layer (impurity region) 19 becomes an upper SD electrode and a lower SD electrode of each vertical MISFET. Thesilicide 18 formed at the self-aligned position by the first insulatingfilm 4 on the upper side of the uppermost vertical MISFET is continuously connected to the top surface of thecolumnar semiconductor 14. Acontact 22 is connected to thesilicide 18 formed on the top surface of thecolumnar semiconductor 14 so as to penetrate theinterlayer insulating film 21 and thestopper insulating film 20. In addition, thesilicide 18 formed at the self-aligned position by the first insulatingfilm 4 below the bottom vertical MISFET continues to the n-type diffusion layer (impurity region) 3 on thesemiconductor substrate 1. Connected. Acontact 22 is connected to thesilicide 18 formed in the n-type diffusion layer (impurity region) 3 so as to penetrate theinterlayer insulating film 21 and thestopper insulating film 20. Thesilicide 18 is also formed on the top and side surfaces of the three gate layers 6. Acontact 22 is connected to thesilicide 18 formed on the upper surface of thegate layer 6 so as to penetrate theinterlayer insulating film 21 and thestopper insulating film 20.

なお図３２に示す半導体装置は、１つの柱状半導体に縦型ＭＩＥＦＥＴが３個直列接続されているが、これはあくまで例であり、縦型ＭＩＳＦＥＴの積層数は任意である。  In the semiconductor device shown in FIG. 32, three vertical MIEFETs are connected in series to one columnar semiconductor, but this is only an example, and the number of stacked vertical MISFETs is arbitrary.

半導体基板１、柱状半導体１４、ゲート絶縁膜９、シリサイド１８、ｎ型拡散層（不純物領域）１９については、第１の実施形態の半導体装置と同様である。第１絶縁膜４とゲート層６の膜厚は、積層する各縦型ＭＩＳＦＥＴで異なっていてよい。特に、プレーナー型ＭＩＳＦＥＴのＳＷでは、各ＭＩＳＦＥＴでＳＷ幅を容易に変えられないのに対し、本発明の半導体装置では、各縦型ＭＩＳＦＥＴで第１絶縁膜４の膜厚を変更できる点が大きな特徴である。また各縦型ＭＩＳＦＥＴのシリサイド１８の長さも任意に変更できる。  Thesemiconductor substrate 1, thecolumnar semiconductor 14, thegate insulating film 9, thesilicide 18, and the n-type diffusion layer (impurity region) 19 are the same as those in the semiconductor device of the first embodiment. The film thicknesses of the first insulatingfilm 4 and thegate layer 6 may be different for each stacked vertical MISFET. In particular, in the SW of the planar MISFET, the SW width cannot be easily changed in each MISFET, whereas in the semiconductor device of the present invention, the thickness of the first insulatingfilm 4 can be changed in each vertical MISFET. It is a feature. Further, the length of thesilicide 18 of each vertical MISFET can be arbitrarily changed.

以下、図３３から図４２を用いて、本実施形態の半導体装置の製造方法の一例についてより詳細に説明する。図３３から図４２は、本実施形態の縦型ＭＩＳＦＥＴの製造工程における各段階の状態の一例を示す模式図である。各図の（ａ）が上面図、各図の（ｂ）が各図の（ａ）のＡ−Ａ´線に沿った断面図、各図の（ｃ）が各図の（ａ）のＣ−Ｃ´線に沿った断面図である。本実施形態の製造方法は、ｎ型ＭＩＳＦＥＴにも、ｐ型ＭＩＳＦＥＴにも適用可能である。ここでは、ｎ型ＭＩＳＦＥＴの製造方法を一例として説明する。  Hereinafter, an example of the method for manufacturing the semiconductor device of the present embodiment will be described in more detail with reference to FIGS. FIG. 33 to FIG. 42 are schematic views showing an example of the state of each stage in the manufacturing process of the vertical MISFET of this embodiment. (A) of each figure is a top view, (b) of each figure is a cross-sectional view taken along the line AA 'of (a) of each figure, (c) of each figure is C of (a) of each figure. It is sectional drawing along a -C 'line. The manufacturing method of the present embodiment can be applied to an n-type MISFET and a p-type MISFET. Here, an n-type MISFET manufacturing method will be described as an example.

まず、第１の実施形態の半導体装置の製造方法において図２から図３に示した工程と同様な工程を行う。  First, steps similar to those shown in FIGS. 2 to 3 are performed in the semiconductor device manufacturing method of the first embodiment.

次いで図３３に示すように、半導体基板１のｎ型拡散層（不純物領域）３上に、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５を、この順に成膜する。例えば、第２絶縁膜５をＳｉ窒化膜、第１絶縁膜４をＳｉ酸化膜、ゲート層６を多結晶Ｓｉとして、いずれも減圧ＣＶＤで成膜する。  Next, as shown in FIG. 33, the secondinsulating film 5, the first insulatingfilm 4, thegate layer 6, the first insulatingfilm 4, and the second insulating film are formed on the n-type diffusion layer (impurity region) 3 of thesemiconductor substrate 1. 5, the first insulatingfilm 4, thegate layer 6, the first insulatingfilm 4, the secondinsulating film 5, the first insulatingfilm 4, thegate layer 6, the first insulatingfilm 4, and the secondinsulating film 5 are formed in this order. Film. For example, the secondinsulating film 5 is made of Si nitride film, the first insulatingfilm 4 is made of Si oxide film, and thegate layer 6 is made of polycrystalline Si.

次いで図３４に示すように、これらの積層膜を貫き、半導体基板１のｎ型拡散層（不純物領域）３にいたる開口７を形成する。具体的には、最上層の第２絶縁膜５の成膜後、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、所望の開口部分のレジストが残らないようなレジストパターン（未図示）を第２絶縁膜５の上に作製する。その後、このレジストパターンをマスクに、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５、第１絶縁膜４、ゲート層６、第１絶縁膜４、第２絶縁膜５を順にドライエッチングし、ｎ型拡散層（不純物領域）３にいたる開口７を形成する。エッチング後、レジスト（未図示）を剥離すると、図３３に示す形状が得られる。なお、開口７の断面形状や断面積については、第１の実施形態の半導体装置の製造方法と同じである。  Next, as shown in FIG. 34, anopening 7 is formed through these stacked films and reaching the n-type diffusion layer (impurity region) 3 of thesemiconductor substrate 1. Specifically, after forming the uppermost secondinsulating film 5, a resist pattern (not shown) is formed by performing a series of lithography processes such as resist application, exposure, and development to leave no resist in a desired opening portion. Is fabricated on the secondinsulating film 5. Thereafter, using this resist pattern as a mask, the secondinsulating film 5, the first insulatingfilm 4, thegate layer 6, the first insulatingfilm 4, the secondinsulating film 5, the first insulatingfilm 4, thegate layer 6, and the first insulating film. Thefilm 4, the secondinsulating film 5, the first insulatingfilm 4, thegate layer 6, the first insulatingfilm 4, and the secondinsulating film 5 are sequentially dry etched to form anopening 7 leading to the n-type diffusion layer (impurity region) 3. Form. After etching, the resist (not shown) is removed to obtain the shape shown in FIG. The cross-sectional shape and cross-sectional area of theopening 7 are the same as those in the semiconductor device manufacturing method of the first embodiment.

その後、第１の実施形態の半導体装置の製造方法において、図６から図１１に示す工程と同様な工程を行う。そうすると、図３５のような形状が得られる。すなわち、開口７に単結晶からなる柱状半導体１４が形成され、各ゲート層６と柱状半導体１４の間には、ゲート絶縁膜９が形成される。  Thereafter, in the method for manufacturing the semiconductor device of the first embodiment, steps similar to those shown in FIGS. 6 to 11 are performed. Then, a shape as shown in FIG. 35 is obtained. That is, acolumnar semiconductor 14 made of a single crystal is formed in theopening 7, and agate insulating film 9 is formed between eachgate layer 6 and thecolumnar semiconductor 14.

次いで、第１の実施形態の半導体装置の製造方法において、図１２から図１４に示す工程と同様な工程を行う。そうすると、図３６のような形状が得られる。すなわち、柱状半導体１４の上部にＳＷ１５が形成され、ゲート層６のうち、最も上にあるゲート層６が露出される。  Next, in the method for manufacturing the semiconductor device of the first embodiment, steps similar to those shown in FIGS. 12 to 14 are performed. Then, a shape as shown in FIG. 36 is obtained. That is, theSW 15 is formed on the top of thecolumnar semiconductor 14, and theuppermost gate layer 6 among the gate layers 6 is exposed.

次いで図３７に示すように、ゲート層６のうち、最も上にあるゲート層６のパターンニングを行う。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、最も上にあるゲート層６のパターンが残るようなレジストパターン（未図示）を作製する。次いで、このレジストパターンをマスクに、ゲート層６、第１絶縁膜４、第２絶縁膜５、第１絶縁膜４を順にドライエッチングし、真ん中のゲート層６でエッチングを停止させる。エッチング後、レジストパターン（未図示）を剥離する。  Next, as shown in FIG. 37, theuppermost gate layer 6 among the gate layers 6 is patterned. Specifically, a series of lithography processes such as resist coating, exposure, and development are performed to produce a resist pattern (not shown) that leaves theuppermost gate layer 6 pattern. Next, using this resist pattern as a mask, thegate layer 6, the first insulatingfilm 4, the secondinsulating film 5, and the first insulatingfilm 4 are sequentially dry etched, and the etching is stopped at themiddle gate layer 6. After the etching, the resist pattern (not shown) is peeled off.

次いで図３８に示すように、ゲート層６のうち、真ん中のゲート層６のパターンニングを行う。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、真ん中のゲート層６のパターンが残るようなレジストパターン（未図示）を作製する。それから、このレジストパターンをマスクに、ゲート層６、第１絶縁膜４、第２絶縁膜５、第１絶縁膜４を順にドライエッチングし、最も下にあるゲート層６でエッチングを停止させる。エッチング後、レジストパターン（未図示）を剥離する。なお、このとき、リソグラフィは、理想的に位置ずれ０で行えると仮定して、図３８を図示している。  Next, as shown in FIG. 38, thegate layer 6 in the middle of thegate layer 6 is patterned. Specifically, a series of lithography steps including resist coating, exposure, and development is performed to produce a resist pattern (not shown) that leaves the pattern of thegate layer 6 in the middle. Then, using this resist pattern as a mask, thegate layer 6, the first insulatingfilm 4, the secondinsulating film 5, and the first insulatingfilm 4 are sequentially dry etched, and the etching is stopped at thelowermost gate layer 6. After the etching, the resist pattern (not shown) is peeled off. At this time, FIG. 38 is illustrated on the assumption that lithography can be performed ideally with zero positional deviation.

次いで図３９に示すように、ゲート層６のうち、最も下にあるゲート層６のパターンニングを行う。具体的には、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、最も下のゲート層６のパターンが残るようなレジストパターン（未図示）を作製する。それから、このレジストパターンをマスクに、ゲート層６、第１絶縁膜４、第２絶縁膜５を順にドライエッチングし、半導体基板１上のｎ型拡散層（不純物領域）３で停止させる。エッチング後、レジストパターン（未図示）を剥離する。なお、このときも、リソグラフィは、理想的に位置ずれ０で行えると仮定して、図３９を図示している。  Next, as shown in FIG. 39, patterning is performed on thelowermost gate layer 6 among the gate layers 6. Specifically, a series of lithography processes such as resist coating, exposure, and development are performed to produce a resist pattern (not shown) that leaves the pattern of thelowest gate layer 6. Then, using this resist pattern as a mask, thegate layer 6, the first insulatingfilm 4, and the secondinsulating film 5 are sequentially dry-etched and stopped at the n-type diffusion layer (impurity region) 3 on thesemiconductor substrate 1. After the etching, the resist pattern (not shown) is peeled off. Also in this case, FIG. 39 is illustrated on the assumption that lithography can be performed ideally with zero positional deviation.

この後、第１の実施形態の半導体装置の製造方法の図１６に示す工程と同様にして、ＳＷ１５、第２絶縁膜５を除去すると、図４０に示すように、柱状半導体１４の側面が露出される。  Thereafter, when theSW 15 and the secondinsulating film 5 are removed in the same manner as the step shown in FIG. 16 of the method for manufacturing the semiconductor device of the first embodiment, the side surface of thecolumnar semiconductor 14 is exposed as shown in FIG. Is done.

柱状半導体１４の側面を露出させた後、第１の実施形態の半導体装置の製造方法において、図１７から図１８に示す工程と同様な工程を行う。そうすると、図４１に示すように、柱状半導体１４の天面、側面、各ゲート層の上面、側面、半導体基板１のｎ型拡散層（不純物領域）３に、シリサイド１８が形成される。また、柱状半導体１４の側面に形成されたシリサイド１８に接して、ｎ型拡散層（不純物領域）１９が形成される。  After the side surfaces of thecolumnar semiconductors 14 are exposed, steps similar to those shown in FIGS. 17 to 18 are performed in the method for manufacturing the semiconductor device of the first embodiment. As a result, as shown in FIG. 41,silicide 18 is formed on the top and side surfaces of thecolumnar semiconductor 14, the top and side surfaces of each gate layer, and the n-type diffusion layer (impurity region) 3 of thesemiconductor substrate 1. Further, an n-type diffusion layer (impurity region) 19 is formed in contact with thesilicide 18 formed on the side surface of thecolumnar semiconductor 14.

次いで図４２に示すように、ストッパー絶縁膜２０と層間絶縁膜２１をこの順にＣＶＤで形成し、層間絶縁膜２１の表面をＣＭＰで平坦化する。  Next, as shown in FIG. 42, thestopper insulating film 20 and theinterlayer insulating film 21 are formed in this order by CVD, and the surface of theinterlayer insulating film 21 is planarized by CMP.

この後、従来からの技術を用いて、コンタクト２２を形成する。例えば、レジスト塗布、露光、現像という一連のリソグラフィ工程を行って、コンタクトを形成する部分にレジストが残らないようなレジストパターン（未図示）を作製する。その後、このレジストパターンをマスクに、層間絶縁膜２１、ストッパー絶縁膜２０を順にドライエッチングする。エッチング後、レジスト（未図示）を剥離する。さらにＴｉとＴｉＮをスパッタして熱処理し、その後、ＣＶＤによりＷを埋め込んで、ＣＭＰを行う。このようにして、図３２のような半導体装置が完成する。その後、必要に応じて、従来からの方法で配線層や電極パッドがさらに形成される。  Thereafter,contacts 22 are formed using conventional techniques. For example, a series of lithography processes such as resist coating, exposure, and development are performed to produce a resist pattern (not shown) that does not leave a resist in a contact formation portion. Thereafter, using this resist pattern as a mask, theinterlayer insulating film 21 and thestopper insulating film 20 are sequentially dry etched. After the etching, the resist (not shown) is peeled off. Further, Ti and TiN are sputtered and heat-treated, and then W is buried by CVD and CMP is performed. Thus, the semiconductor device as shown in FIG. 32 is completed. Thereafter, if necessary, wiring layers and electrode pads are further formed by a conventional method.

なお、上記の例では、ｎ型ＭＩＳＦＥＴを例に説明したが、ｐ型ＭＩＳＦＥＴへの変更は、第１の実施形態の場合と同様である。また、ＰＳＧ、ＢＳＧを用いて、シリサイド金属１７の成膜前にＳＤを形成しておくことも、第１の実施形態の場合と同様に可能である。  In the above example, the n-type MISFET is described as an example. However, the change to the p-type MISFET is the same as that in the first embodiment. Further, it is possible to form the SD using PSG and BSG before forming thesilicide metal 17 as in the case of the first embodiment.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。  As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.

１ 半導体基板
２ 素子分離絶縁膜
３ ｎ型拡散層
４ 絶縁膜
５ 絶縁膜
６ ゲート層
７ 開口
８ 開口
９ ゲート絶縁膜
１０ 絶縁膜
１１ ＣＶＤゲート絶縁膜
１２ 側壁
１３ 柱状半導体
１４ 柱状半導体
１５ ＳＷ
１６ 空隙
１７ シリサイド金属
１８ シリサイド
１９ ｎ型拡散層
２０ ストッパー絶縁膜
２１ 層間絶縁膜
２２ コンタクト
２３ ｎ型拡散層
２４ ｐ型拡散層
２５ ｐ型拡散層
２６ マスク絶縁膜DESCRIPTION OFSYMBOLS 1Semiconductor substrate 2 Element isolation insulating film 3 N type diffusedlayer 4Insulating film 5Insulating film 6Gate layer 7Opening 8Opening 9Gate insulating film 10 Insulatingfilm 11 CVDgate insulating film 12Side wall 13Columnar semiconductor 14Columnar semiconductor 15 SW
16Void 17Silicide metal 18 Silicide 19 N-type diffusion layer 20Stopper insulating film 21Interlayer insulating film 22 Contact 23 n-type diffusion layer 24 p-type diffusion layer 25 p-type diffusion layer 26 Mask insulating film

Claims (19)

Translated fromJapanese

柱状半導体と、
前記柱状半導体の側面の一部に接するゲート絶縁膜と、
前記ゲート絶縁膜のうち前記柱状半導体とは逆側の面に接するゲートと、
前記ゲートの上及び下それぞれに形成され、前記ゲート及び前記ゲート絶縁膜に接している第１絶縁膜と、
前記柱状半導体の前記側面のうち、前記ゲートに面する領域より上側の領域及び下側の領域それぞれに形成されており、前記柱状半導体の前記側面のうち前記第１絶縁膜に対向する領域に接しているシリサイドと、
を備える半導体装置。Columnar semiconductors,
A gate insulating film in contact with a part of the side surface of the columnar semiconductor;
A gate in contact with a surface of the gate insulating film opposite to the columnar semiconductor;
A first insulating film formed on and under the gate, and in contact with the gate and the gate insulating film;
Of the side surface of the columnar semiconductor, formed on each of a region above and below a region facing the gate, and is in contact with a region of the side surface of the columnar semiconductor facing the first insulating film. With silicide,
A semiconductor device comprising: 請求項１に記載の半導体装置において、
前記第１絶縁膜は、前記柱状半導体の前記側面のうち前記ゲート絶縁膜に接する領域の上及び下それぞれに形成され、
前記シリサイドは、前記柱状半導体の前記側面のうち前記第１絶縁膜及び前記ゲート絶縁膜に覆われていない領域に形成されている半導体装置。The semiconductor device according to claim 1,
The first insulating film is formed above and below a region of the side surface of the columnar semiconductor that is in contact with the gate insulating film,
The silicide is a semiconductor device formed in a region of the side surface of the columnar semiconductor that is not covered with the first insulating film and the gate insulating film. 請求項１に記載の半導体装置において、
前記ゲート及び２つの前記第１絶縁膜は、いずれも前記ゲート絶縁膜を介して前記柱状半導体の前記側面に面しており、
前記シリサイドは、前記柱状半導体の前記側面のうち前記ゲート絶縁膜に覆われていない領域に形成されている半導体装置。The semiconductor device according to claim 1,
Each of the gate and the two first insulating films faces the side surface of the columnar semiconductor via the gate insulating film,
The silicide is a semiconductor device formed in a region of the side surface of the columnar semiconductor that is not covered with the gate insulating film. 請求項２又は３に記載の半導体装置において、
前記ゲート絶縁膜より上に位置する前記シリサイドは、前記柱状半導体の前記側面及び天面に連続的に形成されている半導体装置。The semiconductor device according to claim 2 or 3,
The semiconductor device, wherein the silicide located above the gate insulating film is continuously formed on the side surface and the top surface of the columnar semiconductor. 請求項２〜４のいずれか一項に記載の半導体装置において、
前記柱状半導体は半導体層または半導体基板の上に形成されており、
前記ゲート絶縁膜より下に位置する前記シリサイドは、前記柱状半導体の前記側面及び前記半導体層または半導体基板の表面のうち前記柱状半導体の周囲に位置する領域に連続的に形成されている半導体装置。In the semiconductor device according to any one of claims 2 to 4,
The columnar semiconductor is formed on a semiconductor layer or a semiconductor substrate,
The said silicide located below the said gate insulating film is a semiconductor device continuously formed in the area | region located in the circumference | surroundings of the said columnar semiconductor among the said side surface of the said columnar semiconductor, and the surface of the said semiconductor layer or a semiconductor substrate. 請求項１〜５のいずれか一項に記載の半導体装置において、
前記柱状半導体のうち前記ゲート絶縁膜に接する領域にはチャネル不純物が導入されており、
前記柱状半導体のうち前記シリサイドが形成されている部分に形成され、前記柱状半導体の横断面でみたときに前記柱状半導体の中心まで分布している、前記チャネル不純物とは異なる導電型の不純物領域を備える半導体装置。In the semiconductor device according to any one of claims 1 to 5,
A channel impurity is introduced into a region in contact with the gate insulating film in the columnar semiconductor,
An impurity region having a conductivity type different from that of the channel impurity, which is formed in a portion of the columnar semiconductor where the silicide is formed and is distributed to the center of the columnar semiconductor when viewed in a cross section of the columnar semiconductor. A semiconductor device provided. 請求項１〜５のいずれか一項に記載の半導体装置において、
前記柱状半導体の横断面でみたときに、前記シリサイドは前記柱状半導体の中心まで形成されている半導体装置。In the semiconductor device according to any one of claims 1 to 5,
The semiconductor device, wherein the silicide is formed up to a center of the columnar semiconductor when viewed in a cross section of the columnar semiconductor. 請求項１〜７のいずれか一項に記載の半導体装置において、
上側に位置する前記第１絶縁膜と、下側に位置する前記第１絶縁膜の厚さは、互いに異なる半導体装置。In the semiconductor device according to any one of claims 1 to 7,
The thickness of the first insulating film located on the upper side and the thickness of the first insulating film located on the lower side are different semiconductor devices. 請求項１〜８のいずれか一項に記載の半導体装置において、
前記柱状半導体のうち前記ゲート絶縁膜に接するチャネル領域にはチャネル不純物が導入されており、
前記柱状半導体のうち前記シリサイドと接する領域に形成されている、前記チャネル不純物とは異なる導電型の不純物領域を備え、
前記不純物領域は完全に空乏化しており、前記チャネル領域の間でショットキー接合を形成している半導体装置。In the semiconductor device according to any one of claims 1 to 8,
A channel impurity is introduced into a channel region in contact with the gate insulating film in the columnar semiconductor,
An impurity region of a conductivity type different from the channel impurity, formed in a region of the columnar semiconductor in contact with the silicide;
The semiconductor device in which the impurity region is completely depleted and a Schottky junction is formed between the channel regions. 請求項１〜９のいずれか一項に記載の半導体装置において、
前記柱状半導体、前記ゲート絶縁膜、前記ゲート、前記第１絶縁膜、及び前記シリサイドを有するトランジスタを、前記柱状半導体が互いに重なるように複数重ねて有する半導体装置。The semiconductor device according to any one of claims 1 to 9,
A semiconductor device including a plurality of transistors each including the columnar semiconductor, the gate insulating film, the gate, the first insulating film, and the silicide so that the columnar semiconductors overlap each other. 請求項１〜１０のいずれか一項に記載の半導体装置において、
前記柱状半導体、前記ゲート絶縁膜、前記ゲート、前記第１絶縁膜、及び前記シリサイドを有するトランジスタを、同一層に複数有する半導体装置。In the semiconductor device according to any one of claims 1 to 10,
A semiconductor device including a plurality of transistors each including the columnar semiconductor, the gate insulating film, the gate, the first insulating film, and the silicide in the same layer. 請求項１１に記載の半導体装置において、
ｐ型の前記トランジスタと、ｎ型の前記トランジスタとを有する半導体装置。The semiconductor device according to claim 11,
A semiconductor device including the p-type transistor and the n-type transistor. 請求項１〜１２のいずれか一項に記載の半導体装置において、
前記ゲート絶縁膜は、酸化シリコン膜と窒化シリコン膜の積層膜である半導体装置。The semiconductor device according to any one of claims 1 to 12,
The gate insulating film is a semiconductor device which is a laminated film of a silicon oxide film and a silicon nitride film. 柱状半導体と、前記柱状半導体の側面のうち上端及び下端から離れた領域に面していて第１の第１絶縁膜、ゲート層、及び第２の第１絶縁膜からなる第１の積層構造とを形成する第１工程と、
前記柱状半導体の側面のうち前記第１の第１絶縁膜、前記ゲート層、及び前記第２の第１絶縁膜に面していない領域に金属層を形成する第２工程と、
熱処理を行うことにより、前記金属層と前記柱状半導体とを反応させてシリサイドを形成する第３工程と、
を備える半導体装置の製造方法。A columnar semiconductor, and a first stacked structure including a first first insulating film, a gate layer, and a second first insulating film facing a region apart from the upper end and the lower end of the side surfaces of the columnar semiconductor Forming a first step;
Forming a metal layer in a region of the side surface of the columnar semiconductor that does not face the first first insulating film, the gate layer, and the second first insulating film;
A third step of forming silicide by reacting the metal layer and the columnar semiconductor by performing heat treatment;
A method for manufacturing a semiconductor device comprising: 請求項１４に記載の半導体装置の製造方法において、
前記第１工程は、
半導体基板または半導体層上に第１の第２絶縁膜を形成する工程と、
第１の前記第２絶縁膜上に、前記第１の積層構造の上に第２の第２絶縁膜を積層した第２の積層構造を一つ、または繰り返し形成することにより、第３の積層構造を形成する工程と、
前記第３の積層構造に前記柱状半導体を埋め込む工程と、
前記第１の第２絶縁膜及び前記第２の第２絶縁膜を除去する工程と、
を備える半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 14,
The first step includes
Forming a first second insulating film on a semiconductor substrate or semiconductor layer;
A third laminated structure is formed by repeatedly or repeatedly forming a second laminated structure in which a second second insulating film is laminated on the first laminated structure on the first second insulating film. Forming a structure;
Embedding the columnar semiconductor in the third stacked structure;
Removing the first second insulating film and the second second insulating film;
A method for manufacturing a semiconductor device comprising: 請求項１４又は１５に記載の半導体装置の製造方法において、
前記第２工程において、前記金属層に不純物を含ませておき、
前記第３工程において、前記不純物を前記柱状半導体に拡散させる半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 14 or 15,
In the second step, impurities are included in the metal layer,
A method of manufacturing a semiconductor device, wherein the impurity is diffused in the columnar semiconductor in the third step. 請求項１６に記載の半導体装置の製造方法において、
前記金属層を、不純物ガスを用いたＣＶＤ法により形成する半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 16,
A method of manufacturing a semiconductor device, wherein the metal layer is formed by a CVD method using an impurity gas. 請求項１４又は１５に記載の半導体装置の製造方法において、
前記金属層をＣＶＤ法により形成する半導体装置の製造方法。In the manufacturing method of the semiconductor device according to claim 14 or 15,
A method of manufacturing a semiconductor device, wherein the metal layer is formed by a CVD method. 請求項１４〜１８のいずれか一項に記載の半導体装置の製造方法において、
第１の前記柱状半導体を用いてｎ型トランジスタを形成すると共に、第２の前記柱状半導体を用いてｐ型トランジスタを形成する半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to any one of claims 14 to 18,
A method for manufacturing a semiconductor device, wherein an n-type transistor is formed using the first columnar semiconductor and a p-type transistor is formed using the second columnar semiconductor.

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