JP2011138883A - Semiconductor device, and method of manufacturing the same - Google Patents
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Abstract
Translated fromJapaneseDescription
Translated fromJapanese本発明は半導体装置及びその製造方法に関し、特に、３次元的に形成したトランジスタやサイリスタを用いる半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device using a transistor and a thyristor formed three-dimensionally and a manufacturing method thereof.
これまで、半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきたが、トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。 Up to now, the integration of semiconductor devices has been achieved mainly by miniaturization of transistors. However, the miniaturization of transistors is no longer near the limit. There is a risk of not working.
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトも実現可能である（特許文献１参照）。As a method for fundamentally solving such a problem, a method has been proposed in which a semiconductor substrate is three-dimensionally processed to thereby form a transistor three-dimensionally. Among them, a three-dimensional transistor using a silicon pillar extending in a direction perpendicular to the main surface of the semiconductor substrate as a channel has an advantage that a large drain current can be obtained by a small occupation area and complete depletion, A close-packed layout of 4F2 (F is the minimum processing dimension) can also be realized (see Patent Document 1).
また、半導体装置のうち特にＤＲＡＭ(Dynamic Random Access Memory)では、これまでキャパシタを用いて情報を記憶する方式が一般的であったが、集積度向上に伴ってキャパシタも微細化し、キャパシタの静電容量を確保するのが難しくなっている。そこで近年、キャパシタを用いないでメモリセルを構成するキャパシタレスＤＲＡＭが提案されている。特許文献２には、３次元的に形成したサイリスタを用いて構成したキャパシタレスＤＲＡＭの例が開示されている。 In addition, in DRAMs (Dynamic Random Access Memory) among semiconductor devices, in general, a method of storing information using a capacitor has been generally used. However, as the degree of integration increases, the capacitor becomes finer and the electrostatic capacity of the capacitor is increased. It is difficult to secure capacity. In recent years, therefore, capacitorless DRAMs have been proposed in which memory cells are configured without using capacitors.
ところで、３次元的に形成したトランジスタやサイリスタを用いる半導体装置では、微細化の影響により、キャパシタやサイリスタ内に蓄積される電荷量が従来に比べて小さくなっている。そのために、情報保持特性に対するリーク電流の影響が大きくなっており、したがって、トランジスタやサイリスタのリーク電流を低減することが求められている。 By the way, in a semiconductor device using a three-dimensionally formed transistor or thyristor, the amount of charge accumulated in the capacitor or thyristor is smaller than in the past due to the effect of miniaturization. For this reason, the influence of the leakage current on the information retention characteristic is increased, and therefore, it is required to reduce the leakage current of transistors and thyristors.
本発明による半導体装置は、基板の主面に対してほぼ垂直に形成されたシリコンピラーと、前記シリコンピラーの下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層と、前記シリコンピラーを水平方向に貫いて設けられたゲート電極と、前記ゲート電極と前記シリコンピラーとの間に設けられたゲート絶縁膜とを備えることを特徴とする。 A semiconductor device according to the present invention includes a silicon pillar formed substantially perpendicular to a main surface of a substrate, first and second impurity diffusion layers provided at a lower part and an upper part of the silicon pillar, and the silicon pillar, respectively. In the horizontal direction, and a gate insulating film provided between the gate electrode and the silicon pillar.
また、本発明による半導体装置の製造方法は、マスク絶縁膜を用いてシリコン基板をエッチングすることによりシリコンピラーを形成するとともに、前記シリコンピラーの下部に第１の不純物拡散層を形成する工程と、前記シリコンピラー及び前記マスク絶縁膜の周囲を埋めるように第１の絶縁膜を成膜する工程と、前記マスク絶縁膜を除去する工程と、前記マスク絶縁膜の除去により形成される第１の開口部の内壁にサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜及び前記第１の絶縁膜をマスクとして用いて前記シリコンピラーをエッチングする工程と、前記シリコンピラーのエッチングにより形成される第２の開口部の内壁を酸化することによりゲート絶縁膜を形成する工程と、前記第２の開口部内に、少なくとも上側を第２の絶縁膜で覆われたゲート電極を形成する工程と、前記シリコンピラーの上端及び前記第２の絶縁膜の上端に接する第２の不純物拡散層を形成する工程とを備えることを特徴とする。 The method of manufacturing a semiconductor device according to the present invention includes a step of forming a silicon pillar by etching a silicon substrate using a mask insulating film, and forming a first impurity diffusion layer below the silicon pillar; Forming a first insulating film so as to fill the periphery of the silicon pillar and the mask insulating film; removing the mask insulating film; and a first opening formed by removing the mask insulating film. Forming a sidewall insulating film on the inner wall of the portion, etching the silicon pillar using the sidewall insulating film and the first insulating film as a mask, and etching the silicon pillar. Forming a gate insulating film by oxidizing the inner wall of the second opening, and at least in the second opening Forming a gate electrode whose side is covered with a second insulating film, and forming a second impurity diffusion layer in contact with the upper end of the silicon pillar and the upper end of the second insulating film. Features.
本発明によれば、シリコンピラーの体積が小さくなるので、シリコンピラー内に形成されるトランジスタやサイリスタのリーク電流を低減できる。 According to the present invention, since the volume of the silicon pillar is reduced, the leakage current of the transistor or thyristor formed in the silicon pillar can be reduced.
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
図１は、本発明の第１の実施の形態による半導体装置１の平面図である。ただし、同図には、実際には表面に現れないワード線ＷＬとビット線ＢＬの位置も示している。図２（ａ）〜（ｄ）はそれぞれ、図１のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 FIG. 1 is a plan view of a
本実施の形態による半導体装置１はメモリセルキャパシタを利用する半導体記憶装置（ＤＲＡＭ）であり、シリコン基板１０の表面に設けられたＰ型（第２の導電型）の領域ＰＷＥＬＬ（不図示）内及びその上方に形成される。 The
図１に示すように、半導体装置１には、図面縦方向に延伸する複数ワード線ＷＬと、図面横方向に延伸する複数のビット線ＢＬとが設けられる。複数のワード線ＷＬと複数のビット線ＢＬはそれぞれ、２Ｆ間隔（中心距離）で配置される。ワード線ＷＬとビット線ＢＬの交点には、セルトランジスタ１１（ＭＯＳトランジスタ）が配置される。 As shown in FIG. 1, the
セルトランジスタ１１は、シリコン基板１０の主面に対してほぼ垂直に形成されたシリコンピラー１２によって構成される。 The
シリコン基板１０の上面には、図２の各図に示すように、窒化シリコン（Ｓｉ３Ｎ４）などの絶縁体により構成される層間絶縁膜４６と、酸化シリコン（ＳｉＯ２）などの絶縁膜により構成される層間絶縁膜４７とがこの順で積層されており、各シリコンピラー１２は、これら層間絶縁膜４６，４７を垂直方向に貫いて設けられる。On the upper surface of the
各シリコンピラー１２の中ほどより下の部分はワード線方向の中心線を挟んで２つに分割されており、分割された部分の間には、図２（ｃ）に示すように、セルトランジスタ１１のゲート電極１８（ワード線ＷＬ）が設けられる。別の見方をすれば、ワード線ＷＬは、シリコンピラー１２を水平方向（ワード線方向）に貫いて設けられている。ゲート電極１８の側面とシリコンピラー１２の内壁面との間には比較的薄いゲート絶縁膜２０が設けられる。また、ゲート電極１８の上面及び下面にはそれぞれ、比較的厚い絶縁膜２２，２４が設けられている。絶縁膜２２，２４は、それぞれＧＩＤＬ(Gate Induced Drain Leakage)、ＧＩＳＬ(Gate Induced Source Leakage)低減の目的で設けられているものである。 A portion below the middle of each
各シリコンピラー１２の下部には、セルトランジスタ１１のソース／ドレインの一方を構成する第１の不純物拡散層１４が設けられる。第１の不純物拡散層１４はシリコン基板１０内にも拡散しており、図２（ａ）〜（ｃ）に示すように、ビット線方向に隣接するシリコンピラー１２の間でつながっている。こうしてビット線方向に連続する第１の不純物拡散層１４により、ビット線ＢＬが構成される。第１の不純物拡散層１４は、シリコン内にＮ型（第１の導電型）の不純物を拡散させることにより形成される。 A first
各シリコンピラー１２の上部には、セルトランジスタ１１のソース／ドレインの他方を構成する第２の不純物拡散層１６が、シリコンピラー１２ごとに設けられる。第２の不純物拡散層１６も、シリコン内にＮ型不純物を拡散させることにより形成される。第２の不純物拡散層１６は、上単を層間絶縁膜４７の上面から少し突き出して構成される。第２の不純物拡散層１６及び層間絶縁膜４７の上側の全面には、第２の不純物拡散層１６の上端を覆うようにして、窒化シリコン（Ｓｉ３Ｎ４）などの絶縁体により構成される層間絶縁膜４９が形成される。A second
第２の不純物拡散層１６の上面には、筒型の下部電極３１を有するセルキャパシタ３０が形成される。下部電極３１は、層間絶縁膜４９と、さらにその上面に形成された酸化シリコン（ＳｉＯ２）などの絶縁膜により構成される層間絶縁膜５０とを、垂直方向に貫通して設けられる。下部電極３１の下面は、対応する第２の不純物拡散層１６と接触・導通している。下部電極３１は、窒化チタンなどの金属膜により構成される。A
筒型の下部電極３１の内璧面には、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、又はこれらの積層体などの高誘電体膜により構成される薄い容量絶縁膜３２が形成される。そして、容量絶縁膜３２のさらに内側には、セルキャパシタ３０の上部電極３３が形成される。上部電極３３も、窒化チタンなどの金属膜により構成される。上部電極３３の上面には配線パターン３４が形成される。The inner wall surface of the cylindrical
図３は、本実施の形態による半導体装置１の等価回路を示す図である。ただし、同図には、メモリセル４つ分のみを抜き出して示している。同図に示すように、本実施の形態による半導体装置１では、ワード線ＷＬとビット線ＢＬの交点ごとに、セルトランジスタ１１とセルキャパシタ３０とを有するメモリセルＭＣが形成される。複数のワード線ＷＬのうちの１つを活性化すると、そのワード線ＷＬによって貫かれているシリコンピラー１２内にチャネルが形成されてセルトランジスタ１１がオン状態となる。したがって、対応するビット線ＢＬと下部電極３１とが電気的に接続され、対応するビット線ＢＬを介してセルキャパシタ３０にアクセスすることが可能になる。 FIG. 3 is a diagram showing an equivalent circuit of the
以上説明したように、本実施の形態による半導体装置１では、ワード線ＷＬがシリコンピラー１２を水平方向に貫くようにしたので、シリコンピラー１２の体積を小さくすることが可能になっている。したがって、シリコン結晶中の点欠陥の数が従来より少なくなり、セルトランジスタの接合リーク電流が低下していることから、セルキャパシタの容量が小さくても十分なリテンション特性を確保することが可能になっている。 As described above, in the
次に、本実施の形態による半導体装置１の製造方法について、図４〜図３１を参照しながら説明する。図４〜図３１のうち、偶数番号の図面は半導体装置１の平面図であり、奇数番号の図面の（ａ）〜（ｄ）はそれぞれ、直前の偶数番号の図面のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 Next, a method for manufacturing the
まず、図４及び図５に示すように、シリコン基板１０を用意し、その上面を酸化することにより５ｎｍ程度の薄いシリコン酸化膜４０を形成し、Ｐ型不純物を注入することによりＰＷＥＬＬ（不図示）を形成する。次いで、６０ｎｍ程度のシリコン窒化膜を堆積し、フィールドＰＲ(Photo Resist)を行うことにより、ビット線方向に延伸するマスクパターン４１（第１のマスク絶縁膜）を形成する。なお、本製造方法では、シリコンピラー１２は、いわゆるダブルパターニング法により形成される。つまり、ビット線方向に延伸するマスクパターン４１と、ワード線方向に延伸するマスクパターン４４（後述）という２つのマスクパターンを用いて形成される。 First, as shown in FIGS. 4 and 5, a
マスクパターン４１を形成したら、２００ｎｍ程度の深さまでドライエッチングを行い、トレンチ６０（第３の開口部）を形成する。このトレンチ６０により、ビット線方向に延伸する壁状のシリコンピラー４２が形成される。この後、シリコンピラー４２の側面を含むシリコン基板１０表面を熱酸化することにより６ｎｍ程度の薄い酸化膜（不図示）を形成し、その後、トレンチ６０の底部にＮ型不純物を注入し、さらにアニールを行うことで、第１の不純物拡散層１４を形成する。 After the
次に、図６及び図７に示すように、マスクパターン４１をマスクとするドライエッチングをもう一度行い、トレンチ６０をさらに５０ｎｍ程度掘り進める。これにより、第１の不純物拡散層１４がシリコンピラー４２ごとの部分に分離され、ビット線ＢＬが完成する。 Next, as shown in FIGS. 6 and 7, dry etching is performed once again using the
次に、全体の表面をＩＳＳＧ(In-Situ Steam Generation)酸化し、マスクパターン４１の表面を含む全体の表面に６ｎｍ程度の薄いＩＳＳＧ酸化膜（不図示）を形成する。その後、図８及び図９に示すように、アンドープ化したＤＯＰＯＳ(Doped Poly-Si)膜４３（第３の絶縁膜）を成膜し、トレンチ６０の内部をＤＯＰＯＳ膜４３で埋める。そして、図９（ａ）及び（ｂ）に示すように、マスクパターン４１の上端が突出するまでＤＯＰＯＳ膜４３のエッチバック（酸化膜高選択ＤＯＰＯＳドライエッチバック）を行う。なお、ＤＯＰＯＳ膜４３をアンドープ化しておくのは、ゲート絶縁膜２０を形成するためにシリコンピラー１２内璧面の酸化（後述）を行う際、ＤＯＰＯＳ膜４３からシリコンピラー１２内に不純物が拡散することを防止するためである。 Next, the entire surface is subjected to ISSG (In-Situ Steam Generation) oxidation, and a thin ISSG oxide film (not shown) of about 6 nm is formed on the entire surface including the surface of the
次に、ＤＯＰＯＳ膜４３のウエットエッチングを行うとともにマスクパターン４１の除去を行い、図１０及び図１１に示すように、表面を平坦化する。 Next, the
次に、平坦化された表面に、６０ｎｍ程度のシリコン窒化膜を堆積し、フィールドＰＲ(Photo Resist)を行うことにより、図１２及び図１３に示すように、ワード線方向に延伸するマスクパターン４４（第２のマスク絶縁膜）を形成する。 Next, a silicon nitride film having a thickness of about 60 nm is deposited on the planarized surface, and field PR (Photo Resist) is performed, thereby extending a
マスクパターン４４を形成したら、第１の不純物拡散層１４の上面が露出しつつ、第１の不純物拡散層１４を貫通しない程度の深さまでシリコンとシリコン酸化膜の同時エッチングを行い、トレンチ６１を形成する。ここまでの処理により、図１４及び図１５に示すように、ワード線ＷＬとビット線ＢＬの交点ごとに、シリコンピラー４５が形成される。 After the
次に、図１６及び図１７に示すように、シリコンピラー４５及びマスクパターン４４の周囲を埋めるように絶縁膜（第１の絶縁膜）を成膜する。具体的には、シリコンピラー４５の側面を含むシリコン基板１０表面を熱酸化することにより８ｎｍ程度の薄い酸化膜（不図示）を形成し、さらに、シリコン窒化膜４６を堆積してウエットエッチバック又はドライエッチバックを行う。その後、さらにシリコン酸化膜４７を堆積し、マスクパターン４４の表面が露出するまでＣＭＰ(Chemical Mechanical Polishing)を行うことにより、表面を平坦化する。 Next, as shown in FIGS. 16 and 17, an insulating film (first insulating film) is formed so as to fill the periphery of the
次に、熱リン酸によりマスクパターン４４を除去し、薄くシリコン窒化膜を堆積した後、エッチバックを行う。これにより、図１８及び図１９に示すように、マスクパターン４４を除去してできた開口部６２（第１の開口部）内に、７ｎｍ程度の厚さのサイドウォール窒化膜４８が形成される。 Next, the
次に、サイドウォール窒化膜４８及びシリコン酸化膜４７をマスクとして用いて、シリコンピラー４５とＤＯＰＯＳ膜４３とをエッチングし、図２０及び図２１に示すように、シリコンピラー４５を水平方向に貫通するトレンチ６３（第２の開口部）を形成する。これにより、ワード線方向の中心線を挟んで２つに分割されたシリコンピラー１２の一部（上端部分以外の部分）が形成される。なお、このエッチングではシリコン酸化膜４７もエッチングされるが、エッチングの後にも層間絶縁膜として十分な膜厚のシリコン酸化膜４７が残るよう、エッチング選択比とシリコン酸化膜４７の厚さとを適宜調整する。 Next, using the
次に、トレンチ６３の内壁の酸化（ゲート酸化）を行い、図２２及び図２３に示すゲート絶縁膜２０を形成する。その後、シリコン窒化膜の堆積及びエッチバックと、ＤＯＰＯＳ膜の堆積及びエッチバックとを順次行う。これにより、トレンチ６３の内部に、図２２及び図２３に示すように、シリコンピラー１２を水平方向に貫通するゲート電極１８（ワード線ＷＬ）と、ゲート電極１８の下面とシリコン基板１０及びシリコンピラー１２とを絶縁するための絶縁膜２４とが形成される。 Next, the inner wall of the
その後、さらにシリコン窒化膜の堆積と、熱リン酸によるエッチバックとを行い、図２４及び図２５に示すように、ゲート電極１８の上面とシリコンピラー１２とを絶縁するための絶縁膜２２を形成するとともに、サイドウォール窒化膜４８を除去する。 Thereafter, a silicon nitride film is further deposited and etched back with hot phosphoric acid to form an insulating
次に、シリコン酸化膜４０と、ゲート絶縁膜２０の露出部分とを除去したうえで、シリコンピラー１２を上方に延設し、図２６及び図２７に示すように、上端部１２ａを形成する。具体的には、トレンチ６３内壁のシリコンピラー１２露出部分を利用して、単結晶シリコンを選択的エピタキシャル成長させる。そして、Ｎ型不純物を注入し、さらにアニールを行うことで、図２８及び図２９に示すように、上端部１２ａ内に第２の不純物拡散層１６を形成する。 Next, after removing the
第２の不純物拡散層１６を形成した後には、上述したマスクパターン４１と同様のマスクパターン（不図示）を形成し、シリコンのドライエッチングを行う。これにより、図３０及び図３１に示すように、第２の不純物拡散層１６がシリコンピラー１２ごとに分離される。以上の処理により、図１乃至図３に示したセルトランジスタ１１が完成する。 After the second
この後、図２に示したように、層間絶縁膜４９，５０の成膜、キャパシタ３０の形成、配線パターン３４の形成を行うことで、半導体装置１が完成する。 Thereafter, as shown in FIG. 2, the
以上説明したように、本製造方法によれば、メモリセル内にキャパシタを有する半導体装置１において、シリコンピラー１２を水平方向に貫くワード線ＷＬを形成することが可能になる。また、シリコンピラー１２の上端部１２ａを形成する際に選択的エピタキシャル成長を用いていることから、コンタクト抵抗の上昇を抑制することが可能になっている。 As described above, according to this manufacturing method, it is possible to form the word line WL penetrating the
図３２は、本発明の第２の実施の形態による半導体装置１の平面図である。ただし、同図には、実際には表面に現れないワード線ＷＬとビット線ＢＬの位置も示している。図３３（ａ）〜（ｄ）はそれぞれ、図３２のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 FIG. 32 is a plan view of the
本実施の形態による半導体装置１はメモリセルキャパシタを利用しない、いわゆるキャパシタレスタイプの半導体記憶装置（ＤＲＡＭ）であり、シリコン基板１０の表面に設けられたＰ型の領域ＰＷＥＬＬ（不図示）内及びその上方に形成される。 The
ワード線ＷＬとビット線ＢＬの配置は、第１の実施の形態による半導体装置１と同様である。ワード線ＷＬとビット線ＢＬの交点には、セルトランジスタではなくサイリスタ７１が配置される。 The arrangement of the word lines WL and the bit lines BL is the same as that of the
サイリスタ７１は、第１の実施の形態で説明したセルトランジスタと同様に、シリコン基板１０の主面に対してほぼ垂直に形成されたシリコンピラー１２によって構成される。シリコンピラー１２は、第１の実施の形態と同様、層間絶縁膜４６，４７を垂直方向に貫いて設けられる。 The
サイリスタ７１は、シリコンピラー１２の下側から順にＮ型不純物拡散層とＰ型不純物拡散層とが２層ずつ交互に積層したＮＰＮＰ型の４重構造を有する素子である。図３３（ｃ）を参照しながら、これら４つの層と図面に現れる層との対応関係を説明すると、各シリコンピラー１２の下部に設けられる第１の不純物拡散層１４が最下層のＮ型不純物拡散層に相当し、Ｎ型不純物拡散層１４の上側に位置するシリコンピラー１２内の領域（ＰＷＥＬＬ）が下から２番目のＰ型不純物拡散層に相当し、その上に位置する第２の不純物拡散層１６が下から３番目のＮ型不純物拡散層に相当し、第２の不純物拡散層１６の上端に接して設けられる第３の不純物拡散層１７が最上層のＰ型不純物拡散層に相当する。 The
最下層のＮ型不純物拡散層に相当する第１の不純物拡散層１４は、シリコン内にＮ型不純物を拡散させることにより形成される。第１の不純物拡散層１４は、図３３の各図に示すようにシリコン基板１０内にも拡散しており、隣接するシリコンピラー１２の間でつながっている。したがって、ソース線ＳＬは、すべてのサイリスタ７１に共通に接続している。 The first
下から２番目のＰ型不純物拡散層に相当するシリコンピラー１２内の領域においては、第１の実施の形態と同様、シリコンピラー１２がワード線方向の中心線を挟んで２つに分割されており、分割された部分の間には、図３３（ｃ）に示すように、ゲート電極１８（ワード線ＷＬ）が設けられる。ゲート電極１８の側面とシリコンピラー１２の内壁面との間に比較的薄いゲート絶縁膜２０が設けられる点、及びゲート電極１８の上面及び下面に比較的厚い絶縁膜２２，２４が設けられる点も、第１の実施の形態と同様である。 In the region in the
下から３番目のＮ型不純物拡散層に相当する第２の不純物拡散層１６は、シリコン内にＮ型不純物を拡散させることにより形成される。第２の不純物拡散層１６は、シリコンピラー１２ごとに独立して設けられる。 The second
最上層のＰ型不純物拡散層に相当する第３の不純物拡散層１７は、シリコン内にＰ型不純物を拡散させることにより形成される。第３の不純物拡散層１７は、図３３（ａ）〜（ｃ）に示すように、ビット線方向に隣接するシリコンピラー１２の間でつながっている。ビット線ＢＬは、第３の不純物拡散層１７の上端に接して形成された、窒化タングステン（ＷＮ）及びタングステン（Ｗ）の積層膜５１（ＷＮ／Ｗ膜）により構成される。ビット線ＢＬのさらに上層には、シリコン窒化膜５２が形成される。 The third
なお、図３３（ａ）（ｂ）（ｄ）に示すように、第２の不純物拡散層１６、第３の不純物拡散層１７、積層膜５１（ビット線ＢＬ）、シリコン窒化膜５２は、酸化シリコン（ＳｉＯ２）などの絶縁膜により構成される層間絶縁膜５３を垂直方向に貫いて設けられる。層間絶縁膜５３は、これらの各層（膜）を、ワード線方向に隣接するサイリスタ７１の間で電気的に分離する役割を担っている。33A, 33B, and 33D, the second
図３４は、本実施の形態による半導体装置１の等価回路を示す図である。ただし、同図には、メモリセル４つ分のみを抜き出して示している。同図に示すように、本実施の形態による半導体装置１では、ワード線ＷＬとビット線ＢＬの交点ごとに、サイリスタ７１を有するメモリセルが形成される。また、ソース線ＳＬは接地される。この構成によれば、ワード線ＷＬとビット線ＢＬに印加する電圧の組み合わせにより、特定のメモリセル内のサイリスタ７１について、下から２番目のＰ型不純物拡散層内（シリコンピラー１２の中ほどの領域）に電荷を蓄積し、或いは蓄積している電荷の量を読み出すことが可能になる。つまり、サイリスタ７１に対して書き込み及び読み出しを行うことが可能になっている。 FIG. 34 is a diagram showing an equivalent circuit of the
以上説明したように、本実施の形態による半導体装置１によっても、ワード線ＷＬがシリコンピラー１２を水平方向に貫くようにしたので、シリコンピラー１２の体積を小さくすることが可能になっている。したがって、シリコン結晶中の点欠陥の数が従来より少なくなり、サイリスタの接合リーク電流が低下していることから、サイリスタに蓄積できる電荷の量が小さくても十分なリテンション特性を確保することが可能になっている。 As described above, also in the
次に、本実施の形態による半導体装置１の製造方法について、図３５〜図６２を参照しながら説明する。図３５〜図６２のうち、奇数番号の図面は半導体装置１の平面図であり、偶数番号の図面の（ａ）〜（ｄ）はそれぞれ、直前の奇数番号の図面のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 Next, a method for manufacturing the
まず、図３５及び図３６に示すように、シリコン基板１０を用意し、その上面を酸化することにより５ｎｍ程度の薄いシリコン酸化膜４０を形成し、Ｐ型不純物を注入することによりＰＷＥＬＬ（不図示）を形成する。次いで、６０ｎｍ程度のシリコン窒化膜を堆積し、フィールドＰＲ(Photo Resist)を行うことにより、ビット線方向に延伸するマスクパターン４１（第１のマスク絶縁膜）を形成する。なお、本製造方法でも、シリコンピラー１２は、いわゆるダブルパターニング法により形成される。 First, as shown in FIGS. 35 and 36, the
マスクパターン４１を形成したら、２５０ｎｍ程度の深さまでドライエッチングを行い、トレンチ６０（第３の開口部）を形成する。このトレンチ６０により、ビット線方向に延伸する壁状のシリコンピラー４２が形成される。 After the
次に、全体の表面をＩＳＳＧ(In-Situ Steam Generation)酸化し、マスクパターン４１の表面を含む全体の表面に６ｎｍ程度の薄いＩＳＳＧ酸化膜（不図示）を形成する。その後、図３７及び図３８に示すように、アンドープ化したＤＯＰＯＳ(Doped Poly-Si)膜４３（第３の絶縁膜）を成膜し、トレンチ６０の内部をＤＯＰＯＳ膜４３で埋める。そして、図３８（ａ）及び（ｂ）に示すように、マスクパターン４１の上端が突出するまでＤＯＰＯＳ膜４３のエッチバック（酸化膜高選択ｐｏｌｙ−Ｓｉドライエッチバック）を行う。なお、ＤＯＰＯＳ膜４３をアンドープ化しておくのは、ゲート絶縁膜２０を形成するためにシリコンピラー１２内璧面の酸化（後述）を行う際、ＤＯＰＯＳ膜４３からシリコンピラー１２内に不純物が拡散することを防止するためであるとともに、後のエッチング（後述するトレンチ６１を形成するためのエッチング）を容易にするためである。 Next, the entire surface is subjected to ISSG (In-Situ Steam Generation) oxidation, and a thin ISSG oxide film (not shown) of about 6 nm is formed on the entire surface including the surface of the
次に、ＤＯＰＯＳ膜４３のウエットエッチングを行うとともにマスクパターン４１の除去を行い、図３９及び図４０に示すように、表面を平坦化する。 Next, the
次に、平坦化された表面に、６０ｎｍ程度のシリコン窒化膜を堆積し、フィールドＰＲ(Photo Resist)を行うことにより、図４１及び図４２に示すように、ワード線方向に延伸するマスクパターン４４（第２のマスク絶縁膜）を形成する。 Next, a silicon nitride film having a thickness of about 60 nm is deposited on the planarized surface, and field PR (Photo Resist) is performed, so that a
マスクパターン４４を形成したら、シリコンとシリコン酸化膜の同時エッチングを行ってトレンチ６１を形成する。ここまでの処理により、図４３及び図４４に示すように、ワード線ＷＬとビット線ＢＬの交点ごとに、シリコンピラー４５が形成される。 After the
次に、シリコンピラー４５の側面を含むシリコン基板１０表面を熱酸化することにより５ｎｍ程度の薄い酸化膜（不図示）を形成し、その後、トレンチ６１の底部にＮ型不純物を注入し、さらにアニールを行うことで、図４５及び図４６に示すように、第１の不純物拡散層１４を形成する。なお、第１の不純物拡散層１４は、気相ドーピングを用いて形成することとしてもよい。また、シリコンピラー４５の側面にサイドウォール絶縁膜をつけてから第１の不純物拡散層１４の形成を行うこととしてもよい。 Next, the surface of the
次に、図４７及び図４８に示すように、シリコンピラー４５及びマスクパターン４４の周囲を埋めるように絶縁膜（第１の絶縁膜）を成膜する。具体的には、シリコン窒化膜４６を堆積し、熱リン酸によるエッチバックを行う。その後、さらにシリコン酸化膜４７を堆積し、マスクパターン４４の表面が露出するまでＣＭＰを行うことにより、表面を平坦化する。このシリコン窒化膜とシリコン酸化膜の積層構造は、狭いトレンチの中にウエットエッチング速度が遅い緻密な絶縁膜を形成するために有効なものである。 Next, as shown in FIGS. 47 and 48, an insulating film (first insulating film) is formed so as to fill the periphery of the
次に、酸化膜のウエットエッチングを行い、さらに熱リン酸によりマスクパターン４４を除去する。そして、薄くシリコン窒化膜を堆積した後、エッチバックを行う。これにより、図４９及び図５０に示すように、マスクパターン４４を除去してできた開口部６２（第１の開口部）内に、７ｎｍ程度の厚さのサイドウォール窒化膜４８が形成される。 Next, wet etching of the oxide film is performed, and the
次に、サイドウォール窒化膜４８及びシリコン酸化膜４７をマスクとして用いて、シリコンピラー４５とＤＯＰＯＳ膜４３とをエッチングし、図５１及び図５２に示すように、シリコンピラー４５を水平方向に貫通するトレンチ６３（第２の開口部）を形成する。トレンチ６３の深さは、第１の不純物拡散層１４の上面が露出しつつ、第１の不純物拡散層１４を貫通しない程度とし、具体的には２５０ｎｍ〜３００ｎｍとすることが好ましい。これにより、ワード線方向の中心線を挟んで２つに分割されたシリコンピラー１２の一部（上端部分以外の部分）が形成される。分割部分の厚みは５ｎｍ未満とすることが好ましい。なお、このエッチングではシリコン酸化膜４７もエッチングされるが、エッチングの後にも層間絶縁膜として十分な膜厚のシリコン酸化膜４７が残るよう、エッチング選択比とシリコン酸化膜４７の厚さとを適宜調整しておく。 Next, using the
次に、トレンチ６３の内壁の酸化（ゲート酸化）を行い、図５３及び図５４に示すゲート絶縁膜２０を形成する。その後、シリコン窒化膜の堆積及びエッチバックと、Ｎ型ＤＯＰＯＳ膜の堆積及びエッチバックとを順次行う。これにより、トレンチ６３の内部に、図５３及び図５４に示すように、シリコンピラー１２を水平方向に貫通するゲート電極１８（ワード線ＷＬ）と、ゲート電極１８の下面とシリコン基板１０及びシリコンピラー１２とを絶縁するための絶縁膜２４とが形成される。なお、ゲート電極１８の膜厚は１００ｎｍ程度とすることが好ましい。 Next, the inner wall of the
その後、さらにシリコン窒化膜の堆積と、熱リン酸によるエッチバックとを行い、図５５及び図５６に示すように、ゲート電極１８の上面とシリコンピラー１２とを絶縁するための絶縁膜２２を形成するとともに、サイドウォール窒化膜４８を除去する。なお、絶縁膜２２の膜厚は５０ｎｍ程度とすることが好ましい。 Thereafter, a silicon nitride film is further deposited and etched back with hot phosphoric acid to form an insulating
次に、シリコン酸化膜４０と、ゲート絶縁膜２０の露出部分とを除去したうえで、シリコンピラー１２を上方に延設し、図５７及び図５８に示すように、上端部１２ａを形成する。具体的には、トレンチ６３内壁のシリコンピラー１２露出部分を利用して、単結晶シリコンを選択的エピタキシャル成長させる。そして、Ｎ型不純物を注入し、さらにアニールを行うことで、図５９及び図６０に示すように、上端部１２ａ内に第２の不純物拡散層１６を形成する。 Next, after removing the
第２の不純物拡散層１６を形成した後には、全面にノンドープのアモルファスシリコンを積層し、Ｐ型不純物イオンを注入することにより、図６２に示す第３の不純物拡散層１７を形成する。その後、第３の不純物拡散層１７の上面に窒化タングステン（ＷＮ）及びタングステン（Ｗ）の積層膜５１を形成する。そしてさらに、シリコン窒化膜を堆積してフィールドＰＲ(Photo Resist)を行うことにより、ビット線形成用のマスクパターン５２を形成する。 After the formation of the second
マスクパターン４１を形成したら、ドライエッチングにより積層膜５１、第３の不純物拡散層１７、第２の不純物拡散層１６を順次エッチングし、図６１及び図６２に示すように、積層膜５１、第３の不純物拡散層１７、第２の不純物拡散層１６をビット線ＢＬごとに分離する。この際、オーバーエッチングを行うことにより、ビット線ＢＬ間の領域に形成されている第２の不純物拡散層１６（図６０（ｄ））を完全に取り除くようにすることが好ましい。 After the
以上説明したように、本製造方法によれば、メモリセル内にキャパシタを有しない半導体装置１において、シリコンピラー１２を水平方向に貫くワード線ＷＬを形成することが可能になる。また、シリコンピラー１２の上端部１２ａを形成する際に選択的エピタキシャル成長を用いていることから、コンタクト抵抗の上昇を抑制することが可能になっている。 As described above, according to this manufacturing method, it is possible to form the word line WL penetrating the
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。 The preferred embodiments of the present invention have been described above, but the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, it is included in the range.
例えば、上記実施の形態では半導体装置１をＤＲＡＭとしたが、本発明は、例えばＰＲＡＭ(Phase change Random Access Memory)などの他の種類の半導体装置にも適用可能である。 For example, in the above embodiment, the
また、上記実施の形態では第１及び第２の導電型をそれぞれＮ型及びＰ型としたが、この対応関係を入れ替えても構わない。例えば、第１の実施の形態に関して例示すると、半導体装置１を、シリコン基板１０の表面に設けられたＮ型の領域ＮＷＥＬＬ内及びその上方に形成し、第１及び第２の不純物拡散層１４，１６をＰ型不純物の拡散層としてもよい。 In the above embodiment, the first and second conductivity types are N-type and P-type, respectively, but this correspondence may be interchanged. For example, referring to the first embodiment, the
１ 半導体装置
１０ シリコン基板
１１ セルトランジスタ
１２，４２，４５ シリコンピラー
１２ａ シリコンピラー上端部
１４ 第１の不純物拡散層
１６ 第２の不純物拡散層
１７ 第３の不純物拡散層
１８ ゲート電極
２０ ゲート絶縁膜
２２，２４ 絶縁膜
３０ セルキャパシタ
３１ 下部電極
３２ 容量絶縁膜
３３ 上部電極
３４ 配線パターン
４０ シリコン酸化膜
４１，４４，５２ マスクパターン
４２ シリコンピラー
４３ ＤＯＰＯＳ膜
４６ 層間絶縁膜（シリコン窒化膜）
４７ 層間絶縁膜（シリコン酸化膜）
４８ サイドウォール窒化膜
４９，５０，５３ 層間絶縁膜
５１ ＷＮ／Ｗ膜
６０，６１，６３ トレンチ
６２ 開口部
７１ サイリスタDESCRIPTION OF
47 Interlayer insulation film (silicon oxide film)
48
Claims (12)
Translated fromJapanese前記シリコンピラーの下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層と、
前記シリコンピラーを水平方向に貫いて設けられたゲート電極と、
前記ゲート電極と前記シリコンピラーとの間に設けられたゲート絶縁膜と
を備えることを特徴とする半導体装置。A silicon pillar formed substantially perpendicular to the main surface of the substrate;
First and second impurity diffusion layers provided at a lower portion and an upper portion of the silicon pillar, respectively.
A gate electrode provided horizontally through the silicon pillar;
A semiconductor device comprising: a gate insulating film provided between the gate electrode and the silicon pillar.
をさらに備えることを特徴とする請求項１に記載の半導体装置。The semiconductor device according to claim 1, further comprising a capacitor in which a lower electrode is in contact with an upper end of the second impurity diffusion layer.
前記シリコンピラーはマトリクス状に複数形成され、
前記ゲート電極は、ワード線方向に並ぶ複数の前記シリコンピラーを貫いて設けられて前記ワード線を構成し、
前記第１の不純物拡散層は、ビット線方向に並ぶ複数の前記シリコンピラーに共通に設けられて前記ビット線を構成する
ことを特徴とする請求項２に記載の半導体装置。The semiconductor device is a semiconductor memory device using orthogonal word lines and bit lines,
A plurality of the silicon pillars are formed in a matrix,
The gate electrode is provided through the plurality of silicon pillars arranged in the word line direction to form the word line,
The semiconductor device according to claim 2, wherein the first impurity diffusion layer is provided in common to the plurality of silicon pillars arranged in the bit line direction to constitute the bit line.
前記第３の不純物拡散層の上端に接して設けられた配線パターンとをさらに備え、
前記第１及び第２の不純物拡散層は、シリコン及び該シリコンに注入された第１の導電型の不純物により構成され、
前記第３の不純物拡散層は、シリコン及び該シリコンに注入された第２の導電型の不純物により構成されることを特徴とする請求項１に記載の半導体装置。A third impurity diffusion layer provided in contact with an upper end of the second impurity diffusion layer;
A wiring pattern provided in contact with an upper end of the third impurity diffusion layer,
The first and second impurity diffusion layers are composed of silicon and a first conductivity type impurity implanted into the silicon,
2. The semiconductor device according to claim 1, wherein the third impurity diffusion layer includes silicon and an impurity of a second conductivity type implanted into the silicon.
前記シリコンピラーはマトリクス状に複数形成され、
前記ゲート電極は、ワード線方向に並ぶ複数の前記シリコンピラーを貫いて設けられて前記ワード線を構成し、
前記第３の不純物拡散層は、ビット線方向に並ぶ複数の前記シリコンピラーに共通に設けられて前記ビット線を構成する
ことを特徴とする請求項４に記載の半導体装置。The semiconductor device is a semiconductor memory device using orthogonal word lines and bit lines,
A plurality of the silicon pillars are formed in a matrix,
The gate electrode is provided through the plurality of silicon pillars arranged in the word line direction to form the word line,
The semiconductor device according to claim 4, wherein the third impurity diffusion layer is provided in common to the plurality of silicon pillars arranged in the bit line direction to constitute the bit line.
前記シリコンピラー及び前記マスク絶縁膜の周囲を埋めるように第１の絶縁膜を成膜する工程と、
前記マスク絶縁膜を除去する工程と、
前記マスク絶縁膜の除去により形成される第１の開口部の内壁にサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜及び前記第１の絶縁膜をマスクとして用いて前記シリコンピラーをエッチングする工程と、
前記シリコンピラーのエッチングにより形成される第２の開口部の内壁を酸化することによりゲート絶縁膜を形成する工程と、
前記第２の開口部内に、少なくとも上側を第２の絶縁膜で覆われたゲート電極を形成する工程と、
前記シリコンピラーの上端及び前記第２の絶縁膜の上端に接する第２の不純物拡散層を形成する工程と
を備えることを特徴とする半導体装置の製造方法。Forming a silicon pillar by etching the silicon substrate using a mask insulating film, and forming a first impurity diffusion layer under the silicon pillar;
Forming a first insulating film so as to fill the periphery of the silicon pillar and the mask insulating film;
Removing the mask insulating film;
Forming a sidewall insulating film on the inner wall of the first opening formed by removing the mask insulating film;
Etching the silicon pillar using the sidewall insulating film and the first insulating film as a mask;
Forming a gate insulating film by oxidizing the inner wall of the second opening formed by etching the silicon pillar;
Forming a gate electrode having at least an upper side covered with a second insulating film in the second opening;
Forming a second impurity diffusion layer in contact with an upper end of the silicon pillar and an upper end of the second insulating film.
選択的エピタキシャル成長により、前記シリコンピラーの上端及び前記第２の絶縁膜の上端に接するシリコンを成長させる工程と、
前記シリコンに不純物を注入する工程と
を有することを特徴とする請求項６に記載の半導体装置の製造方法。The step of forming the second impurity diffusion layer includes:
Growing silicon in contact with an upper end of the silicon pillar and an upper end of the second insulating film by selective epitaxial growth;
The method for manufacturing a semiconductor device according to claim 6, further comprising a step of implanting impurities into the silicon.
をさらに備えることを特徴とする請求項６又は７に記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 6, further comprising: forming a capacitor in which a lower electrode is in contact with an upper end of the second impurity diffusion layer.
前記ゲート電極及び前記第１の不純物拡散層はそれぞれ、前記ワード線及び前記ビット線を構成し、
前記シリコンピラー及び前記第１の不純物拡散層を形成する工程は、
ビット線方向に延伸する第１のマスク絶縁膜を用いて前記シリコン基板をエッチングする工程と、
前記シリコン基板のエッチングにより形成される第３の開口部の底面に不純物を注入する工程と、
前記第１のマスク絶縁膜を用いて前記シリコン基板及び前記第１の不純物拡散層をエッチングすることにより前記第１の不純物拡散層を形成する工程と、
前記第３の開口部の内部を埋めるように第３の絶縁膜を成膜する工程と、
前記第１のマスク絶縁膜を除去し、ワード線方向に延伸する第２のマスク絶縁膜を形成する工程と、
前記第２のマスク絶縁膜を用いて前記シリコン基板及び前記第３の絶縁膜を、前記第１の不純物拡散層を貫通しない深さまでエッチングすることにより前記シリコンピラーを形成する工程と
を有することを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。The semiconductor device is a semiconductor memory device using orthogonal word lines and bit lines,
The gate electrode and the first impurity diffusion layer constitute the word line and the bit line, respectively.
The step of forming the silicon pillar and the first impurity diffusion layer includes:
Etching the silicon substrate using a first mask insulating film extending in the bit line direction;
Injecting impurities into the bottom surface of the third opening formed by etching the silicon substrate;
Forming the first impurity diffusion layer by etching the silicon substrate and the first impurity diffusion layer using the first mask insulating film;
Forming a third insulating film so as to fill the inside of the third opening;
Removing the first mask insulating film and forming a second mask insulating film extending in a word line direction;
Forming the silicon pillar by etching the silicon substrate and the third insulating film to a depth not penetrating the first impurity diffusion layer using the second mask insulating film. The method for manufacturing a semiconductor device according to claim 6, wherein the method is a semiconductor device manufacturing method.
前記第３の不純物拡散層の上端に接する配線パターンを形成する工程とをさらに備え、
前記第１及び第２の不純物拡散層は、シリコン及び該シリコンに注入された第１の導電型の不純物により構成され、
前記第３の不純物拡散層は、シリコン及び該シリコンに注入された第２の導電型の不純物により構成されることを特徴とする請求項６又は７に記載の半導体装置の製造方法。Forming a third impurity diffusion layer in contact with an upper end of the second impurity diffusion layer;
Forming a wiring pattern in contact with the upper end of the third impurity diffusion layer,
The first and second impurity diffusion layers are composed of silicon and a first conductivity type impurity implanted into the silicon,
8. The method of manufacturing a semiconductor device according to claim 6, wherein the third impurity diffusion layer is composed of silicon and impurities of a second conductivity type implanted into the silicon.
前記ゲート電極及び前記配線パターンはそれぞれ、前記ワード線及び前記ビット線を構成し、
前記シリコンピラー及び前記第１の不純物拡散層を形成する工程は、
ビット線方向に延伸する第１のマスク絶縁膜を用いて前記シリコン基板をエッチングする工程と、
前記シリコン基板のエッチングにより形成される第３の開口部の内部を埋めるように第３の絶縁膜を成膜する工程と、
前記第１のマスク絶縁膜を除去し、ワード線方向に延伸する第２のマスク絶縁膜を形成する工程と、
前記第２のマスク絶縁膜を用いて前記シリコン基板及び前記第３の絶縁膜をエッチングすることにより前記シリコンピラーを形成する工程と、
前記シリコンピラーの下方に位置する前記シリコン基板の表面に不純物を注入することにより、前記第１の不純物拡散層を形成する工程と、
を有することを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置の製造方法。The semiconductor device is a semiconductor memory device using orthogonal word lines and bit lines,
The gate electrode and the wiring pattern constitute the word line and the bit line, respectively.
The step of forming the silicon pillar and the first impurity diffusion layer includes:
Etching the silicon substrate using a first mask insulating film extending in the bit line direction;
Forming a third insulating film so as to fill a third opening formed by etching the silicon substrate;
Removing the first mask insulating film and forming a second mask insulating film extending in a word line direction;
Forming the silicon pillar by etching the silicon substrate and the third insulating film using the second mask insulating film;
Forming the first impurity diffusion layer by injecting impurities into the surface of the silicon substrate located below the silicon pillar;
The method for manufacturing a semiconductor device according to claim 6, comprising:
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed | Free format text:JAPANESE INTERMEDIATE CODE: A300 Effective date:20130305 |