本発明は、チップ一体型パッケージ、及びこれが積層された半導体装置において、イン
ダクタからの磁束の漏れを防止する技術に関する。The present invention relates to a chip integrated package and a technique for preventing leakage of magnetic flux from an inductor in a semiconductor device in which the package is integrated.
近年、ウエハレベルチップサイズパッケージ（ＷＣＳＰ）と呼ばれる半導体チップの能
動面上に樹脂層を形成し、その上に配線を形成し、配線上に外部端子を形成したパッケー
ジが開発されている。In recent years, a package called a wafer level chip size package (WCSP) has been developed in which a resin layer is formed on an active surface of a semiconductor chip, wiring is formed thereon, and external terminals are formed on the wiring.
図７に従来技術に係るＷＣＳＰ構造１００を製造するための基本工程について示す。Ｗ
ＣＳＰ構造１００を製造するための基本工程は、まず（１）Ｓｉ等の半導体基板１０２上
にＳｉＯ２やＳｉＮ等で保護膜１０４（パッシベーション膜）を積層し、（２）保護膜１
０４の上にポリイミド等の絶縁樹脂層１０６をパターニングし、（３）絶縁樹脂層１０６
上にＴｉＷ等を材料としたスパッタリングによりシード層１０８を積層し、（４）シード
層１０８上にＣｕ等を材料としたスパッタリングにより配線の基層１１０を積層し、（５
）配線１１４の配置に対応した位置において配線１１４を形成するためのメッキレジスト
１１２をパターニングし、（６）Ｃｕ等を材料として配線の基層１１０上に電界メッキに
より配線１１４を積層し、（７）メッキレジスト１１２を剥離して配線の基層１１０の露
出した部分をエッチングにより除去し、（８）シード層１０８の露出した部分をエッチン
グにより除去し、（９）ポリイミド樹脂等を用いた絶縁樹脂層１１６（ソルダーレジスト
層）を積層する。なお１層目の上に２層目を積層する場合は、（９）のソルダーレジスト
層上において（３）から（９）までの工程を繰り返せばよい。FIG. 7 shows a basic process for manufacturing the WCSP structure 100 according to the prior art. W
The basic steps for manufacturing the CSP structure 100 are as follows: (1) a protective film 104 (passivation film) is laminated on a semiconductor substrate 102 such as Si with SiO2 or SiN, and (2) the protective film 1
An insulating resin layer 106 such as polyimide is patterned on 04, and (3) the insulating resin layer 106
A seed layer 108 is stacked on the seed layer 108 by sputtering using a material such as TiW, and (4) a wiring base layer 110 is stacked on the seed layer 108 by sputtering using a material such as Cu.
) Patterning a plating resist 112 for forming the wiring 114 at a position corresponding to the arrangement of the wiring 114, (6) laminating the wiring 114 on the wiring base layer 110 by using Cu or the like as a material, and (7) The plating resist 112 is peeled off and the exposed portion of the wiring base layer 110 is removed by etching. (8) The exposed portion of the seed layer 108 is removed by etching. (9) The insulating resin layer 116 using polyimide resin or the like. (Solder resist layer) is laminated. When the second layer is laminated on the first layer, the steps (3) to (9) may be repeated on the solder resist layer (9).
図８に従来技術に係るＷＣＳＰ構造１００を示す。ＷＣＳＰ構造１００は半導体チップ
１１８の能動面１２０上に積層され、能動面１２０上の電極１２２を再配置して半導体チ
ップ１１８を実装する実装基板（不図示）上の電極（不図示）との電気的接続を行うもの
である。ＷＣＳＰ構造１００は半導体チップ１１８の能動面１２０において、ＳｉＯ２や
ＳｉＮ等で形成され電極１２２を露出するようにパターニングされたパッシベーション層
１２４、ポリイミド等で形成され電極１２２を露出するようにパターニングされた１層目
の絶縁層１２６、Ｃｕ等の材料を用いてスパッタリング等により形成し能動面１２０上の
電極１２２と接続する１層目の配線１２８、ポリイミド等で形成され１層目の配線の一部
を露出するようにパターニングされた２層目の絶縁層１３０、１層目の配線１２８と電気
的に接続し能動面１２０上の電極１２２の再配置を行う２層目の配線１３２、の順に積層
される。またフェースダウンボンディングを行う場合は、２層目の配線１３２上の適当な
位置に半田ボール１３４を接続し、また必要に応じて２層目の配線１３２を樹脂封止する
ためのソルダーレジスト層１３８を積層している。FIG. 8 shows a WCSP structure 100 according to the prior art. The WCSP structure 100 is stacked on the active surface 120 of the semiconductor chip 118, and the electrode 122 on the active surface 120 is rearranged to be electrically connected to an electrode (not illustrated) on a mounting substrate (not illustrated) on which the semiconductor chip 118 is mounted. Connection. The WCSP structure 100 is formed on the active surface 120 of the semiconductor chip 118 by a passivation layer 124 formed of SiO2 , SiN or the like and patterned to expose the electrode 122, and formed of polyimide or the like and patterned to expose the electrode 122. First insulating layer 126, first layer wiring 128 formed by sputtering or the like using a material such as Cu and connected to electrode 122 on active surface 120, part of the first layer wiring formed of polyimide or the like A second insulating layer 130 patterned to expose the first layer, and a second wiring 132 that is electrically connected to the first wiring 128 and rearranges the electrode 122 on the active surface 120. Is done. When face-down bonding is performed, a solder ball 134 is connected to an appropriate position on the second-layer wiring 132 and, if necessary, a solder resist layer 138 for resin-sealing the second-layer wiring 132. Are stacked.
ここで、２層目の絶縁層１３０を形成する場合は、１層目の配線１２８の一部を露出さ
せるようにパターニングし、２層目の絶縁層１３０に凹部１３０ａを形成する。そして２
層目の配線１３２を形成すると同時に、凹部１３０ａの内壁に形成され第１層の配線１２
８及び第２層の配線１３２に接続する貫通配線１３６を形成している。Here, in the case of forming the second insulating layer 130, patterning is performed so as to expose a part of the first wiring 128, and the recess 130 a is formed in the second insulating layer 130. And two
At the same time as forming the first layer wiring 132, the first layer wiring 12 is formed on the inner wall of the recess 130a.
A through wiring 136 connected to the eighth and second layer wirings 132 is formed.
このような構成を有することにより、能動面１２０上の電極１２２は、１層目の配線１
２８、貫通配線１３６、２層目の配線１３２（半田ボール１３４）を介して、実装基板上
の電極（不図示）の配置に対応した再配置を行いつつ実装基板上の電極（不図示）と電気
的に接続することができる。By having such a configuration, the electrode 122 on the active surface 120 is connected to the first-layer wiring 1.
28, through wirings 136, second-layer wirings 132 (solder balls 134), and electrodes (not shown) on the mounting board, while rearranging corresponding to the arrangement of electrodes (not shown) on the mounting board Can be electrically connected.
このようなＷＣＳＰ構造のもと、特許文献１においては樹脂層の配線と干渉しない位置
にスパイラル状の配線からなるスパイラルインダクタを有する構造が開示されている。し
かしこの構造の場合、スパイラルインダクタによって発生する磁束は半導体チップの法線
方向となるため、半導体チップにおいて渦電流損が発生することになる。よってこれを回
避するため特許文献２に示されるような樹脂層に対して横倒しに埋め込まれた態様のソレ
ノイド型のインダクタを用いることが望ましい。Under such a WCSP structure, Patent Document 1 discloses a structure having a spiral inductor made of a spiral wiring at a position where it does not interfere with the wiring of the resin layer. However, in this structure, since the magnetic flux generated by the spiral inductor is in the normal direction of the semiconductor chip, eddy current loss occurs in the semiconductor chip. Therefore, in order to avoid this, it is desirable to use a solenoid type inductor that is embedded in a resin layer as shown in Patent Document 2 so as to lie sideways.
しかし、このようなソレノイド型のインダクタの場合、半導体チップでの渦電流損は回
避できるが、インダクタが発生する磁束は、半導体チップの端面方向となるため、半導体
装置にこのような半導体チップを実装すると隣の素子に磁束が及んで悪影響を及ぼす虞が
ある。
そこで本発明は、ソレノイド型のインダクタを用いても磁束の漏れを抑制した半導体チ
ップ用受動層、及び半導体装置を提供することを目的とする。However, in the case of such a solenoid type inductor, eddy current loss in the semiconductor chip can be avoided, but since the magnetic flux generated by the inductor is in the direction of the end face of the semiconductor chip, such a semiconductor chip is mounted on the semiconductor device. Then, the magnetic flux may reach the adjacent element, which may have an adverse effect.
Therefore, an object of the present invention is to provide a passive layer for a semiconductor chip and a semiconductor device in which leakage of magnetic flux is suppressed even when a solenoid type inductor is used.
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の
適用例として実現することが可能である。
［適用例１］半導体基板上に積層した絶縁層と、前記絶縁層に横倒しに埋め込んだ態様
で形成され、前記半導体基板に形成された回路または外部回路と電気的に接続するソレノ
イド型のインダクタと、前記絶縁層において前記インダクタの両端の開口部を塞ぐ位置に
埋め込んだ態様で形成した一対の磁性部材と、を有することを特徴とするチップ一体型パ
ッケージ。SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following application examples.
Application Example 1 An insulating layer stacked on a semiconductor substrate, a solenoid-type inductor that is formed in a state of being embedded in the insulating layer so as to be laid sideways, and is electrically connected to a circuit or an external circuit formed on the semiconductor substrate; And a pair of magnetic members formed in such a manner that the insulating layers are embedded at positions where the openings at both ends of the inductor are closed.
上記構成により、ソレノイド型のインダクタからの磁束は、インダクタの両端の開口部
を結ぶ線の方向、すなわち絶縁層の端面方向に発生する。しかし、両端の開口部を塞ぐ位
置にそれぞれ磁性部材を設けたため、インダクタからの磁束と、外部からインダクタに及
ぶ磁束をそれぞれ遮断することができる。よって隣接する他の半導体素子との間で発生す
る悪影響を防止しつつ渦電流損の発生及びＱ値の低下等を抑制したチップ一体型パッケー
ジとなる。ここで、磁性材料は磁束により渦電流を発生させることはないので、インダク
タの開口部を例えば金属部材で塞いだ場合よりＱ値の低下を抑制することができる。With the above configuration, the magnetic flux from the solenoid type inductor is generated in the direction of the line connecting the openings at both ends of the inductor, that is, in the direction of the end face of the insulating layer. However, since the magnetic members are provided at positions where the openings at both ends are closed, the magnetic flux from the inductor and the magnetic flux extending from the outside to the inductor can be blocked. Therefore, it is a chip integrated package in which the occurrence of eddy current loss and the decrease in the Q value are suppressed while preventing adverse effects occurring between other adjacent semiconductor elements. Here, since the magnetic material does not generate an eddy current due to the magnetic flux, it is possible to suppress a decrease in the Q value as compared with the case where the opening of the inductor is closed with a metal member, for example.
またインダクタ全体を磁性材等で覆うとインダクタと磁性材との容量結合が発生し、こ
れによりＱ値が低下する。よって上記構成のように磁束密度が最も高い位置である開口部
に磁性部材を設けることにより、Ｑ値の低下を抑制し、かつ隣接する半導体素子等に悪影
響を与えることを抑制したチップ一体型パッケージとなる。Further, when the entire inductor is covered with a magnetic material or the like, capacitive coupling between the inductor and the magnetic material occurs, thereby reducing the Q value. Therefore, by providing a magnetic member in the opening where the magnetic flux density is the highest as in the above configuration, a chip integrated package that suppresses a decrease in Q value and suppresses adverse effects on adjacent semiconductor elements and the like. It becomes.
［適用例２］前記絶縁層は、前記半導体基板上に積層した第１絶縁層と、前記第１絶縁
層上に積層した第２絶縁層と、を有し、前記第１絶縁層は、前記第１絶縁層上の平面視し
て前記一対の磁性部材に挟まれた範囲で、前記一対の磁性部材を結ぶ線の方向に並列に並
べて形成した複数の第１配線を有し、前記第２絶縁層は、前記複数の第１配線のそれぞれ
の始端及び終端に対向する位置に形成し、前記始端及び前記終端にそれぞれ接続した複数
の貫通配線と、前記第２絶縁層上に形成し、一の第１配線の終端に接続する貫通配線と、
前記一の第１配線の次の列の第１配線の始端を接続する貫通配線と、を接続する複数の第
２配線と、を有し、前記インダクタは、最前列の第１配線から最後列の第１配線までを前
記複数の貫通配線及び前記複数の第２配線を介して直列に接続して形成したことを特徴と
する適用例１に記載のチップ一体型パッケージ。Application Example 2 The insulating layer includes a first insulating layer stacked on the semiconductor substrate, and a second insulating layer stacked on the first insulating layer, and the first insulating layer includes the first insulating layer, A plurality of first wires formed in parallel in the direction of a line connecting the pair of magnetic members within a range sandwiched between the pair of magnetic members in plan view on the first insulating layer; The insulating layer is formed at a position facing the start and end of each of the plurality of first wirings, formed on the plurality of through wirings connected to the start and end, respectively, on the second insulating layer, and A through-wiring connected to the end of the first wiring;
A plurality of second wirings that connect through wirings that connect the start ends of the first wirings in the next row of the first first wiring, and the inductor is connected to the last row from the first wiring in the front row. The chip integrated package according to application example 1, wherein the first wiring is connected in series through the plurality of through wirings and the plurality of second wirings.
上記構成により、絶縁層に横倒しに埋め込まれた態様のソレノイド型のインダクタを積
層構造により形成することができるので、適用例１のチップ一体型パッケージを量産して
コストを抑制することができる。With the above-described configuration, the solenoid-type inductor embedded in the insulating layer can be formed in a laminated structure, so that the chip integrated package of Application Example 1 can be mass-produced to reduce costs.
［適用例３］前記第２絶縁層は、前記インダクタの両端の開口部を挟む位置に一対の凹
部を有するとともに、前記磁性部材は、前記一対の凹部に形成された磁性膜であることを
特徴とする適用例２に記載のチップ一体型パッケージ。
上記構成により、磁束をシールドする磁性部材の使用量を抑制することができるので製
造コストをより効果的に抑制することができる。Application Example 3 The second insulating layer has a pair of recesses at positions sandwiching openings at both ends of the inductor, and the magnetic member is a magnetic film formed in the pair of recesses. The chip-integrated package according to Application Example 2.
With the above configuration, the amount of magnetic member that shields the magnetic flux can be suppressed, so that the manufacturing cost can be more effectively suppressed.
［適用例４］前記第２絶縁層は、前記インダクタの両端の開口部を挟む位置に一対の凹
部を有するとともに、前記磁性部材は、前記一対の凹部に充填された磁性樹脂であること
を特徴とする適用例２に記載のチップ一体型パッケージ。Application Example 4 The second insulating layer has a pair of recesses at positions sandwiching openings at both ends of the inductor, and the magnetic member is a magnetic resin filled in the pair of recesses. The chip-integrated package according to Application Example 2.
磁性樹脂を凹部に充填する作業は、印刷技術を用いた並列処理が可能であるため、凹部
の内壁に磁性膜を形成する作業よりも効率よく行うことができ、コストを抑制することが
できる。The operation of filling the recess with the magnetic resin can be performed more efficiently than the operation of forming the magnetic film on the inner wall of the recess since the parallel processing using the printing technique is possible, and the cost can be suppressed.
［適用例５］前記一対の磁性部材は、前記絶縁層の主面から露出して形成されたことを
特徴とする適用例１または２に記載のチップ一体型パッケージ。
上記構成により、インダクタから発生する磁束をより効果的に遮蔽することができる。Application Example 5 The chip integrated package according to Application Example 1 or 2, wherein the pair of magnetic members are formed to be exposed from the main surface of the insulating layer.
With the above configuration, the magnetic flux generated from the inductor can be shielded more effectively.
［適用例６］適用例１乃至５のいずれか１例に記載のチップ一体型パッケージを半導体
基板に形成し、前記チップ一体型パッケージを介して実装基板上に実装して形成したこと
を特徴とする半導体装置。[Application Example 6] A chip integrated package according to any one of Application Examples 1 to 5 is formed on a semiconductor substrate and mounted on a mounting substrate via the chip integrated package. Semiconductor device.
ソレノイド型のインダクタからの磁束は、インダクタの両端の開口部を結ぶ線の方向、
すなわち絶縁層の端面方向に発生する。しかし、両端の開口部を塞ぐ位置にそれぞれ磁性
部材を設けたためインダクタからの磁束と、外部からインダクタに及ぶ磁束をそれぞれ遮
断することができる。よって隣接する他の半導体素子への悪影響を防止しつつ渦電流損の
発生を抑制した半導体装置となる。The magnetic flux from the solenoid type inductor is the direction of the line connecting the openings at both ends of the inductor,
That is, it occurs in the direction of the end face of the insulating layer. However, since the magnetic members are provided at the positions where the openings at both ends are closed, the magnetic flux from the inductor and the magnetic flux extending from the outside to the inductor can be blocked. Therefore, it becomes a semiconductor device that suppresses the occurrence of eddy current loss while preventing adverse effects on other adjacent semiconductor elements.
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記
載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限
り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。Hereinafter, the present invention will be described in detail with reference to embodiments shown in the drawings. However, the components, types, combinations, shapes, relative arrangements, and the like described in this embodiment are merely illustrative examples and not intended to limit the scope of the present invention only unless otherwise specified. .
本実施形態に係るチップ一体型パッケージを図１に示す。図１（ａ）は平面図、図１（
ｂ）は図１（ａ）のＡ’−Ａ線断面図、図１（ｃ）は図１（ａ）のＢ’−Ｂ線断面図、図
１（ｄ）は図１（ａ）のＣ’−Ｃ線断面図である。A chip integrated package according to this embodiment is shown in FIG. FIG. 1A is a plan view and FIG.
1B is a cross-sectional view taken along line A′-A in FIG. 1A, FIG. 1C is a cross-sectional view taken along line B′-B in FIG. 1A, and FIG. It is' -C sectional view taken on the line.
本実施形態に係るチップ一体型パッケージ１０は、半導体基板１２上に積層した絶縁層
１４と、前記絶縁層１４に横倒しに埋め込んだ態様で形成され、前記半導体基板１２に形
成された回路または外部回路と電気的に接続するソレノイド型のインダクタ２８と、前記
絶縁層１４において前記インダクタ２８の両端の開口部２８ａを塞ぐ位置に埋め込んだ態
様で形成した一対の磁性部材と、を有するものである。The chip-integrated package 10 according to the present embodiment is formed with an insulating layer 14 stacked on a semiconductor substrate 12 and embedded in the insulating layer 14 so as to lie sideways, and a circuit or an external circuit formed on the semiconductor substrate 12. And a pair of magnetic members formed in such a manner that the insulating layer 14 is embedded in positions where the openings 28a at both ends of the inductor 28 are closed.
より詳細には、前記絶縁層１４は、前記半導体基板１２上に積層した第１絶縁層１６と
、前記第１絶縁層１６上に積層した第２絶縁層２０と、を有し、前記第１絶縁層１６は、
前記第１絶縁層１６上の平面視して前記一対の磁性部材に挟まれた範囲で、前記一対の磁
性部材を結ぶ線の方向に並列に並べて形成した複数の第１配線１８を有し、前記第２絶縁
層２０は、前記複数の第１配線１８のそれぞれの始端１８ａ及び終端１８ｂに対向する位
置に形成し、前記始端１８ａ及び前記終端１８ｂにそれぞれ接続した複数の貫通配線２２
、２４と、前記第２絶縁層２０上に形成し、一の第１配線１８の終端１８ｂに接続する貫
通配線２４と、前記一の第１配線１８の次の列の第１配線１８の始端１８ａを接続する貫
通配線２２と、を接続する複数の第２配線２６と、を有し、前記インダクタ２８は、最前
列の第１配線１８から最後列の第１配線１８までを前記複数の貫通配線２２、２４及び前
記複数の第２配線２６を介して直列に接続して形成したものである。More specifically, the insulating layer 14 includes a first insulating layer 16 stacked on the semiconductor substrate 12 and a second insulating layer 20 stacked on the first insulating layer 16. The insulating layer 16 is
A plurality of first wires 18 formed in parallel in the direction of a line connecting the pair of magnetic members in a range sandwiched between the pair of magnetic members in plan view on the first insulating layer 16; The second insulating layer 20 is formed at a position facing the starting end 18a and the terminal end 18b of each of the plurality of first wirings 18, and a plurality of through wirings 22 connected to the starting end 18a and the terminal end 18b, respectively.
, 24, a through-wiring 24 formed on the second insulating layer 20 and connected to a terminal end 18 b of one first wiring 18, and a starting end of the first wiring 18 in the next row of the first first wiring 18. And a plurality of second wirings 26 for connecting the wirings 18a, and the inductor 28 extends from the first wiring 18 in the front row to the first wiring 18 in the last row through the plurality of penetrations. The wirings 22 and 24 and the plurality of second wirings 26 are connected in series.
ここで前記第２絶縁層２０は、前記インダクタ２８の両端の開口部２８ａを挟む位置に
一対の凹部３２を有するとともに、前記磁性部材は、前記一対の凹部３２に形成された磁
性膜３６としている。Here, the second insulating layer 20 has a pair of recesses 32 at positions sandwiching the openings 28 a at both ends of the inductor 28, and the magnetic member is a magnetic film 36 formed in the pair of recesses 32. .
半導体基板１２は、Ｓｉ等で形成されたベアな板材、または集積回路（不図示）がパタ
ーニングされたものが用いられる。集積回路（不図示）を有する半導体基板においては、
集積回路（不図示）の電極が形成された能動面にＳｉＯ２やＳｉＮ等で形成された第１絶
縁層１６である保護膜が積層される。なお本実施形態においては能動面に形成された電極
、実装基板に接続する配線等は従来技術で述べたＷＣＳＰ構造の場合と同様なので、説明
および図面での記載を省略する。As the semiconductor substrate 12, a bare plate material made of Si or the like, or an integrated circuit (not shown) patterned is used. In a semiconductor substrate having an integrated circuit (not shown),
A protective film, which is a first insulating layer 16 made of SiO2 , SiN, or the like, is laminated on an active surface on which an electrode of an integrated circuit (not shown) is formed. In this embodiment, the electrodes formed on the active surface, the wiring connected to the mounting substrate, and the like are the same as in the case of the WCSP structure described in the prior art, so description and description in the drawings are omitted.
第１配線１８は、第１絶縁層１６である保護膜上に形成される。第１配線１８は横一列
に複数並列に並べた態様で形成されている。各第１配線１８の始端１８ａ及び終端１８ｂ
は、それぞれ貫通配線２２、２４との接続を容易にするため第１配線１８の中間領域より
も大きめに設計されている。ここで最前列の第１配線１８の始端１８ａと最後列の第１配
線１８の終端１８ｂを集積回路（不図示）の電極に接続することにより半導体基板１２及
びチップ一体型パッケージ１０と一体で半導体デバイスとして利用できる。また半導体基
板１２がベアＳｉである場合は、半導体基板１２及びチップ一体型パッケージ１０と一体
で受動部品として利用できる。The first wiring 18 is formed on the protective film that is the first insulating layer 16. The first wiring 18 is formed in a manner in which a plurality of first wirings 18 are arranged in parallel in a horizontal row. The first end 18a and the end 18b of each first wiring 18
Are designed to be larger than the intermediate region of the first wiring 18 in order to facilitate connection with the through wirings 22 and 24, respectively. Here, the first end 18a of the first wiring 18 in the front row and the end 18b of the first wiring 18 in the last row are connected to the electrodes of the integrated circuit (not shown), thereby integrating the semiconductor substrate 12 and the chip integrated package 10 with the semiconductor. Can be used as a device. When the semiconductor substrate 12 is bare Si, it can be used as a passive component integrally with the semiconductor substrate 12 and the chip integrated package 10.
第２絶縁層２０はポリイミド等の樹脂で形成され、第１絶縁層１６上に積層される。ま
た第２絶縁層２０には平面視して各第１配線１８の始端１８ａ及び終端１８ｂに重なる位
置に形成され、各始端１８ａ及び各終端１８ｂをそれぞれ露出させる凹部２２ａ、２４ａ
が形成されている。そして各凹部２２ａ、２４ａの内壁には各第１配線１８の始端１８ａ
及び終端１８ｂにそれぞれ接続する貫通配線２２、２４が積層されている。The second insulating layer 20 is formed of a resin such as polyimide and is laminated on the first insulating layer 16. The second insulating layer 20 is formed at a position overlapping the start end 18a and the end 18b of each first wiring 18 in plan view, and the recesses 22a and 24a exposing the start end 18a and the end 18b, respectively.
Is formed. Then, on the inner wall of each recess 22a, 24a, the start end 18a of each first wiring 18 is provided.
The through wirings 22 and 24 connected to the end 18b are stacked.
第２配線２６は、第２絶縁層２０上に形成され、一の第１配線１８の終端１８ｂに接続
する貫通配線２４と、一の第１配線１８に隣接する次の列の第１配線１８の始端１８ａに
接続する貫通配線２２と、を接続するものである。第２配線２６と貫通配線２２、２４は
同一の製造プロセスで積層することができる。The second wiring 26 is formed on the second insulating layer 20, and the through wiring 24 connected to the terminal end 18 b of the first wiring 18 and the first wiring 18 in the next column adjacent to the first wiring 18. The through wiring 22 connected to the starting end 18a is connected. The second wiring 26 and the through wirings 22 and 24 can be stacked by the same manufacturing process.
このように本実施形態のチップ一体型パッケージ１０は、従来技術で述べたＷＣＳＰ構
造の余った領域を用いて、第１配線１８、貫通配線２２、第２配線２６、貫通配線２４、
次の列の第１配線１８の順に電気的接続を螺旋状に繰り返し、最前列の第１配線１８から
最後列の第１配線１８までを貫通配線２２、２４及び第２配線２６を介して直列に接続し
、絶縁層１４に横倒しに埋め込まれた態様のソレノイド型のインダクタ２８を形成してい
る。As described above, the chip-integrated package 10 of the present embodiment uses the remaining area of the WCSP structure described in the related art, and uses the first wiring 18, the through wiring 22, the second wiring 26, the through wiring 24,
Electrical connection is repeated spirally in the order of the first wiring 18 in the next row, and the first wiring 18 in the front row to the first wiring 18 in the last row are connected in series via the through wirings 22 and 24 and the second wiring 26. The solenoid type inductor 28 is formed so as to be embedded in the insulating layer 14 so as to be laid sideways.
ここで、半導体基板１２が集積回路等の回路を有する場合は、インダクタ２８において
最前列の第１配線１８の始端１８ａと最後列の第１配線の終端１８ｂを前記回路の電極に
接続させることによりチップ一体型パッケージは半導体デバイスとして機能する。また半
導体基板１２がベアなＳｉ基板である場合には、インダクタ２８は実装先の外部回路（不
図示）に同様に接続することができ、チップ一体型パッケージは受動部品として機能する
ことになる。Here, when the semiconductor substrate 12 has a circuit such as an integrated circuit, the inductor 28 connects the starting end 18a of the first wiring 18 in the front row and the terminal end 18b of the first wiring in the last row to the electrodes of the circuit. The chip integrated package functions as a semiconductor device. When the semiconductor substrate 12 is a bare Si substrate, the inductor 28 can be similarly connected to an external circuit (not shown) as a mounting destination, and the chip integrated package functions as a passive component.
よって、インダクタ２８の両端の開口部２８ａを結ぶ線の方向（ソレノイド型のインダ
クタ２８の軸心の方向）は、第１絶縁層１６及び第２絶縁層２０の法線に対して垂直な方
向、すなわち絶縁層１４の端面方向に向けられ、この方向に磁束が発生する。Therefore, the direction of the line connecting the openings 28a at both ends of the inductor 28 (the direction of the axial center of the solenoid type inductor 28) is a direction perpendicular to the normal line of the first insulating layer 16 and the second insulating layer 20. That is, it is directed toward the end face of the insulating layer 14, and magnetic flux is generated in this direction.
一方、第２絶縁層２０の、平面視してインダクタ２８の両端の開口部２８ａを塞ぐ位置
には磁性部材が設けられており、磁性部材は前記位置に形成された一対の凹部３２の内壁
に積層された磁性膜３６からなる。ここで、磁性膜３６は、ポリイミド系の樹脂に磁性粉
を混ぜ、有機溶剤で溶かしたものである。On the other hand, a magnetic member is provided at a position of the second insulating layer 20 that closes the openings 28a at both ends of the inductor 28 in plan view, and the magnetic member is formed on the inner walls of the pair of recesses 32 formed at the positions. The magnetic film 36 is laminated. Here, the magnetic film 36 is obtained by mixing magnetic powder in a polyimide resin and dissolving it in an organic solvent.
この磁性膜３６によりインダクタ２８の開口部２８ａから発生する磁束、及び外部から
インダクタ２８の開口部２８ａに及ぶ磁束をそれぞれ効果的に遮蔽することができる。The magnetic film 36 can effectively shield the magnetic flux generated from the opening 28 a of the inductor 28 and the magnetic flux extending from the outside to the opening 28 a of the inductor 28.
図２、図３、図４（及び図１）に本実施形態に係るチップ一体型パッケージの製造工程
について示す。図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線断面図である。
図３（ａ）は平面図、図３（ｂ）は図３（ａ）のＡ−Ａ線断面図である。本実施形態もＷ
ＣＳＰ構造であるが、その製造工程の詳細は従来技術で述べたとおりなので、詳細は省略
して全体の形状が理解できる程度に説明する。2, 3 and 4 (and FIG. 1) show the manufacturing process of the chip integrated package according to the present embodiment. 2A is a plan view, and FIG. 2B is a cross-sectional view taken along line AA in FIG. 2A.
FIG. 3A is a plan view, and FIG. 3B is a cross-sectional view taken along line AA in FIG. This embodiment is also W
Although it is a CSP structure, the details of the manufacturing process are as described in the prior art, so the details will be omitted and described to the extent that the overall shape can be understood.
まず図２に示すように、Ｓｉ等の半導体基板１２上に第１絶縁層１６としてＳｉＯ２や
ＳｉＮ等の材料を用いた保護膜を積層し、その上に第１配線１８（始端１８ａ、終端１８
ｂを含む）を形成する。次に図３に示すように第２絶縁層２０としてポリイミド等で形成
された樹脂層を積層する。このとき第１配線１８の始端１８ａ及び終端１８ｂをそれぞれ
露出させる凹部２２ａ、２４ａ、及び磁性膜３６を積層する凹部３２をパターニングする
。そして図１、図４に示すように、貫通配線２２、２４、第２配線２６をパターニングに
より形成するとともに、凹部３２の内壁に磁性膜３６の材料を塗布し、乾燥させることで
磁性膜３６を形成する。この状態で貫通配線２２、２４、第２配線２６、磁性膜３６は露
出したままであるが、これらを保護するため、さらにソルダーレジスト層を積層してもよ
い。First, as shown in FIG. 2, a protective film made of a material such as SiO2 or SiN is stacked as a first insulating layer 16 on a semiconductor substrate 12 such as Si, and a first wiring 18 (starting end 18a, terminal end) is formed thereon. 18
b). Next, as shown in FIG. 3, a resin layer made of polyimide or the like is laminated as the second insulating layer 20. At this time, the recesses 22a and 24a exposing the start end 18a and the end end 18b of the first wiring 18 and the recess 32 where the magnetic film 36 is laminated are patterned. As shown in FIGS. 1 and 4, the through wirings 22, 24 and the second wiring 26 are formed by patterning, and the material of the magnetic film 36 is applied to the inner wall of the recess 32 and dried to form the magnetic film 36. Form. In this state, the through wirings 22 and 24, the second wiring 26, and the magnetic film 36 remain exposed, but a solder resist layer may be further laminated to protect them.
図５に本実施形態の磁性部材として磁性樹脂を用いた場合の模式図を示す。
本実施形態の変形例として、凹部３２に磁性樹脂３８を充填することができきる。磁性
樹脂３８は、磁性膜３６と同様にポリイミド系の樹脂に磁性粉を混ぜ、有機溶剤で溶かし
たものである。FIG. 5 shows a schematic diagram when a magnetic resin is used as the magnetic member of the present embodiment.
As a modification of the present embodiment, the concave portion 32 can be filled with the magnetic resin 38. Similar to the magnetic film 36, the magnetic resin 38 is obtained by mixing magnetic powder in a polyimide resin and dissolving it in an organic solvent.
磁性樹脂３８の充填する場合は、図３に示すように貫通配線２２、２４、第２配線２６
を形成したのち、図５に示すように第２絶縁層２０の凹部３２の位置に対応した開口部４
０ａを有する印刷マスク４０を第２絶縁層２０に載せ、磁性樹脂３８を保持したスキージ
４２を印刷マスク４０上で走らせることで、平面視して印刷マスク４０の開口部４０ａと
重なる位置にある凹部３２に磁性樹脂３８が充填される。ここで、印刷マスク４０はメタ
ルマスク、スクリーンマスク等を用いることが好適であり、スキージ４２はウレタン系の
素材を用い、丸スキージ、角スキージ、剣先スキージ等を用いることが好適である。また
チップ一体型パッケージ１０を縦横に並べ、これに対応して開口部４０ａをパターニング
した印刷マスク、及び印刷マスク全体を一度に走らせることが可能なスキージを用意し、
この印刷マスクおよびスキージを用いて複数のチップ一体型パッケージ１０に対して同時
に磁性樹脂３８の充填が可能となり、効率的に充填を行うことができる。When the magnetic resin 38 is filled, the through wires 22 and 24 and the second wire 26 as shown in FIG.
5 is formed, the opening 4 corresponding to the position of the recess 32 of the second insulating layer 20 is formed as shown in FIG.
The print mask 40 having 0a is placed on the second insulating layer 20, and the squeegee 42 holding the magnetic resin 38 is run on the print mask 40, so that the print mask 40 overlaps the opening 40a of the print mask 40 in plan view. The recess 32 is filled with a magnetic resin 38. Here, it is preferable to use a metal mask, a screen mask, or the like for the printing mask 40, and it is preferable to use a urethane-based material for the squeegee 42, and to use a round squeegee, a square squeegee, a sword tip squeegee, or the like. Also, a chip-type package 10 is arranged vertically and horizontally, and a printing mask in which the opening 40a is patterned correspondingly, and a squeegee that can run the entire printing mask at once are prepared.
Using this printing mask and squeegee, the plurality of chip-integrated packages 10 can be filled with the magnetic resin 38 at the same time, and the filling can be performed efficiently.
上述の磁性膜３６及び磁性樹脂３８、後述の磁性板３５等の磁性材料は磁束より渦電流
を発生させることはないので、インダクタ２８の開口部２８ａを例えば金属部材で塞いだ
場合よりＱ値の低下を抑制することができる。なお磁性部材は第２絶縁層２０に埋め込ま
れた態様で配設されているが、第２絶縁層２０の主面から露出した態様で磁性板３５（図
６参照）を第２絶縁層２０に埋め込んだ構成としてもよい。このように露出させることに
よりインダクタ２８からの磁束をより効果的に遮蔽することができる。ここで磁性板３５
は鉄やケイ素鋼等の強磁性体が用いられる。Magnetic materials such as the magnetic film 36, the magnetic resin 38, and the magnetic plate 35, which will be described later, do not generate eddy currents from the magnetic flux. Therefore, the Q value is higher than when the opening 28a of the inductor 28 is closed with, for example, a metal member. The decrease can be suppressed. The magnetic member is disposed in a manner embedded in the second insulating layer 20, but the magnetic plate 35 (see FIG. 6) is attached to the second insulating layer 20 in a manner exposed from the main surface of the second insulating layer 20. An embedded configuration may be used. By exposing in this way, the magnetic flux from the inductor 28 can be shielded more effectively. Here, magnetic plate 35
Ferromagnetic materials such as iron and silicon steel are used.
図６に本実施形態のチップ一体型パッケージ１０を積層した半導体基板１２を実装基板
４４に実装した場合の模式図を示す。図６において、半導体基板１２の能動面上の電極１
２ａは、インダクタ２８を構成する第１配線１８に配線５０を介して接続され、同じくイ
ンダクタ２８を構成する第２配線２６は、実装基板４４上の電極４４ａ、または他の半導
体基板上の第２配線２６にワイヤー線４６により電気的に接続されている。またインダク
タ２８はその開口部２８ａが磁性板３５によって挟まれ開口部２８ａから出力される磁束
は遮蔽され、外部に漏れないようになっている。FIG. 6 is a schematic view when the semiconductor substrate 12 on which the chip integrated package 10 of this embodiment is stacked is mounted on the mounting substrate 44. In FIG. 6, the electrode 1 on the active surface of the semiconductor substrate 12
2a is connected to the first wiring 18 constituting the inductor 28 via the wiring 50. Similarly, the second wiring 26 constituting the inductor 28 is connected to the electrode 44a on the mounting substrate 44 or the second wiring on the other semiconductor substrate. The wiring 26 is electrically connected by a wire line 46. Further, the opening 28a of the inductor 28 is sandwiched between the magnetic plates 35, and the magnetic flux output from the opening 28a is shielded so that it does not leak outside.
図６（ａ）に示すように、ＩＣやその他の素子４８が本実施形態に係るインダクタ２８
の磁束発生方向にマウントされている場合でも磁束が素子４８に及ぼす影響を防ぐことが
できるとともに、逆に他の素子４８から漏れるノイズ電磁波がインダクタ２８に及ぼす影
響を防ぐこともできる。さらに、図６（ｂ）に示すように、本実施形態に係るインダクタ
２８を有する２つの半導体基板１２を、各インダクタ２８の磁束発生方向が対向するよう
に配置した場合でも、一方のインダクタ２８からの磁束が他方のインダクタ２８に対して
Ｑ値低下等の悪影響を与えることを抑制することができる。As shown in FIG. 6A, an IC or other element 48 is an inductor 28 according to the present embodiment.
Even when mounted in the direction in which the magnetic flux is generated, the influence of the magnetic flux on the element 48 can be prevented, and conversely, the influence of the noise electromagnetic wave leaking from the other element 48 on the inductor 28 can also be prevented. Further, as shown in FIG. 6B, even when the two semiconductor substrates 12 having the inductors 28 according to the present embodiment are arranged so that the magnetic flux generation directions of the inductors 28 face each other, Of the other magnetic flux can be suppressed from adversely affecting the other inductor 28, such as a reduction in the Q value.
以上述べたように本実施形態に係るチップ一体型パッケージ１０によれば、第１には、
ソレノイド型のインダクタ２８からの磁束は、インダクタ２８の両端の開口部２８ａを結
ぶ線の方向、すなわち絶縁層１４の端面方向に発生する。しかし、両端の開口部２８ａを
塞ぐ位置にそれぞれ磁性部材を設けたため、インダクタ２８からの磁束と、外部からイン
ダクタ２８に及ぶ磁束をそれぞれ遮断することができる。よって隣接する他の半導体素子
との間で発生する悪影響を防止しつつ渦電流損の発生及びＱ値の低下等を抑制したチップ
一体型パッケージ１０となる。ここで、磁性材料（磁性板３５、磁性膜３６、磁性樹脂３
８）は磁束により渦電流を発生させることはないので、インダクタ２８の開口部２８ａを
例えば金属部材で塞いだ場合よりＱ値の低下を抑制することができる。またインダクタ２
８全体を磁性材で覆うとインダクタと磁性材との容量結合が発生し、これによりＱ値が低
下する。よって上記構成のように磁束密度が最も高い位置である開口部２８ａに磁性部材
を設けることにより、Ｑ値の低下を抑制し、かつ隣接する半導体素子等に悪影響を与える
ことを抑制したチップ一体型パッケージ１０となる。As described above, according to the chip integrated package 10 according to the present embodiment, first,
Magnetic flux from the solenoid type inductor 28 is generated in the direction of the line connecting the openings 28 a at both ends of the inductor 28, that is, in the direction of the end face of the insulating layer 14. However, since the magnetic members are provided at the positions closing the openings 28a at both ends, the magnetic flux from the inductor 28 and the magnetic flux extending from the outside to the inductor 28 can be blocked. Therefore, the chip-integrated package 10 in which the occurrence of eddy current loss and the decrease in the Q value are suppressed while preventing adverse effects occurring between other adjacent semiconductor elements. Here, magnetic materials (magnetic plate 35, magnetic film 36, magnetic resin 3
In 8), since no eddy current is generated by the magnetic flux, the Q value can be suppressed from lowering than when the opening 28a of the inductor 28 is closed with a metal member, for example. Inductor 2
When the entire 8 is covered with a magnetic material, capacitive coupling between the inductor and the magnetic material occurs, thereby reducing the Q value. Therefore, by providing a magnetic member in the opening 28a at the position where the magnetic flux density is the highest as in the above configuration, the chip integrated type that suppresses the decrease in the Q value and suppresses adverse effects on the adjacent semiconductor elements and the like. Package 10 is obtained.
第２には、絶縁層１４に横倒しに埋め込まれた態様のソレノイド型のインダクタを積層
構造（第１絶縁層１６：第１配線１８、第２絶縁層２０：貫通配線２２、２４、第２配線
２６）により形成することができるので、チップ一体型パッケージ１０を量産してコスト
を抑制することができる。Second, a solenoid type inductor embedded in the insulating layer 14 so as to be laid sideways is laminated (first insulating layer 16: first wiring 18, second insulating layer 20: through wirings 22, 24, second wiring. 26), the chip integrated package 10 can be mass-produced to reduce the cost.
第３には、第２絶縁層２０は、インダクタ２８の両端の開口部２８ａを挟む位置に一対
の凹部３２を有するとともに、磁性部材は、一対の凹部３２に形成された磁性膜３６とす
ることにより、磁束をシールドする磁性部材の使用量を抑制することができるので製造コ
ストをより効果的に抑制することができる。Third, the second insulating layer 20 has a pair of recesses 32 at positions sandwiching the openings 28 a at both ends of the inductor 28, and the magnetic member is a magnetic film 36 formed in the pair of recesses 32. Thus, the amount of magnetic member that shields the magnetic flux can be suppressed, so that the manufacturing cost can be more effectively suppressed.
第４には、第２絶縁層２０は、インダクタ２８の両端の開口部２８ａを挟む位置に一対
の凹部３２を有するとともに、磁性部材は、一対の凹部３２に充填された磁性樹脂３８と
することにより、磁性樹脂３８を凹部に充填する作業は、印刷技術を用いた並列処理が可
能であるため、凹部３２の内壁に磁性膜３６を形成する作業よりも効率よく行うことがで
き、コストを抑制することができる。Fourth, the second insulating layer 20 has a pair of recesses 32 at positions sandwiching the openings 28a at both ends of the inductor 28, and the magnetic member is a magnetic resin 38 filled in the pair of recesses 32. Therefore, the work of filling the recesses with the magnetic resin 38 can be performed more efficiently than the work of forming the magnetic film 36 on the inner wall of the recesses 32 because the parallel processing using the printing technique is possible, and the cost is reduced. can do.
第５には、一対の磁性部材（磁性板）は、絶縁層１４（第２絶縁層２０）の主面から露
出して形成することにより、インダクタ２８から発生する磁束をより効果的に遮蔽するこ
とができる。Fifth, the pair of magnetic members (magnetic plates) are formed so as to be exposed from the main surface of the insulating layer 14 (second insulating layer 20), thereby more effectively shielding the magnetic flux generated from the inductor 28. be able to.
また、上記チップ一体型パッケージ１０を半導体基板１２に積層し、半導体基板１２を
前記チップ一体型パッケージ１０を介して実装基板上に実装した半導体装置とすることに
より、ソレノイド型のインダクタ２８からの磁束は、インダクタ２８の両端の開口部２８
ａを結ぶ線の方向、すなわち絶縁層１４の端面方向に発生する。しかし、両端の開口部２
８ａを塞ぐ位置にそれぞれ磁性部材を設けたためインダクタ２８からの磁束と、外部から
インダクタ２８に及ぶ磁束をそれぞれ遮断することができる。よって隣接する他の半導体
素子への悪影響を防止しつつ渦電流損の発生を抑制した半導体装置となる。Further, by stacking the chip integrated package 10 on the semiconductor substrate 12 and forming the semiconductor substrate 12 on the mounting substrate via the chip integrated package 10, the magnetic flux from the solenoid inductor 28 is obtained. Are the openings 28 at both ends of the inductor 28.
It occurs in the direction of the line connecting a, that is, in the direction of the end face of the insulating layer 14. However, the openings 2 at both ends
Since the magnetic member is provided at each position that covers 8a, the magnetic flux from the inductor 28 and the magnetic flux extending from the outside to the inductor 28 can be blocked. Therefore, it becomes a semiconductor device that suppresses the occurrence of eddy current loss while preventing adverse effects on other adjacent semiconductor elements.
１０………チップ一体型パッケージ、１２………半導体基板、１４………絶縁層、１６…
……第１絶縁層、１８………第１配線、２０………第２絶縁層、２２………貫通配線、２
４………貫通配線、２６………第２配線、２８………インダクタ、３２………凹部、３５
………磁性板、３６………磁性膜、３８………磁性樹脂、４０………印刷マスク、４２…
……スキージ、４４………実装基板、４６………ワイヤー線、４８………素子、５０……
…配線、１００………ＷＣＳＰ構造、１０２………半導体基板、１０４………保護膜、１
０６………絶縁樹脂層、１０８………シード層、１１０………配線の基層、１１２………
メッキレジスト、１１４………配線、１１６………絶縁樹脂層、１１８………半導体チッ
プ、１２０………能動面、１２２………電極、１２４………パッシベ−ション層、１２６
………１層目の絶縁層、１２８………１層目の配線、１３０………２層目の絶縁層、１３
２………２層目の配線、１３４………半田ボール、１３６………貫通配線、１３８………
ソルダーレジスト層。10... Chip integrated package, 12 Semiconductor substrate, 14 Insulating layer, 16
... 1st insulating layer, 18 ......... 1st wiring, 20 ...... 2nd insulating layer, 22 ...... Through wiring, 2
4 ......... Penetration wiring, 26 ......... Second wiring, 28 ......... Inductor, 32 ......... Recess, 35
..... Magnetic plate, 36 ..... Magnetic film, 38 .... Magnetic resin, 40 ..... Printing mask, 42 ..
...... Squeegee, 44 ......... Mounting board, 46 ......... Wire wire, 48 ...... Element, 50 ...
... Wiring 100 ... WCSP structure 102 ... Semiconductor substrate 104 ... Protective film 1
06 ... Insulating resin layer 108 ... Seed layer 110 ... Wiring base layer 112 ...
Plating resist, 114... Wiring, 116... Insulating resin layer, 118... Semiconductor chip, 120... Active surface, 122 ... Electrode, 124 ... Passivation layer, 126
......... first insulating layer, 128 ......... first wiring layer, 130 ......... second insulating layer, 13
2 ......... Second-layer wiring 134 ......... Solder ball 136 ... Penetration wiring 138 .........
Solder resist layer.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009199473AJP2011054600A (en) | 2009-08-31 | 2009-08-31 | Chip-integral package, and semiconductor device |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009199473AJP2011054600A (en) | 2009-08-31 | 2009-08-31 | Chip-integral package, and semiconductor device |
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|---|---|
| JP2011054600Atrue JP2011054600A (en) | 2011-03-17 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9368425B2 (en) | 2013-12-20 | 2016-06-14 | Globalfoundries Inc. | Embedded heat spreader with electrical properties |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9368425B2 (en) | 2013-12-20 | 2016-06-14 | Globalfoundries Inc. | Embedded heat spreader with electrical properties |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed | Free format text:JAPANESE INTERMEDIATE CODE: A300 Effective date:20121106 |