JP2010530634A - Oxide semiconductor and thin film transistor including the same - Google Patents
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Abstract
Translated fromJapaneseDescription
Translated fromJapanese本発明は、酸化物半導体及びそれを含む薄膜トランジスタ（ＴＦＴ）に関し、さらに詳細には、Ｚｎ酸化物に新たな物質を添加した半導体物質及びそれを含む酸化物薄膜トランジスタに関する。 The present invention relates to an oxide semiconductor and a thin film transistor (TFT) including the oxide semiconductor, and more particularly to a semiconductor material obtained by adding a new substance to Zn oxide and an oxide thin film transistor including the semiconductor material.
一般的な薄膜トランジスタ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）は、多様な応用分野に利用されており、例えば、ディスプレイ分野でスイッチング及び駆動素子として利用されており、クロスポイント型メモリ素子の選択スイッチとして使われている。 A general thin film transistor is used in various application fields. For example, the thin film transistor is used as a switching and driving element in the display field, and is used as a selection switch of a cross-point type memory element.
現在、ＴＶ用表示パネルとして液晶ディスプレイ（ＬＣＤ）が主軸をなしている間に、有機発光ディスプレイもＴＶへの応用のために多くの研究が進行しつつある。ＴＶ用ディスプレイ技術開発は、市場のニーズを満たす方向に発展している。市場で要求される事項としては、大型化されたＴＶまたはＤＩＤ（Ｄｉｇｉｔａｌ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）、低価格、高画質（動画像表現力、高解像度、明るさ、明暗比、色再現力）などがある。このような要求事項に対応するためには、ガラスなどの基板の大型化と共に、優秀な性能を有するディスプレイのスイッチング及び駆動素子として適用される薄膜トランジスタ（ＴＦＴ）が要求される。 Currently, while a liquid crystal display (LCD) is the main axis as a display panel for TV, much research is also progressing on organic light emitting displays for application to TV. TV display technology development is evolving to meet market needs. Items required in the market include an enlarged TV or DID (Digital Information Display), low price, high image quality (moving image expressive power, high resolution, brightness, light / dark ratio, color reproducibility), and the like. In order to meet such requirements, a thin film transistor (TFT) applied as a switching and driving element of a display having excellent performance is required along with an increase in size of a substrate such as glass.
ディスプレイの駆動及びスイッチング素子として使われるものとして、非晶質シリコン薄膜トランジスタ（以下、ａ−Ｓｉ ＴＦＴ）がある。
これは比較的安価にて４ｍ２を超える大型基板上に均一に形成されうる素子であって、現在最も広く使われている素子である。しかし、ディスプレイの大型化及び高画質化の趨勢によって素子性能も高性能が要求され、移動度０．５ｃｍ２／Ｖｓレベルの既存のａ−Ｓｉ ＴＦＴは、もう限界にきていると判断される。したがって、ａ−Ｓｉ ＴＦＴより高い移動度を有する高性能ＴＦＴ及び製造技術が必要である。An amorphous silicon thin film transistor (hereinafter referred to as a-Si TFT) is used as a display driving and switching element.
This is an element that can be uniformly formed on a large substrate exceeding 4 m2 at a relatively low cost, and is the most widely used element at present. However, due to the trend toward larger displays and higher image quality, high device performance is required, and it is judged that existing a-Si TFTs with a mobility of 0.5 cm2 / Vs are already at the limit. . Therefore, there is a need for high performance TFTs and manufacturing techniques that have higher mobility than a-Si TFTs.
ａ−Ｓｉ ＴＦＴに比べて抜群の性能を有する多結晶シリコン薄膜トランジスタ（以下、ｐｏｌｙ−Ｓｉ ＴＦＴ）は数十〜数百ｃｍ２／Ｖｓの高い移動度を有するために、既存のａ−Ｓｉ ＴＦＴでは実現が難しかった高画質のディスプレイに適用しうる性能を有する。
また、ａ−Ｓｉ ＴＦＴに比べて素子特性の劣化問題が非常に少ない。Polycrystalline silicon thin film transistors (hereinafter referred to as poly-Si TFTs), which have outstanding performance compared to a-Si TFTs, have a high mobility of several tens to several hundreds cm2 / Vs. It has performance that can be applied to high-quality displays that were difficult to realize.
In addition, there is very little problem of deterioration of element characteristics as compared with a-Si TFT.
しかし、ｐｏｌｙ−Ｓｉ ＴＦＴを製造するには、ａ−Ｓｉ ＴＦＴに比べて複雑な工程が必要で、それによる追加費用も増加する。したがって、ｐｏｌｙ−Ｓｉ ＴＦＴは、ディスプレイの高画質化やＯＬＥＤのような製品への応用に適合しているが、コスト面では、既存ａ−Ｓｉ ＴＦＴに比べて劣るので、応用に制限的な短所がある。
そして、ｐｏｌｙ−Ｓｉ ＴＦＴの場合、製造装備の限界や均一度不良のような技術的な問題によって、現在までは、１ｍを超える大型基板を利用した製造工程は実現されていないために、ＴＶ製品への応用が難しい。However, manufacturing a poly-Si TFT requires a more complicated process than an a-Si TFT, which increases the additional cost. Therefore, poly-Si TFTs are suitable for high image quality display and application to products such as OLEDs, but are inferior to existing a-Si TFTs in terms of cost, and are limited in application. There is.
In the case of poly-Si TFTs, the manufacturing process using a large substrate exceeding 1 m has not been realized so far due to technical problems such as the limitations of manufacturing equipment and poor uniformity. Application to is difficult.
これにより、ａ−Ｓｉ ＴＦＴの長所とｐｏｌｙ−Ｓｉ ＴＦＴの長所とをいずれも有する新たなＴＦＴ技術が要求されている。これについての研究が活発に進行しているが、その代表的なものとして酸化物半導体素子がある。
酸化物半導体素子として最近脚光を浴びているものが、ＺｎＯ系薄膜トランジスタである。現在ＺｎＯ系物質として、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、及びこれにＧａ、Ｍｇ、Ａｌ、Ｆｅなどがドーピングされた酸化物が紹介された。Accordingly, there is a demand for new TFT technology having both the advantages of a-Si TFTs and the advantages of poly-Si TFTs. Research on this is actively progressing, and a typical example is an oxide semiconductor element.
A ZnO-based thin film transistor is recently attracting attention as an oxide semiconductor element. At present, Zn oxides, In—Zn oxides, and oxides doped with Ga, Mg, Al, Fe, etc. have been introduced as ZnO-based materials.
ＺｎＯ系半導体素子は、低温工程で製造が可能で非晶質相であるために、大面積化が容易な長所を有する。また、ＺｎＯ系半導体フィルムは、高移動度の物質であって、多結晶シリコンのような非常に良好な電気的特性を有する。現在、移動度（ｍｏｂｉｌｉｔｙ）の高い酸化物半導体物質層、すなわち、ＺｎＯ系物質層を薄膜トランジスタのチャンネル領域に使用するための研究が進行している。 A ZnO-based semiconductor element can be manufactured in a low-temperature process and has an amorphous phase, and thus has an advantage that it can be easily increased in area. In addition, the ZnO-based semiconductor film is a high mobility substance and has very good electrical characteristics such as polycrystalline silicon. Currently, research for using an oxide semiconductor material layer with high mobility, that is, a ZnO-based material layer in a channel region of a thin film transistor is in progress.
実施形態では、酸化物半導体、それを含む薄膜トランジスタ（ＴＦＴｓ）及びその製造方法に関し、例えば、Ｚｎ酸化物に追加的な物質（例えば、Ｔａ及び／又はＹ）が含まれた酸化物半導体、それを含む薄膜トランジスタ及びその製造方法に関する。実施形態ではまた、酸化物半導体を含むチャンネル領域を有する酸化物薄膜トランジスタを提供する。 Embodiments relate to an oxide semiconductor, thin film transistors (TFTs) including the oxide semiconductor, and a method for manufacturing the oxide semiconductor. For example, an oxide semiconductor including an additional material (for example, Ta and / or Y) in Zn oxide, The present invention relates to a thin film transistor including the same and a manufacturing method thereof. Embodiments also provide an oxide thin film transistor having a channel region that includes an oxide semiconductor.
少なくとも１つの実施形態によれば、酸化物半導体は、Ｚｎ原子、及びこれにＴａ及びＹ原子のうち、少なくとも１つが含まれた酸化物半導体である。薄膜トランジスタ（ＴＦＴ）は、酸化物半導体を含むチャンネルを含みうる。酸化物半導体は、Ｚｎ原子、及びここにＴａ及びＹ原子のうち、少なくとも１つが含まれうる。 According to at least one embodiment, the oxide semiconductor is an oxide semiconductor including Zn atoms and at least one of Ta and Y atoms. A thin film transistor (TFT) can include a channel including an oxide semiconductor. The oxide semiconductor may include Zn atoms and at least one of Ta and Y atoms.
実施形態のうち、少なくとも１つは、Ｚｎ及びＴａを含む酸化物半導体を提供する。
他の実施形態のうち、少なくとも１つは、酸化物薄膜トランジスタを提供する。酸化物薄膜トランジスタは、ゲート及びゲートに対応する位置に形成されたチャンネルを含む。
前記チャンネルは、Ｚｎ及びＴａを含む酸化物半導体を含みうる。
ゲート絶縁体は、前記ゲートとチャンネルとの間に形成されうる。
ソース及びドレインが前記チャンネルの両側部と各々接触しうる。Of the embodiments, at least one provides an oxide semiconductor comprising Zn and Ta.
Of other embodiments, at least one provides an oxide thin film transistor. The oxide thin film transistor includes a gate and a channel formed at a position corresponding to the gate.
The channel may include an oxide semiconductor including Zn and Ta.
A gate insulator may be formed between the gate and the channel.
A source and a drain may contact each side of the channel.
少なくとも他の一実施形態によれば、前記酸化物半導体は、Ｚｎ酸化物にＴａが含まれたものでありうる。
選択的に前記酸化物半導体は、Ｚｎ−Ｉｎ複合酸化物にＴａが含まれたものでありうる。
本発明の一側面によれば、前記酸化物半導体は、Ｔａ：Ｉｎ：Ｚｎのａｔ％比が１：２．１〜１８：１．６〜１４の範囲でありうる。
また、本発明の一側面によれば、前記酸化物半導体は、Ｔａ：Ｉｎ：Ｚｎのａｔ％比が１：２．１〜９．５：１．６〜６．４の範囲でありうる。
また、本発明の一側面によれば、前記酸化物半導体は、Ｔａ：Ｉｎ：Ｚｎのａｔ％比が１：５．７〜９．５：４．８〜６．４の範囲でありうる。
また、本発明の一側面によれば、前記酸化物半導体は、Ｉ族元素、ＩＩ族元素、ＩＩＩ族元素、ＩＶ族元素、Ｖ族元素、及びランタノイド（ｌａｎｔｈａｎｉｄｅ）系元素からなる群より選択される少なくとも１つの元素をさらに含みうる。According to at least another embodiment, the oxide semiconductor may be a Zn oxide containing Ta.
Alternatively, the oxide semiconductor may be one in which Ta is contained in a Zn—In composite oxide.
According to an aspect of the present invention, the oxide semiconductor may have a Ta: In: Zn at% ratio of 1: 2.1 to 18: 1.6 to 14.
According to another aspect of the present invention, the oxide semiconductor may have a Ta: In: Zn at% ratio of 1: 2.1 to 9.5: 1.6 to 6.4.
According to another aspect of the present invention, the oxide semiconductor may have a Ta: In: Zn at% ratio of 1: 5.7 to 9.5: 4.8 to 6.4.
According to another aspect of the present invention, the oxide semiconductor is selected from the group consisting of a group I element, a group II element, a group III element, a group IV element, a group V element, and a lanthanide element. At least one element.
また、他の実施形態として、Ｚｎ及びＹを含む酸化物半導体を提供する。
また、他の実施形態として、酸化物薄膜トランジスタであって、ゲートと、前記ゲートと対応する位置に形成され、Ｚｎ及びＹを含む酸化物半導体を有して形成されるチャンネルと、前記ゲートとチャンネルとの間に形成されるゲート絶縁体と、前記チャンネルの両側部と各々接触して形成されるソース及びドレインとを備える酸化物薄膜トランジスタを提供する。As another embodiment, an oxide semiconductor containing Zn and Y is provided.
In another embodiment, an oxide thin film transistor includes a gate, a channel formed at a position corresponding to the gate and including an oxide semiconductor containing Zn and Y, and the gate and the channel. And an oxide thin film transistor comprising a source and a drain formed in contact with both sides of the channel.
本発明の一側面によれば、前記酸化物半導体は、Ｚｎ酸化物にＹが含まれた酸化物半導体でありうる。
本発明の一側面によれば、前記酸化物半導体は、Ｚｎ−Ｉｎ複合酸化物にＹが含まれたものでありうる。
本発明の一側面によれば、前記酸化物半導体は、Ｙ：Ｉｎ：Ｚｎのａｔ％比が１：１０〜１００：１０〜８０の範囲でありうる。
本発明の一側面によれば、前記酸化物半導体はＹ：Ｉｎ：Ｚｎのａｔ％比が１：２１．７〜５０：１４〜４１の範囲でありうる。
本発明の一側面によれば、前記酸化物半導体は、Ｙ：Ｉｎ：Ｚｎのａｔ％比が１：４６〜５０：３０〜４１の範囲でありうる。
本発明の一側面によれば、前記酸化物半導体は、Ｉ族元素、ＩＩ族元素、ＩＩＩ族元素、ＩＶ族元素、Ｖ族元素、及びランタノイド（ｌａｎｔｈａｎｉｄｅ）系元素からなる群より選択される少なくとも１つの元素をさらに含む酸化物半導体でありうる。According to an aspect of the present invention, the oxide semiconductor may be an oxide semiconductor in which Y is included in Zn oxide.
According to an aspect of the present invention, the oxide semiconductor may be one in which Y is contained in a Zn—In composite oxide.
According to an aspect of the present invention, the oxide semiconductor may have a Y: In: Zn at% ratio of 1:10 to 100: 10 to 80.
According to an aspect of the present invention, the oxide semiconductor may have a Y: In: Zn at% ratio of 1: 21.7 to 50:14 to 41.
According to an aspect of the present invention, the oxide semiconductor may have a Y: In: Zn at% ratio of 1:46 to 50:30 to 41.
According to one aspect of the present invention, the oxide semiconductor is at least selected from the group consisting of a group I element, a group II element, a group III element, a group IV element, a group V element, and a lanthanide-based element. The oxide semiconductor may further include one element.
また、少なくとも他の一実施形態では、Ｚｎと、Ｔａ又はＹの内の少なくとも１つを含む酸化物半導体を提供する。
また、酸化物薄膜トランジスタであって、ゲートと、前記ゲートと対応する位置に形成され、Ｚｎと、Ｔａ又はＹの内の少なくとも１つを含む酸化物半導体を有して形成されるチャンネルと、前記ゲートとチャンネルとの間に形成されるゲート絶縁体と、前記チャンネルの両側部と各々接触して形成されるソース及びドレインとを備える酸化物薄膜トランジスタを提供する。In at least another embodiment, an oxide semiconductor including Zn and at least one of Ta or Y is provided.
In addition, the oxide thin film transistor includes a gate, a channel formed at a position corresponding to the gate, and formed of an oxide semiconductor including at least one of Zn and Ta or Y. Provided is an oxide thin film transistor comprising a gate insulator formed between a gate and a channel, and a source and a drain formed in contact with both sides of the channel.
本発明に係る酸化物半導体及びそれを含む薄膜トランジスタによれば、Ｚｎ酸化物に追加的な物質（例えば、Ｔａ及び／又はＹ）を含ませることにより、初期の半導体薄膜トランジスタにおいて、初期の電気的な特性の変化量が非常に小さくなり、高いＯｎ／Ｏｆｆ電流比と低いＯｆｆ電流を示し、ヒステリシスがなくて従来の酸化物薄膜トランジスタと比較して改良された特性を有するという効果を有する。 According to the oxide semiconductor and the thin film transistor including the oxide semiconductor according to the present invention, by adding an additional material (for example, Ta and / or Y) to the Zn oxide, The amount of change in characteristics is very small, high On / Off current ratio and low Off current are exhibited, and there is an effect that there is no hysteresis and the characteristics are improved as compared with the conventional oxide thin film transistor.
以下、図面を参照して本発明の実施形態による酸化物半導体及びそれを含む酸化物薄膜トランジスタについて詳細に説明する。 Hereinafter, an oxide semiconductor according to an embodiment of the present invention and an oxide thin film transistor including the same will be described in detail with reference to the drawings.
参考までに、図面に示した各層の厚さ及び幅は、説明のために多少誇張して表現している。 For reference, the thickness and width of each layer shown in the drawings are exaggerated for the sake of explanation.
本発明の実施形態による酸化物半導体は、Ｚｎ酸化物又はＩｎ−Ｚｎ複合酸化物にＴａ又はＹが添加された物質である。
Ｔａは、電気陰性度（ｅｌｅｃｔｒｏ−ｎｅｇａｔｉｖｉｔｙ）が１．５であり、Ｙは電気陰性度が１．２である物質であり、電気陰性度が３．５である酸素との電気陰性度差が各々２．０、２．３であって、イオン結合が相当強い酸化物を形成する。そして、Ｔａのイオン半径は０．０７０ｎｍ、Ｙのイオン半径は０．０９３ｎｍであり、イオン半径が０．０７４ｎｍであるＺｎと近似している。したがって、Ｚｎ酸化物又はＩｎ−Ｚｎ複合酸化物にＴａ又はＹが添加される場合、結晶格子の変形なしにＺｎとの置換が容易に発生しうる。The oxide semiconductor according to the embodiment of the present invention is a material in which Ta or Y is added to Zn oxide or In—Zn composite oxide.
Ta is a substance having an electronegativity of 1.5, Y is a substance having an electronegativity of 1.2, and an electronegativity difference from oxygen having an electronegativity of 3.5 is The oxides are 2.0 and 2.3 respectively, and the ionic bond is considerably strong. Then, Ta has an ionic radius of 0.070 nm, Y has an ionic radius of 0.093 nm, and is close to Zn having an ionic radius of 0.074 nm. Therefore, when Ta or Y is added to Zn oxide or In—Zn composite oxide, substitution with Zn can easily occur without deformation of the crystal lattice.
ａ−Ｓｉ：Ｈの場合は、ａ−ＳｉとＨ間で共有結合をしているが、この結合は、方向性を有するｓｐ３酸素が配位結合をして非晶質相に存在すれば、酸素結合をしている電子雲が歪む。これにより、弱い結合（ｗｅａｋ ｂｏｎｄ）が形成される。このような結合構造を有する薄膜トランジスタを長期間駆動すれば、結合領域に電子又はホール（Ｈｏｌｅ）が蓄積されつつ、結果的に結合が切れてスレショルド電圧Ｖｔｈの移動による信頼性に問題が発生する。 In the case of a-Si: H, a covalent bond is formed between a-Si and H. This bond can be obtained when sp3 oxygen having directionality is coordinated and exists in the amorphous phase. The electron cloud with oxygen bonds is distorted. This forms a weak bond. When a thin film transistor having such a coupling structure is driven for a long period of time, electrons or holes are accumulated in the coupling region, and as a result, coupling is broken and a problem arises in reliability due to movement of the threshold voltage Vth.
一方、イオン結合の場合、陽イオン電子雲の大きさが大きくて、酸素陰イオンの結合に関係なくオーバーラップして、結晶相でも、非晶質相でも弱い結合が存在しないために、スレショルド電圧Ｖｔｈの変化がほとんどないか、僅かである高信頼性の薄膜トランジスタの製造に寄与する。
本発明の実施形態による酸化物半導体では、Ｚｎ酸化物又はＺｎ−Ｉｎ複合酸化物にＴａ又はＹが添加されてイオン結合が大部分の結合を形成するが、あらゆる結合がイオン結合である必要はない。On the other hand, in the case of ionic bonds, the size of the cation electron cloud is large and overlaps regardless of the binding of oxygen anions, and there is no weak bond in the crystalline or amorphous phase. This contributes to the manufacture of a highly reliable thin film transistor with little or no change in Vth.
In the oxide semiconductor according to the embodiment of the present invention, Ta or Y is added to Zn oxide or Zn-In composite oxide to form most bonds, but all bonds need to be ionic bonds. Absent.
本発明の一実施形態によるＩｎ−Ｚｎ複合酸化物は、Ｔａが添加された酸化物半導体において、Ｔａ：Ｉｎ：Ｚｎの組成比は、１：２．１〜１８：１．６〜１４原子（ａｔ％）比の範囲でありうる。
本発明の他の実施形態によるＩｎ−Ｚｎ複合酸化物は、Ｙが添加された酸化物半導体において、Ｙ：Ｉｎ：Ｚｎの組成比は、１：１０〜１００：１０〜８０原子比の範囲でありうる。
酸化物半導体には、Ｌｉ、ＫのようなＩ族元素、Ｍｇ、Ｃａ、ＳｒのようなＩＩ族元素、Ｇａ、Ａｌ、Ｉｎ、ＹのようなＩＩＩ族元素、Ｔｉ、Ｚｒ、Ｓｉ、Ｓｎ、ＧｅのようなＩＶ族元素、Ｔａ、Ｖｂ、Ｎｂ、ＳｂのようなＶ族元素、ランタノイド（ｌａｎｔｈａｎｉｄｅ）系元素（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）などが追加的に含まれうる。In an In—Zn composite oxide according to an embodiment of the present invention, a composition ratio of Ta: In: Zn is 1: 2.1 to 18: 1.6 to 14 atoms in an oxide semiconductor to which Ta is added ( at%) ratio.
In an In—Zn composite oxide according to another embodiment of the present invention, in the oxide semiconductor to which Y is added, the composition ratio of Y: In: Zn is in the range of 1:10 to 100: 10 to 80 atomic ratio. It is possible.
Oxide semiconductors include Group I elements such as Li and K, Group II elements such as Mg, Ca and Sr, Group III elements such as Ga, Al, In and Y, Ti, Zr, Si, Sn, Group IV elements such as Ge, Group V elements such as Ta, Vb, Nb and Sb, Lanthanide elements (La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho , Er, Tm, Yb, Lu), and the like.
本発明の実施形態による酸化物半導体は、ＬＣＤ、ＯＬＥＤに使われる駆動トランジスタのチャンネル物質として適用され、メモリ素子の周辺回路を構成するトランジスタ、又は選択トランジスタのチャンネル物質として適用されうる。 The oxide semiconductor according to the embodiment of the present invention is applied as a channel material of a driving transistor used in an LCD or OLED, and may be applied as a channel material of a transistor constituting a peripheral circuit of a memory device or a selection transistor.
図１（ａ）、（ｂ）は、本発明の実施形態による酸化物半導体を含む薄膜トランジスタの構造を示す断面図である。（ａ）は、ボトムゲート（ｂｏｔｔｏｍ ｇａｔｅ）型薄膜トランジスタを示し、（ｂ）は、トップゲート（ｔｏｐ ｇａｔｅ）型薄膜トランジスタを示す。 1A and 1B are cross-sectional views illustrating the structure of a thin film transistor including an oxide semiconductor according to an embodiment of the present invention. (A) shows a bottom gate type thin film transistor, and (b) shows a top gate type thin film transistor.
図１（ａ）を参照すると、本発明の実施形態による酸化物薄膜トランジスタは、基板１１の一領域上に形成されたゲート電極１３、基板１１及びゲート電極１３上に形成されたゲート絶縁層１４を含んでいる。基板１１がＳｉで形成された場合、Ｓｉ表面に熱酸化工程による酸化層１２をさらに含みうる。
そして、ゲート１３に対応するゲート絶縁層１４上には、チャンネル１５が形成されており、チャンネル１５の両側部及びゲート絶縁層１４上には、ソース１６ａ及びドレイン１６ｂが形成されている。本発明の実施形態による酸化物薄膜トランジスタは、Ｚｎ酸化物又はＩｎ−Ｚｎ複合酸化物にＴａ又はＹを添加したチャンネル１５を含みうる。Referring to FIG. 1A, an oxide thin film transistor according to an embodiment of the present invention includes a
A
ゲート電極１３は、上面及び二つの傾斜した側面を有する構造、例えば、上部の幅が下部幅より狭い台形（ｔｒａｐｅｚｏｉｄａｌ）の断面を有するものでありうる。ゲート絶縁層１４は、ゲート電極１３の上面及び側面と酸化層１２の上面の露出面を覆うように形成されたものでありうる。チャンネル１５の幅は、ゲート電極１３の下面の幅に対応するように、実質的に同一に形成されたものでありうる。 The
図１（ｂ）を参照すると、基板１０１上に各々形成されたソース１０２ａ及びドレイン１０２ｂを含み、ソース１０２ａ、ドレイン１０２ｂ間領域に形成されたチャンネル１０３を備える。チャンネル１０３及び基板１０１上には、ゲート絶縁層１０４が形成されており、チャンネル１０３に対応するゲート絶縁層１０４上には、ゲート電極１０５が形成されている。基板１０１がＳｉで形成された場合、基板１０１の表面には、熱酸化工程による酸化層をさらに含みうる。 Referring to FIG. 1 (b), a
以下、図１（ａ）、（ｂ）に示す本発明の実施形態による酸化物薄膜トランジスタを形成する各層の形成物質について説明する。
基板１１、１０１は、一般的な半導体素子に使われる基板を使用でき、例えば、Ｓｉ、ガラスまたは有機物材料を使用しうる。
基板１１、１０１の表面に形成された酸化層１２（図２では図示せず）は、例えば、基板１１、１０１がＳｉで形成された場合、Ｓｉ基板を熱酸化して形成されたＳｉＯ２である。Hereinafter, materials for forming each layer forming the oxide thin film transistor according to the embodiment of the present invention shown in FIGS. 1A and 1B will be described.
As the
The oxide layer 12 (not shown in FIG. 2) formed on the surfaces of the
ゲート電極１３、１０５は、導電性物質を使用でき、例えば、Ｔｉ、Ｐｔ、Ｒｕ、Ａｕ、Ａｇ、Ｍｏ、Ａｌ、Ｗ、又はＣｕのような金属、又はＩＺＯ（ＩｎＺｎＯ）又はＡＺＯ（ＡｌＺｎＯ）のような金属又は導電性酸化物でありうる。
ゲート絶縁層１４、１０４は、通常の半導体素子に使われる絶縁物質を使用して形成することができる。具体的には、ＳｉＯ２またはＳｉＯ２より誘電率の高いＨｉｇｈ−Ｋ物質であるＨｆＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、又はそれらの混合物を使用することができる。
ソース１６ａ、１０２ａ及びドレイン１６ｂ、１０２ｂは、導電性物質を使用して形成し、例えば、Ｔｉ、Ｐｔ、Ｒｕ、Ａｕ、Ａｇ、Ｍｏ、Ａｌ、Ｗ、又はＣｕのような金属又はＩＺＯ（ＩｎＺｎＯ）又はＡＺＯ（ＡｌＺｎＯ）のような金属又は導電性酸化物を使用することができる。The
The
The
以下、図２〜図６を参照して、本発明の実施形態による図１で示したボトムゲート型薄膜トランジスタの製造方法について説明する。
図２を参照すると、まず基板１１を用意する。基板１１は、Ｓｉ、ガラス又は有機物材料を使用しうる。Ｓｉを基板１１として使用する場合、熱酸化工程により基板１１の表面に絶縁層１２、例えば、ＳｉＯ２を形成しうる。そして、基板１１上を金属または導電性金属酸化物などの導電性物質１３ａで覆う。Hereinafter, a method of manufacturing the bottom gate type thin film transistor shown in FIG. 1 according to an embodiment of the present invention will be described with reference to FIGS.
Referring to FIG. 2, a
図３を参照すると、導電性物質１３ａをパターニングすることによって、ゲート１３を形成する。
図４を参照すると、ゲート１３の上部に絶縁物質を形成してパターニングしてゲート絶縁層１４を形成する。ゲート絶縁層は、シリコン酸化物、シリコン窒化物、ハフニウム（Ｈｆ）酸化物、アルミニウム酸化物又はハフニウム酸化物及びアルミニウム酸化物の混合物で形成しうる。Referring to FIG. 3, the
Referring to FIG. 4, an insulating material is formed on the
図５を参照すると、ゲート絶縁層１４上にチャンネル物質をＰＶＤ、ＣＶＤ又はＡＬＤなどの工程で塗布した後、ゲート１３に対応するゲート絶縁層１４上にチャンネル物質が残留するようにパターニングすることによって、チャンネル１５を形成する。
本発明の実施形態では、チャンネル１５は、Ｚｎ酸化物又はＩｎ−Ｚｎ複合酸化物に、Ｔａ又はＹのうち、少なくとも１つの物質を添加して形成しうる。Referring to FIG. 5, a channel material is applied on the
In the embodiment of the present invention, the
具体的には、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）工程でチャンネル１５を形成する場合、ＺｎＯ又はＩｎＺｎＯで形成されたターゲット（ｔａｒｇｅｔ）とＴａ又はＹで形成されたターゲットとを工程チャンバ内に装着してコ・スパッタリング（ｃｏ−ｓｐｕｔｔｅｒｉｎｇ）工程でチャンネル１５を形成する。また、ＺｎＯ又はＩｎＺｎＯに、Ｔａ又はＹのうち、少なくとも１つの物質をさらに含む単一ターゲットを使用することも可である。 Specifically, when the
図６を参照すると、金属又は導電性金属酸化物などの物質でチャンネル１５及びゲート絶縁層１４上を覆った後、チャンネル１５の両側部に接続するようにパターニングすることによって、ソース１６ａ及びドレイン１６ｂを形成する。
最後に、４００℃以下、例えば、３００℃の温度で一般的なファーネス、ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）、レーザー又はホットプレートなどを利用して熱処理工程を実施する。Referring to FIG. 6, after covering the
Finally, a heat treatment process is performed using a general furnace, RTA (rapid thermal annealing), laser, hot plate, or the like at a temperature of 400 ° C. or lower, for example, 300 ° C.
（製造例）
実施形態に係る製造例を図１（ａ）に示した構造を参照して説明する。
酸化膜１２が形成されたシリコン基板１１上にゲート電極１３として約２００ｎｍ厚さのＭｏを形成する。
そして、基板１１及びゲート電極１３上に２００ｎｍ厚さのシリコン窒化物をコート（ｃｏａｔ）してゲート絶縁層１４を形成する。
ゲート電極１３に対応するゲート絶縁層１４上に酸化物半導体をコートしてチャンネル１５を形成する。(Production example)
A manufacturing example according to the embodiment will be described with reference to the structure shown in FIG.
Mo having a thickness of about 200 nm is formed as a
Then, a 200 nm thick silicon nitride is coated on the
A
チャンネル１５の形成の具体的な工程を説明すれば、次の通りである。
チャンネル１５の形成工程の製造例では、ＩＺＯターゲット（Ｉｎ２Ｏ３：ＺｎＯ＝１：２ｍｏｌ％）とＴａ又はＹターゲットとを使用する。それらターゲットをスパッタのチャンバ内に装着させた。蒸着条件は、常温でＡｒ及びＯ２ガスを９５：５の比率で全体ガス圧力を保持し、ＩＺＯターゲットにＲＦｐｏｗｅｒ１５０Ｗを印加し、ＴａターゲットにＤＣｐｏｗｅｒ２５〜４０Ｗを印加し、ＹターゲットにＤＣｐｏｗｅｒ１５〜３５Ｗを印加した。チャンネルは、約７０ｎｍの厚さに形成した。A specific process for forming the
In the manufacturing example of the
ここで、ＩｎＺｎＯターゲットの代わりに、ＺｎＯターゲットを使用しても良い。そして、チャンネル１５の両側にソース及びドレインをＴｉ／Ｐｔ（１０／１００ｎｍ）二重層で形成した。
次に、３００〜３５０℃で１時間熱処理工程を実施した。製造工程時、チャンネルの表面に不純物が形成された場合、例えば、エッチング溶液（水：酢酸：塩酸＝８０：２０：０．１ｖｏｌ％）などを使用して除去しうる。Here, a ZnO target may be used instead of the InZnO target. The source and drain were formed on both sides of the
Next, the heat processing process was implemented at 300-350 degreeC for 1 hour. When impurities are formed on the surface of the channel during the manufacturing process, it can be removed using, for example, an etching solution (water: acetic acid: hydrochloric acid = 80: 20: 0.1 vol%).
上述したように製造した製造例による酸化物薄膜トランジスタ（チャンネルサイズ：Ｗ／Ｌ＝５０μｍ／４μｍ）に対して、ソース−ドレイン電圧（０．１Ｖ、１０Ｖ）別のゲート電圧Ｖｇ−ドレイン電流Ｉｄ変化を測定した。With respect to the oxide thin film transistor (channel size: W / L = 50 μm / 4 μm) according to the manufacturing example manufactured as described above, gate voltage Vg -drain current Id according to source-drain voltage (0.1 V, 10 V). Changes were measured.
図７〜図１２は、チャンネル物質としてＩＺＯにＴａを添加した場合のソース−ドレイン電圧（０．１Ｖ、５Ｖ、１０Ｖ）別ゲート電圧Ｖｇ−ドレイン電流Ｉｄを示すグラフである。
図７〜図１２は、スパッタリング工程でＴａターゲットの蒸着パワーを各々１５Ｗ、２０Ｗ、２５Ｗ、３０Ｗ、３５Ｗ及び４０Ｗに変化させつつ、チャンネル物質を製造した試片のグラフを示す図面である。7 to 12 are graphs showing gate voltage Vg -drain current Id according to source-drain voltages (0.1 V, 5 V, 10 V) when Ta is added to IZO as a channel material.
7 to 12 are graphs showing samples of channel specimens manufactured with channel materials while changing the deposition power of the Ta target to 15 W, 20 W, 25 W, 30 W, 35 W and 40 W, respectively, in the sputtering process.
図７〜図１２を参照すると、あらゆる蒸着パワーでトランジスタとして使用可能なトランスファカーブ特性を示すことが分かる。下記の表１では、Ｔａの蒸着パワーによる組成、移動度（ｍｏｂｉｌｉｔｙ）及びスイング電圧（ｓｗｉｎｇ ｖｏｌｔａｇｅ）を示す。
酸化物半導体物質に対して組成を評価（ｅｖａｌｕａｔｅ）するために、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）−ＡＥＳ（Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）（誤差範囲約１％）分析を実施した。
表１を参照すると、Ｔａターゲットの蒸着パワーが増加するほど、Ｔａの含量が増加することが分かる。7 to 12, it can be seen that the transfer curve characteristic that can be used as a transistor at any vapor deposition power is shown. Table 1 below shows the composition, mobility, and swing voltage according to the deposition power of Ta.
In order to evaluate the composition of the oxide semiconductor material, ICP (Inductively coupled plasma) -AES (Auger Electron Spectroscopy) (error range about 1%) analysis was performed.
Referring to Table 1, it can be seen that the Ta content increases as the deposition power of the Ta target increases.
表１に示すＴａ：Ｉｎ：Ｚｎの原子含量（ａｔ％）比は、１：２．１〜９．５：１．６〜６．４原子比を示す。特に、Ｔａ１５Ｗ〜Ｔａ２５Ｗに該当する１：５．７〜９．５：４．８〜６．４原子比の範囲で、Ｏｎ電流が約１０−４Ａであり、オフ電流が１０−１１〜１０−１２Ａ以下であり、オン／オフ電流比は、１０７以上である特性を示す。
図１３及び図１４は、Ｔａターゲットの蒸着のためのパワーが２５Ｗでチャンネルを形成した後、３００℃で熱処理した試片に対して、５０℃にて、経時的にゲート電圧Ｖｇ−ドレイン電流Ｉｄを測定し、ドレイン電流値が３μＡである時のゲート電圧値の変化量を表したグラフである。FIG. 13 and FIG. 14 show the gate voltage Vg -drain current over time at 50 ° C. for a specimen heat-treated at 300 ° C. after forming a channel with a power of 25 W for vapor deposition of Ta target. measured Id, it is a graph showing the variation of the gate voltage value when the drain current value is 3 .mu.A.
図１３を参照すると、経時的にゲート電圧値の変化量が少しずつ増加することが分かる。図１４を参照すると、約５０，０００時間が過ぎても、ゲート電圧値の変化量は２．５Ｖと予想される。したがって、初期の半導体薄膜トランジスタにおいて、初期の電気的な特性の変化量が非常に小さいと判断できる。従って、本発明の実施形態による酸化物薄膜トランジスタは、高いＯｎ／Ｏｆｆ電流比と低いＯｆｆ電流を示し、ヒステリシスがなくて従来の酸化物薄膜トランジスタと比較して改良された特性を有することが分かる。 Referring to FIG. 13, it can be seen that the amount of change in the gate voltage value increases gradually over time. Referring to FIG. 14, even if about 50,000 hours have passed, the amount of change in the gate voltage value is expected to be 2.5V. Therefore, it can be determined that the initial amount of change in electrical characteristics is very small in the initial semiconductor thin film transistor. Accordingly, it can be seen that the oxide thin film transistor according to the embodiment of the present invention has a high On / Off current ratio and a low Off current, and has improved characteristics compared with the conventional oxide thin film transistor without hysteresis.
図１５及び図１６は、チャンネル物質としてＩＺＯにＹを添加した場合のソース−ドレイン電圧（０．１Ｖ、５Ｖ、１０Ｖ）別のゲート電圧ＶＧＳ−ドレイン電流ＩＤＳを示すグラフである。図１５及び図１６は、スパッタリング工程で、Ｙターゲットの蒸着のためのパワーを各々１５Ｗに保持し、ＩＺＯターゲットの蒸着のためのパワーを各々１５０Ｗ及び２００Ｗに保持しつつ、チャンネル物質を製造した試片のグラフである。15 and 16 are graphs showing gate voltage VGS -drain current IDS according to source-drain voltage (0.1 V, 5 V, 10 V) when Y is added to IZO as a channel material. FIGS. 15 and 16 are diagrams illustrating a process for producing a channel material in a sputtering process while maintaining the power for deposition of the Y target at 15 W and maintaining the power for deposition of the IZO target at 150 W and 200 W, respectively. It is a graph of a piece.
図１５及び図１６を参照すると、チャンネル物質がトランジスタとして好適なトランスファカーブ特性を示すことが分かる。下記の表２では、Ｙの蒸着のために供給されたパワーに従った原子比を示す。組成を評価するために、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）−ＡＥＳ（Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）（誤差率約１％）分析を実施した。表２を参照すると、Ｙターゲットの蒸着のためのパワーが増加するほど、チャンネルでのＹの含量が増加することが分かる。 Referring to FIGS. 15 and 16, it can be seen that the channel material exhibits a transfer curve characteristic suitable for a transistor. Table 2 below shows the atomic ratio according to the power supplied for Y deposition. In order to evaluate the composition, an ICP (Inductively coupled plasma) -AES (Auger Electron Spectroscopy) (error rate about 1%) analysis was performed. Referring to Table 2, it can be seen that the Y content in the channel increases as the power for Y target deposition increases.
下記の表２で、Ｙ：Ｉｎ：Ｚｎの組成比は、１：２１．７〜５０：１４〜４１原子比を示す。特に、１：４６〜５０：３０〜４１原子比範囲でＯｎ電流が約１０−４Ａ、オフ電流が１０−１１〜１０−１２Ａ以下であり、オン／オフ電流比は、１０７以上である特性を示す。
図１７は、Ｙターゲットの蒸着のためのパワーを１５Ｗに保持しつつ、チャンネルを形成した本発明の実施形態による酸化物薄膜トランジスタに対してゲート電圧を０．１、５、１０、１５、及び２０Ｖで印加する場合のドレイン電圧Ｖｄ−ドレイン電流Ｉｄ値を示すグラフである。FIG. 17 illustrates a gate voltage of 0.1, 5, 10, 15, and 20 V for an oxide thin film transistor according to an embodiment of the present invention in which a channel is formed while maintaining a power for deposition of a Y target at 15 W. 5 is a graph showing the drain voltage Vd -drain current Id value when applied at the same time.
この際、ＩＺＯ（Ｉｎ２Ｏ３：ＺｎＯ＝１：２ｍｏｌ％）ターゲットには、ＲＦ１５０Ｗを印加して、コ・スパッタリングした。
図１７を参照すると、ゲート電圧を０．１Ｖで印加する場合、ドレイン電圧が増加しても、ドレイン電流値の変化はないことが分かる。しかし、ゲート電圧を５Ｖ以上で印加する場合、ドレイン電圧を増加させれば、ドレイン電流値も徐々に増加することが分かる。At thistime, IZO the(In 2 O 3:: ZnO = 1 2mol%) target by applying a RF150W, and co-sputtering.
Referring to FIG. 17, it can be seen that when the gate voltage is applied at 0.1 V, the drain current value does not change even if the drain voltage increases. However, it can be seen that when the gate voltage is applied at 5 V or higher, the drain current value gradually increases as the drain voltage is increased.
図１８及び図１９は、Ｙターゲットの蒸着のためのパワーを１５Ｗを保持しつつ、チャンネルを形成した本発明の実施形態による酸化物薄膜トランジスタを光に露出させた場合の電気的特性の変化を調べるために、ゲート電圧ＶＧＳ−ドレイン電流ＩＤＳを測定した結果を示すグラフである。18 and 19 show changes in electrical characteristics when an oxide thin film transistor according to an embodiment of the present invention in which a channel is formed is exposed to light while maintaining a power for deposition of a Y target of 15 W. Therefore, it is a graph which shows the result of having measured gate voltageVGS -drain currentIDS .
この際、ＩＺＯ（Ｉｎ２Ｏ３：ＺｎＯ＝１：２ｍｏｌ％）ターゲットには、ＲＦ１５０Ｗを印加してコ・スパッタリングした。
図１８は、ソース−ドレイン電圧が０．１Ｖである場合であり、図１９は、ソース−ドレイン電圧が１０Ｖである場合を示す。ここで、「ＦＩＲＳＴ」は、試片形成直後を示し、「ＯＰＥＮ」は、試片を自然光に露出させた場合（ｄｏｏｒ ｏｐｅｎ）を示し、「ＬＩＧＨＴ」は、薄膜トランジスタに直接ランプ光を照射したものである。At this time, RF150W was applied to the IZO (In2 O3 : ZnO = 1: 2 mol%) target to perform co-sputtering.
18 shows a case where the source-drain voltage is 0.1V, and FIG. 19 shows a case where the source-drain voltage is 10V. Here, “FIRST” indicates immediately after the specimen is formed, “OPEN” indicates the case where the specimen is exposed to natural light (door open), and “LIGHT” indicates that the thin film transistor is directly irradiated with the lamp light. It is.
図１８及び図１９を参照すると、３つの場合のトランスファカーブの変化が大きくないことがわかる。すなわち、本発明の実施形態による薄膜トランジスタは、外部環境、特に外光に対する変化が少なく、信頼性が優秀であることが分かる。 Referring to FIGS. 18 and 19, it can be seen that the change in the transfer curve in the three cases is not large. That is, it can be seen that the thin film transistor according to the embodiment of the present invention has little change with respect to the external environment, particularly external light, and has excellent reliability.
一方、蒸着された薄膜の組成成分比、ＩＤＳ−ＶＧＳグラフ、移動度特性は、使われるターゲットの種類、蒸着時のターゲット印加電圧、蒸着装備、蒸着圧力、酸素分圧条件、基板温度により変更可能である。
例えば、ＩｎＺｎＯターゲット及び、Ｔａ又はＹターゲットの２種を使用する場合に代えて、ＩｎＺｎＯにＴａ又はＹが含まれた１つのターゲットで使用する場合、蒸着した薄膜組成が変わりうる。On the other hand, the composition ratio, IDS -VGS graph, and mobility characteristics of the deposited thin film depend on the type of target used, target application voltage during deposition, deposition equipment, deposition pressure, oxygen partial pressure conditions, and substrate temperature. It can be changed.
For example, instead of using two types of InZnO target and Ta or Y target, when using one target in which Ta or Y is contained in InZnO, the deposited thin film composition can be changed.
また蒸着した薄膜組成が同じ場合でも、蒸着条件によって薄膜特性の変更が可能である。例えば、スパッタリング工程で酸化物半導体を蒸着する場合、酸素分圧によって酸化物の抵抗範囲は大きく変わりうる。酸素分圧が適量以下に調節される場合、蒸着された薄膜の抵抗が低い薄膜を蒸着し、酸素分圧を高く調節する場合、抵抗が高い薄膜を蒸着しうる。 Even when the deposited thin film composition is the same, the thin film characteristics can be changed depending on the deposition conditions. For example, in the case where an oxide semiconductor is deposited by a sputtering process, the resistance range of the oxide can be significantly changed depending on the oxygen partial pressure. When the oxygen partial pressure is adjusted to an appropriate amount or less, a thin film having a low resistance can be deposited, and when the oxygen partial pressure is adjusted to a high level, a thin film having a high resistance can be deposited.
上述したような実施形態を通じて、当業者ならば、本発明の技術的思想により酸化物半導体を利用してＬＣＤ、ＯＬＥＤなど平板ディスプレイの駆動トランジスタ、メモリ素子の周辺回路構成のためのトランジスタなど多様な電子素子を製造できることは理解されるものである。 Through the above-described embodiments, those skilled in the art can use various oxide semiconductors such as driving transistors for flat panel displays such as LCDs and OLEDs, transistors for peripheral circuit configurations of memory elements, etc. according to the technical idea of the present invention. It is understood that electronic devices can be manufactured.
本発明の実施形態による酸化物薄膜トランジスタは、ボトムゲート型又はトップゲート型として使われうる。結果的に、本発明の範囲は説明した実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。 The oxide thin film transistor according to an embodiment of the present invention may be used as a bottom gate type or a top gate type. As a result, the scope of the present invention is not defined by the described embodiments, but must be defined by the technical ideas described in the claims.
１１、１０１ 基板
１２ 酸化層
１３、１０５ ゲート電極
１４、１０４ ゲート絶縁層
１５、１０３ チャンネル
１６ａ、１０２ａ ソース
１６ｂ、１０２ｂ ドレイン
11, 101
Claims (30)
Translated fromJapaneseＺｎ及びＴａを含むことを特徴とする酸化物半導体。An oxide semiconductor,
An oxide semiconductor containing Zn and Ta.
ゲートと、
前記ゲートと対応する位置に形成され、Ｚｎ及びＴａを含む酸化物半導体を有して形成されるチャンネルと、
前記ゲートとチャンネルとの間に形成されるゲート絶縁体と、
前記チャンネルの両側部と各々接触して形成されるソース及びドレインとを備えることを特徴とする酸化物薄膜トランジスタ。An oxide thin film transistor comprising:
The gate,
A channel formed at a position corresponding to the gate and having an oxide semiconductor containing Zn and Ta;
A gate insulator formed between the gate and the channel;
An oxide thin film transistor comprising a source and a drain formed in contact with both sides of the channel.
Ｚｎ及びＹを含むことを特徴とする酸化物半導体。An oxide semiconductor,
An oxide semiconductor containing Zn and Y.
ゲートと、
前記ゲートと対応する位置に形成され、Ｚｎ及びＹを含む酸化物半導体を有して形成されるチャンネルと、
前記ゲートとチャンネルとの間に形成されるゲート絶縁体と、
前記チャンネルの両側部と各々接触して形成されるソース及びドレインとを備えることを特徴とする酸化物薄膜トランジスタ。An oxide thin film transistor comprising:
The gate,
A channel formed at a position corresponding to the gate and having an oxide semiconductor containing Zn and Y;
A gate insulator formed between the gate and the channel;
An oxide thin film transistor comprising a source and a drain formed in contact with both sides of the channel.
Ｚｎと、Ｔａ又はＹの内の少なくとも１つを含むことを特徴とする酸化物半導体。An oxide semiconductor,
An oxide semiconductor comprising Zn and at least one of Ta or Y.
ゲートと、
前記ゲートと対応する位置に形成され、Ｚｎと、Ｔａ又はＹの内の少なくとも１つを含む酸化物半導体を有して形成されるチャンネルと、
前記ゲートとチャンネルとの間に形成されるゲート絶縁体と、
前記チャンネルの両側部と各々接触して形成されるソース及びドレインとを備えることを特徴とする酸化物薄膜トランジスタ。
An oxide thin film transistor comprising:
The gate,
A channel formed at a position corresponding to the gate and formed of an oxide semiconductor containing Zn and at least one of Ta and Y;
A gate insulator formed between the gate and the channel;
An oxide thin film transistor comprising a source and a drain formed in contact with both sides of the channel.
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