JP2010147254A - 半導体装置 - Google Patents

Abstract

【課題】ゲート電極の抵抗を低減しつつ、寄生容量やチップ面積の増大を抑制して、高周波特性を向上できる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ソース拡散層１１０とドレイン拡散層１２０とゲート電極１００とにより構成された単位電界効果トランジスタを電気的に並列接続したマルチフィンガー構造の電界効果トランジスタと、この電界効果トランジスタの上部に電気的に接続した多層配線構造とを備え、ソース拡散層１１０の第２の配線（Ｍ１配線１５０）およびドレイン拡散層１２０の第３の配線（Ｍ１配線１５０）より上層にゲート電極１００の第１の配線（Ｍ２配線１６０）を設けるものである。
【選択図】図３

Description

本発明は、半導体装置に関する。

ＭＩＳＦＥＴは微細化により、ＧＨｚ以上の高周波アナログ回路に使用されるようになっている。しかし、高周波アナログ回路に使用する場合、ＭＩＳＦＥＴの持つ種々の寄生抵抗と寄生容量が回路の性能を劣化させるという問題があった。図１０はＭＩＳＦＥＴを高周波で使用する場合のＭＩＳＦＥＴの等価回路の一例である。図１０で、点線で囲む部分は本来のＭＩＳＦＥＴの部分であるが、高周波で使用する場合には図１０のように、ＭＩＳＦＥＴのまわりに寄生抵抗・寄生容量・寄生インダクタンスを付加して高周波特性を再現する。この寄生成分はＭＩＳＦＥＴに付随する配線や基板が持っている成分である。このような寄生成分の内、特にゲート電極の抵抗ＲｅｌｅはＭＩＳＦＥＴの性能に対する影響が大きく、ノイズ指数ＮＦや最大発振周波数ｆｍａｘを劣化させる。このゲート電極抵抗ＲｅｌｅはＭＩＳＦＥＴのゲート電極自身が持つ抵抗である。

近年のＭＩＳＦＥＴではゲート電極は多結晶シリコン(ポリシリコン)と、シリコンと金属の合金(シリサイド)の２層構造が使用される。これにより、単純にポリシリコンを用いるゲート電極よりは低抵抗に出来る。図１１は、ＭＩＳＦＥＴのレイアウトの一例を示す上面図である。図１１に示すＭＩＳＦＥＴのゲート電極１００の抵抗Ｒｅｌｅは簡単には次式で与えられる。

ここで、ρｓｉｌはシリサイドのシート抵抗、ρｉｎｔはシリサイドとポリシリコンの界面抵抗、Ｗはゲート幅、Ｒｃｏｎはコンタクト抵抗である。ＭＩＳＦＥＴのゲート長Ｌが短くなるとゲート電極１００が細長くなるために上式より大きな抵抗が発生することがわかる。

このゲート電極抵抗を低減する方法として、図１２に示すようなゲート電極直上コンタクト構造が提案されている(特許文献１、特許文献２、特許文献３、特許文献４、特許文献５など参照)。これらの構造では、ＭＩＳＦＥＴのゲート電極１００のチャネル領域１７０の上にコンタクト１３０を配置して、第１のメタル配線１８０に接続する。第１のメタル配線１８０のシート抵抗はシリサイドの１/１００程度と低抵抗なので、(１)式における１項目はほぼ無視できる。さらにコンタクト数を図１１の構造よりも増やすことが出来るので３項目も小さく出来る。これにより、ゲート電極抵抗の低減が可能であった。

このゲート直上コンタクト構造はゲート電極抵抗を低減できるが、ゲート電極１００に沿って第１のメタル配線１８０を配置する必要があるために、メタル配線の寄生容量が増大していた。具体的には図１０におけるゲート-ソース間容量Ｃｍｇｓとゲート-ドレイン間容量Ｃｍｇｄに影響が現れる。この容量の増大により、遮断周波数ｆ_Ｔや最大発振周波数ｆｍａｘが劣化する。また、ゲート電極１００上の第１のメタル配線１８０は、ソース拡散層１１０およびドレイン拡散層１２０の第２のメタル配線１９０と平行して配置されるので、ソース拡散層１１０およびドレイン拡散層１２０の第２のメタル配線１９０の間にゲート電極１００の第１のメタル配線１８０を配置する必要があるが、このためにはソース拡散層１１０およびドレイン拡散層１２０の各第２のメタル配線１９０の間隔を広げる必要があり、ＭＩＳＦＥＴの占有面積が増大していた。

また、特許文献２にはゲート電極のメタル配線をソース・ドレインのメタル配線に対して垂直に配置する構造が記載されている。

また、従来のゲート電極１００の第１のメタル配線１８０とソース拡散層１１０およびドレイン拡散層１２０の第２のメタル配線１９０とは同じ層に設けられていた。それは、１つのリソグラフィーパターンで第１のメタル配線１８０と第２のメタル配線１９０とを形成でき、製造工程が容易になるためである。
特開昭５４−１２５９８５号公報特開平０６−１７７３７９号公報特開２０００−１７４２６８号公報特開２０００−３３２０２８号公報特開２００１−１８９４２９号公報

このように、従来のゲート直上コンタクト構造では、ソース・ドレインのメタル配線と同層にゲート電極のメタル配線が配置されていたために、メタル配線の寄生容量が増大していた。このメタル配線の寄生容量の低減させるためにはＭＩＳＦＥＴの占有面積を増大させる必要があった。そのため、ＭＩＳＦＥＴの占有面積の増大を抑制しつつメタル配線の寄生容量を低減することが困難であった。

本発明によれば、基板と、前記基板上に設けられた複数の電界効果トランジスタと、前記電界効果トランジスタの上部に電気的に接続された多層配線構造と、を備えた半導体装置であって、
前記電界効果トランジスタは、
前記基板の表面近傍に設けられたソース拡散層と、
前記基板の表面近傍に設けられたドレイン拡散層と、
前記ソース拡散層と前記ドレイン拡散層と間の前記基板の上部に絶縁膜を介して設けられたゲート電極と、を有し、
前記多層配線構造は、
前記ゲート電極の上部に設けられた複数の第１のコンタクトと、
前記ソース拡散層の上部に設けられた複数の第２のコンタクトと、
前記ドレイン拡散層の上部に設けられた複数の第３のコンタクトと、
前記第１のコンタクトの上部に設けられた接続パッドと、
前記接続パッドの上部に設けられた導電プラグと、
前記導電プラグの上部に設けられた第１の配線と、
前記第２のコンタクトの上部に設けられた第２の配線と、
前記第３のコンタクトの上部に設けられた第３の配線と、を有し、
前記第１の配線は、前記第１のコンタクト、前記接続パッド、および前記導電プラグを介して前記ゲート電極に電気的に接続され、前記接続パッドは、前記第２の配線および前記第３の配線と同層に設けられ、
前記第１の配線は、前記第２の配線および前記第３の配線よりも上層に設けられたことを特徴とする半導体装置が提供される。

第１の配線は、第２の配線と第３の配線との同層に設けられた接続パッドの上部に導電プラグを介して設けられる。

ソース拡散層およびドレイン拡散層の配線より上層にゲート電極の配線を設けられるので、半導体装置の占有面積の増大を抑制しつつメタル配線の寄生容量を低減できる。

(第１の実施形態)
本発明の実施の一形態を図面を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。なお、本実施の形態では図示するように前後左右上下の方向を規定して説明する。しかし、これは構成要素の相対関係を簡単に説明するために便宜的に規定するものである。従って、本発明を実施する製品の製造時や使用時の方向を限定するものではない。

図１は本発明の第１の実施形態のＭＩＳＦＥＴを示す。図１（ｂ）は、上面図（図１(ａ)）のＡ−Ａ'の位置での断面図である。このＭＩＳＦＥＴは複数の電界効果トランジスタが横に並べられて、お互いの電界効果トランジスタが電気的に並列接続されるマルチフィンガー形状を有する。図１では３つ構成単位のＭＩＳＦＥＴを示している。

本発明の第１の実施形態の半導体装置は、基板と、基板上に設けられた複数の電界効果トランジスタと、電界効果トランジスタの上部に電気的に接続された多層配線構造と、を備える。この電界効果トランジスタは、基板の表面近傍に設けられたソース拡散層１１０と、基板の表面近傍に設けられたドレイン拡散層１２０と、ソース拡散層１１０とドレイン拡散層１２０と間の基板の上部に絶縁膜を介して設けられたゲート電極１００と、を有する。また、多層配線構造は、ゲート電極１００の上部に設けられた複数の第１のコンタクト１３０と、ソース拡散層１１０の上部に設けられた複数の第２のコンタクト１３０と、ドレイン拡散層１２０の上部に設けられた複数の第３のコンタクト１３０と、第１のコンタクト１３０の上部に設けられた接続パッド１５２と、接続パッド１５２の上部に設けられた導電プラグ(ビア１４０)と、ビア１４０の上部に設けられた第１の配線(Ｍ２配線１６０)と第２のコンタクト１３０の上部に設けられた第２の配線(Ｍ１配線１５０)と、第３のコンタクト１３０の上部に設けられた第３の配線(Ｍ１配線１５０)と、を有する。ここで、接続パッド１５２は、島状Ｍ１配線である。島状Ｍ１配線とは、当該配線が接続されたコンタクトに隣接するコンタクトとの距離よりも長さが短いＭ１配線を意味する。
さらに、第１の配線(Ｍ２配線１６０)は、第１のコンタクト１３０、接続パッド１５２、およびビア１４０を介してゲート電極１００に電気的に接続する。この接続パッド１５２は、第２の配線(Ｍ１配線１５０)および第３の配線(Ｍ１配線１５０)と同層に設けられている。そのため、第１の配線(Ｍ２配線１６０)は、第２の配線(Ｍ１配線１５０)および第３の配線(Ｍ１配線１５０)よりも上層に設けられる。また第１の配線(Ｍ２配線１６０)より下層の接続パッド１５２およびビア１４０は、第１のコンタクト１３０の直上部近傍のみに配置されるものである。

本実施形態の多層配線構は、配線および絶縁膜により構成された配線層が複数積層されたものである。この配線は金属を主成分とする配線であれば特に限定されない。この絶縁膜は、例えば配線材を絶縁分離する膜（層間絶縁膜）である。また、メタル配線およびコンタクトの材料は、主にＣｕを主成分とすることができる。金属配線材の信頼性を向上させるため、Ｃｕ以外の金属元素がＣｕからなる部材に含まれていても良く、Ｃｕ以外の金属元素がＣｕの上面や側面などに形成されていても良い。さらに、配線あるいはコンタクトを構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面および底面を被覆するバリアメタル膜を設けてもよい。バリアメタル膜は、銅の拡散に対してバリアとなる性質を有する導電性膜を示す。例えば、配線がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、チタン（Ｔｉ）、およびタングステン（Ｗ）のような高融点金属やその窒化物等、またはそれらの積層膜が使用されてもよい。このメタル配線の形成方法は特に限定されず、エッチング法、ダマシン法などが用いられる。メタル配線下およびメタル配線間の層間絶縁膜のいずれにもＣＭＰを用いることができる。また、接続パッド１５２も配線と同様の材料で構成することができる。

本実施形態において、電界効果トランジスタは、横に並べられて、お互いの電界効果トランジスタは電気的に並列接続されるマルチフィンガー構造となっている。例えば図１に例示するように、基板上のゲート電極１００、ソース拡散層１１０、およびドレイン拡散層１２０がそれぞれ延設した方向をゲート電極１００の延在方向とし、これらにより構成されたＭＩＳＦＥＴを構成単位とする。このマルチフィンガー構造は、ゲート電極１００の延在方向に対して直角方向に配置されたＭＩＳＦＥＴの構成単位が、互に電気的に並列接続されたものである。２つの単位電界効果トランジスタは、ソース拡散層１１０またはドレイン拡散層１２０を共用することができる。本実施形態のＭＩＳＦＥＴはアナログ回路に用いてもよい。

また第１、第２、および第３のコンタクト１３０は、それぞれ基板上のゲート電極１００、ソース拡散層１１０、およびドレイン拡散層１２０上に複数設けられてもよい。第１のコンタクト１３０と、第２および第３のコンタクト１３０とは、ＭＩＳＦＥＴの構成単位中で同数でも異なった数でもよい。図１に示すように、第１のコンタクト１３０、第２のコンタクト１３０および第３のコンタクト１３０のそれぞれのコンタクト配置は格子状となってもよい。さらに、それぞれのコンタクト配置のコンタクトの縦横の位置は一致してもよく、異なってもよい。このコンタクト配置は、第１の配線（Ｍ２配線１６０）が第２の配線および第３の配線（Ｍ１配線１５０）より上層に設けられる限り、特に限定されない。

ゲート電極１００の第１のコンタクト１３０の径がゲート長より大きい場合には第１のコンタクト１３０がゲート電極１００からはみ出す形状となる。この場合でも、ゲート電極１００の側面にはシリコン窒化膜などで形成されるサイドウォール(図示せず)を配置することができるため、第１コンタクト１３０がサイドウォールからはみ出さない限りは、第１のコンタクト１３０とソース・ドレイン領域(ソース拡散層１１０、ドレイン拡散層１２０)とが短絡することを防ぐことができる。

また、図１に示すように、ソース拡散層１１０の第２のコンタクト１３０はＭＩＳＦＥＴのチャネル領域１７０と直列に接続される。またドレイン拡散層１２０の第３のコンタクト１３０も同様に直列に接続される。これにより、第２のコンタクト１３０および第３のコンタクト１３０は抵抗が大きいとオン電流などＭＩＳＦＥＴのＤＣ特性に影響を与えるが、ゲート電極１００の第１のコンタクト１３０はゲート電極抵抗に直列に接続されるのでゲート電極抵抗に対して相対的に低ければよい。そのため、上述のとおり、ゲート電極１００に形成する第１コンタクト１３０の数はソース拡散層１１０に形成する第２のコンタクト１３０またはドレイン拡散層１２０に形成する第３のコンタクト１３０の数よりも少なくしてもよい。

Ｍ２配線１６０は、接続パッド１５２およびビア１４０を介して、ゲート電極１００と電気的に接続するものである。本実施形態の第１の配線(Ｍ２配線１６０)は、ゲート電極１００の上部に設けられた第１のコンタクト１３０の直上部近傍のみに配置された接続パッド１５２およびビア１４０を介して、ゲート電極１００の上層に設ける。これにより、このＭ２配線１６０は、ソース拡散層１１０およびドレイン拡散層１２０のそれぞれの配線(Ｍ１配線１５０)より上層に設けられる。

また、Ｍ２配線１６０は、ソース拡散層１１０およびドレイン拡散層１２０のそれぞれの配線(Ｍ１配線１５０)より上層に設けられているかぎり、自由なパターンの配線構造で第１のコンタクト１３０を電気的に接続することができる。Ｍ２配線１６０は、Ｍ１配線１５０と同層に設けられた接続パッド１５２の上部にビア１４０を介して設けられる。Ｍ２配線１６０は、同一のゲート電極１００上部の第１のコンタクト１３０と接続してもよく、異なるゲート電極１００にまたがって複数の第１のコンタクト１３０と接続してもよい。また、Ｍ２配線１６０は、１つの配線層で設けられていてもよく、複数の配線層にまたがって設けられていてもよい。さらには、Ｍ２配線１６０は最上配線層に形成されてもよい。

この接続パッド１５２は、ゲート電極１００の延在方向における第１のコンタクト１３０同士を接続しなければ、特に限定されない。また接続パッド１５２は、第１のコンタクト１３０と同径程度の径を有してもよい。本実施形態の配線抵抗の低減の効果が得られる範囲で調整できる。本実施形態では、接続パッド１５２(島状Ｍ１配線)は、ソース拡散層１１０およびドレイン拡散層１２０のそれぞれの配線(Ｍ１配線１５０)と同じリソグラフィーパターンで形成されてもよい。接続パッド１５２は、Ｍ１配線１５０と同層に設けられている。
導電プラグは、本実施形態では、図１に例示するように、ビア１４０であるが、これに限定されるものではない。複数のビア１４０と接続パッド１５２とが設けられていてもよい。これにより、Ｍ２配線１６０をさらに上層に形成することができる。

本実施形態では、メタル配線層として最下層のＭ１配線１５０、およびＭ１配線１５０よりひとつ上の層のＭ２配線１６０を使用するものとする。Ｍ１配線１５０とＭ２配線１６０の場合のみを示すが、さらに上層のメタル配線を使用することもできる。ただし、上層の配線を使用した場合でも、ソース拡散層１１０の配線およびドレイン拡散層１２０の配線に対するゲート電極１００の配線の相対的な位置関係は変わらないものとする。つまり、どのような多層配線構造でも、第２の配線(Ｍ１配線１５０)および第３の配線(Ｍ１配線１５０)に対する第１の配線(Ｍ２配線１６０)の相対的な位置関係は維持されるものとする。

図１に示すように、第１の配線（Ｍ２配線１６０）は、第２の配線（Ｍ１配線１５０）および第３の配線（Ｍ１配線１５０）と平行に設けられている。ソース・ドレイン配線はＭ１配線１５０を使用する。この、Ｍ１配線１５０はゲート電極１００に平行に配置されている。チャネル部１７０の複数の箇所に第１のコンタクト１３０を配置する。第１のコンタクト１３０近傍のみに接続パッド１５２を配置する。このようにして、ビア１４０を介してゲート電極１００をＭ２配線１６０に接続する。ゲート電極１００の延在方向に対して平行な方向にＭ２配線１６０でゲート電極１００は接続される。ここで、「平行」とは、各配線が配置される際に、本実施形態の効果を奏する範囲の程度の誤差を許容することを意味する。

本実施形態の効果について説明する。Ｍ２配線１６０はゲート電極１００に平行に配置しＭＩＳＦＥＴの外側まで接続される。この形状ではゲート電極１００のメタル配線(Ｍ２配線１６０)とソース拡散層１１０・ドレイン拡散層１２０のメタル配線(Ｍ１配線１５０)は並列に配置される。ソース拡散層１１０・ドレイン拡散層１２０が主にＭ１配線１５０で形成されるのに対して、ゲート電極１００はＭ２配線１６０で形成される。Ｍ２配線１６０は、ソース拡散層１１０およびドレイン拡散層１２０のそれぞれの配線(Ｍ１配線１５０)より上層に設けられる。
また、Ｍ１配線１５０と同層には、接続パッド１５２が設けられている。Ｍ１配線１５０は、ゲート電極１００の延在方向に延設する構造であるのに対して、本実施形態の接続パッド１５２は、第１のコンタクト１３０近傍のみに配置される。
これにより、本実施形態のゲート電極１００とソース拡散層１１０・ドレイン拡散層１２０との間の寄生容量は、全ての(ゲート電極１００、ソース拡散層１１０、ドレイン拡散層１２０の配線がＭ１配線１５０で形成される場合よりも小さくなる。つまり、Ｍ２配線１６０とＭ１配線１５０とが同層に設けられた構造よりも、本実施形態のＭ２配線１６０がＭ１配線１５０よりも上層に設けられた構造の方が、ゲート電極１００とソース拡散層１１０・ドレイン拡散層１２０との間の寄生容量は小さくなる。

また、本実施形態では、複数の第１のコンタクト１３０とこの上部に設けられた第１のコンタクト１３０と同径程度の接続パッド１５２およびビア１４０を介して、ゲート電極１００のメタル配線としてＭ２配線１６０をゲート電極１００上に設けるため、ゲート電極１００の抵抗を低減することができる。
このように、本実施形態では、ゲート電極１００の抵抗を低減しつつメタル配線の寄生容量増大を抑制できる。また、Ｍ２配線１６０をＭ１配線１５０よりも上層に設ける構造により、Ｍ１配線１５０の間隔を広げずにメタル配線の寄生容量の増大を抑制できるため、ＭＩＳＦＥＴの占有面積の増大を抑制することができる。よって、Ｍ２配線１６０とＭ１配線１５０とが同層に設けられていないため、従来と比較してメタル配線の寄生容量を低減したまま、ソース拡散層１１０・ドレイン拡散層１２０のメタル配線の間隔を狭めてＭＩＳＦＥＴの占有面積を低減することができる。

ところで、上述のとおり、従来のゲート電極のメタル配線とソース拡散層およびドレイン拡散層のメタル配線とは同じ層に設けられていた。それは、１つのリソグラフィーパターンでゲート電極のメタル配線とソース拡散層およびドレイン拡散層のメタル配線とを形成でき、製造工程が容易になるためである。そのため、メタル配線を異なる層に設けるためには、平坦化の工程や新たなリソグラフィーパターンが必要となり製造工程が煩雑になる。そのため、ゲート電極のメタル配線とソース拡散層およびドレイン拡散層のメタル配線は異なる層に設けられることは通常なかった。

これに対して、本実施形態では、新たなリソグラフィーパターンにより製造工程が増加するが、Ｍ２配線１６０とＭ１配線１５０とが同層に設けられた構造よりも、本実施形態のＭ２配線１６０がＭ１配線１５０よりも上層に設けられた構造の方が、ゲート電極１００とソース拡散層１１０・ドレイン拡散層１２０との間の寄生容量を小さすることができる。さらに、本実施形態では、メタル配線の寄生容量を低減させるためにはＭＩＳＦＥＴの占有面積を増大させる必要もない。

また、特許文献２には、ゲート電極のメタル配線をソース・ドレインのメタル配線に垂直に配置した場合でもゲート電極から上方のメタル配線に接続するための接続部分はソース・ドレインのメタル配線の間を通る必要があり、ＭＩＳＦＥＴの占有面積が増大する問題があった。

これに対して、本実施形態では、ゲート電極１００のＭ２配線１６０とソース拡散層１１０・ドレイン拡散層１２０のＭ１配線１５０とは同層に設けられていないため、従来と比較してメタル配線の寄生容量を低減したまま、ソース拡散層１１０・ドレイン拡散層１２０のメタル配線の間隔を狭めてＭＩＳＦＥＴの占有面積を低減することができる。

(第２の実施形態)
図２は本発明の第２の実施形態のＭＩＳＦＥＴを示す。図２（ｂ）は、上面図（図２(ａ)）のＡ−Ａ'の位置での断面図である。図２では３つ構成単位のＭＩＳＦＥＴを示している。第２の実施形態は、第１の配線（Ｍ２配線１６０）は、第２の配線（Ｍ１配線１５０）および第３の配線（Ｍ１配線１５０）と直角に設けられている点が第１の実施形態と異なる。第１の実施形態と同様に図２に示すＭＩＳＦＥＴはマルチフィンガー形状を有する。ここで、「直角」とは、各配線が配置される際に、本実施形態の効果を奏する範囲の程度の誤差を許容することを意味する。本実施形態では、図２に示すように、Ｍ１配線１５０はゲート電極１００の延在方向に延設する構成であるのに対して、Ｍ２配線１６０は基板に対して平行であって、このゲート電極１００の延在方向に対して直角に延設する構成となる。

図２ではソース拡散層１１０・ドレイン拡散層１２０の配線はＭ１配線１５０を使用し、ゲート電極１００の延在方向に対して平行に配置されている。チャネル領域１７０の複数の箇所に第１のコンタクト１３０を配置し、第１のコンタクト１３０近傍のみに接続パッド１５２を配置し、さらにビア１４０を介してゲート電極１００をＭ２配線１６０に接続する。このＭ２配線１６０はゲート電極１００の延在方向に対して直角に配置されＭＩＳＦＥＴの外側まで接続される。この形状ではゲート電極１００のメタル配線(Ｍ２配線１６０)とソース拡散層１１０・ドレイン拡散層１２０のメタル配線(Ｍ１配線１５０)はゲート電極１００の延在方向に対して直角に配置される。ゲート電極１００の延在方向に対して直角の方向にＭ２配線１６０でゲート電極１００は接続される。さらに、ソース拡散層１１０・ドレイン拡散層１２０の配線に対して、ゲート電極１００の配線は並列に配置されていないので、ゲート電極１００とソース拡散層１１０・ドレイン拡散層１２０との間の寄生容量は小さくなる。さらに、本実施形態は第１の実施形態と同様の効果が得られる。

(第３の実施形態)
図３は本発明の第３の実施形態のＭＩＳＦＥＴを示す。図３（ｂ）は、上面図（図３(ａ)）のＡ−Ａ'の位置での断面図である。図３（ｃ）は、上面図（図３(ａ)）のＢ−Ｂ'の位置での断面図である。第３の実施形態は、ゲート電極１００の延在方向に設けられた第三の配線(Ｍ１配線１５０)と第二の配線(Ｍ１配線１５０)との間隔において、第一のコンタクト１３０の近傍の該間隔は、隣接する第２のコンタクト１３０と第３のコンタクト１３０との間隔よりも広い点、および第１のコンタクト１３０は、複数のゲート電極１００の当該延在方向に対して直角方向の上部に１つおきに設けられている点が第１の実施形態と異なる。

図３ではソース拡散層１１０・ドレイン拡散層１２０の配線はＭ１配線１５０を使用し、ゲート電極１００の延在方向に対して平行に配置される。Ｍ２配線１６０もゲート電極１００の延在方向に対して平行に配置される。ゲート電極１００上にはチャネル領域１７０の複数の箇所に第１のコンタクト１３０を配置する。図３では３つ構成単位のＭＩＳＦＥＴを示している。

図３(ａ)に示すように、ゲート電極１００の延在方向に設けられた第三の配線(Ｍ１配線１５０)と第二の配線(Ｍ１配線１５０)との間隔は、隣接する第２のコンタクト１３０と第３のコンタクト１３０との近傍よりも、第一のコンタクト１３０の近傍で広く設けられていてもよい。これは、占有面積を増大せずに配線の寄生容量を小さくする観点から、同層に設けられた第三の配線(Ｍ１配線１５０)および第二の配線(Ｍ１配線１５０)と接続パッド１５２との配線幅を広くするものである。これにより、構成単位の電界効果トランジスタのソース拡散層１１０とドレイン拡散層１２０との幅を狭めつつも、ゲート電極１００上部の第一のコンタクト１３０の近傍では、ソース拡散層１１０およびドレイン拡散層１２０のＭ１配線１５０の幅を広く維持することができる。

また、本実施形態では、図３（ｂ）に示すように、Ａ−Ａ'の位置での断面視では、第１のコンタクト１３０が形成されているゲート電極１００と第１のコンタクト１３０が形成れていないゲート電極１００が交互に配置されていてもよい。つまり、第１のコンタクト１３０は、ゲート電極１００の延在方向に対する直角方向のゲート電極１００の上部に１本おきに形成されてもよい。これに対して、図３(ｃ)に示すＢ−Ｂ'の断面視では、上記Ａ−Ａ'で第１のコンタクト１３０が形成れていないゲート電極１００に第１のコンタクト１３０が形成され、第１のコンタクト１３０が形成されているゲート電極１００の上部には第１のコンタクト１３０は形成されなくてもよい。さらに、ゲート電極１００の延在方向で見ると、ゲート電極１００の第１のコンタクト１３０は１本おきに形成されてもよい。つまり、ゲート電極１００の延在方向に、図３（ｂ）に示す構造と図３(ｃ)に示す構造とが交互に配置されてもよい。第１のコンタクト１３０は、基板に対して平面視で、編み目状の交点に２つ続けて配置されず、１つの交点おきに配置される。

続いて、第１のコンタクト１３０と第２のコンタクト１３０および第３のコンタクト１３０との位置関係について説明する。本実施形態において、ゲート電極１００の第１のコンタクト１３０の配置部分に隣接するソース拡散層１１０・ドレイン拡散層１２０の上部には第２のコンタクト１３０および第３のコンタクト１３０は配置されなくてもよい。ゲート電極１００の延在方向に対して直角方向には、第１のコンタクト１３０のみ配置されるとともに第２のコンタクト１３０および第３のコンタクト１３０は配置されないか、または第２のコンタクト１３０および第３のコンタクト１３０が配置されるとともに第１のコンタクト１３０が配置されなくてもよい。つまり、ゲート電極１００の延在方向に、第１のコンタクト１３０のみ配置される上記図３（ｂ）に示す構造と上記図３(ｃ)に示す構造との間に、第２のコンタクト１３０および第３のコンタクト１３０のみが配置される構造が形成されていてもよい。

本実施形態では、このようなコンタクト配置により、図１と図３を比較すると３つ電界効果トランジスタから構成されたＭＩＳＦＥＴの場合では、図１ではＭ１配線(島状Ｍ１配線を含む)は７本が並列に配置されているのに対して、図３では６本の並列配置となり、並列に配置する必要のある配線数が少なくなる。同数のＭＩＳＦＥＴの構成単位を有するマルチフィンガー構造において、第１の実施形態と比較して本実施形態はＭＩＳＦＥＴを狭いピッチで配置可能であり、占有面積を低減できる。さらに、ソース拡散層１１０およびドレイン拡散層１２０のＭ１配線１５０の間隔は、第１のコンタクト１３０が配置される部分で広く、第１のコンタクト１３０が配置されない部分で狭くできる。これにより、占有面積を低減しつつも配線の寄生容量を小さくすることができる。これに加えて本実施形態は第１の実施形態と同様の効果が得られる。

(第４の実施形態)
図４は本発明の第４の実施形態のＭＩＳＦＥＴを示す。図４（ｂ）は、上面図（図４(ａ)）のＡ−Ａ'の位置での断面図である。第４の実施形態は、第１の配線（Ｍ２配線１６０）は、第２の配線（Ｍ１配線１５０）および第３の配線（Ｍ１配線１５０）と直角に設けられている点が第３の実施形態と異なる。図４（ｃ）は、上面図（図４(ａ)）のＢ−Ｂ'の位置での断面図である。図４ではソース拡散層１１０・ドレイン拡散層１２０の配線はＭ１配線１５０を使用し、ゲート電極１００の延在方向に対して直角に配置される。ゲート電極１００上にはチャネル領域１７０の複数の箇所に第１のコンタクト１３０を配置する。図４では３つ構成単位のＭＩＳＦＥＴを示している。

図４(ａ)に示すコンタクト配置により、第三の実施形態と同様に、ソース拡散層１１０とドレイン拡散層１２０とのＭ１配線１５０の間隔において、ゲート電極１００の第１のコンタクト１３０が配置される部分のＭ１配線１５０の間隔を広くし、第１のコンタクト１３０が配置されない部分ではＭ１配線１５０の間隔を狭くできる。これにより、ＭＩＳＦＥＴを狭いピッチで配置可能であり、占有面積を低減でき、配線の寄生容量を小さくすることができる。
本実施形態では、第３の実施形態と同様の効果に加えて、ソース拡散層１１０・ドレイン拡散層１２０の配線に対して、ゲート電極１００の配線は並列に配置されていないので、ゲート電極１００とソース拡散層１１０・ドレイン拡散層１２０との間の寄生容量は小さくなる。

(第５の実施形態)
図５は本発明の第５の実施形態のＭＩＳＦＥＴを示す。図５（ｂ）は、上面図（図５(ａ)）のＡ−Ａ'の位置での断面図である。図５（ｃ）は、上面図（図５(ａ)）のＢ−Ｂ'の位置での断面図である。第５の実施形態は、２本のゲート電極１００が１本のＭ２配線１６０で電気的に接続される点が第３の実施形態と異なる。

図５ではソース拡散層１１０・ドレイン拡散層１２０の配線はＭ１配線１５０を使用し、ゲート電極１００の延在方向に対して平行に配置される。ゲート電極１００上にはチャネル領域１７０の複数の箇所に第１のコンタクト１３０を配置する。図３では３つ構成単位のＭＩＳＦＥＴを示している。

本実施形態では、第１の配線（Ｍ２配線１６０）は、隣接する２つのゲート電極１００の上部に１つおきに設けられた第１のコンタクト１３０と交互に電気的に接続されているものである。図５に示すように、第１の配線（Ｍ２配線１６０）は、隣接する２つのゲート電極１００の上部をジグザグに配置されている。そのため、図５(ａ)に示すように、第１の配線（Ｍ２配線１６０）は、基板に対して平面視で第３の配線（Ｍ１配線１５０）と重なる部分を有してもよい。このとき、第１の配線（Ｍ２配線１６０）は、基板に対して平面視で第２の配線（Ｍ１配線１５０）と重なる部分を有しない。反対に、第１の配線（Ｍ２配線１６０）が、基板に対して平面視で第２の配線（Ｍ１配線１５０）と重なる部分を有してもよく、このとき第１の配線（Ｍ２配線１６０）は、基板に対して平面視で第３の配線（Ｍ１配線１５０）と重なる部分を有しない。また、基板の法線方向から視た場合、第１の配線（Ｍ２配線１６０）は、第３の配線（Ｍ１配線１５０）と上下で重なるように配置され、第２の配線（Ｍ１配線１５０）と上下で重ならないように配置されてもよい。さらに、基板の法線方向から視た場合、第１の配線（Ｍ２配線１６０）は、第２の配線（Ｍ１配線１５０）と上下で重なるように配置され、第３の配線（Ｍ１配線１５０）と上下で重ならないように配置されてもよい。

Ｍ２配線１６０は全体的にはゲート電極１００の延在方向に対して交差するように配置される。またＭ２配線１６０は、隣接する２本のゲート電極１００を交互に接続する形状を有する。２本のゲート電極１００で１本のＭ２配線１６０を共用することができる。マルチフィンガー形状ではお互いのＭＩＳＦＥＴは電気的に並列接続されることになっている。このため、隣接する２本のゲート電極１００は短絡させることが可能であり、これによりＭ２配線１６０の本数を減らすことができる。また、ゲート電極１００の配線のＭ２配線１６０はゲート電極１００の第１のコンタクト１３０の１個おきにソースまたはドレイン配線と上下に重なる部分が発生するが、Ｍ２配線１６０は上述のとおり、ソース拡散層１１０の配線である第２の配線（Ｍ１配線１５０）のみと上下の位置が重なるようにすることも可能である。これによってゲート電極１００のメタル配線がドレイン拡散層１２０のメタル配線から遠ざけられるために、ゲート−ドレイン間容量(ミラー容量)を低減できる。さらに本実施形態では、第３の実施形態と同様の効果が得られる。

(第６の実施形態)
図６は本発明の第６の実施形態のＭＩＳＦＥＴを示す。第６の実施形態は、ゲート長Ｌが第１のコンタクト１３０の径よりも大きい点が第１の実施形態と異なる。本実施形態では、ゲート電極１００の延在方向のゲート電極１００の長さをゲート幅Ｗ、延在方向に対して直角方向のゲート電極１００の長さをゲート長Ｌとする。また第１のコンタクト１３０の径は、ゲート電極１００の延在方向に対して直角方向の第１のコンタクト１３０の厚みとする。図６に示すように、ゲート長Ｌが第１のコンタクト１３０の径よりも大きい構造により、ゲート側壁にサイドウォールが無い場合でも第１のコンタクト１３０とソース・ドレイン領域(ソース拡散層１１０、ドレイン拡散層１２０)とが短絡することを防ぐことができる。さらに、本実施形態は、第１の実施形態と同様の効果が得られる。本実施形態では、第２の実施形態と同様に、第１の配線（Ｍ２配線１６０）は、第２の配線（Ｍ１配線１５０）および第３の配線（Ｍ１配線１５０）と直角に設けられていてもよい。

(第７の実施形態)
図７は本発明の第７の実施形態のＭＩＳＦＥＴを示す。第７の実施形態は、第３の配線（Ｍ１配線１５０）と第２の配線（Ｍ１配線１５０）とが短絡している点が第６の実施形態と異なる。図７でもゲート長Ｌが第１のコンタクト１３０の径よりも大きく、さらに、ソース拡散層１１０およびドレイン拡散層１２０の配線を短絡する。これにより、ＭＩＳＦＥＴはゲート電極１００とソース拡散層１１０・ドレイン拡散層１２０との間で可変容量として働く。この可変容量は、図１０に示す等価回路でソース拡散層１１０・ドレイン拡散層１２０の配線を短絡した場合の等価回路で表される(図８)。図８において、寄生インダクタンスは無視している。ここでゲート電極抵抗は可変容量に対して直列に接続される形となる。この場合もゲート電極１００のチャネル領域１７０の第１のコンタクト１３０によってゲート電極抵抗が低減されて可変容量の直列抵抗が減少し、高周波回路に使用したときの損失やノイズが低減できる。

本実施例では、本発明にかかる本実施形態の半導体装置効果の効果を調べた。９０ｎｍＣＭＯＳプロセスを仮定してこれらの形状のＭＩＳＦＥＴの高周波特性を回路シミュレータＳＰＩＣＥにより計算し、その特性を比較した。ここで、ＭＩＳＦＥＴはｎＭＯＳでゲート長０.１μm、ゲート幅２.５μmのものを２０本並列接続したマルチフィンガー形状を有する。このＭＩＳＦＥＴで(a)従来のＭＩＳＦＥＴ、(b)従来のゲート直上型のＭＩＳＦＥＴと(c)図１に示すＭＩＳＦＥＴ（第１の実施形態）、(d)図３に示すＭＩＳＦＥＴ（第３の実施形態）に対してシミュレーションを行った。図９はこれらのレイアウトである。図９のように(b)と(c)は(a)従来型に比べてゲート電極のＭ１配線の分だけ横幅が広くなるが、(d)本発明では、横幅は(a)従来型と同じとすることができる。次に、この４つのレイアウトから寄生容量を容量シミュレーションにより求めた。さらに、ゲート電極抵抗は(１)式より求め、これらの値を図１０の等価回路に代入して、回路シミュレーションにより各ＭＩＳＦＥＴのＳパラメータを計算した。ここで、図１０の寄生成分のうち、基板抵抗Ｒｓｕｂと寄生インダクタンスＬg,Ｌd,Ｌsは無視している。ゲートとドレインには１ＶのＤＣバイアスを加え、ソースと基板を０Ｖとしてゲート端子とドレイン端子のＳパラメータを計算した。このＳパラメータより遮断周波数ｆ_Ｔと最高発振周波数ｆｍａｘを求めた結果が表１である。表より(a)従来型に比べて(b)ゲート直上型はゲート電極抵抗の低減によりｆｍａｘが向上するものの、寄生容量の増加でｆ_Ｔが低下していた。これに対して、本発明の(c),(d)では寄生容量の増加を抑制できるので、ｆ_Ｔ,ｆｍａｘともに(a)従来型よりも向上する。このように、本実施形態のＭＩＳＦＥＴではチップ面積を抑制しつつ高周波特性を向上させることが出来る。

なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。

本発明の実施の形態の上面図と断面図である。本発明の実施の形態の上面図と断面図である。本発明の実施の形態の上面図と２箇所の断面図である。本発明の実施の形態の上面図と２箇所の断面図である。本発明の実施の形態の上面図と２箇所の断面図である。本発明の実施の形態の上面図である。本発明の実施の形態の上面図である。本発明の実施の形態の等価回路である。各ＭＩＳＦＥＴのレイアウト図である。ＭＩＳＦＥＴの高周波での等価回路である。従来のＭＩＳＦＥＴの上面図である。従来のゲート直上コンタクトを有するＭＩＳＦＥＴの上面図である。

符号の説明

１００ ゲート電極
１１０ ソース拡散層
１２０ ドレイン拡散層
１３０ コンタクト
１４０ ビア
１５０ Ｍ１配線
１５２ 接続パッド
１６０ Ｍ２配線
１７０ チャネル領域
１８０ 第１のメタル配線
１９０ 第２のメタル配線

Claims (12)

1. 基板と、前記基板上に設けられた複数の電界効果トランジスタと、前記電界効果トランジスタの上部に電気的に接続された多層配線構造と、を備えた半導体装置であって、
   前記電界効果トランジスタは、
   前記基板の表面近傍に設けられたソース拡散層と、
   前記基板の表面近傍に設けられたドレイン拡散層と、
   前記ソース拡散層と前記ドレイン拡散層と間の前記基板の上部に絶縁膜を介して設けられたゲート電極と、を有し、
   前記多層配線構造は、
   前記ゲート電極の上部に設けられた複数の第１のコンタクトと、
   前記ソース拡散層の上部に設けられた複数の第２のコンタクトと、
   前記ドレイン拡散層の上部に設けられた複数の第３のコンタクトと、
   前記第１のコンタクトの上部に設けられた接続パッドと、
   前記接続パッドの上部に設けられた導電プラグと、
   前記導電プラグの上部に設けられた第１の配線と、
   前記第２のコンタクトの上部に設けられた第２の配線と、
   前記第３のコンタクトの上部に設けられた第３の配線と、を有し、
   前記第１の配線は、前記第１のコンタクト、前記接続パッド、および前記導電プラグを介して前記ゲート電極に電気的に接続され、前記接続パッドは、前記第２の配線および前記第３の配線と同層に設けられ、
   前記第１の配線は、前記第２の配線および前記第３の配線よりも上層に設けられたことを特徴とする半導体装置。
2. 前記第１の配線は、前記第２の配線および前記第３の配線と平行に設けられたことを特徴とする請求項１記載の半導体装置。
3. 前記第１の配線は、前記第２の配線および前記第３の配線と直角に設けられたことを特徴とする請求項１記載の半導体装置。
4. 前記ゲート電極の延在方向に設けられた前記第３の配線と前記第２の配線との間隔において、前記第１のコンタクトの近傍の前記間隔は、隣接する前記第２のコンタクトと前記第３のコンタクトとの間隔よりも広いことを特徴とする請求項１記載の半導体装置。
5. 前記第１のコンタクトは、複数の前記ゲート電極の前記延在方向に対して直角方向の上部に１つおきに設けられたことを特徴とする請求項４に記載の半導体装置。
6. 前記第１の配線は、前記第２の配線および前記第３の配線と平行に設けられたことを特徴とする請求項５に記載の半導体装置。
7. 前記第１の配線は、前記第２の配線および前記第３の配線と直角に設けられたことを特徴とする請求項５に記載の半導体装置。
8. 前記第１の配線は、隣接する２つの前記ゲート電極の上部に１つおきに設けられた前記第１のコンタクトと交互に電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
9. 前記第１の配線は、前記基板に対して平面視で前記第３の配線と重なる部分を有することを特徴とする請求項８に記載の半導体装置。
10. 前記第１の配線は、前記基板に対して平面視で前記第２の配線と重なる部分を有することを特徴とする請求項８に記載の半導体装置。
11. 前記ゲート電極の延在方向に対して直角方向の前記ゲート電極の長さをゲート長Ｌとしたとき、前記ゲート長Ｌは、前記第１のコンタクトの径よりも大きいことを特徴とする請求項１から１０のいずれかに記載の半導体装置。
12. 前記第３の配線と前記第２の配線とが短絡されたことを特徴とする請求項１０に記載の半導体装置。

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