JP2010098157A - Process of fabricating semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To prevent variations in gate resistance caused by the fact that polysilicon of the gate cannot be extracted because of variations in height of the active region and the element isolation region in a transistor which is fabricated by gate-last process. <P>SOLUTION: A process for fabricating a semiconductor device includes a step of removing a part of an oxide film 16, a PMD 19, and a first gate 30 or a second gate 31 by polishing so that the upper surface of both the first gate 30 and second gate 31 is exposed, a step of extracting polysilicon 12 from the exposed portion, and a step of forming a metal which covers the first gate 30 and second gate 31. The process for fabricating a semiconductor device further includes a step of removing the metal by polishing so that the upper surface of both the first gate 30 and second gate 31 is exposed and the metal is left in the first gate 30 and second gate 31 with different thickness. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

Translated fromJapanese

本発明は、半導体装置の製造方法に関する。  The present invention relates to a method for manufacturing a semiconductor device.

従来技術として、ダミーゲートをマスクとしてあらかじめ拡散層や配線を作成し、ダミーゲートを除去してメタルゲートを生成するゲートラストと呼ばれる方法がある。ゲートラストプロセスにおいては、ソース／ドレインを先に形成するためにゲートへの熱負荷が小さく、ゲートメタル材料の自由度が高い。  As a conventional technique, there is a method called gate last in which a diffusion layer or wiring is created in advance using a dummy gate as a mask, and the dummy gate is removed to generate a metal gate. In the gate last process, since the source / drain is formed first, the thermal load on the gate is small, and the degree of freedom of the gate metal material is high.

特許文献１には、ダマシーン工程を適用したゲート製造方法について、フィールド領域と活性領域の段差による、均一でない厚さのポリワードラインが形成される問題について、高選択比を有するＣＭＰ用スラリを用いて表面が波形をなすように研磨する方法が示されている。  Patent Document 1 uses a CMP slurry having a high selection ratio for the problem of forming a polyword line having a non-uniform thickness due to a step between a field region and an active region in a gate manufacturing method using a damascene process. A method of polishing so that the surface is corrugated is shown.

特許文献２には、フルシリサイド化されたゲート電極を有する半導体装置の製造方法において、活性領域と素子分離領域との段差による影響を受けることなく、活性領域上と素子分離領域上とに形成されたそれぞれのゲート電極形成膜及びゲート配線形成膜の露出を精度良く行う方法が示されている。  InPatent Document 2, in a method of manufacturing a semiconductor device having a fully-silicided gate electrode, it is formed on an active region and an element isolation region without being affected by a step between the active region and the element isolation region. In addition, a method for accurately exposing each gate electrode forming film and gate wiring forming film is shown.

特開２００２−２０８６９８号公報JP 2002-208698 A特開２００８−３４４１３号公報JP 2008-34413 A

しかしながら、ゲートラストプロセスで作製するトランジスタにおいて、ポリシリコンを抜くため、層間絶縁膜（ＰＭＤ）１９をデポした後に図１７のようにＣＭＰを行うが、このＣＭＰの終点はそのゲートの高さで決まるため、活性領域１０と素子分離領域１１の高さがばらつきによって異なる場合、活性領域１０上と素子分離領域１１上とにゲートがあると、図１８のようにゲートのポリシリコンを抜くことができない可能性がある。最終的な構造としては、素子分離領域１１が低いと図１９のように素子分離領域１１上のゲートはポリシリコン１２となり、活性領域１０上はメタル２２となってしまう。逆に素子分離領域１１が高いと、素子分離領域１１上のゲートがメタルとなり、活性領域１０上はポリシリコンとなってしまう。このため、ゲートの抵抗がレイアウトによって変わってしまい、抵抗のばらつきが生じる問題があった。  However, in a transistor manufactured by the gate last process, CMP is performed as shown in FIG. 17 after depositing the interlayer insulating film (PMD) 19 in order to remove polysilicon. The end point of this CMP is determined by the height of the gate. Therefore, in the case where the heights of theactive region 10 and theelement isolation region 11 differ depending on variations, if there are gates on theactive region 10 and theelement isolation region 11, the polysilicon of the gate cannot be extracted as shown in FIG. there is a possibility. As a final structure, if theelement isolation region 11 is low, the gate on theelement isolation region 11 becomes thepolysilicon 12 and themetal 22 on theactive region 10 as shown in FIG. Conversely, if theelement isolation region 11 is high, the gate on theelement isolation region 11 becomes metal, and theactive region 10 becomes polysilicon. For this reason, there has been a problem that the resistance of the gate varies depending on the layout, resulting in variations in resistance.

特許文献１は、ゲートの頭を出すために層間膜がうねった構成になっており、メタルの露光やエッチングが困難になる問題がある。また、特許文献２は、ゲートラストに関するものではない。  Patent Document 1 has a structure in which an interlayer film is undulated in order to bring out the head of a gate, and there is a problem that it is difficult to expose and etch a metal. Further,Patent Document 2 does not relate to gate last.

本発明は、上記の問題を解決するためになされたもので、ゲートラストプロセスで作製するトランジスタにおいて、活性領域と素子分離領域の高さばらつきのためゲートのポリシリコンを抜くことができないことにより、ゲートの抵抗にばらつきが生じるのを防ぐことを目的とする。  The present invention has been made to solve the above problem, and in a transistor manufactured by the gate last process, the gate polysilicon cannot be removed due to the height variation of the active region and the element isolation region. The purpose is to prevent variations in gate resistance.

本発明の一実施形態に係る半導体装置の製造方法は、半導体基板に活性領域と前記活性領域を囲み前記活性領域に対して上面高さが異なる素子分離領域とを形成する工程、活性領域の上に第１のポリシリコン膜を有する第１のゲート部を形成すると共に、素子分離領域の上に第１のゲート部と上面高さが異なる第２のポリシリコン膜を有する第２のゲート部を形成する工程を備える。その後、第１のゲート部及び第２のゲート部を覆う絶縁膜を形成する工程、第１のゲート部及び第２のゲート部の上面が共に露出するように、絶縁膜及び第１のゲート部又は第２のゲート部の一部を研磨除去する工程、露出された部分より、第１のポリシリコン膜及び第２のポリシリコン膜を抜く工程、第１のゲート部及び第２のゲート部を覆うメタルを形成する工程を備える。その後、第１のゲート部及び第２のゲート部の上面が共に露出するようにメタルを研磨除去し、第１のゲート部と第２のゲート部で厚みの異なるメタルを残す工程を備えて構成される。  A method of manufacturing a semiconductor device according to an embodiment of the present invention includes a step of forming an active region and an element isolation region surrounding the active region and having a top surface different from the active region on a semiconductor substrate, Forming a first gate portion having a first polysilicon film and a second gate portion having a second polysilicon film having a top surface height different from that of the first gate portion on the element isolation region. Forming. Thereafter, a step of forming an insulating film covering the first gate portion and the second gate portion, and the insulating film and the first gate portion so that the upper surfaces of the first gate portion and the second gate portion are exposed. Alternatively, a step of polishing and removing a part of the second gate portion, a step of removing the first polysilicon film and the second polysilicon film from the exposed portion, the first gate portion and the second gate portion A step of forming a covering metal; Thereafter, the metal is polished and removed so that the upper surfaces of the first gate portion and the second gate portion are both exposed, and the first gate portion and the second gate portion are left with different thicknesses. Is done.

本発明の一実施形態に係る半導体装置の製造方法は、活性領域上の第１のゲート部と、活性領域に対して上面高さが異なる素子分離領域上の第２のゲート部の上面が共に露出するように、第１のゲート部又は第２のゲート部の一部を研磨除去する。そのため、両領域のポリシリコン膜を抜くことができ、第１のゲート部と第２のゲート部で厚みの異なるメタルを残すことが可能である。従って、ゲートの抵抗がレイアウトによって変わる問題を解決することができ、また研磨後の表面は平坦なため、メタルの露光やエッチングが容易である。  In the method of manufacturing a semiconductor device according to an embodiment of the present invention, the first gate portion on the active region and the upper surface of the second gate portion on the element isolation region having a different upper surface height from the active region are both A part of the first gate portion or the second gate portion is polished and removed so as to be exposed. Therefore, the polysilicon film in both regions can be removed, and it is possible to leave metals having different thicknesses in the first gate portion and the second gate portion. Therefore, the problem that the resistance of the gate varies depending on the layout can be solved, and the polished surface is flat, so that the metal exposure and etching are easy.

以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。  Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof.

＜実施の形態１＞
（構成）
図１に、本実施の形態に係るＮＭＯＳトランジスタの断面図を示す。この図では、半導体基板に活性領域１０と活性領域１０を囲み活性領域１０に対して上面高さが異なる素子分離領域１１が形成されている。<Embodiment 1>
(Constitution)
FIG. 1 is a cross-sectional view of an NMOS transistor according to this embodiment. In this figure, anactive region 10 and anelement isolation region 11 that surrounds theactive region 10 and has a different upper surface height from theactive region 10 are formed on a semiconductor substrate.

活性領域１０の表面にはゲート絶縁膜２５を介してＴｉＮ層１３が形成され、ＴｉＮ層１３の上部にはＴｉ、ＴｉＮ等による仕事関数調整用の調整膜２１が形成され、調整膜２１の上部にはメタル層２２が形成される。上述したＴｉＮ層１３、調整膜２１、メタル層２２によりゲート電極が形成され、ゲート電極の側面を覆うように下側サイドウォール１４、上側サイドウォール１５が形成される。調整膜２１は、メタル層２２および下側サイドウォール１４の間にも形成される。  ATiN layer 13 is formed on the surface of theactive region 10 via a gateinsulating film 25, and anadjustment film 21 for adjusting a work function by Ti, TiN or the like is formed on theTiN layer 13. Ametal layer 22 is formed. A gate electrode is formed by theTiN layer 13, theadjustment film 21, and themetal layer 22 described above, and alower sidewall 14 and anupper sidewall 15 are formed so as to cover the side surface of the gate electrode. Theadjustment film 21 is also formed between themetal layer 22 and thelower sidewall 14.

ゲート電極を挟む活性領域１０の主面にはＬＤＤ領域１７、ＬＤＤ領域１７の外側にはｎ型のソース／ドレイン領域１８が形成され、ｎＭＯＳトランジスタが形成される。分離領域１１の表面においても、上述したＬＤＤ領域１７およびソース／ドレイン領域１８以外については、同様にｎＭＯＳトランジスタが形成される。ただし、素子分離領域１１上のＮＭＯＳトランジスタのゲート、サイドウォールの高さは、活性領域１０上のものと比べて高くなっている。  AnLDD region 17 is formed on the main surface of theactive region 10 sandwiching the gate electrode, and an n-type source /drain region 18 is formed outside theLDD region 17 to form an nMOS transistor. An nMOS transistor is similarly formed on the surface of theisolation region 11 except for theLDD region 17 and the source /drain region 18 described above. However, the height of the gate and sidewall of the NMOS transistor on theelement isolation region 11 is higher than that on theactive region 10.

上側サイドウォール１５の側面、活性領域１０上および素子分離領域１１上には酸化膜１６が形成され、酸化膜１６の上部にはＰＭＤ１９が形成される。さらに全体を覆うようにＰＭＤ２３が形成される。ＬＤＤ領域１７の上面には、ＰＭＤ１９，２３を貫通するコンタクト２４が形成される。  Anoxide film 16 is formed on the side surface of theupper sidewall 15, theactive region 10, and theelement isolation region 11, and aPMD 19 is formed on theoxide film 16. Further, PMD 23 is formed so as to cover the whole. Acontact 24 penetrating thePMDs 19 and 23 is formed on the upper surface of the LDDregion 17.

なお、図１には図示していないが、ＰＭＯＳトランジスタ側についても、ＮＭＯＳトランジスタ側と同様にゲート絶縁膜を介して形成されたゲート電極、サイドウォール、ＬＤＤ領域、ソース／ドレイン領域が形成され、ｐＭＯＳトランジスタが形成される。
（製法）
次に、図２〜図１５を用いて、本実施の形態に係る半導体装置の製法について説明する。図２〜図７は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタについて併用した図である。Although not shown in FIG. 1, the gate electrode, the sidewall, the LDD region, and the source / drain region formed through the gate insulating film are formed on the PMOS transistor side as well as the NMOS transistor side. A pMOS transistor is formed.
(Manufacturing method)
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 2 to 7 are diagrams in which NMOS transistors and PMOS transistors are used together.

図２に示すように、半導体基板に活性領域１０と活性領域１０を囲み活性領域１０に対して上面高さが異なる素子分離領域１１とを形成する。  As shown in FIG. 2, anactive region 10 and anelement isolation region 11 that surrounds theactive region 10 and has an upper surface height different from theactive region 10 are formed on a semiconductor substrate.

半導体基板にウェルを形成し、チャネルドープを行う。Ｎウェル領域については、ボロンを加速電圧が数十ｋｅＶ、ドーズ量が数ｅ１３ｃｍ^-2で印加し、Ｐウェル領域については、リンを数百ｋｅＶ、ドーズ量が数ｅ１３ｃｍ^-2で印加する。A well is formed in a semiconductor substrate and channel doping is performed. For the N well region, boron is applied at an acceleration voltage of several tens of keV and a dose of several e13 cm⁻² , and for the P well region, phosphorus is applied at a few hundred keV and a dose of several e13 cm⁻² .

次に、図３に示すように、ゲート酸化を行いＳｉＯ₂／ＨｆＳｉＯ₂からなる酸化膜２５を形成し、その後ＴｉＮ層１３、ポリシリコン１２を成膜し、ゲートをパターニングする。酸化膜２５はＳｉＯＮ／ＨｆＳｉＯＮでもよい。すなわち、活性領域１０の上にポリシリコン１２（第１のポリシリコン膜）を有する第１のゲート部３０を形成すると共に、素子分離領域１１の上にポリシリコン１２（第２のポリシリコン膜）を有する第２のゲート部３１を形成する。さらにオフセットスペーサを形成した後、ＰＭＯＳトランジスタ領域のみ、炭素を加速電圧が数ｋｅＶ〜数十ｋｅＶ、ドーズ量が数ｅ１４〜１５ｃｍ^-2で注入する。Next, as shown in FIG. 3, gate oxidation is performed to form anoxide film 25 made of SiO₂ / HfSiO₂ , and then aTiN layer 13 andpolysilicon 12 are formed, and the gate is patterned. Theoxide film 25 may be SiON / HfSiON. That is, thefirst gate portion 30 having the polysilicon 12 (first polysilicon film) is formed on theactive region 10, and the polysilicon 12 (second polysilicon film) is formed on theelement isolation region 11. Asecond gate part 31 having the following is formed. Further, after forming an offset spacer, carbon is implanted only in the PMOS transistor region with an acceleration voltage of several keV to several tens keV and a dose of several e14 to 15 cm⁻² .

その後、図４に示すようにソースドレイン注入を行い、ソース／ドレイン領域１８を形成する。ｎＭＯＳでは砒素を加速電圧が数十ｋｅＶ、ドーズ量が数ｅ１５ｃｍ^-2、ｐＭＯＳではボロンを加速電圧が数ｋｅＶ、ドーズ量が数ｅ１５ｃｍ^-2で注入を行う。さらに、ＬＤＤ注入を行いＬＤＤ領域１７を形成する。（ｎＭＯＳ：砒素 加速電圧は数ｋｅＶ、ドーズ量は数ｅ１４〜１５ｃｍ^-2、ｐＭＯＳ：ボロン 加速電圧は数百ｅＶ、ドーズ量は数ｅ１４〜１５ｃｍ^-2）。ＬＤＤ注入が終わった後、下側サイドウォール１４、上側サイドウォール１５からなる、サイドウォールを形成する。Thereafter, source / drain implantation is performed as shown in FIG. 4 to form source /drain regions 18. In nMOS, arsenic is implanted at an acceleration voltage of several tens of keV and a dose of several e15 cm^-2 , and in pMOS, boron is implanted at an acceleration voltage of several keV and a dose of several e15 cm^-2 . Further, LDD implantation is performed to form anLDD region 17. (NMOS: arsenic acceleration voltage is several keV, dose is several e14 to 15 cm^-2 , pMOS: boron acceleration voltage is several hundred eV, dose is several e14 to 15 cm^-2 ). After the LDD implantation is finished, a sidewall composed of thelower sidewall 14 and theupper sidewall 15 is formed.

次いで、図５に示すように、ＳｉＮ１６を数ｎｍ、ＰＭＤ１９を数百ｎｍデポする。すなわち、第１のゲート部３０及び第２のゲート部３１を覆う絶縁膜を形成する。その後、図６に示すようにＣＭＰを行い、さらに図７に示すようにポリシリコン１２をウェットエッチングで除去する。すなわち、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するように、絶縁膜及び第１のゲート部３０の一部を研磨除去し、露出された部分より、ポリシリコン１２（第１のポリシリコン膜及び第２のポリシリコン膜）を抜く。  Next, as shown in FIG. 5, SiN 16 is deposited by several nm andPMD 19 is deposited by several hundred nm. That is, an insulating film that covers thefirst gate portion 30 and thesecond gate portion 31 is formed. Thereafter, CMP is performed as shown in FIG. 6, and thepolysilicon 12 is removed by wet etching as shown in FIG. That is, the insulating film and a part of thefirst gate part 30 are polished and removed so that the upper surfaces of thefirst gate part 30 and thesecond gate part 31 are both exposed, and thepolysilicon 12 is removed from the exposed part. (First polysilicon film and second polysilicon film) are removed.

図８〜図１０は、その後のＮＭＯＳトランジスタにおける製造工程を示す。まず、ＰＭＯＳ用仕事関数調整メタル材料２０をデポする。すなわち、第１のゲート部３０及び第２のゲート部３１を覆うメタル２０を形成する。Ｔａ、Ｔａｎなどを用いる。  8 to 10 show subsequent manufacturing steps in the NMOS transistor. First, the work function adjustingmetal material 20 for PMOS is deposited. That is, themetal 20 that covers thefirst gate portion 30 and thesecond gate portion 31 is formed. Ta, Tan, etc. are used.

その後、ＰＭＯＳトランジスタ領域にレジストを形成し、図９に示すようにＮＭＯＳトランジスタ領域のＰＭＯＳ用仕事関数調整メタル材料２０を除去する。さらに、図１０に示すようにＮＭＯＳ用仕事関数調整メタル２１を成膜する。Ｔｉ、ＴｉＮ等をデポする。  Thereafter, a resist is formed in the PMOS transistor region, and the PMOS work function adjustingmetal material 20 in the NMOS transistor region is removed as shown in FIG. Further, a workfunction adjusting metal 21 for NMOS is formed as shown in FIG. Deposit Ti, TiN, etc.

この時点で、ＰＭＯＳトランジスタ領域では図１１に示すような構成になる。図１２〜図１５は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタについて併用した図である。その後、図１２に示すように、ＡＬ、またはＷなどのメタル２２をデポする。その後メタル２２のＣＭＰを行い、図１３に示す構成となる。すなわち、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するようにメタル２２を研磨除去し、図１３に示すように第１のゲート部３０と第２のゲート部３１で厚みの異なるメタル２２を残す。  At this point, the PMOS transistor region has a configuration as shown in FIG. 12 to 15 are diagrams in which NMOS transistors and PMOS transistors are used together. Thereafter, as shown in FIG. 12, themetal 22 such as AL or W is deposited. Thereafter, CMP of themetal 22 is performed to obtain the configuration shown in FIG. That is, themetal 22 is polished and removed so that the upper surfaces of thefirst gate portion 30 and thesecond gate portion 31 are both exposed, and thefirst gate portion 30 and thesecond gate portion 31 are formed as shown in FIG. Leavemetal 22 of different thickness.

その後、図１４に示すように全体を覆うようにＰＭＤ２３をデポし、さらに図１５に示すようにＬＤＤ１７上にコンタクト２４を形成する。  After that, thePMD 23 is deposited so as to cover the whole as shown in FIG. 14, and thecontact 24 is formed on theLDD 17 as shown in FIG.

（効果）
図６に示すように、活性領域１０上の第１のゲート部３０と、活性領域１０に対して上面高さが異なる素子分離領域１１上の第２のゲート部３１の上面が共に露出するように、第１のゲート部３０の一部を研磨除去する。そのため、両領域のポリシリコン膜１２を抜くことができ、第１のゲート部３０と第２のゲート部３１で厚みの異なるメタル２２を残すことが可能である。従って、ゲートの抵抗がレイアウトによって変わる問題を解決することができ、また図６に示すように研磨後の表面は平坦なため、メタル２２の露光やエッチングが容易である。(effect)
As shown in FIG. 6, both thefirst gate part 30 on theactive region 10 and the upper surface of thesecond gate part 31 on theelement isolation region 11 having a different upper surface height than theactive region 10 are exposed. Then, a part of thefirst gate portion 30 is removed by polishing. Therefore, thepolysilicon film 12 in both regions can be removed, and themetal 22 having different thicknesses can be left in thefirst gate portion 30 and thesecond gate portion 31. Therefore, the problem that the resistance of the gate varies depending on the layout can be solved, and the surface after polishing is flat as shown in FIG. 6, so that the exposure and etching of themetal 22 are easy.

＜実施の形態２＞
（構成）
図１６に、本実施の形態に係るＮＭＯＳトランジスタの断面図を示す。この図では、実施の形態１で示した図１５と比較して、下側サイドウォール１４、上側サイドウォール１５，（以降、下側サイドウォール１４と上側サイドウォール１５を合わせて、サイドウォール１４，１５とする。）の高さが低く形成されている。その他の構成は実施の形態１と同様であるので、ここでの詳細な説明は省略する。<Embodiment 2>
(Constitution)
FIG. 16 shows a cross-sectional view of the NMOS transistor according to the present embodiment. In this figure, compared with FIG. 15 shown in Embodiment 1, thelower side wall 14 and the upper side wall 15 (hereinafter, thelower side wall 14 and theupper side wall 15 are combined, 15) is formed low. Since other configurations are the same as those of the first embodiment, detailed description thereof is omitted here.

（製法）
本実施の形態においては、実施の形態の図４で示した工程において、サイドウォール１４，１５は、ゲート厚よりも低い状態で形成される。その後は、実施の形態１の図５〜図７に示したように、サイドウォール１４，１５およびゲートを覆うようにＳｉＮ１６を数ｎｍ、ＰＭＤ１９を数百ｎｍデポし、どちらもポリシリコン１２が露出されるまでＣＭＰを行い、ポリシリコン１２をウェットエッチングで抜く。(Manufacturing method)
In the present embodiment, thesidewalls 14 and 15 are formed in a state lower than the gate thickness in the process shown in FIG. 4 of the embodiment. Thereafter, as shown in FIG. 5 to FIG. 7 of the first embodiment,SiN 16 is deposited several nm andPMD 19 is deposited several hundred nm so as to cover thesidewalls 14 and 15 and the gate, both of which expose thepolysilicon 12. CMP is performed until thepolysilicon 12 is removed by wet etching.

その他の製法は実施の形態１と同様であるので、ここでの詳細な説明は省略する。  Since other manufacturing methods are the same as those in the first embodiment, detailed description thereof is omitted here.

（効果）
実施の形態１と同様に、素子分離領域１１上、活性領域１０上のゲートの高さがそろうようにＣＭＰを行うことで、両領域のポリシリコン１２を抜くことができ、共にメタル２２を埋め込むことが可能である。このため、ゲートの抵抗がレイアウトによって変わる問題を解決することができる。また、本実施の形態においては、絶縁膜及び第１のゲート部３０の一部を研磨除去する際（実施の形態１で示した図５から図６への工程。）、サイドウォール１４，１５がＣＭＰの研磨レートに影響しないため、ＣＭＰの終点判定の精度が高くなる効果がある。(effect)
As in the first embodiment, by performing CMP so that the gate heights on theelement isolation region 11 and theactive region 10 are the same, thepolysilicon 12 in both regions can be removed, and themetal 22 is embedded in both regions. Is possible. For this reason, the problem that the resistance of the gate changes depending on the layout can be solved. Further, in this embodiment, when the insulating film and a part of thefirst gate portion 30 are polished and removed (step from FIG. 5 to FIG. 6 shown in Embodiment 1), thesidewalls 14 and 15 are removed. Has no effect on the polishing rate of CMP, and has the effect of increasing the accuracy of the end point determination of CMP.

本発明の実施の形態１に係る半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態１に係る半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device which concerns on Embodiment 1 of this invention.本発明の実施の形態２に係る半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device which concerns onEmbodiment 2 of this invention.従来のゲートラストで作製する半導体装置の構成を示す図である。It is a figure which shows the structure of the semiconductor device produced by the conventional gate last.従来のゲートラストで作製する半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device produced by the conventional gate last.従来のゲートラストで作製する半導体装置の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor device produced by the conventional gate last.

符号の説明Explanation of symbols

１０ 活性領域、１１ ＬＤＤ領域、１２ ポリシリコン、１３ ＴｉＮ層、１４ 下側サイドウォール、１５ 上側サイドウォール、１６ 酸化膜、１７ ＬＤＤ領域、１８ ソース／ドレイン領域、１９ ＰＭＤ、２０ ＰＭＯＳ用仕事関数調整メタル材料、２１ ＮＭＯＳ用仕事関数調整メタル、２２ メタル、２３ ＰＭＤ、２４ コンタクト、２５ ゲート絶縁膜、３０ 第１のゲート部、３１ 第２のゲート部。  10 active region, 11 LDD region, 12 polysilicon, 13 TiN layer, 14 lower sidewall, 15 upper sidewall, 16 oxide film, 17 LDD region, 18 source / drain region, 19 PMD, 20 work function adjustment for PMOS Metal material, 21 NMOS work function adjusting metal, 22 metal, 23 PMD, 24 contact, 25 gate insulating film, 30 first gate portion, 31 second gate portion.

Claims (1)

Translated fromJapanese

（ａ）半導体基板に活性領域と前記活性領域を囲み前記活性領域に対して上面高さが異なる素子分離領域とを形成する工程と、
（ｂ）前記活性領域の上に第１のポリシリコン膜を有する第１のゲート部を形成すると共に、前記素子分離領域の上に前記第１のゲート部と上面高さが異なる第２のポリシリコン膜を有する第２のゲート部を形成する工程と、
（ｃ）前記第１のゲート部及び前記第２のゲート部を覆う絶縁膜を形成する工程と、
（ｄ）前記第１のゲート部及び前記第２のゲート部の上面が共に露出するように、前記絶縁膜及び前記第１のゲート部又は前記第２のゲート部の一部を研磨除去する工程と、
（ｅ）前記露出された部分より、前記第１のポリシリコン膜及び前記第２のポリシリコン膜を抜く工程と、
（ｆ）前記第１のゲート部及び第２のゲート部を覆うメタルを形成する工程と、
（ｇ）前記第１のゲート部及び前記第２のゲート部の上面が共に露出するように前記メタルを研磨除去し、前記第１のゲート部と前記第２のゲート部で厚みの異なる前記メタルを残す工程と、を備える、
半導体装置の製造方法。(A) forming an active region on the semiconductor substrate and an element isolation region surrounding the active region and having a top surface different from the active region;
(B) forming a first gate portion having a first polysilicon film on the active region, and a second polysilicon having a top surface height different from that of the first gate portion on the element isolation region; Forming a second gate portion having a silicon film;
(C) forming an insulating film covering the first gate portion and the second gate portion;
(D) Polishing and removing the insulating film and a part of the first gate portion or the second gate portion so that the upper surfaces of the first gate portion and the second gate portion are both exposed. When,
(E) removing the first polysilicon film and the second polysilicon film from the exposed portion;
(F) forming a metal covering the first gate portion and the second gate portion;
(G) The metal is polished and removed so that the upper surfaces of the first gate portion and the second gate portion are exposed, and the first gate portion and the second gate portion have different thicknesses. And a step of leaving
A method for manufacturing a semiconductor device.

Images