JP2010087007A

Movatterモバイル変換

Info

Publication number: JP2010087007A
Application number: JP2008251166A
Authority: JP
Inventors: Akiyoshi Seko; 明義世古; Natsuki Sato; 夏樹佐藤; Isamu Asano; 勇浅野
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2008-09-29
Filing date: 2008-09-29
Publication date: 2010-04-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide a phase change memory device capable of properly controlling the heat radiation performance of a phase change region in writing information. <P>SOLUTION: The phase change memory device 1 includes: a phase change region 15a; a first insulating layer 13 disposed below the phase change region 15a so as to contact the phase change region 15a; and a conductor layer 11 disposed below the first insulating layer 13 so as to contact the first insulating layer 13 and having at least partially disposed immediately below the phase change region 15a. The conductor layer 11 works as a heat sink of the phase change region 15a. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

Translated fromJapanese

本発明は、相変化材料を情報記録媒体として用いた相変化メモリ装置及びその製造方法に関する。 The present invention relates to a phase change memory device using a phase change material as an information recording medium and a manufacturing method thereof.

昨今の高度情報化社会において、半導体集積回路技術を用いて形成される固体メモリ装置の性能向上が必要不可欠となっている。特に信号処理装置（ＭＰＵ；Micro Processing Unit）の計算能力向上に伴い、コンピューターや電子機器が必要とするメモリ容量は増加の一途をたどっている。固体メモリ装置はハードディスクやレーザーディスク等の磁気および光磁気記憶装置と異なり、物理的な駆動部分を持たないことから機械的強度が高く、半導体製造技術に基づいた高集積化が可能である。したがって、コンピューターやサーバーの一時記憶装置（キャッシュ）や主記憶装置（メインメモリ）としてのみならず、多くのモバイル機器、家電機器の外部記憶装置（ストレージメモリ）として利用されており、現在数百億ドル規模の市場となっている。 In the recent advanced information society, it is essential to improve the performance of solid-state memory devices formed using semiconductor integrated circuit technology. In particular, the memory capacity required by computers and electronic devices has been steadily increasing with the improvement of the calculation capability of signal processing units (MPUs). Unlike magnetic and magneto-optical storage devices such as hard disks and laser disks, solid-state memory devices do not have physical drive parts, and therefore have high mechanical strength, and can be highly integrated based on semiconductor manufacturing technology. Therefore, it is used not only as a temporary storage device (cache) and main storage device (main memory) for computers and servers, but also as an external storage device (storage memory) for many mobile devices and home appliances. It is a dollar-scale market.

このような固体メモリ装置は、その原理によってＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）およびフラッシュメモリ装置をはじめとするＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）の３種類に分けることができる。このうちＳＲＡＭは最も高速に動作するが、電源供給停止時には情報を保持することができず、１ビット当たりに必要なトランジスタ数も多いため大容量化には不向きとなる。したがって、ＳＲＡＭは主にＭＰＵ内のキャッシュとして用いられる。ＤＲＡＭはリフレッシュ動作を必要としＳＲＡＭに比べ動作速度は劣るものの、集積化しやすく１ビット当たりの単価も低いため、主にコンピューター機器や家電機器のメインメモリとして利用される。一方、ＥＥＰＲＯＭは電源供給を絶った状態においても情報保持できる不揮発性メモリ装置であり、前者に比べ情報の書き込み消去時の速度が遅く比較的大電力を必要とするため、主にストレージメモリとして利用されている。 Such solid-state memory devices are classified into three types according to their principles: SRAM (Static Random Access Memory), DRAM (Dynamic Random Access Memory) and EEPROM (Electrically Erasable and Programmable Read Only Memory) including flash memory devices. Can do. Of these, the SRAM operates at the highest speed, but cannot retain information when the power supply is stopped, and is unsuitable for increasing the capacity because the number of transistors required per bit is large. Therefore, the SRAM is mainly used as a cache in the MPU. DRAM requires a refresh operation and is inferior in operation speed to SRAM, but is easy to integrate and has a low unit price per bit. Therefore, DRAM is mainly used as a main memory for computer equipment and home appliances. On the other hand, an EEPROM is a non-volatile memory device that can hold information even when the power supply is cut off, and is slower in writing and erasing information than the former and requires a relatively large amount of power, so it is mainly used as a storage memory. Has been.

近年、モバイル機器市場の急成長と共に、より高速かつ低消費電力動作が可能なＤＲＡＭ互換の固体メモリ装置、更にはＤＲＡＭとＥＥＰＲＯＭの特長を併せ持った不揮発性固体メモリ装置の開発が期待されている。このような次世代固体メモリ装置として、抵抗可変材料を用いた抵抗メモリ装置（ＲｅＲＡＭ；Resistive Random Access Memory）や強誘電体を用いた強誘電体メモリ装置（ＦｅＲＡＭ；Ferroelectric RAM）の開発が試みられている。また、高速かつ低消費電力動作可能な不揮発性メモリ装置の有力候補の一つに、上記抵抗可変材料の一つである相変化材料を用いた抵抗メモリ装置があり、これを特に、相変化メモリ装置（ＰＲＡＭ；Phase Change Random Access Memory）と呼ぶ。相変化メモリ装置は情報の書き込み速度が５０ｎｓ程度と非常に高速であり、また素子構成が単純なため高集積化しやすい利点をもつ。 In recent years, with the rapid growth of the mobile device market, development of a DRAM-compatible solid-state memory device that can operate at higher speed and lower power consumption, and a nonvolatile solid-state memory device that combines the features of DRAM and EEPROM is expected. As such next-generation solid-state memory devices, development of resistive memory devices (ReRAM: Resistive Random Access Memory) using variable resistance materials and ferroelectric memory devices (FeRAM: Ferroelectric RAM) using ferroelectrics has been attempted. ing. Further, one of the promising candidates for a nonvolatile memory device capable of operating at high speed and low power consumption is a resistance memory device using a phase change material which is one of the resistance variable materials. It is called a device (PRAM; Phase Change Random Access Memory). The phase change memory device has an advantage that the information writing speed is as high as about 50 ns, and the device structure is simple, so that it is easy to be highly integrated.

相変化メモリ装置は相変化材料を２つの電極で挟んだ構成をしており、回路的に直列に接続された能動素子を用いて選択的に動作させる不揮発性メモリ装置である。能動素子としては、例えはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、接合ダイオード、バイポーラトランジスタ、ショットキーバリアダイオード等が挙げられる。 A phase change memory device has a configuration in which a phase change material is sandwiched between two electrodes, and is a non-volatile memory device that is selectively operated using active elements connected in series in a circuit. Examples of the active element include a MOS (Metal-Oxide-Semiconductor) transistor, a junction diode, a bipolar transistor, and a Schottky barrier diode.

相変化メモリ装置のデータ記憶及び消去は、相変化材料における例えば（多）結晶状態とアモルファス状態のような２つ以上の固相状態間を熱エネルギーによって遷移させることにより行う。この結晶状態およびアモルファス状態間の遷移は電極を介した回路接続により、その抵抗値の変化として識別される。熱エネルギーの相変化材料への印加は、電気パルス（電圧あるいは電流パルス）を電極間に印加し、相変化材料そのものをジュール加熱することで行われる。この際、例えば結晶状態の相変化材料に大電流を持つ電気パルスを短時間印加すると相変化材料は融点近くの高温状態に熱せられた後に急冷され、アモルファス状態（この状態をリセット状態と呼ぶ）となる。この動作は一般的にリセット動作と呼ばれる。一方、リセット状態においてリセット動作に比べ低電流の電気的パルスを比較的長時間印加すると相変化材料は結晶化温度にまで上昇し、結晶状態（この状態をセット状態と呼ぶ）となる。この動作はリセット動作に対してセット動作と呼ばれる。 Data storage and erasure of the phase change memory device is performed by transitioning between two or more solid state states such as a (poly) crystalline state and an amorphous state in the phase change material by thermal energy. This transition between the crystalline state and the amorphous state is identified as a change in resistance value by circuit connection through the electrode. The application of thermal energy to the phase change material is performed by applying an electric pulse (voltage or current pulse) between the electrodes and heating the phase change material itself by Joule heating. At this time, for example, when an electric pulse having a large current is applied to the phase change material in a crystalline state for a short time, the phase change material is heated to a high temperature state near the melting point and then rapidly cooled to be in an amorphous state (this state is called a reset state) It becomes. This operation is generally called a reset operation. On the other hand, when an electric pulse having a low current is applied for a relatively long time in the reset state as compared with the reset operation, the phase change material rises to the crystallization temperature and enters a crystal state (this state is referred to as a set state). This operation is called a set operation with respect to the reset operation.

相変化メモリ装置には、縦型相変化メモリ装置と横型相変化メモリ装置とが存在する。 Phase change memory devices include vertical phase change memory devices and horizontal phase change memory devices.

縦型相変化メモリ装置は、例えば特許文献１及び非特許文献１に示されている。縦型相変化メモリ装置は相変化材料に接触する２つの電極が相変化材料に対し上下垂直（縦）方向に配列された構造を持つ。縦型相変化メモリ装置において、メモリセルアレイは相変化メモリ素子および選択能動素子を組み合わせたセルを格子状に配置することで構成される。縦型相変化メモリ装置の特徴として高集積化が容易であるほか、ＤＲＡＭに構成が近いためＤＲＡＭのセル集積化技術を流用できる。また、場合によってはメモリセル周辺回路およびメモリセルの構成を工夫することにより、選択能動素子を持たないメモリセルも形成可能である。 A vertical phase change memory device is disclosed inPatent Document 1 andNon-Patent Document 1, for example. The vertical phase change memory device has a structure in which two electrodes in contact with the phase change material are arranged vertically and vertically (vertically) with respect to the phase change material. In a vertical phase change memory device, a memory cell array is configured by arranging cells in which phase change memory elements and selective active elements are combined in a lattice pattern. As a feature of the vertical phase change memory device, high integration is easy, and since the configuration is similar to DRAM, DRAM cell integration technology can be used. In some cases, a memory cell having no selective active element can be formed by devising the configuration of the memory cell peripheral circuit and the memory cell.

横型相変化メモリ装置は、例えば非特許文献２に示されている。横型相変化メモリ装置においては、相変化材料に電気的に接続される２つの電極がプレーナ状に相変化領域の横（両側）に配置されている。
特開２００７−１４９９００号公報デホワンキム、外３名（Dae-Hwang Kim, et al.）、「相変化ランダムアクセスメモリセル設計構想のシミュレーションに基づく比較（Simulation-based comparison of cell design concepts for phase change random access memory）」、ジャーナルオブナノサイセンスアンドナノテクノロジー（Journal of Nanoscience and Nanotechnology）、第７巻、ｐ．２９８−３０５、２００７年マーティンエイチアールランクホースト、外２名（Martijn H. R. Lankhorst, et al.）、「今後のシリコンチップのための低価格ナノスケール不揮発性メモリ構想（Low-cost and nanoscale non-volatile memory concept for future silicon chips）」、ネイチャーマテリアルズ（Nature Materials）、ネイチャーパブリッシンググループ（Nature Publishing Group）、第４巻、ｐ．３４７−３５２、２００５年A horizontal phase change memory device is disclosed inNon-Patent Document 2, for example. In the horizontal type phase change memory device, two electrodes electrically connected to the phase change material are arranged in a planar manner on the side (on both sides) of the phase change region.
JP 2007-149900 A Dehowan Kim, 3 others (Dae-Hwang Kim, et al.), “Simulation-based comparison of cell design concepts for phase change random access memory”, Journal Journal of Nanoscience and Nanotechnology,Volume 7, p. 298-305, 2007 Martin HR Lankhorst, et al., “Low-cost and nanoscale non-volatile memory concept for future silicon chips” ) "Nature Materials, Nature Publishing Group,Volume 4, p. 347-352, 2005

以下の分析は、本発明の観点から与えられる。 The following analysis is given from the perspective of the present invention.

例えば、相変化メモリ装置は選択能動素子によって活性化されるため、選択能動素子の駆動電流能力の範囲内にて情報の書き換えを行う必要がある。相変化メモリ装置における相変化材料の相変化領域（例えば非特許文献１参照）は情報書き込み時の電流密度が最も高い部分に主に形成される。例えば、縦型相変化メモリ装置において相変化材料が絶縁体で閉じ込められていない構造をとる場合、相変化材料と下部電極とが接触する最も電流密度が高い部分が発熱し、主にこの部分が相変化を起こす。例えば、セット状態からリセット動作を行った場合、相変化材料の状態遷移を抵抗値の変化として識別するためには、相変化材料のうち、下部（あるいは上部）電極に接触した部分を相変化領域で覆い尽くすか、あるいは相変化材料内を流れるすべての電流経路が必ず相変化領域を通過することが望ましい。したがって、縦型相変化メモリ装置において選択能動素子の駆動電流能力の範囲内の低電流にて前記スイッチング動作をさせるには、相変化材料の相変化領域を縮小（スケーリング）することが有効となる。例えば、縦型相変化メモリ装置において相変化材料が絶縁体で閉じ込められていない構造をとる場合、相変化材料と電極との接触面積の縮小が相変化領域の縮小に有効となる。これにより、情報書き換え時の消費電力を低減することができる。なお、相変化領域とは、相変化が実際に生じる領域であり、形成した相変化材料の全体積が相変化領域となる必要は無い。 For example, since the phase change memory device is activated by the selective active element, it is necessary to rewrite information within the range of the drive current capability of the selective active element. In the phase change memory device, the phase change region of the phase change material (see, for example, Non-Patent Document 1) is mainly formed in a portion where the current density at the time of writing information is highest. For example, when the vertical phase change memory device has a structure in which the phase change material is not confined by an insulator, the portion with the highest current density where the phase change material and the lower electrode are in contact generates heat, and this portion is mainly used. Causes a phase change. For example, when a reset operation is performed from the set state, in order to identify the state transition of the phase change material as a change in resistance value, the portion of the phase change material that contacts the lower (or upper) electrode is the phase change region. It is desirable that all current paths flowing through the phase change material always pass through the phase change region. Accordingly, in the vertical phase change memory device, it is effective to reduce (scaling) the phase change region of the phase change material in order to perform the switching operation at a low current within the range of the drive current capability of the selected active element. . For example, when the vertical phase change memory device has a structure in which the phase change material is not confined with an insulator, the reduction of the contact area between the phase change material and the electrode is effective in reducing the phase change region. Thereby, the power consumption at the time of information rewriting can be reduced. The phase change region is a region where the phase change actually occurs, and the entire volume of the formed phase change material does not need to be the phase change region.

また、縦型相変化メモリ装置において、相変化材料の自己ジュール発熱の際、電極は最も大きな放熱箇所となる。このような観点からも、相変化材料と電極間の接触断面積の縮小、および電極自身の断面積縮小は、相変化材料からの放熱を抑制し、効率的に相変化を生じさせる上で効果的である。 Further, in the vertical phase change memory device, when the phase change material self-joules heat, the electrode becomes the largest heat radiation point. From this point of view, the reduction of the contact cross-sectional area between the phase change material and the electrode and the reduction of the cross-sectional area of the electrode itself are effective in suppressing heat dissipation from the phase change material and effectively generating the phase change. Is.

しかしながら、縦型相変化メモリ装置においては、相変化材料と接続する電極の寸法は、一般的な半導体製造プロセスにおけるリソグラフィ加工の最小加工寸法で決まるため、プロセストレンド以上の縮小化は困難となっている。すなわち、縦型相変化メモリ装置における相変化材料と電極との接触面積は大きくならざるを得ない。そのため、相変化に必要な電流量も大きくなり、データ書き換え時の電流低減が困難となる。なお、最小加工寸法とは、フォトリソグラフィの解像能力やエッチングの加工能力等の製造プロセスで決定される最小の形成可能加工線幅寸法あるいは最小の形成可能加工間隔寸法のことである。 However, in a vertical phase change memory device, the size of the electrode connected to the phase change material is determined by the minimum processing size of lithography processing in a general semiconductor manufacturing process, so it is difficult to reduce the size beyond the process trend. Yes. That is, the contact area between the phase change material and the electrode in the vertical phase change memory device must be large. For this reason, the amount of current required for phase change also increases, making it difficult to reduce current during data rewriting. The minimum processing dimension is a minimum formable processing line width dimension or a minimum formable processing interval dimension determined by a manufacturing process such as photolithography resolution ability or etching processing ability.

また、縦型相変化メモリ装置においては、大きな相変化材料と電極との接触面積に加えて、相変化領域と電極が近接しているため、放熱性が高くなりすぎ、発熱効率が悪いという問題点もある。 In addition, in the vertical phase change memory device, in addition to the contact area between the large phase change material and the electrode, the phase change region and the electrode are close to each other, so that the heat dissipation becomes too high and the heat generation efficiency is poor. There is also a point.

一方、横型相変化メモリ装置においては、相変化領域の縮小化は、リソグラフィ加工の最小加工寸法に依存せず、相変化材料の薄膜化によって達成することができる。そのため、縦型相変化メモリ装置に比べて低い電流量でデータの書き換えが可能となる。また、左右に配置された電極と相変化材料の接触面積を比較的大きくすることができることから、縦型相変化メモリ装置に比べ相変化材料と電極との界面において低抵抗コンタクトを取りやすい。さらに、相変化材料の薄膜化あるいは微細化によって相変化領域を縮小することができるので、相変化領域を電極から遠ざけることが可能となり、相変化時における電極による過度な放熱を抑制することができる。 On the other hand, in the horizontal phase change memory device, the phase change region can be reduced by reducing the thickness of the phase change material without depending on the minimum processing dimension of the lithography process. Therefore, data can be rewritten with a smaller amount of current than in the vertical phase change memory device. In addition, since the contact area between the electrodes arranged on the left and right and the phase change material can be made relatively large, it is easier to make a low resistance contact at the interface between the phase change material and the electrode than in the vertical phase change memory device. Furthermore, since the phase change region can be reduced by thinning or miniaturizing the phase change material, the phase change region can be moved away from the electrode, and excessive heat dissipation by the electrode during the phase change can be suppressed. .

しかしながら、通常、相変化材料（熱伝導率は数Ｗ／ｍＫであり成膜方法による）は電極材料（熱伝導率は数１０〜１００Ｗ／ｍＫ）に比べ熱伝導率が小さいため、横型相変化メモリ装置においては、素子の微細化に従い発熱効率は向上するもののリセット動作における急冷動作が困難となる。リセット状態において急冷速度が低下すると本来アモルファス化するはずの領域が結晶化してしまうため抵抗値の低下を招き、メモリ情報の書き込み不良原因となる。 However, since the phase change material (having a thermal conductivity of several W / mK and depending on the film forming method) usually has a lower thermal conductivity than the electrode material (having a thermal conductivity of several tens to 100 W / mK), the lateral phase change In the memory device, the heat generation efficiency is improved as the element is miniaturized, but the rapid cooling operation in the reset operation is difficult. When the rapid cooling rate is lowered in the reset state, the region that should be amorphous is crystallized, leading to a decrease in resistance value and causing a memory information write failure.

したがって、相変化メモリ装置では、効率よく相変化領域を発熱することが低電流および高速動作を行う際の鍵となるが、一方で微細化によって印加電流当たりの発熱効率が改善された素子では、リセット動作時において過度な発熱および蓄熱を行うと、それらの過剰な熱エネルギーの放出に時間を要するため、アモルファス化に必要な急速冷却が困難となる。 Therefore, in the phase change memory device, efficiently generating heat in the phase change region is the key to performing low current and high speed operation, but on the other hand, in the element whose heat generation efficiency per applied current is improved by miniaturization, When excessive heat generation and heat storage are performed during the reset operation, it takes time to release the excessive heat energy, and thus rapid cooling necessary for amorphization becomes difficult.

非特許文献２では、放熱性を制御するために半導体基板上に絶縁膜を介して相変化材料を形成し、絶縁膜の膜厚を制御することで、放熱性をコントロールする手法が紹介されている。しかしながら、絶縁膜の膜厚の制御だけでは、放熱量の微調整は困難であると共に、放熱性を高めることはできない。 Non-Patent Document 2 introduces a technique for controlling heat dissipation by forming a phase change material on a semiconductor substrate via an insulating film and controlling the film thickness of the insulating film in order to control heat dissipation. Yes. However, it is difficult to finely adjust the heat dissipation amount and the heat dissipation cannot be improved only by controlling the film thickness of the insulating film.

本発明の第１視点によれば、相変化メモリ装置は、相変化領域と、相変化領域の下に配される第１絶縁層と、第１絶縁層の下に配される導体層と、を備える。相変化領域及び導体層は、相変化領域の熱が第１絶縁層を介して導体層に伝導するように配されている。 According to a first aspect of the present invention, a phase change memory device includes a phase change region, a first insulating layer disposed under the phase change region, a conductor layer disposed under the first insulating layer, Is provided. The phase change region and the conductor layer are arranged so that the heat of the phase change region is conducted to the conductor layer through the first insulating layer.

本発明の第２視点によれば、相変化メモリ装置は、相変化領域と、相変化領域の下に、相変化領域に接して配される第１絶縁層と、第１絶縁層の下に第１絶縁層に接して配されると共に、少なくとも一部が相変化領域の真下に配される導体層と、を備える。導体層は、相変化領域のヒートシンクとして作用する。 According to a second aspect of the present invention, a phase change memory device includes a phase change region, a first insulating layer disposed below the phase change region, in contact with the phase change region, and below the first insulating layer. And a conductor layer disposed in contact with the first insulating layer and disposed at least partially under the phase change region. The conductor layer acts as a heat sink for the phase change region.

本発明の第３視点によれば、相変化メモリ装置の製造方法は、導体層を形成する工程と、導体層上に、第１絶縁層を形成する工程と、第１絶縁層上に、第２絶縁層を形成する工程と、第２絶縁層上に、第１電極及び第２電極を形成する工程と、第２絶縁層、第１電極及び第２電極上に、相変化層を形成する工程と、を含む。 According to a third aspect of the present invention, a method of manufacturing a phase change memory device includes a step of forming a conductor layer, a step of forming a first insulating layer on the conductor layer, and a step of forming a first insulating layer on the first insulating layer. Forming a second insulating layer; forming a first electrode and a second electrode on the second insulating layer; and forming a phase change layer on the second insulating layer, the first electrode and the second electrode. And a process.

本発明によれば、相変化領域の下に配した導体層をヒートシンクとして利用することにより、情報書き込み時における相変化領域の放熱性を適切に制御することができる相変化メモリ装置を得ることができる。 According to the present invention, it is possible to obtain a phase change memory device capable of appropriately controlling the heat dissipation of the phase change region at the time of writing information by using the conductor layer disposed under the phase change region as a heat sink. it can.

本発明の第１実施形態に係る相変化メモリ装置について説明する。図１に、本発明の第１実施形態に係る相変化メモリ装置の概略断面図を示す。相変化メモリ装置１は、基板２と、基板２に形成された選択能動素子３と、選択能動素子３上に配された導体層１１と、導体層１１上に配された制御絶縁層（第１絶縁層）１３と、制御絶縁層１３上に配された相変化層１５と、制御絶縁層１３上に配された第１電極１６及び第２電極１７と、相変化層１５上に配されたビット線と、制御絶縁層１３下に配される下部保護絶縁層１０と、制御絶縁層１３上に配される上部保護絶縁層１４と、を備える。 A phase change memory device according to a first embodiment of the present invention will be described. FIG. 1 is a schematic cross-sectional view of a phase change memory device according to a first embodiment of the present invention. The phasechange memory device 1 includes asubstrate 2, a selectiveactive element 3 formed on thesubstrate 2, aconductor layer 11 disposed on the selectiveactive element 3, and a control insulating layer (first insulating layer disposed on the conductor layer 11). 1 insulating layer) 13, aphase change layer 15 disposed on thecontrol insulating layer 13, afirst electrode 16 and asecond electrode 17 disposed on thecontrol insulating layer 13, and aphase change layer 15. A bit line, a lower protective insulatinglayer 10 disposed below thecontrol insulating layer 13, and an upper protective insulatinglayer 14 disposed on thecontrol insulating layer 13.

図２に、図１に示す相変化層の概略上面図を示す。図３に、図１のIII−III線における概略断面図を示す。線状の相変化層１５は、第１電極１６及び第２電極１７により電流注入され、その電流により自己発熱して相変化する相変化領域１５ａを有する。相変化層１５に給電する第１電極１６及び第２電極１７は、相変化層１５に電気的に接続されているが、相変化領域１５ａに直接接してはいない。また、相変化領域１５ａは、制御絶縁層１３と接して配されている。 FIG. 2 is a schematic top view of the phase change layer shown in FIG. FIG. 3 is a schematic sectional view taken along line III-III in FIG. The linearphase change layer 15 has aphase change region 15a in which a current is injected by thefirst electrode 16 and thesecond electrode 17, and the phase is changed by self-heating by the current. Thefirst electrode 16 and thesecond electrode 17 that supply power to thephase change layer 15 are electrically connected to thephase change layer 15, but are not in direct contact with thephase change region 15a. Further, thephase change region 15 a is arranged in contact with thecontrol insulating layer 13.

相変化領域１５ａは、低電力かつ迅速に相変化するように、その電流通過方向に対して垂直な断面（図３に示す相変化領域１５ａの断面）の断面積を小さくすることが好ましい。一方、相変化領域１５ａ以外の相変化層１５の領域は、高抵抗化しないように相変化領域１５ａの断面積よりもその断面積を大きくすると好ましい。したがって、相変化領域１５ａは、相変化領域１５ａ以外の領域よりも薄層化及び／又は細線化すると好ましい。相変化領域１５ａの体積（特に図３に示す断面積）は、所望の電力及び速度で情報の書き込みができるように設定する。また、相変化領域１５ａの厚さは、均一な層厚にできるように設定する。例えば、相変化領域１５ａの厚さｄ_１は、１ｎｍ〜５０ｎｍとすることができる。また、相変化領域１５ａ以外の相変化層１５の領域の厚さｄ_２は、５０ｎｍ〜１００ｎｍとすることができる。Phase change region 15a preferably has a small cross-sectional area (cross section ofphase change region 15a shown in FIG. 3) perpendicular to the current passing direction so as to change phase rapidly with low power. On the other hand, it is preferable that the cross-sectional area of thephase change layer 15 other than thephase change area 15a is larger than the cross-sectional area of thephase change area 15a so as not to increase the resistance. Therefore, thephase change region 15a is preferably thinner and / or thinner than the region other than thephase change region 15a. The volume ofphase change region 15a (particularly, the cross-sectional area shown in FIG. 3) is set so that information can be written at a desired power and speed. Further, the thickness of thephase change region 15a is set so as to have a uniform layer thickness. For example, the thickness d1 of thephase change region 15a can be₁ nm to 50 nm. The thickness_{d 2} of the area of thephase change layer 15 other than thephase change region 15a may be a 50 nm to 100 nm.

相変化領域１５ａの幅ｗ_１は、例えば、３０ｎｍ〜２００ｎｍとすることができる。また、相変化領域１５ａ以外の領域の幅ｗ_２は、相変化領域の幅ｗ_１の１倍〜３倍程度太くすることができる。Width_{w 1} of thephase change region 15a, for example, can be set to 30 nm to 200 nm. The width w₂ of the region other than thephase change region 15a may be thicker 1 to 3 times the width w₁ of the phase change region.

相変化層１５の材料としては、温度に応じて２以上の相状態を有し、かつ、相状態によって電気抵抗が異なる材料であればよく、例えば、カルコゲナイド材料を用いることができる。カルコゲン元素とは周期律表における６族に属する原子であり硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のことを指す。一般的にカルコゲナイド材料とは、少なくとも１つのカルコゲン元素と共に、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、アンチモン（Ｓｂ）のうち少なくとも１つの元素を含む化合物のことである。この際、窒素（Ｎ）、酸素（Ｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の元素が添加された材料を用いることもできる。例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ_２Ｔｅ_３、ＧｅＴｅ等の２元系元素、Ｇｅ_２Ｓｂ_２Ｔｅ_５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ_２Ｔｅ_４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ_８１Ｇｅ_１５Ｓｂ_２Ｓ_２等の４元系元素が挙げられる。The material of thephase change layer 15 may be any material that has two or more phase states depending on the temperature and has different electric resistance depending on the phase state. For example, a chalcogenide material can be used. The chalcogen element is an atom belonging toGroup 6 in the periodic table and refers to sulfur (S), selenium (Se), and tellurium (Te). Generally, a chalcogenide material is a compound containing at least one element of germanium (Ge), tin (Sn), and antimony (Sb) together with at least one chalcogen element. At this time, a material to which an element such as nitrogen (N), oxygen (O), copper (Cu), or aluminum (Al) is added can also be used. Examples include binary elements such as GaSb, InSb, InSe, Sb₂ Te₃ and GeTe, ternary elements such as Ge₂ Sb₂ Te₅ , InSbTe, GaSeTe, SnSb₂ Te₄ and InSbGe, AgInSbTe, (GeSn ) Quaternary elements such as SbTe, GeSb (SeTe), Te₈₁ Ge₁₅ Sb₂ S_{2 and the} like.

導体層１１は、導体層１１に伝導した熱を相変化メモリ装置１の外部に放熱できるように、外部と熱的に接続されていると好ましく、例えば選択能動素子３のＧＮＤ配線層とすることができる。導体層１１は、制御絶縁層１３に接して配されている。相変化領域１５ａと導体層１１とは、相変化領域１５ａの熱を導体層１１に伝導できるように、制御絶縁層１３を介して少なくとも一部が重複するように配されている。好ましくは、相変化領域１５ａの熱を効率よく導体層１１に伝導できるように、図２に示すように上面から見た場合に、相変化領域１５ａの面積の８０％〜１００％が導体層１１と重なるようにする。 Theconductor layer 11 is preferably thermally connected to the outside so that heat conducted to theconductor layer 11 can be dissipated to the outside of the phasechange memory device 1. For example, theconductor layer 11 is a GND wiring layer of the selectiveactive element 3. Can do. Theconductor layer 11 is disposed in contact with thecontrol insulating layer 13. Thephase change region 15 a and theconductor layer 11 are arranged so that at least a part thereof overlaps with thecontrol insulating layer 13 so that the heat of thephase change region 15 a can be conducted to theconductor layer 11. Preferably, 80% to 100% of the area of thephase change region 15a is 80% to 100% of the area of thephase change region 15a when viewed from above as shown in FIG. 2 so that the heat of thephase change region 15a can be efficiently conducted to theconductor layer 11. To overlap.

導体層１１の材料は、相変化領域１５ａの急冷速度を制御するために、所望の熱伝導率となるようなものを選択すると好ましい。一般的に、金属の電気抵抗率と熱伝導率は反比例関係にあることが知られており、電気抵抗率を制御することで熱伝導率を容易に算出することができる。例えば、導体層１１の熱伝導率を高くしたい場合、アルミニウム（Ａｌ）、タングステン（Ｗ）等を使用することができ、導体層１１の熱伝導率を低くしたい場合、窒化チタン（ＴｉＮ）等の材料を使用することができる。また、窒化チタン（ＴｉＮ）のような材料においては、ＣＶＤ法を用いて導体層１１を形成する場合、不純物の混入量等によって比較的簡単に電気抵抗率を制御することができる（例えば、抵抗率をおおよそ２０μΩｃｍから１０００μΩｃｍの範囲で変化させることができる）。 The material of theconductor layer 11 is preferably selected to have a desired thermal conductivity in order to control the rapid cooling rate of thephase change region 15a. Generally, it is known that the electrical resistivity and the thermal conductivity of a metal are in an inversely proportional relationship, and the thermal conductivity can be easily calculated by controlling the electrical resistivity. For example, when it is desired to increase the thermal conductivity of theconductor layer 11, aluminum (Al), tungsten (W), or the like can be used. When it is desired to decrease the thermal conductivity of theconductor layer 11, titanium nitride (TiN) or the like can be used. Material can be used. In the case of a material such as titanium nitride (TiN), when theconductor layer 11 is formed using the CVD method, the electrical resistivity can be controlled relatively easily by the amount of impurities mixed in (for example, resistance The rate can be varied in the range of approximately 20 μΩcm to 1000 μΩcm).

導体層１１は、単層でもよいが、図１に示すように、材料の異なる複数の層を積層して形成して、放熱制御することもできる。例えば、導体層１１を選択能動素子３のＧＮＤ配線層とした場合に、放熱性抑制の観点からＧＮＤ配線層を熱伝導率の低い（すなわち電気抵抗率の高い）材料のみで形成すると、ＧＮＤ配線層の高抵抗化のために、ＧＮＤパッドとアレイ部との間に電位差が生じ、回路上問題が生じることになる。そこで、電気抵抗率の低い材料を積層することで、導体層１１の高抵抗化を抑制することができる。単層が好ましい場合としては、例えば、導体層１１に熱伝導率の高い材料を選択した場合である。異なる材料の積層が好ましい場合としては、例えば、放熱制御の観点から、制御絶縁層１３と接する上部導体層１１ｂに熱伝導率が低い材料を選択した場合である。この場合には、上部導体層１１ｂの下層となる下部導体層１１ａに上部導体層１１ｂよりも電気抵抗率が低い材料を選択することが好ましい。例えば、図１に示す形態においては、上部導体層１１ｂとして厚さ１０ｎｍの窒化チタン（ＴｉＮ）を使用し、下部導体層１１ａとして厚さ２０ｎｍのタングステン（Ｗ）を使用することができる。また、導体層１１の高抵抗化の抑制は、寄生容量が問題とならない程度に導体層１１の膜厚を厚くすることによっても実現することができる。導体層１１全体の膜厚は、高抵抗化の抑制と寄生容量増大の防止の観点から、２０ｎｍ〜６０ｎｍであると好ましい。 Theconductor layer 11 may be a single layer, but as shown in FIG. 1, it is also possible to control heat dissipation by stacking a plurality of layers made of different materials. For example, when theconductor layer 11 is the GND wiring layer of the selectiveactive element 3, if the GND wiring layer is formed only from a material having low thermal conductivity (that is, high electrical resistivity) from the viewpoint of suppressing heat dissipation, Due to the high resistance of the layer, a potential difference is generated between the GND pad and the array portion, which causes a problem in the circuit. Thus, by laminating a material having a low electrical resistivity, the increase in resistance of theconductor layer 11 can be suppressed. A case where a single layer is preferable is, for example, a case where a material having high thermal conductivity is selected for theconductor layer 11. The case where lamination of different materials is preferable is, for example, a case where a material having low thermal conductivity is selected for theupper conductor layer 11b in contact with thecontrol insulating layer 13 from the viewpoint of heat dissipation control. In this case, it is preferable to select a material having a lower electrical resistivity than theupper conductor layer 11b for thelower conductor layer 11a, which is the lower layer of theupper conductor layer 11b. For example, in the embodiment shown in FIG. 1, titanium nitride (TiN) having a thickness of 10 nm can be used as theupper conductor layer 11b, and tungsten (W) having a thickness of 20 nm can be used as thelower conductor layer 11a. Further, the suppression of the increase in resistance of theconductor layer 11 can also be realized by increasing the film thickness of theconductor layer 11 to such an extent that parasitic capacitance does not become a problem. The film thickness of theentire conductor layer 11 is preferably 20 nm to 60 nm from the viewpoint of suppressing the increase in resistance and preventing the increase in parasitic capacitance.

制御絶縁層１３は、相変化領域１５ａの熱を導体層１１に伝導する機能と共に、相変化層１５と導体層１１とを絶縁する機能も果たす。そのため、制御絶縁層１３の厚さｄ_３は、放熱制御の観点から設定すると共に、絶縁破壊しないように設定する。例えば、制御絶縁層１３の厚さｄ_３は、５ｎｍ〜３０ｎｍとすることができる。Thecontrol insulating layer 13 has a function of conducting the heat of thephase change region 15 a to theconductor layer 11 and also a function of insulating thephase change layer 15 and theconductor layer 11. Therefore, the thickness d₃ of thecontrol insulating layer 13 serves to set in view of the heat dissipation control is set so as not to breakdown. For example, the thickness d3 of thecontrol insulating layer 13 can be set to₅ nm to₃₀ nm.

制御絶縁層１３、下部保護絶縁層１０及び上部保護絶縁層１４の材料は、絶縁層として使用可能なものであれば特に制限されずに用いることができる。例えば、シリコン酸化物（ＳｉＯ_２）、シリコン窒化物（ＳｉＮ）およびそれらの混合物などを用いることができる。また、場合によってはＢＰＳＧ（Boro-Phospho silicate glass）等の低誘電率絶縁膜を用いてもよい。絶縁層は原子密度が高いほど熱伝導性が高くなるため、熱処理等を行いなるべく高原子密度となるよう形成すると好ましい。The material of thecontrol insulating layer 13, the lower protective insulatinglayer 10, and the upper protective insulatinglayer 14 can be used without particular limitation as long as it can be used as an insulating layer. For example, silicon oxide (SiO₂ ), silicon nitride (SiN), and a mixture thereof can be used. In some cases, a low dielectric constant insulating film such as BPSG (Boro-Phosphosilicate glass) may be used. The higher the atomic density, the higher the thermal conductivity of the insulating layer. Therefore, it is preferable to form the insulating layer so as to have as high an atomic density as possible.

制御絶縁層１３、下部保護絶縁層１０及び上部保護絶縁層１４は、同じ材料を用いることもできるが、以下に説明する製造方法において選択的なエッチングができるように、制御絶縁層１３と上部保護絶縁層１４とは異なる材料で形成すると好ましい。また、下部保護絶縁層１０及び上部保護絶縁層１４は、寄生容量抑制の観点から低誘電率の材料（例えば酸化シリコン（ＳｉＯ_２）やＢＰＳＧ）が好ましい。下部保護絶縁層１０及び上部保護絶縁層１４として、酸化シリコン（ＳｉＯ_２）やＢＰＳＧを用いた場合、制御絶縁層１３としては、それ以外の材料（例えば窒化シリコン（ＳｉＮ））を使用することができる。また、相変化領域１５ａには、情報書き換え時に高い電圧が印加されるので、制御絶縁層１３は絶縁破壊耐性が高く、かつリーク電流が小さいと好ましい。この対策として、制御絶縁層１３は、複数の絶縁材料の積層構造（例えばＳｉＮとＳｉＯ_２の積層構造）にすることもできる。Thecontrol insulating layer 13, the lower protective insulatinglayer 10, and the upper protective insulatinglayer 14 can be made of the same material, but thecontrol insulating layer 13 and the upperprotective layer 13 can be selectively etched in the manufacturing method described below. The insulatinglayer 14 is preferably formed using a different material. The lower protective insulatinglayer 10 and the upper protective insulatinglayer 14, from the viewpoint of parasitic capacitance suppression of the low dielectric constant material (e.g., silicon oxide (SiO₂₎ or BPSG) is preferred. When silicon oxide (SiO₂ ) or BPSG is used as the lower protective insulatinglayer 10 and the upper protective insulatinglayer 14, other materials (for example, silicon nitride (SiN)) may be used as thecontrol insulating layer 13. it can. In addition, since a high voltage is applied to thephase change region 15a at the time of information rewriting, it is preferable that thecontrol insulating layer 13 has high dielectric breakdown resistance and low leakage current. As a countermeasure against this, thecontrol insulating layer 13 may have a laminated structure of a plurality of insulating materials (for example, a laminated structure of SiN and SiO₂ ).

第１電極１６と第２電極１７とは、間隔をあけて相変化層１５に接続されるが、相変化領域１５ａはその間に配されるようにする。第１電極１６及び第２電極１７と相変化領域１５ａとの間隔（距離）は、第１電極１６及び第２電極１７と相変化領域１５ａとの間隔が近すぎると、第１電極１６及び第２電極１７からの放熱が大きくなりすぎ、相変化状態の適切な制御が困難となるので、第１電極１６及び第２電極１７からの放熱が大きくなりすぎないように設定すると好ましい。第１電極１６及び第２電極１７と相変化領域１５ａとの間隔をとる場合、相変化メモリ装置１が横方向（制御絶縁層１３の延在方向）に大きくならないように、相変化領域１５ａと第１電極１６及び第２電極１７とで高低差をつけると好ましい。例えば、相変化層１５は、図１に示すような断面において、凹状に形成すると好ましい。すなわち、相変化層１５に凹部又は溝部１５ｂを形成し、相変化層１５の凹部又は溝部１５ｂの底部に相変化領域１５ａが形成され、凹部又は溝部１５ｂの上部に第１電極１６及び第２電極１７を電気的に接続すると好ましい。主として導体層１１からの放熱制御を支配的にする場合、相変化領域１５ａと第１電極１６及び第２電極１７との上下方向の間隔は、相変化領域１５ａと導体層１１との間隔（すなわち制御絶縁層１３の厚さｄ_３）の３倍以上であると好ましい。Thefirst electrode 16 and thesecond electrode 17 are connected to thephase change layer 15 with a space therebetween, but thephase change region 15a is arranged therebetween. The distance (distance) between thefirst electrode 16 and thesecond electrode 17 and thephase change region 15a is such that the distance between thefirst electrode 16 and thesecond electrode 17 and thephase change region 15a is too close. Since the heat radiation from the twoelectrodes 17 becomes too large and appropriate control of the phase change state becomes difficult, it is preferable to set so that the heat radiation from thefirst electrode 16 and thesecond electrode 17 does not become too large. When the space between thefirst electrode 16 and thesecond electrode 17 and thephase change region 15a is set, thephase change region 15a and thephase change region 15a are prevented so that the phasechange memory device 1 does not increase in the lateral direction (extending direction of the control insulating layer 13). It is preferable to make a difference in height between thefirst electrode 16 and thesecond electrode 17. For example, thephase change layer 15 is preferably formed in a concave shape in the cross section as shown in FIG. That is, a recess orgroove 15b is formed in thephase change layer 15, aphase change region 15a is formed at the bottom of the recess orgroove 15b of thephase change layer 15, and thefirst electrode 16 and the second electrode are formed above the recess or groove 15b. 17 is preferably electrically connected. When mainly controlling the heat dissipation from theconductor layer 11, the vertical interval between thephase change region 15a and thefirst electrode 16 and thesecond electrode 17 is the interval between thephase change region 15a and the conductor layer 11 (that is, preferably a control thickness d₃ of the insulating layer₁₃₎ of 3 times or more.

相変化層１５と第１電極１６又は第２電極１７との接触面積は、相変化領域１５ａの面積に対して十分大きいと好ましく、例えば約２〜５倍であると好ましい。 The contact area between thephase change layer 15 and thefirst electrode 16 or thesecond electrode 17 is preferably sufficiently large with respect to the area of thephase change region 15a, and is preferably about 2 to 5 times, for example.

図１に示す形態のように、相変化層１５を凹状に形成する（相変化層に複数の凹部又は溝部１５ｂを形成する）場合、以下に製造方法について説明するように、相変化領域１５ａのみを選択的に薄膜化することができる。 When thephase change layer 15 is formed in a concave shape as shown in FIG. 1 (a plurality of recesses orgrooves 15b are formed in the phase change layer), only thephase change region 15a is described as described below for the manufacturing method. Can be selectively thinned.

図１に示す形態においては、第１電極１６及び第２電極１７の下面は、上部保護絶縁層１４に接しており、相変化層１５は、その第１電極１６及び第２電極１７を覆うように形成されている。この形態の場合、以下に製造方法について説明するように、相変化層１５を形成する前に第１電極１６及び第２電極１７を形成することができるので、第１電極１６及び第２電極１７の形成時に相変化層１５の上面にダメージを与えずにすむ。 In the form shown in FIG. 1, the lower surfaces of thefirst electrode 16 and thesecond electrode 17 are in contact with the upper protective insulatinglayer 14, and thephase change layer 15 covers thefirst electrode 16 and thesecond electrode 17. Is formed. In the case of this embodiment, as described below for the manufacturing method, thefirst electrode 16 and thesecond electrode 17 can be formed before thephase change layer 15 is formed. It is possible to avoid damaging the upper surface of thephase change layer 15 at the time of forming.

第１電極１６及び第２電極１７の一方は、第３コンタクト１８を介してビット線１９と電気的に接続され、他方は、コンタクトプラグ１２及び第１コンタクト８を介して、選択能動素子３の第１拡散層４と電気的に接続されている。 One of thefirst electrode 16 and thesecond electrode 17 is electrically connected to thebit line 19 via thethird contact 18, and the other is connected to the selectiveactive element 3 via thecontact plug 12 and thefirst contact 8. Thefirst diffusion layer 4 is electrically connected.

第１電極１６及び第２電極１７の材料としては、公知の電極材料であれば特に制限なく用いることができる。例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）若しくはタングステン（Ｗ）、またはこれらの金属の窒化物、あるいはこれらの金属およびその窒化物を含むシリサイド化合物などを用いることができる。また、前記金属を含む合金を用いることができる。なお、電極材料を形成する窒化物やシリサイド等の化合物は化学量論比である必要はない。また、前記電極材料には炭素（Ｃ）等の不純物を添加することもできる。 As materials for thefirst electrode 16 and thesecond electrode 17, any known electrode material can be used without particular limitation. For example, including titanium (Ti), tantalum (Ta), molybdenum (Mo), niobium (Nb), zirconium (Zr) or tungsten (W), or nitrides of these metals, or these metals and nitrides thereof A silicide compound or the like can be used. An alloy containing the metal can be used. Note that a compound such as nitride or silicide forming the electrode material does not need to have a stoichiometric ratio. Further, an impurity such as carbon (C) can be added to the electrode material.

選択能動素子３（本実施形態においてはＭＯＳトランジスタ）は、相変化領域１５ａ等の下方に配されている。選択能動素子３は、第１拡散層（例えばドレイン拡散層）４、第２拡散層（例えばソース拡散層）５、ゲート絶縁膜７、及びワード線となるゲート電極６を有している。第１拡散層４は、第１コンタクト８及びコンタクトプラグ１２を介して第１電極１６に電気的に接続され、第２拡散層５は、第２コンタクト９を介して導体層１１と電気的に接続されている。 The selective active element 3 (in this embodiment, a MOS transistor) is disposed below thephase change region 15a and the like. The selectiveactive element 3 includes a first diffusion layer (for example, a drain diffusion layer) 4, a second diffusion layer (for example, a source diffusion layer) 5, agate insulating film 7, and agate electrode 6 serving as a word line. Thefirst diffusion layer 4 is electrically connected to thefirst electrode 16 via thefirst contact 8 and thecontact plug 12, and thesecond diffusion layer 5 is electrically connected to theconductor layer 11 via thesecond contact 9. It is connected.

本実施形態によれば、導体層１１を選択能動素子３のＧＮＤ配線層として使用すると共に、相変化領域１５ａのヒートシンクとしても使用することができる。また、本発明によれば、選択能動素子３をメモリ部２５の下方に配することができ、選択能動素子３とメモリ部２５とを横方向に並べて配置する形態よりも面積効率を高めることができ、高集積化を図ることができる。さらに、選択能動素子３とメモリ部２５とを横方向に並べて配置する形態よりも製造工程を削減することができ、製造コストを削減することができる。 According to this embodiment, theconductor layer 11 can be used as a GND wiring layer of the selectiveactive element 3 and also as a heat sink of thephase change region 15a. In addition, according to the present invention, the selectiveactive element 3 can be arranged below thememory unit 25, and the area efficiency can be improved as compared with the configuration in which the selectiveactive element 3 and thememory unit 25 are arranged side by side. And high integration can be achieved. Furthermore, the manufacturing process can be reduced and the manufacturing cost can be reduced as compared with the configuration in which the selectiveactive element 3 and thememory unit 25 are arranged in the horizontal direction.

第１コンタクト８、第２コンタクト９、第３コンタクト１８及びコンタクトプラグ１２の材料としては、コンタクトとして使用可能な材料であればいずれの材料を使用することができ、例えばアルミニウム（Ａｌ）やタングステン（Ｗ）を使用することができる。 As the material of thefirst contact 8, thesecond contact 9, thethird contact 18, and thecontact plug 12, any material that can be used as a contact can be used. For example, aluminum (Al) or tungsten ( W) can be used.

本発明の相変化メモリ装置１において、相変化領域１５ａの熱は、制御絶縁層１３を通じて導体層１１に伝導し、導体層１１がヒートシンクとして作用する。この放熱特性は、導体層１１の材料、形状、寸法等、及び制御絶縁層１３の材料、寸法等により調整することができ、これにより、リセット動作における冷却速度を制御することができる。 In the phasechange memory device 1 of the present invention, heat in thephase change region 15a is conducted to theconductor layer 11 through thecontrol insulating layer 13, and theconductor layer 11 acts as a heat sink. This heat dissipation characteristic can be adjusted by the material, shape, dimensions, etc. of theconductor layer 11 and the material, dimensions, etc. of thecontrol insulating layer 13, thereby controlling the cooling rate in the reset operation.

なお、図１に示す形態においては、第２拡散層５の真上に相変化領域１５ａが配されているが、相変化領域１５ａと導体層１１の少なくとも一部が重なるように配されていれば、図１に示す形態に限定されるものではない。 In the embodiment shown in FIG. 1, thephase change region 15a is arranged immediately above thesecond diffusion layer 5. However, thephase change region 15a and theconductor layer 11 may be arranged so as to overlap each other. For example, it is not limited to the form shown in FIG.

次に、本発明の第１実施形態に係る相変化メモリ装置の製造方法について説明する。図４〜図７に、第１実施形態に係る相変化メモリ装置の製造方法を説明するための概略工程図を示す。 Next, a method for manufacturing the phase change memory device according to the first embodiment of the present invention will be described. 4 to 7 are schematic process diagrams for explaining the method of manufacturing the phase change memory device according to the first embodiment.

まず、基板２に選択能動素子３を形成する。選択能動素子３は、例えば、一般的なＤＲＡＭメモリセルにおけるセルトランジスタと同様の方法で作成することができ、その寸法は微細化のトレンドにしたがって決定される。次に、選択能動素子３上に下部保護絶縁層１０の一部１０ａを形成する。次に、第１拡散層４及び第２拡散層５上に、例えばリソグラフィ技術を用いて下部保護絶縁層１０の一部１０ａを第１拡散層４及び第２拡散層５が露出するまで等方性エッチングし、コンタクトホール１０ｂを形成する（図４（ａ））。 First, the selectiveactive element 3 is formed on thesubstrate 2. The selectiveactive element 3 can be produced, for example, in the same manner as a cell transistor in a general DRAM memory cell, and its size is determined according to the trend of miniaturization. Next, apart 10 a of the lower protective insulatinglayer 10 is formed on the selectiveactive element 3. Next, on thefirst diffusion layer 4 and thesecond diffusion layer 5, apart 10a of the lower protective insulatinglayer 10 is isotropically used, for example, by lithography, until thefirst diffusion layer 4 and thesecond diffusion layer 5 are exposed. Etching is performed to form acontact hole 10b (FIG. 4A).

次に、コンタクトホール１０ｂ内に、スパッタリング法等により第１コンタクト８及び第２コンタクト９を形成し、その表面を平坦化する（図４（ｂ））。 Next, thefirst contact 8 and thesecond contact 9 are formed in thecontact hole 10b by sputtering or the like, and the surfaces thereof are flattened (FIG. 4B).

次に、下部保護絶縁層１０の一部１０ｃをスパッタリング法などによりさらに堆積する。次に、リソグラフィ技術を用いて、下部絶縁層１０の一部１０ｃを第２コンタクト９が露出するまで等方性エッチングし、下部絶縁層１０の一部１０ｃに導体層１１のパターンからなる溝を形成する。この溝に導体層１１をスパッタリング法等によって堆積する。導体層１１を２層構造にする場合、下部導体層１１ａを堆積した後、その上に上部導体層１１ｂを堆積する（図４（ｃ））。 Next, apart 10c of the lower protective insulatinglayer 10 is further deposited by sputtering or the like. Next, isotropic etching is performed on theportion 10c of the lower insulatinglayer 10 until thesecond contact 9 is exposed using a lithography technique, and a groove made of the pattern of theconductor layer 11 is formed on theportion 10c of the lower insulatinglayer 10. Form. Aconductor layer 11 is deposited in this groove by sputtering or the like. When theconductor layer 11 has a two-layer structure, after depositing thelower conductor layer 11a, theupper conductor layer 11b is deposited thereon (FIG. 4C).

次に、導体層１１等の上に、スパッタリング法等により制御絶縁層１３を堆積する。さらに、制御絶縁層１３の上層に、上部保護絶縁層１４のうちの第２絶縁層１４ａを積層し、ＣＭＰ法等を用いて平坦化する（図４（ｄ））。このとき、上部保護絶縁層１４の選択的エッチングができるように、制御絶縁膜１３の材料と上部保護絶縁層１４の材料とは異なるものを選択する。これにより、後の工程において、制御絶縁膜１３の膜厚を大きく変化させることなく、上部保護絶縁層１４のみをエッチングすることができ、制御絶縁膜１３の膜厚制御が容易となる。 Next, thecontrol insulating layer 13 is deposited on theconductor layer 11 and the like by a sputtering method or the like. Further, the second insulatinglayer 14a of the upper protective insulatinglayer 14 is stacked on thecontrol insulating layer 13, and is planarized using a CMP method or the like (FIG. 4D). At this time, the material of thecontrol insulating film 13 and the material of the upper protective insulatinglayer 14 are selected so that the upper protective insulatinglayer 14 can be selectively etched. As a result, only the upper protective insulatinglayer 14 can be etched without greatly changing the film thickness of thecontrol insulating film 13 in the subsequent process, and the control of the film thickness of thecontrol insulating film 13 is facilitated.

次に、第２コンタクト８の上面が露出するように上部保護絶縁層１４の第２絶縁層１４ａ、制御絶縁層１３及び下部保護絶縁層１０の一部１０ｃを、リソグラフィ技術を用いて選択エッチングし、コンタクトホール２１を形成する（図４（ｅ））。 Next, the second insulatinglayer 14 a of the upper protective insulatinglayer 14, thecontrol insulating layer 13, and apart 10 c of the lower protective insulatinglayer 10 are selectively etched using a lithography technique so that the upper surface of thesecond contact 8 is exposed. Then, acontact hole 21 is formed (FIG. 4E).

次に、コンタクトホール２１に、コンタクトプラグ１２を堆積し、その表面を平坦化する（図５（ｆ））。 Next, thecontact plug 12 is deposited in thecontact hole 21, and the surface thereof is flattened (FIG. 5 (f)).

次に、第１電極１６及び第２電極１７の材料をスパッタリング法やＣＶＤ法等により堆積し、リソグラフィ技術用いて第１電極１６及び第２電極１７の材料の堆積層を等方性エッチングして、所定の位置に第１電極１６及び第２電極１７を形成する。このとき、第１電極１６は、コンタクトプラグ１２上に形成する（図５（ｇ））。 Next, the materials of thefirst electrode 16 and thesecond electrode 17 are deposited by sputtering or CVD, and the deposited layers of the material of thefirst electrode 16 and thesecond electrode 17 are isotropically etched using a lithography technique. Thefirst electrode 16 and thesecond electrode 17 are formed at predetermined positions. At this time, thefirst electrode 16 is formed on the contact plug 12 (FIG. 5G).

次に、第１電極１６と第２電極１７の間の上部保護絶縁層１４の第２絶縁層１４ａをリソグラフィ技術を用いて制御絶縁層１３が露出するまで選択エッチングし、第２絶縁層１４ａ及び制御絶縁層１３からなる溝部又は凹部（以下「凹部」と表記する）１４ｂを形成する（図５（ｈ））。このとき、凹部１４ｂの底面、すなわち制御絶縁層１３が露出する領域の少なくとも一部は、導体層１１の形成領域と重複するようにする。好ましくは、導体層１１の真上にある制御絶縁層１３の領域が露出するようにする。 Next, the second insulatinglayer 14a of the upper protective insulatinglayer 14 between thefirst electrode 16 and thesecond electrode 17 is selectively etched using the lithography technique until thecontrol insulating layer 13 is exposed, and the second insulatinglayer 14a and Grooves or recesses (hereinafter referred to as “recesses”) 14b made of thecontrol insulating layer 13 are formed (FIG. 5H). At this time, at least a part of the bottom surface of theconcave portion 14 b, that is, the region where thecontrol insulating layer 13 is exposed is overlapped with the formation region of theconductor layer 11. Preferably, the region of thecontrol insulating layer 13 immediately above theconductor layer 11 is exposed.

次に、凹部１４ｂ内、上部保護絶縁層１４上、及び第１電極１６及び第２電極１７上に、相変化層１５の材料をスパッタリング法等により堆積する（図５（ｉ））。 Next, the material of thephase change layer 15 is deposited by sputtering or the like in therecess 14b, on the upper protective insulatinglayer 14, and on thefirst electrode 16 and the second electrode 17 (FIG. 5 (i)).

次に、堆積させた相変化層１５の材料を、リソグラフィ技術を用いて凹部１４ｂ内に相変化層１５の凹部１５ｂを形成するように異方性エッチングする（図６（ｊ））。このとき、凹部１５ｂの底面領域が、導体層１１の真上に掛かるようし、この領域が相変化領域１５ａとなる。エッチングは、相変化領域１５ａが所定の厚さになるまで実施する。 Next, the deposited material of thephase change layer 15 is anisotropically etched using the lithography technique so as to form therecess 15b of thephase change layer 15 in therecess 14b (FIG. 6 (j)). At this time, the bottom surface region of therecess 15b is placed directly above theconductor layer 11, and this region becomes thephase change region 15a. The etching is performed until thephase change region 15a has a predetermined thickness.

次に、堆積した相変化層１５の材料を、リソグラフィ技術を用いて線状にエッチングして、相変化層１５を形成する。このとき、上部保護絶縁層１４として用いることができる材料（例えば酸化シリコン（ＳｉＯ_２）等）をハードマスクとして使用することができる。この場合、ハードマスクを除去する工程を削除することができる。また、相変化層１５の上面をエッチングする必要がないので、相変化層１５に与えるダメージを少なくすることができる。Next, thephase change layer 15 is formed by etching the deposited material of thephase change layer 15 into a line shape using a lithography technique. At this time, a material (for example, silicon oxide (SiO₂ ) or the like) that can be used as the upper protective insulatinglayer 14 can be used as a hard mask. In this case, the step of removing the hard mask can be deleted. In addition, since it is not necessary to etch the upper surface of thephase change layer 15, damage to thephase change layer 15 can be reduced.

次に、相変化層１５の上に、上部保護絶縁層１４の第３絶縁層１４ｃを堆積し、ＣＭＰ法等を用いて平坦化する（図６（ｋ））。 Next, a third insulatinglayer 14c of the upper protective insulatinglayer 14 is deposited on thephase change layer 15 and planarized using a CMP method or the like (FIG. 6K).

次に、第２電極１７の少なくとも一部が露出するように、上部保護絶縁層１４の第３絶縁層１４ｃ及び相変化層１５をリソグラフィ技術を用いて選択エッチングして、コンタクトホール２２を形成する（図６（ｌ））。 Next, the third insulatinglayer 14c and thephase change layer 15 of the upper protective insulatinglayer 14 are selectively etched using a lithography technique so that at least a part of thesecond electrode 17 is exposed, thereby forming thecontact hole 22. (FIG. 6 (l)).

次に、第３コンタクト１８の材料をコンタクトホール２２内に堆積して、その表面を平坦化し、第３コンタクト１８を形成する（図６（ｍ））。 Next, the material of thethird contact 18 is deposited in thecontact hole 22, the surface thereof is flattened, and thethird contact 18 is formed (FIG. 6 (m)).

次に、上部保護絶縁層１４の第４絶縁層１４ｄを堆積する（図７（ｎ））。次に、堆積した第４絶縁層１４ｄの一部を、リソグラフィ技術を用いて第３コンタクト１８が露出するように異方性エッチングして、ビット線を配する溝部又は凹部を形成する（不図示）。 Next, a fourth insulatinglayer 14d of the upper protective insulatinglayer 14 is deposited (FIG. 7 (n)). Next, a part of the deposited fourth insulatinglayer 14d is anisotropically etched using a lithography technique so that thethird contact 18 is exposed to form a groove or a recess for arranging the bit line (not shown). ).

次に、第４絶縁層１４ｄに形成した凹部又は溝部にビット線１９の材料を堆積し、ＣＭＰ法等を用いて平坦化して、ビット線１９を形成する（図７（ｏ））。 Next, the material of thebit line 19 is deposited in the recess or groove formed in the fourth insulatinglayer 14d, and is planarized using a CMP method or the like to form the bit line 19 (FIG. 7 (o)).

次に、上部保護絶縁層１４の第５絶縁層１４ｅを堆積して、相変化メモリ装置１を形成する（図７（ｐ））。 Next, the fifth insulatinglayer 14e of the upper protective insulatinglayer 14 is deposited to form the phase change memory device 1 (FIG. 7 (p)).

次に、公知の方法を用いて周辺回路を形成して、相変化メモリ装置１をメモリセルとして有する半導体メモリ装置を形成する（不図示）。 Next, a peripheral circuit is formed by using a known method to form a semiconductor memory device having the phasechange memory device 1 as a memory cell (not shown).

次に、本発明の第２実施形態に係る相変化メモリ装置について説明する。図８に、本発明の第２実施形態に係る相変化メモリ装置の概略断面図を示す。なお、図８において、図１と同じ要素には同じ符号を付してある。本実施形態において、第１実施形態と異なる点は、相変化メモリ装置３１がサイドウォール４０を有し、相変化層３５の形態が異なることである。 Next, a phase change memory device according to a second embodiment of the present invention will be described. FIG. 8 is a schematic cross-sectional view of a phase change memory device according to the second embodiment of the present invention. In FIG. 8, the same elements as those in FIG. The present embodiment is different from the first embodiment in that the phasechange memory device 31 has sidewalls 40 and the form of thephase change layer 35 is different.

サイドウォール４０は、相変化領域３５ａの両側に沿って形成されており、サイドウォール４０と制御絶縁層１３とで溝部又は凹部（以下「凹部」と表記する）４０ａを形成している。サイドウォール４０は、凹部４０ａの底面から上方に向かって凹部４０ａの幅を拡げるような曲面を有する。 Thesidewalls 40 are formed along both sides of thephase change region 35a, and thesidewalls 40 and thecontrol insulating layer 13 form grooves or recesses (hereinafter referred to as “recesses”) 40a. Thesidewall 40 has a curved surface that expands the width of therecess 40a upward from the bottom surface of therecess 40a.

相変化領域３５ａは、凹部４０ａの底面に沿って（好ましくは制御絶縁層１３に接して）形成されている。相変化層３５は、サイドウォール４０の曲面上を相変化領域３５ａと連続して延在し、凹部４０ａの底面から上方に向かって層厚が次第に厚くなっている層厚変化領域３５ｂをさらに有し、上部保護絶縁層１４上において最も層厚が厚くなっている。 Thephase change region 35a is formed along the bottom surface of therecess 40a (preferably in contact with the control insulating layer 13). Thephase change layer 35 further includes a layerthickness change region 35b that extends continuously on the curved surface of thesidewall 40 and thephase change region 35a, and the layer thickness gradually increases upward from the bottom surface of therecess 40a. However, the layer thickness is the largest on the upper protective insulatinglayer 14.

サイドウォール４０の材料としては、絶縁体であってもよく、または金属であってもよい。サイドウォール４０として絶縁体を用いる場合は、制御絶縁層１３に対して選択的エッチングできるように、制御絶縁層１３と異なる材料を用いると好ましい。 The material of thesidewall 40 may be an insulator or a metal. In the case where an insulator is used as thesidewall 40, it is preferable to use a material different from that of thecontrol insulating layer 13 so that selective etching can be performed with respect to thecontrol insulating layer 13.

サイドウォール４０を形成することにより、スパッタリング法による相変化層３５の堆積において、エッチング工程を実施しなくても薄層化した相変化領域３５ａを得ることができる。すなわち、本実施形態によれば、エッチングによるダメージが与えられていない相変化領域３５ａを得ることができる By forming thesidewall 40, a thinnedphase change region 35a can be obtained without performing an etching process in the deposition of thephase change layer 35 by sputtering. That is, according to the present embodiment, it is possible to obtain thephase change region 35a that is not damaged by etching.

第２実施形態における上記以外の形態は、第１実施形態と同様であり、ここでの説明は省略する。 Other aspects of the second embodiment are the same as those of the first embodiment, and a description thereof is omitted here.

次に、本発明の第３実施形態に係る相変化メモリ装置について説明する。図９に、本発明の第３実施形態に係る相変化メモリ装置の概略断面図を示す。図９において、図１と同じ要素には同じ符号を付してある。第１実施形態においては、１つのメモリ部に対して１つの選択能動素子が形成されていたが、本実施形態においては、隣接する２つのメモリ部が選択能動素子を共有している。 Next, a phase change memory device according to a third embodiment of the invention will be described. FIG. 9 is a schematic cross-sectional view of a phase change memory device according to a third embodiment of the present invention. In FIG. 9, the same elements as those of FIG. In the first embodiment, one selective active element is formed for one memory unit. However, in this embodiment, two adjacent memory units share the selective active element.

相変化層５５は、複数の相変化領域５５ａを有している。例えば、線状の相変化層５５には、複数の凹部又は溝部５５ｂが連続的に形成され、図９に示す断面全体において、相変化層５５はミアンダ状（又は波形状）に形成されている。第１実施形態と同様に、相変化領域５５ａは、凹部又は溝部５５ｂの底部に形成されている。 Phase change layer 55 has a plurality ofphase change regions 55a. For example, the linearphase change layer 55 has a plurality of recesses or grooves 55b formed continuously, and thephase change layer 55 is formed in a meander shape (or wave shape) in the entire cross section shown in FIG. . Similar to the first embodiment, thephase change region 55a is formed at the bottom of the recess or groove 55b.

各相変化領域５５ａの下に導体層１１が配されている。図９に示す形態においては、導体層１１は、選択能動素子５３のＧＮＤ配線層であり、導体層１１下には、第２コンタクト９によって導体層１１と電気的に接続された第２拡散層５が形成されている。隣接する２つの第２拡散層５の間には、隣接する第２拡散層５に共有される第１拡散層４が形成されている。第１拡散層４は、第１コンタクト８及びコンタクトプラグ１２を介して第１電極１６と電気的に接続されている。第１電極１６と第２電極１７は、第１電極１６と第２電極１７とで１つの相変化領域５５ａを挟むように相変化層５５に接続されている。すなわち、相変化層５５において、第１電極１６と第２電極１７は交互に連続的に配され、第１電極１６と第２電極１７との間に相変化領域５５ａが形成されている。なお、図９において、ワード線６とビット線１９とは、上面からみると直交するように延在している。例えば、図９に示す断面に対して、ワード線６が４５°方向に延在し、ビット線１９が１３５°方向に延在する。 Conductor layer 11 is arranged under eachphase change region 55a. In the form shown in FIG. 9, theconductor layer 11 is a GND wiring layer of the selectiveactive element 53, and a second diffusion layer electrically connected to theconductor layer 11 by thesecond contact 9 is provided below theconductor layer 11. 5 is formed. Afirst diffusion layer 4 shared by the adjacent second diffusion layers 5 is formed between the two adjacent second diffusion layers 5. Thefirst diffusion layer 4 is electrically connected to thefirst electrode 16 via thefirst contact 8 and thecontact plug 12. Thefirst electrode 16 and thesecond electrode 17 are connected to thephase change layer 55 so that thefirst electrode 16 and thesecond electrode 17 sandwich onephase change region 55a. That is, in thephase change layer 55, thefirst electrodes 16 and thesecond electrodes 17 are alternately and continuously arranged, and aphase change region 55 a is formed between thefirst electrode 16 and thesecond electrode 17. In FIG. 9, theword line 6 and thebit line 19 extend so as to be orthogonal when viewed from above. For example, with respect to the cross section shown in FIG. 9, theword line 6 extends in the 45 ° direction and thebit line 19 extends in the 135 ° direction.

第３実施形態における上記以外の形態は、第１実施形態と同様であり、ここでの説明は省略する。また、第３実施形態は、第２実施形態と組み合わせることもできる。 Other aspects of the third embodiment are the same as those of the first embodiment, and a description thereof is omitted here. In addition, the third embodiment can be combined with the second embodiment.

本発明の相変化メモリ装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。 The phase change memory device and the manufacturing method thereof according to the present invention have been described based on the above embodiment, but are not limited to the above embodiment, and are within the scope of the present invention and the basic technical idea of the present invention. It goes without saying that various modifications, changes and improvements can be included in the above embodiment based on the above. Further, various combinations, substitutions, or selections of various disclosed elements are possible within the scope of the claims of the present invention.

本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。 Further problems, objects, and developments of the present invention will become apparent from the entire disclosure of the present invention including the claims.

本発明の第１実施形態に係る相変化メモリ装置の概略断面図。1 is a schematic cross-sectional view of a phase change memory device according to a first embodiment of the present invention.図１に示す相変化層の概略上面図。FIG. 2 is a schematic top view of the phase change layer shown in FIG. 1.図１のIII−III線における概略断面図。FIG. 3 is a schematic cross-sectional view taken along line III-III in FIG. 1.本発明の第１実施形態に係る相変化メモリ装置の製造方法を説明するための概略工程図。FIG. 4 is a schematic process diagram for explaining the method of manufacturing the phase change memory device according to the first embodiment of the present invention.本発明の第１実施形態に係る相変化メモリ装置の製造方法を説明するための概略工程図。FIG. 4 is a schematic process diagram for explaining the method of manufacturing the phase change memory device according to the first embodiment of the present invention.本発明の第１実施形態に係る相変化メモリ装置の製造方法を説明するための概略工程図。FIG. 4 is a schematic process diagram for explaining the method of manufacturing the phase change memory device according to the first embodiment of the present invention.本発明の第１実施形態に係る相変化メモリ装置の製造方法を説明するための概略工程図。FIG. 4 is a schematic process diagram for explaining the method of manufacturing the phase change memory device according to the first embodiment of the present invention.本発明の第２実施形態に係る相変化メモリ装置の概略断面図。FIG. 5 is a schematic cross-sectional view of a phase change memory device according to a second embodiment of the present invention.本発明の第３実施形態に係る相変化メモリ装置の概略断面図。FIG. 5 is a schematic cross-sectional view of a phase change memory device according to a third embodiment of the present invention.

符号の説明Explanation of symbols

１，３１，５１相変化メモリ装置
２基板
３，５３選択能動素子
４第１拡散層
５第２拡散層
６ゲート電極（ワード線）
７ゲート絶縁膜
８第１コンタクト
９第２コンタクト
１０下部保護絶縁層
１０ａ下部保護絶縁層の一部
１０ｂコンタクトホール
１０ｃ下部保護絶縁層の一部
１１導体層
１１ａ下部導体層
１１ｂ上部導体層
１２コンタクトプラグ
１３制御絶縁層（第１絶縁層）
１４上部保護絶縁層
１４ａ第２絶縁層
１４ｂ溝部又は凹部
１４ｃ第３絶縁層
１４ｄ第４絶縁層
１４ｅ第５絶縁層
１５，３５，５５相変化層
１５ａ，３５ａ，５５ａ相変化領域
１５ｂ，５５ｂ凹部又は溝部
３５ｂ層厚変化領域
１６第１電極
１７第２電極
１８第３コンタクト
１９ビット線
２１，２２コンタクトホール
２５メモリ部
４０サイドウォール
４０ａ溝部又は凹部1, 31, 51 Phasechange memory device 2Substrate 3, 53 Selectiveactive element 4First diffusion layer 5Second diffusion layer 6 Gate electrode (word line)
7Gate insulating film 8First contact 9Second contact 10 Lower protective insulatinglayer 10a Part of lower protective insulatinglayer10b Contact hole 10c Part of lower protective insulatinglayer 11Conductor layer 11aLower conductor layer 11bUpper conductor layer 12 Contact plug 13 Control insulation layer (first insulation layer)
14 upper protective insulatinglayer 14a second insulatinglayer 14b groove orrecess 14c third insulatinglayer 14d fourth insulatinglayer 14e fifth insulatinglayer 15, 35, 55phase change layer 15a, 35a, 55aphase change region 15b, 55b recess orGroove portion 35b Layerthickness changing region 16First electrode 17Second electrode 18Third contact 19Bit line 21, 22Contact hole 25Memory portion 40Side wall 40a Groove portion or concave portion