JP2010050177A - Semiconductor device - Google Patents
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Abstract
Translated fromJapaneseDescription
Translated fromJapaneseこの発明は、半導体装置に関し、特に、半導体素子部と重なるように配置されたボンディングパッド部を備えた半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a bonding pad portion arranged so as to overlap a semiconductor element portion.
半導体装置は、搭載される電子機器の高機能化および高性能化の進展に伴い、集積度（１つのチップ上に集積された半導体素子部の数）が増大し、チップサイズが大きくなる傾向にある。一方で、半導体装置を搭載したパッケージの小型化が求められ、加工寸法の微細化（デザインルールの縮小化）や、パッケージの小型化等によるチップサイズの小型化が行われている。電源用ＩＣなどの半導体装置は、汎用デバイスである事などから他社とのベンチマーク、技術競争およびコスト競争が激しい分野であり、低コスト化のためのチップサイズの小型化およびパッケージの小型化が、特に重要である。 With the progress of higher functionality and higher performance of electronic devices mounted on semiconductor devices, the degree of integration (number of semiconductor element parts integrated on one chip) increases and the chip size tends to increase. is there. On the other hand, downsizing of a package on which a semiconductor device is mounted is required, and downsizing of a chip size is performed by miniaturization of processing dimensions (reduction of design rules), downsizing of a package, and the like. Semiconductor devices such as ICs for power supply are fields where benchmarks with other companies, technology competition and cost competition are intense because they are general-purpose devices, etc. Chip size reduction and package size reduction for cost reduction, Of particular importance.
半導体装置のチップは、チップ内部の動作領域（活性領域と呼ばれることもある）と、チップ表面に形成されるボンディングパッド領域とに大別出来る。動作領域は、トランジスタや抵抗体等の半導体素子部が形成された領域（活性領域）と、半導体素子部間を繋ぐ金属配線層が形成された領域（配線領域）とを含んでいる。 A chip of a semiconductor device can be roughly divided into an operation area (sometimes called an active area) inside the chip and a bonding pad area formed on the chip surface. The operation region includes a region (active region) where a semiconductor element portion such as a transistor or a resistor is formed, and a region (wiring region) where a metal wiring layer connecting between the semiconductor element portions is formed.
ボンディングパッド領域は、ボンディングパッドが形成される領域である。ボンディングパッドは、半導体装置の信号の入出力などのために、例えば金の細線（ボンディングワイヤー）を用いたワイヤーボンディング等により外部と電気的に接続される接続用の電極である。通常、ボンディングパッドは、活性領域と重なる領域を避けてチップの周縁部に設けられている。これは、ワイヤーボンディング等のボンディングを行う際に、ボンディングパッドに加わる荷重や圧力等が、半導体素子部が形成された活性領域に印加されないようにするためである。 The bonding pad region is a region where bonding pads are formed. The bonding pad is a connection electrode that is electrically connected to the outside, for example, by wire bonding using a gold thin wire (bonding wire) for input / output of signals of the semiconductor device. Usually, the bonding pad is provided on the peripheral edge of the chip, avoiding the area overlapping the active area. This is to prevent a load or pressure applied to the bonding pad from being applied to the active region in which the semiconductor element portion is formed when bonding such as wire bonding is performed.
また、かつては、半導体素子部間を繋ぐ金属配線層は１層で充分であったが、機能・性能の向上、および、集積度の増大に伴って、金属配線層が複雑かつ長くなり、信号が正しく伝送されない等の不都合が生じていた。 In the past, a single metal wiring layer was sufficient to connect the semiconductor element parts. However, as the function and performance improved and the degree of integration increased, the metal wiring layer became more complicated and longer. Inconveniences such as not being transmitted correctly.
この不都合を解決する方法として、層間絶縁膜を介して複数の金属配線層を積層する多層配線構造が提案された。これにより、金属配線層の自由度が増し、半導体装置の機能・性能の向上、および、集積度の向上が容易に達成できるようになった。 As a method for solving this inconvenience, a multilayer wiring structure in which a plurality of metal wiring layers are stacked via an interlayer insulating film has been proposed. As a result, the degree of freedom of the metal wiring layer is increased, and the function and performance of the semiconductor device and the degree of integration can be easily achieved.
一方、半導体装置の高機能化や高性能化に伴い、その入出力等のためのパッケージの端子数も増えている。ボンディングパッドは、パッケージの端子毎に必要である。このため、ボンディングパッドの数もパッケージの端子数の増加および機能の増加に対応して増加している。このようなボンディングパッドの数の増加に伴い、チップ表面におけるボンディングパッド領域の占める面積が増大している。これにより、半導体装置のチップサイズの小型化ができず、半導体装置を搭載する電子機器の小型化及び低価格化の要請に応えられなくなる。 On the other hand, as the functions and performance of semiconductor devices increase, the number of terminals of the package for input / output of the semiconductor devices also increases. A bonding pad is required for each terminal of the package. For this reason, the number of bonding pads also increases in response to an increase in the number of terminals of the package and an increase in functions. As the number of bonding pads increases, the area occupied by the bonding pad region on the chip surface increases. As a result, the chip size of the semiconductor device cannot be reduced, and it becomes impossible to meet the demands for downsizing and lowering the price of electronic equipment on which the semiconductor device is mounted.
チップサイズを縮小する１つの手法として、従来はチップの活性領域と重なる領域を避けてチップ周縁部に設けられていたボンディングパッドを、チップの活性領域と重なる領域（活性領域の真上の領域）に設ける手法が提案されている。このように、チップの活性領域と重なるように配置されたボンディングパッドは、「エリアパッド」と呼ばれている。 As one technique for reducing the chip size, a bonding pad provided on the peripheral edge of the chip so as to avoid the area overlapping with the active area of the chip is conventionally overlapped with the active area of the chip (the area directly above the active area). A method to be provided in is proposed. Thus, the bonding pad arranged so as to overlap with the active region of the chip is called an “area pad”.
図９は、活性領域と重なるように配置されたボンディングパッド（エリアパッド）を備えた従来の一例による半導体装置の一部の構造を示した断面図である。 FIG. 9 is a cross-sectional view showing a partial structure of a semiconductor device according to an example of the related art provided with bonding pads (area pads) arranged so as to overlap the active region.
従来の一例による半導体装置１００１は、図９に示すように、半導体素子部１０２０が形成された領域である活性領域（動作領域）を含むシリコン基板１００２と、シリコン基板１００２上に配置され、半導体素子部１０２０と電気的に接続された配線層１００３と、配線層１００３上に層間絶縁膜１００４を介して配置された配線層１００５と、配線層１００５と電気的に接続され、少なくとも一部が半導体素子部１０２０（活性領域）と重なるように配置されたボンディングパッド（エリアパッド）１００６とを備えている。 As shown in FIG. 9, a
シリコン基板１００２の表面部分には、ソース領域１００７と、ドレイン領域１００８と、素子分離領域１００９とが形成されている。また、シリコン基板１００２の上面上には、ゲート絶縁膜１０１０を介してゲート電極１０１１が形成されている。そして、ソース領域１００７、ドレイン領域１００８、ゲート絶縁膜１０１０およびゲート電極１０１１によって、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタからなる半導体素子部１０２０が構成されている。 A source region 1007, a
また、ゲート電極１０１１および素子分離領域１００９を覆うように、絶縁膜１０１２が形成されている。そして、絶縁膜１０１２上には、アルミニウムからなる配線層１００３が形成されており、配線層１００３の一部は、絶縁膜１０１２のスルーホール１０１２ａを介して半導体素子部１０２０（ソース領域１００７およびドレイン領域１００８）に電気的に接続されている。 An
また、配線層１００３上には、層間絶縁膜１００４が形成されている。この層間絶縁膜１００４は、シリコン基板１００２側（下側）から順に積層されたシリコン酸化膜１００４ａ、ＳＯＧ膜１００４ｂおよびシリコン酸化膜１００４ｃによって構成されている。シリコン酸化膜１００４ａおよびシリコン酸化膜１００４ｃは、例えば、約５００ｎｍの厚みに形成されている。また、ＳＯＧ膜１００４ｂは、配線層１００３に起因して発生した表面の凹凸形状を平坦化する機能を有する。 An
層間絶縁膜１００４上には、アルミニウムからなる配線層１００５が形成されており、配線層１００５の一部は、層間絶縁膜１００４のスルーホール１００４ｄを介して配線層１００３の一部に電気的に接続されている。 A
また、層間絶縁膜１００４および配線層１００５上に、ＳｉＯ2膜やＳｉＮ膜からなる保護膜１０１３が形成されている。この保護膜１０１３には、配線層１００５上の所定領域に、開口部１０１３ａが形成されている。また、保護膜１０１３の表面は、配線層１００５に起因して凹凸形状に形成されている。A
また、保護膜１０１３上の所定領域には、ポリイミド膜１０１４が形成されている。このポリイミド膜１０１４には、保護膜１０１３の開口部１０１３ａに対応する位置（半導体素子部１０２０の真上の位置）に開口部１０１４ａが形成されている。 A
また、保護膜１０１３およびポリイミド膜１０１４上の所定領域には、ボンディングパッド（エリアパッド）１００６が形成されている。このボンディングパッド１００６は、ポリイミド膜１０１４の開口部１０１４ａおよび保護膜１０１３の開口部１０１３ａを介して、配線層１００５の一部に電気的に接続されている。 A bonding pad (area pad) 1006 is formed in a predetermined region on the
また、ボンディングパッド１００６は、配線層１００５、保護膜１０１３およびポリイミド膜１０１４に接するように形成されたバリアメタル層１００６ａと、バリアメタル層１００６ａ上に形成されたＡｕバンプ（バンプ電極）１００６ｂとによって構成されている。 The
従来の一例による半導体装置１００１では、ポリイミド膜１０１４は、ボンディングパッド１００６の中央部から外周部に向かって、厚みが大きくなるように形成されている。すなわち、ポリイミド膜１０１４の上面は、ボンディングパッド１００６の中央部から外周部に向かって傾斜している。 In the
また、ポリイミド膜１０１４は、配線層１００５の所定部分とボンディングパッド１００６とを電気的に絶縁する機能を有する。また、ポリイミド膜１０１４は、ワイヤーボンディングや実装を行う際に、ボンディングパッド１００６に加わる荷重や圧力などが、ボンディングパッド１００６の真下の領域に伝わるのを抑制するための緩衝材としての機能も有する。 The
なお、半導体装置１００１のような構造は、例えば、特許文献１に開示されている。
しかしながら、従来の一例による半導体装置１００１では、保護膜１０１３の表面は配線層１００５に起因して凹凸形状に形成されているので、ワイヤーボンディングや実装を行った際に、保護膜１０１３にボンディングパッド１００６から荷重や圧力などが加わり、亀裂が生じる場合がある。保護膜１０１３に亀裂が生じると、亀裂に水分が浸入し、その部分に電流が流れることにより、配線層１００５が腐食したり断線する場合があるという問題点がある。 However, in the
また、ポリイミド膜１０１４は、ボンディングパッド１００６の中央部から外周部に向かって傾斜しているので、ワイヤーボンディングや実装を行う際にボンディングパッド１００６に加わる荷重や圧力などが不均一になる。このため、ボンディングワイヤー（金属線）（図示せず）などと、ボンディングパッド１００６および配線層１００５とを、電気的に良好に接続するのが困難であるという問題点がある。 Further, since the
また、ポリイミド膜１０１４には、半導体素子部１０２０の真上の位置に開口部１０１４ａが形成されているので、ワイヤーボンディングや実装を行う際に、開口部１０１４ａの真下の領域に位置する半導体素子部１０２０に、荷重や圧力などが加わるのを十分に抑制することが困難である。このため、半導体素子部１０２０にダメージが生じるのを十分に抑制することが困難であるという問題点がある。 In addition, since the opening 1014a is formed in the
なお、ポリイミド膜１０１４は、有機絶縁膜であるので、バリアメタル層１００６ａ（ボンディングパッド１００６）との密着力が比較的低い。このため、バリアメタル層１００６ａ（ボンディングパッド１００６）が、外的圧力により、ポリイミド膜１０１４との界面で剥がれてしまう可能性があるという不都合がある。この不都合を回避するために、ポリイミド膜１０１４を形成しない手法も考えられるが、ボンディングパッド１００６から半導体素子部１０２０に加わる荷重や圧力などを抑制する緩衝材がなくなる。その結果、ワイヤーボンディングや実装を行う際の荷重や圧力などにより、半導体素子部１０２０のダメージが大きくなる。 Note that since the
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、電気的な接続が良好であるとともに、半導体素子部にダメージが生じるのを十分に抑制することが可能な半導体装置を提供することである。 The present invention has been made to solve the above-described problems, and an object of the present invention is to sufficiently suppress the occurrence of damage to the semiconductor element portion as well as good electrical connection. It is an object of the present invention to provide a semiconductor device capable of performing
上記目的を達成するために、この発明の一の局面による半導体装置は、トランジスタおよび抵抗体の少なくとも一方を含む半導体素子部と、複数の金属配線層と、複数の金属配線層の間に配置された層間絶縁膜とを備え、複数の金属配線層のうちの最上層の金属配線層は、ボンディングパッド部を含み、ボンディングパッド部上には、バンプ電極が形成されておらず、ボンディングパッド部は、層間絶縁膜を介して、半導体素子部と重なるように配置され、層間絶縁膜は、少なくともボンディングパッド部の真下の領域、および、半導体素子部の真上の領域に配置される平坦な上面を有する有機絶縁膜を含む。 In order to achieve the above object, a semiconductor device according to an aspect of the present invention is disposed between a semiconductor element portion including at least one of a transistor and a resistor, a plurality of metal wiring layers, and a plurality of metal wiring layers. The uppermost metal wiring layer of the plurality of metal wiring layers includes a bonding pad portion, and no bump electrode is formed on the bonding pad portion. The interlayer insulating film is disposed so as to overlap with the semiconductor element portion via the interlayer insulating film, and the interlayer insulating film has a flat upper surface disposed at least in a region immediately below the bonding pad portion and a region immediately above the semiconductor element portion. Including an organic insulating film.
この一の局面による半導体装置では、上記のように、ボンディングパッド部の真下の領域に、平坦な上面を有する有機絶縁膜を配置することによって、ボンディングパッド部の真下の領域において、層間絶縁膜の表面に凹凸形状が形成されるのを抑制することができる。これにより、ボンディングパッド部にワイヤーボンディングを行う際（ワイヤーボンディング時）に、層間絶縁膜にボンディングパッド部から荷重や圧力などが加わり亀裂が生じるのを抑制することができる。その結果、層間絶縁膜下の金属配線層が腐食したり断線するのを抑制することができるので、半導体素子部とボンディングパッド部とを電気的に良好に接続することができる。 In the semiconductor device according to this aspect, as described above, the organic insulating film having a flat upper surface is disposed in the region directly below the bonding pad portion, so that the interlayer insulating film is formed in the region immediately below the bonding pad portion. It is possible to suppress the formation of irregular shapes on the surface. Thereby, when wire bonding is performed on the bonding pad portion (at the time of wire bonding), it is possible to suppress the occurrence of cracks due to the load or pressure applied to the interlayer insulating film from the bonding pad portion. As a result, it is possible to prevent the metal wiring layer under the interlayer insulating film from being corroded or disconnected, so that the semiconductor element portion and the bonding pad portion can be electrically connected well.
また、一の局面による半導体装置では、上記のように、ボンディングパッド部の真下の領域に、平坦な上面を有する有機絶縁膜を配置することによって、ワイヤーボンディング時に、ボンディングパッド部に荷重や圧力などが不均一に加わるのを抑制することができる。これにより、ボンディングワイヤー（金属線）と金属配線層（ボンディングパッド部）とを、電気的に良好に接続することができる。 Moreover, in the semiconductor device according to one aspect, as described above, by placing an organic insulating film having a flat upper surface in a region directly below the bonding pad portion, a load or a pressure is applied to the bonding pad portion during wire bonding. Can be prevented from being applied non-uniformly. Thereby, a bonding wire (metal wire) and a metal wiring layer (bonding pad part) can be electrically connected favorably.
また、一の局面による半導体装置では、上記のように、半導体素子部の真上の領域に、有機絶縁膜を配置している。有機絶縁膜は、シリコン酸化膜やＳＯＧ膜などの無機絶縁膜に比べて弾力性が高いので、半導体素子部の真上の領域にシリコン酸化膜やＳＯＧ膜などの無機絶縁膜を配置する場合に比べて、ワイヤーボンディング時に、ボンディングパッド部から半導体素子部に荷重や圧力などが伝わるのを十分に抑制することができる。これにより、半導体素子部にダメージが生じるのを十分に抑制することができる。 In the semiconductor device according to one aspect, as described above, the organic insulating film is disposed in the region directly above the semiconductor element portion. The organic insulating film has higher elasticity than inorganic insulating films such as silicon oxide film and SOG film. Therefore, when an inorganic insulating film such as silicon oxide film and SOG film is disposed in the region directly above the semiconductor element portion. In comparison, it is possible to sufficiently suppress the transmission of a load or pressure from the bonding pad portion to the semiconductor element portion during wire bonding. Thereby, it is possible to sufficiently suppress the semiconductor element portion from being damaged.
上記一の局面による半導体装置において、好ましくは、有機絶縁膜は、ポリイミド膜を含む。このように構成すれば、例えばスピン塗布法などを用いてポリイミド膜を形成することにより、有機絶縁膜の上面を、容易に平坦に形成することができる。また、ポリイミド膜は弾力性に富むので、ワイヤーボンディング時に、ボンディングパッド部から半導体素子部に荷重や圧力など伝わるのを、容易に、抑制することができる。 In the semiconductor device according to the aforementioned aspect, the organic insulating film preferably includes a polyimide film. If comprised in this way, the upper surface of an organic insulating film can be easily formed flat by forming a polyimide film using a spin coating method etc., for example. Further, since the polyimide film is rich in elasticity, it is possible to easily suppress the transmission of load, pressure, etc. from the bonding pad portion to the semiconductor element portion during wire bonding.
上記一の局面による半導体装置において、好ましくは、ボンディングパッド部と有機絶縁膜との間、および、有機絶縁膜と半導体素子部との間の少なくとも一方には、ＳｉＮ膜が形成されている。このように構成すれば、ＳｉＮ膜は機械的な強度が比較的高いので、ワイヤーボンディング時に、ボンディングパッド部から半導体素子部に荷重や圧力などが伝わるのをより抑制することができる。これにより、半導体素子部にダメージが生じるのをより十分に抑制することができる。 In the semiconductor device according to the above aspect, an SiN film is preferably formed between at least one of the bonding pad portion and the organic insulating film and between the organic insulating film and the semiconductor element portion. If comprised in this way, since a SiN film | membrane has comparatively high mechanical strength, it can suppress more that a load, a pressure, etc. are transmitted from a bonding pad part to a semiconductor element part at the time of wire bonding. Thereby, it can suppress more fully that a semiconductor element part arises a damage.
上記ＳｉＮ膜が形成されている半導体装置において、好ましくは、ボンディングパッド部と有機絶縁膜との間に、ＳｉＮ膜が形成されている。このように構成すれば、ワイヤーボンディング時に、想定以上の荷重や圧力などが印加されてＳｉＮ膜が損傷したとしても、ＳｉＮ膜の真下の領域に位置する有機絶縁膜により、ボンディングパッド部から半導体素子部に荷重や圧力などが伝わるのを抑制することができるとともに、電気的絶縁性を保つことができる。すなわち、ＳｉＮ膜が損傷しても、半導体装置の電気的特性、品質および信頼性は劣化しない。 In the semiconductor device in which the SiN film is formed, the SiN film is preferably formed between the bonding pad portion and the organic insulating film. If comprised in this way, even if the load or pressure more than assumption was applied at the time of wire bonding and a SiN film was damaged, an organic insulating film located in the area | region directly under a SiN film | membrane will make a semiconductor element from a bonding pad part. It is possible to suppress the load and pressure from being transmitted to the part, and to maintain electrical insulation. That is, even if the SiN film is damaged, the electrical characteristics, quality, and reliability of the semiconductor device are not deteriorated.
上記ＳｉＮ膜が形成されている半導体装置において、好ましくは、有機絶縁膜と半導体素子部との間に、減圧ＣＶＤ法を用いて形成されるとともに、半導体素子部の動作に寄与しないＳｉＮ膜が形成されている。このように構成すれば、減圧ＣＶＤ法を用いて形成されたＳｉＮ膜は、例えばプラズマＣＶＤ法により形成される一般的なＳｉＮ膜に比べて、より緻密で、かつ、より機械的な強度が高いので、ワイヤーボンディング時に、ボンディングパッド部から半導体素子部に荷重や圧力などが伝わるのをさらに抑制することができる。これにより、半導体素子部にダメージが生じるのをさらに抑制することができる。また、ＳｉＮ膜は、半導体素子部の動作に寄与しないので、ワイヤーボンディング時に、想定以上の荷重や圧力などが印加されてＳｉＮ膜が損傷したとしても、半導体装置の電気的特性には影響しない。 In the semiconductor device in which the SiN film is formed, preferably, an SiN film is formed between the organic insulating film and the semiconductor element portion by using a low pressure CVD method and does not contribute to the operation of the semiconductor element portion. Has been. With this configuration, the SiN film formed by using the low pressure CVD method is denser and has higher mechanical strength than, for example, a general SiN film formed by the plasma CVD method. Therefore, it is possible to further suppress the transmission of a load or pressure from the bonding pad portion to the semiconductor element portion during wire bonding. Thereby, it is possible to further suppress the semiconductor element portion from being damaged. In addition, since the SiN film does not contribute to the operation of the semiconductor element portion, even if a load or pressure more than expected is applied during wire bonding and the SiN film is damaged, the electrical characteristics of the semiconductor device are not affected.
上記有機絶縁膜と半導体素子部との間にＳｉＮ膜が形成されている半導体装置において、好ましくは、ＳｉＮ膜は、ボンディングパッド部の真下の領域以外の領域で、ＳｉＮ容量として機能する。このように構成すれば、ボンディングパッド部の真下の領域以外の領域におけるＳｉＮ容量の形成と、半導体素子部にダメージが生じるのを抑制するための膜（ＳｉＮ膜）の形成とを同時に行うことができるので、製造プロセスを簡略化することができる。 In the semiconductor device in which the SiN film is formed between the organic insulating film and the semiconductor element portion, the SiN film preferably functions as a SiN capacitor in a region other than the region directly below the bonding pad portion. With this configuration, the formation of the SiN capacitor in a region other than the region directly below the bonding pad portion and the formation of a film (SiN film) for suppressing damage to the semiconductor element portion can be performed simultaneously. Therefore, the manufacturing process can be simplified.
上記一の局面による半導体装置において、好ましくは、最上層の金属配線層は、高融点金属層と、高融点金属層上に形成されたＡｌ層とを含む。このように構成すれば、ＴｉＷなどからなる高融点金属層は、機械的な強度が比較的高いので、ワイヤーボンディング時に、ボンディングパッド部から半導体素子部に荷重や圧力などが伝わるのをより抑制することができる。これにより、半導体素子部にダメージが生じるのをより抑制することができる。 In the semiconductor device according to the above aspect, the uppermost metal wiring layer preferably includes a refractory metal layer and an Al layer formed on the refractory metal layer. With this configuration, the refractory metal layer made of TiW or the like has a relatively high mechanical strength, so that the transmission of load, pressure, and the like from the bonding pad portion to the semiconductor element portion during wire bonding is further suppressed. be able to. Thereby, it can suppress more that a semiconductor element part arises a damage.
上記一の局面による半導体装置において、好ましくは、有機絶縁膜と半導体素子部との間には、半導体素子部の動作に寄与しないポリシリコン膜が形成されている。このように構成すれば、ポリシリコン膜は、機械的な強度が比較的高いので、ワイヤーボンディング時に、ボンディングパッド部から半導体素子部に荷重や圧力などが伝わるのをより抑制することができる。これにより、半導体素子部などにダメージが生じるのをより抑制することができる。また、ポリシリコン膜は、半導体素子部の動作に寄与しないので、ワイヤーボンディング時に、想定以上の荷重や圧力などが印加されてポリシリコン膜が損傷したとしても、半導体装置の電気的特性には影響しない。 In the semiconductor device according to the above aspect, a polysilicon film that does not contribute to the operation of the semiconductor element portion is preferably formed between the organic insulating film and the semiconductor element portion. If comprised in this way, since the mechanical strength of the polysilicon film is relatively high, it is possible to further suppress the transmission of a load or pressure from the bonding pad portion to the semiconductor element portion during wire bonding. Thereby, it can suppress more that a semiconductor element part etc. damage. In addition, since the polysilicon film does not contribute to the operation of the semiconductor element portion, even if a load or pressure more than expected is applied during wire bonding and the polysilicon film is damaged, it affects the electrical characteristics of the semiconductor device. do not do.
上記有機絶縁膜がポリイミド膜を含む半導体装置において、好ましくは、ポリイミド膜は、３μｍ以上の厚みを有する。ボンディングパッド部には、ワイヤボンディング時に、一般的に約１０ｇｆ〜約２００ｇｆの荷重が加えられる。このため、破壊強度や弾性率などの観点から、ポリイミド膜は、３μｍ以上の厚みを有すれば、ボンディングパッド部に加えられた荷重や圧力などを十分に吸収することができる。これにより、半導体素子部に荷重や圧力などが伝わるのを、より十分に抑制することができる。 In the semiconductor device in which the organic insulating film includes a polyimide film, the polyimide film preferably has a thickness of 3 μm or more. A load of about 10 gf to about 200 gf is generally applied to the bonding pad portion during wire bonding. For this reason, from the viewpoint of breaking strength, elastic modulus, and the like, the polyimide film can sufficiently absorb the load and pressure applied to the bonding pad portion if it has a thickness of 3 μm or more. Thereby, it can suppress more fully that a load, a pressure, etc. are transmitted to a semiconductor element part.
上記一の局面による半導体装置において、好ましくは、半導体素子部は、第１導電型の第１半導体領域と、第１半導体領域内にイオン注入により形成された第２導電型の第２半導体領域とにより構成される抵抗体を含む。このように構成すれば、半導体素子部（第１半導体領域および第２半導体領域）の上面を平坦にすることができるので、半導体素子部上に形成されるポリイミド膜（層間絶縁膜）の厚みを均一にすることができる。これにより、ワイヤーボンディング時に、ボンディングパッド部から半導体素子部に荷重や圧力が不均一に加わるのを抑制することができる。 In the semiconductor device according to the above aspect, the semiconductor element section preferably includes a first conductivity type first semiconductor region, and a second conductivity type second semiconductor region formed by ion implantation in the first semiconductor region. Including a resistor. With this configuration, the upper surface of the semiconductor element portion (first semiconductor region and second semiconductor region) can be flattened, so the thickness of the polyimide film (interlayer insulating film) formed on the semiconductor element portion can be reduced. It can be made uniform. Thereby, it can suppress that a load and a pressure are non-uniformly applied to a semiconductor element part from a bonding pad part at the time of wire bonding.
上記一の局面による半導体装置において、好ましくは、層間絶縁膜には、ボンディングパッド部の少なくとも１つのコーナー部に位置する領域に、スルーホールが形成されており、最上層の金属配線層と、最上層以外の金属配線層とは、スルーホールを介して電気的に接続されている。このように構成すれば、ワイヤーボンディング時にボンディングワイヤー（金属線）を保持するキャピラリは、通常、円筒状に形成されているので、ワイヤーボンディング時に、キャピラリが、コーナー部に位置するスルーホール上に当接するのを抑制することができる。これにより、スルーホールが損傷し、接触不良や断線が発生するのを抑制することができる。 In the semiconductor device according to the above aspect, the interlayer insulating film preferably has a through hole formed in a region located in at least one corner portion of the bonding pad portion, and the uppermost metal wiring layer and the uppermost metal wiring layer are formed. The metal wiring layer other than the upper layer is electrically connected through a through hole. With this configuration, since the capillary that holds the bonding wire (metal wire) during wire bonding is usually formed in a cylindrical shape, the capillary contacts the through-hole located at the corner during wire bonding. It is possible to suppress contact. Thereby, it can suppress that a through-hole is damaged and a contact failure and disconnection generate | occur | produce.
上記層間絶縁膜にスルーホールが形成されている半導体装置において、好ましくは、層間絶縁膜のスルーホールは、ボンディングパッド部の４つのコーナー部に位置する領域に形成されているとともに、ボンディングパッド部が層間絶縁膜から剥がれるのを抑制する機能を有する。このように構成すれば、ワイヤーボンディング時に、ボンディングパッド部に１ｓｔボンディングした後、半導体装置が搭載される支持フレームなどに２ｎｄボンディングする際に、ボンディングワイヤー（金属線）がキャピラリにより２ｎｄボンディング側（支持フレーム側）に引っ張られることによりボンディングパッド部が層間絶縁膜（有機絶縁膜）から剥がれるのを抑制することができる。 In the semiconductor device in which the through hole is formed in the interlayer insulating film, preferably, the through hole of the interlayer insulating film is formed in regions located at the four corner portions of the bonding pad portion, and the bonding pad portion is It has a function of suppressing peeling from the interlayer insulating film. According to this structure, after the first bonding to the bonding pad portion during wire bonding, the bonding wire (metal wire) is connected to the 2nd bonding side (support by the capillary) when performing 2nd bonding to a support frame or the like on which the semiconductor device is mounted. By being pulled to the frame side, it is possible to prevent the bonding pad portion from being peeled off from the interlayer insulating film (organic insulating film).
上記一の局面による半導体装置において、好ましくは、ボンディングパッド部は、プラズマ処理された後、ワイヤーボンディングされる。このように構成すれば、ボンディングパッド部の表面を清浄化した後にワイヤーボンディングすることができるので、荷重や圧力を低く抑えた状態で、ボンディングワイヤー（金属線）をボンディングパッド部に接続（接合）させることができる。これにより、半導体素子部にダメージが生じるのをより抑制することができる。 In the semiconductor device according to the above aspect, the bonding pad portion is preferably wire-bonded after the plasma treatment. With this configuration, wire bonding can be performed after the surface of the bonding pad is cleaned, so the bonding wire (metal wire) is connected (bonded) to the bonding pad while keeping the load and pressure low. Can be made. Thereby, it can suppress more that a semiconductor element part arises a damage.
上記一の局面による半導体装置において、好ましくは、半導体素子部は、機械的ダメージを検出するための半導体素子部を含む。このように構成すれば、ワイヤーボンディング時の荷重や圧力などにより、半導体装置に異常が発生したか否かを検出することができる。これにより、異常のある半導体装置が市場に流出するのを抑制することができる。 In the semiconductor device according to the aforementioned aspect, the semiconductor element portion preferably includes a semiconductor element portion for detecting mechanical damage. If comprised in this way, it can be detected whether abnormality has generate | occur | produced in the semiconductor device by the load, pressure, etc. at the time of wire bonding. Thereby, it is possible to suppress an abnormal semiconductor device from flowing into the market.
上記機械的ダメージを検出するための半導体素子部を含む半導体装置において、好ましくは、機械的ダメージを検出するための半導体素子部は、第１導電型の第３半導体領域と、第２導電型の第４半導体領域とにより構成されるＰＮ接合部を有する抵抗体である。このように構成すれば、ＰＮ接合部が正常であれば逆方向に電圧を印加してもリーク電流は発生しないので、ＰＮ接合部に逆方向に電圧を印加してリーク電流が発生するか否かを検出することにより、ＰＮ接合部（半導体素子部）に異常が発生したか否かを、容易に検出することができる。 In the semiconductor device including the semiconductor element portion for detecting the mechanical damage, preferably, the semiconductor element portion for detecting the mechanical damage includes the first conductive type third semiconductor region and the second conductive type. It is a resistor having a PN junction constituted by the fourth semiconductor region. With this configuration, if the PN junction is normal, no leakage current is generated even if a voltage is applied in the reverse direction. Therefore, whether or not a leakage current is generated by applying a voltage in the reverse direction to the PN junction. It is possible to easily detect whether or not an abnormality has occurred in the PN junction (semiconductor element portion).
上記機械的ダメージを検出するための半導体素子部を含む半導体装置において、好ましくは、機械的ダメージを検出するための半導体素子部は、ＰＮ接合部を有するＥＳＤ保護素子である。このように構成すれば、ＰＮ接合部が正常であれば逆方向に電圧を印加してもリーク電流は発生しないので、ＰＮ接合部に逆方向に電圧を印加してリーク電流が発生するか否かを検出することにより、ＰＮ接合部（半導体素子部）に異常が発生したか否かを、容易に検出することができる。また、機械的ダメージを検出するための半導体素子部を、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子にすることによって、１つの半導体素子部（ＥＳＤ保護素子）で、機械的ダメージの検出と、ＥＳＤ保護との両方を行うことができる。ＥＳＤ保護素子は、半導体装置の回路を保護するためにもともと設ける必要があるので、機械的ダメージを検出するための半導体素子部を、ＥＳＤ保護素子とは別に設ける場合に比べて、半導体装置を小型化することができるとともに、製造プロセスを簡略化することができる。 In the semiconductor device including the semiconductor element portion for detecting the mechanical damage, preferably, the semiconductor element portion for detecting the mechanical damage is an ESD protection element having a PN junction. With this configuration, if the PN junction is normal, no leakage current is generated even if a voltage is applied in the reverse direction. Therefore, whether or not a leakage current is generated by applying a voltage in the reverse direction to the PN junction. It is possible to easily detect whether or not an abnormality has occurred in the PN junction (semiconductor element portion). In addition, by making the semiconductor element portion for detecting mechanical damage an ESD (Electro Static Discharge) protection element, one semiconductor element portion (ESD protection element) can detect mechanical damage, Can do both. Since the ESD protection element needs to be originally provided to protect the circuit of the semiconductor device, the semiconductor device is smaller than the case where the semiconductor element portion for detecting mechanical damage is provided separately from the ESD protection element. And the manufacturing process can be simplified.
上記一の局面による半導体装置において、好ましくは、複数の金属配線層のうちの最下層の金属配線層の少なくとも一部は、ＧＮＤ電位に設定されており、最下層の金属配線層のＧＮＤ電位に設定された部分と、ボンディングパッド部との間の短絡を検出することにより、機械的ダメージが検出される。このように構成すれば、最下層の金属配線層のＧＮＤ電位に設定された部分とボンディングパッド部との間の短絡を検出することにより、ワイヤーボンディング時に層間絶縁膜にクラックなどの機械的ダメージが発生しているか否かを、容易に検出することができる。 In the semiconductor device according to the above aspect, preferably, at least a part of the lowermost metal wiring layer of the plurality of metal wiring layers is set to the GND potential, and the GND potential of the lowermost metal wiring layer is set to the GND potential. Mechanical damage is detected by detecting a short circuit between the set portion and the bonding pad portion. According to this structure, mechanical damage such as a crack is caused in the interlayer insulating film at the time of wire bonding by detecting a short circuit between the portion set to the GND potential of the lowermost metal wiring layer and the bonding pad portion. Whether or not it has occurred can be easily detected.
上記一の局面による半導体装置において、好ましくは、電源用ＩＣとして用いられる。電源用ＩＣなどの汎用デバイスは、小型化が、特に重要なので、本発明の半導体装置を電源用ＩＣに用いることは、特に有効である。 In the semiconductor device according to the above aspect, it is preferably used as a power supply IC. Since miniaturization is particularly important for general-purpose devices such as power supply ICs, it is particularly effective to use the semiconductor device of the present invention for power supply ICs.
以上のように、本発明によれば、電気的な接続が良好であるとともに、半導体素子部にダメージが生じるのを十分に抑制することが可能な半導体装置を容易に得ることができる。 As described above, according to the present invention, it is possible to easily obtain a semiconductor device in which electrical connection is good and damage to the semiconductor element portion can be sufficiently suppressed.
以下、本発明の実施形態について図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置の一部の構造を示した断面図である。図２は、図１に示した第１実施形態による半導体装置の一部の構造を示した平面図である。図１および図２を参照して、本発明の第１実施形態による半導体装置１の構造について説明する。(First embodiment)
FIG. 1 is a cross-sectional view illustrating a partial structure of a semiconductor device according to a first embodiment of the present invention. FIG. 2 is a plan view showing a partial structure of the semiconductor device according to the first embodiment shown in FIG. The structure of the semiconductor device 1 according to the first embodiment of the present invention will be described with reference to FIGS.
本発明の第１実施形態による半導体装置１は、電源用ＩＣとして用いられる。また、半導体装置１は、図１に示すように、シリコン基板２と、シリコン基板２上に形成され、半導体素子部２０が形成された領域である活性領域（動作領域）を含むＮ型エピタキシャル層３と、Ｎ型エピタキシャル層３上に配置され、半導体素子部２０と電気的に接続された１層目（最下層）の配線層４と、配線層４上に層間絶縁膜５を介して配置された２層目（最上層）の配線層６とを備えている。なお、配線層４は、本発明の「金属配線層」の一例であり、配線層６は、本発明の「金属配線層」および「最上層の金属配線層」の一例である。 The semiconductor device 1 according to the first embodiment of the present invention is used as a power supply IC. In addition, as shown in FIG. 1, the semiconductor device 1 includes an N-type epitaxial layer that includes a
シリコン基板２とＮ型エピタキシャル層３との界面部分の所定領域には、Ｎ+型埋め込み領域７が形成されている。また、シリコン基板２およびＮ型エピタキシャル層３には、半導体素子部２０の両側部分に、素子分離領域８が形成されている。この素子分離領域８は、シリコン基板２とＮ型エピタキシャル層３との界面部分に形成されたＰ+型埋め込み領域８ａと、Ｎ型エピタキシャル層３の表面からＰ+型埋め込み領域８ａに接続するように形成されたＰ+型領域８ｂとを含んでいる。An N+ -type buried
また、Ｎ型エピタキシャル層３の表面部分には、ベース領域として機能するＰ+型領域９と、Ｐ+型領域９内に配置され、エミッタ領域として機能するＮ+型領域１０と、Ｐ+型領域９から所定の距離を隔てて配置され、コレクタ領域として機能するＮ+型領域１１とが形成されている。そして、Ｐ+型領域９、Ｎ+型領域１０およびＮ+型領域１１によって、ＮＰＮトランジスタからなる半導体素子部２０が構成されている。The surface portion of the N-
また、Ｎ型エピタキシャル層３を覆うように、ＳｉＯ2膜からなる絶縁膜１２が形成されている。また、絶縁膜１２上の所定領域には、アルミニウムなどからなる配線層４が形成されている。この配線層４は、１つの層により形成されていてもよいし、複数の層により形成されていてもよい。Further, an insulating
また、配線層４の一部は、絶縁膜１２のスルーホール１２ａを介して、半導体素子部２０に電気的に接続されている。 A part of the
具体的には、配線層４は、配線部４ａ、４ｂ、４ｃおよび４ｄを含んでいる。この配線部４ａ、４ｂおよび４ｃは、絶縁膜１２のスルーホール１２ａを介して、Ｐ+型領域９、Ｎ+型領域１０およびＮ+型領域１１にそれぞれ電気的に接続されている。Specifically, the
また、配線層４および絶縁膜１２上に、層間絶縁膜５が形成されている。この層間絶縁膜５は、シリコン基板２側（下側）から順に積層されたＳｉＮ膜５ａおよびポリイミド膜５ｂによって構成されている。 An interlayer insulating
ここで、第１実施形態では、ポリイミド膜５ｂは、約３μｍ以上の厚みを有する。また、ポリイミド膜５ｂは、スピン塗布法により形成されており、上面が平坦に形成されている。すなわち、ポリイミド膜５ｂは、配線層４に起因して発生した表面の凹凸形状を平坦化する機能を有する。 Here, in the first embodiment, the
また、ポリイミド膜５ｂは、半導体素子部２０（活性領域）の真上の全領域に形成されている。 The
なお、ポリイミド膜５ｂなどの有機絶縁膜は、ＳｉＯ2膜やＳｉＮ膜などの無機絶縁膜に比べて、高い弾力性を有する。このため、第１実施形態では、ポリイミド膜５ｂは、ワイヤーボンディングを行う際に、後述するボンディングパッド部（エリアパッド）６ａに加わる荷重や圧力などが、ボンディングパッド部６ａの真下の領域に位置する配線部４ａ、４ｂ、４ｃおよび半導体素子部２０に伝わるのを抑制するための緩衝材としての機能も有する。Note that the organic insulating film such as the
また、層間絶縁膜５上には、配線層６が形成されている。 A
この配線層６には、第１実施形態では、少なくとも一部が半導体素子部２０（活性領域）と重なるように（半導体素子部２０の真上の領域に）配置されたボンディングパッド部（エリアパッド）６ａが設けられている。このボンディングパッド部６ａは、全ての部分がポリイミド膜５ｂ上に形成されている。 In the first embodiment, the
また、配線層６（ボンディングパッド部６ａ）は、層間絶縁膜５のスルーホール５ｃを介して配線層４の配線部４ｄに電気的に接続されている。 The wiring layer 6 (
このスルーホール５ｃは、図２に示すように、平面的に見て略正方形状に形成されているとともに、ボンディングパッド部６ａの１つのコーナー部に位置する領域に形成されている。 As shown in FIG. 2, the through
また、図１に示すように、ボンディングパッド部６ａの周辺部分、および、ポリイミド膜５ｂの所定領域上に、ＳｉＯ2膜やＳｉＮ膜からなるカバー膜１３が形成されている。Further, as shown in FIG. 1, a
また、ボンディングパッド部６ａ（配線層６）は、ポリイミド膜５ｂに接するように形成された高融点金属層６ｂと、高融点金属層６ｂ上に形成されたＡｌ層６ｃとによって構成されている。この高融点金属層６ｂは、ＴｉＷなどにより形成されており、バリアメタルとして機能する。 The
また、ボンディングパッド部６ａの上面には、ワイヤーボンディングされた金線（ボンディングワイヤー）３０が接続（接合）されている。 Also, a wire-bonded gold wire (bonding wire) 30 is connected (bonded) to the upper surface of the
具体的には、金線３０を、ボンディングパッド部６ａの上面にワイヤーボンディングする場合、ボンディングパッド部６ａの上面をＡｒガスなどを用いてプラズマ処理（プラズマクリーニング）する。これにより、ボンディングパッド部６ａの上面は、清浄化される。 Specifically, when the
そして、金線３０の一方側を、円筒状のキャピラリ（図示せず）を用いて、ボンディングパッド部６ａの上面に１ｓｔボンディングする。このとき、ボンディングパッド部６ａに、約１０ｇｆ〜約２００ｇｆの荷重が加わる。 Then, one side of the
その後、金線３０の他方側を、半導体装置１が搭載される支持フレーム（図示せず）などに２ｎｄボンディングする。このようにして、金線３０が、ボンディングパッド部６ａの上面に接続（接合）される。 Thereafter, the other side of the
第１実施形態では、上記のように、層間絶縁膜５を、ボンディングパッド部６ａの真下の領域に配置される平坦な上面を有するポリイミド膜５ｂを含むように構成することによって、ボンディングパッド部６ａの真下の領域において、層間絶縁膜５の表面に凹凸形状が形成されるのを抑制することができる。これにより、ワイヤーボンディング時に、層間絶縁膜５にボンディングパッド部６ａから荷重や圧力などが加わり亀裂が生じるのを抑制することができる。その結果、層間絶縁膜５下の金属配線層４が腐食したり断線するのを抑制することができるので、半導体素子部２０とボンディングパッド部６ａとを電気的に良好に接続することができる。 In the first embodiment, as described above, the
また、第１実施形態では、上記のように、ボンディングパッド部６ａの真下の領域に、平坦な上面を有するポリイミド膜５ｂを配置することによって、ワイヤーボンディング時に、ボンディングパッド部６ａに荷重や圧力などが不均一に加わるのを抑制することができる。これにより、金線３０と金属配線層６（ボンディングパッド部６ａ）とを、電気的に良好に接続することができる。 In the first embodiment, as described above, by placing the
また、第１実施形態では、上記のように、半導体素子部２０の真上の領域に、ポリイミド膜５ｂを配置している。ポリイミド膜５ｂなどの有機絶縁膜は、シリコン酸化膜やＳＯＧ膜などの無機絶縁膜に比べて弾力性が高いので、半導体素子部２０の真上の領域にシリコン酸化膜やＳＯＧ膜などの無機絶縁膜を配置する場合に比べて、ワイヤーボンディング時に、ボンディングパッド部６ａから半導体素子部２０に荷重や圧力などが伝わるのを十分に抑制することができる。これにより、半導体素子部２０にダメージが生じるのを十分に抑制することができる。 In the first embodiment, as described above, the
また、第１実施形態では、上記のように、例えばスピン塗布法などを用いてポリイミド膜５ｂを形成することにより、ポリイミド膜５ｂ（層間絶縁膜５）の上面を、容易に平坦に形成することができる。 In the first embodiment, as described above, the
また、第１実施形態では、上記のように、ポリイミド膜５ｂと半導体素子部２０との間に、ＳｉＮ膜５ａを形成することによって、ＳｉＮ膜は機械的な強度が比較的高いので、ワイヤーボンディング時に、ボンディングパッド部６ａから半導体素子部２０に荷重や圧力などが伝わるのをより抑制することができる。これにより、半導体素子部２０にダメージが生じるのをより十分に抑制することができる。 In the first embodiment, as described above, since the SiN film 5a is formed between the
また、第１実施形態では、上記のように、金属配線層６（ボンディングパッド部６ａ）を、高融点金属層６ｂと、高融点金属層６ｂ上に形成されたＡｌ層６ｃとを含むように構成している。これにより、ＴｉＷなどからなる高融点金属層６ｂは、機械的な強度が比較的高いので、ワイヤーボンディング時に、ボンディングパッド部６ａから半導体素子部２０に荷重や圧力などが伝わるのをより抑制することができる。これにより、半導体素子部２０にダメージが生じるのをより抑制することができる。 In the first embodiment, as described above, the metal wiring layer 6 (
また、第１実施形態では、上記のように、ポリイミド膜５ｂを、約３μｍ以上の厚みに形成している。これにより、破壊強度や弾性率などの観点から、ポリイミド膜５ｂは、ワイヤボンディング時にボンディングパッド部６ａに加えられる荷重（約１０ｇｆ〜約２００ｇｆ）や圧力などを十分に吸収することができる。これにより、半導体素子部２０に荷重や圧力などが伝わるのを、より十分に抑制することができる。 In the first embodiment, as described above, the
また、第１実施形態では、上記のように、層間絶縁膜５のボンディングパッド部６ａのコーナー部に位置する領域に、スルーホール５ｃを形成することによって、ワイヤーボンディング時に、円筒状のキャピラリ（図示せず）が、スルーホール５ｃ上に当接するのを抑制することができる。これにより、スルーホール５ｃが損傷し、接触不良や断線が発生するのを抑制することができる。 In the first embodiment, as described above, the through-
また、第１実施形態では、上記のように、ボンディングパッド部６ａをプラズマ処理（プラズマクリーニング）した後にワイヤーボンディングすることによって、荷重や圧力を低く抑えた状態で、金線３０をボンディングパッド部６ａに接続（接合）させることができる。これにより、半導体素子部２０にダメージが生じるのをより抑制することができる。 In the first embodiment, as described above, the
また、第１実施形態では、上記のように、半導体装置１を電源用ＩＣとして用いる。電源用ＩＣなどの汎用デバイスは、小型化が、特に重要なので、本発明の半導体装置１を電源用ＩＣに用いることは、特に有効である。 In the first embodiment, as described above, the semiconductor device 1 is used as a power supply IC. Since miniaturization is particularly important for general-purpose devices such as power supply ICs, it is particularly effective to use the semiconductor device 1 of the present invention for power supply ICs.
（第２実施形態）
図３は、本発明の第２実施形態による半導体装置の一部の構造を示した断面図である。図３を参照して、この第２実施形態では、上記第１実施形態とは異なり、ポリイミド膜５ｂ上にＳｉＮ膜１０５ｃを配置した場合について説明する。(Second Embodiment)
FIG. 3 is a cross-sectional view illustrating a partial structure of the semiconductor device according to the second embodiment of the present invention. With reference to FIG. 3, in the second embodiment, unlike the first embodiment, a case where an
本発明の第２実施形態による半導体装置１０１では、図３に示すように、１層目（最下層）の配線層４および絶縁膜１２上に、層間絶縁膜１０５が形成されている。この層間絶縁膜１０５は、シリコン基板２側（下側）から順に積層されたＳｉＮ膜５ａ、ポリイミド膜５ｂおよびＳｉＮ膜１０５ｃによって構成されている。 In the semiconductor device 101 according to the second embodiment of the present invention, as shown in FIG. 3, the
このＳｉＮ膜１０５ｃは、ポリイミド膜５ｂと同様、上面が平坦に形成されているとともに、半導体素子部２０（活性領域）上の全域に形成されている。また、ＳｉＮ膜１０５ｃは、均一の厚みに形成されている。 Similar to the
また、ＳｉＮ膜１０５ｃ（層間絶縁膜１０５）上には、２層目（最上層）の配線層６が形成されており、配線層６（ボンディングパッド部６ａ）は、層間絶縁膜１０５のスルーホール１０５ｄを介して配線層４の配線部４ｄに電気的に接続されている。 A second (uppermost)
なお、第２実施形態による半導体装置１０１のその他の構造は、上記第１実施形態と同様である。 The remaining structure of the semiconductor device 101 according to the second embodiment is similar to that of the aforementioned first embodiment.
第２実施形態では、上記のように、ボンディングパッド部６ａとポリイミド膜５ｂとの間に、ＳｉＮ膜１０５ｃを形成することによって、ワイヤーボンディング時に、ボンディングパッド部６ａから半導体素子部２０に荷重や圧力などが伝わるのをさらに抑制することができる。なお、ワイヤーボンディング時に、想定以上の荷重や圧力などが印加されてＳｉＮ膜１０５ｃが損傷したとしても、ＳｉＮ膜１０５ｃの真下の領域に位置するポリイミド膜５ｂにより、ボンディングパッド部６ａから半導体素子部２０に荷重や圧力などが伝わるのを抑制することができるとともに、電気的絶縁性を保つことができる。すなわち、ＳｉＮ膜１０５ｃが損傷しても、半導体装置１０１の電気的特性、品質および信頼性は劣化しない。 In the second embodiment, as described above, by forming the
なお、第２実施形態による半導体装置１０１のその他の効果は、上記第１実施形態と同様である。 The remaining effects of the semiconductor device 101 according to the second embodiment are similar to those of the aforementioned first embodiment.
（第３実施形態）
図４は、本発明の第３実施形態による半導体装置の一部の構造を示した断面図である。図４を参照して、この第３実施形態では、上記第１および第２実施形態とは異なり、ポリイミド膜（層間絶縁膜２０５）下に減圧ＣＶＤ（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法により形成されたＬＰ−ＳｉＮ膜２１２を配置した場合について説明する。(Third embodiment)
FIG. 4 is a cross-sectional view illustrating a partial structure of the semiconductor device according to the third embodiment of the present invention. Referring to FIG. 4, unlike the first and second embodiments, the third embodiment is formed under a polyimide film (interlayer insulating film 205) by a low pressure CVD (LPCVD: Low Pressure CVD) method. A case where the LP-SiN film 212 is disposed will be described.
本発明の第３実施形態による半導体装置２０１では、図４に示すように、ＳｉＯ2膜からなる絶縁膜１２上に、ＬＰ−ＳｉＮ膜２１２が形成されている。このＬＰ−ＳｉＮ膜２１２は、減圧ＣＶＤ法により形成されており、例えばプラズマＣＶＤ法により形成されたＳｉＮ膜に比べて、より緻密で、かつ、より機械的な強度が高い。なお、ＬＰ−ＳｉＮ膜２１２は、本発明の「ＳｉＮ膜」の一例である。In the
第３実施形態では、ＬＰ−ＳｉＮ膜２１２は、半導体素子部２０の動作に寄与しないように構成されている。 In the third embodiment, the LP-SiN film 212 is configured not to contribute to the operation of the
また、第３実施形態では、ＬＰ−ＳｉＮ膜２１２は、活性領域（動作領域）以外の領域（ボンディングパッド部６ａの真下の領域以外の領域）にも形成されており、活性領域（動作領域）以外の領域で、ＳｉＮ容量として機能する。 In the third embodiment, the LP-SiN film 212 is also formed in a region other than the active region (operation region) (a region other than the region directly below the
また、ＬＰ−ＳｉＮ膜２１２上の所定領域には、アルミニウムなどからなる配線層４が形成されている。 A
また、配線層４およびＬＰ−ＳｉＮ膜２１２上に、ポリイミド膜からなる層間絶縁膜２０５が形成されている。 An interlayer insulating film 205 made of a polyimide film is formed on the
層間絶縁膜２０５上には、配線層６が形成されており、配線層６（ボンディングパッド部６ａ）は、層間絶縁膜２０５のスルーホール２０５ａを介して配線層４の配線部４ｄに電気的に接続されている。 A
なお、第３実施形態による半導体装置２０１のその他の構造は、上記第１実施形態と同様である。 The remaining structure of the
第３実施形態では、上記のように、層間絶縁膜２０５（ポリイミド膜）と半導体素子部２０との間に、減圧ＣＶＤ法を用いてＬＰ−ＳｉＮ膜２１２を形成している。これにより、減圧ＣＶＤ法を用いて形成されたＬＰ−ＳｉＮ膜２１２は、例えばプラズマＣＶＤ法により形成される一般的なＳｉＮ膜に比べて、より緻密で、かつ、より機械的な強度が高いので、ワイヤーボンディング時に、ボンディングパッド部６ａから半導体素子部２０に荷重や圧力などが伝わるのをさらに抑制することができる。これにより、半導体素子部２０にダメージが生じるのをさらに抑制することができる。また、ＬＰ−ＳｉＮ膜２１２を、半導体素子部２０の動作に寄与しないように構成することによって、ワイヤーボンディング時に、想定以上の荷重や圧力などが印加されてＬＰ−ＳｉＮ膜２１２が損傷したとしても、半導体装置２０１の電気的特性には影響しない。 In the third embodiment, as described above, the LP-SiN film 212 is formed between the interlayer insulating film 205 (polyimide film) and the
また、第３実施形態では、上記のように、ＬＰ−ＳｉＮ膜２１２は、ボンディングパッド部６ａの真下の領域以外の領域で、ＳｉＮ容量として機能する。これにより、ボンディングパッド部６ａの真下の領域以外の領域におけるＳｉＮ容量の形成と、半導体素子部２０にダメージが生じるのを抑制するための膜（ＬＰ−ＳｉＮ膜２１２）の形成とを同時に行うことができるので、製造プロセスを簡略化することができる。 In the third embodiment, as described above, the LP-SiN film 212 functions as a SiN capacitor in a region other than the region directly below the
なお、第３実施形態による半導体装置２０１のその他の効果は、上記第１実施形態と同様である。 The remaining effects of the
（第４実施形態）
図５は、本発明の第４実施形態による半導体装置の一部の構造を示した断面図である。図５を参照して、この第４実施形態では、上記第１〜第３実施形態とは異なり、半導体素子部３２０が抵抗体により構成されている場合について説明する。(Fourth embodiment)
FIG. 5 is a cross-sectional view illustrating a partial structure of a semiconductor device according to a fourth embodiment of the present invention. With reference to FIG. 5, unlike the said 1st-3rd embodiment, this 4th embodiment demonstrates the case where the
本発明の第４実施形態による半導体装置３０１では、図５に示すように、Ｎ型エピタキシャル層３０３の表面部分には、紙面に対して垂直方向に延びる複数のＰ+型領域３０９が形成されている。このＰ+型領域３０９とＮ型エピタキシャル層３０３との界面部分には、ＰＮ接合部が形成されている。そして、Ｐ+型領域３０９およびＮ型エピタキシャル層３０３によりＰＮ接合部が形成された抵抗体によって、半導体素子部３２０が構成されている。なお、Ｎ型は、本発明の「第１導電型」の一例であり、Ｐ+型（Ｐ型）は、本発明の「第２導電型」の一例である。また、Ｎ型エピタキシャル層３０３は、本発明の「第１半導体領域」および「第３半導体領域」の一例であり、Ｐ+型領域３０９は、本発明の「第２半導体領域」および「第４半導体領域」の一例である。In the
第４実施形態では、Ｐ+型領域３０９は、イオン注入により形成されており、半導体素子部３２０（Ｎ型エピタキシャル層３０３）の上面は平坦である。In the fourth embodiment, the P+ -
また、第４実施形態では、半導体素子部３２０は、機械的ダメージ（ワイヤーボンディングによるダメージ）を検出する際に用いられる。具体的には、ＰＮ接合部が正常であれば逆方向に電圧を印加してもリーク電流は発生しないので、ＰＮ接合部に逆方向に電圧を印加してリーク電流が発生するか否かを検出することにより、ＰＮ接合部（半導体素子部３２０）に異常が発生したか否かを検出する。 In the fourth embodiment, the
また、Ｎ型エピタキシャル層３０３を覆うように、ＳｉＯ2膜からなる絶縁膜３１２が形成されている。また、絶縁膜３１２上の所定領域には、アルミニウムなどからなる１層目（最下層）の配線層３０４が形成されている。なお、配線層３０４は、本発明の「金属配線層」の一例である。In addition, an insulating
この配線層３０４は、少なくとも金線３０の真下の領域、および、半導体素子部３２０の真上の領域には形成されていない。 The
また、配線層３０４は、ボンディングパッド部６ａの真下の領域以外の領域にも形成されており、ボンディングパッド部６ａの真下の領域以外の領域で、複数のＰ+型領域３０９と電気的に接続されている。The
また、配線層３０４および絶縁膜３１２上に、層間絶縁膜３０５が形成されている。この層間絶縁膜３０５は、シリコン基板２側（下側）から順に積層されたＳｉＮ膜３０５ａおよびポリイミド膜３０５ｂによって構成されている。 An interlayer insulating
また、第４実施形態では、配線層３０４が、少なくとも金線３０の真下の領域、および、半導体素子部３２０の真上の領域には形成されていないので、少なくとも金線３０の真下の領域、および、半導体素子部３２０の真上の領域において、ＳｉＮ膜３０５ａの上面は、平坦に形成されている。 In the fourth embodiment, since the
また、少なくとも金線３０の真下の領域、および、半導体素子部３２０の真上の領域において、ＳｉＮ膜３０５ａおよびポリイミド膜３０５ｂは、それぞれ、均一の厚みに形成されている。 Further, the SiN film 305a and the polyimide film 305b are formed to have a uniform thickness at least in a region directly below the
なお、第４実施形態による半導体装置３０１のその他の構造は、上記第１実施形態と同様である。 The remaining structure of the
第４実施形態では、上記のように、半導体素子部３２０を、Ｎ型エピタキシャル層３０３と、Ｎ型エピタキシャル層３０３内にイオン注入により形成されたＰ+型領域３０９とにより構成される抵抗体を含むように構成している。これにより、半導体素子部３２０（Ｎ型エピタキシャル層３０３およびＰ+型領域３０９）の上面を平坦にすることができるので、半導体素子部３２０上に形成されるポリイミド膜３０５ｂ（層間絶縁膜３０５）の厚みを均一にすることができる。これにより、ワイヤーボンディング時に、ボンディングパッド部６ａから半導体素子部３２０に荷重や圧力が不均一に加わるのを抑制することができる。In the fourth embodiment, as described above, the
第４実施形態では、上記のように、機械的ダメージを検出するための半導体素子部３２０を設けることによって、ワイヤーボンディング時の荷重や圧力などにより、半導体装置３０１に異常が発生したか否かを検出することができる。これにより、異常のある半導体装置３０１が市場に流出するのを抑制することができる。 In the fourth embodiment, as described above, by providing the
また、第４実施形態では、上記のように、半導体素子部３２０を、ＰＮ接合部を有するように構成している。これにより、ＰＮ接合部が正常であれば逆方向に電圧を印加してもリーク電流は発生しないので、ＰＮ接合部に逆方向に電圧を印加してリーク電流が発生するか否かを検出することにより、ＰＮ接合部（半導体素子部３２０）に異常が発生したか否かを、容易に検出することができる。 In the fourth embodiment, as described above, the
なお、第４実施形態による半導体装置３０１のその他の効果は、上記第１実施形態と同様である。 The remaining effects of the
（第５実施形態）
図６は、本発明の第５実施形態による半導体装置の一部の構造を示した断面図である。図６を参照して、この第５実施形態では、上記第１〜第４実施形態とは異なり、半導体素子部４２０がＥＳＤ保護素子により構成されている場合について説明する。(Fifth embodiment)
FIG. 6 is a cross-sectional view illustrating a partial structure of a semiconductor device according to a fifth embodiment of the present invention. With reference to FIG. 6, in the fifth embodiment, unlike the first to fourth embodiments, a case where the
本発明の第５実施形態による半導体装置４０１では、図６に示すように、１層目（最下層）の配線層４０４は、配線部４０４ａ、４０４ｂおよび４０４ｃを含んでいる。なお、配線層４０４は、本発明の「金属配線層」の一例である。 In the
第５実施形態では、配線部４０４ａは、絶縁膜１２のスルーホール１２ａを介して、Ｐ+型領域９およびＮ+型領域１０に電気的に接続されている。すなわち、Ｐ+型領域９およびＮ+型領域１０は、配線部４０４ａを介して、互いに電気的に接続されている。In the fifth embodiment, the
また、配線部４０４ｂは、絶縁膜１２のスルーホール１２ａを介して、Ｎ+型領域１１に電気的に接続されている。また、配線部４０４ｃは、層間絶縁膜５のスルーホール５ｃを介して、配線層６（ボンディングパッド部６ａ）に電気的に接続されている。In addition, the wiring portion 404 b is electrically connected to the N+ type region 11 through the through
また、第５実施形態では、Ｐ+型領域９、Ｎ+型領域１０およびＮ+型領域１１によって、ＥＳＤ保護素子として機能するファントムトランジスタからなる半導体素子部４２０が構成されている。In the fifth embodiment, the P+ -
また、第５実施形態では、半導体素子部４２０は、上記第４実施形態と同様、機械的ダメージ（ワイヤーボンディングによるダメージ）を検出する際に用いられる。 In the fifth embodiment, the
具体的には、半導体素子部４２０のＰ+型領域９とＮ型エピタキシャル層３との界面部分には、ＰＮ接合部が形成されている。ＰＮ接合部が正常であれば逆方向に電圧を印加してもリーク電流は発生しないので、ＰＮ接合部に逆方向に電圧を印加してリーク電流が発生するか否かを検出することにより、ＰＮ接合部（半導体素子部４２０）に異常が発生したか否かを検出する。Specifically, a PN junction is formed at the interface between the P+ -
なお、第５実施形態による半導体装置４０１のその他の構造は、上記第１実施形態と同様である。 The remaining structure of the
第５実施形態では、上記のように、機械的ダメージを検出するための半導体素子部４２０を、ＥＳＤ保護素子により構成することによって、１つの半導体素子部４２０で、機械的ダメージ（ワイヤーボンディングによるダメージ）の検出と、ＥＳＤ保護との両方を行うことができる。ＥＳＤ保護素子は、半導体装置４０１の回路を保護するためにもともと設ける必要があるので、機械的ダメージを検出するための半導体素子部４２０を、ＥＳＤ保護素子とは別に設ける場合に比べて、半導体装置４０１を小型化することができるとともに、製造プロセスを簡略化することができる。 In the fifth embodiment, as described above, the
なお、第５実施形態による半導体装置４０１のその他の効果は、上記第１および第４実施形態と同様である。 The remaining effects of the
（第６実施形態）
図７は、本発明の第６実施形態による半導体装置の一部の構造を示した断面図である。図７を参照して、この第６実施形態では、上記第４および第５実施形態とは異なり、ＰＮ接合部を用いずに、機械的ダメージを検出する場合について説明する。(Sixth embodiment)
FIG. 7 is a cross-sectional view illustrating a partial structure of a semiconductor device according to a sixth embodiment of the present invention. Referring to FIG. 7, in the sixth embodiment, unlike the fourth and fifth embodiments, a case where mechanical damage is detected without using a PN junction will be described.
本発明の第６実施形態による半導体装置５０１では、図７に示すように、絶縁膜１２上の所定領域には、アルミニウムなどからなる１層目（最下層）の配線層５０４が形成されている。この配線層５０４は、配線部５０４ａおよび５０４ｂを含んでいる。なお、配線層５０４は、本発明の「金属配線層」および「最下層の金属配線層」の一例であり、配線部５０４ａは、本発明の「ＧＮＤ電位に設定された部分」の一例である。 In the
第６実施形態では、配線部５０４ａは、ＧＮＤ電位に設定されている。また、配線部５０４ｂは、層間絶縁膜５のスルーホール５ｃを介して、２層目（最上層）の配線層６（ボンディングパッド部６ａ）に電気的に接続されている。 In the sixth embodiment, the
第６実施形態では、機械的ダメージ（ワイヤーボンディングによるダメージ）を検出する場合、配線層５０４の配線部５０４ａと、ボンディングパッド部６ａとの間の短絡を検出することにより、ワイヤーボンディング時に層間絶縁膜５にクラックなどの機械的ダメージが発生したか否かを検出する。 In the sixth embodiment, when mechanical damage (damage due to wire bonding) is detected, a short circuit between the
このとき、層間絶縁膜５にクラックなどの機械的ダメージが発生していれば、配線層５０４の配線部５０４ａと、ボンディングパッド部６ａとの間が短絡する。その一方、層間絶縁膜５にクラックなどの機械的ダメージが発生していなければ、配線層５０４の配線部５０４ａと、ボンディングパッド部６ａとの間は短絡しない。 At this time, if mechanical damage such as a crack occurs in the
また、半導体装置５０１には、図７とは異なる断面において、上記第１〜第５実施形態と同様、ボンディングパッド部６ａの真下の領域に、トランジスタや抵抗体からなる半導体素子部（図示せず）が形成されている。 Further, in the
なお、第６実施形態による半導体装置５０１のその他の構造は、上記第１実施形態と同様である。 The remaining structure of the
第６実施形態では、上記のように、金属配線層５０４の配線部５０４ａを、ＧＮＤ電位に設定し、金属配線層５０４の配線部５０４ａと、ボンディングパッド部６ａとの間の短絡を検出することによって、ワイヤーボンディング時に層間絶縁膜５にクラックなどの機械的ダメージが発生しているか否かを、容易に検出することができる。 In the sixth embodiment, as described above, the
なお、第６実施形態による半導体装置５０１のその他の効果は、上記第１実施形態と同様である。 The remaining effects of the
（第７実施形態）
図８は、本発明の第７実施形態による半導体装置の一部の構造を示した平面図である。図８を参照して、この第７実施形態では、上記第１〜第６実施形態とは異なり、層間絶縁膜６０５にスルーホールが４つ形成されている場合について説明する。(Seventh embodiment)
FIG. 8 is a plan view showing a partial structure of the semiconductor device according to the seventh embodiment of the present invention. With reference to FIG. 8, in the seventh embodiment, unlike the first to sixth embodiments, a case where four through holes are formed in the
本発明の第７実施形態による半導体装置６０１では、図８に示すように、層間絶縁膜６０５には、ボンディングパッド部６ａの４つのコーナー部に位置する領域に、スルーホール６０５ｃ、６０５ｄ、６０５ｅおよび６０５ｆが形成されている。 In the
スルーホール６０５ｃは、上記第１実施形態と同様、平面的に見て略正方形状に形成されている。また、スルーホール６０５ｃは、１層目（最下層）の配線層（図示せず）と、２層目（最上層）の配線層６とを電気的に接続するように形成されている。 The through
スルーホール６０５ｄ、６０５ｅおよび６０５ｆは、平面的に見てＬ字状に形成されている。このスルーホール６０５ｄ、６０５ｅおよび６０５ｆは、１層目（最下層）の配線層（図示せず）と、２層目（最上層）の配線層６とを電気的に接続するように形成してもよいし、接続しないように形成してもよい。 The through
また、スルーホール６０５ｃ、６０５ｄ、６０５ｅおよび６０５ｆは、ボンディングパッド部６ａ（配線層６）が層間絶縁膜６０５から剥がれるのを抑制する機能を有する。特に、スルーホール６０５ｄ、６０５ｅおよび６０５ｆは、平面的に見てＬ字状に形成されているので、ボンディングパッド部６ａ（配線層６）が層間絶縁膜６０５から剥がれるのを、効果的に抑制することが可能である。 The through
なお、第７実施形態による半導体装置６０１のその他の構造は、上記第１〜第６実施形態と同様である。 The remaining structure of the
第７実施形態では、上記のように、層間絶縁膜５のスルーホール６０５ｃ、６０５ｄ、６０５ｅおよび６０５ｆを、ボンディングパッド部６ａの４つのコーナー部に位置する領域に形成している。これにより、ワイヤーボンディング時に、ボンディングパッド部６ａに１ｓｔボンディングした後、半導体装置６０１が搭載される支持フレームなどに２ｎｄボンディングする際に、金線３０がキャピラリにより２ｎｄボンディング側（支持フレーム側）に引っ張られることによりボンディングパッド部６ａが層間絶縁膜６０５から剥がれるのを抑制することができる。 In the seventh embodiment, as described above, the through
なお、第７実施形態による半導体装置６０１のその他の効果は、上記第１実施形態と同様である。 The remaining effects of the
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.
たとえば、上記実施形態では、半導体装置を電源用ＩＣとして用いる例について示したが、本発明はこれに限らず、半導体装置を電源用ＩＣ以外に用いてもよい。 For example, in the above-described embodiment, the example in which the semiconductor device is used as the power supply IC has been described. However, the present invention is not limited to this, and the semiconductor device may be used in addition to the power supply IC.
また、上記実施形態では、第１導電型をＮ型とし、第２導電型をＰ型（Ｐ+型）とする例について示したが、本発明はこれに限らず、第１導電型をＰ型とし、第２導電型をＮ型（Ｎ+型）としてもよい。In the above embodiment, an example in which the first conductivity type is the N type and the second conductivity type is the P type (P+ type) has been described. However, the present invention is not limited to this, and the first conductivity type is the P type. The second conductivity type may be an N type (N+ type).
また、上記実施形態では、ポリイミド膜からなる有機絶縁膜を用いた例について示したが、本発明はこれに限らず、ポリイミド膜以外の有機絶縁膜を用いてもよい。 Moreover, although the example using the organic insulating film made of a polyimide film has been described in the above embodiment, the present invention is not limited to this, and an organic insulating film other than the polyimide film may be used.
また、上記実施形態では、ポリイミド膜を、約３μｍ以上の厚みを有するように形成した例について示したが、本発明はこれに限らず、ポリイミド膜を、約３μｍよりも小さい厚みを有するように形成してもよい。 In the above embodiment, the polyimide film is formed to have a thickness of about 3 μm or more. However, the present invention is not limited to this, and the polyimide film has a thickness smaller than about 3 μm. It may be formed.
また、上記実施形態では、層間絶縁膜上の配線層を、高融点金属層とＡｌ層との２つの層により形成した例について示したが、本発明はこれに限らず、層間絶縁膜上の配線層を、１つの層（例えばＡｌ層）により形成してもよいし、３つ以上の層により形成してもよい。 In the above embodiment, an example in which the wiring layer on the interlayer insulating film is formed of two layers of the refractory metal layer and the Al layer has been described. However, the present invention is not limited to this, and the wiring layer on the interlayer insulating film is formed. The wiring layer may be formed of one layer (for example, an Al layer) or may be formed of three or more layers.
また、上記第３実施形態では、ポリイミド膜と半導体素子部との間に、半導体素子部の動作に寄与しないＬＰ−ＳｉＮ膜を形成した例について示したが、本発明はこれに限らず、ポリイミド膜と半導体素子部との間に、半導体素子部の動作に寄与しないポリシリコン膜を形成してもよい。このように構成すれば、ポリシリコン膜は、機械的な強度が比較的高いので、ワイヤーボンディング時に、ボンディングパッド部から半導体素子部に荷重や圧力などが伝わるのを抑制することができる。また、ワイヤーボンディング時に、想定以上の荷重や圧力などが印加されてポリシリコン膜が損傷したとしても、ポリシリコン膜は半導体素子部の動作に寄与しないので、半導体装置の電気的特性には影響しない。また、このポリシリコン膜を、ＭＯＳデバイスで使用するポリシリコン膜により形成すれば、ＭＯＳデバイスの形成と、半導体素子部にダメージが生じるのを抑制するための膜（ポリシリコン膜）の形成とを同時に行うことができるので、製造プロセスを簡略化することができる。 In the third embodiment, an example is shown in which an LP-SiN film that does not contribute to the operation of the semiconductor element portion is formed between the polyimide film and the semiconductor element portion. A polysilicon film that does not contribute to the operation of the semiconductor element portion may be formed between the film and the semiconductor element portion. With such a configuration, the polysilicon film has a relatively high mechanical strength, so that it is possible to suppress transmission of a load, a pressure, and the like from the bonding pad portion to the semiconductor element portion during wire bonding. In addition, even if a load or pressure higher than expected is applied during wire bonding and the polysilicon film is damaged, the polysilicon film does not contribute to the operation of the semiconductor element portion, and thus does not affect the electrical characteristics of the semiconductor device. . If this polysilicon film is formed of a polysilicon film used in a MOS device, the formation of the MOS device and the formation of a film (polysilicon film) for suppressing damage to the semiconductor element portion are performed. Since it can be performed simultaneously, the manufacturing process can be simplified.
また、上記第７実施形態では、スルーホール６０５ｄ、６０５ｅおよび６０５ｆを、平面的に見てＬ字状に形成した例について示したが、本発明はこれに限らず、Ｌ字状以外の形状に形成してもよい。 Further, in the seventh embodiment, the example in which the through
１、１０１、２０１、３０１、４０１、５０１、６０１ 半導体装置
４、３０４、４０４ 配線層（金属配線層）
５、１０５、２０５、３０５、６０５ 層間絶縁膜
５ａ、１０５ｃ、３０５ａ ＳｉＮ膜
５ｂ、３０５ｂ ポリイミド膜
５ｃ、１０５ｄ、２０５ａ、６０５ｃ、６０５ｄ、６０５ｅ、６０５ｆ スルーホール
６ 配線層（金属配線層、最上層の金属配線層）
６ａ ボンディングパッド部
６ｂ 高融点金属層
６ｃ Ａｌ層
２０、３２０、４２０ 半導体素子部
２１２ ＬＰ−ＳｉＮ膜（ＳｉＮ膜）
３０３ Ｎ型エピタキシャル層（第１半導体領域、第３半導体領域）
３０９ Ｐ+型領域（第２半導体領域、第４半導体領域）
５０４ 配線層（金属配線層、最下層の金属配線層）
５０４ａ 配線部（ＧＮＤ電位に設定された部分）1, 101, 201, 301, 401, 501, 601
5, 105, 205, 305, 605
6a
303 N-type epitaxial layer (first semiconductor region, third semiconductor region)
309 P+ type region (second semiconductor region, fourth semiconductor region)
504 Wiring layer (metal wiring layer, lowermost metal wiring layer)
504a Wiring part (part set to GND potential)
Claims (18)
Translated fromJapanese複数の金属配線層と、
前記複数の金属配線層の間に配置された層間絶縁膜とを備え、
前記複数の金属配線層のうちの最上層の金属配線層は、ボンディングパッド部を含み、
前記ボンディングパッド部上には、バンプ電極が形成されておらず、
前記ボンディングパッド部は、前記層間絶縁膜を介して、前記半導体素子部と重なるように配置され、
前記層間絶縁膜は、少なくとも前記ボンディングパッド部の真下の領域、および、前記半導体素子部の真上の領域に配置される平坦な上面を有する有機絶縁膜を含むことを特徴とする半導体装置。A semiconductor element portion including at least one of a transistor and a resistor;
A plurality of metal wiring layers;
An interlayer insulating film disposed between the plurality of metal wiring layers,
The uppermost metal wiring layer of the plurality of metal wiring layers includes a bonding pad portion,
No bump electrode is formed on the bonding pad part,
The bonding pad portion is disposed so as to overlap the semiconductor element portion via the interlayer insulating film,
2. The semiconductor device according to claim 1, wherein the interlayer insulating film includes an organic insulating film having a flat upper surface disposed at least in a region directly below the bonding pad portion and a region immediately above the semiconductor element portion.
前記最上層の金属配線層と、最上層以外の前記金属配線層とは、前記スルーホールを介して電気的に接続されていることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。In the interlayer insulating film, a through hole is formed in a region located in at least one corner portion of the bonding pad portion,
11. The uppermost metal wiring layer and the metal wiring layer other than the uppermost layer are electrically connected through the through hole. Semiconductor device.
前記最下層の金属配線層のＧＮＤ電位に設定された部分と、前記ボンディングパッド部との間の短絡を検出することにより、機械的ダメージが検出されることを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。At least a part of the lowermost metal wiring layer among the plurality of metal wiring layers is set to the GND potential,
17. The mechanical damage is detected by detecting a short circuit between a portion set to a GND potential of the lowermost metal wiring layer and the bonding pad portion. The semiconductor device according to any one of the above.
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