JP2009266908A - Method for manufacturing semiconductor device and semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To achieve a semiconductor device with a built-in inductor whose inductance value per unit area is larger than that of the conventional one. <P>SOLUTION: A method for manufacturing the semiconductor device is configured to form a spiral inductor 3, in which a laminate structure is formed in a first region 2A of a semiconductor substrate 2 divided into the first region 2A and a second region 2B, by repeating the following steps on the semiconductor substrate 2 several times, that is, a step in which a first inductor wiring and a first circuit wiring are formed by a first wiring layer and a step in which a second inductor wiring and a second circuit wiring are formed by a second wiring layer. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

Translated fromJapanese

本発明は、インダクタを内蔵する半導体装置とその製造方法に関する。  The present invention relates to a semiconductor device incorporating an inductor and a method for manufacturing the same.

ＭＭＩＣ（モノリシックマイクロ波集積回路）などの通信用のＩＣの実装では、信号を補正するために多くのインダクタ（コイル）が用いられている。半導体チップ内に実装されるインダクタは、レイアウト上の制限などから、インダクタンス値が大きくても十数ｎＨオーダー程度となっている。このため、半導体チップ内に実装されるインダクタは、高周波用に特化したものとなっている。また、インダクタンス値が大きく、Ｑ値の良いインダクタは、半導体チップとは別個のチップ部品として実装する方法がとられている。  In the implementation of a communication IC such as an MMIC (monolithic microwave integrated circuit), many inductors (coils) are used to correct a signal. Inductors mounted in a semiconductor chip are on the order of tens of nH even if the inductance value is large due to restrictions on layout. For this reason, the inductor mounted in the semiconductor chip is specialized for high frequency use. Further, an inductor having a large inductance value and a good Q value is mounted as a chip component separate from the semiconductor chip.

インダクタには、渦巻き状の配線パターンで形成された、スパイラルインダクタと呼ばれるものがある。この種のインダクタとしては、例えば特許文献１及び特許文献２に開示された積層型のインダクタが知られている。  Some inductors are called spiral inductors formed of a spiral wiring pattern. As this type of inductor, for example, a multilayer inductor disclosed inPatent Document 1 andPatent Document 2 is known.

特開２００４−９５６５６号公報JP 2004-95656 A特開２００６−６６８２９号公報JP 2006-66829 A

一般に、通信用のＩＣの信号補正に用いられるインダクタには、少なくとも十数ｎＨ程度のインダクタンス値をもつことが要求されている。これに対して、例えばウエハ・レベルＣＳＰ（チップ・サイズ・パッケージ）と呼ばれる小型のＩＣチップでは、１辺の長さが数ｍｍ以下となっている。このような小型のＩＣチップにインダクタを内蔵した場合、インダクタンス値としては数ｎＨ程度しか持たせることができなかった。したがって、現状では、通信用のＩＣチップとは別個に、上記積層型のインダクタ構造をもつチップ部品（以下、「インダクタチップ」）をマザー基板に実装している。このため、マザー基板上には、ＩＣチップを実装するための領域と、インダクタチップを実装するための領域と、両者を電気的に接続するための領域とを確保する必要があった。  In general, an inductor used for signal correction of a communication IC is required to have an inductance value of at least about several tens of nH. In contrast, for example, in a small IC chip called a wafer level CSP (chip size package), the length of one side is several mm or less. In the case where an inductor is built in such a small IC chip, the inductance value could only be about several nH. Therefore, at present, a chip component having the multilayer inductor structure (hereinafter referred to as “inductor chip”) is mounted on a mother board separately from the communication IC chip. For this reason, it is necessary to secure an area for mounting the IC chip, an area for mounting the inductor chip, and an area for electrically connecting the two on the mother board.

本発明に係る半導体装置の製造方法は、単位基板上に第１のインダクタ配線と第１の回路配線とを形成する工程と、前記単位基板上に前記第１のインダクタ配線に電気的に接続する第２のインダクタ配線と前記第１の回路配線に電気的に接続する第２の回路配線とを形成する工程とを、少なくとも１回ずつ行なうことにより、前記単位基板上に積層構造をなす渦巻き状のインダクタを形成するものである。  The method of manufacturing a semiconductor device according to the present invention includes a step of forming a first inductor wiring and a first circuit wiring on a unit substrate, and an electrical connection to the first inductor wiring on the unit substrate. The step of forming the second inductor wiring and the second circuit wiring electrically connected to the first circuit wiring is performed at least once, thereby forming a spiral structure on the unit substrate. The inductor is formed.

本発明に係る半導体装置の製造方法においては、単位基板上に複数層の回路配線を形成する工程と同じ工程のなかで、単位基板上に複数層のインダクタ配線を形成するため、実質的に半導体装置の製造工程数を増やすことなく、インダクタを内蔵した単位基板が得られる。また、渦巻き状のインダクタが積層構造で形成されるため、単層構造でインダクタを形成する場合に比較して、高いインダクタンス値を持つインダクタが実現される。  In the manufacturing method of the semiconductor device according to the present invention, the inductor wiring of the plurality of layers is formed on the unit substrate in the same process as the process of forming the circuit wiring of the plurality of layers on the unit substrate. A unit substrate incorporating an inductor can be obtained without increasing the number of manufacturing steps of the device. Further, since the spiral inductor is formed in a laminated structure, an inductor having a high inductance value is realized as compared with the case where the inductor is formed in a single layer structure.

本発明に係る半導体装置は、単位基板の外周側の領域を第１領域とし、前記第１領域よりも前記単位基板の内周側の領域を第２領域として、前記第１領域に形成された、積層構造をなす渦巻き状のインダクタと、前記第２領域に形成された回路部とを備えるものである。  The semiconductor device according to the present invention is formed in the first region with a region on the outer periphery side of the unit substrate as a first region and a region on the inner periphery side of the unit substrate with respect to the first region as a second region. A spiral inductor having a laminated structure and a circuit unit formed in the second region are provided.

本発明に係る半導体装置においては、単位基板の外周側に位置する第１領域に、積層構造をなす渦巻き状のインダクタを形成することにより、単位基板上で回路部が形成される第２領域を縮小することなく、インダクタの巻数を多く確保し、かつインダクタの巻き線径を大きく確保することが可能となる。  In the semiconductor device according to the present invention, the second region where the circuit portion is formed on the unit substrate is formed by forming a spiral inductor having a multilayer structure in the first region located on the outer peripheral side of the unit substrate. Without reducing, it is possible to secure a large number of windings of the inductor and a large winding diameter of the inductor.

本発明によれば、単位面積あたりのインダクタンス値が従来よりも大きいインダクタを内蔵した半導体装置を実現することができる。ここに、単位面積あたりのインダクタンス値とは、半導体装置に内蔵したインダクタが持つインダクタンス値を、当該半導体装置のチップサイズ（平面的な縦×横のサイズ）で除算した値をいう。  According to the present invention, it is possible to realize a semiconductor device including an inductor having an inductance value per unit area larger than that of the conventional one. Here, the inductance value per unit area refers to a value obtained by dividing the inductance value of the inductor built in the semiconductor device by the chip size (planar length × width size) of the semiconductor device.

以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。なお、本発明の技術的範囲は以下に記述する実施の形態に限定されるものではなく、発明の構成要件やその組み合わせによって得られる特定の効果を導き出せる範囲において、種々の変更や改良を加えた形態も含む。  Hereinafter, specific embodiments of the present invention will be described in detail with reference to the drawings. It should be noted that the technical scope of the present invention is not limited to the embodiments described below, and various modifications and improvements have been made within the scope of deriving specific effects obtained by the constituent requirements of the invention and combinations thereof. Also includes form.

図１は本発明の実施の形態に係る半導体装置の構成を示す斜視図であり、図２は当該半導体装置の構成を示す側断面図である。半導体装置１は、単位基板となる半導体基板２を用いて構成されている。半導体基板２は、例えばシリコン基板からなるもので、平面視矩形に形成されている。本明細書で記述する「矩形」とは、意味的に長方形だけでなく正方形も含んでいる。半導体基板２は、平面的に見て、その外周側の領域を第１領域２Ａとし、当該第１領域２Ａよりも半導体基板２の内周側の領域を第２領域２Ｂとしている。第１領域２Ａと第２領域２Ｂは、半導体装置１の製造工程の中で、特に、薄膜形成やドーピングなどのウエハ処理工程で区分されるものであるが、図１では説明の便宜上、第１領域２Ａと第２領域２Ｂの境界を仮想的に破線で示している。  FIG. 1 is a perspective view showing a configuration of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a side sectional view showing a configuration of the semiconductor device. Thesemiconductor device 1 is configured by using asemiconductor substrate 2 serving as a unit substrate. Thesemiconductor substrate 2 is made of, for example, a silicon substrate, and is formed in a rectangular shape in plan view. The term “rectangle” described in this specification includes not only a rectangle but also a square. As viewed in a plan view, thesemiconductor substrate 2 has a region on the outer peripheral side as afirst region 2A, and a region on the inner peripheral side of thesemiconductor substrate 2 with respect to thefirst region 2A as asecond region 2B. Thefirst region 2A and thesecond region 2B are classified by wafer processing steps such as thin film formation and doping in the manufacturing process of thesemiconductor device 1, but in FIG. The boundary between theregion 2A and thesecond region 2B is virtually indicated by a broken line.

半導体基板２の第１領域２Ａには、積層構造をなす渦巻き状のインダクタ３が形成され、半導体基板２の第２領域２Ｂには、例えば、集積回路を構成するトランジスタや抵抗、ダイオードなどの回路要素を含む回路部（集積回路部）４が形成されている。また、半導体基板２の第２領域２Ｂには複数の外部接続端子５が設けられている。各々の外部接続端子５は、後述する再配線の形成によって任意の位置に配置可能である。ここでは一例として、合計６つの外部接続端子５を２列に３つずつ並べて配置している。  In thefirst region 2A of thesemiconductor substrate 2, a spiral inductor 3 having a laminated structure is formed. In thesecond region 2B of thesemiconductor substrate 2, for example, a circuit such as a transistor, a resistor, or a diode constituting an integrated circuit. A circuit part (integrated circuit part) 4 including elements is formed. A plurality ofexternal connection terminals 5 are provided in thesecond region 2 </ b> B of thesemiconductor substrate 2. Eachexternal connection terminal 5 can be arranged at an arbitrary position by forming a rewiring to be described later. Here, as an example, a total of sixexternal connection terminals 5 are arranged side by side in two rows.

インダクタ３は、少なくとも２層の積層構造を有するものである。インダクタ３は、インダクタ配線を順に積層した状態で形成されるとともに、積層方向で隣り合うインダクタ配線の始端／終端を相互に接続することにより、全体として平面視矩形の渦巻き状に形成されている。本実施の形態においては、一例として、図２に示すように、第１の配線層７と、第２の配線層８と、第３の配線層９と、第４の配線層１０とを含む、４層の多層配線構造を用いて、半導体基板２と一体にインダクタ３を形成している。  The inductor 3 has a laminated structure of at least two layers. The inductor 3 is formed in a state in which inductor wirings are sequentially stacked, and is formed in a spiral shape having a rectangular shape in plan view as a whole by connecting the start ends / terminal ends of adjacent inductor wirings in the stacking direction. In the present embodiment, as an example, as shown in FIG. 2, afirst wiring layer 7, asecond wiring layer 8, athird wiring layer 9, and afourth wiring layer 10 are included. The inductor 3 is formed integrally with thesemiconductor substrate 2 using a four-layer multilayer wiring structure.

インダクタ３は、図示はしないが、第１の配線層７に含まれる第１のインダクタ配線と、第２の配線層８に含まれる第２のインダクタ配線と、第３の配線層９に含まれる第３のインダクタ配線と、第４の配線層１０に含まれる第４のインダクタ配線とによって構成されるものである。各々のインダクタ配線は、主として、半導体基板２の第１領域２Ａに形成・配置されるものである。インダクタ３の構成については、後段でさらに詳しく説明する。  Although not shown, the inductor 3 is included in the first inductor wiring included in thefirst wiring layer 7, the second inductor wiring included in thesecond wiring layer 8, and thethird wiring layer 9. The third inductor wiring and the fourth inductor wiring included in thefourth wiring layer 10 are configured. Each inductor wiring is mainly formed and arranged in thefirst region 2 </ b> A of thesemiconductor substrate 2. The configuration of the inductor 3 will be described in more detail later.

第１の配線層７と第２の配線層８との間には、第１の絶縁膜１１が形成されている。第２の配線層８と第３の配線層９との間には、第２の絶縁膜１２が形成されている。第３の配線層９と第４の配線層１０との間には、第３の絶縁膜１３が形成されている。第１の配線層７と第２の配線層８との間の電気的な接続は、第１の絶縁膜１１を貫通する状態で設けられたコンタクト部１４によってなされている。第２の配線層８と第３の配線層９との間の電気的な接続は、第２の絶縁膜１２を貫通する状態で設けられたコンタクト部１５によってなされている。第３の配線層９と第４の配線層１０との間の電気的な接続は、第３の絶縁膜１３を貫通する状態で設けられたコンタクト部１６によってなされている。コンタクト部１４，１５，１６は、それぞれ回路構成上、必要に応じて複数個ずつ設けられるものである。  A firstinsulating film 11 is formed between thefirst wiring layer 7 and thesecond wiring layer 8. A secondinsulating film 12 is formed between thesecond wiring layer 8 and thethird wiring layer 9. A thirdinsulating film 13 is formed between thethird wiring layer 9 and thefourth wiring layer 10. The electrical connection between thefirst wiring layer 7 and thesecond wiring layer 8 is made by acontact portion 14 provided so as to penetrate the firstinsulating film 11. The electrical connection between thesecond wiring layer 8 and thethird wiring layer 9 is made by acontact portion 15 provided so as to penetrate the secondinsulating film 12. The electrical connection between thethird wiring layer 9 and thefourth wiring layer 10 is made by acontact portion 16 provided so as to penetrate the thirdinsulating film 13. A plurality ofcontact portions 14, 15, and 16 are provided as necessary according to the circuit configuration.

回路部４には、半導体装置１の用途に応じて各種の機能回路を設けることができる。一例として、ＳＡＷ(surface acoustic wave)フィルタ回路、ＦＢＡＲ（film bulk acoustic resonator）フィルタ回路などが考えられる。インダクタ３と回路部４内の回路は、図示しない配線で接続されている。ＳＡＷフィルタ回路とインダクタ３とを半導体基板２に設けた場合は、インダクタ３によるインピーダンスマッチングや波形整合が可能となる。  Various functional circuits can be provided in the circuit unit 4 according to the application of thesemiconductor device 1. As an example, a SAW (surface acoustic wave) filter circuit, an FBAR (film bulk acoustic resonator) filter circuit, etc. can be considered. The inductor 3 and the circuit in the circuit unit 4 are connected by a wiring (not shown). When the SAW filter circuit and the inductor 3 are provided on thesemiconductor substrate 2, impedance matching and waveform matching by the inductor 3 can be performed.

また、半導体基板２の第２領域２Ｂには、図示はしないが、第１の配線層７に含まれる第１の回路配線と、第２の配線層８に含まれる第２の回路配線と、第３の配線層９に含まれる第３の回路配線と、第４の配線層１０に含まれる第４の回路配線が形成されている。各層の回路配線は、回路部４に含まれる回路要素同士を電気的に接続するものである。  Further, in thesecond region 2B of thesemiconductor substrate 2, although not shown, a first circuit wiring included in thefirst wiring layer 7, a second circuit wiring included in thesecond wiring layer 8, A third circuit wiring included in thethird wiring layer 9 and a fourth circuit wiring included in thefourth wiring layer 10 are formed. The circuit wiring of each layer is for electrically connecting circuit elements included in the circuit unit 4.

図３〜図５は本発明の実施の形態に係る半導体装置の製造方法を説明する工程図である。まず、図３（Ａ）に示すように、ウエハ処理プロセスによってトランジスタ等の回路要素を作り終えた半導体基板２を用意する。回路要素は、半導体基板２の主面（図の上面）に形成され、図示しない絶縁性の保護膜で被覆されているものとする。この段階では、１枚のウエハの中に含まれる複数の単位基板の一つとして半導体基板２がウエハ面内に存在する。ウエハ面内は、最終的に個片（チップ）に分割される単位基板ごとに格子状に区分されている。このため、半導体基板２は、一つの区分（マス目）に存在する単位基板となる。  3 to 5 are process diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention. First, as shown in FIG. 3A, asemiconductor substrate 2 in which circuit elements such as transistors are completed by a wafer processing process is prepared. The circuit element is formed on the main surface (upper surface in the drawing) of thesemiconductor substrate 2 and is covered with an insulating protective film (not shown). At this stage, thesemiconductor substrate 2 exists in the wafer surface as one of a plurality of unit substrates included in one wafer. The wafer surface is divided into a lattice pattern for each unit substrate that is finally divided into individual pieces (chips). For this reason, thesemiconductor substrate 2 becomes a unit substrate existing in one section (square).

次に、図３（Ｂ）に示すように、半導体基板２の主面上に第１の配線層７を形成する。第１の配線層７は、例えば半導体基板２の主面上にアルミニウム等の金属を蒸着法によって所定の膜厚（例えば、１μｍ〜数μｍ）で成膜した後、マスクを用いて金属蒸着膜をエッチングすることにより得られる。このとき、金属蒸着膜の表面をエッチバックすることで、数百ｎｍに薄膜化する。  Next, as shown in FIG. 3B, afirst wiring layer 7 is formed on the main surface of thesemiconductor substrate 2. Thefirst wiring layer 7 is formed, for example, by depositing a metal such as aluminum with a predetermined film thickness (for example, 1 μm to several μm) on the main surface of thesemiconductor substrate 2 using a mask, and then using a mask Is obtained by etching. At this time, the surface of the metal vapor deposition film is etched back to reduce the thickness to several hundred nm.

上記図３（Ｂ）に示す工程では、第１の配線層７により、上記第１領域２Ａに第１のインダクタ配線を形成するとともに、上記第２領域２Ｂに第１の回路配線を形成する。すなわち、第１の配線層３１は、前述したように第１のインダクタ配線と第１の回路配線の両方を含むものとなる。このため、第１のインダクタ配線と第１の回路配線は、同じ工程で同じ層に形成されるものとなる。第１の回路配線としては、例えば、トランジスタ、抵抗及びシリコン基板内の拡散領域から取り出す電極や配線などが考えられる。  In the step shown in FIG. 3B, thefirst wiring layer 7 forms the first inductor wiring in thefirst region 2A and the first circuit wiring in thesecond region 2B. That is, thefirst wiring layer 31 includes both the first inductor wiring and the first circuit wiring as described above. Therefore, the first inductor wiring and the first circuit wiring are formed in the same layer in the same process. As the first circuit wiring, for example, a transistor, a resistor, and an electrode or wiring extracted from a diffusion region in the silicon substrate can be considered.

次に、図３（Ｃ）に示すように、半導体基板２の主面上に第１の配線層７を覆う状態で第１の絶縁膜１１を形成する。第１の絶縁膜１１は、例えば酸化シリコン膜からなるもので、例えばＣＶＤ法により１μｍの膜厚で形成される。  Next, as shown in FIG. 3C, a first insulatingfilm 11 is formed on the main surface of thesemiconductor substrate 2 so as to cover thefirst wiring layer 7. The first insulatingfilm 11 is made of, for example, a silicon oxide film, and is formed with a film thickness of 1 μm by, for example, a CVD method.

次に、図３（Ｄ）に示すように、第１の絶縁膜１１に開口部２１を形成する。開口部２１は、第１の配線層７の配線上でかつ配線幅の中央部を外部に露出する状態で形成される。開口部２１は、例えばウェットエッチングやドライエッチングなどの方法により、穴径（直径）が５μｍ〜数十μｍの大きさで形成される。  Next, as illustrated in FIG. 3D, anopening 21 is formed in the first insulatingfilm 11. Theopening 21 is formed on the wiring of thefirst wiring layer 7 in a state where the central part of the wiring width is exposed to the outside. Theopening 21 is formed with a hole diameter (diameter) of 5 μm to several tens of μm, for example, by a method such as wet etching or dry etching.

次に、図３（Ｅ）に示すように、半導体基板２の主面上に第２の配線層８を形成する。第２の配線層８は、例えば上記第１の配線層７と同様に、半導体基板２の主面上にアルミニウム等の金属を蒸着法によって所定の膜厚（例えば、１μｍ〜数μｍ）で成膜した後、マスクを用いて金属蒸着膜をエッチングすることにより得られる。このとき、上記開口部２１は、金属蒸着により第２の配線層８と同じ材料で埋め込まれる。これにより、第１の絶縁膜１１中にコンタクト部１４が形成される。コンタクト部１４は、第１の配線層７と第２の配線層８とを電気的に接続するために適所に設けられるものである。  Next, as shown in FIG. 3E, asecond wiring layer 8 is formed on the main surface of thesemiconductor substrate 2. Thesecond wiring layer 8 is formed with a predetermined film thickness (for example, 1 μm to several μm) by depositing a metal such as aluminum on the main surface of thesemiconductor substrate 2 as in the case of thefirst wiring layer 7. After film formation, it is obtained by etching the metal vapor deposition film using a mask. At this time, theopening 21 is filled with the same material as that of thesecond wiring layer 8 by metal vapor deposition. As a result, thecontact portion 14 is formed in the first insulatingfilm 11. Thecontact portion 14 is provided at an appropriate position for electrically connecting thefirst wiring layer 7 and thesecond wiring layer 8.

上記図３（Ｅ）に示す工程では、第２の配線層８により、上記第１領域２Ａに第２のインダクタ配線を形成するとともに、上記第２領域２Ｂに第２の回路配線を形成する。すなわち、第２の配線層８は、前述したように第２のインダクタ配線と第２の回路配線の両方を含むものとなる。このため、第２のインダクタ配線と第２の回路配線は、同じ工程で同じ層に形成されるものとなる。第２の回路配線としては、例えば、トランジスタ、抵抗等から取り出した電極の端子・配線間を接続する再配線などが考えられる。  In the step shown in FIG. 3E, thesecond wiring layer 8 forms the second inductor wiring in thefirst region 2A and the second circuit wiring in thesecond region 2B. That is, thesecond wiring layer 8 includes both the second inductor wiring and the second circuit wiring as described above. Therefore, the second inductor wiring and the second circuit wiring are formed in the same layer in the same process. As the second circuit wiring, for example, rewiring for connecting terminals / wirings of electrodes taken out from transistors, resistors, and the like can be considered.

次に、図４（Ａ）に示すように、半導体基板２の主面上でかつ第１の絶縁膜１１の上に第２の配線層８を覆う状態で第２の絶縁膜１２を積層状態に形成する。第２の絶縁膜１２は、例えば上記第１の絶縁膜１１と同様に酸化シリコン膜からなるもので、例えばＣＶＤ法により１μｍの膜厚で形成される。  Next, as shown in FIG. 4A, the second insulatingfilm 12 is laminated on the main surface of thesemiconductor substrate 2 and on the first insulatingfilm 11 so as to cover thesecond wiring layer 8. To form. The second insulatingfilm 12 is made of, for example, a silicon oxide film similarly to the first insulatingfilm 11, and is formed with a film thickness of 1 μm by, for example, the CVD method.

次に、図４（Ｂ）に示すように、第２の絶縁膜１２に開口部２２を形成する。開口部２２は、上記開口部２１とは平面的に異なる位置に形成される。また、開口部２２は、第２の配線層８の配線上でかつ配線幅の中央部を外部に露出する状態で形成される。開口部２２は、例えば上記開口部２１と同様にウェットエッチングやドライエッチングなどの方法により、穴径（直径）が５μｍ〜数十μｍの大きさで形成される。  Next, as illustrated in FIG. 4B, anopening 22 is formed in the second insulatingfilm 12. Theopening 22 is formed at a position different from theopening 21 in a plan view. Further, theopening 22 is formed on the wiring of thesecond wiring layer 8 and in a state where the central part of the wiring width is exposed to the outside. Theopening 22 is formed with a hole diameter (diameter) of 5 μm to several tens of μm, for example, by a method such as wet etching or dry etching similar to theopening 21.

次に、図４（Ｃ）に示すように、上記開口部２２を金属材料で埋め込むことにより、当該開口部２２にコンタクト部１５を形成する。コンタクト部１５は、例えば上記開口部２２を埋め込む状態で第２の絶縁膜１２の上面にチタンとニッケルを順に蒸着した後、不要な金属膜を平坦化研磨（ＣＭＰ等）によって除去することにより形成される。  Next, as shown in FIG. 4C, thecontact portion 15 is formed in theopening 22 by embedding theopening 22 with a metal material. Thecontact portion 15 is formed by, for example, depositing titanium and nickel in order on the upper surface of the second insulatingfilm 12 in a state in which theopening 22 is embedded, and then removing an unnecessary metal film by planarization polishing (CMP or the like). Is done.

次に、図４（Ｄ）に示すように、半導体基板２の主面上でかつ第２の絶縁膜１２の上に第３の配線層９を形成する。第３の配線層９は、例えば第２の絶縁膜１２の上に銅配線を蒸着することにより形成される。  Next, as shown in FIG. 4D, athird wiring layer 9 is formed on the main surface of thesemiconductor substrate 2 and on the second insulatingfilm 12. Thethird wiring layer 9 is formed by evaporating copper wiring on the second insulatingfilm 12, for example.

上記図４（Ｄ）に示す工程では、第３の配線層９により、上記第１領域２Ａに第３のインダクタ配線を形成するとともに、上記第２領域２Ｂに第３の回路配線を形成する。すなわち、第３の配線層９は、前述したように第３のインダクタ配線と第３の回路配線の両方を含むものとなる。このため、第３のインダクタ配線と第３の回路配線は、同じ工程で同じ層に形成されるものとなる。第３の回路配線としては、例えば、上記第２の回路配線で接続した素子ブロックや回路ブロックの配線間を接続する再配線などが考えられる。  In the step shown in FIG. 4D, the third inductor layer is formed in thefirst region 2A by thethird wiring layer 9, and the third circuit wire is formed in thesecond region 2B. That is, thethird wiring layer 9 includes both the third inductor wiring and the third circuit wiring as described above. For this reason, the third inductor wiring and the third circuit wiring are formed in the same layer in the same process. As the third circuit wiring, for example, an element block connected by the second circuit wiring or a rewiring for connecting the wirings of the circuit block can be considered.

次に、図５（Ａ）に示すように、半導体基板２の主面上でかつ第２の絶縁膜１２の上に第３の配線層９を覆う状態で第３の絶縁膜１３を形成する。第３の絶縁膜１３は、ウエハ・レベルＣＳＰを実現するための樹脂層を構成するものである。ウエハ・レベルＣＳＰとは、ウエハの状態で、再配線や保護膜、端子の形成を行ない、その後で個片化したパッケージ（半導体装置）をいい、パッケージの実装面積が半導体チップと同じ大きさになる。第３の絶縁膜１３は、例えば、ウエハの大きさやサイズに合わせた金型を用いて、ウエハの上面だけに液状の樹脂（例えば、エポキシ系の樹脂）を流し込んで数百μｍ程度に積層し硬化することにより形成される。  Next, as shown in FIG. 5A, a third insulatingfilm 13 is formed on the main surface of thesemiconductor substrate 2 and on the second insulatingfilm 12 so as to cover thethird wiring layer 9. . The thirdinsulating film 13 constitutes a resin layer for realizing a wafer level CSP. Wafer level CSP refers to a package (semiconductor device) in which rewiring, protective film, and terminals are formed in the state of a wafer and then separated into pieces, and the package mounting area is the same size as a semiconductor chip. Become. The thirdinsulating film 13 is laminated to about several hundred μm by pouring a liquid resin (for example, epoxy resin) only on the upper surface of the wafer using a mold that matches the size and size of the wafer, for example. It is formed by curing.

次に、図５（Ｂ）に示すように、第３の絶縁膜１３に開口部２３を形成する。開口部２３は、上記開口部２２とは平面的に異なる位置に形成される。また、開口部２３は、第３の配線層９の配線上でかつ配線幅の中央部を外部に露出する状態で形成される。  Next, as shown in FIG. 5B, anopening 23 is formed in the third insulatingfilm 13. Theopening 23 is formed at a position different from theopening 22 in a plan view. Theopening 23 is formed on the wiring of thethird wiring layer 9 and in a state where the central part of the wiring width is exposed to the outside.

次に、図５（Ｃ）に示すように、上記開口部２３を金属材料で埋め込むことにより、当該開口部２３にコンタクト部１６を形成する。  Next, as shown in FIG. 5C, thecontact portion 16 is formed in theopening 23 by embedding theopening 23 with a metal material.

次に、図５（Ｄ）に示すように、半導体基板２の主面上でかつ第３の絶縁膜１３の上に第４の配線層１０を形成する。第４の配線層１０は、例えば第３の絶縁膜１３の上に銅配線を蒸着することにより形成される。  Next, as shown in FIG. 5D, thefourth wiring layer 10 is formed on the main surface of thesemiconductor substrate 2 and on the third insulatingfilm 13. Thefourth wiring layer 10 is formed, for example, by vapor-depositing copper wiring on the third insulatingfilm 13.

上記図５（Ｄ）に示す工程では、第４の配線層１０により、第１領域２Ａに第４のインダクタ配線を形成するとともに、第２領域２Ｂに第４の回路配線を形成する。すなわち、第４の配線層１０は、前述したように第４のインダクタ配線と第４の回路配線を含むものとなる。このため、第４のインダクタ配線と第４の回路配線は、同じ工程で同じ層に形成されるものとなる。第４の回路配線としては、例えば、上記第３の回路配線の終端で第３の絶縁膜１３を貫通する外部接続端子５が考えられる。  In the step shown in FIG. 5D, thefourth wiring layer 10 forms the fourth inductor wiring in thefirst region 2A and the fourth circuit wiring in thesecond region 2B. That is, thefourth wiring layer 10 includes the fourth inductor wiring and the fourth circuit wiring as described above. Therefore, the fourth inductor wiring and the fourth circuit wiring are formed in the same layer in the same process. As the fourth circuit wiring, for example, theexternal connection terminal 5 penetrating the third insulatingfilm 13 at the end of the third circuit wiring is conceivable.

以上の製造工程を経て作製された半導体基板２をウエハ状態からダイシング等によって個片化することにより、上記図１に示すような外観の半導体装置（パッケージ）１が得られる。なお、各々の外部接続端子５上には、上記個片化の前に、必要に応じて、バンプが形成される。  A semiconductor device (package) 1 having an appearance as shown in FIG. 1 is obtained by dividing thesemiconductor substrate 2 manufactured through the above manufacturing process into individual pieces by dicing or the like from the wafer state. Note that bumps are formed on eachexternal connection terminal 5 as necessary before the above-described separation.

本発明の実施の形態に係る半導体装置の製造方法においては、半導体基板２の第２領域２Ｂに回路配線を形成する工程と同じ工程のなかで、半導体基板２の第１領域２Ａにインダクタ配線を形成するため、実質的に半導体装置の製造工程数を増やすことなく、インダクタ３を内蔵した半導体装置１を製造することができる。また、半導体基板２の外周側の領域を第１領域２Ａとし、この第１領域２Ａに積層構造をなす渦巻き状のインダクタ３を形成するため、例えば第２領域２Ｂに単層構造で渦巻き状にインダクタを形成する場合に比較して、インダクタンス値を大幅に上昇させることができる。  In the method for manufacturing a semiconductor device according to the embodiment of the present invention, the inductor wiring is formed in thefirst region 2A of thesemiconductor substrate 2 in the same process as the step of forming the circuit wiring in thesecond region 2B of thesemiconductor substrate 2. Therefore, thesemiconductor device 1 including the inductor 3 can be manufactured without substantially increasing the number of manufacturing steps of the semiconductor device. In addition, a region on the outer peripheral side of thesemiconductor substrate 2 is defined as afirst region 2A, and a spiral inductor 3 having a laminated structure is formed in thefirst region 2A. For example, thesecond region 2B is spirally formed in a single layer structure. Compared with the case of forming an inductor, the inductance value can be significantly increased.

ここで、上記製造方法によって得られる４層構造のインダクタ３の構成について説明する。前述した第１〜第４のインダクタ配線のうち、積層方向で隣り合う二つのインダクタ配線（例えば、第１のインダクタ配線と第２のインダクタ配線）は、互いに異なる配線パターンで形成されている。ただし、第１のインダクタ配線と第３のインダクタ配線は、互いに同じ配線パターンで形成され、第２のインダクタ配線と第４のインダクタ配線も、互いに同じ配線パターンで形成されている。つまり、インダクタ３の積層数をｎ層（ｎは自然数）とすると、奇数層に形成されたインダクタ配線と偶数層に形成されたインダクタ配線は、互いに異なる配線パターンで形成されている。また、奇数層に形成されたインダクタ配線はすべて同じ配線パターンで形成され、偶数層に形成されたインダクタ配線もすべて同じ配線パターンで形成されている。  Here, the configuration of the inductor 3 having a four-layer structure obtained by the above manufacturing method will be described. Of the first to fourth inductor wirings described above, two inductor wirings adjacent to each other in the stacking direction (for example, the first inductor wiring and the second inductor wiring) are formed with mutually different wiring patterns. However, the first inductor wiring and the third inductor wiring are formed with the same wiring pattern, and the second inductor wiring and the fourth inductor wiring are also formed with the same wiring pattern. That is, if the number of stacked inductors 3 is n (n is a natural number), the inductor wiring formed in the odd layer and the inductor wiring formed in the even layer are formed with different wiring patterns. Further, all the inductor wirings formed in the odd layers are formed with the same wiring pattern, and all the inductor wirings formed in the even layers are also formed with the same wiring pattern.

このため、第１〜第４のインダクタ配線は、２種類の配線パターンを交互に適用して形成されることになる。本実施の形態においては、上記２種類の配線パターンとして、図６（Ａ）に示す配線パターン（以下、「第１のインダクタ配線パターン」）２５と、図６（Ｂ）に示す配線パターン（以下、「第２のインダクタ配線パターン」）２６とを採用している。インダクタ３を構成するインダクタ配線の配線幅を広くすると、インダクタ３のＱ値を上昇させることが可能である。  For this reason, the first to fourth inductor wirings are formed by alternately applying two types of wiring patterns. In the present embodiment, as the two types of wiring patterns, the wiring pattern shown in FIG. 6A (hereinafter referred to as “first inductor wiring pattern”) 25 and the wiring pattern shown in FIG. , “Second inductor wiring pattern”) 26. When the wiring width of the inductor wiring constituting the inductor 3 is increased, the Q value of the inductor 3 can be increased.

第１のインダクタ配線パターン２５は、主として、半導体基板２の第１領域２Ａに形成されるものである。第１のインダクタ配線パターン２５は、半導体基板２の４つの辺に沿う、連続した４つの直線パターン２５ａ〜２５ｄと１つの突出パターン２５ｅとを有している。４つの直線パターン２５ａ〜２５ｄは、上記半導体基板２の第１領域２Ａに形成されるものである。４つの直線パターン２５ａ〜２５ｄのうち、相対応する２つの直線パターン同士、すなわち直線パターン２５ａと直線パターン２５ｃは互いに平行に配置され、直線パターン２５ｂと直線パターン２５ｄも互いに平行に配置されている。また、直線パターン２５ａと直線パターン２５ｂは直角をなして配置され、直線パターン２５ｃと直線パターン２５ｄも直角をなして配置されている。  The firstinductor wiring pattern 25 is mainly formed in thefirst region 2 </ b> A of thesemiconductor substrate 2. The firstinductor wiring pattern 25 has four continuouslinear patterns 25 a to 25 d and one protrudingpattern 25 e along the four sides of thesemiconductor substrate 2. The fourlinear patterns 25 a to 25 d are formed in thefirst region 2 </ b> A of thesemiconductor substrate 2. Of the fourlinear patterns 25a to 25d, two corresponding linear patterns, that is, thelinear pattern 25a and thelinear pattern 25c are arranged in parallel to each other, and thelinear pattern 25b and thelinear pattern 25d are also arranged in parallel to each other. Thelinear pattern 25a and thelinear pattern 25b are arranged at a right angle, and thelinear pattern 25c and thelinear pattern 25d are also arranged at a right angle.

突出パターン２５ｅは、上記半導体基板２の第１領域２Ａから第２領域２Ｂ側（半導体基板２の内周側）に突出する状態に形成されるものである。突出パターン２５ｅの突出端は、上記第１領域２Ａに配置されていてもよいし、上記第２領域２Ｂに配置されていてもよい。突出パターン２５ｅは、直線パターン２５ａとは物理的に分離（電気的に絶縁）した状態で、直線パターン２５ｄの一端部から直線パターン２５ａに沿って直角（鍵型）に折れ曲がる状態で配置されている。このため、直線パターン２５ｄの長さは、他の３つの直線パターン２５ａ，２５ｂ，２５ｃの長さよりも短くなっている。また、突出パターン２５ｅは、４つの直線パターン２５ａ〜２５ｄで囲まれた内側の領域内（直線パターン２５ｂに近づく方向）に突出する状態で配置されている。  The protrudingpattern 25e is formed so as to protrude from thefirst region 2A of thesemiconductor substrate 2 to thesecond region 2B side (inner peripheral side of the semiconductor substrate 2). The protruding end of theprotruding pattern 25e may be disposed in thefirst region 2A or may be disposed in thesecond region 2B. The protrudingpattern 25e is arranged in a state of being bent at a right angle (key shape) from one end portion of thelinear pattern 25d along thelinear pattern 25a while being physically separated (electrically insulated) from thelinear pattern 25a. . For this reason, the length of thelinear pattern 25d is shorter than the lengths of the other threelinear patterns 25a, 25b, and 25c. Further, the protrudingpattern 25e is arranged in a state protruding in an inner region surrounded by the fourlinear patterns 25a to 25d (a direction approaching thelinear pattern 25b).

第１のインダクタ配線パターン２５の始端と終端には、それぞれ接続部２７ａ，２７ｂが設けられている。第１のインダクタ配線パターン２５の始端とは、渦巻き状のインダクタ３を構成するインダクタ配線の巻線方向（コイル巻線方向）において、上流側の配線端をいう。第１のインダクタ配線パターン２５の終端とは、渦巻き状のインダクタ３を構成するインダクタ配線の巻線方向において、下流側の配線端をいう。インダクタ配線の巻線方向は、インダクタ３に流れる電流の方向で規定されるものである。ここでは、一例として、一方の接続部２７ａを第１のインダクタ配線パターン２５の始端とし、もう一方の接続部２７ｂを第１のインダクタ配線パターン２５の終端とする。  Connection portions 27a and 27b are provided at the start and end of the firstinductor wiring pattern 25, respectively. The starting end of the firstinductor wiring pattern 25 refers to an upstream wiring end in the winding direction (coil winding direction) of the inductor wiring constituting the spiral inductor 3. The termination of the firstinductor wiring pattern 25 refers to a wiring end on the downstream side in the winding direction of the inductor wiring constituting the spiral inductor 3. The winding direction of the inductor wiring is defined by the direction of the current flowing through the inductor 3. Here, as an example, oneconnection portion 27 a is the start end of the firstinductor wiring pattern 25, and theother connection portion 27 b is the termination end of the firstinductor wiring pattern 25.

第２のインダクタ配線パターン２６は、主として、半導体基板２の第１領域２Ａに形成されるものである。第２のインダクタ配線パターン２６は、半導体基板２の４つの辺に沿う、連続した４つの直線パターン２６ａ〜２６ｄと１つの突出パターン２６ｅとを有している。４つの直線パターン２６ａ〜２６ｄは、上記半導体基板２の第１領域２Ａに形成されるものである。４つの直線パターン２６ａ〜２６ｄのうち、相対応する２つの直線パターン同士、すなわち直線パターン２６ａと直線パターン２６ｃは互いに平行に配置され、直線パターン２６ｂと直線パターン２６ｄも互いに平行に配置されている。また、直線パターン２６ａと直線パターン２６ｂは直角をなして配置され、直線パターン２６ｃと直線パターン２６ｄも直角をなして配置されている。  The secondinductor wiring pattern 26 is mainly formed in thefirst region 2 </ b> A of thesemiconductor substrate 2. The secondinductor wiring pattern 26 has four continuouslinear patterns 26 a to 26 d and one protrudingpattern 26 e along the four sides of thesemiconductor substrate 2. The fourlinear patterns 26 a to 26 d are formed in thefirst region 2 </ b> A of thesemiconductor substrate 2. Of the fourlinear patterns 26a to 26d, two corresponding linear patterns, that is, thelinear pattern 26a and thelinear pattern 26c are arranged in parallel to each other, and thelinear pattern 26b and thelinear pattern 26d are also arranged in parallel to each other. Further, thelinear pattern 26a and thelinear pattern 26b are arranged at a right angle, and thelinear pattern 26c and thelinear pattern 26d are also arranged at a right angle.

突出パターン２６ｅは、上記半導体基板２の第１領域２Ａから第２領域２Ｂ側（半導体基板２の内周側）に突出する状態に形成されるものである。突出パターン２６ｅの突出端は、上記第１領域２Ａに配置されていてもよいし、上記第２領域２Ｂに配置されていてもよい。突出パターン２６ｅは、直線パターン２６ｄとは物理的に分離（電気的に絶縁）した状態で、直線パターン２６ａの一端部から直線パターン２６ｄに沿って直角（鍵型）に折れ曲がる状態で配置されている。このため、直線パターン２６ａの長さは、他の３つの直線パターン２６ｂ，２６ｃ，２６ｄの長さよりも短くなっている。また、突出パターン２６ｅは、４つの直線パターン２６ａ〜２６ｄで囲まれた内側の領域内（直線パターン２６ｃに近づく方向）に突出する状態で配置されている。  The protrudingpattern 26e is formed so as to protrude from thefirst region 2A of thesemiconductor substrate 2 to thesecond region 2B side (inner peripheral side of the semiconductor substrate 2). The protruding end of theprotruding pattern 26e may be disposed in thefirst region 2A or may be disposed in thesecond region 2B. The protrudingpattern 26e is arranged in a state of being bent at a right angle (key shape) from one end of thelinear pattern 26a along thelinear pattern 26d in a state physically separated (electrically insulated) from thelinear pattern 26d. . For this reason, the length of thelinear pattern 26a is shorter than the lengths of the other threelinear patterns 26b, 26c, and 26d. Further, the protrudingpattern 26e is arranged in a state of protruding in an inner region surrounded by the fourlinear patterns 26a to 26d (in a direction approaching thelinear pattern 26c).

第２のインダクタ配線パターン２６の始端には接続部２８ａが設けられ、第２のインダクタ配線パターン２６の終端には接続部２８ｂが設けられている。本実施の形態においては、一例として、第１のインダクタ配線と第３のインダクタ配線を第１のインダクタ配線パターン２５を適用して形成するとともに、第２のインダクタ配線と第４のインダクタ配線を第２のインダクタ配線パターン２６を適用して形成するものとする。  Aconnection portion 28 a is provided at the beginning of the secondinductor wiring pattern 26, and aconnection portion 28 b is provided at the end of the secondinductor wiring pattern 26. In the present embodiment, as an example, the first inductor wiring and the third inductor wiring are formed by applying the firstinductor wiring pattern 25, and the second inductor wiring and the fourth inductor wiring are formed as the first inductor wiring. It is assumed that the secondinductor wiring pattern 26 is applied.

そうした場合、第１のインダクタ配線と第２のインダクタ配線との間では、第１のインダクタ配線パターン２５終端の接続部２７ｂが、前述したコンタクト部１４を介して、第２のインダクタ配線パターン２６始端の接続部２８ａに電気的に接続されることになる。また、第２のインダクタ配線と第３のインダクタ配線との間では、第２のインダクタ配線パターン２６終端の接続部２８ｂが、前述したコンタクト部１５を介して、第１のインダクタ配線パターン２５始端の接続部２７ａに電気的に接続されることなる。また、第３のインダクタ配線と第４のインダクタ配線との間では、第１のインダクタ配線パターン２５終端の接続部２７ｂが、前述したコンタクト部１６を介して、第２のインダクタ配線パターン２６始端の接続部２８ａに電気的に接続されることになる。  In such a case, between the first inductor wiring and the second inductor wiring, theconnection portion 27b at the end of the firstinductor wiring pattern 25 is connected to the beginning of the secondinductor wiring pattern 26 via thecontact portion 14 described above. Are electrically connected to the connectingportion 28a. In addition, between the second inductor wiring and the third inductor wiring, theconnection portion 28b at the end of the secondinductor wiring pattern 26 is connected to the beginning of the firstinductor wiring pattern 25 through thecontact portion 15 described above. It is electrically connected to the connectingportion 27a. Further, between the third inductor wiring and the fourth inductor wiring, theconnection portion 27b at the end of the firstinductor wiring pattern 25 is connected to the start end of the secondinductor wiring pattern 26 through thecontact portion 16 described above. It is electrically connected to the connectingportion 28a.

上記構成からなる第１のインダクタ配線パターン２５は、全体的に平面視略Ｇ字形に形成されている。これに対して、第２のインダクタ配線パターン２６は、上記図６（Ａ）に示す状態から第１のインダクタ配線パターン２５を反時計回り方向に９０度回転させた後、当該第１のインダクタ配線パターン２５の中心を通る縦の基準軸Ｋを境に、上記９０度回転後の第１のインダクタ配線パターン２５を左右反転させた形状と同一形状となっている。このため、第１のインダクタ配線パターン２５と第２のインダクタ配線パターン２６とは、基本的に配線幅、配線長さなどが同じ寸法で設定されている。また、第１のインダクタ配線パターン２５における接続部２７Ａ，２７Ｂの位置関係と、第２のインダクタ配線パターン２６における接続部２８Ａ，２８Ｂの位置関係も、同じ関係になっている。  The firstinductor wiring pattern 25 having the above configuration is formed in a substantially G shape in plan view as a whole. On the other hand, the secondinductor wiring pattern 26 is obtained by rotating the firstinductor wiring pattern 25 by 90 degrees counterclockwise from the state shown in FIG. With the vertical reference axis K passing through the center of thepattern 25 as a boundary, the firstinductor wiring pattern 25 after the 90-degree rotation has the same shape as the left-right inverted shape. For this reason, the firstinductor wiring pattern 25 and the secondinductor wiring pattern 26 are basically set to have the same wiring width, wiring length, and the like. The positional relationship between the connection portions 27A and 27B in the firstinductor wiring pattern 25 and the positional relationship between the connection portions 28A and 28B in the secondinductor wiring pattern 26 are also the same.

このため、積層方向で隣り合う２つの配線層の間で、第１のインダクタ配線パターン２５と第２のインダクタ配線パターン２６を重ね合わせると、図７のような配置関係となる。この図７においては、説明の便宜上、配線パターンの位置を意図的にずらして表示している。図から分かるように、第１のインダクタ配線パターン２５と第２のインダクタ配線パターン２６は、相対応する直線パターン同士（２５ａと２６ａ、２５ｂと２６ｂ、２５ｃと２６ｃ、２５ｄと２６ｄ）が重なり合っている。また、第１のインダクタ配線パターン２５の接続部２７ａは第２のインダクタ配線２６の接続部２８ｂに重なり合い、第１のインダクタ配線パターン２５の接続部２７ｂは第２のインダクタ配線２６の接続部２８ａに重なり合っている。  Therefore, when the firstinductor wiring pattern 25 and the secondinductor wiring pattern 26 are overlapped between two wiring layers adjacent in the stacking direction, an arrangement relationship as shown in FIG. 7 is obtained. In FIG. 7, for convenience of explanation, the positions of the wiring patterns are intentionally shifted. As can be seen from the figure, the firstinductor wiring pattern 25 and the secondinductor wiring pattern 26 have corresponding linear patterns (25a and 26a, 25b and 26b, 25c and 26c, 25d and 26d) overlapping each other. . Further, theconnection portion 27 a of the firstinductor wiring pattern 25 overlaps theconnection portion 28 b of thesecond inductor wiring 26, and theconnection portion 27 b of the firstinductor wiring pattern 25 is connected to theconnection portion 28 a of thesecond inductor wiring 26. They are overlapping.

図８はインダクタ配線の相互の接続状態を示す斜視図である。インダクタ３は、第１のインダクタ配線３１と、第２のインダクタ配線３２と、第３のインダクタ配線３３と、第４のインダクタ配線３４とを用いて構成されている。第１のインダクタ配線３１及び第３のインダクタ配線３３には、それぞれ上記突出パターン２５ｅに相当する突出部３１ａ，３３ａが設けられている。第２のインダクタ配線３２及び第４のインダクタ配線３４には、それぞれ上記突出パターン２６ｅに相当する突出部３２ａ，３４ａが設けられている。各々の突出部３１ａ〜３４ａは、半導体基板２の角（かど）部で互いに重なり合う状態に配置されている。そして、突出部３１ａ，３２ａは、上記コンタクト部１４を介して電気的に接続され、突出部３２ａ，３３ａは、上記コンタクト部１５を介して電気的に接続され、突出部３３ａ，３４ａは、上記コンタクト部１６を介して電気的に接続されている。これにより、積層方向で隣り合うインダクタ配線の始端／終端は、半導体基板２の角部で相互に接続された構成となっている。  FIG. 8 is a perspective view showing a connection state of inductor wirings. The inductor 3 includes afirst inductor wiring 31, asecond inductor wiring 32, athird inductor wiring 33, and afourth inductor wiring 34. Thefirst inductor wiring 31 and thethird inductor wiring 33 are provided with protrudingportions 31a and 33a corresponding to theprotruding pattern 25e, respectively. Thesecond inductor wiring 32 and thefourth inductor wiring 34 are provided with protrudingportions 32a and 34a corresponding to theprotruding pattern 26e, respectively. Each of theprotrusions 31 a to 34 a is arranged so as to overlap each other at a corner portion of thesemiconductor substrate 2. Theprotrusions 31a and 32a are electrically connected via thecontact part 14, theprotrusions 32a and 33a are electrically connected via thecontact part 15, and theprotrusions 33a and 34a are It is electrically connected via thecontact part 16. Thereby, the start / end of the inductor wiring adjacent in the stacking direction is connected to each other at the corner of thesemiconductor substrate 2.

このような４層構造のインダクタ３を半導体基板２の外形に沿う渦巻き状にして第１領域２Ａに組み込むことにより、ウエハ・レベルＣＳＰという非常に小型の半導体装置１であっても、比較的大きなインダクタンス値をもつインダクタを実現することができる。実際に４層構造のインダクタ３に関して、半導体基板２の大きさ（外形）を１ｍｍ角（１ｍｍ×１ｍｍ）とし、インダクタ配線の配線幅を１００μｍとし、インダクタ配線の厚さを１０μｍとして、シミュレーションしたところ、２０ｎＨ程度のインダクタンス値をもつインダクタを実現できることが分かった。また、３ｍｍ角の半導体基板２を用いて、上記同様の条件でインダクタ配線を形成した場合は、１００ｎＨを超えるインダクタンス値をもつインダクタを実現できることが分かった。  By incorporating such an inductor 3 having a four-layer structure in a spiral shape along the outer shape of thesemiconductor substrate 2 into thefirst region 2A, even a verysmall semiconductor device 1 called a wafer level CSP is relatively large. An inductor having an inductance value can be realized. Actually, regarding the inductor 3 having a four-layer structure, the size (outer shape) of thesemiconductor substrate 2 is 1 mm square (1 mm × 1 mm), the wiring width of the inductor wiring is 100 μm, and the thickness of the inductor wiring is 10 μm. It was found that an inductor having an inductance value of about 20 nH can be realized. Further, it was found that when an inductor wiring is formed under the same conditions as described above using a 3 mmsquare semiconductor substrate 2, an inductor having an inductance value exceeding 100 nH can be realized.

また、半導体基板２の外周側の第１領域２Ａに複数のインダクタ配線を積層してインダクタ３を形成することにより、インダクタ３を構成する各層のインダクタ配線の存在により、個片化した後の半導体装置１の応力を緩和することができる。このため、半導体基板２の第２領域２Ｂに形成された回路部４のひずみ（特に、反り）を軽減し、回路特性の変動を抑制することができる。  Further, by forming the inductor 3 by laminating a plurality of inductor wirings in thefirst region 2A on the outer peripheral side of thesemiconductor substrate 2, the semiconductor after being separated into pieces due to the presence of the inductor wiring of each layer constituting the inductor 3 The stress of thedevice 1 can be relaxed. For this reason, the distortion (especially warpage) of the circuit portion 4 formed in thesecond region 2B of thesemiconductor substrate 2 can be reduced, and fluctuations in circuit characteristics can be suppressed.

ここで、インダクタ配線の接続形態が異なる２種類のインダクタの特性上の違いについて説明する。一つは、上記実施の形態と同様に、図９（Ａ）に示すように、積層方向で隣り合うインダクタ配線の始端／終端を一箇所にまとめて配置し、それらの始端／終端を、半導体基板２の角部で相互に接続した構造のインダクタとする。もう一つは、図９（Ｂ）に示すように、積層方向で隣り合うインダクタ配線の始端／終端を、層ごとにインダクタ配線パターンの長さ方向に位置をずらして配置し、各々の位置で始端／終端を相互に接続した構造のインダクタとする。  Here, a difference in characteristics between two types of inductors having different connection forms of the inductor wiring will be described. As shown in FIG. 9A, the first is to arrange the start ends / ends of inductor wirings adjacent in the stacking direction in one place, as shown in FIG. The inductor is structured to be connected to each other at the corners of thesubstrate 2. The other is that, as shown in FIG. 9B, the start / end of the inductor wiring adjacent in the stacking direction is shifted in the length direction of the inductor wiring pattern for each layer. The inductor has a structure in which the start / end are connected to each other.

図１０は上記図９（Ａ）に示すインダクタの磁界分布を示す図である。図１１は、上記図９（Ｂ）に示すインダクタの磁界分布を示す図である。また、図１２は上記図９（Ａ）に示すインダクタの磁界分布をＸ軸上及びＹ軸上で断面的に見た場合の電磁束のイメージを示す図であり、図１３は上記図９（Ｂ）に示すインダクタの磁界分布をＸ軸上及びＹ軸上で断面的に見た場合の電磁束のイメージを示す図である。図から分かるように、図９（Ａ）に示すインダクタの磁界分布では、電磁束が均一になっているのに対して、図９（Ｂ）に示すインダクタの磁界分布では、電磁束が不均一になっている。この磁束分布の違いは、インダクタを構成するインダクタ配線の積層厚のばらつきによるものである。  FIG. 10 is a diagram showing the magnetic field distribution of the inductor shown in FIG. FIG. 11 is a diagram showing the magnetic field distribution of the inductor shown in FIG. 9B. FIG. 12 is a diagram showing an image of electromagnetic flux when the magnetic field distribution of the inductor shown in FIG. 9A is viewed in cross section on the X-axis and the Y-axis, and FIG. It is a figure which shows the image of the electromagnetic flux at the time of seeing the magnetic field distribution of the inductor shown to B) in cross section on an X-axis and a Y-axis. As can be seen from the figure, in the magnetic field distribution of the inductor shown in FIG. 9A, the electromagnetic flux is uniform, whereas in the magnetic field distribution of the inductor shown in FIG. 9B, the electromagnetic flux is not uniform. It has become. This difference in magnetic flux distribution is due to variations in the laminated thickness of the inductor wiring constituting the inductor.

図１４（Ａ）は上記図９（Ａ）に示すインダクタのインピーダンス整合特性を示すスミスチャートであり、図１４（Ｂ）は上記図９（Ｂ）に示すインダクタのインピーダンス整合特性を示すスミスチャートである。図１４（Ａ）に示すスミスチャートでは、インダクタの特性を示す曲線が良好に回転しているのに対して、図１４（Ｂ）に示すスミスチャートでは、インダクタの特性を示す曲線が十分に回転していない。このため、前者のインダクタの方が、高周波のインピーダンス整合がとりやすくなる。また、前者のインダクタにおいては、配線内での磁束の変化を抑えることができることができる。このため、各層間の結合係数が大きくなり、自己インダクタンス値が大きいスパイラルインダクタを実現することができる。したがって、ＭＭＩＣなどの通信用ＩＣに好適に用いることができる。  14A is a Smith chart showing the impedance matching characteristics of the inductor shown in FIG. 9A, and FIG. 14B is a Smith chart showing the impedance matching characteristics of the inductor shown in FIG. 9B. is there. In the Smith chart shown in FIG. 14A, the curve indicating the inductor characteristics rotates well, whereas in the Smith chart shown in FIG. 14B, the curve indicating the inductor characteristics rotates sufficiently. Not done. For this reason, the former inductor is easier to achieve high-frequency impedance matching. Further, in the former inductor, a change in magnetic flux in the wiring can be suppressed. For this reason, it is possible to realize a spiral inductor having a large coupling coefficient between the respective layers and a large self-inductance value. Therefore, it can be suitably used for a communication IC such as an MMIC.

なお、上記実施の形態においては、４層構造のインダクタ３を例示したが、インダクタの積層構造はこれに限らず、２層構造であっても、３層構造であっても、５層以上の多層構造であってもよい。このため、半導体基板２上に複数の配線層を形成するにあたっては、第１のインダクタ配線パターン２５を適用してインダクタ配線を形成する工程と、第２のインダクタ配線パターン２６を適用してインダクタ配線を形成する工程とを、少なくとも１回ずつ行なうことにより、第１領域２Ａに積層構造をなす渦巻き状のインダクタ３を形成することになる。  In the above embodiment, the inductor 3 having a four-layer structure is illustrated. However, the laminated structure of the inductor is not limited to this, and a five-layer or more structure is possible regardless of whether the two-layer structure or the three-layer structure. A multilayer structure may be used. For this reason, when forming a plurality of wiring layers on thesemiconductor substrate 2, a step of forming an inductor wiring by applying the firstinductor wiring pattern 25 and an inductor wiring by applying the secondinductor wiring pattern 26 are performed. The spiral inductor 3 having a multilayer structure is formed in thefirst region 2A by performing the step of forming at least once.

また、２層構造のインダクタ３を形成する場合は、第１の配線層７〜第４の配線層１０のうち、積層方向で隣り合う２つの配線層により、２層構造のインダクタ３を形成すればよい。また、３層構造のインダクタ３を形成する場合は、第１の配線層７〜第４の配線層１０のうち、積層方向で隣り合う３つの配線層により、３層構造のインダクタ３を形成すればよい。また、５層構造のインダクタ３を形成する場合は、半導体基板２に形成する配線層の層数を５層以上に増やして、積層方向で隣り合う５つの配線層により、５層構造のインダクタ３を形成すればよい。  When the inductor 3 having the two-layer structure is formed, the inductor 3 having the two-layer structure is formed by two wiring layers adjacent in the stacking direction among the first tofourth wiring layers 7 to 10. That's fine. When the inductor 3 having the three-layer structure is formed, the inductor 3 having the three-layer structure is formed by three wiring layers adjacent in the stacking direction among the first tofourth wiring layers 7 to 10. That's fine. In the case of forming the inductor 3 having the five-layer structure, the number of wiring layers formed on thesemiconductor substrate 2 is increased to five or more, and the five layers adjacent to each other in the stacking direction are used to form the inductor 3 having the five-layer structure. May be formed.

本発明の実施の形態に係る半導体装置の構成を示す斜視図である。1 is a perspective view showing a configuration of a semiconductor device according to an embodiment of the present invention.本発明の実施の形態に係る半導体装置の構成を示す側断面図である。It is a sectional side view showing the composition of the semiconductor device concerning an embodiment of the invention.本発明の実施の形態に係る半導体装置の製造方法を説明する工程図（その１）である。It is process drawing (the 1) explaining the manufacturing method of the semiconductor device which concerns on embodiment of this invention.本発明の実施の形態に係る半導体装置の製造方法を説明する工程図（その２）である。It is process drawing (the 2) explaining the manufacturing method of the semiconductor device which concerns on embodiment of this invention.本発明の実施の形態に係る半導体装置の製造方法を説明する工程図（その３）である。It is process drawing (the 3) explaining the manufacturing method of the semiconductor device which concerns on embodiment of this invention.インダクタ配線に適用される配線パターンを説明する図である。It is a figure explaining the wiring pattern applied to an inductor wiring.図６に示す２種類のインダクタ配線パターンを重ね合わせた状態を示す図である。FIG. 7 is a diagram showing a state in which two types of inductor wiring patterns shown in FIG. 6 are superimposed.インダクタ配線の相互の接続状態を示す斜視図である。It is a perspective view which shows the mutual connection state of inductor wiring.層間の接続構造が異なる２つのインダクタを示す図である。It is a figure which shows two inductors from which the connection structure between layers differs.図９（Ａ）に示すインダクタの磁界分布を示す図である。It is a figure which shows the magnetic field distribution of the inductor shown to FIG. 9 (A).図９（Ｂ）に示すインダクタの磁界分布を示す図である。It is a figure which shows the magnetic field distribution of the inductor shown to FIG. 9 (B).図９（Ａ）に示すインダクタの磁界分布をＸ軸上及びＹ軸上で断面的に見た場合の電磁束のイメージを示す図である。It is a figure which shows the image of the electromagnetic flux at the time of seeing the magnetic field distribution of the inductor shown to FIG. 9 (A) in cross section on an X-axis and a Y-axis.図９（Ｂ）に示すインダクタの磁界分布をＸ軸上及びＹ軸上で断面的に見た場合の電磁束のイメージを示す図である。It is a figure which shows the image of the electromagnetic flux at the time of seeing the magnetic field distribution of the inductor shown to FIG. 9 (B) in cross section on an X-axis and a Y-axis.図９（Ａ），（Ｂ）に示すインダクタのインピーダンス整合特性を示すスミスチャートである。10 is a Smith chart showing impedance matching characteristics of the inductor shown in FIGS.

符号の説明Explanation of symbols

１…半導体装置、２…半導体基板（単位基板）、３…インダクタ、４…回路部  DESCRIPTION OFSYMBOLS 1 ... Semiconductor device, 2 ... Semiconductor substrate (unit board | substrate), 3 ... Inductor, 4 ... Circuit part

Claims (4)

Translated fromJapanese

単位基板上に第１のインダクタ配線と第１の回路配線とを形成する工程と、
前記単位基板上に前記第１のインダクタ配線に電気的に接続する第２のインダクタ配線と前記第１の回路配線に電気的に接続する第２の回路配線とを形成する工程とを、
少なくとも１回ずつ行なうことにより、前記単位基板上に積層構造をなす渦巻き状のインダクタを形成する
半導体装置の製造方法。Forming a first inductor wiring and a first circuit wiring on a unit substrate;
Forming a second inductor wiring electrically connected to the first inductor wiring and a second circuit wiring electrically connected to the first circuit wiring on the unit substrate;
A method of manufacturing a semiconductor device, wherein a spiral inductor having a laminated structure is formed on the unit substrate by performing at least once. 前記単位基板の外周側の領域を第１領域とし、
前記第１領域よりも前記単位基板の内周側の領域を第２領域として、
前記第１領域に前記第１のインダクタ配線と前記第２のインダクタ配線を形成し、
前記第２領域に前記第１の回路配線と前記第２の回路配線を形成する
請求項１記載の半導体装置の製造方法。A region on the outer peripheral side of the unit substrate is a first region,
A region on the inner peripheral side of the unit substrate from the first region is a second region,
Forming the first inductor wiring and the second inductor wiring in the first region;
The method for manufacturing a semiconductor device according to claim 1, wherein the first circuit wiring and the second circuit wiring are formed in the second region. 単位基板の外周側の領域を第１領域とし、
前記第１領域よりも前記単位基板の内周側の領域を第２領域として、
前記第１領域に形成された、積層構造をなす渦巻き状のインダクタと、
前記第２領域に形成された回路部と
を備える半導体装置。The area on the outer peripheral side of the unit substrate is the first area,
A region on the inner peripheral side of the unit substrate from the first region is a second region,
A spiral inductor having a laminated structure formed in the first region;
A semiconductor device comprising: a circuit unit formed in the second region. 前記インダクタは、複数のインダクタ配線を順に積層した状態で形成されるとともに、積層方向で隣り合う２つのインダクタ配線の始端／終端を、平面視矩形をなす前記単位基板の角部で相互に接続してなる
請求項３記載の半導体装置。The inductor is formed by sequentially laminating a plurality of inductor wirings, and the start / ends of two inductor wirings adjacent in the stacking direction are connected to each other at the corners of the unit substrate having a rectangular shape in plan view. The semiconductor device according to claim 3.

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