JP2009212381A - Semiconductor device and manufacturing method therefor - Google Patents

Abstract

Translated fromJapanese

【課題】メモリセルにおけるメモリキャパシタである第１のキャパシタと、メモリキャパシタ以外の第２のキャパシタとを混載してなる半導体装置において、大容量化及び微細化、低電圧化という第１のキャパシタに対する要請と、大容量化及び高耐圧化という第２のキャパシタに対する要請という異なる要求を共に十分に満たす。
【解決手段】下部電極５１と上部電極５２とにより強誘電体膜４５を挟持してなり、情報の記憶容量に用いられる第１のキャパシタ３０と、下部電極６６と上部電極６７とにより強誘電体膜６４を挟持してなり、記憶容量以外の容量に用いられる第２のキャパシタ５０と備えており、第１のキャパシタ３０と第２のキャパシタ５０とは、半導体基板１０の表面からの高さが相異なる層位置に形成されている。
【選択図】図７−２In a semiconductor device in which a first capacitor, which is a memory capacitor in a memory cell, and a second capacitor other than the memory capacitor are mixedly mounted, the capacity of the first capacitor can be reduced, miniaturized, and the voltage can be reduced. Both the requirement and the different requirement of increasing the capacity and the withstand voltage of the second capacitor are sufficiently satisfied.
A ferroelectric film 45 is sandwiched between a lower electrode 51 and an upper electrode 52, and a ferroelectric is formed by a first capacitor 30 used for information storage capacity, a lower electrode 66, and an upper electrode 67. The second capacitor 50 is sandwiched between the films 64 and used for a capacity other than the storage capacity. The first capacitor 30 and the second capacitor 50 have a height from the surface of the semiconductor substrate 10. They are formed at different layer positions.
[Selection] Figure 7-2

Description

Translated fromJapanese

本件は、キャパシタを備えた半導体装置及びその製造方法に関し、特に、キャパシタを有する半導体装置に適用して好適である。  The present invention relates to a semiconductor device having a capacitor and a method for manufacturing the same, and is particularly suitable for application to a semiconductor device having a capacitor.

従来より、メモリセルの構成要素として、情報となる電荷を蓄積するキャパシタ（メモリキャパシタ）を、当該メモリセルを選択するためのトランジスタと共に備えた半導体メモリが汎用されている。
このような半導体メモリでは、ロジック回路が混載される場合や例えば非接触ＩＣカード等に搭載される場合等において、メモリキャパシタと共に、メモリキャパシタと異なるキャパシタが設けられることがある。このようなキャパシタとしては、いわゆる平滑容量となる平滑キャパシタ又は電源に接続される電源キャパシタ等がある。Conventionally, as a constituent element of a memory cell, a semiconductor memory provided with a capacitor (memory capacitor) for accumulating charge as information together with a transistor for selecting the memory cell has been widely used.
In such a semiconductor memory, when a logic circuit is mixedly mounted, for example, when mounted on a non-contact IC card or the like, a capacitor different from the memory capacitor may be provided together with the memory capacitor. Examples of such a capacitor include a smoothing capacitor that becomes a so-called smoothing capacitor, a power supply capacitor connected to a power source, and the like.

特開２００２−３７３９４５号公報JP 2002-373945 A特開２０００−２００８７７号公報Japanese Patent Application Laid-Open No. 2000-200087特開２００２−１７６１４４号公報JP 2002-176144 A特開２００７−２０１００２号公報JP 2007-201002 A

近年、半導体装置の微細化・高集積化が益々進行しており、メモリセルにおけるメモリキャパシタにも大容量を確保しつつもその微細化を達成すること、及び低電圧化が要請されている。これらのうち、大容量化の要請は、メモリキャパシタと共に設けられる平滑キャパシタや電源キャパシタ等にも課されており、当該要請を満たすべく、例えば特許文献１〜３のような様々な工夫がなされている。  In recent years, semiconductor devices have been increasingly miniaturized and highly integrated, and there is a demand for achieving miniaturization and lowering the voltage while securing a large capacity in the memory capacitor in the memory cell. Of these, the demand for larger capacity is also imposed on smoothing capacitors, power supply capacitors and the like provided together with the memory capacitor, and various devices such asPatent Documents 1 to 3 have been made to satisfy the demand. Yes.

しかしながら、平滑キャパシタや電源キャパシタ等には、大容量のみならず高い耐圧特性が求められる等、メモリキャパシタとは異なる要求もあり、半導体メモリに両者のキャパシタを混載するには、更なる工夫が必要とされている。  However, smooth capacitors, power capacitors, etc. have different requirements from memory capacitors, such as requiring not only large capacity but also high withstand voltage characteristics, and further ingenuity is required to mix both capacitors in a semiconductor memory. It is said that.

本件は、上記の課題に鑑みてなされたものであり、メモリセルにおけるメモリキャパシタである第１のキャパシタと、メモリキャパシタ以外の第２のキャパシタとを混載してなる半導体装置を対象とする。本件では、大容量化及び微細化、低電圧化という第１のキャパシタに対する要請と、大容量化及び高耐圧化という第２のキャパシタに対する要請という異なる要求を共に十分に満たす信頼性の高い半導体装置及びその製造方法を提供することを目的とする。  The present case has been made in view of the above problems, and is directed to a semiconductor device in which a first capacitor which is a memory capacitor in a memory cell and a second capacitor other than the memory capacitor are mixedly mounted. In the present case, a highly reliable semiconductor device that sufficiently satisfies both the demand for the first capacitor to increase capacity, miniaturization, and voltage reduction, and the different demand for the second capacitor to increase capacity and breakdown voltage. And it aims at providing the manufacturing method.

本件の半導体装置は、記憶容量として用いられるメモリキャパシタである第１のキャパシタと、記憶容量と異なる容量として用いられるキャパシタである第２のキャパシタとを備えたものである。ここで、第１のキャパシタと第２のキャパシタとは、半導体基板の表面からの高さが相異なる層位置に形成されている。    The semiconductor device according to the present embodiment includes a first capacitor that is a memory capacitor used as a storage capacitor, and a second capacitor that is a capacitor used as a capacitor different from the storage capacitor. Here, the first capacitor and the second capacitor are formed at different layer positions having different heights from the surface of the semiconductor substrate.

本件の半導体装置の製造方法は、以下の工程を含み構成される。先ず、半導体基板の上方に、第１の下部電極と第１の上部電極とにより第１の誘電体膜を挟持してなり、記憶容量として用いられる第１のキャパシタを形成する。そして、第１のキャパシタよりも半導体基板の表面から高い層位置に、第２の下部電極と第２の上部電極とにより第２の誘電体膜を挟持してなり、記憶容量と異なる容量として用いられる第２のキャパシタを形成する。  The manufacturing method of the semiconductor device of the present case includes the following steps. First, a first capacitor used as a storage capacitor is formed by sandwiching a first dielectric film between a first lower electrode and a first upper electrode above a semiconductor substrate. The second dielectric film is sandwiched between the second lower electrode and the second upper electrode at a higher layer position than the first capacitor from the surface of the semiconductor substrate, and used as a capacity different from the storage capacity. Forming a second capacitor.

本件では、メモリセルにおけるメモリキャパシタである第１のキャパシタと、メモリキャパシタ以外の第２のキャパシタとを混載してなる半導体装置を対象とする。本件によれば、大容量化及び微細化、低電圧化という第１のキャパシタに対する要請と、大容量化及び高耐圧化という第２のキャパシタに対する要請という異なる要求を共に十分に満たす信頼性の高い半導体装置が実現する。  In this case, a semiconductor device in which a first capacitor which is a memory capacitor in a memory cell and a second capacitor other than the memory capacitor are mixedly mounted is targeted. According to the present case, the reliability is high enough to satisfy both the demand for the first capacitor, which is increased capacity, miniaturization, and lower voltage, and the different demand, which is required for the second capacitor, which is increased capacity and increased breakdown voltage. A semiconductor device is realized.

―本件の基本骨子―
近時では、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、フラッシュメモリやＥＥＰＲＯＭと比較して低消費電力、書き換え回数、書き換え速度の点で優れており、ＩＣカード、ＳＩＭ等の用途に用いられている。また、強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。―Basic outline of this case―
Recently, a ferroelectric memory (FeRAM) in which information is held in a ferroelectric capacitor by using polarization inversion of the ferroelectric has been developed. Ferroelectric memories are superior to flash memories and EEPROMs in terms of low power consumption, number of rewrites, and rewrite speed, and are used for applications such as IC cards and SIMs. Ferroelectric memory is a non-volatile memory in which retained information is not lost even when the power is turned off, and is particularly attracting attention because it can be expected to achieve high integration, high-speed drive, high durability, and low power consumption. Yes.

上記した、メモリセルにおけるメモリキャパシタである第１のキャパシタと、メモリキャパシタ以外の第２のキャパシタとを混載してなる半導体装置における課題は、以下で説明するように、特にＦｅＲＡＭにおいて顕著となる。
ＦｅＲＡＭの第１のキャパシタでは、大容量化と共に、低電圧を目指す際に、抗電界（Ｖｃ）を下げて低電圧における残留分極量を大きくするため、強誘電体膜を薄膜化する（例えば１００ｎｍ程度）ことが特に必要となる。
一方、第２のキャパシタでは、大きな容量を確保するためには強誘電体膜を薄く形成することが望ましいが、ＴＤＤＢ（Time Dependent Dielectric Breakdown）等の耐圧特性を得るために、ある程度の厚い膜厚（例えば１５０ｎｍ程度）が必要となる。The above-described problems in the semiconductor device in which the first capacitor, which is a memory capacitor in the memory cell, and the second capacitor other than the memory capacitor are mixedly mounted are particularly noticeable in FeRAM as described below.
In the first capacitor of FeRAM, in order to increase the capacity and lower the voltage, the ferroelectric film is thinned (for example, 100 nm) in order to lower the coercive electric field (Vc) and increase the residual polarization at the low voltage. Degree) is particularly necessary.
On the other hand, in the second capacitor, it is desirable to form a thin ferroelectric film in order to secure a large capacitance. However, in order to obtain a withstand voltage characteristic such as TDDB (Time Dependent Dielectric Breakdown), the film is thick to some extent. (For example, about 150 nm) is required.

上記の理由から、ＦｅＲＡＭでは特に、第１のキャパシタの強誘電体膜は薄膜に、第２のキャパシタの強誘電体膜はこれよりも厚膜に形成することを要する。従って、工程の簡易化及び工程数の削減に観点から、第１のキャパシタと第２のキャパシタとを同一工程で形成することは困難となっている。  For the above reason, in FeRAM, it is particularly necessary to form the ferroelectric film of the first capacitor in a thin film and the ferroelectric film of the second capacitor in a thicker film. Therefore, it is difficult to form the first capacitor and the second capacitor in the same process from the viewpoint of simplifying the process and reducing the number of processes.

本件では、特にＦｅＲＡＭにおいて顕在化する第１及び第２のキャパシタに対する相反する要請を満たすべく鋭意検討した結果、以下のようにその基本骨子に想到した。
第１及び第２のキャパシタは、強誘電体膜の要求される膜厚が異なるため、別工程で形成する必要がある。また、第２のキャパシタでは、強誘電体膜を厚く形成することによる容量低下を補償するため、電極の平面視による占有面積（正確には、下部電極と上部電極とで誘電体膜を挟持する構成において、３者の重畳部分の面積）を大きく形成する必要がある。In the present case, as a result of intensive studies to satisfy the conflicting demands for the first and second capacitors that are manifested particularly in FeRAM, the basic essence has been conceived as follows.
The first and second capacitors need to be formed in separate steps because the required film thickness of the ferroelectric film is different. Further, in the second capacitor, in order to compensate for the capacitance drop due to the formation of a thick ferroelectric film, the area occupied by the electrode in plan view (more precisely, the dielectric film is sandwiched between the lower electrode and the upper electrode). In the configuration, it is necessary to increase the area of the three overlapping portions.

ここで、第１のキャパシタはメモリセルの構成要素であることから、その形成箇所が制限される。その一方で、第２のキャパシタは第１のキャパシタのような形成箇所の制限が殆どない。
そこで本件では、第１のキャパシタと第２のキャパシタとを異なる層位置、即ち半導体基板の表面からの高さが相異なる層位置に形成する。この構成により、第１及び第２のキャパシタを上記のように各々のキャパシタに要求される態様に（第１のキャパシタの強誘電体膜を薄く、第２のキャパシタの強誘電体膜をこれよりも厚く）形成することができる。第２のキャパシタを第１のキャパシタと別層に設けることは、第１のキャパシタの影響を受けることなく、第２のキャパシタの電極の平面視による占有面積を大きく形成することができるという利点もある。この観点を踏まえ、第１のキャパシタがスタック型或いはプレーナ型の何れの形態を採るかに係わらず、第２のキャパシタを、比較的大きな占有面積を有し比較的容易に形成可能なプレーナ型とすることが好適である。ここで、スタック型のキャパシタとは、下部電極下及び上部電極上にそれぞれ接続部が設けられてなる構成を採るものである。また、プレーナ型のキャパシタとは、下部電極上及び上部電極上にそれぞれ接続部が設けられてなる構成を採るものである。Here, since the first capacitor is a component of the memory cell, the formation location is limited. On the other hand, the second capacitor has almost no restrictions on the location of formation, unlike the first capacitor.
Therefore, in this case, the first capacitor and the second capacitor are formed at different layer positions, that is, at different layer positions having different heights from the surface of the semiconductor substrate. With this configuration, the first and second capacitors are made to be required for each capacitor as described above (the ferroelectric film of the first capacitor is made thinner and the ferroelectric film of the second capacitor is made thinner than this). Can also be formed). Providing the second capacitor in a separate layer from the first capacitor also has the advantage that the occupied area of the second capacitor electrode in plan view can be increased without being affected by the first capacitor. is there. Based on this point of view, regardless of whether the first capacitor takes a stack type or a planar type, the second capacitor is a planar type that has a relatively large occupation area and can be formed relatively easily. It is preferable to do. Here, the stack type capacitor has a configuration in which connection portions are provided below the lower electrode and above the upper electrode, respectively. The planar type capacitor has a structure in which connection portions are provided on the lower electrode and the upper electrode, respectively.

本件では、上記のように、メモリキャパシタとそれ以外のキャパシタとを混載してなる半導体装置を採用する。ここで、メモリキャパシタとしては、低電圧動作が可能であり且つ大容量の第１のキャパシタ、メモリキャパシタと異なるキャパシタとしては、耐圧の優れ且つ大容量の第２のキャパシタとする。本件では、これらのキャパシタを１チップに、微細化及び高集積化を達成するように搭載することが可能となる。  In this case, as described above, a semiconductor device in which a memory capacitor and other capacitors are mixedly mounted is employed. Here, the memory capacitor is a first capacitor having a large capacity and capable of low voltage operation, and the capacitor different from the memory capacitor is a second capacitor having an excellent withstand voltage and a large capacity. In this case, these capacitors can be mounted on one chip so as to achieve miniaturization and high integration.

なお、特許文献４には、複数のメモリキャパシタを別層に形成する構成が開示されているが、これは飽くまでメモリキャパシタのみを対象としており、半導体メモリの微細化及び高集積化に主眼を置いてなされた発明である。従って特許文献４は、本件とは対象が異なり、また課題も異なる別発明であって、本件への動機付けには該らない。  Patent Document 4 discloses a configuration in which a plurality of memory capacitors are formed in different layers. However, this is only intended for memory capacitors, and is focused on miniaturization and high integration of semiconductor memories. It is an invention made. Therefore, Patent Document 4 is another invention that has a different object and different subject from the present case, and does not fall under the motivation for this case.

―本件を適用した好適な諸実施形態―
以下、本件を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。これらの実施形態では、説明の便宜上、半導体装置の構成をその製造方法と共に説明する。また、半導体装置としてＦｅＲＡＭを開示するが、本件はこれに限定されるものではなく、誘電体膜に高誘電材料を用いたもの等、様々な半導体メモリに適用することができる。-Preferred embodiments to which this case is applied-
Hereinafter, specific embodiments to which the present application is applied will be described in detail with reference to the drawings. In these embodiments, for convenience of explanation, the configuration of the semiconductor device will be described together with the manufacturing method thereof. In addition, although FeRAM is disclosed as a semiconductor device, the present invention is not limited to this, and can be applied to various semiconductor memories such as those using a high dielectric material for a dielectric film.

（第１の実施形態）
第１の実施形態では、スタック型のＦｅＲＡＭの構成及びその製造方法について説明する。
図１〜図７―２は、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。(First embodiment)
In the first embodiment, a configuration of a stacked FeRAM and a manufacturing method thereof will be described.
1 to 7-2 are schematic cross-sectional views showing the configuration of the stack type FeRAM according to the first embodiment in the order of steps together with the manufacturing method thereof.

初めに、図１（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタ、図示の例ではトランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄを形成する。ここで、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄはＣＭＯＳトランジスタを構成し、２０ａ，２０ｂがＮＭＯＳトランジスタ、２０ｃ，２０ｄがＰＭＯＳトランジスタとなる。  First, as shown in FIG. 1A, select transistors, in the illustrated example,transistor structures 20a, 20b, 20c, and 20d are formed on asilicon semiconductor substrate 10. Here, thetransistor structures 20a, 20b, 20c, and 20d constitute CMOS transistors, 20a and 20b are NMOS transistors, and 20c and 20d are PMOS transistors.

詳細には、先ず、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、レジストマスク（不図示）を形成する。このレジストマスクは、ＰＭＯＳトランジスタとなるトランジスタ構造２０ｃ，２０ｄの素子活性領域（以下、Ｐ活性領域と言う）を覆い、ＮＭＯＳトランジスタとなるトランジスタ構造２０ａ，２０ｂの形成領域（以下、Ｎ活性領域と言う）を露出させる開口を有するものである。
そして、このレジストマスクを用いて、Ｎ活性領域にＰ型不純物、ここではホウ素（Ｂ）を例えばドーズ量３．０×１０¹³／ｃｍ²、加速エネルギー３００ｋｅＶの条件でイオン注入し、Ｎ活性領域にＰ型ウェル１２ａを形成する。レジストマスクは灰化処理等により除去する。Specifically, first, theelement isolation structure 11 is formed on the surface layer of thesilicon semiconductor substrate 10 by, for example, STI (Shallow Trench Isolation) method, and the element active region is determined.
Next, a resist mask (not shown) is formed. This resist mask covers the element active regions (hereinafter referred to as P active regions) of thetransistor structures 20c and 20d to be PMOS transistors, and the formation regions (hereinafter referred to as N active regions) of thetransistor structures 20a and 20b to be NMOS transistors. ) Is exposed.
Then, using this resist mask, a P-type impurity, here boron (B), is ion-implanted into the N active region under conditions of a dose amount of 3.0 × 10¹³ / cm² and an acceleration energy of 300 keV, for example. A P-type well 12a is formed. The resist mask is removed by ashing or the like.

次に、Ｎ活性領域を覆いＰ活性領域を露出させる開口を有するレジストマスク（不図示）を形成する。
そして、このレジストマスクを用いて、Ｐ活性領域にＮ型不純物、ここではリン（Ｐ）を例えばドーズ量３．０×１０¹³／ｃｍ²、加速エネルギー６００ｋｅＶの条件でイオン注入し、Ｐ活性領域にＮ型ウェル１２ｂを形成する。レジストマスクは灰化処理等により除去する。Next, a resist mask (not shown) having an opening that covers the N active region and exposes the P active region is formed.
Then, using this resist mask, an N-type impurity, here phosphorus (P), is ion-implanted into the P active region under conditions of a dose amount of 3.0 × 10¹³ / cm² and an acceleration energy of 600 keV, for example. An N-type well 12b is formed in the step. The resist mask is removed by ashing or the like.

次に、Ｐ，Ｎ活性領域にそれぞれ熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積する。そして、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。これにより、Ｐ，Ｎ活性領域においてゲート絶縁膜１３上にゲート電極１４がそれぞれパターン形成される。このとき同時に、各ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。  Next, a thingate insulating film 13 having a thickness of about 3.0 nm is formed in the P and N active regions by thermal oxidation or the like, and a polycrystalline silicon film and a film having a thickness of about 180 nm are formed on thegate insulating film 13 by a CVD method. For example, a silicon nitride film having a thickness of about 29 nm is deposited. Then, the silicon nitride film, the polycrystalline silicon film, and thegate insulating film 13 are processed into electrode shapes by lithography and subsequent dry etching. Thereby, thegate electrode 14 is patterned on thegate insulating film 13 in the P and N active regions. At the same time, acap film 15 made of a silicon nitride film is patterned on eachgate electrode 14.

次に、Ｐ活性領域を覆いＮ活性領域を露出させる開口を有するレジストマスク（不図示）を形成する。
そして、このレジストマスク及びキャップ膜１５をマスクとして、Ｎ活性領域にＮ型不純物、ここではＡｓを例えばドーズ量５．０×１０¹⁴／ｃｍ²、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６ａを形成する。Next, a resist mask (not shown) having an opening that covers the P active region and exposes the N active region is formed.
Then, using this resist mask andcap film 15 as a mask, an N-type impurity, here As, is ion-implanted into the N active region under conditions of a dose amount of 5.0 × 10¹⁴ / cm² and an acceleration energy of 10 keV, for example, so-called LDD.Region 16a is formed.

次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、Ｎ活性領域におけるゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。  Next, for example, a silicon oxide film is deposited on the entire surface by the CVD method, and this silicon oxide film is so-called etched back to leave the silicon oxide film only on the side surfaces of thegate electrode 14 and thecap film 15 in the N active region. Awall insulating film 17 is formed.

次に、レジストマスク、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして、Ｎ活性領域にＮ型不純物をイオン注入する。ここでは、ＰをＬＤＤ領域１６ａよりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０¹⁴／ｃｍ²、加速エネルギー１３ｋｅＶの条件でイオン注入する。これにより、ＬＤＤ領域１６ａと重畳されるソース／ドレイン領域１８ａが形成される。以上により、ＮＭＯＳトランジスタとなるトランジスタ構造２０ａ，２０ｂを完成させる。レジストマスクは灰化処理等により除去する。Next, N-type impurities are ion-implanted into the N active region using the resist mask,cap film 15 and sidewall insulatingfilm 17 as a mask. Here, P is ion-implanted under a condition that the impurity concentration is higher than that of theLDD region 16a, for example, a dose amount of 5.0 × 10¹⁴ / cm² and an acceleration energy of 13 keV. Thereby, a source /drain region 18a overlapping with theLDD region 16a is formed. Thus, thetransistor structures 20a and 20b to be NMOS transistors are completed. The resist mask is removed by ashing or the like.

次に、Ｎ活性領域を覆いＰ活性領域を露出させる開口を有するレジストマスク（不図示）を形成する。
そして、このレジストマスク及びキャップ膜１５をマスクとして、Ｐ活性領域にＰ型不純物、ここではＢを例えばドーズ量１．０ ×１０¹³／ｃｍ²、加速エネルギー１５ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６ｂを形成する。Next, a resist mask (not shown) having an opening that covers the N active region and exposes the P active region is formed.
Then, using this resist mask andcap film 15 as a mask, a P-type impurity, here B, is ion-implanted into the P active region under the conditions of a dose amount of 1.0 × 10¹³ / cm² and an acceleration energy of 15 keV, for example, so-called LDD.Region 16b is formed.

次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、Ｐ活性領域におけるゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。  Next, for example, a silicon oxide film is deposited on the entire surface by the CVD method, and this silicon oxide film is so-called etched back, so that the silicon oxide film is left only on the side surfaces of thegate electrode 14 and thecap film 15 in the P active region. Awall insulating film 17 is formed.

次に、レジストマスク、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして、Ｐ活性領域にＰ型不純物をイオン注入する。ここでは、ＢをＬＤＤ領域１６ｂよりも不純物濃度が高くなる条件、例えばドーズ量２．０ ×１０¹³／ｃｍ²、加速エネルギー５ｋｅＶの条件でイオン注入する。これにより、ＬＤＤ領域１６ｂと重畳されるソース／ドレイン領域１８ｂが形成される。以上により、ＰＭＯＳトランジスタとなるトランジスタ構造２０ｃ，２０ｄを完成させる。レジストマスクは灰化処理等により除去する。Next, P-type impurities are ion-implanted into the P active region using the resist mask,cap film 15 and sidewall insulatingfilm 17 as a mask. Here, B is ion-implanted under a condition that the impurity concentration is higher than that of theLDD region 16b, for example, a dose amount of 2.0 × 10¹³ / cm² and an acceleration energy of 5 keV. Thereby, a source /drain region 18b overlapping with theLDD region 16b is formed. As described above, thetransistor structures 20c and 20d to be PMOS transistors are completed. The resist mask is removed by ashing or the like.

続いて、図１（ｂ）に示すように、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄの保護膜２１及び第１の層間絶縁膜２２を形成する。
詳細には、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄを覆うように、保護膜２１及び絶縁膜２２を順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。第１の層間絶縁膜２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成する。積層後、化学機械研磨（ＣＭＰ）により膜厚が７００ｎｍ程度となるまで研磨する。Subsequently, as shown in FIG. 1B, aprotective film 21 and a firstinterlayer insulating film 22 of thetransistor structures 20a, 20b, 20c, and 20d are formed.
Specifically, theprotective film 21 and the insulatingfilm 22 are sequentially deposited so as to cover thetransistor structures 20a, 20b, 20c, and 20d. Here, as theprotective film 21, a silicon oxide film is used as a material, and is deposited to a film thickness of about 20 nm by a CVD method. As the firstinterlayer insulating film 22, for example, a stacked structure in which a plasma SiO film (film thickness of about 20 nm), a plasma SiN film (film thickness of about 80 nm), and a plasma TEOS film (film thickness of about 1000 nm) are sequentially formed is formed. . After the lamination, polishing is performed by chemical mechanical polishing (CMP) until the film thickness becomes about 700 nm.

続いて、図１（ｃ）に示すように、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄのソース／ドレイン領域１８ａ，１８ｂと接続される各プラグ３６を形成する。ここでは図示の便宜上、プラグ３６としては、ソース／ドレイン領域１８ｂに形成するもののみを示す。
先ず、トランジスタ構造２０ａ，２０ｂ，２０ｃ，２０ｄへの各ビア孔３４を形成する。
詳細には、第１の層間絶縁膜２２及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、ソース／ドレイン領域１８ａ及びソース／ドレイン領域１８ｂの表面の一部を露出させるビア孔３４が例えば直径０．２５μｍ程度にそれぞれ形成される。Subsequently, as shown in FIG. 1C, each plug 36 connected to the source /drain regions 18a, 18b of thetransistor structures 20a, 20b, 20c, 20d is formed. Here, for convenience of illustration, only theplug 36 formed in the source /drain region 18b is shown.
First, each viahole 34 to thetransistor structure 20a, 20b, 20c, 20d is formed.
Specifically, the firstinterlayer insulating film 22 and theprotective film 21 are processed by lithography and subsequent dry etching. As a result, viaholes 34 exposing portions of the surfaces of the source /drain regions 18a and 18 / b are formed with a diameter of about 0.25 μm, for example.

次に、ビア孔３４の各壁面を覆うように、スパッタ法により例えばＴｉ膜（膜厚３０ｎｍ程度）及びＴｉＮ膜（膜厚２０ｎｍ程度）を順次堆積して、下地膜（グルー膜）３５を形成する。そして、ＣＶＤ法によりグルー膜３５を介してビア孔３４を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒを材料とした単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより絶縁膜２１をストッパーとしてＷ膜及びグルー膜３５を研磨し、ビア孔３４内をグルー膜３５を介してＷで埋め込むプラグ３６を形成する。  Next, for example, a Ti film (film thickness of about 30 nm) and a TiN film (film thickness of about 20 nm) are sequentially deposited so as to cover each wall surface of the viahole 34 to form a base film (glue film) 35. To do. Then, a single film or a laminated film made of W, TiAlN, TiN, Ti, Al, Cu, Ru, SRO, and Ir, so as to fill the viahole 34 through theglue film 35 by the CVD method, here, W A film is formed. Thereafter, the W film and theglue film 35 are polished by CMP using the insulatingfilm 21 as a stopper to form aplug 36 filling the viahole 34 with W via theglue film 35.

続いて、図２（ａ）に示すように、酸化防止膜３７及びプラズマＴＥＯＳ膜３８を形成した後、プラグ３６と接続される各プラグ４２を形成する。
詳細には、先ず、プラグ３６の酸化防止膜３７を、ＣＶＤ法等により例えばＳｉＯＮを材料として膜厚１００ｎｍ程度に形成する。
次に、プラズマＣＶＤ法により、膜厚１３０ｎｍ程度のプラズマＴＥＯＳ膜３８を形成する。Subsequently, as shown in FIG. 2A, after forming theantioxidant film 37 and theplasma TEOS film 38, each plug 42 connected to theplug 36 is formed.
In detail, first, theantioxidant film 37 of theplug 36 is formed with a film thickness of about 100 nm using, for example, SiON as a material by a CVD method or the like.
Next, aplasma TEOS film 38 having a thickness of about 130 nm is formed by plasma CVD.

次に、プラズマＴＥＯＳ膜３８及び酸化防止膜３７をリソグラフィー及びそれに続くドライエッチングにより加工し、プラグ３６の表面の一部を露出させるビア孔３９を例えば直径０．２５μｍ程度にそれぞれ形成する。
次に、ビア孔３９の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚５０ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３９を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰによりプラズマＴＥＯＳ膜３８をストッパーとしてＷ膜及びグルー膜４１を研磨し、ビア孔３９内をグルー膜４１を介してＷで埋め込むプラグ４２を形成する。Next, theplasma TEOS film 38 and theantioxidant film 37 are processed by lithography and subsequent dry etching to form viaholes 39 that expose a part of the surface of theplug 36 to a diameter of, for example, about 0.25 μm.
Next, a base film (glue film) 41 is formed by depositing, for example, a TiN film with a film thickness of about 50 nm by sputtering so as to cover each wall surface of the viahole 39. Then, a single film or a laminated film of W, TiAlN, TiN, Ti, Al, Cu, Ru, SRO, and Ir, in this case, a W film is formed so as to fill the viahole 39 through theglue film 41 by the CVD method. To do. Thereafter, the W film and theglue film 41 are polished by CMP using theplasma TEOS film 38 as a stopper to form aplug 42 that fills the viahole 39 with W via theglue film 41.

続いて、図２（ｂ）に示すように、保護下地膜４３、下部電極層４４、強誘電体膜４５、下層上部電極層４６、及び上層上部電極層４７をそれぞれ形成する。その後、上層上部電極層４７上にハードマスク材料４８を形成する。
詳細には、先ず、導電膜である保護下地膜４３を、例えばスパッタ法により膜厚１００ｎｍ程度に形成する。保護下地膜４３により、強誘電体膜４５の後述する酸素アニール処理に起因するプラグ４２の異常酸化、及びプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の強誘電体膜４５への影響が共に抑制される。保護下地膜４３の材料としては、ＴｉＡｌＮの単層、ＴｉＮとＴｉＡｌＮとの積層構造等、ここではＴｉＮとＴｉＡｌＮとの積層構造とする。Subsequently, as shown in FIG. 2B, aprotective base film 43, a lower electrode layer 44, aferroelectric film 45, a lowerupper electrode layer 46, and an upperupper electrode layer 47 are formed. Thereafter, a hard mask material 48 is formed on the upperupper electrode layer 47.
Specifically, first, theprotective base film 43 that is a conductive film is formed to a thickness of about 100 nm by, for example, sputtering. Theprotective base film 43 causes abnormal oxidation of theplug 42 due to an oxygen annealing process to be described later of theferroelectric film 45, and the influence of hydrogen taken into theplug 42 when theplug 42 is formed on theferroelectric film 45. Are suppressed together. The material of theprotective base film 43 is a TiAlN single layer, a laminated structure of TiN and TiAlN, or the like, here a laminated structure of TiN and TiAlN.

次に、スパッタ法により、膜厚１００ｎｍ程度に例えばＩｒを堆積し、下部電極層４４を形成する。
次に、ＭＯＣＶＤ法により、４５０℃〜６５０℃程度、ここでは５５０℃にて下部電極層４４上に強誘電体である例えばＰＺＴからなる強誘電体膜４５を膜厚１００ｎｍ程度に堆積する。この際、強誘電体膜４５が成膜当初アモルファス状態にある場合はＲＴＡ処理を施して当該強誘電体膜４５を結晶化する。一方、既に強誘電体４５が結晶化している場合は必ずしもＲＴＡ処理を必要としない。Next, Ir, for example, is deposited to a thickness of about 100 nm by sputtering to form the lower electrode layer 44.
Next, aferroelectric film 45 made of a ferroelectric material such as PZT is deposited to a thickness of about 100 nm on the lower electrode layer 44 at about 450 ° C. to 650 ° C., here 550 ° C., by MOCVD. At this time, if theferroelectric film 45 is initially in an amorphous state, theferroelectric film 45 is crystallized by performing RTA treatment. On the other hand, when the ferroelectric 45 is already crystallized, the RTA process is not necessarily required.

ここで、強誘電体膜４５は、大容量及び低電圧動作化を実現すべく比較的薄い膜厚、例えば５０ｎｍ程度〜２００ｎｍ程度とすることが好ましい。ここで、強誘電体膜４５の膜厚が５０ｎｍより薄い場合、（リーク電流増加）の点で問題がある。一方、２００ｎｍ程度より厚い場合、大容量及び低電圧動作化を十分に得ることが困難となる。従って、上記の範囲内の膜厚に強誘電体膜４５を形成することが好適である。本実施形態では、当該範囲内の値として１００ｎｍ程度となるように強誘電体膜４５を形成する。
また、強誘電体膜４５の強誘電体材料としては、ＰＺＴの代わりにＳＢＴ，ＢＩＴ，ＢＦＯから選ばれた少なくとも１種を用いるようにしても良い。Here, it is preferable that theferroelectric film 45 has a relatively thin film thickness, for example, about 50 nm to 200 nm in order to realize a large capacity and low voltage operation. Here, when the thickness of theferroelectric film 45 is less than 50 nm, there is a problem in terms of (leakage current increase). On the other hand, when it is thicker than about 200 nm, it is difficult to sufficiently obtain a large capacity and low voltage operation. Therefore, it is preferable to form theferroelectric film 45 with a film thickness within the above range. In the present embodiment, theferroelectric film 45 is formed so that the value within the range is about 100 nm.
Further, as the ferroelectric material of theferroelectric film 45, at least one selected from SBT, BIT, and BFO may be used instead of PZT.

次に、反応性スパッタ法により、強誘電体膜４５上に例えば導電性酸化物であるＩｒＯ₂を膜厚１００ｎｍ程度に堆積し、下層上部電極層４６を形成する。
そして、スパッタ法により、下層上部電極層４６上に例えばＩｒを膜厚１００ｎｍ程度に堆積し、上層上部電極層４７を形成する。Next, for example, IrO₂ , which is a conductive oxide, is deposited on theferroelectric film 45 to a thickness of about 100 nm by a reactive sputtering method to form a lowerupper electrode layer 46.
Then, for example, Ir is deposited to a thickness of about 100 nm on the lowerupper electrode layer 46 by sputtering to form the upperupper electrode layer 47.

なお、下部電極層４４、下層上部電極層４６、及び上層上部電極層４７の材料としては、上記の場合も含め、以下のものを用いても良い。即ち、Ｉｒ，ＩｒＯｘ（典型的にはｘ＝２），Ｐｔ，ＳＲＯ，ＬＮＯ，ＬＳＣＯ，Ｒｕ，ＲｕＯ₂、ＳｒＲｕＯ₃等から選ばれた少なくとも１種がそれぞれ用いられる。In addition, as a material of the lower electrode layer 44, the lower layerupper electrode layer 46, and the upper layerupper electrode layer 47, the following may be used including the above case. That, Ir, IrOx (typically x = 2), Pt, SRO , LNO, LSCO, Ru, at least one selected from RuO_2, SrRuO₃ or the like is used, respectively.

次に、上層上部電極層４７上に、ＣＶＤ法等により例えばＴＥＯＳ膜を膜厚６００ｎｍ程度に堆積し、ハードマスク材料４８を形成する。  Next, a TEOS film, for example, is deposited to a thickness of about 600 nm on the upperupper electrode layer 47 by a CVD method or the like to form a hard mask material 48.

続いて、図２（ｃ）に示すように、強誘電体メモリキャパシタである第１のキャパシタ３０を形成する。
詳細には、ハードマスク材料４８を用い、例えば４００℃にて、上層上部電極層４７、下層上部電極層４６、強誘電体膜４５、下部電極層４４、及び保護下地膜４３を一括エッチングする。そして、ハードマスク材料４８をウェットエッチング等で除去する。これにより、第１のキャパシタ３０が完成する。第１のキャパシタ３０は、例えばＰ活性領域にプラグ４２と保護下地膜４３を介し、下部電極層４４からなる下部電極５１と、下層上部電極層４６及び上層上部電極層４７の積層構造である上部電極５２とで強誘電体膜４５を挟持してなるものである。Subsequently, as shown in FIG. 2C, afirst capacitor 30 which is a ferroelectric memory capacitor is formed.
Specifically, using the hard mask material 48, the upperupper electrode layer 47, the lowerupper electrode layer 46, theferroelectric film 45, the lower electrode layer 44, and theprotective base film 43 are collectively etched at 400 ° C., for example. Then, the hard mask material 48 is removed by wet etching or the like. Thereby, thefirst capacitor 30 is completed. Thefirst capacitor 30 is, for example, an upper portion having a laminated structure of a lower electrode 51 composed of a lower electrode layer 44, a lowerupper electrode layer 46, and an upperupper electrode layer 47 through aplug 42 and aprotective base film 43 in a P active region. Theferroelectric film 45 is sandwiched between the electrodes 52.

続いて、図３（ａ）に示すように、第１のキャパシタ３０を覆う第２の層間絶縁膜４９を形成する。
詳細には、先ず、第１のキャパシタ３０を覆うようにプラズマＴＥＯＳ膜３８上に金属酸化膜、例えばＡＬＤ(Atomic Layer Deposition)−ＡＬＯ膜を膜厚２ｎｍ程度に堆積する。そして、処理温度６００℃、酸素雰囲気で４０分間、第１のキャパシタ３０のダメージを回復するために、酸素アニールを実行する。その後、再びＡＬＤ−ＡＬＯ膜を膜厚３８ｎｍ程度に堆積する。以上により、第１のキャパシタ３０を覆う第１の保護膜４９ａが形成される。Subsequently, as shown in FIG. 3A, a secondinterlayer insulating film 49 that covers thefirst capacitor 30 is formed.
Specifically, first, a metal oxide film, for example, an ALD (Atomic Layer Deposition) -ALO film is deposited on theplasma TEOS film 38 so as to cover thefirst capacitor 30 to a thickness of about 2 nm. Then, oxygen annealing is performed in order to recover the damage of thefirst capacitor 30 for 40 minutes in a processing temperature of 600 ° C. and in an oxygen atmosphere. Thereafter, an ALD-ALO film is again deposited to a thickness of about 38 nm. As a result, the firstprotective film 49a covering thefirst capacitor 30 is formed.

次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、第１の保護膜４９ａを介して第１のキャパシタ３０を覆うようにシリコン酸化膜を膜厚１４００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の表面を平坦化して、下部絶縁膜４９ｂを形成する。また、シリコン酸化膜は平行平板プラズマＣＶＤ法で成膜してもよい。
次に、下部絶縁膜４９ｂの脱水を目的として、例えばＮ₂Ｏプラズマアニール処理を施す。その後、下部絶縁膜４９ｂ上に金属酸化膜、例えばＡＬＤ−ＡＬＯ膜を膜厚３０ｎｍ程度に堆積し、第１のキャパシタ３０の第２の保護膜４９ｂを形成する。
次に、プラズマＣＶＤ法により、第２の保護膜４９ｂ上にシリコン酸化膜を膜厚３００ｎｍ程度に堆積し、上部絶縁膜４９ｃを形成する。Next, a silicon oxide film is deposited to a thickness of about 1400 nm so as to cover thefirst capacitor 30 via the firstprotective film 49a by, for example, high density plasma (HDP) CVD, and then the silicon oxide film is formed by CMP. The lowerinsulating film 49b is formed by planarizing the surface. The silicon oxide film may be formed by a parallel plate plasma CVD method.
Next, for example, N₂ O plasma annealing is performed for the purpose of dehydrating the lower insulatingfilm 49b. Thereafter, a metal oxide film, for example, an ALD-ALO film is deposited to a thickness of about 30 nm on the lower insulatingfilm 49b, and a secondprotective film 49b of thefirst capacitor 30 is formed.
Next, a silicon oxide film is deposited to a thickness of about 300 nm on the secondprotective film 49b by plasma CVD to form an upper insulatingfilm 49c.

以上により、第１の保護膜４９ａ、下部絶縁膜４９ｂ、第２の保護膜４９ｃ及び上部絶縁膜４９ｄが順次堆積されてなる第２の層間絶縁膜４９が形成される。
第２の層間絶縁膜４９では、第１の保護膜４９ａ及び第２の保護膜４９ｃにより、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜４５への浸入が抑止され、強誘電体膜４５へのダメージが防止される。As described above, the secondinterlayer insulating film 49 is formed by sequentially depositing the firstprotective film 49a, the lower insulatingfilm 49b, the secondprotective film 49c, and the upper insulatingfilm 49d.
In the secondinterlayer insulating film 49, the firstprotective film 49 a and the secondprotective film 49 c prevent moisture and hydrogen from entering theferroelectric film 45 from, for example, a silicon oxide film formed in a later process. This is suppressed and damage to theferroelectric film 45 is prevented.

続いて、図３（ｂ）に示すように、ビア孔５３を形成する。
詳細には、リソグラフィー及びドライエッチングにより、第１のキャパシタ３０の上部電極５２の上方に整合した部位で第２の層間絶縁膜４９を加工し、上部電極５２の表面の一部を露出させるビア孔５３を形成する。Subsequently, as shown in FIG. 3B, a viahole 53 is formed.
Specifically, the secondinterlayer insulating film 49 is processed at a position aligned above the upper electrode 52 of thefirst capacitor 30 by lithography and dry etching, and a via hole exposing a part of the surface of the upper electrode 52 is exposed. 53 is formed.

その後、第１のキャパシタ３０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。本実施形態では、第１のキャパシタ３０とプラグ４２との間に保護下地膜４３が設けられているため、この酸素アニール処理を実行してもプラグ４２の異常酸化が防止される。それと共に、保護下地膜４３によりプラグ４２の形成時に当該プラグ４２内に取り込まれた水素の発生が抑止される。  Thereafter, in order to recover the damage received during the etching of thefirst capacitor 30, an oxygen annealing process is performed. Here, for example, annealing is performed for 60 minutes in a processing temperature of 500 ° C. and in an oxygen atmosphere. In this embodiment, since theprotective base film 43 is provided between thefirst capacitor 30 and theplug 42, abnormal oxidation of theplug 42 is prevented even when this oxygen annealing process is performed. At the same time, generation of hydrogen taken into theplug 42 when theplug 42 is formed is suppressed by theprotective base film 43.

続いて、図３（ｃ）に示すように、ビア孔５４を形成する。
詳細には、リソグラフィー及びドライエッチングにより、プラグ３６の上方に整合した部位で第２の層間絶縁膜４９、プラズマＴＥＯＳ膜３８、及び酸化防止膜３７を加工し、プラグ３６の表面の少なくとも一部を露出させるビア孔５４を形成する。Subsequently, as shown in FIG. 3C, a viahole 54 is formed.
Specifically, the secondinterlayer insulating film 49, theplasma TEOS film 38, and theantioxidant film 37 are processed at a position aligned above theplug 36 by lithography and dry etching, so that at least a part of the surface of theplug 36 is formed. A viahole 54 to be exposed is formed.

続いて、図４（ａ）に示すように、第１のキャパシタ３０の上部電極５２と接続される各プラグ５７と、プラグ３６と接続される各プラグ５８とを形成する。
詳細には、ビア孔５３，５４の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚１２５ｎｍ程度に堆積して、下地膜（グルー膜）５５，５６を形成する。そして、ＣＶＤ法によりグルー膜５５，５６を介してビア孔５３，５４を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第１の層間絶縁膜４９をストッパーとしてＷ膜及びグルー膜５５，５６を研磨し、ビア孔５３，５４内をグルー膜５５，５６を介してＷで埋め込むプラグ５７，５８をそれぞれ形成する。Subsequently, as shown in FIG. 4A, each plug 57 connected to the upper electrode 52 of thefirst capacitor 30 and each plug 58 connected to theplug 36 are formed.
Specifically, for example, a TiN film is deposited to a thickness of about 125 nm by sputtering so as to cover the wall surfaces of the via holes 53 and 54 to form base films (glue films) 55 and 56. A single film or a laminated film of W, TiAlN, TiN, Ti, Al, Cu, Ru, SRO, and Ir, so as to fill the via holes 53 and 54 via theglue films 55 and 56 by the CVD method, here A W film is formed. Thereafter, the W film and theglue films 55 and 56 are polished by CMP using the firstinterlayer insulating film 49 as a stopper, and plugs 57 and 58 for filling the via holes 53 and 54 with W through theglue films 55 and 56 are respectively provided. Form.

続いて、図４（ｂ）に示すように、酸化防止膜５９及びプラズマＴＥＯＳ膜６１を形成する。
詳細には、先ず、プラグ５７，５８の酸化防止膜５９を、ＣＶＤ法等により例えばＳｉＯＮを材料として膜厚１００ｎｍ程度に形成する。
次に、プラズマＣＶＤ法により、膜厚１３０ｎｍ程度のプラズマＴＥＯＳ膜６１を形成する。Subsequently, as shown in FIG. 4B, anantioxidant film 59 and aplasma TEOS film 61 are formed.
Specifically, first, theantioxidant film 59 of theplugs 57 and 58 is formed with a film thickness of about 100 nm using, for example, SiON as a material by a CVD method or the like.
Next, aplasma TEOS film 61 having a thickness of about 130 nm is formed by plasma CVD.

続いて、図４（ｃ）に示すように、結晶性改善膜６２、下部電極層６３、強誘電体膜６４、及び上部電極層６５をそれぞれ形成する。
詳細には、先ず、プラズマＴＥＯＳ膜６１上に、後述の強誘電体キャパシタ６０の下部電極及び強誘電体膜の結晶性を改善するための結晶性改善膜６２を形成する。Subsequently, as shown in FIG. 4C, acrystallinity improving film 62, alower electrode layer 63, aferroelectric film 64, and an upper electrode layer 65 are formed.
More specifically, first, acrystallinity improving film 62 for improving crystallinity of a lower electrode of a ferroelectric capacitor 60 and a ferroelectric film described later is formed on theplasma TEOS film 61.

次に、スパッタ法により、膜厚１５０ｎｍ程度に例えばＰｔを堆積し、下部電極層６３を形成する。
次に、スパッタ法により、２０℃〜１００℃程度、ここでは５０℃にて下部電極層６３上に強誘電体である例えばＰＺＴからなる強誘電体膜６４を膜厚１５０ｎｍ程度に堆積する。この際、強誘電体膜６４が成膜当初アモルファス状態にあるので、ＲＴＡ処理を施して当該強誘電体膜６４を結晶化する。例えば、５００℃程度の温度で処理をする。或いは、炉アニールにより結晶化させても良い。その際、例えば４００℃程度の温度で処理をする。Next, for example, Pt is deposited to a thickness of about 150 nm by sputtering to form thelower electrode layer 63.
Next, aferroelectric film 64 made of a ferroelectric material such as PZT is deposited on thelower electrode layer 63 to a film thickness of about 150 nm by sputtering at about 20 ° C. to 100 ° C., here 50 ° C. At this time, since theferroelectric film 64 is initially in an amorphous state, the RTA process is performed to crystallize theferroelectric film 64. For example, the processing is performed at a temperature of about 500 ° C. Alternatively, crystallization may be performed by furnace annealing. At that time, for example, the treatment is performed at a temperature of about 400 ° C.

ここで、強誘電体膜６４は、比較的大きな容量を確保しつつも十分な耐圧特性を得るべく、比較的厚い膜厚、例えば１００ｎｍ程度〜３００ｎｍ程度とすることが好ましい。ここで、強誘電体膜６４の膜厚が１００ｎｍより薄い場合、十分な耐圧特性を得ることが困難となる。一方、５００ｎｍ程度より厚い場合、十分な容量が確保できないという問題がある。従って、上記の範囲内の膜厚に強誘電体膜６４を形成することが好適である。本実施形態では、当該範囲内の値として、第１のキャパシタ３０の強誘電体膜４５よりも厚い１５０ｎｍ程度となるように強誘電体膜４５を形成する。
また、強誘電体膜６４の強誘電体材料としては、ＰＺＴの代わりにＳＢＴ，ＢＩＴ，ＢＦＯから選ばれた少なくとも１種を用いるようにしても良い。Here, it is preferable that theferroelectric film 64 has a relatively thick film thickness, for example, about 100 nm to 300 nm in order to obtain a sufficient breakdown voltage characteristic while securing a relatively large capacity. Here, when the film thickness of theferroelectric film 64 is thinner than 100 nm, it is difficult to obtain sufficient breakdown voltage characteristics. On the other hand, when it is thicker than about 500 nm, there is a problem that sufficient capacity cannot be secured. Therefore, it is preferable to form theferroelectric film 64 with a film thickness within the above range. In the present embodiment, theferroelectric film 45 is formed so that the value within the range is about 150 nm thicker than theferroelectric film 45 of thefirst capacitor 30.
Further, as the ferroelectric material of theferroelectric film 64, at least one selected from SBT, BIT, and BFO may be used instead of PZT.

次に、反応性スパッタ法により、強誘電体膜６４上に例えば導電性酸化物であるＩｒＯ₂を膜厚２５０ｎｍ程度に堆積し、上部電極層６５を形成する。
なお、下部電極層６３及び上部電極層６５の材料としては、上記の場合も含め、Ｉｒ，ＩｒＯｘ（典型的にはｘ＝２），Ｐｔ，ＳＲＯ，ＬＮＯ，ＬＳＣＯ，Ｒｕ，ＲｕＯ₂、ＳｒＲｕＯ₃等から選ばれた少なくとも１種がそれぞれ用いられる。Next, IrO₂ , which is a conductive oxide, for example, is deposited on theferroelectric film 64 to a thickness of about 250 nm by a reactive sputtering method to form the upper electrode layer 65.
The materials of thelower electrode layer 63 and the upper electrode layer 65 include Ir, IrOx (typically x = 2), Pt, SRO, LNO, LSCO, Ru, RuO₂ , SrRuO₃ , including those described above. At least one selected from the above is used.

続いて、図５―１（ａ）に示すように、上部電極６７をパターン形成する。
詳細には、上部電極層６５をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極６７をパターン形成する。
ここで、上部電極６７は、第１のキャパシタ３０の上部電極５２よりも平面視における占有面積が大きく形成されている。Subsequently, as shown in FIG. 5A, theupper electrode 67 is patterned.
Specifically, the upper electrode layer 65 is processed into a plurality of electrode shapes by lithography and subsequent dry etching, and theupper electrode 67 is patterned.
Here, theupper electrode 67 is formed to occupy a larger area in plan view than the upper electrode 52 of thefirst capacitor 30.

続いて、図５―１（ｂ）に示すように、強誘電体膜６４及び下部電極層６３を加工して、第２のキャパシタ５０を形成する。第２のキャパシタ５０は、メモリキャパシタ以外の強誘電体キャパシタ、例えば平滑キャパシタ又は電源キャパシタである。本実施形態では、第２のキャパシタ５０として、比較的大きな占有面積を有し比較的容易に形成可能なプレーナ型を採用する。
詳細には、先ず、強誘電体膜６４を上部電極６７に整合させて、当該上部電極６７よりも若干大きい（或いは略同等）サイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。Subsequently, as shown in FIG. 5B, theferroelectric film 64 and thelower electrode layer 63 are processed to form thesecond capacitor 50. Thesecond capacitor 50 is a ferroelectric capacitor other than the memory capacitor, such as a smoothing capacitor or a power supply capacitor. In the present embodiment, a planar type that has a relatively large occupied area and can be formed relatively easily is employed as thesecond capacitor 50.
Specifically, first, theferroelectric film 64 is aligned with theupper electrode 67 and processed by lithography and subsequent dry etching so that the size is slightly larger (or substantially equal) than theupper electrode 67.

次に、下部電極層６３を、加工された強誘電体膜６４に整合させて、当該強誘電体膜６４よりも適宜大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極６６をパターン形成する。これにより、下部電極６６上に強誘電体膜６４、上部電極６６が順次積層され、強誘電体膜６４を介して下部電極６６と上部電極６７とが容量結合する第２のキャパシタ５０を完成させる。
その後、強誘電体膜６４のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。Next, thelower electrode layer 63 is aligned with the processedferroelectric film 64 and processed by lithography and subsequent dry etching so as to have a size that is appropriately larger than theferroelectric film 64. 66 is formed as a pattern. As a result, theferroelectric film 64 and theupper electrode 66 are sequentially stacked on thelower electrode 66, and thesecond capacitor 50 in which thelower electrode 66 and theupper electrode 67 are capacitively coupled via theferroelectric film 64 is completed. .
Thereafter, in order to recover the damage received during the etching of theferroelectric film 64, an oxygen annealing process is performed.

続いて、図５―２に示すように、第２のキャパシタ５０を覆う第３の層間絶縁膜６８を形成する。
詳細には、先ず、第２のキャパシタ５０を覆うように、プラズマＴＥＯＳ膜６１上に例えばＡＬＤ(Atomic Layer Deposition)−ＡＬＯ膜を膜厚２０ｎｍ程度に堆積する。これにより、第２のキャパシタ５０を覆う第３の保護膜６８ａが形成される。この第３の保護膜６８ａにより、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜６４への浸入が抑止され、強誘電体膜６４へのダメージが防止される。その後、処理温度６５０℃、酸素雰囲気で６０分間、第２のキャパシタ５０のダメージを回復するために、酸素アニールを実行する。Subsequently, as shown in FIG. 5B, a thirdinterlayer insulating film 68 covering thesecond capacitor 50 is formed.
Specifically, first, for example, an ALD (Atomic Layer Deposition) -ALO film is deposited to a thickness of about 20 nm on theplasma TEOS film 61 so as to cover thesecond capacitor 50. As a result, a thirdprotective film 68a covering thesecond capacitor 50 is formed. The thirdprotective film 68a prevents moisture and hydrogen from entering theferroelectric film 64 from, for example, a silicon oxide film formed in a later process, and prevents damage to theferroelectric film 64. . Thereafter, oxygen annealing is performed in order to recover the damage of thesecond capacitor 50 at a processing temperature of 650 ° C. for 60 minutes in an oxygen atmosphere.

次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、第３の保護膜６８ａを介して第２のキャパシタ５０を覆うようにシリコン酸化膜を膜厚１５００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の膜厚が１０００ｎｍ程度となるまでその表面を平坦化する。これにより、絶縁膜６８ｂが形成される。また、シリコン酸化膜は平行平板プラズマＣＶＤ法で成膜してもよい。その後、絶縁膜６８ｂの脱水を目的として、例えばＮ₂Ｏプラズマアニール処理を施す。
以上により、第３の保護膜６８ａ及び絶縁膜６８ｂが順次堆積されてなる第３の層間絶縁膜６８が形成される。Next, a silicon oxide film is deposited to a thickness of about 1500 nm so as to cover thesecond capacitor 50 via the thirdprotective film 68a by, for example, high density plasma (HDP) CVD, and then the silicon oxide film is formed by CMP. The surface is flattened until the film thickness becomes about 1000 nm. Thereby, the insulatingfilm 68b is formed. The silicon oxide film may be formed by a parallel plate plasma CVD method. Thereafter, for example, N₂ O plasma annealing is performed for the purpose of dehydrating the insulatingfilm 68b.
Thus, the thirdinterlayer insulating film 68 is formed by sequentially depositing the thirdprotective film 68a and the insulatingfilm 68b.

続いて、図６―１（ａ）に示すように、ビア孔６９ａ，６９ｂを同一工程で形成する。
詳細には、リソグラフィー及びドライエッチングにより、第２のキャパシタ５０の上部電極６７の上方に整合した部位及び下部電極６６の上方に整合した部位で第３の層間絶縁膜６８をそれぞれ加工する。Subsequently, as shown in FIG. 6A, viaholes 69a and 69b are formed in the same process.
Specifically, the thirdinterlayer insulating film 68 is processed at a portion aligned above theupper electrode 67 and a portion aligned above thelower electrode 66 of thesecond capacitor 50 by lithography and dry etching.

上記の加工により、上部電極６７の表面の一部を露出させるビア孔６９ａ、下部電極６６の表面の一部を露出させるビア孔６９ｂが、同一工程で形成される。
その後、第２のキャパシタ５０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間処理する。
続いて、図６―１（ａ）に示すように、ビア孔６９ｃ，６９ｄを同一工程で形成する。
詳細には、リソグラフィー及びドライエッチングにより、プラグ５７の上方に整合した部位及びプラグ５８の上方に整合した部位で第３の層間絶縁膜６８、プラズマＴＥＯＳ膜６１及び酸化防止膜５９をそれぞれ加工する。
上記の加工により、プラグ５７の表面の一部を露出させるビア孔６９ｃ、及びプラグ５８の表面の一部を露出させるビア孔６９ｄが、同一工程で形成される。By the above processing, a viahole 69a exposing a part of the surface of theupper electrode 67 and a viahole 69b exposing a part of the surface of thelower electrode 66 are formed in the same process.
Thereafter, an oxygen annealing process is performed to recover the damage received during the etching of thesecond capacitor 50. Here, for example, the treatment is performed at a treatment temperature of 500 ° C. for 60 minutes in an oxygen atmosphere.
Subsequently, as shown in FIG. 6A, viaholes 69c and 69d are formed in the same process.
Specifically, the thirdinterlayer insulating film 68, theplasma TEOS film 61, and theanti-oxidation film 59 are respectively processed at a portion aligned above theplug 57 and a portion aligned above theplug 58 by lithography and dry etching.
By the above processing, a viahole 69c exposing a part of the surface of theplug 57 and a viahole 69d exposing a part of the surface of theplug 58 are formed in the same process.

続いて、図６―１（ｂ）に示すように、上部電極６７と接続されるプラグ７２ａ、下部電極６６と接続されるプラグ７２ｂ、プラグ５７と接続されるプラグ７２ｃ、及びプラグ５８と接続されるプラグ７２ｄを形成する。
詳細には、ビア孔６９ａ，６９ｂ，６９ｃ，６９ｄの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚１２５ｎｍ程度に堆積して、下地膜（グルー膜）７１ａ，７１ｂ，７１ｃ，７１ｄを形成する。そして、ＣＶＤ法によりグルー膜７１ａ，７１ｂ，７１ｃ，７１ｄを介してビア孔６９ａ，６９ｂ，６９ｃ，６９ｄを埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第３の層間絶縁膜６８をストッパーとしてＷ膜及びグルー膜７１ａ，７１ｂ，７１ｃ，７１ｄを研磨する。これにより、ビア孔６９ａ，６９ｂ，６９ｃ，６９ｄ内をグルー膜７１ａ，７１ｂ，７１ｃ，７１ｄを介してＷで埋め込むプラグ７２ａ，７２ｂ，７２ｃ，７２ｄがそれぞれ形成される。Subsequently, as shown in FIG. 6B, theplug 72a connected to theupper electrode 67, theplug 72b connected to thelower electrode 66, theplug 72c connected to theplug 57, and theplug 58 are connected. Theplug 72d is formed.
Specifically, for example, a TiN film is deposited to a thickness of about 125 nm by a sputtering method so as to cover the wall surfaces of the viaholes 69a, 69b, 69c, and 69d, and base films (glue films) 71a, 71b, 71c, and 71d are formed. Form. Then, a single W, TiAlN, TiN, Ti, Al, Cu, Ru, SRO, Ir is formed so as to fill the viaholes 69a, 69b, 69c, 69d through theglue films 71a, 71b, 71c, 71d by the CVD method. One film or a laminated film, here, a W film is formed. Thereafter, the W film and theglue films 71a, 71b, 71c, 71d are polished by CMP using the thirdinterlayer insulating film 68 as a stopper. As a result, plugs 72a, 72b, 72c, and 72d that fill the viaholes 69a, 69b, 69c, and 69d with W via theglue films 71a, 71b, 71c, and 71d are formed.

続いて、図６―２に示すように、プラグ７２ａ，７２ｂ，７２ｃ，７２ｄと接続される第１の配線７６をそれぞれ形成する。
詳細には、先ず、スパッタ法により、第３の層間絶縁膜６８上に例えばＴｉ（膜厚６０ｎｍ程度）及びＴｉＮ（膜厚３０ｎｍ程度）を順次堆積してバリアメタル膜７３を形成する。
次に、スパッタ法により、バリアメタル膜７３上に例えばＡｌ−Ｃｕ合金を膜厚３６０ｎｍ程度に堆積して配線層７４を形成する。この配線層構造は、同一ルールのＦｅＲＡＭ以外のロジック回路と同じ構造となっているため、配線の加工や信頼性に問題はない。Subsequently, as shown in FIG. 6B,first wirings 76 connected to theplugs 72a, 72b, 72c, 72d are formed.
Specifically, first, abarrier metal film 73 is formed by sequentially depositing, for example, Ti (film thickness of about 60 nm) and TiN (film thickness of about 30 nm) on the thirdinterlayer insulating film 68 by sputtering.
Next, for example, an Al—Cu alloy is deposited on thebarrier metal film 73 to a film thickness of about 360 nm by a sputtering method to form thewiring layer 74. Since this wiring layer structure is the same as that of logic circuits other than FeRAM of the same rule, there is no problem in wiring processing and reliability.

次に、スパッタ法により、配線層７４上に例えばＴｉ（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次堆積してバリアメタル膜７５を形成する。
そして、バリアメタル膜７５、配線層７４、及びバリアメタル膜７３をリソグラフィー及びドライエッチングにより配線形状に加工する。この加工により、プラグ７２ａ，７２ｂ，７２ｃ，７２ｄと接続される第１の配線７６がそれぞれ形成される。Next, for example, Ti (film thickness of about 5 nm) and TiN (film thickness of about 70 nm) are sequentially deposited on thewiring layer 74 by sputtering to form abarrier metal film 75.
Then, thebarrier metal film 75, thewiring layer 74, and thebarrier metal film 73 are processed into a wiring shape by lithography and dry etching. By this processing,first wirings 76 connected to theplugs 72a, 72b, 72c, 72d are formed.

続いて、図７―１に示すように、第１の配線７６を覆う層間絶縁膜７７及びプラグ８１を順次形成する。
詳細には、先ず、ＣＶＤ法等により、第１の配線７６を覆うように第３の層間絶縁膜６８上に例えばシリコン酸化膜を形成し、ＣＭＰによりシリコン酸化膜の表面を平坦化して、層間絶縁膜７７を形成する。Subsequently, as shown in FIG. 7A, aninterlayer insulating film 77 and aplug 81 covering thefirst wiring 76 are sequentially formed.
Specifically, first, for example, a silicon oxide film is formed on the thirdinterlayer insulating film 68 so as to cover thefirst wiring 76 by a CVD method or the like, the surface of the silicon oxide film is planarized by CMP, and an interlayer is formed. An insulatingfilm 77 is formed.

次に、リソグラフィー及びドライエッチングにより、第１の配線７６の上方に整合した部位で層間絶縁膜７７を加工し、第１の配線７６の表面の一部を露出させるビア孔７８を形成する。
次に、ビア孔７８の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚１２５ｎｍ程度に堆積して、下地膜（グルー膜）７９を形成する。そして、ＣＶＤ法によりグルー膜７９を介してビア孔７８を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜７７をストッパーとしてＷ膜及びグルー膜７９を研磨し、ビア孔７８内をグルー膜７９を介してＷで埋め込むプラグ８１をそれぞれ形成する。
第１の配線７６、層間絶縁膜７７及びプラグ８１により、第１の配線構造９０ａが構成される。Next, theinterlayer insulating film 77 is processed at a position aligned above thefirst wiring 76 by lithography and dry etching to form a viahole 78 exposing a part of the surface of thefirst wiring 76.
Next, a base film (glue film) 79 is formed by depositing, for example, a TiN film with a film thickness of about 125 nm by sputtering so as to cover each wall surface of the viahole 78. Then, a single film or a laminated film of W, TiAlN, TiN, Ti, Al, Cu, Ru, SRO, and Ir, in this case, a W film is formed so as to fill the viahole 78 through theglue film 79 by the CVD method. To do. Thereafter, the W film and theglue film 79 are polished by CMP using theinterlayer insulating film 77 as a stopper, and plugs 81 that fill the via holes 78 with W via theglue film 79 are formed.
A first wiring structure 90 a is configured by thefirst wiring 76, theinterlayer insulating film 77, and theplug 81.

続いて、図７―２に示すように、本実施形態によるスタック型のＦｅＲＡＭを完成させる。
詳細には、先ず、第１の配線構造９０ａと同様に、第１の配線構造９０ａ上に複数の配線構造、ここでは第２、第３及び第４の配線構造９０ｂ，９０ｃ，９０ｄを形成する。
ここで、第２の配線構造９０ｂは、プラグ８１と接続される第２の配線８２、第２の配線８２を覆う層間絶縁膜８３、及び第２の配線８２と接続されるプラグ８４を有して構成される。
第３の配線構造９０ｃは、プラグ８４と接続される第３の配線８５、第３の配線８５を覆う層間絶縁膜８６、及び第３の配線８５と接続されるプラグ８７を有して構成される。
第４の配線構造９０ｄは、プラグ８７と接続される第４の配線８８、第４の配線８８を覆う層間絶縁膜８９、及び第４の配線８８と接続されるプラグ９１を有して構成される。Subsequently, as shown in FIG. 7B, the stack type FeRAM according to the present embodiment is completed.
Specifically, first, similarly to the first wiring structure 90a, a plurality of wiring structures, here, the second, third andfourth wiring structures 90b, 90c, 90d are formed on the first wiring structure 90a. .
Here, thesecond wiring structure 90 b includes asecond wiring 82 connected to theplug 81, aninterlayer insulating film 83 covering thesecond wiring 82, and aplug 84 connected to thesecond wiring 82. Configured.
Thethird wiring structure 90 c includes athird wiring 85 connected to theplug 84, aninterlayer insulating film 86 covering thethird wiring 85, and aplug 87 connected to thethird wiring 85. The
Thefourth wiring structure 90 d includes afourth wiring 88 connected to theplug 87, aninterlayer insulating film 89 covering thefourth wiring 88, and aplug 91 connected to thefourth wiring 88. The

そして、第５の配線構造９０ｅを形成する。
詳細には、先ず、スパッタ法により、第４の配線構造９０ｄ上にＡｌ−Ｃｕ合金を堆積し、これをリソグラフィー及びドライエッチングにより加工して、プラグ９１と接続される第５の配線９２及びパッド９３を形成する。パッド９３は、プラグ９１、第４の配線８８、プラグ８７、第３の配線８５、プラグ８４、第２の配線８２、及びプラグ８１を順次介して、第１の配線７６と電気的に接続された構成を採る。
本実施形態では、第５の配線９２及びパッド９３から第５の配線構造９０ｅが構成される。Then, afifth wiring structure 90e is formed.
More specifically, first, an Al—Cu alloy is deposited on thefourth wiring structure 90d by sputtering, and this is processed by lithography and dry etching to form afifth wiring 92 and a pad connected to theplug 91. 93 is formed. Thepad 93 is electrically connected to thefirst wiring 76 through theplug 91, thefourth wiring 88, theplug 87, thethird wiring 85, theplug 84, thesecond wiring 82, and theplug 81 in this order. Adopt the configuration.
In the present embodiment, afifth wiring structure 90 e is configured from thefifth wiring 92 and thepad 93.

次に、第５の配線構造９０ｅを覆うように、第４の配線構造９０ｄ上に、プラズマＣＶＤ法により高密度プラズマを用いてＨＤＰ−ＵＳＧ膜を膜厚７２０ｎｍ程度に堆積し、第１のカバー膜９４を形成する。
次に、第１のカバー膜９４上に、ＣＶＤ法によりＳｉＮ膜を膜厚５００ｎｍ程度に堆積し、第２のカバー膜９５を形成する。Next, an HDP-USG film is deposited on thefourth wiring structure 90d so as to cover thefifth wiring structure 90e by a high-density plasma by a plasma CVD method so as to have a film thickness of about 720 nm. Afilm 94 is formed.
Next, a SiN film is deposited to a thickness of about 500 nm on thefirst cover film 94 by a CVD method to form asecond cover film 95.

次に、第２のカバー膜９５及び第１のカバー膜９４をリソグラフィー及びドライエッチングにより加工し、パッド９３の表面の一部を露出させる開口部９６を形成する。
しかる後、全面にポリイミド膜９７を成膜し、ポリイミド膜９７の開口部９６に相当する部分をリソグラフィー及びドライエッチングにより加工して、パッド９３の表面の一部を露出させる開口部９８を形成する。
以上により、本実施形態によるスタック型のＦｅＲＡＭを完成させる。Next, thesecond cover film 95 and thefirst cover film 94 are processed by lithography and dry etching to form anopening 96 that exposes a part of the surface of thepad 93.
Thereafter, apolyimide film 97 is formed on the entire surface, and a portion corresponding to theopening 96 of thepolyimide film 97 is processed by lithography and dry etching to form an opening 98 that exposes a part of the surface of thepad 93. .
Thus, the stack type FeRAM according to the present embodiment is completed.

以上説明したように、本実施形態では、メモリセルにおけるメモリキャパシタである第１のキャパシタ３０と、メモリキャパシタ以外の第２のキャパシタ５０とを混載してなるＦｅＲＡＭを対象とする。本実施形態によれば、大容量化及び微細化、低電圧化という第１のキャパシタ３０に対する要請と、大容量化及び高耐圧化という第２のキャパシタ５０に対する要請という異なる要求を共に十分に満たす信頼性の高いＦｅＲＡＭが実現する。  As described above, the present embodiment is directed to the FeRAM in which thefirst capacitor 30 that is the memory capacitor in the memory cell and thesecond capacitor 50 other than the memory capacitor are mounted together. According to the present embodiment, both the requirements for thefirst capacitor 30 for increasing the capacity, miniaturization, and lowering the voltage and the different requirements for thesecond capacitor 50 for increasing the capacity and increasing the breakdown voltage are sufficiently satisfied. A highly reliable FeRAM is realized.

（変形例）
ここで、第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様に第１のキャパシタ３０及び第２のキャパシタ５０を備えたスタック型のＦｅＲＡＭを対象とするが、第２のキャパシタ５０の形成位置が異なる点で第１の実施形態と相違する。なお、第１の実施形態で説明した構成部材等と同様のものについては同符号を付す。
図８〜図９―２は、第１の実施形態の変形例によるスタック型のＦｅＲＡＭの構成をその主要工程と共に示す概略断面図である。(Modification)
Here, a modification of the first embodiment will be described. In this example, the stack type FeRAM including thefirst capacitor 30 and thesecond capacitor 50 is targeted as in the first embodiment, but the first capacitor is different in the formation position of thesecond capacitor 50. This is different from the embodiment. In addition, the same code | symbol is attached | subjected about the same thing as the structural member etc. which were demonstrated in 1st Embodiment.
FIGS. 8 to 9-2 are schematic cross-sectional views showing the structure of the stack type FeRAM according to the modification of the first embodiment together with its main steps.

本例では、先ず、第１の実施形態と同様に、図１（ａ）〜図４（ａ）の各工程を経る。
続いて、図８（ａ）に示すように、プラグ５７，５８と接続される第１の配線７６をそれぞれ形成する。
詳細には、先ず、スパッタ法により、第３の層間絶縁膜６８上に例えばＴｉ（膜厚６０ｎｍ程度）及びＴｉＮ（膜厚３０ｎｍ程度）を順次堆積してバリアメタル膜７３を形成する。
次に、スパッタ法により、バリアメタル膜７３上に例えばＡｌ−Ｃｕ合金を膜厚３６０ｎｍ程度に堆積して配線層７４を形成する。この配線層構造は、同一ルールのＦｅＲＡＭ以外のロジック回路と同じ構造となっているため、配線の加工や信頼性に問題はない。In this example, first, similarly to the first embodiment, the respective steps of FIG. 1A to FIG. 4A are performed.
Subsequently, as shown in FIG. 8A,first wirings 76 connected to theplugs 57 and 58 are formed.
Specifically, first, abarrier metal film 73 is formed by sequentially depositing, for example, Ti (film thickness of about 60 nm) and TiN (film thickness of about 30 nm) on the thirdinterlayer insulating film 68 by sputtering.
Next, for example, an Al—Cu alloy is deposited on thebarrier metal film 73 to a film thickness of about 360 nm by a sputtering method to form thewiring layer 74. Since this wiring layer structure is the same as that of logic circuits other than FeRAM of the same rule, there is no problem in wiring processing and reliability.

次に、スパッタ法により、配線層７４上に例えばＴｉ（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次堆積してバリアメタル膜７５を形成する。
そして、バリアメタル膜７５、配線層７４、及びバリアメタル膜７３をリソグラフィー及びドライエッチングにより配線形状に加工する。この加工により、プラグ５７，５８と接続される第１の配線７６がそれぞれ形成される。Next, for example, Ti (film thickness of about 5 nm) and TiN (film thickness of about 70 nm) are sequentially deposited on thewiring layer 74 by sputtering to form abarrier metal film 75.
Then, thebarrier metal film 75, thewiring layer 74, and thebarrier metal film 73 are processed into a wiring shape by lithography and dry etching. By this processing,first wirings 76 connected to theplugs 57 and 58 are formed.

続いて、第１の実施形態と同様に、図７（ａ）による第１の配線構造９０ａの形成、図７（ｂ）による第２〜第４の配線構造９０ｂ，９０ｃ，９０ｄの形成を実行する。  Subsequently, as in the first embodiment, the first wiring structure 90a is formed according to FIG. 7A, and the second tofourth wiring structures 90b, 90c, and 90d are formed according to FIG. 7B. To do.

続いて、図８（ｂ）に示すように、第１のキャパシタ３０が形成された第２の層間絶縁膜４９から２層以上高い層位置、本例では第４の配線構造９０ｄ上にメモリキャパシタ以外の強誘電体キャパシタである第２のキャパシタ５０を形成する。
ここでは、第１の実施形態と同様に、図４（ｃ）、図５（ａ）、図５（ｂ）の各工程を実行して、第４の配線構造９０ｄ上に第２のキャパシタ５０を形成する。但し、スパッタ法により強誘電体膜６４を堆積する際に、結晶化アニールの処理温度をＲＴＡ法であれば６００℃以下、ここでは例えば５００℃、ＦＡ法（炉アニール）であれば４３０℃以下、ここでは例えば４００℃とする。第１〜第４の配線構造９０ａ，９０ｂ，９０ｃ，９０ｄの第１〜第４の配線７６，８２，８５，８８はＡｌ−Ｃｕ合金を材料とするため、４５０℃〜６５０℃程度の処理温度により溶解する虞がある。一方、強誘電体膜６４の材料であるＰＺＴは成膜温度が４５０℃より低温であると配向性の十分な制御が困難となる。しかしながら、第２のキャパシタ５０は、平滑キャパシタや電源キャパシタ等のメモリキャパシタ以外の強誘電体キャパシタであるため、強誘電体膜における配向性制御にメモリキャパシタほどの精度は要求されない。従って、強誘電体膜６４は、４００℃程度の成膜温度でも十分にその機能を果たすことができる。
また、上記と同様の理由により、強誘電体膜６４の各エッチング時に受けたダメージを回復するために行う酸素アニール処理でも、処理温度を４３０℃以下、ここでは例えば４００℃とする。Subsequently, as shown in FIG. 8B, a memory capacitor is formed on a layer position that is two or more layers higher than the secondinterlayer insulating film 49 on which thefirst capacitor 30 is formed, in this example, on thefourth wiring structure 90d. Asecond capacitor 50 which is a ferroelectric capacitor other than the above is formed.
Here, as in the first embodiment, the steps of FIG. 4C, FIG. 5A, and FIG. 5B are executed, and thesecond capacitor 50 is formed on thefourth wiring structure 90d. Form. However, when theferroelectric film 64 is deposited by the sputtering method, the crystallization annealing temperature is 600 ° C. or lower if the RTA method is used, for example, 500 ° C. here, and 430 ° C. or lower if the FA method (furnace annealing) is used. Here, for example, the temperature is set to 400 ° C. Since the first tofourth wirings 76, 82, 85, 88 of the first tofourth wiring structures 90a, 90b, 90c, 90d are made of an Al—Cu alloy, the processing temperature is about 450 ° C. to 650 ° C. May cause dissolution. On the other hand, when the film forming temperature of PZT, which is the material of theferroelectric film 64, is lower than 450 ° C., it is difficult to sufficiently control the orientation. However, since thesecond capacitor 50 is a ferroelectric capacitor other than a memory capacitor such as a smoothing capacitor or a power supply capacitor, accuracy as high as that of the memory capacitor is not required for orientation control in the ferroelectric film. Therefore, theferroelectric film 64 can sufficiently perform its function even at a film forming temperature of about 400.degree.
For the same reason as described above, the processing temperature is set to 430 ° C. or lower, for example, 400 ° C. in the oxygen annealing process performed to recover the damage received during the etching of theferroelectric film 64.

続いて、図９―１に示すように、第２のキャパシタ５０を覆う第３の層間絶縁膜６８を形成した後、上部電極６７と接続されるプラグ７２ａ、下部電極６６と接続されるプラグ７２ｂを形成する。
先ず、第１の実施形態と同様に、図５（ｃ）の工程を実行して、第４の配線構造９０ｄ上に第２のキャパシタ５０を覆うように第３の層間絶縁膜６８を形成する。Subsequently, as shown in FIG. 9A, after forming a thirdinterlayer insulating film 68 covering thesecond capacitor 50, aplug 72a connected to theupper electrode 67 and aplug 72b connected to thelower electrode 66 are formed. Form.
First, as in the first embodiment, the thirdinterlayer insulating film 68 is formed on thefourth wiring structure 90d so as to cover thesecond capacitor 50 by performing the step of FIG. 5C. .

次に、ビア孔６９ａ，６９ｂを同一工程で形成する。
詳細には、リソグラフィー及びドライエッチングにより、第２のキャパシタ５０の上部電極６７の上方に整合した部位及び下部電極６６の上方に整合した部位で第３の層間絶縁膜６８をそれぞれ加工する。Next, viaholes 69a and 69b are formed in the same process.
Specifically, the thirdinterlayer insulating film 68 is processed at a portion aligned above theupper electrode 67 and a portion aligned above thelower electrode 66 of thesecond capacitor 50 by lithography and dry etching.

上記の加工により、上部電極６７の表面の一部を露出させるビア孔６９ａ、下部電極６６の表面の一部を露出させるビア孔６９ｂが、同一工程で形成される。
その後、第２のキャパシタ５０のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。ここでも上記と同様の理由により、処理温度を４３０℃以下、ここでは例えば４００℃とする。By the above processing, a viahole 69a exposing a part of the surface of theupper electrode 67 and a viahole 69b exposing a part of the surface of thelower electrode 66 are formed in the same process.
Thereafter, an oxygen annealing process is performed to recover the damage received during the etching of thesecond capacitor 50. Again, for the same reason as described above, the processing temperature is set to 430 ° C. or lower, for example, 400 ° C.

続いて、図９―１に示すように、プラグ９１と接続されるプラグ９９を形成する。
先ず、ビア孔６９ａ，６９ｂ，９９ａを同一工程で形成する。
詳細には、リソグラフィー及びドライエッチングにより、プラグ９１の上方に整合した部位で第３の層間絶縁膜６８を加工する。
上記の加工により、プラグ９１の表面の一部を露出させるビア孔９９ａが形成される。Subsequently, as shown in FIG. 9A, aplug 99 connected to theplug 91 is formed.
First, viaholes 69a, 69b, 99a are formed in the same process.
Specifically, the thirdinterlayer insulating film 68 is processed at a portion aligned above theplug 91 by lithography and dry etching.
By the above processing, a viahole 99a exposing a part of the surface of theplug 91 is formed.

次に、ビア孔６９ａ，６９ｂ，９９ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚１２５ｎｍ程度に堆積して、下地膜（グルー膜）７１ａ，７１ｂ，９９ｂｅを形成する。そして、ＣＶＤ法によりグルー膜７１ａ，７１ｂ，９９ｂを介してビア孔６９ａ，６９ｂ，９９ａを埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより第３の層間絶縁膜６８をストッパーとしてＷ膜及びグルー膜７１ａ，７１ｂ，９９ｂを研磨し、ビア孔６９ａ，６９ｂ，９９ａ内をグルー膜７１ａ，７１ｂ，９９ｂを介してＷで埋め込むプラグ７２ａ，７２ｂ，９９をそれぞれ形成する。  Next, a TiN film, for example, is deposited to a thickness of about 125 nm by a sputtering method so as to cover the wall surfaces of the viaholes 69a, 69b, 99a to form base films (glue films) 71a, 71b, 99be. Then, a single film or a laminated film of W, TiAlN, TiN, Ti, Al, Cu, Ru, SRO, and Ir so as to fill the viaholes 69a, 69b, and 99a through theglue films 71a, 71b, and 99b by the CVD method. A film, here a W film, is formed. Thereafter, the W film and theglue films 71a, 71b, 99b are polished by CMP using the thirdinterlayer insulating film 68 as a stopper, and the viaholes 69a, 69b, 99a are filled with W via theglue films 71a, 71b, 99b.Plugs 72a, 72b, and 99 are formed, respectively.

続いて、図９―２に示すように、第３の層間絶縁膜６８上に第１の実施形態と同様に、第５の配線構造９０ｅを形成した後、第１のカバー膜９４及び第２のカバー膜９５の形成、開口部９６の形成、ポリイミド膜９７の形成、及び開口部９８の形成を経て、スタック型のＦｅＲＡＭを完成させる。  Subsequently, as shown in FIG. 9B, after thefifth wiring structure 90e is formed on the thirdinterlayer insulating film 68 as in the first embodiment, thefirst cover film 94 and thesecond cover film 94 are formed. Through the formation of thecover film 95, theopening 96, thepolyimide film 97, and the opening 98, the stack type FeRAM is completed.

以上説明したように、本例では、メモリセルにおけるメモリキャパシタである第１のキャパシタ３０と、メモリキャパシタ以外の第２のキャパシタ５０とを混載してなるＦｅＲＡＭを対象とする。本例によれば、大容量化及び微細化、低電圧化という第１のキャパシタ３０に対する要請と、大容量化及び高耐圧化という第２のキャパシタ５０に対する要請という異なる要求を共に十分に満たす信頼性の高いＦｅＲＡＭが実現する。  As described above, in this example, the target is an FeRAM in which thefirst capacitor 30 that is a memory capacitor in the memory cell and thesecond capacitor 50 other than the memory capacitor are mounted together. According to this example, the reliability that sufficiently satisfies both the demand for thefirst capacitor 30 for increasing the capacity, miniaturization, and lowering the voltage, and the different request for thesecond capacitor 50 for increasing the capacity and increasing the breakdown voltage. FeRAM with high performance is realized.

更に本例では、第２のキャパシタ５０の形成される層位置に殆ど制約がなく、所定の上層位置に適宜形成することが可能である。従って、半導体装置としての設計の自由度が向上し、強誘電体容量として平滑キャパシタや電源キャパシタを装置構成に応じて適宜所望の層位置に形成することができる。  Furthermore, in this example, there is almost no restriction on the layer position where thesecond capacitor 50 is formed, and thesecond capacitor 50 can be appropriately formed at a predetermined upper layer position. Accordingly, the degree of freedom in design as a semiconductor device is improved, and a smoothing capacitor and a power supply capacitor can be appropriately formed in a desired layer position as a ferroelectric capacitor according to the device configuration.

（第２の実施形態）
第２の実施形態では、プレーナ型のＦｅＲＡＭの構成及びその製造方法について説明する。
図１０〜図１５―２は、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。(Second Embodiment)
In the second embodiment, a configuration of a planar type FeRAM and a manufacturing method thereof will be described.
10 to 15-2 are schematic cross-sectional views showing the structure of the planar type FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof.

先ず、図１０（ａ）に示すように、シリコン半導体基板１１０上に選択トランジスタとして機能するトランジスタ構造１２０ａ，１２０ｂを形成する。
詳細には、シリコン半導体基板１１０の表層に例えばＳＴＩ法により素子分離構造１１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０¹³／ｃｍ²、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１１２を形成する。First, as shown in FIG. 10A, transistor structures 120 a and 120 b that function as selection transistors are formed on asilicon semiconductor substrate 110.
Specifically, theelement isolation structure 111 is formed on the surface layer of thesilicon semiconductor substrate 110 by, for example, the STI method to determine the element active region.
Next, an impurity, here B, is ion-implanted into the element active region under conditions of a dose amount of 3.0 × 10¹³ / cm² and an acceleration energy of 300 keV to form thewell 112.

次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１１３を形成し、ゲート絶縁膜１１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積する。そして、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。これにより、ゲート絶縁膜１１３上にゲート電極１１４がパターン形成される。このとき同時に、ゲート電極１１４上にはシリコン窒化膜からなるキャップ膜１１５がパターン形成される。  Next, a thingate insulating film 113 having a thickness of about 3.0 nm is formed in the element active region by thermal oxidation or the like, and a polycrystalline silicon film having a thickness of about 180 nm and a thickness of about 29 nm are formed on thegate insulating film 113 by a CVD method. For example, a silicon nitride film is deposited. Then, the silicon nitride film, the polycrystalline silicon film, and thegate insulating film 113 are processed into electrode shapes by lithography and subsequent dry etching. Thereby, thegate electrode 114 is patterned on thegate insulating film 113. At the same time, acap film 115 made of a silicon nitride film is patterned on thegate electrode 114.

次に、キャップ膜１１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０¹⁴／ｃｍ²、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１１６を形成する。Next, using thecap film 115 as a mask, an impurity, in this case, As is ion-implanted into the element active region under the conditions of a dose amount of 5.0 × 10¹⁴ / cm² and an acceleration energy of 10 keV to form a so-calledLDD region 116.

次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１１４及びキャップ膜１１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１１７を形成する。  Next, for example, a silicon oxide film is deposited on the entire surface by a CVD method, and this silicon oxide film is so-called etched back to leave the silicon oxide film only on the side surfaces of thegate electrode 114 and thecap film 115, and thesidewall insulating film 117. Form.

次に、キャップ膜１１５及びサイドウォール絶縁膜１１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０¹⁴／ｃｍ²、加速エネルギー１３ｋｅＶの条件でイオン注入する。これにより、ＬＤＤ領域１１６と重畳されるソース／ドレイン領域１１８を形成して、トランジスタ構造１２０ａ，１２０ｂを完成させる。Next, using thecap film 115 and thesidewall insulating film 117 as a mask, an impurity in the element active region, here P is a condition in which the impurity concentration is higher than that of theLDD region 116, for example, a dose of 5.0 × 10¹⁴ / cm² , Ions are implanted under the condition of acceleration energy of 13 keV. As a result, source /drain regions 118 overlapping theLDD regions 116 are formed to complete the transistor structures 120a and 120b.

続いて、図１０（ｂ）に示すように、トランジスタ構造１２０ａ，１２０ｂの保護膜１２１及び第１の層間絶縁膜１２２を形成する。
詳細には、トランジスタ構造１２０ａ，１２０ｂを覆うように、保護膜１２１及び絶縁膜１２２を順次堆積する。ここで、保護膜１２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。第１の層間絶縁膜１２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成する。積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。Subsequently, as shown in FIG. 10B, aprotective film 121 and a firstinterlayer insulating film 122 of the transistor structures 120a and 120b are formed.
Specifically, aprotective film 121 and an insulatingfilm 122 are sequentially deposited so as to cover the transistor structures 120a and 120b. Here, as theprotective film 121, a silicon oxide film is used as a material, and is deposited to a thickness of about 20 nm by a CVD method. As the firstinterlayer insulating film 122, for example, a stacked structure in which a plasma SiO film (film thickness of about 20 nm), a plasma SiN film (film thickness of about 80 nm), and a plasma TEOS film (film thickness of about 1000 nm) are sequentially formed is formed. . After the lamination, polishing is performed by CMP until the film thickness becomes about 700 nm.

続いて、図１０（ｃ）に示すように、後述する第１のキャパシタ１３０の下部電極の配向性向上膜１２３を形成する。
詳細には、第１の層間絶縁膜１２２上に例えばシリコン酸化膜を堆積し、配向性向上膜１２３を形成する。Subsequently, as shown in FIG. 10C, anorientation improving film 123 for a lower electrode of thefirst capacitor 130 described later is formed.
Specifically, for example, a silicon oxide film is deposited on the firstinterlayer insulating film 122 to form theorientation improving film 123.

続いて、図１１（ａ）に示すように、下部電極層１２４、強誘電体膜１２５及び上部電極層１２６を順次形成する。
詳細には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層１２４を形成する。Subsequently, as shown in FIG. 11A, alower electrode layer 124, aferroelectric film 125, and an upper electrode layer 126 are sequentially formed.
Specifically, first, for example, a Ti film having a film thickness of about 20 nm and a Pt film having a film thickness of about 150 nm are sequentially deposited by sputtering to form thelower electrode layer 124 in the laminated structure of the Ti film and the Pt film.

次に、スパッタ法により、２０℃〜１００℃程度、ここでは５０℃にて下部電極層１２４上に強誘電体である例えばＰＺＴからなる強誘電体膜１２５を膜厚２００ｎｍ程度に堆積する。この際、強誘電体膜１２５が成膜当初アモルファス状態にあるので、ＲＴＡ処理を施して当該強誘電体膜１２５を結晶化する。例えば、５００℃程度の温度で処理をする。あるいは、炉アニールにより結晶化させてもよい。その際、例えば４００℃程度の温度で処理をする。  Next, aferroelectric film 125 made of a ferroelectric material such as PZT is deposited to a thickness of about 200 nm on thelower electrode layer 124 by sputtering at about 20 ° C. to 100 ° C., here 50 ° C. At this time, since theferroelectric film 125 is initially in an amorphous state, the RTA process is performed to crystallize theferroelectric film 125. For example, the processing is performed at a temperature of about 500 ° C. Alternatively, crystallization may be performed by furnace annealing. At that time, for example, the treatment is performed at a temperature of about 400 ° C.

ここで、強誘電体膜１２５は、大容量及び低電圧動作化を実現すべく比較的薄い膜厚、例えば９０ｎｍ程度〜２００ｎｍ程度とすることが好ましい。ここで、強誘電体膜１２５の膜厚が９０ｎｍより薄い場合、リーク電流が増加するという問題がある。一方、２００ｎｍ程度より厚い場合、大容量及び低電圧動作化を十分に得ることが困難となる。従って、上記の範囲内の膜厚に強誘電体膜１２５を形成することが好適である。本実施形態では、当該範囲内の値として１００ｎｍ程度となるように強誘電体膜１２５を形成する。
また、強誘電体膜１２５の強誘電体材料としては、ＰＺＴの代わりにＳＢＴ，ＢＩＴ，ＢＦＯから選ばれた少なくとも１種を用いるようにしても良い。Here, it is preferable that theferroelectric film 125 has a relatively thin film thickness, for example, about 90 nm to 200 nm in order to realize a large capacity and low voltage operation. Here, when the thickness of theferroelectric film 125 is thinner than 90 nm, there is a problem that the leakage current increases. On the other hand, when it is thicker than about 200 nm, it is difficult to sufficiently obtain a large capacity and low voltage operation. Therefore, it is preferable to form theferroelectric film 125 with a film thickness within the above range. In the present embodiment, theferroelectric film 125 is formed so that the value within the range is about 100 nm.
Further, as the ferroelectric material of theferroelectric film 125, at least one selected from SBT, BIT, and BFO may be used instead of PZT.

次に、反応性スパッタ法により、強誘電体膜１２５上に例えば導電性酸化物であるＩｒＯ₂を材料とする上部電極層１２６を膜厚２００ｎｍ程度に堆積する。なお、上部電極層１２６の材料として、ＩｒＯ₂の代わりにＩｒ、Ｒｕ、ＲｕＯ₂、ＳｒＲｕＯ₃、その他の導電性酸化物やこれらの積層構造としても良い。Next, an upper electrode layer 126 made of, for example, IrO₂ that is a conductive oxide is deposited on theferroelectric film 125 to a thickness of about 200 nm by a reactive sputtering method. The material of the upper electrode layer 126 may be Ir, Ru, RuO₂ , SrRuO₃ , other conductive oxides, or a stacked structure thereof instead of IrO₂ .

続いて、図１１（ｂ）に示すように、上部電極１３２をパターン形成する。
詳細には、上部電極層１２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極１３２をパターン形成する。Subsequently, as shown in FIG. 11B, theupper electrode 132 is patterned.
Specifically, the upper electrode layer 126 is processed into a plurality of electrode shapes by lithography and subsequent dry etching, and theupper electrode 132 is patterned.

続いて、図１１（ｃ）に示すように、強誘電体膜１２５及び下部電極層１２４を加工して、強誘電体メモリキャパシタである第１のキャパシタ１３０を形成する。
詳細には、先ず、強誘電体膜１２５を上部電極１３２に整合させて若干上部電極１３２よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。Subsequently, as shown in FIG. 11C, theferroelectric film 125 and thelower electrode layer 124 are processed to form afirst capacitor 130 which is a ferroelectric memory capacitor.
Specifically, first, theferroelectric film 125 is processed by lithography and subsequent dry etching so that theferroelectric film 125 is aligned with theupper electrode 132 and becomes slightly larger in size than theupper electrode 132.

次に、下部電極層１２４を、加工された強誘電体膜１２５に整合させて若干強誘電体膜１２５よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極１３１をパターン形成する。これにより、下部電極１３１上に強誘電体膜１２５、上部電極１３２が順次積層され、強誘電体膜１２５を介して下部電極１３２と上部電極１３２とが容量結合する第１のキャパシタ１３０を完成させる。
その後、強誘電体膜１２５のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。Next, thelower electrode layer 124 is processed by lithography and subsequent dry etching so that thelower electrode layer 124 is aligned with the processedferroelectric film 125 and has a slightly larger size than theferroelectric film 125, and thelower electrode 131 is formed. Form a pattern. As a result, theferroelectric film 125 and theupper electrode 132 are sequentially stacked on thelower electrode 131, and thefirst capacitor 130 in which thelower electrode 132 and theupper electrode 132 are capacitively coupled through theferroelectric film 125 is completed. .
Thereafter, an oxygen annealing process is performed in order to recover the damage received during the etching of theferroelectric film 125.

続いて、図１２（ａ）に示すように、第１のキャパシタ１３０を覆う第２の層間絶縁膜１２７を形成する。
詳細には、先ず、第１のキャパシタ１３０を覆うように、配向性向上膜１２３上に金属酸化膜、例えばＡＬＤ−ＡＬＯ膜を膜厚２ｎｍ程度に堆積する。そして、処理温度６００℃、酸素雰囲気で４０分間、第１のキャパシタ３０のダメージを回復するために、酸素アニールを実行する。その後、再びＡＬＤ−ＡＬＯ膜を膜厚３８ｎｍ程度に堆積する。以上により、第１のキャパシタ３０を覆う第１の保護膜１２７ａが形成される。Subsequently, as illustrated in FIG. 12A, a secondinterlayer insulating film 127 that covers thefirst capacitor 130 is formed.
Specifically, first, a metal oxide film, for example, an ALD-ALO film is deposited on theorientation enhancement film 123 to a thickness of about 2 nm so as to cover thefirst capacitor 130. Then, oxygen annealing is performed in order to recover the damage of thefirst capacitor 30 for 40 minutes in a processing temperature of 600 ° C. and in an oxygen atmosphere. Thereafter, an ALD-ALO film is again deposited to a thickness of about 38 nm. Thus, the firstprotective film 127a that covers thefirst capacitor 30 is formed.

次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、第１の保護膜１２７ａを介して第１のキャパシタ１３０を覆うようにシリコン酸化膜を膜厚１４００ｎｍ程度に堆積した後、ＣＭＰによりシリコン酸化膜の表面を平坦化して、下部絶縁膜１２７ｂを形成する。また、シリコン酸化膜は平行平板プラズマＣＶＤ法で成膜してもよい。
次に、下部絶縁膜１２７ｂの脱水を目的として、例えばＮ₂Ｏプラズマアニール処理を施す。その後、下部絶縁膜１２７ｂ上に、例えばＡＬＤ−ＡＬＯ膜を膜厚３０ｎｍ程度に堆積し、第１のキャパシタ３０の第２の保護膜１２７ｃを形成する。
次に、プラズマＣＶＤ法により、第２の保護膜１２７ｃ上にシリコン酸化膜を膜厚３００ｎｍ程度に堆積し、上部絶縁膜１２７ｄを形成する。Next, a silicon oxide film is deposited to a thickness of about 1400 nm so as to cover thefirst capacitor 130 via the firstprotective film 127a by, for example, high density plasma (HDP) CVD, and then the silicon oxide film is formed by CMP. The lowerinsulating film 127b is formed by planarizing the surface. The silicon oxide film may be formed by a parallel plate plasma CVD method.
Next, for the purpose of dehydrating the lower insulatingfilm 127b, for example, N₂ O plasma annealing is performed. Thereafter, an ALD-ALO film, for example, is deposited to a thickness of about 30 nm on the lower insulatingfilm 127b, and a secondprotective film 127c of thefirst capacitor 30 is formed.
Next, a silicon oxide film is deposited to a thickness of about 300 nm on the secondprotective film 127c by plasma CVD to form an upper insulatingfilm 127d.

以上により、第１の保護膜１２７ａ、下部絶縁膜１２７ｂ、第２の保護膜１２７ｃ及び上部絶縁膜１２７ｄが順次堆積されてなる第２の層間絶縁膜１２７が形成される。
第２の層間絶縁膜１２７では、第１の保護膜１２７ａ及び第２の保護膜１２７ｃにより、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜１２５への浸入が抑止され、強誘電体膜１２５へのダメージが防止される。Thus, the secondinterlayer insulating film 127 is formed by sequentially depositing the firstprotective film 127a, the lower insulatingfilm 127b, the secondprotective film 127c, and the upper insulatingfilm 127d.
In the secondinterlayer insulating film 127, the firstprotective film 127a and the secondprotective film 127c prevent moisture and hydrogen from entering theferroelectric film 125 from, for example, a silicon oxide film formed in a later process. It is suppressed and damage to theferroelectric film 125 is prevented.

続いて、図１２（ｂ）に示すように、第１のキャパシタ１３０の上部電極１３２及び下部電極１３１と接続されるプラグ１３４，１３５、及びトランジスタ構造１２０ａ，１２０ｂのソース／ドレイン領域１１８と接続されるプラグ１３６を形成する。
先ず、第１のキャパシタ１３０へのビア孔１３４ａ，１３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングとして、上部電極１３２の表面の一部が露出するまで第１の層間絶縁膜１２７に施す加工と、下部電極１３１の表面の一部が露出するまで第１の層間絶縁膜１２７に施す加工とを同時に実行する。これにより、それぞれの部位に例えば約０．５μｍ径のビア孔１３４ａ，１３５ａが同時形成される。これらビア孔１３４ａ，１３５ａの形成時には、上部電極１３２及び下部電極１３１がそれぞれエッチングストッパーとなる。Subsequently, as shown in FIG. 12B, theplugs 134 and 135 connected to theupper electrode 132 and thelower electrode 131 of thefirst capacitor 130 and the source /drain regions 118 of the transistor structures 120a and 120b are connected.Plug 136 is formed.
First, viaholes 134a and 135a to thefirst capacitor 130 are formed.
Specifically, as lithography and subsequent dry etching, processing performed on the firstinterlayer insulating film 127 until a part of the surface of theupper electrode 132 is exposed, and first processing until a part of the surface of thelower electrode 131 is exposed. The processing applied to theinterlayer insulating film 127 is simultaneously performed. As a result, viaholes 134a and 135a having a diameter of about 0.5 μm, for example, are simultaneously formed in the respective portions. When these viaholes 134a and 135a are formed, theupper electrode 132 and thelower electrode 131 each serve as an etching stopper.

次に、第１のキャパシタ１３０の形成後の諸工程により第１のキャパシタ１３０の受けたダメージを回復するためのアニール処理を行う。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。  Next, an annealing process is performed to recover the damage received by thefirst capacitor 130 in various steps after the formation of thefirst capacitor 130. Here, for example, annealing is performed for 60 minutes in a processing temperature of 500 ° C. and in an oxygen atmosphere.

次に、トランジスタ構造１２０ａ，１２０ｂのソース／ドレイン領域１１８へのビア孔１３６ａを形成する。
詳細には、ソース／ドレイン領域１１８をエッチングストッパーとする。そして、当該ソース／ドレイン領域１１８の表面の一部が露出するまで第１の層間絶縁膜１２７、配向性向上膜１２３、絶縁膜１２２、及び保護膜１２１をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、例えば約０．３μｍ径のビア孔１３６ａが形成される。Next, a viahole 136a to the source /drain region 118 of the transistor structures 120a and 120b is formed.
Specifically, the source /drain region 118 is used as an etching stopper. Then, the firstinterlayer insulating film 127, theorientation improving film 123, the insulatingfilm 122, and theprotective film 121 are processed by lithography and subsequent dry etching until a part of the surface of the source /drain region 118 is exposed. Thereby, for example, a viahole 136a having a diameter of about 0.3 μm is formed.

次に、プラグ１３４，１３５，１３６を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行う。その後、ビア孔１３４ａ，１３５ａ，１３６ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚125ｎｍ程度に堆積して、下地膜（グルー膜）１４１を形成する。そして、ＣＶＤ法によりグルー膜１４１を介してビア孔１３４ａ，１３５ａ，１３６ａを埋め込むように例えばＷ膜を形成する。しかる後、ＣＭＰにより第１の層間絶縁膜１２７をストッパーとしてＷ膜及びグルー膜１４１を研磨し、ビア孔１３４ａ，１３５ａ，１３６ａ内をグルー膜１４１を介してＷで埋め込むプラグ１３４，１３５，１３６を形成する。Next, plugs 134, 135, and 136 are formed.
First, RF pretreatment corresponding to several tens of nm, here about 10 nm, is performed in terms of etching of a normal oxide film. Thereafter, a base film (glue film) 141 is formed by depositing, for example, a TiN film with a film thickness of about 125 nm by sputtering so as to cover the wall surfaces of the viaholes 134a, 135a, and 136a. Then, for example, a W film is formed by the CVD method so as to fill the viaholes 134a, 135a, and 136a via theglue film 141. Thereafter, the W film and theglue film 141 are polished by CMP using the firstinterlayer insulating film 127 as a stopper, and plugs 134, 135, 136 filling the via holes 134 a, 135 a, 136 a with W via theglue film 141 are provided. Form.

続いて、図１２（ｃ）に示すように、後述する第２のキャパシタ１５０の下部電極の配向性向上膜１４２を形成する。
詳細には、第１の層間絶縁膜１２７上に例えばシリコン酸化膜を堆積し、配向性向上膜１４２を形成する。Subsequently, as shown in FIG. 12C, anorientation improving film 142 for a lower electrode of thesecond capacitor 150 described later is formed.
Specifically, for example, a silicon oxide film is deposited on the firstinterlayer insulating film 127 to form theorientation improving film 142.

続いて、図１３（ａ）に示すように、下部電極層１４３、強誘電体膜１４４及び上部電極層１４５を順次形成する。
詳細には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層１４３を形成する。Subsequently, as shown in FIG. 13A, alower electrode layer 143, aferroelectric film 144, and an upper electrode layer 145 are sequentially formed.
Specifically, first, for example, a Ti film having a film thickness of about 20 nm and a Pt film having a film thickness of about 150 nm are sequentially deposited by sputtering to form thelower electrode layer 143 in the laminated structure of the Ti film and the Pt film.

次に、スパッタ法により、２０℃〜１００℃程度、ここでは５０℃にて下部電極層１４３上に強誘電体である例えばＰＺＴからなる強誘電体膜１４４を膜厚１５０ｎｍ程度に堆積する。この際、強誘電体膜１４４が成膜当初アモルファス状態にあるので、ＲＴＡ処理を施して当該強誘電体膜１４４を結晶化する。例えば、５００℃程度の温度で処理をする。あるいは、炉アニールにより結晶化させてもよい。その際、例えば４００℃程度の温度で処理をする。  Next, aferroelectric film 144 made of a ferroelectric material such as PZT is deposited to a thickness of about 150 nm on thelower electrode layer 143 by sputtering at about 20 ° C. to 100 ° C., here 50 ° C. At this time, since theferroelectric film 144 is initially in an amorphous state, the RTA treatment is performed to crystallize theferroelectric film 144. For example, the processing is performed at a temperature of about 500 ° C. Alternatively, crystallization may be performed by furnace annealing. At that time, for example, the treatment is performed at a temperature of about 400 ° C.

ここで、強誘電体膜１４４は、比較的大きな容量を確保しつつも十分な耐圧特性を得るべく比較的厚い膜厚、例えば１００ｎｍ程度〜３００ｎｍ程度とすることが好ましい。ここで、強誘電体膜１４４の膜厚が１００ｎｍより薄い場合、十分な耐圧特性を得ることが困難となる。一方、３００ｎｍ程度より厚い場合、十分な容量が確保できないという問題がある。従って、上記の範囲内の膜厚に強誘電体膜１４４を形成することが好適である。本実施形態では、当該範囲内の値として、第１のキャパシタ１３０の強誘電体膜１２５よりも厚い１５０ｎｍ程度となるように強誘電体膜１４４を形成する。
また、強誘電体膜１４４の強誘電体材料としては、ＰＺＴの代わりにＳＢＴ，ＢＩＴ，ＢＦＯから選ばれた少なくとも１種を用いるようにしてもよい。Here, it is preferable that theferroelectric film 144 has a relatively thick film thickness, for example, about 100 nm to 300 nm, in order to obtain a sufficient breakdown voltage characteristic while securing a relatively large capacity. Here, when the thickness of theferroelectric film 144 is less than 100 nm, it is difficult to obtain sufficient breakdown voltage characteristics. On the other hand, when it is thicker than about 300 nm, there is a problem that a sufficient capacity cannot be secured. Therefore, it is preferable to form theferroelectric film 144 with a film thickness within the above range. In this embodiment, theferroelectric film 144 is formed so that the value within the range is about 150 nm thicker than theferroelectric film 125 of thefirst capacitor 130.
Further, as the ferroelectric material of theferroelectric film 144, at least one selected from SBT, BIT, and BFO may be used instead of PZT.

次に、反応性スパッタ法により、強誘電体膜１４４上に例えば導電性酸化物であるＩｒＯ₂を材料とする上部電極層１４５を膜厚２００ｎｍ程度に堆積する。なお、上部電極層１４５の材料として、ＩｒＯ₂の代わりにＩｒ、Ｒｕ、ＲｕＯ₂、ＳｒＲｕＯ₃、その他の導電性酸化物やこれらの積層構造としても良い。Next, an upper electrode layer 145 made of, for example, IrO₂ that is a conductive oxide is deposited on theferroelectric film 144 to a thickness of about 200 nm by a reactive sputtering method. The material of the upper electrode layer 145 may be Ir, Ru, RuO₂ , SrRuO₃ , other conductive oxides, or a stacked structure thereof instead of IrO₂ .

続いて、図１３（ｂ）に示すように、上部電極１５２をパターン形成する。
詳細には、上部電極層１４５をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極１５２をパターン形成する。
ここで、上部電極１５２は、第１のキャパシタ１３０の上部電極１３２よりも平面視における占有面積が大きく形成されている。Subsequently, as shown in FIG. 13B, theupper electrode 152 is patterned.
Specifically, the upper electrode layer 145 is processed into a plurality of electrode shapes by lithography and subsequent dry etching, and theupper electrode 152 is patterned.
Here, theupper electrode 152 has a larger occupied area in plan view than theupper electrode 132 of thefirst capacitor 130.

続いて、図１３（ｃ）に示すように、強誘電体膜１４４及び下部電極層１４３を加工して、第２のキャパシタ１５０を形成する。第２のキャパシタ１５０は、メモリキャパシタ以外の強誘電体キャパシタ、例えば平滑キャパシタ又は電源キャパシタである。本実施形態では、第２のキャパシタ１５０として、比較的大きな占有面積を有し比較的容易に形成可能なプレーナ型を採用する。
詳細には、先ず強誘電体膜１４４を上部電極１５２に整合させて若干上部電極１５２よりも若干大きい（或いは略同等）サイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。Subsequently, as shown in FIG. 13C, theferroelectric film 144 and thelower electrode layer 143 are processed to form thesecond capacitor 150. Thesecond capacitor 150 is a ferroelectric capacitor other than the memory capacitor, such as a smoothing capacitor or a power supply capacitor. In the present embodiment, a planar type that has a relatively large occupied area and can be formed relatively easily is employed as thesecond capacitor 150.
Specifically, first, theferroelectric film 144 is processed by lithography and subsequent dry etching so that theferroelectric film 144 is aligned with theupper electrode 152 and has a size slightly larger (or substantially equal) than theupper electrode 152.

次に、下部電極層１４３を、加工された強誘電体膜１４４に整合させて、当該強誘電体膜１４４よりも適宜大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極１５１をパターン形成する。これにより、下部電極１５１上に強誘電体膜１４４、上部電極１５２が順次積層され、強誘電体膜１４４を介して下部電極１５１と上部電極１５２とが容量結合する第２のキャパシタ１５０を完成させる。
その後、強誘電体膜１４４のエッチング時に受けたダメージを回復するために、酸素アニール処理を実行する。Next, thelower electrode layer 143 is processed by lithography and subsequent dry etching so that thelower electrode layer 143 is aligned with the processedferroelectric film 144 and has a size appropriately larger than theferroelectric film 144. 151 is formed as a pattern. As a result, theferroelectric film 144 and theupper electrode 152 are sequentially stacked on thelower electrode 151, and thesecond capacitor 150 in which thelower electrode 151 and theupper electrode 152 are capacitively coupled through theferroelectric film 144 is completed. .
Thereafter, an oxygen annealing process is performed in order to recover the damage received during the etching of theferroelectric film 144.

続いて、図１４―１（ａ）に示すように、第２のキャパシタ１５０を覆う第３の層間絶縁膜１４６を形成する。
詳細には、先ず、第２のキャパシタ１５０を覆うように、配向性向上膜１４２上に金属酸化膜、例えばＡＬＤ−ＡＬＯ膜を膜厚２０ｎｍ程度に堆積する。これにより、第２のキャパシタ１５０を覆う第３の保護膜１４６ａが形成される。この第３の保護膜１４６ａにより、例えば後工程により形成されるシリコン酸化膜等からの水分・水素の強誘電体膜１４４への浸入が抑止され、強誘電体膜１４４へのダメージが防止される。その後、処理温度６５０℃、酸素雰囲気で６０分間、第２のキャパシタ１５０のダメージを回復するために、酸素アニールを実行する。Subsequently, as shown in FIG. 14A, a thirdinterlayer insulating film 146 covering thesecond capacitor 150 is formed.
Specifically, first, a metal oxide film, for example, an ALD-ALO film is deposited to a thickness of about 20 nm on theorientation improving film 142 so as to cover thesecond capacitor 150. As a result, a thirdprotective film 146a covering thesecond capacitor 150 is formed. The thirdprotective film 146a prevents moisture and hydrogen from entering theferroelectric film 144 from, for example, a silicon oxide film formed in a later process, and prevents damage to theferroelectric film 144. . Thereafter, oxygen annealing is performed in order to recover the damage of thesecond capacitor 150 at a processing temperature of 650 ° C. for 60 minutes in an oxygen atmosphere.

次に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法により、第３の保護膜１４６ａを介して第２のキャパシタ１５０を覆うようにシリコン酸化膜を膜厚１５００ｎｍ程度に堆積する。また、シリコン酸化膜は平行平板プラズマＣＶＤ法で成膜しても良い。その後、ＣＭＰによりシリコン酸化膜の膜厚が１０００ｎｍ程度となるまでその表面を平坦化する。これにより、絶縁膜１４６ｂが形成される。その後、絶縁膜１４６ｂの脱水を目的として、例えばＮ₂Ｏプラズマアニール処理を施す。
以上により、第３の保護膜１４６ａ及び絶縁膜１４６ｂが順次堆積されてなる第３の層間絶縁膜１４６が形成される。Next, a silicon oxide film is deposited to a thickness of about 1500 nm so as to cover thesecond capacitor 150 via the thirdprotective film 146a by, for example, high density plasma (HDP) CVD. Further, the silicon oxide film may be formed by a parallel plate plasma CVD method. Thereafter, the surface is flattened by CMP until the thickness of the silicon oxide film becomes about 1000 nm. Thereby, the insulatingfilm 146b is formed. Thereafter, for example, N₂ O plasma annealing is performed for the purpose of dehydrating the insulatingfilm 146b.
As described above, the thirdinterlayer insulating film 146 is formed by sequentially depositing the thirdprotective film 146a and the insulatingfilm 146b.

続いて、図１４―１（ｂ）に示すように、第２のキャパシタ１５０の上部電極１５２及び下部電極１５１と接続されるプラグ１５４，１５５、及びプラグ１３４，１３５，１３６と接続されるプラグ１５６をそれぞれ形成する。
先ず、第２のキャパシタ１５０へのビア孔１５４ａ，１５５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングとして、上部電極１５２の表面の一部が露出するまで第２の層間絶縁膜１４６に施す加工と、下部電極１５１の表面の一部が露出するまで第２の層間絶縁膜１４６に施す加工とを同時に実行する。これにより、それぞれの部位にビア孔１５４ａ，１５５ａが同時形成される。これらビア孔１５４ａ，１５５ａの形成時には、上部電極１５２及び下部電極１５１がそれぞれエッチングストッパーとなる。Subsequently, as shown in FIG. 14B, plugs 154 and 155 connected to theupper electrode 152 and thelower electrode 151 of thesecond capacitor 150, and plugs 156 connected to theplugs 134, 135 and 136, respectively. Respectively.
First, viaholes 154a and 155a to thesecond capacitor 150 are formed.
Specifically, as lithography and subsequent dry etching, the secondinterlayer insulating film 146 is processed until a part of the surface of theupper electrode 152 is exposed, and the second process is performed until a part of the surface of thelower electrode 151 is exposed. The processing applied to theinterlayer insulating film 146 is simultaneously performed. Thereby, viaholes 154a and 155a are simultaneously formed in the respective portions. When these viaholes 154a and 155a are formed, theupper electrode 152 and thelower electrode 151 serve as etching stoppers, respectively.

次に、第２のキャパシタ１５０の形成後の諸工程により第２のキャパシタ１５０の受けたダメージを回復するためのアニール処理を行う。ここでは例えば、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。  Next, an annealing process is performed to recover the damage received by thesecond capacitor 150 through various steps after the formation of thesecond capacitor 150. Here, for example, annealing is performed for 60 minutes in a processing temperature of 500 ° C. and in an oxygen atmosphere.

次に、プラグ１３４，１３５，１３６へのビア孔１５６ａを形成する。
詳細には、プラグ１３４，１３５，１３６をエッチングストッパーとして、当該プラグ１３４，１３５，１３６の表面の一部が露出するまで第２の層間絶縁膜１４６をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、ビア孔１５６ａが形成される。Next, viaholes 156a to theplugs 134, 135, and 136 are formed.
Specifically, using theplugs 134, 135, and 136 as etching stoppers, the secondinterlayer insulating film 146 is processed by lithography and subsequent dry etching until a part of the surface of theplugs 134, 135, and 136 is exposed. As a result, a viahole 156a is formed.

次に、プラグ１５４，１５５，１５６を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行う。その後、ビア孔１５４ａ，１５５ａ，１５６ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚１２５ｎｍ程度に堆積して、下地膜（グルー膜）１６１を形成する。そして、ＣＶＤ法によりグルー膜１６１を介してビア孔１５４ａ，１５５ａ，１５６ａを埋め込むように例えばＷ膜を形成する。しかる後、ＣＭＰにより第２の層間絶縁膜１４６をストッパーとしてＷ膜及びグルー膜１６１を研磨する。これにより、ビア孔１５４ａ，１５５ａ，１５６ａ内をグルー膜１６１を介してＷで埋め込むプラグ１５４，１５５，１５６が形成される。Next, plugs 154, 155 and 156 are formed.
First, RF pretreatment corresponding to several tens of nm, here about 10 nm, is performed in terms of etching of a normal oxide film. Thereafter, for example, a TiN film is deposited to a film thickness of about 125 nm by a sputtering method so as to cover the wall surfaces of the viaholes 154a, 155a, and 156a, thereby forming a base film (glue film) 161. Then, for example, a W film is formed by the CVD method so as to fill the viaholes 154a, 155a, and 156a through theglue film 161. Thereafter, the W film and theglue film 161 are polished by CMP using the secondinterlayer insulating film 146 as a stopper. As a result, plugs 154, 155, and 156 that fill the viaholes 154a, 155a, and 156a with W via theglue film 161 are formed.

続いて、図１４―２に示すように、プラグ１５４，１５５，１５６と接続される第１の配線１６５をそれぞれ形成する。
詳細には、先ず、スパッタ法により、第３の層間絶縁膜１４６上に例えばＴｉ（膜厚６０ｎｍ程度）及びＴｉＮ（膜厚３０ｎｍ程度）を順次堆積してバリアメタル膜１６２を形成する。Subsequently, as shown in FIG. 14B,first wirings 165 connected to theplugs 154, 155, and 156 are formed.
Specifically, first, for example, Ti (film thickness of about 60 nm) and TiN (film thickness of about 30 nm) are sequentially deposited on the thirdinterlayer insulating film 146 by sputtering to form thebarrier metal film 162.

次に、スパッタ法により、バリアメタル膜１６２上に例えばＡｌ−Ｃｕ合金を膜厚３６０ｎｍ程度に堆積して配線層１６３を形成する。この配線層構造は、同一ルールのＦｅＲＡＭ以外のロジック回路と同じ構造となっているため、配線の加工や信頼性に問題はない。
次に、スパッタ法により、配線層１６３上に例えばＴｉ（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次堆積してバリアメタル膜１６４を形成する。Next, awiring layer 163 is formed by depositing, for example, an Al—Cu alloy with a film thickness of about 360 nm on thebarrier metal film 162 by sputtering. Since this wiring layer structure is the same as that of logic circuits other than FeRAM of the same rule, there is no problem in wiring processing and reliability.
Next, for example, Ti (film thickness of about 5 nm) and TiN (film thickness of about 70 nm) are sequentially deposited on thewiring layer 163 by sputtering to form a barrier metal film 164.

次に、バリアメタル膜１６２、配線層１６３、及びバリアメタル膜１６４をリソグラフィー及びドライエッチングにより加工する。この加工により、プラグ１５４，１５５，１５６と接続される第１の配線１６５がそれぞれ形成される。  Next, thebarrier metal film 162, thewiring layer 163, and the barrier metal film 164 are processed by lithography and dry etching. By this processing,first wirings 165 connected to theplugs 154, 155, and 156 are formed.

続いて、図１５―１に示すように、第１の配線１６５を覆う層間絶縁膜１６６及びプラグ１６９を順次形成する。
詳細には、先ず、ＣＶＤ法等により、第１の配線１６５を覆うように第３の層間絶縁膜１４６上に例えばシリコン酸化膜を形成し、ＣＭＰによりシリコン酸化膜の表面を平坦化して、層間絶縁膜１６６を形成する。Subsequently, as shown in FIG. 15A, aninterlayer insulating film 166 and aplug 169 covering thefirst wiring 165 are sequentially formed.
Specifically, first, for example, a silicon oxide film is formed on the thirdinterlayer insulating film 146 so as to cover thefirst wiring 165 by a CVD method or the like, the surface of the silicon oxide film is planarized by CMP, and an interlayer is formed. An insulatingfilm 166 is formed.

次に、リソグラフィー及びドライエッチングにより、第１の配線１６５の上方に整合した部位で層間絶縁膜１６６を加工し、第１の配線１６５の表面の一部を露出させるビア孔１６７を形成する。
次に、ビア孔１６７の各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚１２５ｎｍ程度に堆積して、下地膜（グルー膜）１６８を形成する。そして、ＣＶＤ法によりグルー膜１６８を介してビア孔１６７を埋め込むように、Ｗ，ＴｉＡｌＮ，ＴｉＮ，Ｔｉ，Ａｌ，Ｃｕ，Ｒｕ，ＳＲＯ，Ｉｒの単一膜又は積層膜、ここではＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜１６６をストッパーとしてＷ膜及びグルー膜１６８を研磨し、ビア孔１６７内をグルー膜１６８を介してＷで埋め込むプラグ１６９をそれぞれ形成する。
第１の配線１６５、層間絶縁膜１６６及びプラグ１６９により、第１の配線構造１７０ａが構成される。Next, theinterlayer insulating film 166 is processed at a position aligned above thefirst wiring 165 by lithography and dry etching to form a viahole 167 exposing a part of the surface of thefirst wiring 165.
Next, a base film (glue film) 168 is formed by depositing, for example, a TiN film with a film thickness of about 125 nm by sputtering so as to cover each wall surface of the viahole 167. Then, a single film or a laminated film of W, TiAlN, TiN, Ti, Al, Cu, Ru, SRO, and Ir, in this case, a W film is formed so as to fill the viahole 167 through theglue film 168 by the CVD method. To do. Thereafter, the W film and theglue film 168 are polished by CMP using theinterlayer insulating film 166 as a stopper, and plugs 169 filling the via holes 167 with W via theglue film 168 are formed.
Thefirst wiring 165, theinterlayer insulating film 166, and theplug 169 constitute afirst wiring structure 170a.

続いて、図１５―２に示すように、本実施形態によるプレーナ型のＦｅＲＡＭを完成させる。
詳細には、先ず、第１の配線構造１７０ａと同様に、第１の配線構造１７０ａ上に複数の配線構造、ここでは第２、第３及び第４の配線構造１７０ｂ，１７０ｃ，１７０ｄを形成する。
ここで、第２の配線構造１７０ｂは、プラグ１６９と接続される第２の配線１７１、第２の配線１７１を覆う層間絶縁膜１７２、及び第２の配線１７１と接続されるプラグ１７３を有して構成される。
第３の配線構造１７０ｃは、プラグ１７３と接続される第３の配線１７４、第３の配線１７４を覆う層間絶縁膜１７５、及び第３の配線１７４と接続されるプラグ１７６を有して構成される。
第４の配線構造１７０ｄは、プラグ１７６と接続される第４の配線１７７、第４の配線１７７を覆う層間絶縁膜１７８、及び第４の配線１７７と接続されるプラグ１７９を有して構成される。Subsequently, as shown in FIG. 15-2, the planar type FeRAM according to the present embodiment is completed.
Specifically, first, similarly to thefirst wiring structure 170a, a plurality of wiring structures, here, the second, third and fourth wiring structures 170b, 170c, 170d are formed on thefirst wiring structure 170a. .
Here, the second wiring structure 170 b includes asecond wiring 171 connected to theplug 169, aninterlayer insulating film 172 covering thesecond wiring 171, and aplug 173 connected to thesecond wiring 171. Configured.
The third wiring structure 170 c includes athird wiring 174 connected to theplug 173, aninterlayer insulating film 175 covering thethird wiring 174, and aplug 176 connected to thethird wiring 174. The
The fourth wiring structure 170d includes afourth wiring 177 connected to theplug 176, aninterlayer insulating film 178 covering thefourth wiring 177, and aplug 179 connected to thefourth wiring 177. The

そして、第５の配線構造１７０ｅを形成する。
詳細には、先ず、スパッタ法により、第４の配線構造１７０ｄ上にＡｌ−Ｃｕ合金を堆積し、これをリソグラフィー及びドライエッチングにより加工して、プラグ１７９と接続される第５の配線１８１及びパッド１８２を形成する。パッド１８２は、プラグ１７９、第４の配線１７７、プラグ１７６、第３の配線１７４、プラグ１７３、第２の配線１７１、及びプラグ１６９を順次介して、第１の配線１６５と電気的に接続された構成を採る。
本実施形態では、第５の配線１８１及びパッド１８２から第５の配線構造１７０ｅが構成される。Then, a fifth wiring structure 170e is formed.
Specifically, first, an Al—Cu alloy is deposited on the fourth wiring structure 170d by sputtering, and this is processed by lithography and dry etching, so that thefifth wiring 181 and the pad connected to theplug 179 are formed. 182 is formed. Thepad 182 is electrically connected to thefirst wiring 165 through theplug 179, thefourth wiring 177, theplug 176, thethird wiring 174, theplug 173, thesecond wiring 171 and theplug 169 sequentially. Adopt the configuration.
In the present embodiment, a fifth wiring structure 170e is configured from thefifth wiring 181 and thepad 182.

次に、第５の配線構造１７０ｅを覆うように、第４の配線構造１７０ｄ上に、プラズマＣＶＤ法により高密度プラズマを用いてＨＤＰ−ＵＳＧ膜を膜厚７２０ｎｍ程度に堆積し、第１のカバー膜１８３を形成する。
次に、第１のカバー膜１８３上に、ＣＶＤ法によりＳｉＮ膜を膜厚５００ｎｍ程度に堆積し、第２のカバー膜１８４を形成する。Next, an HDP-USG film is deposited to a thickness of about 720 nm on the fourth wiring structure 170d by plasma CVD using a high-density plasma so as to cover the fifth wiring structure 170e. Afilm 183 is formed.
Next, a SiN film is deposited to a thickness of about 500 nm on thefirst cover film 183 by a CVD method to form a second cover film 184.

次に、第２のカバー膜１８４及び第１のカバー膜１８３をリソグラフィー及びドライエッチングにより加工し、パッド１８２の表面の一部を露出させる開口部１８５を形成する。
しかる後、全面にポリイミド膜１８６を成膜し、ポリイミド膜１８６の開口部１８５に相当する部分をリソグラフィー及びドライエッチングにより加工して、パッド１８２の表面の一部を露出させる開口部１８７を形成する。
以上により、本実施形態によるスタック型のＦｅＲＡＭを完成させる。Next, the second cover film 184 and thefirst cover film 183 are processed by lithography and dry etching to form an opening 185 that exposes part of the surface of thepad 182.
Thereafter, apolyimide film 186 is formed on the entire surface, and a portion corresponding to the opening 185 of thepolyimide film 186 is processed by lithography and dry etching to form an opening 187 exposing a part of the surface of thepad 182. .
Thus, the stack type FeRAM according to the present embodiment is completed.

以上説明したように、本実施形態では、メモリセルにおけるメモリキャパシタである第１のキャパシタ１３０と、メモリキャパシタ以外の第２のキャパシタ１５０とを混載してなるＦｅＲＡＭを対象とする。本実施形態によれば、大容量化及び微細化、低電圧化という第１のキャパシタ１３０に対する要請と、大容量化及び高耐圧化という第２のキャパシタ１５０に対する要請という異なる要求を共に十分に満たす信頼性の高いＦｅＲＡＭが実現する。  As described above, the present embodiment is directed to the FeRAM in which thefirst capacitor 130 that is the memory capacitor in the memory cell and thesecond capacitor 150 other than the memory capacitor are mounted together. According to the present embodiment, both the requirements for thefirst capacitor 130 for increasing the capacity, miniaturization, and lowering the voltage and the different requirements for thesecond capacitor 150 for increasing the capacity and increasing the breakdown voltage are sufficiently satisfied. A highly reliable FeRAM is realized.

なお、本実施形態においても、第１の実施形態の変形例と同様にキャパシタ１５０を形成しても良い。即ちこの場合、第１のキャパシタ３０が形成された第２の層間絶縁膜１２７から２層以上高い層位置、例えば第４の配線構造１７０ｄ上にメモリキャパシタ以外の強誘電体キャパシタである第２のキャパシタ１５０を構成する。  In the present embodiment, thecapacitor 150 may be formed as in the modification of the first embodiment. That is, in this case, the secondinterlayer insulating film 127 on which thefirst capacitor 30 is formed is a ferroelectric layer other than the memory capacitor, for example, on the fourth wiring structure 170d, which is higher than two layers. Thecapacitor 150 is configured.

また、上述した第１及び第２の実施形態（変形例を含む）では、配線としてグルー膜でＡｌ合金膜の上下を挟持する構造を例示したが、例えばダマシン法（シングルダマシン法又はデュアルダマシン法）を採用しても良い。この場合、たとえば銅（銅又はその合金）配線を絶縁膜内に埋め込み形成するようにして形成する。  In the first and second embodiments (including modifications) described above, the structure in which the upper and lower surfaces of the Al alloy film are sandwiched by the glue film as the wiring is exemplified. For example, the damascene method (single damascene method or dual damascene method). ) May be adopted. In this case, for example, copper (copper or an alloy thereof) wiring is formed so as to be embedded in the insulating film.

第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。It is a schematic sectional drawing which shows the structure of the stack | stuck type FeRAM by 1st Embodiment with the manufacturing method in order of a process.図１に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view illustrating the configuration of the stack type FeRAM according to the first embodiment in the order of steps together with the manufacturing method, following FIG.図２に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 3 is a schematic cross-sectional view showing the configuration of the stack type FeRAM according to the first embodiment in the order of steps together with the manufacturing method, following FIG.図３に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing the configuration of the stack type FeRAM according to the first embodiment together with its manufacturing method in the order of steps, following FIG. 3.図４に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 5 is a schematic cross-sectional view showing the configuration of the stack type FeRAM according to the first embodiment in the order of steps together with the manufacturing method, following FIG.図５―１に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 5B is a schematic cross-sectional view showing the configuration of the stack type FeRAM according to the first embodiment in the order of steps together with the manufacturing method, following FIG.図５―２に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 5B is a schematic cross-sectional view showing the configuration of the stack type FeRAM according to the first embodiment in the order of steps together with its manufacturing method, following FIG.図６―１に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 6B is a schematic cross-sectional view showing the configuration of the stack type FeRAM according to the first embodiment in the order of steps together with the manufacturing method, following FIG.図６―２に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 6B is a schematic cross-sectional view showing the configuration of the stack type FeRAM according to the first embodiment in the order of steps together with the manufacturing method, following FIG.図７―１に引き続き、第１の実施形態によるスタック型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 7B is a schematic cross-sectional view showing the configuration of the stack type FeRAM according to the first embodiment in the order of steps together with the manufacturing method thereof, following FIG.第１の実施形態の変形例によるスタック型のＦｅＲＡＭの構成をその主要工程と共に示す概略断面図である。It is a schematic sectional drawing which shows the structure of the stack type FeRAM by the modification of 1st Embodiment with the main process.図８に引き続き、第１の実施形態の変形例によるスタック型のＦｅＲＡＭの構成をその主要工程と共に示す概略断面図である。FIG. 9 is a schematic cross-sectional view showing the configuration of the stack type FeRAM according to the modification of the first embodiment together with the main processes following FIG. 8.図９―１に引き続き、第１の実施形態の変形例によるスタック型のＦｅＲＡＭの構成をその主要工程と共に示す概略断面図である。FIG. 9B is a schematic cross-sectional view showing the configuration of the stack type FeRAM according to the modification of the first embodiment together with the main processes following FIG. 9A.第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。It is a schematic sectional drawing which shows the structure of the planar type FeRAM by 2nd Embodiment with the manufacturing method in order of a process.図１０に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 11 is a schematic cross-sectional view illustrating the structure of the planar FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof, following FIG. 10.図１１に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 12 is a schematic cross-sectional view subsequent to FIG. 11 showing the structure of the planar FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof.図１２に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 13 is a schematic cross-sectional view illustrating the structure of the planar FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof, following FIG. 12.図１３に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 14 is a schematic cross-sectional view illustrating the structure of the planar FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof, following FIG. 13.図１４―１に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 14C is a schematic cross-sectional view showing the structure of the planar FeRAM according to the second embodiment in the order of steps together with its manufacturing method, following FIG. 14-1.図１４―２に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 14B is a schematic cross-sectional view illustrating the structure of the planar FeRAM according to the second embodiment in the order of steps together with the manufacturing method thereof, following FIG.図１５―１に引き続き、第２の実施形態によるプレーナ型のＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。FIG. 15B is a schematic cross-sectional view showing the configuration of the planar FeRAM according to the second embodiment in the order of steps together with the manufacturing method, following FIG.

符号の説明Explanation of symbols

１０，１１０ シリコン半導体基板
１１，１１１ 素子分離構造
１２ａ Ｐ型ウェル
１２ｂ Ｎ型ウェル
１３，１１３ ゲート絶縁膜
１４，１１４ ゲート電極
１５，１１５ キャップ膜
１６ａ，１６ｂ，１１６ ＬＤＤ領域
１７，１１７ サイドウォール絶縁膜
１８ａ，１８ｂ，１１８ ソース／ドレイン領域
２０ａ，２０ｂ，２０ｃ，２０ｄ，１２０ａ，１２０ｂ トランジスタ構造
２１，１２１ 保護膜
２２，１２２ 第１の層間絶縁膜
３０，１３０ 第１のキャパシタ
３４，３９，５３，６９ａ，６９ｂ，６９ｃ，６９ｄ，７８，９９ａ，１３４ａ，１３５ａ，１５４ａ，１５５ａ，１５６ａ，１６７ ビア孔
３５，４１，５５，５６，７１ａ，７１ｂ，７１ｃ，７１ｄ，７９，９９ｂ，１４１，１６１，１６８ 下地膜（グルー膜）
３６，４２，５７，５８，７２ａ，７２ｂ，７２ｃ，７２ｄ，８１，８４，８７，９１，９９，１３６，１５４，１５５，１５６，１６９，１７３，１７６，１７９ プラグ
３７，５９ 酸化防止膜
３８，６１ プラズマＴＥＯＳ膜
４３ 保護下地膜
４４，６３，１２４，１４３ 下部電極層
４５，６４，１２５，１４４ 強誘電体膜
４６ 下層上部電極層
４７ 上層上部電極層
４８ ハードマスク材料
４９，１２７ 第２の層間絶縁膜
４９ａ，１２７ａ 第１の保護膜
４９ｂ，１２７ｂ 下部絶縁膜
４９ｃ，１２７ｃ 第２の保護膜
４９ｄ，１２７ｄ 上部絶縁膜
５０，１５０ 第２のキャパシタ
５１，６６，１３１，１５１ 下部電極
５２，６７，１３２，１５２ 上部電極
６２ 結晶性改善膜
６５，１２６，１４５ 上部電極層
６８，１４６ 第３の層間絶縁膜
６８ａ，１４６ａ 第３の保護膜
６８ｂ，１４６ｂ 絶縁膜
７３，７５，１６２ バリアメタル膜
７４，１６３ 配線層
７６，１６５ 第１の配線
７７，８３，８６，８９，１６６，１７２，１７５ 層間絶縁膜
８２，１７１ 第２の配線
８５，１７４ 第３の配線
８８，１７７ 第４の配線
９０ａ，１７０ａ 第１の配線構造
９０ｂ，１７０ｂ 第２の配線構造
９０ｃ，１７０ｃ 第３の配線構造
９０ｄ，１７０ｄ 第４の配線構造
９０ｅ，１７０ｅ 第５の配線構造
９２，１８１ 第５の配線
９３，１８２ パッド
９４，１８３ 第１のカバー膜
９５，１８４ 第２のカバー膜
９６，９８，１８５，１８７ 開口部
９７，１８６ ポリイミド膜
１１２ ウェル
１２３，１４２ 配向性向上膜10, 110Silicon semiconductor substrate 11, 111Element isolation structure 12a P-type well 12b N-type well 13, 113Gate insulating film 14, 114Gate electrode 15, 115Cap film 16a, 16b, 116LDD regions 17, 117 Sidewall insulating film 18a, 18b, 118 Source /drain regions 20a, 20b, 20c, 20d, 120a,120b Transistor structure 21, 121Protective film 22, 122 Firstinterlayer insulating film 30, 130First capacitor 34, 39, 53, 69a , 69b, 69c, 69d, 78, 99a, 134a, 135a, 154a, 155a, 156a, 167Via hole 35, 41, 55, 56, 71a, 71b, 71c, 71d, 79, 99b, 141, 161, 168 Ground film (glue film)
36, 42, 57, 58, 72a, 72b, 72c, 72d, 81, 84, 87, 91, 99, 136, 154, 155, 156, 169, 173, 176, 179 Plug 37, 59 Antioxidant film 38, 61 Plasma TEOS film 43 Protective base film 44, 63, 124, 143 Lower electrode layer 45, 64, 125, 144 Ferroelectric film 46 Lower upper electrode layer 47 Upper upper electrode layer 48 Hard mask material 49, 127 Second interlayer Insulating films 49a, 127a First protective films 49b, 127b Lower insulating films 49c, 127c Second protective films 49d, 127d Upper insulating films 50, 150 Second capacitors 51, 66, 131, 151 Lower electrodes 52, 67, 132, 152 Upper electrode 62 Crystallinity improving film 65, 126, 145 Upper electrode layer 68, 146 Third interlayer insulating film 6 a, 146a Third protective film 68b, 146b Insulating film 73, 75, 162 Barrier metal film 74, 163 Wiring layer 76, 165 First wiring 77, 83, 86, 89, 166, 172, 175 Interlayer insulating film 82 , 171 Second wiring 85, 174 Third wiring 88, 177 Fourth wiring 90a, 170a First wiring structure 90b, 170b Second wiring structure 90c, 170c Third wiring structure 90d, 170d Fourth Wiring structures 90e and 170e Fifth wiring structures 92 and 181 Fifth wirings 93 and 182 Pads 94 and 183 First cover films 95 and 184 Second cover films 96, 98, 185 and 187 Openings 97 and 186 Polyimide Film 112 Well 123, 142 Orientation improving film

Claims (6)

Translated fromJapanese

半導体基板と、
第１の下部電極と第１の上部電極とにより第１の誘電体膜を挟持してなり、記憶容量として用いられる第１のキャパシタと、
第２の下部電極と第２の上部電極とにより第２の誘電体膜を挟持してなり、記憶容量と異なる容量として用いられる第２のキャパシタと
を含み、
前記第１のキャパシタと前記第２のキャパシタとは、前記半導体基板の表面からの高さが相異なる層位置に形成されていることを特徴とする半導体装置。A semiconductor substrate;
A first capacitor that is sandwiched between a first lower electrode and a first upper electrode and is used as a storage capacitor;
A second capacitor formed by sandwiching the second dielectric film between the second lower electrode and the second upper electrode, and used as a capacitor different from the storage capacitor,
The semiconductor device, wherein the first capacitor and the second capacitor are formed at different layer positions having different heights from the surface of the semiconductor substrate. 前記第２の誘電体膜は、前記第１の誘電体膜よりも厚く形成されていることを特徴とする請求項１に記載の半導体装置。  The semiconductor device according to claim 1, wherein the second dielectric film is formed thicker than the first dielectric film. 前記第１の誘電体膜及び前記第２の誘電体膜は、強誘電特性を有する強誘電材料からなることを特徴とする請求項１又は２に記載の半導体装置。  The semiconductor device according to claim 1, wherein the first dielectric film and the second dielectric film are made of a ferroelectric material having ferroelectric characteristics. 前記第２のキャパシタは、前記第２の下部電極上及び前記第２の上部電極上にそれぞれ接続部が設けられてなるプレーナ型であり、
前記第１のキャパシタは、前記第１の下部電極下及び前記第１の上部電極上にそれぞれ接続部が設けられてなるスタック型又は前記第１の下部電極上及び前記第１の上部電極上にそれぞれ接続部が設けられてなるプレーナ型のものであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。The second capacitor is a planar type in which a connection portion is provided on each of the second lower electrode and the second upper electrode,
The first capacitor may be a stack type in which connection portions are provided under the first lower electrode and the first upper electrode, respectively, or on the first lower electrode and the first upper electrode. The semiconductor device according to claim 1, wherein each of the semiconductor devices is a planar type provided with a connection portion. 半導体基板の上方に、第１の下部電極と第１の上部電極とにより第１の誘電体膜を挟持してなり、記憶容量として用いられる第１のキャパシタを形成する工程と、
前記第１のキャパシタよりも前記半導体基板の表面から高い層位置に、第２の下部電極と第２の上部電極とにより第２の誘電体膜を挟持してなり、記憶容量と異なる容量として用いられる第２のキャパシタを形成する工程と
を含むことを特徴とする半導体装置の製造方法。Forming a first capacitor used as a storage capacitor by sandwiching a first dielectric film between a first lower electrode and a first upper electrode above a semiconductor substrate;
The second dielectric film is sandwiched between the second lower electrode and the second upper electrode at a higher layer position than the first capacitor from the surface of the semiconductor substrate, and used as a capacity different from the storage capacity. Forming a second capacitor to be manufactured. A method for manufacturing a semiconductor device, comprising: 前記第２の誘電体膜を、前記第１の誘電体膜よりも厚く形成することを特徴とする請求項５に記載の半導体装置の製造方法。  6. The method of manufacturing a semiconductor device according to claim 5, wherein the second dielectric film is formed thicker than the first dielectric film.

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